JP5894092B2 - Semiconductor device mounting structure and semiconductor device manufacturing method - Google Patents

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Description

本発明は、半導体装置の実装構造および製造方法に関し、特に、フリップチップ方式により実装基板上に半導体素子を実装する半導体装置の実装構造および製造方法に関するものである。   The present invention relates to a mounting structure and a manufacturing method for a semiconductor device, and more particularly to a mounting structure and a manufacturing method for a semiconductor device in which a semiconductor element is mounted on a mounting substrate by a flip chip method.

近年、光通信の分野においては、通信容量の増大に対応するため、増幅器等に用いられる半導体高周波回路に高速動作が要求されている。このため、種々の信号多重化技術を組み合わせることにより通信容量の増大が図られているが、この結果として光送受信機等を構成する回路素子数も増大してしまうので、小型化も要求されている。このような要求を受けて、近年の高周波半導体素子では、パッケージレベルでの小型化が検討されている。そこで、高周波半導体素子のパッケージにおける実装基板への半導体素子の実装は、従来ではそれぞれの電極パッド間をワイヤで結線するワイヤボンディング方式により行われていたが、近年ではフリップチップ方式が採用されるようになっている（例えば、非特許文献１参照。）。   In recent years, in the field of optical communication, in order to cope with an increase in communication capacity, high-speed operation is required for a semiconductor high-frequency circuit used for an amplifier or the like. For this reason, the communication capacity has been increased by combining various signal multiplexing techniques, but as a result, the number of circuit elements constituting the optical transceiver and the like also increases, so that downsizing is also required. Yes. In response to such demands, miniaturization at the package level has been studied in recent high-frequency semiconductor devices. Therefore, the mounting of the semiconductor element on the mounting substrate in the package of the high-frequency semiconductor element has been conventionally performed by a wire bonding method in which each electrode pad is connected by a wire, but in recent years, a flip chip method has been adopted. (For example, see Non-Patent Document 1).

フリップチップ方式は、図５Ａに示すように、実装基板５１０上に、バンプ５３０を介して半導体素子５２０を実装するものである。この実装は、次のように行われる。   In the flip chip method, as shown in FIG. 5A, a semiconductor element 520 is mounted on a mounting substrate 510 via bumps 530. This implementation is performed as follows.

まず、実装基板５１０および半導体素子５２０を用意する。実装基板５１０は、上面に形成された配線の電極部５１１と、この電極部５１１を含む実装基板５１０上面を覆う保護層５１２と、電極部５１１が露出する保護層５１２の開口に形成された電極パッド５１３とを備えている。半導体素子５２０は、上面に形成された配線の電極部５２１と、この電極部５２１を含む実装基板５１０上面を覆う保護層５２２と、電極部５２１が露出する保護層５２２の開口に形成された電極パッド５２３とを備えている。また、この電極パッド５２３上には、凸型または球形の金属の電極からなるバンプ５３０が形成されている。   First, a mounting substrate 510 and a semiconductor element 520 are prepared. The mounting substrate 510 includes a wiring electrode portion 511 formed on the upper surface, a protective layer 512 covering the upper surface of the mounting substrate 510 including the electrode portion 511, and an electrode formed in the opening of the protective layer 512 from which the electrode portion 511 is exposed. And a pad 513. The semiconductor element 520 includes a wiring electrode portion 521 formed on the upper surface, a protective layer 522 covering the upper surface of the mounting substrate 510 including the electrode portion 521, and an electrode formed in the opening of the protective layer 522 from which the electrode portion 521 is exposed. And a pad 523. On the electrode pad 523, bumps 530 made of convex or spherical metal electrodes are formed.

実装基板５１０と半導体素子５２０を用意すると、これらを高温下に置いた上で、図５Ｂに示すように、実装基板５１０と半導体素子５２０とを互いの上面が対向する状態に配置し、半導体素子５２０を実装基板５１０に向かって押圧して、バンプ５３０を実装基板５１０上の電極パッド５１３に加熱圧着する。これにより、バンプ５３０によって電極パッド５１３と電極パッド５２３とが接合され、図５Ａに示すように、実装基板５１０上に半導体素子５２０が実装された状態となる。なお、図５Ａにおいては、実装基板５１０と半導体素子５２０との実装強度を高めるために、これらの間に有機アンダーフィル材５４０を注入して硬化させている。   When the mounting substrate 510 and the semiconductor element 520 are prepared, the mounting substrate 510 and the semiconductor element 520 are placed in a state where the upper surfaces of the mounting substrate 510 and the semiconductor element 520 face each other as shown in FIG. 520 is pressed toward the mounting substrate 510, and the bumps 530 are thermocompression bonded to the electrode pads 513 on the mounting substrate 510. As a result, the electrode pads 513 and the electrode pads 523 are joined by the bumps 530, and the semiconductor element 520 is mounted on the mounting substrate 510 as shown in FIG. 5A. In FIG. 5A, in order to increase the mounting strength between the mounting substrate 510 and the semiconductor element 520, an organic underfill material 540 is injected and cured between them.

ワイヤボンディング方式では、構造上、半導体素子の外周部分でしか実装基板と結線することができないが、フリップチップ方式では、半導体素子上にバンプを形成して結線するため、半導体素子を小型化することが可能となり、結果として、パッケージを小型化することができる。また、電極パッド間の配線長についても、フリップチップ方式は、ワイヤボンディング方式よりも短くできるので、寄生成分も低減することができる。例えば、半導体素子に形成される機能回路の寸法を一辺２ｍｍ以下とした場合、配線寸法とバンプを形成するレイアウトの自由度を考慮すると、少なくとも幅が５０μｍ以下の微細なバンプを形成することにより、半導体素子のパッケージの小型化を実現することができる。   The wire bonding method can be connected to the mounting substrate only on the outer periphery of the semiconductor element because of the structure, but the flip chip method requires bumps formed on the semiconductor element to connect, so the semiconductor element can be miniaturized. As a result, the package can be reduced in size. Also, with respect to the wiring length between the electrode pads, the flip chip method can be made shorter than the wire bonding method, so that parasitic components can also be reduced. For example, when the dimension of the functional circuit formed in the semiconductor element is 2 mm or less per side, considering the wiring dimensions and the freedom of layout for forming the bump, by forming a fine bump having a width of 50 μm or less at least, Miniaturization of the package of the semiconductor element can be realized.

このような微細なバンプを形成する場合、バンプ５３０の材料には、電極パッド５１３，４２３と同等の材料であるＡｕ、Ｃｕ等の高融点金属、または、ＳｎＡｕやＳｎＡｇＣｕ等の低融点はんだが用いられる。
高融点金属を用いる場合には、バンプ５３０に対して４００℃程度の高温でかつ１００ＭＰａ以上の高荷重を印加して、バンプの金属を拡散、塑性変形させるいわゆる拡散接合が行われている。
一方、低融点はんだを用いる場合には、バンプを２００℃〜３００℃程度に加熱することでバンプを溶融させるいわゆる溶融接合が行われている。 When forming such fine bumps, the material of the bumps 530 is a high melting point metal such as Au or Cu, or a low melting point solder such as SnAu or SnAgCu, which is the same material as the electrode pads 513 and 423. It is done.
When a refractory metal is used, so-called diffusion bonding is performed in which a high load of about 100 ° C. and a high load of 100 MPa or more is applied to the bump 530 to diffuse and plastically deform the bump metal.
On the other hand, when using a low melting point solder, so-called fusion bonding is performed in which the bump is melted by heating the bump to about 200 ° C. to 300 ° C.

K. Onodera et al. , "Novel Flip-Chip Bonding Technology for W-Band Interconnections Using Alternate Lead-Free Solder Bumps", IEEE Microwave and Wireless Components Letters, Vol.12, No.10, 2002.K. Onodera et al., "Novel Flip-Chip Bonding Technology for W-Band Interconnections Using Alternate Lead-Free Solder Bumps", IEEE Microwave and Wireless Components Letters, Vol.12, No.10, 2002.

しかしながら、上述した材料により微細なバンプにより実装しようとすると、次のような問題が生じていた。   However, when trying to mount with fine bumps using the above-described materials, the following problems have occurred.

高融点金属を用いた場合には、接合部が熱疲労耐性やクリープ耐性に優れた高融点金属から構成されるので、高い接合強度を得ることができるが、接合時に１００ＭＰａ程度の高い加重がバンプに加わるため、半導体素子が破損してしまう恐れがある。また、３００〜４００℃以上の高温で接合するため、この熱の影響により半導体素子の特性が劣化する恐れもある。特に、半導体素子として化合物半導体素子を用いた場合には、シリコン基板よりも機械的強度および熱耐性が低いので、破損したり、特性が劣化したりする可能性が高い。   When refractory metal is used, the joint is made of a refractory metal excellent in thermal fatigue resistance and creep resistance, so that high joint strength can be obtained, but a high load of about 100 MPa is applied to the bump during joining. Therefore, the semiconductor element may be damaged. Further, since the bonding is performed at a high temperature of 300 to 400 ° C. or higher, the characteristics of the semiconductor element may be deteriorated due to the influence of the heat. In particular, when a compound semiconductor element is used as the semiconductor element, the mechanical strength and the heat resistance are lower than those of the silicon substrate, so that there is a high possibility that the semiconductor element is damaged or the characteristics deteriorate.

一方、低融点はんだを用いた場合には、バンプを溶融させて接合するので、高融点金属を用いた場合と比較して、温度および荷重を低くできるために破損や特性の劣化を防ぐことができるが、実装基板に半導体素子が取り付けられないことがあった。この理由は以下の通りである。   On the other hand, when using low-melting-point solder, the bumps are melted and bonded. Therefore, compared to using high-melting-point metal, the temperature and load can be lowered, preventing damage and deterioration of characteristics. Although it is possible, a semiconductor element may not be attached to the mounting substrate. The reason is as follows.

実装基板と半導体素子とは、材料が異なるとともに回路や配線等の様々な加工されているので、熱膨張係数が異なっており、接合する際の加熱によって接合部に熱応力が生じる。例えば、バンプの径が１００μｍ以上と大きい場合は、接合部が十分な接触面積を有するため熱応力の影響に耐え得るが、微細なバンプを形成する場合には、接合部の接触面積が小さくなるために熱応力の影響が無視できなくなり、バンプが剥がれたり破損したりしてしまい、実装基板に半導体素子が取り付けられないことがあった。   Since the mounting substrate and the semiconductor element are made of different materials and processed variously such as circuits and wirings, they have different coefficients of thermal expansion, and thermal stress is generated in the joint due to heating during joining. For example, when the bump diameter is as large as 100 μm or more, the junction has a sufficient contact area and can withstand the influence of thermal stress. However, when a fine bump is formed, the contact area of the junction becomes small. Therefore, the influence of thermal stress cannot be ignored, and the bumps may be peeled off or damaged, and the semiconductor element may not be attached to the mounting substrate.

そこで、本発明は上述したような課題を解決するためになされたものであり、半導体素子の破損や特性の劣化を防ぐとともに実装基板に半導体素子をより確実に取り付けることができる半導体装置の実装構造および製造方法を提供することを目的とする。   Accordingly, the present invention has been made to solve the above-described problems, and a mounting structure for a semiconductor device that can prevent the damage and deterioration of characteristics of the semiconductor element and can more reliably attach the semiconductor element to the mounting substrate. And it aims at providing a manufacturing method.

上述したような課題を解決するために、本発明に係る半導体装置の実装構造は、実装基板の上面に形成された電極部と、半導体素子の上面に形成された電極部とを電気的に接続した状態で、実装基板上に半導体素子を取り付けた半導体装置の実装構造であって、半導体素子および実装基板のうちの一方の電極部上に一端が接続された高融点金属からなる柱状のバンプポスト、および、このバンプポストの他端部の上面および側面を被覆した第１のバリア層を有する凸型バンプと、半導体素子および実装基板のうちの他方の電極部上に形成された第２のバリア層、および、この第２のバリア層と凸型バンプの第１のバリア層により被覆された上面および側面とを接続する低融点はんだからなるはんだ部材を有する凹型バンプとを備えたことを特徴とするものである。   In order to solve the above-described problems, a mounting structure of a semiconductor device according to the present invention electrically connects an electrode portion formed on the top surface of a mounting substrate and an electrode portion formed on the top surface of a semiconductor element. In this state, a semiconductor device mounting structure in which a semiconductor element is mounted on a mounting board, and a columnar bump post made of a refractory metal having one end connected to one electrode portion of the semiconductor element and the mounting board And a convex bump having a first barrier layer covering the top and side surfaces of the other end of the bump post, and a second barrier formed on the other electrode portion of the semiconductor element and the mounting substrate. And a concave bump having a solder member made of low melting point solder for connecting the second barrier layer and the upper surface and the side surface of the convex bump covered with the first barrier layer. It is an.

上記半導体装置の実装構造において、実装基板上面および半導体素子上面にそれぞれ形成されて、互いを接続する接着層をさらに備え、半導体素子および実装基板のうちの一方に形成された接着層は、第１のバリア層におけるバンプポストの一端側を被覆し、半導体素子および実装基板のうちの他方に形成された接着層は、第２のバリア層のはんだ部材が接続される面と反対側の面を被覆するようにしてもよい。   In the mounting structure of the semiconductor device, the semiconductor device further includes an adhesive layer formed on the upper surface of the mounting substrate and the upper surface of the semiconductor element to connect each other, and the adhesive layer formed on one of the semiconductor element and the mounting substrate is the first One end of the bump post in the barrier layer is covered, and the adhesive layer formed on the other of the semiconductor element and the mounting substrate covers the surface opposite to the surface to which the solder member of the second barrier layer is connected. You may make it do.

また、上記半導体装置の実装構造において、接着層から露出した凸型バンプの体積とはんだ部材の体積の和は、第２のバリア層の内部空間の体積以下とし、接着層表面からの凸型バンプの高さは、第２のバリア層の内部空間の深さと内部空間に含まれる低融点はんだの厚さの差よりも大きくし、第２のバリア層の内部空間の幅と凸型バンプの幅との差は、所定の値以上とするようにしてもよい。   In the semiconductor device mounting structure, the sum of the volume of the convex bump exposed from the adhesive layer and the volume of the solder member is equal to or less than the volume of the internal space of the second barrier layer, and the convex bump from the surface of the adhesive layer. Is higher than the difference between the depth of the internal space of the second barrier layer and the thickness of the low melting point solder contained in the internal space, and the width of the internal space of the second barrier layer and the width of the convex bump The difference may be greater than or equal to a predetermined value.

また、上記半導体装置の実装構造において、第１のバリア層および第２のバリア層は、タングステンまたはタングステン化合物を含むようにしてもよい。   In the semiconductor device mounting structure, the first barrier layer and the second barrier layer may contain tungsten or a tungsten compound.

また、本発明に係る半導体装置の製造方法は、実装基板の上面に形成された電極部と、半導体素子の上面に形成された電極部とを電気的に接続した状態で、実装基板上に半導体素子を取り付けた半導体装置の製造方法であって、半導体素子および実装基板のうちの一方の電極部上に一端が接続された高融点金属からなる柱状のバンプポスト、および、このバンプポストの他端部の上面および側面を被覆した第１のバリア層を有する凸型バンプと、半導体素子および実装基板のうちの他方の電極部上に形成された第２のバリア層、および、この第２のバリア層と凸型バンプの第１のバリア層により被覆された上面および側面とを接続する低融点はんだからなるはんだ部材を有する凹型バンプとを対向させて、実装基板と半導体素子とを低融点はんだの融点に加熱した上で圧着することを特徴とするものである。   In addition, a method for manufacturing a semiconductor device according to the present invention includes a method in which a semiconductor is formed on a mounting substrate in a state where the electrode portion formed on the upper surface of the mounting substrate and the electrode portion formed on the upper surface of the semiconductor element are electrically connected. A method for manufacturing a semiconductor device having an element attached thereto, wherein a columnar bump post made of a refractory metal having one end connected to one electrode portion of the semiconductor element and the mounting substrate, and the other end of the bump post A convex bump having a first barrier layer covering the top and side surfaces of the first portion, a second barrier layer formed on the other electrode portion of the semiconductor element and the mounting substrate, and the second barrier The mounting board and the semiconductor element are made to have a low melting point by facing the concave bump having a solder member made of a low melting point solder that connects the layer and the upper surface and the side surface covered with the first barrier layer of the convex bump. Dano is characterized in that the crimping on heating to the melting point.

本発明によれば、半導体素子および実装基板のうちの一方の電極部上に一端が接続された高融点金属からなる柱状のバンプポスト、および、このバンプポストの他端部の上面および側面を被覆した第１のバリア層を有する凸型バンプと、半導体素子および実装基板のうちの他方の電極部上に形成された第２のバリア層、および、この第２のバリア層と凸型バンプの第１のバリア層により被覆された上面および側面とを接続する低融点はんだからなるはんだ部材を有する凹型バンプと設け、低融点はんだを介して両者を接合する。これにより、高温にしたり高荷重をかけたりすることなく実装基板に半導体素子を取り付けることができるので、結果として、半導体素子の破損や劣化を防ぐことができる。また、低融点はんだが第２のバリア層と凸型バンプの第１のバリア層により被覆された上面および側面とを接続することにより、接触面積が大きくなるので、結果として、実装基板に半導体素子をより確実に取り付けることができる。   According to the present invention, a columnar bump post made of a refractory metal having one end connected to one electrode portion of a semiconductor element and a mounting substrate, and the upper surface and side surfaces of the other end portion of the bump post are covered. A convex bump having the first barrier layer, a second barrier layer formed on the other electrode portion of the semiconductor element and the mounting substrate, and the second barrier layer and the first bump of the convex bump. A concave bump having a solder member made of a low melting point solder for connecting the upper surface and the side surface covered with one barrier layer is provided, and both are joined via the low melting point solder. As a result, the semiconductor element can be attached to the mounting substrate without increasing the temperature or applying a high load, and as a result, damage or deterioration of the semiconductor element can be prevented. Further, since the low melting point solder connects the second barrier layer and the upper surface and the side surface covered with the first barrier layer of the convex bump, the contact area is increased, and as a result, the semiconductor element is mounted on the mounting substrate. Can be attached more securely.

図１は、本実施の形態に係る半導体装置の構成を示す断面図である。FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device according to the present embodiment. 図２Ａは、実装基板の製造方法を説明するための断面図である。FIG. 2A is a cross-sectional view for explaining a method of manufacturing a mounting board. 図２Ｂは、実装基板の製造方法を説明するための断面図である。FIG. 2B is a cross-sectional view for explaining the method for manufacturing the mounting substrate. 図２Ｃは、実装基板の製造方法を説明するための断面図である。FIG. 2C is a cross-sectional view for explaining the method for manufacturing the mounting substrate. 図２Ｄは、実装基板の製造方法を説明するための断面図である。FIG. 2D is a cross-sectional view for explaining the method for manufacturing the mounting substrate. 図２Ｅは、実装基板の製造方法を説明するための断面図である。FIG. 2E is a cross-sectional view for explaining the method for manufacturing the mounting substrate. 図２Ｆは、実装基板の製造方法を説明するための断面図である。FIG. 2F is a cross-sectional view for explaining the method for manufacturing the mounting substrate. 図３Ａは、半導体素子の製造方法を説明するための断面図である。FIG. 3A is a cross-sectional view for explaining the method for manufacturing a semiconductor element. 図３Ｂは、半導体素子の製造方法を説明するための断面図である。FIG. 3B is a cross-sectional view for explaining the method for manufacturing a semiconductor element. 図３Ｃは、半導体素子の製造方法を説明するための断面図である。FIG. 3C is a cross-sectional view for explaining the method for manufacturing a semiconductor element. 図３Ｄは、半導体素子の製造方法を説明するための断面図である。FIG. 3D is a cross-sectional view for illustrating the method for manufacturing a semiconductor element. 図３Ｅは、半導体素子の製造方法を説明するための断面図である。FIG. 3E is a cross-sectional view for illustrating the method for manufacturing a semiconductor element. 図４は、半導体装置の製造方法を説明するための断面図である。FIG. 4 is a cross-sectional view for explaining a method for manufacturing a semiconductor device. 図５Ａは、従来のフリップチップ方式の半導体装置の構成を示す断面図である。FIG. 5A is a cross-sectional view illustrating a configuration of a conventional flip-chip semiconductor device. 図５Ｂは、図５Ａの半導体装置の製造方法を説明するための断面図である。FIG. 5B is a cross-sectional view for explaining the method for manufacturing the semiconductor device of FIG. 5A.

以下、図面を参照して、本発明の実施の形態について詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

＜半導体装置の構成＞
図１に示すように、本実施の形態に係る半導体装置は、実装基板１と、この実装基板１上に実装された半導体素子２とから構成される。なお、図１では、便宜上、半導体装置の一部を示している。 <Configuration of semiconductor device>
As shown in FIG. 1, the semiconductor device according to the present embodiment includes a mounting substrate 1 and a semiconductor element 2 mounted on the mounting substrate 1. Note that in FIG. 1, a part of the semiconductor device is illustrated for convenience.

実装基板１は、基板本体１１と、この基板本体１１上に形成された電極部１２と、この電極部１２を含む基板本体１１上面に形成された接着層１３と、この接着層１３に形成された開口部１３ａから露出した電極部１２を含む基板本体１１上面および開口部１３ａの内面を被覆したバリア層１４と、このバリア層１４内に収容されたはんだ部材１５とを備えている。ここで、バリア層１４とはんだ部材１５は、凹型バンプ１６を構成している。   The mounting substrate 1 is formed on the substrate body 11, the electrode portion 12 formed on the substrate body 11, the adhesive layer 13 formed on the upper surface of the substrate body 11 including the electrode portion 12, and the adhesive layer 13. A barrier layer 14 covering the upper surface of the substrate body 11 including the electrode portion 12 exposed from the opening 13a and the inner surface of the opening 13a, and a solder member 15 accommodated in the barrier layer 14 are provided. Here, the barrier layer 14 and the solder member 15 constitute a concave bump 16.

基板本体１１は、セラミクス、ガラス、シリコン等からなる公知の基板からなる。このような基板１１には、機能回路（図示せず）や配線（図示せず）が形成されている。   The substrate body 11 is made of a known substrate made of ceramics, glass, silicon or the like. A functional circuit (not shown) and wiring (not shown) are formed on the substrate 11.

電極部１２は、基板本体１１上に形成された平面視略矩形や円形の板状の部材からなり、基板本体１１上に形成された配線に接続されている。このような電極部１２は、ＡｕやＣｕなどから構成される。   The electrode portion 12 is made of a plate-like member having a substantially rectangular shape or a circular shape in plan view formed on the substrate body 11, and is connected to a wiring formed on the substrate body 11. Such an electrode portion 12 is made of Au, Cu, or the like.

接着層１３は、ベンゾシクロブテン（ＢＣＢ）やポリイミドなどの有機樹脂から構成される。このような接着層１３には、平面視略矩形や円形の開口部１３ａが形成されており、この開口部１３ａ内には、電極部１２が露出している。   The adhesive layer 13 is made of an organic resin such as benzocyclobutene (BCB) or polyimide. Such an adhesive layer 13 has a substantially rectangular or circular opening 13a in plan view, and the electrode 12 is exposed in the opening 13a.

バリア層１４は、断面視略凹字状の上面が開口した筺状に形成されている。このようなバリア層１４は、本実施の形態において、バリア層１４は、電極部１２側からＷ層、Ｔｉ層、Ａｕ層が順番に積層されたＷ／Ｔｉ／Ａｕの三層構造となっている。   The barrier layer 14 is formed in a bowl shape having an upper surface that is substantially concave in a sectional view. In this embodiment, the barrier layer 14 has a three-layer structure of W / Ti / Au in which a W layer, a Ti layer, and an Au layer are sequentially stacked from the electrode portion 12 side. Yes.

はんだ部材１５は、例えば、ＳｎＡｕ、ＳｎＡｇ、ＳｎＡｇＣｕ、ＳｎＺｎ、ＳｎＩｎ等の低融点はんだから構成される。このようなはんだ部材１５は、バリア層１４と後述する半導体素子２のバリア層２５との間に配置されて、それぞれに接合されることにより、それらを物理的かつ電気的に接続している。   The solder member 15 is made of, for example, low melting point solder such as SnAu, SnAg, SnAgCu, SnZn, SnIn. Such a solder member 15 is disposed between the barrier layer 14 and a barrier layer 25 of the semiconductor element 2 to be described later, and is bonded to each other to physically and electrically connect them.

半導体素子２は、素子本体２１と、この素子本体２１上に形成された配線の電極部２２と、一端が電極部２２上に接続された高融点金属からなる柱状のバンプポスト２３と、電極部２２を含む素子本体２１上およびバンプポスト２３の他端部を覆う保護層２４と、この保護層２４から露出したバンプポスト２３の他端部の上面および側面ならびにこの側面から連続するバンプポスト２３近傍の保護層２４上を被覆したバリア層２５と、このバリア層２５上に形成されバンプポスト２３の他端部を露出させた接着層２６と備えている。ここで、バンプポスト２３およびバリア層２５は、凸型バンプ２７を構成している。   The semiconductor element 2 includes an element main body 21, an electrode portion 22 of a wiring formed on the element main body 21, a columnar bump post 23 made of a refractory metal having one end connected on the electrode portion 22, and an electrode portion 22, the protection layer 24 covering the element body 21 including the other end of the bump post 23, the upper and side surfaces of the other end of the bump post 23 exposed from the protection layer 24, and the vicinity of the bump post 23 continuous from the side surface. A barrier layer 25 covering the protective layer 24 and an adhesive layer 26 formed on the barrier layer 25 and exposing the other end of the bump post 23. Here, the bump post 23 and the barrier layer 25 constitute a convex bump 27.

素子本体２１は、シリコン、または、ＩｎＰやＧａＡｓなどの化合物半導体材料からなる公知の半導体素子基板から構成される。このような素子本体２１には、デジタル回路、アナログ回路、マイクロ波回路などの能動回路やキャパシタ、抵抗、インダクタからなる受動素子、ならびに平面導波路配線などの機能回路（図示せず）が形成されている。   The element body 21 is composed of a known semiconductor element substrate made of silicon or a compound semiconductor material such as InP or GaAs. The element body 21 is formed with active circuits such as digital circuits, analog circuits, and microwave circuits, passive elements including capacitors, resistors, and inductors, and functional circuits (not shown) such as planar waveguide wiring. ing.

電極部２２は、素子本体２１上に形成された平面視略矩形や円形の板状の部材からなり、素子本体１１上に形成された配線に接続されている。このような電極部２２は、ＡｕやＣｕなどから構成される。   The electrode portion 22 is made of a substantially rectangular or circular plate-like member in plan view formed on the element body 21 and is connected to wiring formed on the element body 11. Such an electrode portion 22 is made of Au, Cu, or the like.

バンプポスト２３は、断面略円形や矩形の柱状の部材からなり、電極部２２と同様、ＡｕやＣｕなどの高融点金属から構成される。   The bump post 23 is made of a columnar member having a substantially circular or rectangular cross section, and is made of a refractory metal such as Au or Cu like the electrode portion 22.

保護層２４は、素子本体２１の表面を保護する部材であり、例えば、ＳｉＮから構成されている。   The protective layer 24 is a member that protects the surface of the element body 21 and is made of, for example, SiN.

バリア層２５は、実装基板１のバリア層１４と同様のＷ／Ｔｉ／Ａｕの三層構造となっており、電極部２２側からＷ層、Ｔｉ層、Ａｕ層が順番に積層されている。   The barrier layer 25 has a three-layer structure of W / Ti / Au similar to the barrier layer 14 of the mounting substrate 1, and a W layer, a Ti layer, and an Au layer are sequentially laminated from the electrode portion 22 side.

接着層２６は、実装基板１の接着層１３と同様、ベンゾシクロブテン（ＢＣＢ）やポリイミドなどの有機樹脂から構成されている。   The adhesive layer 26 is made of an organic resin such as benzocyclobutene (BCB) or polyimide, like the adhesive layer 13 of the mounting substrate 1.

このような半導体装置は、実装基板１の凹型バンプ１６と半導体素子２の凸型バンプ２７とが接合し、かつ、実装基板１の接着層１３と半導体素子２の接着層２６とが接合した状態で、実装基板１上に半導体素子２が取り付けられた状態となっている。   In such a semiconductor device, the concave bump 16 of the mounting substrate 1 and the convex bump 27 of the semiconductor element 2 are joined, and the adhesive layer 13 of the mounting substrate 1 and the adhesive layer 26 of the semiconductor element 2 are joined. Thus, the semiconductor element 2 is mounted on the mounting substrate 1.

このとき、凹型バンプ１６と凸型バンプ２７とは、バリア層１４とバリア層２５との間にある低融点はんだからなる、はんだ部材１５による溶融接合によって接合されている。このため、その接合時には、高温にしたり、高荷重をかけたりしなくてよいので、半導体素子２に高温や高荷重の影響が及ばないため、半導体素子２の特性の劣化を防ぐことができる。したがって、凹型バンプ１６と凸型バンプ２７を微細に形成することが可能となるので、小型化も実現することができる。また、低温かつ低荷重で実装できるので、シリコン基板よりも機械的強度や熱耐性が低いが高出力化や高速化に優れた化合物半導体素子を半導体素子２に用いることができ、結果として、動作の高速化も実現することができる。   At this time, the concave bumps 16 and the convex bumps 27 are joined by fusion bonding using a solder member 15 made of a low melting point solder between the barrier layer 14 and the barrier layer 25. For this reason, at the time of joining, since it is not necessary to raise the temperature or apply a high load, the semiconductor element 2 is not affected by the high temperature or the high load, and therefore, the deterioration of the characteristics of the semiconductor element 2 can be prevented. Therefore, the concave bumps 16 and the convex bumps 27 can be finely formed, so that downsizing can also be realized. In addition, since it can be mounted at a low temperature and under a low load, a compound semiconductor element that has lower mechanical strength and heat resistance than a silicon substrate but is excellent in high output and high speed can be used for the semiconductor element 2, and as a result, operation Can also be realized.

また、実装基板１の凹型バンプ１６と半導体素子２の凸型バンプ２７とは、バリア層１４内に収容されたはんだ部材１５中にバンプポスト２３の他端部を被覆したバリア層２５が埋設された状態、すなわち、はんだ部材１５がバンプポスト２３の他端およびこの他端に隣接する側面のバリア層２５と接触した状態で、接合されている。これにより、凹型バンプ１６と凸型バンプ２７との接触面積が大きくなっているので、接合時の加熱により生じる熱応力に耐えうる接合強度が得られるため、結果として、実装基板１に半導体素子２をより確実に取り付けることができる。   In addition, the concave bump 16 of the mounting substrate 1 and the convex bump 27 of the semiconductor element 2 are embedded with a barrier layer 25 covering the other end of the bump post 23 in the solder member 15 accommodated in the barrier layer 14. In other words, the solder member 15 is bonded in a state where the solder member 15 is in contact with the other end of the bump post 23 and the barrier layer 25 on the side surface adjacent to the other end. As a result, the contact area between the concave bump 16 and the convex bump 27 is increased, so that a bonding strength that can withstand the thermal stress caused by heating during bonding can be obtained. As a result, the semiconductor element 2 is mounted on the mounting substrate 1. Can be attached more securely.

また、実装基板１と半導体素子２とは、凹型バンプ１６と凸型バンプ２７による接合部のみならず、接着層１３と接着層２６による接合部も有している。これにより、実装基板と半導体素子２とをより強固に取り付けることができるとともに、凹型バンプ１６と凸型バンプ２７にかかる熱応力の影響を緩和させることもできる。   Further, the mounting substrate 1 and the semiconductor element 2 have not only a joint portion formed by the concave bump 16 and the convex bump 27 but also a joint portion formed by the adhesive layer 13 and the adhesive layer 26. As a result, the mounting substrate and the semiconductor element 2 can be more firmly attached, and the influence of thermal stress on the concave bumps 16 and the convex bumps 27 can be reduced.

また、本実施の形態では、凹型バンプ１６と凸型バンプ２７にバリア層１４，２５を設けることにより、電極部１２およびバンプポスト２３とはんだ部材１５との接触を防ぐことができる。もし、低融点はんだを構成する金属と電極部１２やバンプポスト２３を構成する金属とが接触していると、常温であっても相互拡散が行われるので、それらの界面に金属化合物が成長してしまう。この金属化合物は、低融点はんだと比較して硬度が高く脆い性質を有しているので、電極部１２やバンプポスト２３との接合部の強度が劣化してしまう。例えば、電極部がＡｕ、低融点はんだがＳｎＡｕで構成されている場合、接合後数日で５μｍ以上のＳｎＡｕ2、ＳｎＡｕ4等の金属化合物が形成される。これは、直径５０μｍの半球形の低融点はんだでは、その体積の３０％を脆い金属化合物が占めることを意味する。
そこで、本実施の形態では、バリア層１４，２５を設けることにより電極部１２およびバンプポスト２３とはんだ部材１５との接触を防いでいるので、低融点はんだからなるはんだ部材１５と高融点金属からなる電極部１２およびバンプポスト２３との間で相互拡散が生じることを防ぐことができ、結果として、凹型バンプ１６と凸型バンプ２７の接合強度の劣化を防ぐことができる。 Further, in the present embodiment, by providing the barrier layers 14 and 25 on the concave bump 16 and the convex bump 27, it is possible to prevent contact between the electrode portion 12 and the bump post 23 and the solder member 15. If the metal constituting the low melting point solder is in contact with the metal constituting the electrode portion 12 or the bump post 23, mutual diffusion occurs even at room temperature, and a metal compound grows at the interface between them. End up. Since this metal compound has a high hardness and a brittle property as compared with the low melting point solder, the strength of the joint portion with the electrode portion 12 and the bump post 23 is deteriorated. For example, when the electrode portion is made of Au and the low melting point solder is made of SnAu, a metal compound such as SnAu 2 or SnAu 4 having a thickness of 5 μm or more is formed in a few days after joining. This means that in a hemispherical low melting point solder having a diameter of 50 μm, a brittle metal compound occupies 30% of the volume.
In this embodiment, therefore, the barrier layers 14 and 25 are provided to prevent the electrode portion 12 and the bump post 23 and the solder member 15 from coming into contact with each other. Therefore, the solder member 15 made of low melting point solder and the high melting point metal are used. It is possible to prevent mutual diffusion between the electrode portion 12 and the bump post 23, and as a result, it is possible to prevent deterioration of the bonding strength between the concave bump 16 and the convex bump 27.

＜半導体装置の製造方法＞
次に、本発明の実施の形態に係る半導体装置の製造方法について説明する。 <Method for Manufacturing Semiconductor Device>
Next, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described.

≪実装基板の製造方法≫
まず、図２Ａ〜図２Ｆを参照して、半導体装置を構成する実装基板１の製造方法について説明する。なお、図２Ａ〜図２Ｆは、便宜上、実装基板１の一部を示している。 << Manufacturing method of mounting board >>
First, with reference to FIGS. 2A to 2F, a method for manufacturing the mounting substrate 1 constituting the semiconductor device will be described. 2A to 2F show a part of the mounting substrate 1 for convenience.

まず、図２Ａに示すように、基板本体１１を用意し、この基板本体１１の上面に電極部１２を形成する。この電極部１２は、公知のフォトリソグラフィー技術と、真空蒸着法、スパッタ法、メッキ法、印刷法などの公知の金属堆積技術とにより形成することができる。   First, as shown in FIG. 2A, a substrate body 11 is prepared, and an electrode portion 12 is formed on the upper surface of the substrate body 11. The electrode portion 12 can be formed by a known photolithography technique and a known metal deposition technique such as a vacuum deposition method, a sputtering method, a plating method, or a printing method.

次に、図２Ｂに示すように、基板本体１１上に開口部１３ａが形成された接着層１３を形成する。この接着層１３は、基板本体１１上に有機樹脂を塗布し、フォトリソグラフィー法により開口部１３ａに対応する形状を有するレジストパターンを有機樹脂上に形成し、このレジストパターンをマスクとしたドライエッチング法により有機樹脂を選択的にエッチングした後、レジストパターンを除去することにより形成することができる。接着層１３としてベンゾシクロブテン（ＢＣＢ）を用いる場合には、例えば、スピンコート法により基板本体１１上にＢＣＢを塗布した後、焼成してＢＣＢを熱硬化させる。このとき、ＢＣＢは完全に硬化させないようにする。   Next, as shown in FIG. 2B, an adhesive layer 13 having an opening 13a formed on the substrate body 11 is formed. The adhesive layer 13 is formed by applying an organic resin on the substrate body 11, forming a resist pattern having a shape corresponding to the opening 13a on the organic resin by a photolithography method, and using this resist pattern as a mask. After the organic resin is selectively etched by this, the resist pattern can be removed to form the organic resin. When benzocyclobutene (BCB) is used as the adhesive layer 13, for example, BCB is applied on the substrate body 11 by spin coating, and then baked to thermally cure the BCB. At this time, the BCB is not completely cured.

次に、図２Ｃに示すように、スパッタリング法により、接着層１３が形成された基板本体１１上にバリア層１４となる金属層２０１を形成する。この金属層２０１は、Ｗ／Ｔｉ／Ａｕの三層構造となっており、Ｗ層、Ｔｉ層、Ａｕ層を順次堆積することにより形成することができる。   Next, as shown in FIG. 2C, a metal layer 201 to be the barrier layer 14 is formed on the substrate body 11 on which the adhesive layer 13 is formed by sputtering. The metal layer 201 has a three-layer structure of W / Ti / Au, and can be formed by sequentially depositing a W layer, a Ti layer, and an Au layer.

ここで、Ｗ層は、５０ｎｍ以下にするとはんだ部材１５とバンプポスト２３との間の拡散反応を十分に抑制できず、２００ｎｍ以上では応力によるバリア層１４の剥がれが生じる恐れがあるため、５０〜２００ｎｍ程度の厚さに形成することが望ましい。また、Ｗ層としては、Ｗの代わりに、タングステンシリサイド等のタングステン化合物を用いてもよい。
Ｔｉ層は、Ｗ層とＡｕ層との密着性を良くするために、少なくとも１００ｎｍ程度の厚さに形成することが望ましい。
Ａｕ層は、はんだ部材１５との濡れ性を向上させるために用いられるが、１０〜３０ｎｍ程度であるとはんだ部材１５との十分な接合強度が得られず、２００ｎｍ以上であるとはんだ部材１５中のＳｎと反応して金属化合物を生成することにより接合強度の低下を引き起こす恐れがあるので、５０〜２００ｎｍ程度の厚さに形成することが望ましい。 Here, if the W layer is 50 nm or less, the diffusion reaction between the solder member 15 and the bump post 23 cannot be sufficiently suppressed, and if it is 200 nm or more, the barrier layer 14 may be peeled off due to stress. It is desirable to form a thickness of about 200 nm. As the W layer, a tungsten compound such as tungsten silicide may be used instead of W.
The Ti layer is desirably formed to a thickness of at least about 100 nm in order to improve the adhesion between the W layer and the Au layer.
The Au layer is used to improve the wettability with the solder member 15, but if the thickness is about 10 to 30 nm, sufficient bonding strength with the solder member 15 cannot be obtained, and if it is 200 nm or more, Since it may cause a decrease in bonding strength by reacting with Sn to produce a metal compound, it is desirable to form the film with a thickness of about 50 to 200 nm.

次に、図２Ｄに示すように、金属層２０１上に低融点はんだからなるはんだ層２０２を形成する。このはんだ層２０２は、真空蒸着法、スパッタ法、メッキ法、印刷法などの公知の金属堆積技術により形成することができる。はんだ層２０２の材料としては、ＳｎＡｕ、ＳｎＡｇ、ＳｎＡｇＣｕ、ＳｎＺｎ、ＳｎＩｎ等を用いることができ、例えばＳｎＡｕ（Ｓｎ９５ｍｏｌ％、Ａｕ５ｍｏｌ％）を用いる場合には、真空蒸着法により、Ｓｎ：Ａｕ＝３０：１の膜厚比となるようにＳｎとＡｕを交互に多層蒸着することにより形成することができる。一例として、Ｓｎを２．４μｍ、Ａｕを０．０８μｍとして交互に多層蒸着するようにしてもよい。このＳｎＡｕは、濡れ性が良く、Ｓｎ組成が高いために熱疲労耐性があるとともに、Ａｕを含有するためにＡｕを含む部材との相性がよいので、使い勝手がよい。
このようなはんだ層２０２の厚さは、２μｍ以下では熱応力を緩和させることが難しく、また実装時に対向する凸型バンプ２７と接合することが困難になる。一方、１０μｍ以上にすると熱応力緩和させることが容易くなるが接着層１３の膜厚も１０μｍ以上と厚膜化しなければならないために反りの増加によって接合時の荷重が増加する。このため、はんだ層２０２は、２〜１０μｍ程度の厚さに形成することが望ましい。 Next, as shown in FIG. 2D, a solder layer 202 made of low melting point solder is formed on the metal layer 201. The solder layer 202 can be formed by a known metal deposition technique such as vacuum deposition, sputtering, plating, or printing. As a material of the solder layer 202, SnAu, SnAg, SnAgCu, SnZn, SnIn, or the like can be used. For example, when using SnAu (Sn95 mol%, Au5 mol%), Sn: Au = 30: The film can be formed by alternately depositing Sn and Au so that the film thickness ratio is 1. As an example, Sn may be 2.4 μm, Au may be 0.08 μm, and multilayer deposition may be performed alternately. This SnAu has good wettability, and has high fatigue resistance due to its high Sn composition, and since it contains Au, it has good compatibility with members containing Au, so it is easy to use.
When the thickness of the solder layer 202 is 2 μm or less, it is difficult to relieve the thermal stress, and it is difficult to join the convex bumps 27 that face each other during mounting. On the other hand, when the thickness is 10 μm or more, it is easy to relieve the thermal stress, but the thickness of the adhesive layer 13 must be increased to 10 μm or more. For this reason, it is desirable to form the solder layer 202 to a thickness of about 2 to 10 μm.

次に、図２Ｅに示すように、開口部１３ａを除く領域の金属層２０１とはんだ層２０２を除去する。これにより、内部にはんだ部材１５となるはんだ層２０２を収容したバリア層１４が形成される。
金属層２０１とはんだ層２０２の除去は、例えば、サーフェースプレーナを用いて金属層２０１とはんだ層２０２を研削することにより行うことができる。このサーフェースプレーナは、ダイヤモンド製の刃を高速回転させて接触させることにより、有機樹脂やＡｕ，Ｃｕのような金属材料を一括して切削することができる。また、化学機械研磨（ＣＭＰ）やリソグラフィとドライエッチングを用いたエッチングにより、金属層２０１とはんだ層２０２を除去するようにしてもよい。 Next, as shown in FIG. 2E, the metal layer 201 and the solder layer 202 in the region excluding the opening 13a are removed. Thereby, the barrier layer 14 which accommodates the solder layer 202 which becomes the solder member 15 inside is formed.
The metal layer 201 and the solder layer 202 can be removed by, for example, grinding the metal layer 201 and the solder layer 202 using a surface planar. This surface planer can collectively cut a metal material such as an organic resin, Au, or Cu by rotating a diamond blade at high speed and bringing it into contact. Further, the metal layer 201 and the solder layer 202 may be removed by chemical mechanical polishing (CMP) or etching using lithography and dry etching.

次に、図２Ｆに示すように、バリア層１４内部のはんだ層２０２を還元溶融させる。
ＳｎＡｕ等の低融点はんだは、一般にＳｎ組成が高く、表面酸化膜が形成されている。また、はんだ層２０２を蒸着法で形成した場合には、表面粗さが２００〜３００ｎｍ程度となる。このため、リフローさせずに実装基板１と半導体素子２と実装すると、低融点はんだの溶融が酸化膜により阻害されて接合界面にボイドが発生し、接合強度が低下する恐れがある。そこで、はんだ層２０２を還元溶融することにより、接合強度の低下を防ぐことができる。
なお、還元溶融としては、例えば水素プラズマリフローを用いるようにすればよい。水素プラズマリフローは、平面波プラズマにより高い還元作用をもつ水素ラジカルを生成して低融点はんだが形成された基板に照射することにより、はんだを加熱して溶融させる方法である。一般的な還元性フラックスを塗布した後リフローすることで酸化膜除去する方法と比較して、塗布およびリフロー後の洗浄工程が不要となるので、製造工程を簡素化することができる。 Next, as shown in FIG. 2F, the solder layer 202 inside the barrier layer 14 is reduced and melted.
A low melting point solder such as SnAu generally has a high Sn composition and a surface oxide film is formed. Further, when the solder layer 202 is formed by a vapor deposition method, the surface roughness is about 200 to 300 nm. For this reason, if the mounting substrate 1 and the semiconductor element 2 are mounted without reflowing, melting of the low melting point solder is hindered by the oxide film, voids are generated at the bonding interface, and the bonding strength may be reduced. Therefore, reduction in bonding strength can be prevented by reducing and melting the solder layer 202.
In addition, as reductive melting, for example, hydrogen plasma reflow may be used. Hydrogen plasma reflow is a method in which solder is heated and melted by generating hydrogen radicals having a high reducing action by plane wave plasma and irradiating a substrate on which a low melting point solder is formed. Compared with the method of removing the oxide film by applying reflow after applying a general reducing flux, the cleaning process after application and reflow is not required, and thus the manufacturing process can be simplified.

以上の工程により、実装基板１が製造されることとなる。   The mounting substrate 1 is manufactured through the above steps.

≪半導体素子の製造方法≫
まず、図３Ａ〜図３Ｅを参照して、半導体装置を構成する半導体素子２の製造方法について説明する。なお、図３Ａ〜図３Ｅは、便宜上、半導体素子２の一部を示している。 ≪Semiconductor element manufacturing method≫
First, with reference to FIG. 3A to FIG. 3E, a method for manufacturing the semiconductor element 2 constituting the semiconductor device will be described. 3A to 3E show a part of the semiconductor element 2 for convenience.

まず、図３Ａに示すように、機能回路（図示せず）が形成された素子本体２１を用意し、この素子本体２１の上面に電極部２２を形成した後、この電極部２２のバンプポスト２３との接続部を除く素子本体２１上面に保護層２４を形成する。本実施の形態において、保護層２４はＳｉＮから構成されている。このＳｉＮは耐湿性に優れているので、素子本体２１に形成された機能回路の構成要素を水分等から保護することができる。このような保護膜２４は、例えばＣＶＤ法により形成することができる。   First, as shown in FIG. 3A, an element body 21 on which a functional circuit (not shown) is formed is prepared. After an electrode portion 22 is formed on the upper surface of the element body 21, a bump post 23 of the electrode portion 22 is formed. A protective layer 24 is formed on the upper surface of the element body 21 excluding the connecting portion. In the present embodiment, the protective layer 24 is made of SiN. Since this SiN is excellent in moisture resistance, the components of the functional circuit formed in the element body 21 can be protected from moisture and the like. Such a protective film 24 can be formed by, for example, a CVD method.

次に、図３Ｂに示すように、保護層２４から露出した電極部２２に一端が接続された柱状のバンプポスト２３を形成する。このバンプポスト２３は、例えば、予めシード層を用意しておき、フォトリソグラフィー法により保護層２４が形成された素子本体２１上にバンプポスト２３を形成する領域だけ開口したレジストパターン形成し、電解めっき法によりバンプポスト２３を成長させた後、レジストパターンを有機溶剤により剥離させ、パスメタルをエッチング除去することにより、形成することができる。
ここで、また、バンプポスト２３の高さは、接着層２６の高さよりも高くする必要がある。これは、例えばバンプポスト２３を２μｍ以下とすると、接着層２６を形成するとその高さが目減りするので、実装時に未接合の恐れが高くなるからである。ところが、バンプポスト２３を高くすると、接合強度が向上するがコストが高くなってしまう。そこで、バンプポスト２３は、例えば２〜１０ｕｍ程度の高さに形成することが望ましい。 Next, as shown in FIG. 3B, a columnar bump post 23 having one end connected to the electrode portion 22 exposed from the protective layer 24 is formed. For example, a seed layer is prepared in advance for the bump post 23, and a resist pattern is formed on the element body 21 on which the protective layer 24 is formed by photolithography to open only a region for forming the bump post 23, and electrolytic plating is performed. After the bump post 23 is grown by the method, the resist pattern can be peeled off with an organic solvent, and the pass metal can be removed by etching.
Here, the height of the bump post 23 needs to be higher than the height of the adhesive layer 26. This is because, for example, if the bump post 23 is set to 2 μm or less, the height of the adhesive layer 26 is reduced. However, when the bump post 23 is increased, the bonding strength is improved, but the cost is increased. Therefore, it is desirable to form the bump post 23 at a height of about 2 to 10 μm, for example.

次に、図３Ｃに示すように、バンプポスト２３の他端部およびこの他端部近傍の保護層２４上に、バリア層２５を形成する。このバリア層２５は、上述した金属層２０１と同等の方法によりバンプポスト２３および保護層２４の表面に三層構造の金属層を形成した後、フォトリソグラフィー法とドライエッチング法によりバンプポスト２３間の金属層を除去することにより形成することができる。
バリア層２５を構成するＷ層、Ｔｉ層、Ａｕ層の厚さについては、上述した金属層２０１と同等とすればよい。 Next, as shown in FIG. 3C, a barrier layer 25 is formed on the other end portion of the bump post 23 and the protective layer 24 in the vicinity of the other end portion. This barrier layer 25 is formed by forming a metal layer having a three-layer structure on the surfaces of the bump post 23 and the protective layer 24 by a method equivalent to that of the metal layer 201 described above, and then, between the bump posts 23 by a photolithography method and a dry etching method. It can be formed by removing the metal layer.
The thicknesses of the W layer, Ti layer, and Au layer constituting the barrier layer 25 may be the same as those of the metal layer 201 described above.

次に、図３Ｄに示すように、保護層２４およびバリア層２５上に接着層２６となる接着膜３０１を形成する。この接着膜３０１は、上述した接着層１３と同等の方法により形成することができる。   Next, as illustrated in FIG. 3D, an adhesive film 301 to be the adhesive layer 26 is formed on the protective layer 24 and the barrier layer 25. This adhesive film 301 can be formed by a method equivalent to that of the adhesive layer 13 described above.

次に、図３Ｅに示すように、ドライエッチング法により接着膜３０１をエッチバックすることにより、バンプポスト２３の他端部を被覆している接着膜３０１を除去する。これにより、バンプポスト２３およびバリア層２５から構成される凸型バンプ２７が露出することとなる。また、接着層２６も形成される。   Next, as shown in FIG. 3E, the adhesive film 301 covering the other end of the bump post 23 is removed by etching back the adhesive film 301 by a dry etching method. As a result, the convex bump 27 composed of the bump post 23 and the barrier layer 25 is exposed. An adhesive layer 26 is also formed.

以上の工程により、半導体素子２が製造されることとなる。   The semiconductor element 2 is manufactured through the above steps.

≪実装方法≫
次に、図４を参照して、半導体装置の実装方法について説明する。 ≪Mounting method≫
Next, a semiconductor device mounting method will be described with reference to FIG.

上述した工程により製造された実装基板１および半導体素子２は、ダイシングにより個片化される。そして、図４に示すように、実装基板１と半導体素子２にそれぞれ形成されたアライメントマーカを用いて位置合わせを行い、対応する実装基板１の凹型バンプ１６と半導体素子２の凸型バンプ２７とを対向配置させた後、実装基板１と半導体素子２とを互いに重ね合わせて、加熱および加圧する。これにより、実装基板１と半導体素子２とが固定され、実装基板１上に半導体素子２が実装されることとなる。   The mounting substrate 1 and the semiconductor element 2 manufactured by the process described above are separated into pieces by dicing. Then, as shown in FIG. 4, alignment is performed using alignment markers respectively formed on the mounting substrate 1 and the semiconductor element 2, and the corresponding concave bumps 16 of the mounting substrate 1 and convex bumps 27 of the semiconductor element 2 Then, the mounting substrate 1 and the semiconductor element 2 are superposed on each other and heated and pressurized. As a result, the mounting substrate 1 and the semiconductor element 2 are fixed, and the semiconductor element 2 is mounted on the mounting substrate 1.

このとき、実装基板１と半導体素子２とを近接させていくと、はじめに溶融したはんだ層２０２と凸型バンプ２７の他端とが接触する。さらに荷重を加えると、凸型バンプ２７が凹型バンプ１６に押し込まれていき、凸型バンプ２７の他端だけでなく側面にはんだ層２０２が回り込み、多面的に接触する。最終的にはんだ層２０２が潰されていくと、最終的に実装基板１の接着層１３と半導体素子２の接着層２６とが接触する。これにより、はんだ層２０２の変形が停止する。この状態で、接着層１３と接着層２６とが結合するように、例えばこれらがＢＣＢから構成される場合には、２５０℃で４０分加熱加圧を保持することにより、熱硬化させる。この後、冷却することにより、図１に示すように、実装基板１に半導体素子２が実装された半導体装置が製造されることとなる。   At this time, when the mounting substrate 1 and the semiconductor element 2 are brought close to each other, the first melted solder layer 202 comes into contact with the other end of the convex bump 27. When a load is further applied, the convex bumps 27 are pushed into the concave bumps 16, and the solder layer 202 wraps around not only at the other end of the convex bumps 27 but also at the side surfaces, and comes into contact with multiple sides. When the solder layer 202 is finally crushed, the adhesive layer 13 of the mounting substrate 1 and the adhesive layer 26 of the semiconductor element 2 finally come into contact with each other. Thereby, the deformation of the solder layer 202 is stopped. In this state, for example, when these are made of BCB so that the adhesive layer 13 and the adhesive layer 26 are bonded, they are thermally cured by holding heating and pressing at 250 ° C. for 40 minutes. Thereafter, by cooling, a semiconductor device in which the semiconductor element 2 is mounted on the mounting substrate 1 as shown in FIG. 1 is manufactured.

本実施の形態では、凸型バンプ２７の高さと幅、はんだ層２０２の厚さ、凹型バンプ１６を構成するバリア層１４の内部空間の深さおよび幅を適切に設定する必要がある。
ここで、凸型バンプ２７の高さは、接着層２６の上面からバンプポスト２３の他端を被覆するバリア層２５の表面までの距離を意味する。凸型バンプ２７の幅は、バンプポスト２３の側面を被覆するバリア層２７と、バンプポスト２３の軸線に直交する直線との２つの交点の距離を意味する。凸型バンプ２７の体積は、上述した凸型バンプ２７の高さ部分の体積を意味する。はんだ層２０２の厚さは、バリア層１４内部に収容されたはんだ層２０２の厚さを意味する。凹型バンプ１６の深さは、バリア層１４の内部空間の深さを意味する。凹型バンプ１６の幅は、バリア層１４の内部空間の対向する側面の距離を意味する。 In the present embodiment, it is necessary to appropriately set the height and width of the convex bump 27, the thickness of the solder layer 202, and the depth and width of the internal space of the barrier layer 14 constituting the concave bump 16.
Here, the height of the convex bump 27 means the distance from the upper surface of the adhesive layer 26 to the surface of the barrier layer 25 covering the other end of the bump post 23. The width of the convex bump 27 means the distance between two intersections between the barrier layer 27 covering the side surface of the bump post 23 and a straight line perpendicular to the axis of the bump post 23. The volume of the convex bump 27 means the volume of the height portion of the convex bump 27 described above. The thickness of the solder layer 202 means the thickness of the solder layer 202 accommodated inside the barrier layer 14. The depth of the concave bump 16 means the depth of the internal space of the barrier layer 14. The width of the concave bump 16 means the distance between the opposing side surfaces of the internal space of the barrier layer 14.

凸型バンプ２７の高さが凹型バンプ１６の深さよりも大きい場合、または、はんだ層２０２の厚さが凹型バンプ１６の深さよりも大きい場合には、接着層１３と接着層２６とが接触しないだけでなく、はんだ層２０２を構成する低融点はんだが凹型バンプ１６から溢れだして隣り合う凹型バンプ１６および凸型バンプ２７の接合部と短絡する恐れがある。一方、凸型バンプ２７の高さが凹型バンプ１６の深さよりも低い場合、または、はんだ層２０２の厚さが薄すぎる場合、凹型バンプ１６と凸型バンプ２７とが接合しない恐れがある。
そこで、凹型バンプ１６と凸型バンプ２７とが接合するためには、凸型バンプ２７の高さは、凹型バンプ１６の深さとはんだ層２０２の厚さの差より大きくする必要があり、例えば、少なくとも１μｍ以上が望ましい。また、低融点はんだが凹型バンプ１６から溢れることを防止するためには、凸型バンプ２７の体積とはんだ層２０２の体積の合計が、バリア層１４の内部空間の体積以下になるように凸型バンプ２７の直径とはんだ層２０２の厚さを設定すればよい。また、凹型バンプ１６の幅と凸型バンプ２７の幅と差は、実装時のアライメント精度の２倍以上とすることが望ましい。このように設定することにより、少ないバンプ数で過剰な荷重がかかっても接合時にバンプ間が短絡せず、また未接合も抑制することができる。 When the height of the convex bump 27 is larger than the depth of the concave bump 16, or when the thickness of the solder layer 202 is larger than the depth of the concave bump 16, the adhesive layer 13 and the adhesive layer 26 do not contact each other. In addition, the low melting point solder constituting the solder layer 202 may overflow from the concave bumps 16 and short-circuit with the joints between the adjacent concave bumps 16 and convex bumps 27. On the other hand, when the height of the convex bump 27 is lower than the depth of the concave bump 16 or when the thickness of the solder layer 202 is too thin, the concave bump 16 and the convex bump 27 may not be joined.
Therefore, in order to join the concave bump 16 and the convex bump 27, the height of the convex bump 27 needs to be larger than the difference between the depth of the concave bump 16 and the thickness of the solder layer 202. At least 1 μm or more is desirable. Further, in order to prevent the low melting point solder from overflowing from the concave bump 16, the convex type is formed such that the sum of the volume of the convex bump 27 and the volume of the solder layer 202 is less than or equal to the volume of the internal space of the barrier layer 14. The diameter of the bump 27 and the thickness of the solder layer 202 may be set. The difference between the width of the concave bump 16 and the width of the convex bump 27 is preferably at least twice the alignment accuracy during mounting. By setting in this way, even when an excessive load is applied with a small number of bumps, the bumps are not short-circuited during bonding, and unbonded can be suppressed.

以上説明したように、本実施の形態によれば、凹型バンプ１６と凸型バンプ２７とを設けることにより、高温にしたり高荷重をかけたりすることなく実装基板１に半導体素子２を取り付けることができるので、結果として、半導体素子の破損や劣化を防ぐことができる。
高融点金属により固相金属同士の拡散接合する場合には、半導体素子と実装基板の配線を接合するためには、４００℃程度の高温でかつバンプ当たり１００ＭＰａ程度の荷重が必要であった。これに対して、本実施の形態では、接合部を２５０℃、１０ＭＰａ程度と低荷重および低温の条件で接合が実現できる。これにより、特に、半導体素子２として化合物半導体素子を用いた場合には、電気特性を損なわずかつ機械的に破損させることなく実装が可能となる。 As described above, according to the present embodiment, by providing the concave bump 16 and the convex bump 27, the semiconductor element 2 can be attached to the mounting substrate 1 without increasing the temperature or applying a high load. As a result, damage and deterioration of the semiconductor element can be prevented.
In the case of diffusion bonding between solid phase metals using a refractory metal, a load of about 100 MPa per bump is required at a high temperature of about 400 ° C. in order to join the wiring of the semiconductor element and the mounting substrate. On the other hand, in this Embodiment, joining can be implement | achieved on the conditions of a low load and low temperature about 250 MPa and 10 Mpa. Thereby, in particular, when a compound semiconductor element is used as the semiconductor element 2, mounting is possible without impairing electrical characteristics and without causing mechanical damage.

また、本実施の形態では、低融点はんだがバリア層１４とバンプポスト２３の他端部の上面および側面を被覆するバリア層２５とを接続することにより、低融点はんだの接触面積が大きくなるので、接合時の加熱により生じる熱応力に耐えうる接合強度が得られるため、結果として、実装基板１に半導体素子２をより確実に取り付けることができる。   In the present embodiment, the low melting point solder connects the barrier layer 14 and the barrier layer 25 that covers the upper surface and the side surface of the other end of the bump post 23, thereby increasing the contact area of the low melting point solder. Since the bonding strength that can withstand the thermal stress generated by the heating at the time of bonding is obtained, the semiconductor element 2 can be more reliably attached to the mounting substrate 1 as a result.

低融点はんだを用いた接合では、接合時にかける荷重により、バンプが過剰に押しつぶされてバンプ間が短絡する恐れがあった。特に、化合物半導体素子を用いた場合には、電極パッド数は数十端子程度と少ないため、バンプを微細化すると、バンプにかかる圧力が増大するので、変形しやすくなってしまう。例えば、化合物半導体素子に直径４０μｍのバンプを８０個形成して５０ｇｆで実装した場合には、１つのバンプに加わる荷重が０．５ｇｆ以下であるが、接合後には押圧方向に垂直な方向に少なくとも１０〜２０μｍ程度に広がってしまう。実装時の荷重を低減すればバンプの変形を抑制できるが、バンプの高さのばらつきや基板の反りを考慮すると、荷重を低減することは好ましくない。このため、短絡を抑制するためには、バンプの直径と同程度かそれ以上にバンプ間隔を広げる必要があるので、バンプの高集積化、ひいては小型化が困難となっていた。
これに対して、本実施の形態では、接着層１３，２６を設けることにより、実装基板１と半導体素子２との配線間の接合とともに、凹型バンプ１６および凸型バンプ２７以外の領域も接着層１３，２６同士で一括して接合でき、さらに接合強度を向上させるとともにはんだバンプにかかる熱応力を緩和させ微細なはんだバンプの信頼性を向上させることができる。 In the joining using the low melting point solder, the bumps are excessively crushed by the load applied at the time of joining, and there is a fear that the bumps are short-circuited. In particular, when a compound semiconductor element is used, the number of electrode pads is as small as about several tens of terminals. Therefore, when the bumps are miniaturized, the pressure applied to the bumps increases, and therefore, deformation tends to occur. For example, when 80 bumps having a diameter of 40 μm are formed on a compound semiconductor element and mounted at 50 gf, the load applied to one bump is 0.5 gf or less, but after bonding, at least in a direction perpendicular to the pressing direction. It spreads to about 10-20 μm. Although the deformation of the bump can be suppressed by reducing the load at the time of mounting, it is not preferable to reduce the load in consideration of the variation in the height of the bump and the warp of the substrate. For this reason, in order to suppress the short circuit, it is necessary to widen the bump interval to be equal to or larger than the diameter of the bumps, so that it is difficult to achieve high integration of the bumps and hence miniaturization.
On the other hand, in the present embodiment, by providing the adhesive layers 13 and 26, the bonding layer 1 and the semiconductor element 2 are bonded together, and the regions other than the concave bumps 16 and the convex bumps 27 are also adhesive layers. 13 and 26 can be bonded together, and the bonding strength can be further improved and the thermal stress applied to the solder bumps can be relieved to improve the reliability of the fine solder bumps.

また、本実施の形態では、電極部１２とバンプポスト２３との表面を５０〜２００ｎｍ厚のタングステンを含むバリア層１４，２５で被覆する構造とすることで、低融点はんだの主成分であるＳｎ中へのバンプポストや配線金属の拡散を抑制し、接合強度の劣化を防ぐことができる。さらに、低融点はんだと接触するバリア層１４，２５最表面のＡｕ層の膜厚を５０〜２００ｎｍとすることで、低融点はんだとバリア層１４，２５界面に生成される金属間化合物の生成量を制御でき最適な接合強度を得ることができる。   In the present embodiment, Sn, which is a main component of low melting point solder, is formed by covering the surfaces of the electrode portion 12 and the bump post 23 with barrier layers 14 and 25 containing tungsten having a thickness of 50 to 200 nm. It is possible to suppress the diffusion of the bump post and the wiring metal into the inside, thereby preventing the deterioration of the bonding strength. Further, the amount of the intermetallic compound generated at the interface between the low melting point solder and the barrier layers 14 and 25 is set by setting the film thickness of the outermost Au layer in contact with the low melting point solder to 50 to 200 nm. Can be controlled to obtain the optimum bonding strength.

また、本実施の形態では、実装基板１と半導体素子２との実装面を対向させて加熱加圧して固定する際、凸型バンプ２７がはんだ層２０２構成する低融点はんだを押しつぶし、低融点はんだが凸型はんだバンプ２７の側面にも回りこんで接合されるので、実効的に接合部の面積が増大し接合強度が向上する。また、低融点はんだが押しつぶされると、実装基板１の接着層１３と半導体素子２の接着層２６とが接触するため、低融点はんだが過剰に変形しないので、隣り合うバンプ間の短絡を防止できる。   In the present embodiment, when the mounting surfaces of the mounting substrate 1 and the semiconductor element 2 are opposed to each other and fixed by heating and pressing, the low-melting-point solder formed by the convex bumps 27 crushes the low-melting-point solder. Since it also wraps around the side surface of the convex solder bump 27 and is bonded, the area of the bonded portion is effectively increased and the bonding strength is improved. In addition, when the low melting point solder is crushed, the adhesive layer 13 of the mounting substrate 1 and the adhesive layer 26 of the semiconductor element 2 come into contact with each other. .

また、本実施の形態によれば、接着層１３，２６と、凹型バンプ１６および凸型バンプ２７という２箇所に接合部を有するので、端子数が少ない微細はんだバンプであってもバンプ間の短絡を防止できるとともに、実装基板１と半導体素子２とをより確実に固定することができる。   In addition, according to the present embodiment, since the bonding layers 13 and 26 and the concave bumps 16 and the convex bumps 27 are provided with the joint portions, even if the solder bumps have a small number of terminals, they are short-circuited between the bumps. Can be prevented, and the mounting substrate 1 and the semiconductor element 2 can be more reliably fixed.

なお、本実施の形態は、単一の素子基板と実装基板同士を実装するチップオンチップ実装だけにとどまらず、例えばウェハレベルの実装基板に対して、個別の半導体素子を搭載するチップオンウェハ実装や、半導体素子と実装基板をウェハレベルで一括接合し、その後ダイシングすることでチップ化するウェハオンウェハ実装にも適応できる。   Note that this embodiment is not limited to chip-on-chip mounting in which a single element substrate and mounting substrates are mounted together. For example, chip-on-wafer mounting in which individual semiconductor elements are mounted on a wafer level mounting substrate. Also, it can be applied to wafer-on-wafer mounting in which a semiconductor element and a mounting substrate are collectively bonded at a wafer level and then diced into chips.

また、本実施の形態では、実装基板１に凹型バンプ１６、半導体素子２に凸型バンプ２７を形成する場合を例に説明したが、これとは逆に、実装基板１に凸型バンプ２７、半導体素子２に凹型バンプ１６を形成するようにしてもよい。   In the present embodiment, the case where the concave bumps 16 are formed on the mounting substrate 1 and the convex bumps 27 are formed on the semiconductor element 2 has been described as an example. On the contrary, the convex bumps 27, The concave bump 16 may be formed on the semiconductor element 2.

本発明は、フリップチップ方式により実装を行う各種装置に適用することができる。   The present invention can be applied to various apparatuses that perform mounting by a flip chip method.

１…実装基板、２…半導体素子、１１…基板本体、１２…電極部、１３…接着層、１３ａ…開口、１４…バリア層、１５…はんだ部材、１６…凹型バンプ、２１…素子本体、２２…電極部、２３…バンプポスト、２４…保護層、２５…バリア層、２６…接着層、２７…凸型バンプ、２０１…金属層、２０２，２０２’…はんだ層、３０１…接着膜。   DESCRIPTION OF SYMBOLS 1 ... Mounting substrate, 2 ... Semiconductor element, 11 ... Board | substrate main body, 12 ... Electrode part, 13 ... Adhesive layer, 13a ... Opening, 14 ... Barrier layer, 15 ... Solder member, 16 ... Recessed bump, 21 ... Element main body, 22 DESCRIPTION OF SYMBOLS ... Electrode part, 23 ... Bump post, 24 ... Protective layer, 25 ... Barrier layer, 26 ... Adhesive layer, 27 ... Convex bump, 201 ... Metal layer, 202, 202 '... Solder layer, 301 ... Adhesive film.

Claims (4)

実装基板の上面に形成された電極部と、半導体素子の上面に形成された電極部とを電気的に接続した状態で、前記実装基板上に前記半導体素子を取り付ける半導体装置の実装構造であって、
前記半導体素子および前記実装基板のうちの一方の電極部上に一端が接続された高融点金属からなる柱状のバンプポスト、および、このバンプポストの他端部の上面および側面を被覆した第１のバリア層を有する凸型バンプと、
前記半導体素子および前記実装基板のうちの一方の上面に形成され、前記第１のバリア層における前記バンプポストの一端側を被覆する第１の接着層と、
前記半導体素子および前記実装基板のうちの他方の上面に形成され、当該上面の電極部上に開口部を有する第２の接着層と、
前記第２の接着層の開口部内の電極部上に形成された第２のバリア層、および、この第２のバリア層と前記凸型バンプの前記第１のバリア層により被覆された上面および側面とを接続する低融点はんだからなるはんだ部材を有する凹型バンプとを備え、
前記第１の接着層と前記第２の接着層とは互いに接続されている
ことを特徴とする半導体装置の実装構造。 A mounting structure of a semiconductor device for mounting the semiconductor element on the mounting substrate in a state where the electrode portion formed on the upper surface of the mounting substrate and the electrode portion formed on the upper surface of the semiconductor element are electrically connected. ,
A columnar bump post made of a refractory metal having one end connected to one electrode portion of the semiconductor element and the mounting substrate, and a first surface covering the upper surface and side surfaces of the other end portion of the bump post. A convex bump having a barrier layer;
A first adhesive layer formed on the upper surface of one of the semiconductor element and the mounting substrate and covering one end side of the bump post in the first barrier layer;
A second adhesive layer formed on the other upper surface of the semiconductor element and the mounting substrate and having an opening on the electrode portion on the upper surface;
A second barrier layer formed on the electrode portion in the opening of the second adhesive layer , and an upper surface and side surfaces covered with the second barrier layer and the first barrier layer of the convex bump And a concave bump having a solder member made of low melting point solder for connecting
The mounting structure of a semiconductor device, wherein the first adhesive layer and the second adhesive layer are connected to each other . 前記第２のバリア層は、前記開口部内の電極部と前記開口部内の前記第２の接着層の側面とを覆って形成され、
前記第１の接着層から露出した前記凸型バンプの体積と前記はんだ部材の体積の和は、前記開口部内の前記第２のバリア層によって囲まれる内部空間の体積以下とし、
前記第１の接着層表面からの前記凸型バンプの高さは、前記内部空間の深さと前記内部空間に含まれる前記低融点はんだの厚さの差よりも大きくし、
前記内部空間の幅と前記凸型バンプの幅との差は、所定の値以上とする
ことを特徴とする請求項１記載の実装構造。 The second barrier layer is formed to cover the electrode part in the opening and the side surface of the second adhesive layer in the opening,
The sum of the volume of the convex bump exposed from the first adhesive layer and the volume of the solder member is equal to or less than the volume of the internal space surrounded by the second barrier layer in the opening,
The height of the convex bump from the surface of the first adhesive layer is larger than the difference between the depth of the internal space and the thickness of the low melting point solder contained in the internal space,
The mounting structure according to claim 1 , wherein a difference between the width of the internal space and the width of the convex bump is set to a predetermined value or more . 前記第１のバリア層および前記第２のバリア層は、タングステンまたはタングステン化合物を含む
ことを特徴とする請求項１または２に記載の実装構造。 It said first barrier layer and the second barrier layer, mounting structure according to claim 1 or 2, characterized in that it comprises tungsten or tungsten compounds. 実装基板の上面に形成された電極部と、半導体素子の上面に形成された電極部とを電気的に接続した状態で、前記実装基板上に前記半導体素子を取り付けた半導体装置の製造方法であって、  A method for manufacturing a semiconductor device in which an electrode portion formed on an upper surface of a mounting substrate and an electrode portion formed on an upper surface of a semiconductor element are electrically connected to each other, and the semiconductor element is mounted on the mounting substrate. And
前記半導体素子および前記実装基板のうちの一方の電極部上に一端が接続された高融点金属からなる柱状のバンプポスト、および、このバンプポストの他端部の上面および側面を被覆した第１のバリア層を有する凸型バンプと、前記第１のバリア層における前記バンプポストの一端側を被覆する第１の接着層とを備えた第１構造体を作製する工程と、  A columnar bump post made of a refractory metal having one end connected to one electrode portion of the semiconductor element and the mounting substrate, and a first surface covering the upper surface and side surfaces of the other end portion of the bump post. Producing a first structure including a convex bump having a barrier layer and a first adhesive layer covering one end side of the bump post in the first barrier layer;
前記半導体素子および前記実装基板のうちの他方の上面に形成され、当該上面の電極部上に開口部を有する第２の接着層と、前記第２の接着層の開口部内の電極部上に形成された第２のバリア層、および、この第２のバリア層と前記凸型バンプの前記第１のバリア層により被覆された上面および側面とを接続する低融点はんだからなるはんだ部材を有する凹型バンプとを備えた第２構造体を作製する工程と、  A second adhesive layer formed on the other upper surface of the semiconductor element and the mounting substrate and having an opening on the electrode portion on the upper surface, and formed on the electrode portion in the opening of the second adhesive layer And a concave bump having a solder member made of low melting point solder for connecting the second barrier layer and the upper surface and the side surface of the convex bump covered with the first barrier layer. Producing a second structure comprising:
前記凸型バンプと前記凹型バンプとを対向させて、前記第１構造体と前記第２構造体とを前記低融点はんだの融点に加熱した上で圧着する工程とを含む  A step of pressing the convex bump and the concave bump facing each other, heating the first structure and the second structure to the melting point of the low melting point solder, and then pressing them.
ことを特徴とする半導体装置の製造方法。  A method for manufacturing a semiconductor device.
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