JP5892162B2 - デジタル変調器 - Google Patents
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Description
出力信号に含まれる雑音N(z)は、以下の式で表される。
ここで、
z = exp(2πjf/fclk ) (3)
である。fは、信号周波数であり、fclk は、デルタシグマ変調器のクロック周波数である。
(第一の発明を実施するための最良の形態)
本実施形態によるデジタル変調器である並列多ビットデルタシグマ変調器の回路ブロック図を図4に示す。図4を参照すると、本実施形態によるデジタル変調器は、N領域分割器101、第1乃至第Nのレベル調整器103−1〜103−N、デルタシグマ変調器111−1乃至111−N、エンコーダ113を含む。
なお、上式における2箇所の不等号記号は、適宜、等号付き不等号に置き換えてもよい。
VMIN + p・(VMAX-VMIN)/N (6)
が出力される。その他の値でもかまわない。
VMIN + (q-1)・(VMAX-VMIN)/N (7)
が出力される。その他の値でもかまわない。
VMIN + r・(VMAX-VMIN)/N
であり、最小値は、
VMIN + (r-1)・(VMAX-VMIN)/N
であることを意味する。
- A・(k-1)・VMAX + VMIN_DSM (8)
ただし、
A= (VMAX_DSM - VMIN_DSM) / ( VMAX - VMIN )
であり、VMAX_DSM、および、VMIN_DSMは、各々、後段のデルタシグマ変調器111−kの入力可能範囲の最大値と最小値である。
VMIN + k・(VMAX-VMIN)/N
最小値は、
VMIN + (k-1)・(VMAX-VMIN)/N
であることを考慮すると、第kレベル調整回路103−kの出力信号の最大値、および、最小値は、各々、VMAX_DSM、VMIN_DSMに等しいことを意味している。すなわち、第1レベル調整回路103−1から第Nレベル調整回路103−Nにおいては、出力信号の最大値、最小値は、すべて、VMAX_DSM、VMIN_DSMとなる。
Ek(z)は、第kデルタシグマ変調器で発生する量子化雑音である。
+ S(2)・( DSMout_2 + B + 1・Vstep) +・・・
+ S(k)( DSMout_k+ B + (k-1)・Vstep )+・・・
+S(N)・(DSMout_N + B + (N-1)・Vstep) ]/(N・A) (10)
上式において、
Vstep = VMAX_DSM-VMIN_DSM (11)
B = A・N・VMIN - VMIN_DSM
である。
また、DSMin_kは、Vtune_out_kと同一であり、また、式8において、Vtune_in_kは、Vinであることを考慮すると、式12は以下の式で表される。
前述したとおり、Ek(z)は、デルタシグマ変調器の量子化器で発生する量子化雑音である。
なお、Eref(z)は、デルタシグマ変調器で発生する量子化雑音である。
本式を式13のEk(z)に代入すると、以下の式が導かれる。
式14と式16は、本デジタル変調器で発生する量子化雑音は、デルタシグマ変調器で発生する量子化雑音のN分の一に低減されることを意味する。本デジタル変調器に含まれるN個のデルタシグマ変調器が持つ量子化器は、すべて1bit比較器であることを考慮すると、本実施形態のデジタル変調器は、従来のデルタシグマ変調器に対して、動作クロックを落とすことなく、量子化雑音を低減できる。
信号調整器105としては、上の関係式を実現できる構成であれば、どのような構成でも本実施形態の効果を実現することができ、上記に記載されたN領域分割器101とN個のレベル調整器103−1〜103−Nの組み合わせに限定する必要はない。
また、デルタシグマ変調器111−kに含まれる量子化器には、1bit比較器のほか、多値比較器に置き換えてもよい。また、デルタシグマ変調器をデルタ変調器に置き換えてもよい。
次に第二の発明を実施するための形態を図5に示す。本実施の形態によるデジタル変調器は、第一の形態と同様、信号調整器105、デルタシグマ変調器115−1〜115−N、エンコーダ113を含む。
V_(k-1) < Vin < V_k (19)
第k出力端子から、下記信号Vtune_out_kが出力される。なお、上式の2つの不等号記号は、各々、等号付き不等号に置き換えてもかまわない。
ただし、
G_k = (VMAX_DSM_k - VMIN_DSM_k)/(V_k - V_(k-1))
ここで、VMAX_DSM_kおよびVMIN_DSM_kは、各々、第kデルタシグマ変調器115−kにおける、入力可能範囲の最大値と最小値である。第k出力端子は、第kデルタシグマ変調器115−kに接続される。
VMAX_DSM_p (21)
が出力される。その他の値でもかまわない。
VMIN_DSM_q (22)
が出力される。その他の値でもかまわない。
Ek(z)は、第kデルタシグマ変調器で発生する量子化雑音である。
S(1),S(2),・・・,S(N)は、信号調整器105で生成される制御信号であり、信号調整器105に入力される信号が、式(19)で表現される範囲内の場合は、S(k)は1、それ以外の制御信号(すなわち、S(1),・・・,S(k-1),S(k+1),・・・,S(N))は、0である。すなわち、本エンコーダ113の出力においては、信号調整器105に入力される信号が、式(19)であらわされる場合、第kデルタシグマ変調器115−kの出力信号(DSMout_k)を含む項のみが出力され、その他のデルタシグマ変調器115−j(k≠j)の出力信号を含む項はゼロになる。この場合、式24−25より、Eoutは以下の式で表される。
DSMout_kに、式23を代入すると、以下の式が導かれる。
また、DSMin_kは、Vtune_out_kと同一であるため、式20の右辺をDSMin_kに代入すると、以下の式が導かれる。
前述したとおり、Ek(z)は、デルタシグマ変調器の量子化器115−kが発生する量子化雑音である。
なお、Eref(z)は、デルタシグマ変調器内の量子化器で発生する量子化雑音である。
本式を式28のEk(z)に代入すると、以下の式が導かれる。
ただし、
NN= (VMAX- VMIN)/(V_k - V_(k-1)) (32)
式29と式31は、本デジタル変調器で発生する量子化雑音は、デルタシグマ変調器で発生する量子化雑音のNN分の一に低減されることを意味する。本デジタル変調器に含まれるN個のデルタシグマ変調器が持つ量子化器は、すべて1bit比較器であることを考慮すると、本実施形態のデジタル変調器は、従来のデルタシグマ変調器に対して、動作クロックを落とすことなく、量子化雑音を低減できる。
次に第三の発明を実施するための形態を図6に示す。本実施の形態は、信号調整器105、セレクタ付きデルタシグマ変調器117−1〜117−N、エンコーダ113を含む。
デジタル変調器305−1の出力信号
→ 0
→ −デジタル変調器305−1の出力信号
→ 0
が連続するものとなり、第2の乗算信号は、
0
→ デジタル変調器305−2の出力信号
→ 0
→ −デジタル変調器305−2の出力信号
が連続するものとなる。加算器313は、第1の乗算信号と第2の乗算信号とを加算して、加算信号を出力する。従って、加算信号は、第1の乗算信号と第2の乗算信号とが交互に連続したものとなり、より具体的には、
デジタル変調器305−1の出力信号
→ デジタル変調器305−2の出力信号
→ −デジタル変調器305−1の出力信号
→ −デジタル変調器305−2の出力信号
が連続するものとなる。
複数の出力線を備え、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力する信号調整器と、
前記複数の出力線にそれぞれ対応して設けられ、対応する出力線の信号をデルタシグマ変調して変調信号を出力する複数の内部デジタル変調器と、
前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするエンコーダと、
を備えることを特徴とするデジタル変調器。
付記1に記載のデジタル変調器であって、
前記信号調整器は、
複数の出力線を備え、前記入力信号のレベルが或る範囲に属する時に、当該領域分割器の前記或る範囲に対応する出力線に前記入力信号のレベルに対応したレベルの信号を出力する領域分割器と、
前記領域分割器の複数の出力線にそれぞれ対応し、且つ、前記複数の内部デジタル変調器にそれぞれ対応して設けられ、前記領域分割器の対応する出力線にある信号を調整してから対応する内部デジタル変調器に出力する複数のレベル調整器と、
を備えることを特徴とするデジタル変調器。
付記1又は2に記載のデジタル変調器であって、
前記エンコーダは、或る変調信号の最大レベルと前記或る変調信号に前記範囲において隣接する変調信号の最小レベルが連続するように複数の変調信号をエンコードすることを特徴とするデジタル変調器。
付記1乃至3の何れか1に記載のデジタル変調器であって、
少なくとも1つの前記内部デジタル変調器は、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器への入力信号をそれにフィードバック信号を加算しないで当該内部デジタル変調器に備わる量子化器に供給するセレクタ回路を備えることを特徴とするデジタル変調器。
付記1乃至3の何れか1に記載のデジタル変調器であって、
少なくとも1つの前記内部デジタル変調器は、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器に備わる量子化器に供給する信号の代わりに当該内部デジタル変調器への入力信号を1つのフィードバック信号とするセレクタ回路を備えることを特徴とするデジタル変調器。
付記1乃至4の何れか1に記載のデジタル変調器であって、
前記内部デジタル変調器は、デルタシグマ変調器又はデルタ変調器であることを特徴とするデジタル変調器。
付記1乃至6の何れか1に記載のデジタル変調器と、
前記デジタル変調器の出力とデジタル発振器の出力とを掛け合わせる乗算器と、
前記乗算器の出力のレベルに対応した電圧の電源を出力線と接続する増幅器と、
を備えることを特徴とする送信回路。
付記7に記載の送信回路であって、
前記乗算器は、前記デジタル変調器の出力の非反転信号及び反転信号が当該乗算器の出力に循環的に含まれるように変調をすることを特徴とする送信回路。
複数の出力線を備えた信号調整器が、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力するステップと、
前記複数の出力線にそれぞれ対応して設けられた複数の内部デジタル変調器が、対応する出力線の信号をデルタシグマ変調して変調信号を出力するステップと、
エンコーダが、前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするステップと、
を有することを特徴とするデジタル変調方法。
付記9に記載のデジタル変調方法であって、
前記信号調整器は、
複数の出力線を備えた領域分割器と、
前記領域分割器の複数の出力線にそれぞれ対応し、且つ、前記複数の内部デジタル変調器にそれぞれ対応して設けられた複数のレベル調整器と、
を備え、
前記領域分割器は、前記入力信号のレベルが或る範囲に属する時に、当該領域分割器の前記或る範囲に対応する出力線に前記入力信号のレベルに対応したレベルの信号を出力するステップと、
前記複数のレベル調整器が、前記領域分割器の対応する出力線にある信号を調整してから対応する内部デジタル変調器に出力するステップと、
を有することを特徴とするデジタル変調方法。
付記9又は10に記載のデジタル変調方法であって、
前記エンコーダは、或る変調信号の最大レベルと前記或る変調信号に前記範囲において隣接する変調信号の最小レベルが連続するように複数の変調信号をエンコードすることを特徴とするデジタル変調方法。
付記9乃至11の何れか1に記載のデジタル変調方法であって、
少なくとも1つの前記内部デジタル変調器に備わるセレクタ回路が、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器への入力信号をそれにフィードバック信号を加算しないで当該内部デジタル変調器に備わる量子化器に供給するステップを有することを特徴とするデジタル変調方法。
付記9乃至12の何れか1に記載のデジタル変調方法であって、
少なくとも1つの前記内部デジタル変調器に備わるセレクタ回路が、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器に備わる量子化器に供給する信号の代わりに当該内部デジタル変調器への入力信号を1つのフィードバック信号とするステップを有することを特徴とするデジタル変調方法。
付記9乃至13の何れか1に記載のデジタル変調方法であって、
前記内部デジタル変調器は、デルタシグマ変調器又はデルタ変調器であることを特徴とするデジタル変調方法。
付記9乃至14の何れか1に記載のデジタル変調方法の各ステップと、
掛算器が、前記デジタル変調器の出力とデジタル発振器の出力とを掛け合わせるステップと、
増幅器が、前記乗算器の出力のレベルに対応した電圧の電源を出力線と接続するステップと、
を有することを特徴とする送信方法。
付記15に記載の送信方法であって、
前記乗算器は、前記デジタル変調器の出力の非反転信号及び反転信号が当該乗算器の出力に循環的に含まれるように変調をすることを特徴とする送信方法。
Claims (10)
- 複数の出力線を備え、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力する信号調整器と、
前記複数の出力線にそれぞれ対応して設けられ、対応する出力線の信号をデルタシグマ変調して変調信号を出力する複数の内部デジタル変調器と、
前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするエンコーダと、
を備えることを特徴とするデジタル変調器。 - 請求項1に記載のデジタル変調器であって、
前記信号調整器は、
複数の出力線を備え、前記入力信号のレベルが或る範囲に属する時に、当該領域分割器の前記或る範囲に対応する出力線に前記入力信号のレベルに対応したレベルの信号を出力する領域分割器と、
前記領域分割器の複数の出力線にそれぞれ対応し、且つ、前記複数の内部デジタル変調器にそれぞれ対応して設けられ、前記領域分割器の対応する出力線にある信号を調整してから対応する内部デジタル変調器に出力する複数のレベル調整器と、
を備えることを特徴とするデジタル変調器。 - 請求項1又は2に記載のデジタル変調器であって、
前記エンコーダは、或る変調信号の最大レベルと前記或る変調信号に前記範囲において隣接する変調信号の最小レベルが連続するように複数の変調信号をエンコードすることを特徴とするデジタル変調器。 - 請求項1乃至3の何れか1に記載のデジタル変調器であって、
少なくとも1つの前記内部デジタル変調器は、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器への入力信号をそれにフィードバック信号を加算しないで当該内部デジタル変調器に備わる量子化器に供給するセレクタ回路を備えることを特徴とするデジタル変調器。 - 請求項1乃至3の何れか1に記載のデジタル変調器であって、
少なくとも1つの前記内部デジタル変調器は、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器に備わる量子化器に供給する信号の代わりに当該内部デジタル変調器への入力信号を1つのフィードバック信号とするセレクタ回路を備えることを特徴とするデジタル変調器。 - 請求項1乃至4の何れか1に記載のデジタル変調器であって、
前記内部デジタル変調器は、デルタシグマ変調器であることを特徴とするデジタル変調器。 - 請求項1乃至6の何れか1に記載のデジタル変調器と、
前記デジタル変調器の出力とデジタル発振器の出力とを掛け合わせる乗算器と、
前記乗算器の出力のレベルに対応した電圧の電源を出力線と接続する増幅器と、
を備えることを特徴とする送信回路。 - 請求項7に記載の送信回路であって、
前記乗算器は、前記デジタル変調器の出力の非反転信号及び反転信号が当該乗算器の出力に循環的に含まれるように変調をすることを特徴とする送信回路。 - 複数の出力線を備えた信号調整器が、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力するステップと、
前記複数の出力線にそれぞれ対応して設けられた複数の内部デジタル変調器が、対応する出力線の信号をデルタシグマ変調して変調信号を出力するステップと、
エンコーダが、前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするステップと、
を有することを特徴とするデジタル変調方法。 - 請求項9に記載のデジタル変調方法の各ステップと、
掛算器が、前記デジタル変調器の出力とデジタル発振器の出力とを掛け合わせるステップと、
増幅器が、前記乗算器の出力のレベルに対応した電圧の電源を出力線と接続するステップと、
を有することを特徴とする送信方法。
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