JP5891624B2 - 固体撮像素子、固体撮像素子の製造方法、および電子機器 - Google Patents
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Description
1.実施形態の固体撮像素子が設けられる固体撮像装置の概略構成例
2.第1実施形態(ポテンシャル調整領域を設けた固体撮像素子の例)
3.第2実施形態(ポテンシャル調整領域に重なるピニング領域を設けた固体撮像素子の例)
4.変形例
5.第3実施形態(固体撮像素子を用いた電子機器の例)
尚、各実施形態および変形例において共通の構成要素には同一の符号を付し、重複する説明は省略する。
図1に、本技術の固体撮像素子が設けられる固体撮像装置の一例として、MOS型の固体撮像素子を用いた概略構成を示す。
<固体撮像素子の構成>
(ポテンシャル調整領域を設けた例)
図2は、第1実施形態の固体撮像素子1-1の構成を示す図であり、図2Aは固体撮像装置における1画素分の概略平面図であり、図2Bは図2AのA−A断面に相当する概略断面図である。以下、これらの図面に基づいて第1実施形態の固体撮像素子1-1の構成を説明する。
半導体基板13は、例えば単結晶シリコンで構成された半導体薄膜である。ここでは、特にn型の単結晶シリコンを用いて半導体基板13を構成することにより、半導体基板13全体をnウェルとして用いている。このような半導体基板13におけるn型の濃度は、やや薄い[n−]である。尚、ここで示すn型の濃度とは、n型の不純物の含有濃度そのものではなく、実質的なn型の濃度であることとする。したがって、n型の不純物の含有濃度が高い領域であっても、その領域においてのp型の不純物の含有濃度が高ければ、実質的なn型濃度は低くなる。これは、以降においても同様であることとする。
光電変換領域15r,15g,15bは、半導体基板13内においてその深さ方向に積層して配置された不純物領域であり、半導体基板13を受光面A側から見た場合の平面形状が例えば四角形である。これらの光電変換領域15r,15g,15bのうち、半導体基板13の最も深い位置であって、支持基板2に最も近い位置に、赤色領域の光を変換する光電変換領域15rが配置されている。また、この上部には、緑色領域の光を変換する光電変換領域15gが配置されている。そして、半導体基板13の最も表面近くには、青色領域の光を変換する光電変換領域15bが配置されている。これらは、支持基板2側から順に、赤色用の光電変換領域15r、緑色用の光電変換領域15g、青色用の光電変換領域15bと、対応する波長の長い順に配置されている。
トレンチ17r,17gは、光電変換領域15r,15g,15bの脇に、これらに対して間隔を設けてそれぞれ独立して設けられている。例えばこれらのトレンチ17r,17gは、平面形状が四角形の光電変換領域15r,15g,15bを、対角線方向から挟んだ位置に配置されている。
ゲート絶縁膜19は、トレンチ17r,17gの内壁、および半導体基板13の受光面A上を覆って設けられている。このゲート絶縁膜19は、例えばシリコンを熱酸化させた酸化シリコン膜、酸化窒化シリコン膜、高誘電体絶縁膜を用いて構成されている。高誘電体絶縁膜は、酸化ハフニウム、ハフニアシリケート、窒素添加ハフニウムアルミネート、酸化タンタル、二酸化チタン、酸化ジルコニウム、酸化プラセオジム、酸化イットリウム等を用いて構成されている。このような各材料膜は、単層または必要に応じて積層した状態でゲート絶縁膜19として用いられる。
読出ゲート21r,21gは、ゲート絶縁膜19を介してトレンチ17r,17gの内部に埋め込まれた埋め込み電極として設けられており、半導体基板13の受光面Aの上方においてパターニングされている。このような読出ゲート21r,21gは、例えばリン(P)等の不純物を含有するポリシリコン(Phosphorus Doped Amorphous Silicon:PDAS)、またはアルミニウム、タングステン、チタン、コバルト、ハフニウム、およびタンタル等の金属材料を用いて構成されている。
読出ゲート21bは、半導体基板13の受光面Aの上方にゲート絶縁膜19を介して設けられている。この読出ゲート21bは、埋め込み電極としての読出ゲート21r,21gとの間に間隔を設けて配置され、最上層の青色用の光電変換領域15bに対して所定の間隔を保ってパターングされている。このような読出ゲート21bは、読出ゲート21r,21gと同一の材料層で構成されていて良い。
フローティングディフュージョン23は、半導体基板13の受光面A側の表面層に設けられた不純物領域であって、光電変換領域15r,15g,15bとの間に、各読出ゲート21r,21g,21bを挟んだ位置に設けられている。このように配置された各フローティングディフュージョン23は、半導体基板13および光電変換領域15r,15g,15bと同様のn型の不純物領域であって、n型の濃度が半導体基板13よりも濃い[n+]である。
ポテンシャル調整領域25r,25gは、半導体基板13の深い位置に配置された光電変換領域15r,15gと、トレンチ17r,17g側壁を覆うゲート絶縁膜19との間に設けられている。このうち、一方のポテンシャル調整領域25rは、赤色用の光電変換領域15rとトレンチ17rとの間に、これらに接して配置され、光電変換領域15rと同じの深さ領域に設けられている。このポテンシャル調整領域25rは、他の光電変換領域15g,15bおよびフローティングディフュージョン23との間に間隔を有して配置されている。またもう一方のポテンシャル調整領域25gは、緑色用の光電変換領域15gとトレンチ17gとの間に、これらに接して配置され、光電変換領域15gと同じ深さ領域に設けられている。このポテンシャル調整領域25gは、他の光電変換領域15r,15bおよびフローティングディフュージョン23との間に間隔を有して配置されている。
図3は、上記構成の固体撮像素子1-1の駆動を説明するための図であり、一例として、赤色の光電変換領域15rでの受光期間と読み出し期間のポテンシャルを示している。図3A(1)および図3A(2)は、光電変換領域15rの深さ位置におけるポテンシャルである。一方、図3B(1)および図3B(2)は、ゲート絶縁膜19に沿ったチャネル形成領域のポテンシャルである。また、図3A(1),図3B(1)は受光期間(ゲート電圧OFF)、図3A(2),図3B(2)は読出期間(ゲート電圧ON)に対応している。以下、これらの図と共に、先の図2を参照して第1実施形態の固体撮像素子1-1の駆動を説明する。
図4、図5は、上記構成の固体撮像素子1-1の製造手順を説明するための断面工程図である。以下、これらの図面に基づいて第1実施形態の固体撮像素子1-1の製造手順を説明する。
先ず図4Aに示すように、支持基板2の上部に、絶縁膜11を介して設けられた薄膜状の半導体基板13を用意する。この半導体基板13は、n型の単結晶シリコンで構成され、n型の濃度はやや薄い[n−]であることとする。
次に図4Bに示すように、半導体基板13に各導電型の不純物を導入することにより、n型の濃度がやや薄い[n−]の半導体基板13の内部に、各光電変換領域15r,15g,15b、p型領域16、および各ポテンシャル調整領域25r,25gを形成する。
その後、図4Cに示すように、半導体基板13にトレンチ17r,17gを形成する。この際、ここでの図示を省略したレジストパターンをマスクに用いたエッチングにより、ポテンシャル調整領域25rに接するトレンチ17rを、半導体基板13を貫通する状態で形成する。また、別のレジストパターンをマスクに用いたエッチングにより、ポテンシャル調整領域25gに接すると共に、光電変換領域15rに達しない深さのトレンチ17gを半導体基板13に形成する。
次に図5Aに示すように、トレンチ17r,17gの内壁、および半導体基板13上を覆う状態で、ゲート絶縁膜19を成膜する。ゲート絶縁膜19の成膜は、ゲート絶縁膜19を構成する材料によって適宜選択された方法によって行う。例えば、半導体基板13の熱酸化または熱窒化によって酸化シリコン膜や酸化窒化シリコン膜が成膜され、また原子層蒸着法によって酸化ハフニウム膜などが成膜される。
次いで図5Bに示すように、導電性材料膜21をパターンエッチングする。これにより、トレンチ17r内に埋め込まれた読出ゲート21rと、トレンチ17g内に埋め込まれた読出ゲート21gと、ここでの図示を省略した半導体基板13の受光面A上の読出ゲート(21b)を形成する。この際、ここでの図示を省略したレジストパターンをマスクに用いて導電性材料膜21をエッチングすれば良い。その後は、必要に応じてゲート絶縁膜19と半導体基板13との間の界面準位を終端するため、塩素雰囲気中でのアニール処理を施す。
その後図5Cに示すように、読出ゲート21r,21g,(21b)の側壁に絶縁性のサイドウォール22を形成する。このサイドウォール22は、酸化シリコン膜や窒化シリコン膜などの絶縁膜の成膜と、その後の絶縁膜のエッチバックによって形成される。しかる後、半導体基板13の受光面A側の表面層で、各光電変換領域15r,15g,15bとの間に読出ゲート21r,21g,(21b)を挟む位置に、フローティングディフュージョン23を形成する。この際、ここでの図示を省略したレジストパターンとサイドウォール22とをマスクにして半導体基板13の表面層に不純物を導入することにより、n型の濃度が濃い[n+]のフローティングディフュージョン23をサイドウォール22の脇にセルフアラインで形成する。
以上説明した第1実施形態の固体撮像素子1-1は、光電変換領域15r,15gおよび半導体基板13よりも、n型の濃度が薄い[n--]のポテンシャル調整領域25r,25gを、光電変換領域15r,15gとゲート絶縁膜19との間に設けた構成である。これにより、ゲート絶縁膜19に沿ったチャネル形成領域のポテンシャルを、ポテンシャル調整領域25r,25gよりも半導体基板13で深くすることができ、ポテンシャル調整領域25r,25gの信号電荷(電子)を、障害なく半導体基板13に読み出すことが可能になる。この結果、半導体基板13の深い位置に光電変換領域15r,15gを設けた固体撮像素子1-1において、光電変換領域15r,15gの信号電荷を全て読み出すことが可能になり、これにより残像を防止して撮像特性の向上を図ることが可能になる。
<固体撮像素子の構成>
(ポテンシャル調整領域に重なるピニング領域を設けた例)
図8は、第2実施形態の固体撮像素子1-2の構成を示す図である。図8Aは固体撮像装置における1画素分の概略平面図であり、図8Bは図8AのA−A断面に相当する概略断面図である。これらの図に示す第2実施形態の固体撮像素子1-2が、第1実施形態と異なるところは、トレンチ17r,17gの内壁層にピニング領域31を設けたところにあり、他の構成は第1実施形態と同様である。
図9は、上記構成の固体撮像素子1-2の駆動を説明するための図であり、一例として、赤色の光電変換領域15rでの受光期間と読み出し期間のポテンシャルを示している。図9A(1)および図9A(2)は、光電変換領域15rの深さ位置におけるポテンシャルである。一方、図9B(1)および図9B(2)は、ゲート絶縁膜19に沿ったチャネル形成領域のポテンシャルである。また、図9A(1),図9B(1)は受光期間(ゲート電圧OFF)、図9A(2),図9B(2)は読出期間(ゲート電圧ON)に対応している。以下、これらの図と共に、先の図8を参照して第2実施形態の固体撮像素子1-2の駆動を説明する。
図10、図11は、上記構成の固体撮像素子1-2の製造手順を説明するための断面工程図である。以下、これらの図面に基づいて第2実施形態の固体撮像素子1-2の製造手順を説明する。
先ず図10Aに示すように、半導体基板13に、各光電変換領域15r,15g,15b、p型領域16、および各ポテンシャル調整領域25r,25gを形成し、さらにトレンチ17r,17gを形成するまでを、第1実施形態と同様に行う。
次に図10Bに示すように、トレンチ17r,17gの内壁から、n型の濃度がやや薄い[n−]の半導体基板13にp型の不純物を導入することにより、トレンチ17r,17gの内壁にp型の濃度がやや濃い[p+]のピニング領域31を形成する。またこれにより、トレンチ17r,17gの内壁に露出している各ポテンシャル調整領域25r,25gにもp型の不純物が導入され、この部分にピニング領域31よりもp型の濃度が濃い[p++]の重複領域31’を形成する。
すなわち先ず10Cに示すように、トレンチ17r,17gの内壁および半導体基板13上を覆う状態で、ゲート絶縁膜19を成膜する。次にトレンチ17r,17gを埋め込む状態で、ゲート絶縁膜19上に導電性材料膜21を成膜する。
次いで図11Aに示すように、導電性材料膜21をパターンエッチングすることにより、トレンチ17r内に読出ゲート21rを形成し、トレンチ17g内に読出ゲート21gを形成し、さらに受光面A上にここでの図示を省略した読出ゲート(21b)を形成する。
その後図11Bに示すように、読出ゲート21r,21g,(21b)の側壁に絶縁性のサイドウォール22を形成し、次いで半導体基板13の受光面A側の表面層にn型の濃度が濃い[n+]のフローティングディフュージョン23を形成する。
以上説明した第2実施形態の固体撮像素子1-2は、第1実施形態の構成に対して、さらに読出ゲート21r,21gが内設されたトレンチ17r,17gの内壁にp型のピニング領域31を設けた構成である。これにより、次に説明するように、光電変換領域15r,15gよりもn型の濃度が極めて薄い[n−−]のポテンシャル調整領域25r,25gを設けない場合と比較して、ゲート絶縁膜19に沿ったチャネル形成領域のポテンシャル段差を低くすることができる。
図14には、本技術の固体撮像素子の変形例1〜3の断面図を示す。以下、これらの図に基づいて、固体撮像素子の各変形例を説明する。尚、図14A〜14Cにおいては、第1実施形態の固体撮像素子1-1に対して各変形例を適用した構成を図示しているが、各変形例は第2実施形態の固体撮像素子1-2に対しても同様に適用することが可能である。
図14Aには固体撮像素子の変形例1として、緑色用の光電変換領域15gからの信号電荷を読み出すための読出ゲート21g’も、貫通させたトレンチ17g’内に設けた固体撮像素子1aの構成を示す。半導体基板13には、光電変換領域15r,15g,15bを挟んだ位置に、貫通形状のトレンチ17r,17g’が設けられている。この構成によれば、光電変換領域15r,15g,15bに対する貫通形状のトレンチ17r,17g’の深さが安定するため、ばらつきのない撮像特性を得ることが可能になる。
図14Bには固体撮像素子の変形例2として、赤色用の光電変換領域15rからの信号電荷を読み出すための読出ゲート21rも、半導体基板13を貫通しないトレンチ17r’とした固体撮像素子1bの構成を示す。この場合、トレンチ17r’は、赤色の光電変換領域15rよりも深く形成されれば良い。
図14Cには固体撮像素子の変形例3として、フローティングディフュージョン23から最も遠く半導体基板13の最も深い位置配置された赤色用の光電変換領域15rのみに、ポテンシャル調整領域25rを設けた固体撮像素子1cの構成を示す。この場合、緑色の光電変換領域15gは、トレンチ17gの内壁を覆うゲート絶縁膜19に接して設けられたものとする。このような構成であっても、フローティングディフュージョン23から最も遠く半導体基板13の最も深い位置に配置されたことにより、最も信号電荷を読み出し難い赤色用の光電変換領域15rから、全ての信号電荷を読み出すことが可能になる。尚、この構成の場合、緑色の光電変換領域15gからは、読出ゲート21gに印加するゲート電圧を調整することにより、全ての信号を読み出すようにする。
(固体撮像素子を用いた電子機器の例)
上述の実施形態で説明した本技術に係る固体撮像素子は、例えばデジタルカメラやビデオカメラ等のカメラシステム、さらには撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器などの電子機器用の固体撮像装置に設けることができる。
半導体基板に形成したトレンチ内にゲート絶縁膜を介して埋め込まれた読出ゲートと、
前記ゲート絶縁膜との間に間隔を保って前記半導体基板の内部に設けられた光電変換領域と、
前記光電変換領域との間に間隔を保って前記半導体基板の表面層に設けられたフローティングディフュージョンと、
前記半導体基板および前記光電変換領域と同一の導電型で、かつ当該半導体基板および当該光電変換領域よりも当該導電型の濃度が低い不純物領域であって、当該光電変換領域と前記ゲート絶縁膜とに接して配置されたポテンシャル調整領域とを備えた
固体撮像素子。
前記ポテンシャル調整領域は、前記光電変換領域と同じ深さ位置に設けられている
(1)記載の固体撮像素子。
前記半導体基板の内部には、複数の前記光電変換領域が深さ方向に積層して配置され、
前記ポテンシャル調整領域は、複数の前記光電変換領域のうち前記フローティングディフュージョンから最も遠く位置する光電変換領域に接して設けられている
(1)または(2)記載の固体撮像素子。
複数の前記光電変換領域のうち前記ポテンシャル調整領域が接して設けられた光電変換領域は、赤色光に対する光電変換領域である
(3)記載の固体撮像素子。
前記読出ゲートは、前記半導体基板に貫通して設けられたトレンチ内に配置されている
(1)〜(4)の何れかに記載の固体撮像素子。
前記半導体基板において前記光電変換領域に対する受光面側に、前記フローティングディフュージョンが配置されている
(1)〜(5)の何れかに記載の固体撮像素子。
前記半導体基板は、前記光電変換領域および前記フローティングディフュージョンと同一の導電型で構成されている
(1)〜(6)の何れかに記載の固体撮像素子。
前記半導体基板の内部には、前記トレンチの側壁に沿って前記光電変換領域とは逆導電型のピニング領域が設けられ、
前記ポテンシャル調整領域と前記ピニング領域とが重なる重複領域は、当該ポテンシャル調整領域を構成する不純物と当該ピニング領域を構成する不純物とを合わせて含む
(1)〜(7)の何れかに記載の固体撮像素子。
前記ポテンシャル調整領域の一部が、前記ピニング領域と重なって配置された
(8)記載の固体撮像素子。
半導体基板に不純物を導入することにより、当該半導体基板の内部に光電変換領域を形成すると共に、当該半導体基板および当該光電変換領域と同一の導電型でかつ当該半導体基板および当該光電変換領域よりも当該導電型の濃度が低いポテンシャル調整領域を当該光電変換領域に接して形成することと、
前記光電変換領域との間に間隔を保って前記ポテンシャル調整領域に接するトレンチを前記半導体基板に形成することと、
前記トレンチ内に前記光電変換領域との間に間隔を保ってゲート絶縁膜を介して読出ゲートを形成することと、
前記半導体基板の表面層に不純物を導入することにより、前記光電変換領域との間に間隔を保って当該半導体基板の表面層に前記読出ゲートに近接するフローティングディフュージョンを形成することとを含む
固体撮像素子の製造方法。
前記トレンチは前記半導体基板を貫通して形成される
(10)記載の固体撮像素子の製造方法。
前記トレンチを形成した後、前記ゲート絶縁膜および前記読出ゲートを形成する前に、当該トレンチの内壁から前記半導体基板に不純物を導入することにより、当該トレンチの内壁に沿って前記光電変換領域とは逆導電型のピニング領域を形成する
(10)または(11)記載の固体撮像素子の製造方法。
前記ピニング領域の形成においては、前記ポテンシャル調整領域の一部に当該ピニング領域を重ねる
(12)記載の固体撮像素子の製造方法。
半導体基板に形成したトレンチ内にゲート絶縁膜を介して埋め込まれた読出ゲートと、
前記ゲート絶縁膜との間に間隔を保って前記半導体基板の内部に設けられた光電変換領域と、
前記光電変換領域との間に間隔を保って前記半導体基板の表面層に設けられたフローティングディフュージョンと、
前記半導体基板および前記光電変換領域と同一の導電型で、かつ当該半導体基板および当該光電変換領域よりも当該導電型の濃度が低い不純物領域であって、当該光電変換領域と前記ゲート絶縁膜とに接して配置されたポテンシャル調整領域と、
前記光電変換領域に入射光を導く光学系とを備えた
電子機器。
Claims (14)
- 半導体基板に形成したトレンチ内にゲート絶縁膜を介して埋め込まれた読出ゲートと、
前記ゲート絶縁膜との間に間隔を保って前記半導体基板の内部に設けられた光電変換領域と、
前記光電変換領域との間に間隔を保って前記半導体基板の表面層に設けられたフローティングディフュージョンと、
前記半導体基板および前記光電変換領域と同一の導電型で、かつ当該半導体基板および当該光電変換領域よりも当該導電型の濃度が低い不純物領域であって、当該光電変換領域と前記ゲート絶縁膜とに接して配置されたポテンシャル調整領域とを備えた
固体撮像素子。 - 前記ポテンシャル調整領域は、前記光電変換領域と同じ深さ位置に設けられている
請求項1記載の固体撮像素子。 - 前記半導体基板の内部には、複数の前記光電変換領域が深さ方向に積層して配置され、
前記ポテンシャル調整領域は、複数の前記光電変換領域のうち前記フローティングディフュージョンから最も遠く位置する光電変換領域に接して設けられている
請求項1または2記載の固体撮像素子。 - 複数の前記光電変換領域のうち前記ポテンシャル調整領域が接して設けられた光電変換領域は、赤色光に対する光電変換領域である
請求項3記載の固体撮像素子。 - 前記読出ゲートは、前記半導体基板に貫通して設けられたトレンチ内に配置されている
請求項1〜4の何れかに記載の固体撮像素子。 - 前記半導体基板において前記光電変換領域に対する受光面側に、前記フローティングディフュージョンが配置されている
請求項1〜5の何れかに記載の固体撮像素子。 - 前記半導体基板は、前記光電変換領域および前記フローティングディフュージョンと同一の導電型で構成されている
請求項1〜6の何れかに記載の固体撮像素子。 - 前記半導体基板の内部には、前記トレンチの側壁に沿って前記光電変換領域とは逆導電型のピニング領域が設けられ、
前記ポテンシャル調整領域と前記ピニング領域とが重なる重複領域は、当該ポテンシャル調整領域を構成する不純物と当該ピニング領域を構成する不純物とを合わせて含む
請求項1〜7の何れかに記載の固体撮像素子。 - 前記ポテンシャル調整領域の一部が、前記ピニング領域と重なって配置された
請求項8記載の固体撮像素子。 - 半導体基板に不純物を導入することにより、当該半導体基板の内部に光電変換領域を形成すると共に、当該半導体基板および当該光電変換領域と同一の導電型でかつ当該半導体基板および当該光電変換領域よりも当該導電型の濃度が低いポテンシャル調整領域を当該光電変換領域に接して形成することと、
前記光電変換領域との間に間隔を保って前記ポテンシャル調整領域に接するトレンチを前記半導体基板に形成することと、
前記トレンチ内に前記光電変換領域との間に間隔を保ってゲート絶縁膜を介して読出ゲートを形成することと、
前記半導体基板の表面層に不純物を導入することにより、前記光電変換領域との間に間隔を保って当該半導体基板の表面層に前記読出ゲートに近接するフローティングディフュージョンを形成することとを含む
固体撮像素子の製造方法。 - 前記トレンチは前記半導体基板を貫通して形成される
請求項10記載の固体撮像素子の製造方法。 - 前記トレンチを形成した後、前記ゲート絶縁膜および前記読出ゲートを形成する前に、当該トレンチの内壁から前記半導体基板に不純物を導入することにより、当該トレンチの内壁に沿って前記光電変換領域とは逆導電型のピニング領域を形成する
請求項10または11記載の固体撮像素子の製造方法。 - 前記ピニング領域の形成においては、前記ポテンシャル調整領域の一部に当該ピニング領域を重ねる
請求項12記載の固体撮像素子の製造方法。 - 半導体基板に形成したトレンチ内にゲート絶縁膜を介して埋め込まれた読出ゲートと、
前記ゲート絶縁膜との間に間隔を保って前記半導体基板の内部に設けられた光電変換領域と、
前記光電変換領域との間に間隔を保って前記半導体基板の表面層に設けられたフローティングディフュージョンと、
前記半導体基板および前記光電変換領域と同一の導電型で、かつ当該半導体基板および当該光電変換領域よりも当該導電型の濃度が低い不純物領域であって、当該光電変換領域と前記ゲート絶縁膜とに接して配置されたポテンシャル調整領域と、
前記光電変換領域に入射光を導く光学系とを備えた
電子機器。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011153914A JP5891624B2 (ja) | 2011-07-12 | 2011-07-12 | 固体撮像素子、固体撮像素子の製造方法、および電子機器 |
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CN201210232192.XA CN102881698B (zh) | 2011-07-12 | 2012-07-05 | 固体摄像器件、固体摄像器件的制造方法以及电子设备 |
CN201710073089.8A CN107104118B (zh) | 2011-07-12 | 2012-07-05 | 固体摄像器件以及电子设备 |
CN201710092445.0A CN106997887B (zh) | 2011-07-12 | 2012-07-05 | 固体摄像器件、固体摄像器件的制造方法以及电子设备 |
US15/426,691 US11315968B2 (en) | 2011-07-12 | 2017-02-07 | Solid state image device having an impurity concentration at a p/n interface of one photodiode being equal to or greater than at p/n interface of another photodiode within a semiconductor substrate |
US17/656,456 US20220328546A1 (en) | 2011-07-12 | 2022-03-25 | Solid-state imaging device, solid-state imaging device manufacturing method, and electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011153914A JP5891624B2 (ja) | 2011-07-12 | 2011-07-12 | 固体撮像素子、固体撮像素子の製造方法、および電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013021169A JP2013021169A (ja) | 2013-01-31 |
JP5891624B2 true JP5891624B2 (ja) | 2016-03-23 |
Family
ID=47692311
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011153914A Active JP5891624B2 (ja) | 2011-07-12 | 2011-07-12 | 固体撮像素子、固体撮像素子の製造方法、および電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5891624B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6221341B2 (ja) | 2013-05-16 | 2017-11-01 | ソニー株式会社 | 固体撮像装置、固体撮像装置の製造方法および電子機器 |
JP7005886B2 (ja) * | 2016-03-31 | 2022-01-24 | ソニーグループ株式会社 | 固体撮像素子、および電子機器 |
US11283045B2 (en) | 2017-03-27 | 2022-03-22 | Pioneer Corporation | Light-emitting device |
JP2019029448A (ja) * | 2017-07-27 | 2019-02-21 | キヤノン株式会社 | 撮像装置、カメラおよび撮像装置の製造方法 |
US11393867B2 (en) * | 2017-12-06 | 2022-07-19 | Facebook Technologies, Llc | Multi-photodiode pixel cell |
US11348955B2 (en) * | 2018-06-05 | 2022-05-31 | Brillnics Singapore Pte. Ltd. | Pixel structure for image sensors |
JP2020009883A (ja) * | 2018-07-06 | 2020-01-16 | ソニーセミコンダクタソリューションズ株式会社 | 受光素子、測距モジュール、および、電子機器 |
JP2021193696A (ja) * | 2020-06-07 | 2021-12-23 | ソニーセミコンダクタソリューションズ株式会社 | センサ装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4384198B2 (ja) * | 2007-04-03 | 2009-12-16 | シャープ株式会社 | 固体撮像装置およびその製造方法、電子情報機器 |
JP5365144B2 (ja) * | 2008-11-06 | 2013-12-11 | ソニー株式会社 | 固体撮像装置とその製造方法、及び電子機器 |
JP5326507B2 (ja) * | 2008-11-06 | 2013-10-30 | ソニー株式会社 | 固体撮像装置、固体撮像装置の駆動方法、及び電子機器 |
JP2011159757A (ja) * | 2010-01-29 | 2011-08-18 | Sony Corp | 固体撮像装置とその製造方法、固体撮像装置の駆動方法、及び電子機器 |
-
2011
- 2011-07-12 JP JP2011153914A patent/JP5891624B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013021169A (ja) | 2013-01-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140625 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150319 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R151 | Written notification of patent or utility model registration |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |