JPS58135638A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58135638A JPS58135638A JP57018505A JP1850582A JPS58135638A JP S58135638 A JPS58135638 A JP S58135638A JP 57018505 A JP57018505 A JP 57018505A JP 1850582 A JP1850582 A JP 1850582A JP S58135638 A JPS58135638 A JP S58135638A
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に係り、特に半導体装
置の多層厚メツキ電極の形成方法の改曳に関するもので
ある。
置の多層厚メツキ電極の形成方法の改曳に関するもので
ある。
以下、半導体基板として砒化ガリウム（ＧａＡｓ）を用
いたショットキ障壁ゲート構造ｅａＡｓ電界効果トラン
ジスタ（ＧａＡｓ ＭＫ８ ＦＩＣＴ） において、４
ＩＫ７リツプチツプ構造を例にとって説明を行う。
いたショットキ障壁ゲート構造ｅａＡｓ電界効果トラン
ジスタ（ＧａＡｓ ＭＫ８ ＦＩＣＴ） において、４
ＩＫ７リツプチツプ構造を例にとって説明を行う。
フリップチップ構造ＧａＡｓ Ｍ２Ｓ ＦＥＴ ＃ｉ、
Ｘ帯以上の高周波帯において高利得をもたせるのに有効
で、しかも量産性に優れる等の多くの利点を有している
事は周知である。４９に前者はポンディングワイヤを介
さずＦＩＴチップがＦＩＣ？パッケージに倒置形で直接
熱圧着またはハンダ材を介して溶接されることによる寄
生インダクタンス及び熱抵抗の低減効果により、後者は
ボンディング作業性の向上等の利点に依る所が大である
。
Ｘ帯以上の高周波帯において高利得をもたせるのに有効
で、しかも量産性に優れる等の多くの利点を有している
事は周知である。４９に前者はポンディングワイヤを介
さずＦＩＴチップがＦＩＣ？パッケージに倒置形で直接
熱圧着またはハンダ材を介して溶接されることによる寄
生インダクタンス及び熱抵抗の低減効果により、後者は
ボンディング作業性の向上等の利点に依る所が大である
。
ところで、この種のＦＢ？構造では、Ｆｌ！ｉＴチップ
上のソース、ゲートおよびドレインの各電極の所望の部
分に、ＰＩＣ？パッケージとの熱圧着またはハンダ材に
よる溶接のための中間接着導体として、多層厚メツキ電
極層を選択的に形成することが、不可欠となる。
上のソース、ゲートおよびドレインの各電極の所望の部
分に、ＰＩＣ？パッケージとの熱圧着またはハンダ材に
よる溶接のための中間接着導体として、多層厚メツキ電
極層を選択的に形成することが、不可欠となる。
従来、この種の多層厚メツキ電極形成法の一例として第
１図（ａ）〜（ｊ）の主要工程における断面図に示すよ
うな方法があった。
１図（ａ）〜（ｊ）の主要工程における断面図に示すよ
うな方法があった。
尚、以下に述べる方法は、ソース電極上のみに厚メツキ
電極を形成する場合についてであり、ゲートおよびドレ
イン電極上については同様であるため省略する。
電極を形成する場合についてであり、ゲートおよびドレ
イン電極上については同様であるため省略する。
この方法では、先ず＃！１図（ａ）に示すように半絶縁
性ＧａＡｓ＋基板（１）に生成された。ｎ型ＧａＡ３１
半導体層（２）の表面に、ソース電極（３）、ゲート電
極（図示省略）、およびドレイン電極（図示省略）を所
定の間隔で設け、第１図（ｂ）Ｋ示すようにソース電極
（３）の一部を残し他をレジスト層（４）で被覆する。
性ＧａＡｓ＋基板（１）に生成された。ｎ型ＧａＡ３１
半導体層（２）の表面に、ソース電極（３）、ゲート電
極（図示省略）、およびドレイン電極（図示省略）を所
定の間隔で設け、第１図（ｂ）Ｋ示すようにソース電極
（３）の一部を残し他をレジスト層（４）で被覆する。
その後、第１図（０）に示すように１周知の蒸着法によ
りバリアメタル金属層（６）を形成し、続いてリフトオ
７工程を経て第１図（ｄ） Ｋ示すような構造を得る。
りバリアメタル金属層（６）を形成し、続いてリフトオ
７工程を経て第１図（ｄ） Ｋ示すような構造を得る。
バリアメタル金属層（６）は動作時における素子の温度
上昇および環境温度の増大に起因する金属間反応を抑制
し素子の高信頼度化を達成するためのものである。バリ
アメタル金属層（６）形成後、第１図（、）に示すよう
に、バリアメタル金属層（６）の一部を露出させ他を下
敷レジスト層（６）で被覆する。その後、第１図（ｆ）
に示すように、蒸着法により電解メッキ用下地金属層（
７）を形成し、続いて第１図（ｇ）Ｋ示すように、バリ
アメタル金属層（６）上の下敷レジスト層（６）の開孔
部に対応する箇所を残し他を表面レジスト層（８）で被
覆する。しかる後、第１図（ｈ）に示すように、電解メ
ッキ用下地金属層（７）を電極として表面レジスト層（
８）の開孔部に電解メッキ法により厚メッキ層（９）を
形成する。その後、表面レジ １□スト層（８）を除
去しく第１図（ｉ） ） 、電解メッキ用下地金属層（
７）、および下敷レジスト層（釦の除去を順次行い、第
１図（ｊ） ＩＣ示すような構造を得ていた。
上昇および環境温度の増大に起因する金属間反応を抑制
し素子の高信頼度化を達成するためのものである。バリ
アメタル金属層（６）形成後、第１図（、）に示すよう
に、バリアメタル金属層（６）の一部を露出させ他を下
敷レジスト層（６）で被覆する。その後、第１図（ｆ）
に示すように、蒸着法により電解メッキ用下地金属層（
７）を形成し、続いて第１図（ｇ）Ｋ示すように、バリ
アメタル金属層（６）上の下敷レジスト層（６）の開孔
部に対応する箇所を残し他を表面レジスト層（８）で被
覆する。しかる後、第１図（ｈ）に示すように、電解メ
ッキ用下地金属層（７）を電極として表面レジスト層（
８）の開孔部に電解メッキ法により厚メッキ層（９）を
形成する。その後、表面レジ １□スト層（８）を除
去しく第１図（ｉ） ） 、電解メッキ用下地金属層（
７）、および下敷レジスト層（釦の除去を順次行い、第
１図（ｊ） ＩＣ示すような構造を得ていた。
しかしながら、この様な従来法では、ソース電極（３）
と厚メッキ層（９）との間に、バリアメタル金属層（６
）と電解メッキ用下地金属層（７）の２つの層を独立し
た工程で形成せねばならず、製造工程数が増加するとい
う問題があった。また、この事が作業能率を低下させる
要因となっていた。
と厚メッキ層（９）との間に、バリアメタル金属層（６
）と電解メッキ用下地金属層（７）の２つの層を独立し
た工程で形成せねばならず、製造工程数が増加するとい
う問題があった。また、この事が作業能率を低下させる
要因となっていた。
本発明は、このよう力従来の欠点を除去するためになさ
れたもので、バリアメタル金属層と電解メッキ用下地金
属層の両者の効力を併せ持つ金属層を用いる事により製
造工程の簡略化を図り、作業能率を改善することができ
る半導体装置の製造方法を提供することを目的としてい
る。
れたもので、バリアメタル金属層と電解メッキ用下地金
属層の両者の効力を併せ持つ金属層を用いる事により製
造工程の簡略化を図り、作業能率を改善することができ
る半導体装置の製造方法を提供することを目的としてい
る。
このような目的を達成するため、本発明は、バリア効果
を有する材料から成る金属層を電解メッキ用下地金属層
として用いることを特徴とするもので、以下に実施例を
用い詳細に説明する。
を有する材料から成る金属層を電解メッキ用下地金属層
として用いることを特徴とするもので、以下に実施例を
用い詳細に説明する。
第２図（ａ） 〜（ｆ）Ｆｉ、ＧａＡｓ Ｍｌ！ＩＥＩ
ＦＩＴの本発明による製造方法の一実例の主要工程を
示す断面図である。尚、この実施例は、ソース電極上の
みに厚メツキ電極を形成する場合に限定した説明であり
、ゲートおよびドレイン電極は省略している。
ＦＩＴの本発明による製造方法の一実例の主要工程を
示す断面図である。尚、この実施例は、ソース電極上の
みに厚メツキ電極を形成する場合に限定した説明であり
、ゲートおよびドレイン電極は省略している。
先ず、第２図（ａ）に示すように、半絶縁性Ｇａムー基
板（ｌす上に周知の気相エピタキシャル成長法などによ
り生成されたｎ［の半導体層（１２１の表面に１例、ｔ
ｔｆ、金−ケルマニウム（合金）、ニッケルおよび金の
３層からなるソース電極層およびドレイン電極（図示省
略）、また、アルミニウム等によるゲート電極（図示省
略）が選択的に形成されている試料を用意する。この後
、第２図（ｂ）Ｋ示すように、ソース電極（ｌｊの所望
の部分を露出させ他を被覆する下敷レジスト層０４を形
成する。下敷レジスト層０４）の開孔部パターン形状は
、後述する選択メッキ用のレジストパターン（表面レジ
スト層）より大きく、前記ソース電極Ｈパターンより小
さいならば、任意の大龜さを選択できる。ここでは、従
来法との比較の九め、その寸法形状を従来法で示したバ
リアメタル金属層と同一であるとする。
板（ｌす上に周知の気相エピタキシャル成長法などによ
り生成されたｎ［の半導体層（１２１の表面に１例、ｔ
ｔｆ、金−ケルマニウム（合金）、ニッケルおよび金の
３層からなるソース電極層およびドレイン電極（図示省
略）、また、アルミニウム等によるゲート電極（図示省
略）が選択的に形成されている試料を用意する。この後
、第２図（ｂ）Ｋ示すように、ソース電極（ｌｊの所望
の部分を露出させ他を被覆する下敷レジスト層０４を形
成する。下敷レジスト層０４）の開孔部パターン形状は
、後述する選択メッキ用のレジストパターン（表面レジ
スト層）より大きく、前記ソース電極Ｈパターンより小
さいならば、任意の大龜さを選択できる。ここでは、従
来法との比較の九め、その寸法形状を従来法で示したバ
リアメタル金属層と同一であるとする。
このような下敷レジスト層＜１４３の形成後、第２図（
０）に示すように、周知の蒸着法によシ、電解メッキ用
下地金属層（Ｉ＠を被着形成する。この電解メッキ用下
地金属層＋ＩＩは本発明の目的を達成するための主要な
構成要素で、前述したようにバリア効果を有する金属材
料で構成される。尚、この場合に金属層（１６１は単一
金属層でなくてもよく連続蒸着法で形成される多層金属
層（例えばＴｉ−Ｍ。−ムｕ、Ｔｉ−Ｗ−ムＵ。
０）に示すように、周知の蒸着法によシ、電解メッキ用
下地金属層（Ｉ＠を被着形成する。この電解メッキ用下
地金属層＋ＩＩは本発明の目的を達成するための主要な
構成要素で、前述したようにバリア効果を有する金属材
料で構成される。尚、この場合に金属層（１６１は単一
金属層でなくてもよく連続蒸着法で形成される多層金属
層（例えばＴｉ−Ｍ。−ムｕ、Ｔｉ−Ｗ−ムＵ。
またはＴｉ−Ｐｔ−Ａｕ等）であってもよい。また、そ
の膜厚はバリアメタル層及び電解メッキ用下地金属層の
両効果を同時に満足するような膜厚で且つ、後述するリ
フトオフ法程に支障を与えないような膜厚である事が必
要で、これは下敷レジスト層０４の膜厚を考慮して決定
される。
の膜厚はバリアメタル層及び電解メッキ用下地金属層の
両効果を同時に満足するような膜厚で且つ、後述するリ
フトオフ法程に支障を与えないような膜厚である事が必
要で、これは下敷レジスト層０４の膜厚を考慮して決定
される。
この後、第２図＠）Ｋ示すように下敷レジスト層（ｌ→
の開孔部の内側に及ぶように表面レジスト層（Ｉφを形
成する。〔この場合、表面レジスト層ｔｕｇの開孔部形
状は比較のために従来法における表面レジスト層と同じ
ものとする。）Ｉ！いて、第２図（ｅ） Ｋ示ビ□ すように表面レジストｌ−をマスクとして電解メッキ法
により厚メッキ層０ηを形成する。しかる後、表面レジ
スト層（１輪を除去し、リフトオフにより電解メッキ用
下地金属層（Ｉ＠の周縁部および下敷レジスト層（１４
）を除去し第２図（ｆ）に示すような構造を得る。［Ｉ
２図（ｆ）の構造は外観上は従来法で得られた構造とほ
ぼ同一である。
の開孔部の内側に及ぶように表面レジスト層（Ｉφを形
成する。〔この場合、表面レジスト層ｔｕｇの開孔部形
状は比較のために従来法における表面レジスト層と同じ
ものとする。）Ｉ！いて、第２図（ｅ） Ｋ示ビ□ すように表面レジストｌ−をマスクとして電解メッキ法
により厚メッキ層０ηを形成する。しかる後、表面レジ
スト層（１輪を除去し、リフトオフにより電解メッキ用
下地金属層（Ｉ＠の周縁部および下敷レジスト層（１４
）を除去し第２図（ｆ）に示すような構造を得る。［Ｉ
２図（ｆ）の構造は外観上は従来法で得られた構造とほ
ぼ同一である。
このように、上記実施例ではＦＩＴの厚メツキ電極層を
電解メッキ法で形成するＫ”ｋつ、て、電解メッキ用下
地金属層をバリアメタル金属層としての効果（バリア効
果）を併せもつ導電材料で構成し、この厚メッキ層管形
成後、残存する不用な表面レジスト層、電解メッキ用下
地金属層の周縁部及び下敷レジスト層をリフトオフ法で
除去するようＫしたので、従来方法よシも工程数が減少
し作業能率が向上する。
電解メッキ法で形成するＫ”ｋつ、て、電解メッキ用下
地金属層をバリアメタル金属層としての効果（バリア効
果）を併せもつ導電材料で構成し、この厚メッキ層管形
成後、残存する不用な表面レジスト層、電解メッキ用下
地金属層の周縁部及び下敷レジスト層をリフトオフ法で
除去するようＫしたので、従来方法よシも工程数が減少
し作業能率が向上する。
以上、実施例ではＧａＡｓ ＭＢ２ ＦＩＣＴのソース
電極上に厚メッキ層を形成する場合について述べたが、
この発明は勿論ゲー゛トおよびドレイン電極に対しても
適用できるものである。更に、ＧａＡｓ ＭＩ！ｉｓア
ｚＴに限らず、トランジスタ、ダイオードなど一般の半
導体装置についても中導体基体上の所望の電極に対して
厚メッキ層を形成する場合にこの発明は広く適用できる
。
電極上に厚メッキ層を形成する場合について述べたが、
この発明は勿論ゲー゛トおよびドレイン電極に対しても
適用できるものである。更に、ＧａＡｓ ＭＩ！ｉｓア
ｚＴに限らず、トランジスタ、ダイオードなど一般の半
導体装置についても中導体基体上の所望の電極に対して
厚メッキ層を形成する場合にこの発明は広く適用できる
。
以上詳述したように、この発明では半導体基体の表面に
形成された電極上に厚メッキ層を形成するに当って、バ
リア金属としての機能を有する金属からなる電解メッキ
用下地金属層を用い、厚メツキ形成後の不用な電解メッ
キ用下地金属層の部分の除去にり７トオ７法を適用する
ようＫしたので、従来方法に比して工程数が減少し、作
業能率が向上する。
形成された電極上に厚メッキ層を形成するに当って、バ
リア金属としての機能を有する金属からなる電解メッキ
用下地金属層を用い、厚メツキ形成後の不用な電解メッ
キ用下地金属層の部分の除去にり７トオ７法を適用する
ようＫしたので、従来方法に比して工程数が減少し、作
業能率が向上する。
第１図（ａ） 〜（ｊ）は厚メツキ電極を有するＧａＡ
ｓ ＭＩＣ８ＦＥＴの従来の製造方法を説明するための
その主要工程段階における状１１１ｔ−示す断面図、第
２図（ａ）〜（ｆ）はこの発明の一実施例を説明するた
めのその主要工程段階における状ｌｌ！を示す断面図で
ある。 図において、（ｏ）は牛絶縁性ＧａＡｓ基板、０２１Ｉ
Ｉｉｎ形ＧａＡｓ半導体層、［（１１１とαづとが半導
体基体を構成する。］、α講はソース電極、（１４１ｔ
ｉ下敷レジスト層（第１のマスク層）、０６）は電解メ
ッキ用下地金属層（第１の金属層）、Ｈに表面レジスト
層（第２のマスク層）、（ｌηは厚メッキ層である。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −（外１名） 第１図 ３ 第１図 第２図 ３ 第２図
ｓ ＭＩＣ８ＦＥＴの従来の製造方法を説明するための
その主要工程段階における状１１１ｔ−示す断面図、第
２図（ａ）〜（ｆ）はこの発明の一実施例を説明するた
めのその主要工程段階における状ｌｌ！を示す断面図で
ある。 図において、（ｏ）は牛絶縁性ＧａＡｓ基板、０２１Ｉ
Ｉｉｎ形ＧａＡｓ半導体層、［（１１１とαづとが半導
体基体を構成する。］、α講はソース電極、（１４１ｔ
ｉ下敷レジスト層（第１のマスク層）、０６）は電解メ
ッキ用下地金属層（第１の金属層）、Ｈに表面レジスト
層（第２のマスク層）、（ｌηは厚メッキ層である。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −（外１名） 第１図 ３ 第１図 第２図 ３ 第２図
Claims (1)
- （１）、表面に電極が形成された半導体基体上に上記電
極の上面の少なくとも一部を露出させる第１の開孔部を
有する第１のマスク層を形成する工程、上記第１のマス
ク層の上および上記第１の開孔部に露出した上記電極の
上面にわたってバリア金属としての機能＾する第１の金
属層を形成する工程、上記第１の金属層の上において上
記＃！１のマスク層の上記第１の開孔部に対応する位置
に、これと相似形で小面積の形状の第２の開孔部を有す
る第２のマスク層を形成する工程、上記第２のマスク層
をマスクとして上記第２の開孔部に露出する上記第１の
金属層の露出部に選択的に電解メッキを厚く施して第２
の金属からなる厚メッキ層を形成する工程、及び上記第
１のマスク層と上記第１のマスク層の上の上記第１の金
属層の部分とを上記ＷＪ２のマスク層とともにリフトオ
フ技術によって除去する工程を備えたことを特徴とする
半導体装置の製造方法。 （り第１および第２のマスク層にホトレジスト材を用い
ることを特徴とする特許請求の範囲篇１項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57018505A JPS58135638A (ja) | 1982-02-05 | 1982-02-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57018505A JPS58135638A (ja) | 1982-02-05 | 1982-02-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58135638A true JPS58135638A (ja) | 1983-08-12 |
Family
ID=11973475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57018505A Pending JPS58135638A (ja) | 1982-02-05 | 1982-02-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58135638A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014110362A (ja) * | 2012-12-04 | 2014-06-12 | Mitsubishi Electric Corp | 炭化珪素半導体装置及びその製造方法 |
| JP6344531B1 (ja) * | 2017-06-07 | 2018-06-20 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1982
- 1982-02-05 JP JP57018505A patent/JPS58135638A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014110362A (ja) * | 2012-12-04 | 2014-06-12 | Mitsubishi Electric Corp | 炭化珪素半導体装置及びその製造方法 |
| JP6344531B1 (ja) * | 2017-06-07 | 2018-06-20 | 三菱電機株式会社 | 半導体装置の製造方法 |
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