JP5880241B2 - Semiconductor device - Google Patents

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Description

半導体装置に関する。   The present invention relates to a semiconductor device.

マスタースライス方式は、ユーザの要望（仕様）に応じた半導体装置（チップ）を短期間で提供する。マスタースライス方式に用いられるマスタ基板は、規則的な配置で形成された複数の基本セルを有している。製造工程（スライス工程）において、マスタ基板上に、回路構成に応じた配線を形成し、仕様に応じた回路を含む半導体装置が形成される。メモリを含む回路を有する半導体装置は、基本セルや専用のセルを用いて形成される（例えば、特許文献１，２参照）。   The master slice method provides a semiconductor device (chip) according to a user's request (specification) in a short period of time. A master substrate used for the master slice method has a plurality of basic cells formed in a regular arrangement. In the manufacturing process (slicing process), wiring corresponding to the circuit configuration is formed on the master substrate, and a semiconductor device including a circuit corresponding to the specification is formed. A semiconductor device having a circuit including a memory is formed using a basic cell or a dedicated cell (see, for example, Patent Documents 1 and 2).

特開昭６２−２４８２４９号公報JP 62-248249 A 特開平６−１９６６６４号公報JP-A-6-196664

ところで、スタティックランダムアクセスメモリ（ＳＲＡＭ）や不揮発性メモリ（ＲＯＭ）等のメモリを含む半導体装置を容易に作成することが望まれている。   Incidentally, it is desired to easily create a semiconductor device including a memory such as a static random access memory (SRAM) or a nonvolatile memory (ROM).

本発明の一観点によれば、不揮発性メモリを有する半導体装置であって、前記不揮発性メモリは、複数の基本メモリセルを含み、前記基本メモリセルは、第１導電型であり、第１端子となる拡散層が連続する領域として形成された第１及び第２のトランジスタと、第１端子となる拡散層が連続する領域として形成された第３及び第４のトランジスタを含み、前記第１〜第４のトランジスタの第１端子は低電位配線に接続され、前記第１のトランジスタと前記第３のトランジスタの第２端子は第１のビット線対にそれぞれ接続され、前記第２のトランジスタと前記第４のトランジスタの第２端子は第２のビット線対にそれぞれ接続され、前記第２のトランジスタと前記第４のトランジスタの何れか一方の制御端子はワード線に接続され、何れか他方の制御端子は前記低電位配線に接続され、前記第１のトランジスタと前記第３のトランジスタの何れか一方の制御端子はワード線に接続され、何れか他方の制御端子は前記低電位配線に接続される。   According to an aspect of the present invention, there is provided a semiconductor device having a nonvolatile memory, wherein the nonvolatile memory includes a plurality of basic memory cells, the basic memory cells are of a first conductivity type, and a first terminal The first and second transistors formed as regions in which the diffusion layer to be continuous and the third and fourth transistors formed as regions in which the diffusion layer to be the first terminal are continuous, The first terminal of the fourth transistor is connected to a low potential wiring, the second terminals of the first transistor and the third transistor are respectively connected to the first bit line pair, and the second transistor and the third transistor The second terminal of the fourth transistor is connected to the second bit line pair, and the control terminal of one of the second transistor and the fourth transistor is connected to the word line. One control terminal is connected to the low-potential wiring, one control terminal of the first transistor or the third transistor is connected to a word line, and the other control terminal is connected to the low-potential wiring. Connected.

本発明の一観点によれば、不揮発性メモリを有する半導体装置を容易に作成することが可能となる。   According to one aspect of the present invention, a semiconductor device having a nonvolatile memory can be easily manufactured.

（ａ）（ｂ）は半導体装置の概略図である。(A) and (b) are schematic diagrams of a semiconductor device. マスタ基板におけるチップの概略図である。It is the schematic of the chip | tip in a master board | substrate. ＳＲＡＭの概略を示すブロック図である。It is a block diagram which shows the outline of SRAM. ＲＯＭの概略を示すブロック図である。It is a block diagram which shows the outline of ROM. ＳＲＡＭのメモリセルの回路図である。FIG. 3 is a circuit diagram of an SRAM memory cell. 基本メモリセルのレイアウト図である。It is a layout diagram of a basic memory cell. ＳＲＡＭのメモリセルのレイアウト図である。3 is a layout diagram of SRAM memory cells. FIG. （ａ）〜（ｃ）はＲＯＭプログラムの一例を示す説明図である。(A)-(c) is explanatory drawing which shows an example of a ROM program. （ａ）〜（ｄ）はＲＯＭプログラムの一例を示す説明図である。(A)-(d) is explanatory drawing which shows an example of a ROM program. ＲＯＭセルの設定を示す回路図である。It is a circuit diagram which shows the setting of a ROM cell. ＲＯＭセルの回路図である。It is a circuit diagram of a ROM cell. ＲＯＭセルのレイアウト図である。It is a layout diagram of a ROM cell. （ａ）（ｂ）はカラムセレクタの概略構成を示す説明図である。(A) (b) is explanatory drawing which shows schematic structure of a column selector. 基本セルのレイアウト図である。It is a layout diagram of a basic cell. カラムセレクタ及びセンスアンプのレイアウト図である。It is a layout diagram of a column selector and a sense amplifier. カラムセレクタ及びセンスアンプの回路図である。It is a circuit diagram of a column selector and a sense amplifier. カラムセレクタ及びセンスアンプのレイアウト図である。It is a layout diagram of a column selector and a sense amplifier. カラムセレクタ及びセンスアンプの回路図である。It is a circuit diagram of a column selector and a sense amplifier. ＳＲＡＭの制御回路及び入出力回路のブロック回路図である。FIG. 3 is a block circuit diagram of an SRAM control circuit and input / output circuit. ＲＯＭの制御回路及び出力回路のブロック回路図である。2 is a block circuit diagram of a ROM control circuit and an output circuit. FIG. （ａ）〜（ｃ）は各種のメモリセルの回路図である。(A)-(c) is a circuit diagram of various memory cells. 別のＳＲＡＭの制御回路及び入出力回路のブロック回路図である。It is a block circuit diagram of another SRAM control circuit and input / output circuit. 別のＲＯＭの制御回路及び出力回路のブロック回路図である。It is a block circuit diagram of another ROM control circuit and output circuit.

以下、一実施形態を図１〜図２１にしたがって説明する。
図１（ａ）に示すように、半導体装置１０ａの基板１１ａにはメモリ１２ａが形成されている。このメモリ１２ａは、スタティック・ランダム・アクセス・メモリ（Static Random Access Memory:SRAM）である。以後、単にＳＲＡＭと呼ぶ。 Hereinafter, an embodiment will be described with reference to FIGS.
As shown in FIG. 1A, a memory 12a is formed on the substrate 11a of the semiconductor device 10a. The memory 12a is a static random access memory (SRAM). Hereinafter, this is simply referred to as SRAM.

図１（ｂ）に示すように、半導体装置１０ｂの基板１１ｂにはメモリ１２ｂが形成されている。このメモリ１２ｂは、不揮発性メモリ（ＲＯＭ：Read Only Memory）である。以後、単にＲＯＭと呼ぶ。   As shown in FIG. 1B, a memory 12b is formed on the substrate 11b of the semiconductor device 10b. The memory 12b is a non-volatile memory (ROM: Read Only Memory). Hereinafter, it is simply referred to as ROM.

これらの半導体装置１０ａ，１０ｂは、１枚のマスタ基板（例えばウェハ）、又は同一構成の基本メモリセルを含む２枚のマスタ基板により形成される。即ち、半導体装置１０ａ，１０ｂは、互いに同じバルクを含む。そして、ＳＲＡＭ１２ａとＲＯＭ１２ｂは、互いに同じ基本メモリセルを含むバルクを用いて形成されている。   These semiconductor devices 10a and 10b are formed by one master substrate (for example, a wafer) or two master substrates including basic memory cells having the same configuration. That is, the semiconductor devices 10a and 10b include the same bulk. The SRAM 12a and the ROM 12b are formed using a bulk including the same basic memory cells.

図２に示すように、マスタ基板２０には、例えばチップを形成する領域２１が設定されている。このチップ領域２１内の所定位置に設定された領域２２には、基本メモリセルが形成されている。基本メモリセルは、６個のトランジスタを含む。また、チップ領域２１内であって、領域２２の外側の領域２３には、ロジック回路等を形成するための基本セルが形成されている。基本セルは、２個のトランジスタを含む基本セル（２Ｔｒセル）、４個のトランジスタを含む基本セル（４Ｔｒセル）、８個のトランジスタを含む基本セル（８Ｔｒセル）等を含む。図１（ａ）に示すＳＲＡＭ１２ａは、領域２２内の基本メモリセルを含むメモリセルアレイと、領域２３内の基本セルを含む回路（制御回路，入出力回路、等）を有する。同様に、図１（ｂ）に示すＲＯＭ１２ｂは、領域２２内の基本メモリセルを含むメモリセルアレイと、領域２３内の基本セルを含む回路（制御回路，出力回路、等）を有する。図２には、ＳＲＡＭ１２ａ又はＲＯＭ１２ｂのマクロが形成される領域を破線で示す。このように、１種類のマスタ基板を用いて、ＳＲＡＭ１２ａを含む半導体装置１０ａと、ＲＯＭ１２ｂを含む半導体装置１０ｂが形成される。   As shown in FIG. 2, for example, a region 21 for forming a chip is set on the master substrate 20. A basic memory cell is formed in an area 22 set at a predetermined position in the chip area 21. The basic memory cell includes six transistors. A basic cell for forming a logic circuit or the like is formed in a region 23 inside the chip region 21 and outside the region 22. The basic cell includes a basic cell including two transistors (2Tr cell), a basic cell including four transistors (4Tr cell), a basic cell including eight transistors (8Tr cell), and the like. The SRAM 12a shown in FIG. 1A has a memory cell array including basic memory cells in the region 22, and a circuit (control circuit, input / output circuit, etc.) including the basic cells in the region 23. Similarly, the ROM 12b shown in FIG. 1B includes a memory cell array including basic memory cells in the region 22, and a circuit (control circuit, output circuit, etc.) including the basic cells in the region 23. In FIG. 2, the area where the macro of the SRAM 12a or the ROM 12b is formed is indicated by a broken line. In this manner, the semiconductor device 10a including the SRAM 12a and the semiconductor device 10b including the ROM 12b are formed using one type of master substrate.

次に、ＳＲＡＭ１２ａ，ＲＯＭ１２ｂ，基本メモリセル等の構成を説明する。
先ず、ＳＲＡＭ１２ａの概略構成を説明する。
図３に示すように、ＳＲＡＭ１２ａは、２個のマクロセル３０ａ，３０ｂを有している。両マクロセル３０ａ，３０ｂは互いに同様に構成されている。第１のマクロセル３０ａは、制御回路３１ａと、入出力回路３２ａと、メモリセルアレイ３３ａを含む。メモリセルアレイ３３ａは、複数のメモリセル（以下、ＳＲＡＭセル）ＣＳａを含む。同様に、第２のマクロセル３０ｂは、制御回路３１ｂと、入出力回路３２ｂと、メモリセルアレイ３３ｂを含む。メモリセルアレイ３３ｂは、複数のＳＲＡＭセルＣＳｂを含む。 Next, the configuration of the SRAM 12a, ROM 12b, basic memory cell, etc. will be described.
First, a schematic configuration of the SRAM 12a will be described.
As shown in FIG. 3, the SRAM 12a has two macro cells 30a and 30b. Both macrocells 30a and 30b are configured in the same manner. The first macro cell 30a includes a control circuit 31a, an input / output circuit 32a, and a memory cell array 33a. The memory cell array 33a includes a plurality of memory cells (hereinafter referred to as SRAM cells) CSa. Similarly, the second macro cell 30b includes a control circuit 31b, an input / output circuit 32b, and a memory cell array 33b. Memory cell array 33b includes a plurality of SRAM cells CSb.

図３において、メモリセルアレイ３３ａは４列のセル列を含み、各セル列は列方向（ビット線）に沿って配列された８個のＳＲＡＭセルＣＳａを含む。同様に、メモリセルアレイ３３ｂは４列のセル列を含み、各セル列は列方向（ビット線）に沿って配列された８個のＳＲＡＭセルＣＳｂを含む。そして、メモリセルアレイ３３ａのセル列とメモリセルアレイ３３ｂのセル列は行方向（ワード線）に沿って交互に配置されている。   In FIG. 3, the memory cell array 33a includes four cell columns, and each cell column includes eight SRAM cells CSa arranged along the column direction (bit line). Similarly, the memory cell array 33b includes four cell columns, and each cell column includes eight SRAM cells CSb arranged along the column direction (bit line). The cell columns of the memory cell array 33a and the cell columns of the memory cell array 33b are alternately arranged along the row direction (word line).

マクロセル３０ａの制御回路３１ａは、アドレス（ロウアドレス）に応じてワード線ＷＬａを駆動する。入出力回路３２ａは、アドレス（カラムアドレス）に応じたビット線ＢＬａを選択する。駆動されたワード線ＷＬａと選択されたビット線ＢＬａに接続されたＳＲＡＭセルＣＳａは、書き込み／読み出しの対象となる。入出力回路３２ａは、書き込み時において、書き込みデータに応じて選択されたビット線ＢＬａの電位を制御する。対象のＳＲＡＭセルＣＳａは、ビット線ＢＬａの電位に応じたデータを記憶する。読み出し時において、入出力回路３２ａは、対象のＳＲＡＭセルＣＳａに記憶されたデータに応じて変化するビット線の電位に応じたデータを出力する。   The control circuit 31a of the macro cell 30a drives the word line WLa according to the address (row address). The input / output circuit 32a selects the bit line BLa corresponding to the address (column address). The SRAM cell CSa connected to the driven word line WLa and the selected bit line BLa is a target for writing / reading. The input / output circuit 32a controls the potential of the bit line BLa selected according to the write data at the time of writing. The target SRAM cell CSa stores data corresponding to the potential of the bit line BLa. At the time of reading, the input / output circuit 32a outputs data corresponding to the potential of the bit line that changes according to the data stored in the target SRAM cell CSa.

同様に、マクロセル３０ｂの制御回路３１ｂは、アドレス（ロウアドレス）に応じてワード線ＷＬｂを駆動する。入出力回路３２ｂは、アドレス（カラムアドレス）に応じたビット線ＢＬｂを選択する。駆動されたワード線ＷＬｂと選択されたビット線ＢＬｂに接続されたＳＲＡＭセルＣＳｂは、書き込み／読み出しの対象となる。入出力回路３２ｂは、書き込み時に、書き込みデータに応じて選択されたビット線ＢＬｂの電位を制御する。対象のＳＲＡＭセルＣＳｂは、ビット線ＢＬｂの電位に応じたデータを記憶する。また、入出力回路３２ｂは、対象のＳＲＡＭセルＣＳｂに記憶されたデータに応じて変化するビット線の電位に応じたデータを出力する。   Similarly, the control circuit 31b of the macro cell 30b drives the word line WLb according to the address (row address). The input / output circuit 32b selects the bit line BLb corresponding to the address (column address). The SRAM cell CSb connected to the driven word line WLb and the selected bit line BLb is a target for writing / reading. The input / output circuit 32b controls the potential of the bit line BLb selected according to the write data at the time of writing. The target SRAM cell CSb stores data corresponding to the potential of the bit line BLb. The input / output circuit 32b outputs data corresponding to the potential of the bit line that changes according to the data stored in the target SRAM cell CSb.

ＲＯＭ１２ｂの概略構成を説明する。
図４に示すように、ＲＯＭ１２ｂは、２個のマクロセル４０ａ，４０ｂを有している。両マクロセル４０ａ，４０ｂは互いに同様に構成されている。第１のマクロセル４０ａは、制御回路４１ａと、出力回路４２ａと、メモリセルアレイ４３ａを含む。メモリセルアレイ４３ａは、複数のメモリセル（以下、ＲＯＭセル）ＣＭａを含む。同様に、第２のマクロセル４０ｂは、制御回路４１ｂと、出力回路４２ｂと、メモリセルアレイ４３ｂを含む。メモリセルアレイ４３ｂは、複数のＲＯＭセルＣＭｂを含む。 A schematic configuration of the ROM 12b will be described.
As shown in FIG. 4, the ROM 12b has two macro cells 40a and 40b. Both the macrocells 40a and 40b are configured in the same manner. The first macro cell 40a includes a control circuit 41a, an output circuit 42a, and a memory cell array 43a. The memory cell array 43a includes a plurality of memory cells (hereinafter referred to as ROM cells) CMa. Similarly, the second macro cell 40b includes a control circuit 41b, an output circuit 42b, and a memory cell array 43b. The memory cell array 43b includes a plurality of ROM cells CMb.

図４において、メモリセルアレイ４３ａは４列のセル列を含む。各セル列は列方向（ビット線）に沿って配列された８個のＲＯＭセルＳＭａを含む。同様に、メモリセルアレイ４３ｂは４列のセル列を含む。各セル列は列方向（ビット線）に沿って配列された８個のＲＯＭセルＳＭｂを含む。そして、メモリセルアレイ４３ａのセル列とメモリセルアレイ４３ｂのセル列は行方向（ワード線）に沿って交互に配置されている。   In FIG. 4, memory cell array 43a includes four cell columns. Each cell column includes eight ROM cells SMa arranged along the column direction (bit line). Similarly, the memory cell array 43b includes four cell columns. Each cell column includes eight ROM cells SMb arranged along the column direction (bit line). The cell columns of the memory cell array 43a and the cell columns of the memory cell array 43b are alternately arranged along the row direction (word line).

マクロセル４０ａの制御回路４１ａは、アドレス（ロウアドレス）に応じてワード線ＷＬａを駆動する。出力回路４２ａは、アドレス（カラムアドレス）に応じたビット線ＢＬａを選択する。駆動されたワード線ＷＬａと選択されたビット線ＢＬａに接続されたＲＯＭセルＣＭａは、読み出しの対象となる。出力回路４２ａは、対象のＲＯＭセルＣＭａに記憶されたデータに応じて変化するビット線の電位に応じたデータを出力する。   The control circuit 41a of the macro cell 40a drives the word line WLa according to the address (row address). The output circuit 42a selects the bit line BLa corresponding to the address (column address). The ROM cell CMa connected to the driven word line WLa and the selected bit line BLa is a read target. The output circuit 42a outputs data corresponding to the potential of the bit line that changes according to the data stored in the target ROM cell CMa.

同様に、マクロセル４０ｂの制御回路４１ｂは、アドレス（ロウアドレス）に応じてワード線ＷＬｂを駆動する。出力回路４２ｂは、アドレス（カラムアドレス）に応じたビット線ＢＬｂを選択する。駆動されたワード線ＷＬｂと選択されたビット線ＢＬｂに接続されたＲＯＭセルＣＭｂは、書き込み／読み出しの対象となる。出力回路４２ｂは、対象のＲＯＭセルＣＭｂに記憶されたデータに応じて変化するビット線の電位に応じたデータを出力する。   Similarly, the control circuit 41b of the macro cell 40b drives the word line WLb according to the address (row address). The output circuit 42b selects the bit line BLb corresponding to the address (column address). The ROM cell CMb connected to the driven word line WLb and the selected bit line BLb is a target for writing / reading. The output circuit 42b outputs data corresponding to the potential of the bit line that changes according to the data stored in the target ROM cell CMb.

次に、基板上に形成される基本メモリセルを説明する。
基本メモリセルは複数のトランジスタを含み、これらのトランジスタは、ＳＲＡＭのメモリセルを好適に形成可能に配置されている。したがって、先ず、ＳＲＡＭのメモリセルについて説明する。 Next, basic memory cells formed on the substrate will be described.
The basic memory cell includes a plurality of transistors, and these transistors are arranged so that an SRAM memory cell can be preferably formed. Therefore, first, an SRAM memory cell will be described.

図５に示すように、ＳＲＡＭセルＣＳａ０，ＣＳａ１，ＣＳｂ０，ＣＳｂ１は行列状に配列されている。ＳＲＡＭセルＣＳａ０，ＣＳａ１は図３に示すメモリセルアレイ３３ａに含まれ、ＳＲＡＭセルＣＳｂ０，ＣＳｂ１はメモリセルアレイ３３ｂに含まれる。   As shown in FIG. 5, SRAM cells CSa0, CSa1, CSb0, CSb1 are arranged in a matrix. SRAM cells CSa0 and CSa1 are included in memory cell array 33a shown in FIG. 3, and SRAM cells CSb0 and CSb1 are included in memory cell array 33b.

ＳＲＡＭセルＣＳａ０は、６個のトランジスタＴ１〜Ｔ６を有している。トランジスタＴ１，Ｔ２は第２の導電型のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）であり、トランジスタＴ３〜６は第１の導電型のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）である。   The SRAM cell CSa0 has six transistors T1 to T6. The transistors T1 and T2 are second conductivity type P-channel MOS transistors (hereinafter referred to as PMOS transistors), and the transistors T3 to T6 are first conductivity type N-channel MOS transistors (hereinafter referred to as NMOS transistors).

トランジスタＴ１及びトランジスタＴ２のソース端子は高電位電圧ＶＤＤが供給される配線（以下、単に高電位配線ＶＤＤという）に接続されている。トランジスタＴ１のドレイン端子はトランジスタＴ３のドレイン端子に接続され、トランジスタＴ２のドレイン端子はトランジスタＴ４のドレイン端子に接続されている。トランジスタＴ３及びトランジスタＴ４のソース端子は低電位電圧ＶＳＳが供給される配線（以下、単に低電位配線ＶＳＳという）に接続されている。   The source terminals of the transistors T1 and T2 are connected to a wiring to which a high potential voltage VDD is supplied (hereinafter simply referred to as a high potential wiring VDD). The drain terminal of the transistor T1 is connected to the drain terminal of the transistor T3, and the drain terminal of the transistor T2 is connected to the drain terminal of the transistor T4. The source terminals of the transistors T3 and T4 are connected to a wiring to which a low potential voltage VSS is supplied (hereinafter simply referred to as a low potential wiring VSS).

トランジスタＴ１のゲート端子（制御端子）はトランジスタＴ３のゲート端子と接続され、トランジスタＴ２のゲート端子はトランジスタＴ４のゲート端子に接続されている。
トランジスタＴ１のドレイン端子とトランジスタＴ３のドレイン端子との間の記憶ノードＮ１はトランジスタＴ２及びトランジスタＴ４のゲート端子に接続されている。トランジスタＴ２のドレイン端子とトランジスタＴ４のドレイン端子との間の記憶ノードＮ２はトランジスタＴ１及びトランジスタＴ３のゲート端子に接続されている。 The gate terminal (control terminal) of the transistor T1 is connected to the gate terminal of the transistor T3, and the gate terminal of the transistor T2 is connected to the gate terminal of the transistor T4.
A storage node N1 between the drain terminal of the transistor T1 and the drain terminal of the transistor T3 is connected to the gate terminals of the transistors T2 and T4. A storage node N2 between the drain terminal of the transistor T2 and the drain terminal of the transistor T4 is connected to the gate terminals of the transistors T1 and T3.

記憶ノードＮ１はトランジスタＴ５の第１端子（ソース端子又はドレイン端子）に接続され、トランジスタＴ５の第２端子（ドレイン端子又はソース端子）はビット線ＢＬａ０に接続されている。記憶ノードＮ２はトランジスタＴ６の第１端子（ソース端子又はドレイン端子）に接続され、トランジスタＴ６の第２端子（ドレイン端子又はソース端子）はビット線ＢＬａ０ｘに接続されている。トランジスタＴ５及びトランジスタＴ６のゲート端子はワード線ＷＬａ０に接続されている。   The storage node N1 is connected to the first terminal (source terminal or drain terminal) of the transistor T5, and the second terminal (drain terminal or source terminal) of the transistor T5 is connected to the bit line BLa0. The storage node N2 is connected to the first terminal (source terminal or drain terminal) of the transistor T6, and the second terminal (drain terminal or source terminal) of the transistor T6 is connected to the bit line BLa0x. The gate terminals of the transistors T5 and T6 are connected to the word line WLa0.

ビット線対ＢＬａ０，ＢＬａ０ｘは、データ読み出し時に高電位電圧ＶＤＤにプリチャージされる。そして、ワード線ＷＬの電位に応じてトランジスタＴ５及びトランジスタＴ６がオンすると、ビット線対ＢＬａ０，ＢＬａ０ｘの電位は、記憶ノードＮ１，Ｎ２の電位に応じて変化する。例えば、ノードＮ１が高電位電圧ＶＤＤレベル（Ｈレベル）、ノードＮ２が低電位電圧ＶＳＳレベル（Ｌレベル）のとき、トランジスタＴ１，Ｔ４はオンし、トランジスタＴ２，Ｔ３はオフする。オンしたトランジスタＴ１により、ビット線ＢＬａ０の電位はＨレベルに保持される。一方、オンしたトランジスタＴ４は、ビット線ＢＬａ０ｘをＬレベルへと変化させる。このような動作により、ＳＲＡＭセルＣＳａ０に記憶されたデータに応じてビット線対ＢＬａ０，ＢＬａ０ｘの電位が変化する。   The bit line pair BLa0, BLa0x is precharged to the high potential voltage VDD when reading data. When the transistors T5 and T6 are turned on according to the potential of the word line WL, the potentials of the bit line pair BLa0 and BLa0x change according to the potentials of the storage nodes N1 and N2. For example, when the node N1 is at the high potential voltage VDD level (H level) and the node N2 is at the low potential voltage VSS level (L level), the transistors T1 and T4 are turned on and the transistors T2 and T3 are turned off. The potential of the bit line BLa0 is held at the H level by the transistor T1 that is turned on. On the other hand, the turned on transistor T4 changes the bit line BLa0x to the L level. By such an operation, the potential of the bit line pair BLa0, BLa0x changes according to the data stored in the SRAM cell CSa0.

各ＳＲＡＭセルＣＳａ１，ＣＳｂ０，ＣＳｂ１は、ＳＲＡＭセルＣＳａ０と同様に、トランジスタＴ１〜Ｔ６を有している。ＳＲＡＭセルＣＳａ１において、トランジスタＴ５の第２端子はビット線ＢＬａ０に接続され、トランジスタＴ６の第２端子は反転ビット線ＢＬａ０ｘに接続され、トランジスタＴ５，Ｔ６のゲート端子はワード線ＷＬａ１に接続されている。ＳＲＡＭセルＣＳｂ０において、トランジスタＴ５の第２端子はビット線ＢＬｂ０に接続され、トランジスタＴ６の第２端子は反転ビット線ＢＬｂ０ｘに接続され、トランジスタＴ５，Ｔ６のゲート端子はワード線ＷＬｂ０に接続されている。ＳＲＡＭセルＣＳｂ１において、トランジスタＴ５の第２端子はビット線ＢＬｂ０に接続され、トランジスタＴ６の第２端子は反転ビット線ＢＬｂ０ｘに接続され、トランジスタＴ５，Ｔ６のゲート端子はワード線ＷＬｂ１に接続されている。   Each SRAM cell CSa1, CSb0, CSb1 has transistors T1 to T6, similar to the SRAM cell CSa0. In the SRAM cell CSa1, the second terminal of the transistor T5 is connected to the bit line BLa0, the second terminal of the transistor T6 is connected to the inverted bit line BLa0x, and the gate terminals of the transistors T5 and T6 are connected to the word line WLa1. . In the SRAM cell CSb0, the second terminal of the transistor T5 is connected to the bit line BLb0, the second terminal of the transistor T6 is connected to the inverted bit line BLb0x, and the gate terminals of the transistors T5 and T6 are connected to the word line WLb0. . In the SRAM cell CSb1, the second terminal of the transistor T5 is connected to the bit line BLb0, the second terminal of the transistor T6 is connected to the inverted bit line BLb0x, and the gate terminals of the transistors T5 and T6 are connected to the word line WLb1. .

なお、トランジスタＴ１，Ｔ２は負荷トランジスタ、トランジスタＴ３，Ｔ４はドライブトランジスタ、トランジスタＴ５，Ｔ６はトランスファトランジスタと呼ばれる。以降の説明において、各トランジスタＴ１〜Ｔ６を区別するためにこれらの名称を用いることがある。   Transistors T1 and T2 are called load transistors, transistors T3 and T4 are called drive transistors, and transistors T5 and T6 are called transfer transistors. In the following description, these names may be used to distinguish the transistors T1 to T6.

次に、基本メモリセルを説明する。
図６に示すように、複数（図６において４個）の基本メモリセルＢＭは、行列状（マトリックス状）に配置される。個々の基本メモリセルＢＭを区別する場合に、それぞれの符号をＢＭ００，ＢＭ０１，ＢＭ１０，ＢＭ１１とする。列方向（図６において上下方向）に隣接する基本メモリセルＢＭ００，ＢＭ０１（ＢＭ１０，ＢＭ１１）は、互いに鏡面対称に配置されている。図３，図４に示すメモリセルアレイ３３ａ，３３ｂ，４３ａ，４３ｂは、図６に示すように配列された複数の基本メモリセルＢＭ（ＢＭ００〜ＢＭ１１）に対して配線等を付加することにより形成される。各基本メモリセルＢＭ００〜ＢＭ１１は同様に配置されているため、図６において左下の基本メモリセルＢＭ００について説明する。 Next, the basic memory cell will be described.
As shown in FIG. 6, a plurality (four in FIG. 6) of basic memory cells BM are arranged in a matrix (matrix). When distinguishing the individual basic memory cells BM, the respective codes are designated as BM00, BM01, BM10, and BM11. Basic memory cells BM00 and BM01 (BM10 and BM11) adjacent in the column direction (vertical direction in FIG. 6) are arranged in mirror symmetry with each other. The memory cell arrays 33a, 33b, 43a, and 43b shown in FIGS. 3 and 4 are formed by adding wirings to the plurality of basic memory cells BM (BM00 to BM11) arranged as shown in FIG. The Since the basic memory cells BM00 to BM11 are similarly arranged, the lower left basic memory cell BM00 in FIG. 6 will be described.

基本メモリセルＢＭ００は、６個のトランジスタＴ１〜Ｔ６を含む。なお、図６における一点鎖線は、基本メモリセルＢＭ００に含まれる素子を便宜上区分けするために記載したものである。   The basic memory cell BM00 includes six transistors T1 to T6. Note that the alternate long and short dash line in FIG. 6 is provided to divide the elements included in the basic memory cell BM00 for convenience.

各トランジスタＴ１〜Ｔ６は、ゲート配線Ｇ１〜Ｇ６と、そのゲート配線を挟むように形成される２個の拡散層（拡散領域）Ｄ１ｂ〜Ｄ６ｂ、Ｄ１ｃ〜Ｄ６ｃを有している。各ゲート配線Ｇ１〜Ｇ６は例えば多結晶シリコン（ポリシリコン）である。トランジスタＴ１，Ｔ２の拡散層Ｄ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂは、半導体基板に例えばホウ素（Ｂ）やアルミニウム（Ａｌ）などの不純物（アクセプタ）を添加したＰ型導電領域である。トランジスタＴ３〜Ｔ６の拡散層Ｄ３ａ，Ｄ３ｂ〜Ｄ６ａ，Ｄ６ｂは、半導体基板に例えばリン（Ｐ），ヒ素（Ａｓ），アンチモン（Ｓｂ）等の不純物（ドナー）を添加したＮ型導電領域である。   Each of the transistors T1 to T6 includes gate wirings G1 to G6 and two diffusion layers (diffusion regions) D1b to D6b and D1c to D6c formed so as to sandwich the gate wiring. Each of the gate wirings G1 to G6 is, for example, polycrystalline silicon (polysilicon). The diffusion layers D1a, D1b, D2a, and D2b of the transistors T1 and T2 are P-type conductive regions in which an impurity (acceptor) such as boron (B) or aluminum (Al) is added to a semiconductor substrate. The diffusion layers D3a, D3b to D6a, D6b of the transistors T3 to T6 are N-type conductive regions obtained by adding impurities (donors) such as phosphorus (P), arsenic (As), and antimony (Sb) to the semiconductor substrate.

トランジスタＴ１のゲート端子Ｇ１とトランジスタＴ３のゲート端子Ｇ３は１つの直線に沿って延びるように形成され、互いに接続されている。そして、両トランジスタＴ１，Ｔ３のゲート端子Ｇ１，Ｇ３の間にはコンタクトＣ１が形成されている。図５に示すように、ＰＭＯＳトランジスタであるトランジスタＴ１と、ＮＭＯＳトランジスタであるトランジスタＴ３は、ゲート端子とドレイン端子が互いに接続されてインバータ回路になる。したがって、両トランジスタＴ１，Ｔ３のゲート端子を１つの配線層内で互いに接続した状態で形成することで、配線等を形成するための領域や手間（設計工程、製造工程）等を省くことができる。また、コンタクトＣ１を形成することで、両トランジスタＴ１，Ｔ３のゲート端子を他の素子等に容易に接続することが可能となる。なお、トランジスタＴ２のゲート端子Ｇ２とトランジスタＴ４のゲート端子Ｇ４も同様である。   The gate terminal G1 of the transistor T1 and the gate terminal G3 of the transistor T3 are formed so as to extend along one straight line and are connected to each other. A contact C1 is formed between the gate terminals G1 and G3 of the transistors T1 and T3. As shown in FIG. 5, the transistor T1 that is a PMOS transistor and the transistor T3 that is an NMOS transistor are connected to each other at their gate terminals and drain terminals to form an inverter circuit. Therefore, by forming the gate terminals of the transistors T1 and T3 in a state where they are connected to each other in one wiring layer, it is possible to save a region and labor (design process, manufacturing process) and the like for forming the wiring and the like. . Further, by forming the contact C1, the gate terminals of both the transistors T1 and T3 can be easily connected to other elements. The same applies to the gate terminal G2 of the transistor T2 and the gate terminal G4 of the transistor T4.

トランジスタＴ１の拡散層Ｄ１ｂは、隣接して形成される基本メモリセル（図示略）に含まれるトランジスタの拡散層と連続する領域として形成される。同様に、トランジスタＴ２の拡散層Ｄ２ｂは、隣接して形成される基本メモリセルＢＭ０１に含まれるトランジスタの拡散層と連続する領域として形成される。図５に示すように、トランジスタＴ１，Ｔ２のソース端子は高電位配線ＶＤＤに接続されている。このソース端子と高電位配線ＶＤＤの接続関係は、他のメモリセルにおいても同様である。したがって、図３に示すＳＲＡＭ１２ａを形成するために、隣接して配置された基本メモリセルＢＭ（ＢＭ００，ＢＭ０１）において、トランジスタＴ１，Ｔ２の拡散層Ｄ１ｂ，Ｄ２ｂを、連続する領域として形成する。   The diffusion layer D1b of the transistor T1 is formed as a region continuous with the diffusion layer of the transistor included in a basic memory cell (not shown) formed adjacently. Similarly, the diffusion layer D2b of the transistor T2 is formed as a region continuous with the diffusion layer of the transistor included in the basic memory cell BM01 formed adjacently. As shown in FIG. 5, the source terminals of the transistors T1 and T2 are connected to the high potential wiring VDD. The connection relationship between the source terminal and the high potential wiring VDD is the same in other memory cells. Therefore, in order to form the SRAM 12a shown in FIG. 3, in the basic memory cells BM (BM00, BM01) arranged adjacent to each other, the diffusion layers D1b, D2b of the transistors T1, T2 are formed as continuous regions.

ＰＭＯＳトランジスタは、半導体基板（例えば、Ｐ型シリコン基板）に形成されたウェル領域（例えば、Ｎ型のウェル領域）に形成される。したがって、各基本メモリセルＢＭ００〜ＢＭ１１のＰＭＯＳトランジスタに対応してウェル領域を形成することは、基本メモリセルＢＭ００〜ＢＭ１１の占有面積の増大や、基本メモリセルＢＭの配置間隔の拡大を招く。つまり、隣接する基本メモリセルＢＭ００〜ＢＭ１１のそれぞれに含まれるトランジスタＴ１，Ｔ２を、それぞれ１つのウェル領域に形成することで、メモリセルアレイの面積増大を抑制する。また、トランジスタＴ１，Ｔ２の拡散層Ｄ１ｂ、Ｄ２ｂを連続する領域として形成することで、両トランジスタＴ１，Ｔ２のソース端子を高電位配線ＶＤＤに容易に接続することができ、配線等を形成するための領域や手間（設計工程、製造工程）等を省くことができる。   The PMOS transistor is formed in a well region (for example, an N-type well region) formed in a semiconductor substrate (for example, a P-type silicon substrate). Therefore, forming a well region corresponding to the PMOS transistors of the basic memory cells BM00 to BM11 causes an increase in the area occupied by the basic memory cells BM00 to BM11 and an increase in the arrangement interval of the basic memory cells BM. That is, the transistors T1 and T2 included in each of the adjacent basic memory cells BM00 to BM11 are formed in one well region, thereby suppressing an increase in the area of the memory cell array. In addition, since the diffusion layers D1b and D2b of the transistors T1 and T2 are formed as continuous regions, the source terminals of both the transistors T1 and T2 can be easily connected to the high potential wiring VDD, and wiring and the like are formed. It is possible to save the area and labor (design process, manufacturing process).

トランジスタＴ３の拡散層Ｄ３ａ，Ｄ３ｂと、トランジスタＴ５の拡散層Ｄ５ａ，Ｄ５ｂは、両トランジスタＴ３，Ｔ５のゲート端子Ｇ３，Ｇ５と直交する１つの直線に沿って配列されている。また、トランジスタＴ３の拡散層Ｄ３ｂと、トランジスタＴ５の拡散層Ｄ５ａは、連続する領域として形成されている。同じ導電型のトランジスタＴ３，Ｔ５の拡散層Ｄ３ｂ，Ｄ５ａを連続的に形成することは、メモリセルアレイの面積増大を抑制する。即ち、メモリセルに含まれる個々のトランジスタを独立して形成しようとすると、メモリセルの大きさを大きくしたり、メモリセルの配置間隔を広くしたりするからである。なお、同様に、トランジスタＴ４の拡散層Ｄ４ｂと、トランジスタＴ６の拡散層Ｄ６ａも連続して形成される。   The diffusion layers D3a and D3b of the transistor T3 and the diffusion layers D5a and D5b of the transistor T5 are arranged along one straight line orthogonal to the gate terminals G3 and G5 of the transistors T3 and T5. Further, the diffusion layer D3b of the transistor T3 and the diffusion layer D5a of the transistor T5 are formed as continuous regions. Continuously forming the diffusion layers D3b and D5a of the transistors T3 and T5 having the same conductivity type suppresses an increase in the area of the memory cell array. That is, if the individual transistors included in the memory cell are formed independently, the size of the memory cell is increased or the arrangement interval of the memory cells is increased. Similarly, the diffusion layer D4b of the transistor T4 and the diffusion layer D6a of the transistor T6 are also formed continuously.

なお、トランジスタＴ３の拡散層Ｄ３ａと、トランジスタＴ５の拡散層Ｄ５ｂは、同様の理由により、隣接する基本メモリセルＢＭ００〜ＢＭ１１の拡散層と連続する領域となるように形成される。図５に示すように、各ＳＲＡＭセルＣＳａ０，ＣＳａ１において、トランスファトランジスタＴ３の第２端子はビット線ＢＬａ０に接続され、トランスファトランジスタＴ６の第２端子は反転ビット線ＢＬａ０ｘに接続されている。また、各ＳＲＡＭセルＣＳａ０，ＣＳａ１のドライブトランジスタＴ３，Ｔ４のソース端子は低電位配線ＶＳＳに接続されている。したがって、隣接配置された２つのＳＲＡＭセルＣＳａ０，ＣＳａ１それぞれに含まれるドライブトランジスタＴ３の拡散層Ｄ３ａは連続して形成され、ドライブトランジスタＴ４の拡散層Ｄ４ａは連続して形成される。   For the same reason, the diffusion layer D3a of the transistor T3 and the diffusion layer D5b of the transistor T5 are formed so as to be continuous with the diffusion layers of the adjacent basic memory cells BM00 to BM11. As shown in FIG. 5, in each of the SRAM cells CSa0 and CSa1, the second terminal of the transfer transistor T3 is connected to the bit line BLa0, and the second terminal of the transfer transistor T6 is connected to the inverted bit line BLa0x. The source terminals of the drive transistors T3 and T4 of the SRAM cells CSa0 and CSa1 are connected to the low potential wiring VSS. Accordingly, the diffusion layer D3a of the drive transistor T3 included in each of the two adjacent SRAM cells CSa0 and CSa1 is continuously formed, and the diffusion layer D4a of the drive transistor T4 is continuously formed.

図７に示すように、ＳＲＡＭセルＣＳａ０は、上記の基本メモリセルＢＭ００と、基本メモリセルＢＭ００に対応して形成された配線等を含む。同様に、ＳＲＡＭセルＣＳａ１，ＣＳｂ０，ＣＳｂ１は、上記の基本メモリセルＢＭ０１，ＢＭ１０，ＢＭ１１と、基本メモリセルＢＭ０１，ＢＭ１０，ＢＭ１１に対応して形成された配線等を含む。基本メモリセルＢＭ００〜ＢＭ１１に対して配置される配線やコンタクトは、図３に示すマクロセル３０ａ，３０ｂを形成するためのデータに設定されている。   As shown in FIG. 7, the SRAM cell CSa0 includes the basic memory cell BM00 and the wiring formed corresponding to the basic memory cell BM00. Similarly, the SRAM cells CSa1, CSb0, CSb1 include the basic memory cells BM01, BM10, BM11 and wirings formed corresponding to the basic memory cells BM01, BM10, BM11. The wiring and contacts arranged for the basic memory cells BM00 to BM11 are set to data for forming the macro cells 30a and 30b shown in FIG.

次に、ＲＯＭの設定について説明する。
（比較例のＲＯＭの設定）
ＲＯＭのデータは、データプログラムにしたがって、設定される。データプログラムは、設計装置（例えば、ＣＡＤ（Computer Aided Design ）システム）により実行される。設計装置は、ＲＯＭに設定するデータとデータプログラムにしたがってＲＯＭを形成するためのデータ（例えば、配線層を形成するためのマスクデータ）を生成する。 Next, ROM setting will be described.
(Setting of comparative example ROM)
The ROM data is set according to the data program. The data program is executed by a design apparatus (for example, a CAD (Computer Aided Design) system). The design apparatus generates data for forming the ROM (for example, mask data for forming the wiring layer) according to the data set in the ROM and the data program.

図８（ａ）（ｂ）は、データプログラムにより設定されるＲＯＭセルの一例を示す。
トランジスタ（図ではＮＭＯＳトランジスタ）のドレイン端子を、ビット線ＢＬに接続又は未接続とする。トランジスタのゲート端子はワード線ＷＬに接続され、トランジスタのソース端子は低電位配線ＶＳＳに接続される。図８（ａ）に示すように、ビット線ＢＬに接続されたトランジスタは、ワード線ＷＬの活性化（ワード線ＷＬの電位をトランジスタをオンする電位に上昇させること）に応答してオンし、高電位電圧ＶＤＤレベルにプリチャージされたビット線ＢＬの電位を低下させる。一方、図８（ｂ）に示すように、トランジスタに接続されていないビット線ＢＬの電位は、低下しない。このようなビット線ＢＬの電位に応じて、「０」又は「１」のデータが出力される。 FIGS. 8A and 8B show an example of a ROM cell set by the data program.
The drain terminal of the transistor (NMOS transistor in the figure) is connected to or disconnected from the bit line BL. The gate terminal of the transistor is connected to the word line WL, and the source terminal of the transistor is connected to the low potential wiring VSS. As shown in FIG. 8A, the transistor connected to the bit line BL is turned on in response to activation of the word line WL (increasing the potential of the word line WL to a potential for turning on the transistor). The potential of the bit line BL precharged to the high potential voltage VDD level is lowered. On the other hand, as shown in FIG. 8B, the potential of the bit line BL not connected to the transistor does not decrease. Data of “0” or “1” is output according to the potential of the bit line BL.

しかし、上記のデータプログラムを、図６に示す基本メモリセルＢＭ００〜ＢＭ１１に適用することができない。例えば、基本メモリセルＢＭ００，ＢＭ０１において、基本メモリセルＢＭ００に含まれるトランジスタＴ５の拡散層Ｄ５ｂと、隣接する基本メモリセルＢＭ０１に含まれるトランジスタの拡散層は、互いに連続する領域として形成される。したがって、図８（ｃ）に示すように、個々のトランジスタＴ５の第２端子を、ビット線ＢＬに対して接続／未接続とすることができない。つまり、各基本メモリセルＢＭ００，ＢＭ０１のトランジスタＴ５に、異なる論理値のデータを設定することができない。なお、基本メモリセルＢＭ００〜ＢＭ１１に含まれるトランジスタＴ３についても同様に適用することができない。   However, the above data program cannot be applied to the basic memory cells BM00 to BM11 shown in FIG. For example, in the basic memory cells BM00 and BM01, the diffusion layer D5b of the transistor T5 included in the basic memory cell BM00 and the diffusion layer of the transistor included in the adjacent basic memory cell BM01 are formed as continuous regions. Therefore, as shown in FIG. 8C, the second terminal of each transistor T5 cannot be connected / unconnected to the bit line BL. That is, data of different logical values cannot be set in the transistors T5 of the basic memory cells BM00 and BM01. The same applies to the transistor T3 included in the basic memory cells BM00 to BM11.

図９（ａ）（ｂ）は、別のデータプログラムにより設定されるＲＯＭセルを示す。
トランジスタのソース端子を、低電位配線ＶＳＳに接続するか、未接続とする。トランジスタのドレイン端子はビット線ＢＬに接続され、トランジスタのゲート端子はワード線ＷＬに接続される。図９（ａ）に示すように、ソース端子が低電位配線ＶＳＳに接続されたトランジスタは、ワード線ＷＬの活性化に応答してオンし、高電位電圧ＶＤＤレベルにプリチャージされたビット線ＢＬの電位を低下させる。一方、図９（ｂ）に示すように、ソース端子が未接続のトランジスタの場合、ワード線ＷＬの活性化に応答してトランジスタがオンしてもビット線ＢＬの電荷を放電する経路が形成されないため、ビット線ＢＬの電位は、低下しない。このようなビット線ＢＬの電位に応じて、「０」又は「１」のデータが出力される。 FIGS. 9A and 9B show ROM cells set by another data program.
A source terminal of the transistor is connected to the low potential wiring VSS or is not connected. The drain terminal of the transistor is connected to the bit line BL, and the gate terminal of the transistor is connected to the word line WL. As shown in FIG. 9A, the transistor whose source terminal is connected to the low potential wiring VSS is turned on in response to the activation of the word line WL, and is precharged to the high potential voltage VDD level. Decrease the potential. On the other hand, as shown in FIG. 9B, in the case where the source terminal is an unconnected transistor, even if the transistor is turned on in response to activation of the word line WL, a path for discharging the charge on the bit line BL is not formed. Therefore, the potential of the bit line BL does not decrease. Data of “0” or “1” is output according to the potential of the bit line BL.

このプログラムデータは、例えば、図６に示す基本メモリセルＢＭ００〜ＢＭ１１に含まれるトランジスタＴ５，Ｔ６に対して適用が可能である。図５を参照して説明すると、例えば、トランジスタＴ５の第１端子が接続されるノードＮ１を、図９（ａ）に示すように低電位配線ＶＳＳに接続するか、図９（ｂ）に示すように未接続（フローティング）とする。しかし、このような設定では、各基本メモリセルＢＭ００〜ＢＭ１１にそれぞれ１ビットのＲＯＭデータを設定することしかできない。このため、基板上に形成された基本メモリセルＢＭの数より多くの容量（記憶ビット数）のＲＯＭを形成することは難しい。   This program data can be applied to, for example, the transistors T5 and T6 included in the basic memory cells BM00 to BM11 shown in FIG. Referring to FIG. 5, for example, the node N1 to which the first terminal of the transistor T5 is connected is connected to the low potential wiring VSS as shown in FIG. 9A, or as shown in FIG. 9B. In this way, it is not connected (floating). However, with such setting, it is only possible to set 1-bit ROM data in each of the basic memory cells BM00 to BM11. For this reason, it is difficult to form a ROM having a capacity (number of storage bits) larger than the number of basic memory cells BM formed on the substrate.

なお、図６に示すように、上記の基本メモリセルＢＭ００〜ＢＭ１１は、ＰＭＯＳトランジスタＴ１．Ｔ２とＮＭＯＳトランジスタＴ３〜Ｔ６を含む。したがって、記憶容量を多くするために、トランジスタＴ５，Ｔ６と、例えばトランジスタＴ３，Ｔ４にそれぞれ１ビットのデータを設定することが考えられる。しかし、図６に示すように、トランジスタＴ３の拡散層Ｄ３ｂとトランジスタＴ５の拡散層Ｄ５ａは連続する領域として形成されている。したがって、図９（ｃ）に示すように、トランジスタＴ３のドレイン端子と、トランジスタＴ５の第１端子を、低電位配線ＶＳＳに接続することや、図９（ｄ）に示すように、未接続とすることとなる。このため、トランジスタＴ３と、トランジスタＴ５のそれぞれに異なる論理値のデータを設定することができない。図６に示すトランジスタＴ４，Ｔ６についても同様である。なお、ＰＭＯＳトランジスタＴ１，Ｔ２のゲート端子はＮＭＯＳトランジスタＴ３，Ｔ４のゲート端子と接続されているため、相補的にオンオフしてしまうため、ＲＯＭセルに使用することはできない。   As shown in FIG. 6, the basic memory cells BM00 to BM11 have PMOS transistors T1. T2 and NMOS transistors T3 to T6 are included. Therefore, in order to increase the storage capacity, it is conceivable to set 1-bit data in each of the transistors T5 and T6 and, for example, the transistors T3 and T4. However, as shown in FIG. 6, the diffusion layer D3b of the transistor T3 and the diffusion layer D5a of the transistor T5 are formed as continuous regions. Therefore, as shown in FIG. 9C, the drain terminal of the transistor T3 and the first terminal of the transistor T5 are connected to the low potential wiring VSS, or as shown in FIG. Will be. For this reason, different logic value data cannot be set for each of the transistor T3 and the transistor T5. The same applies to the transistors T4 and T6 shown in FIG. Since the gate terminals of the PMOS transistors T1 and T2 are connected to the gate terminals of the NMOS transistors T3 and T4, the PMOS transistors T1 and T2 are complementarily turned on and off and cannot be used for the ROM cell.

なお、基本メモリセルＢＭ００〜ＢＭ１１に含まれる２つのトランジスタＴ５，Ｔ６のそれぞれに１ビットのデータを設定することが考えられる。しかし、この場合には、トランジスタＴ５のデータとトランジスタＴ６のデータを別々に読み出す必要がある。つまり、ビット線と反転ビット線をカラムセレクタにより別々に選択可能な構成とする必要がある。また、ビット線対に接続されたセンスアンプを使用することができないため、ビット線と反転ビット線のそれぞれの電位に応じたデータを出力するための回路が必要となる。また、これらの回路を制御する回路が必要となる。   It is conceivable to set 1-bit data in each of the two transistors T5 and T6 included in the basic memory cells BM00 to BM11. However, in this case, it is necessary to read the data of the transistor T5 and the data of the transistor T6 separately. That is, the bit line and the inverted bit line need to be separately selectable by the column selector. In addition, since a sense amplifier connected to the bit line pair cannot be used, a circuit for outputting data corresponding to the respective potentials of the bit line and the inverted bit line is required. In addition, a circuit for controlling these circuits is required.

（本実施形態におけるＲＯＭの設定）
本実施形態におけるデータプログラムを実行する設計装置は、図６に示す基本メモリセルＢＭ００〜ＢＭ１１に対し、次のように配線等を設定する。この設定により、図４に示すＲＯＭ１２ｂは、図１０に示すＲＯＭセルＣＭａ０〜ＣＭｂ１を含む。 (ROM setting in this embodiment)
The design apparatus for executing the data program in the present embodiment sets the wiring and the like for the basic memory cells BM00 to BM11 shown in FIG. 6 as follows. With this setting, the ROM 12b shown in FIG. 4 includes the ROM cells CMa0 to CMb1 shown in FIG.

（Ａ）トランジスタＴ３の拡散層Ｄ３ｂとトランジスタＴ５の拡散層Ｄ５ａを低電位配線ＶＳＳに接続する。つまり、図１０に示すように、トランジスタＴ３のドレイン端子とトランジスタＴ５の第１端子の間の接続点（ノード）を低電位配線ＶＳＳに接続する。なお、図１０において、逆三角形は、低電位配線ＶＳＳへの接続を示す。同様に、トランジスタＴ４の拡散層Ｄ４ｂとトランジスタＴ６の拡散層Ｄ６ａ（図６参照）を低電位配線ＶＳＳに接続する。つまり、図１０に示すトランジスタＴ４のドレイン端子とトランジスタＴ６の第１端子の間の接続点（ノード）を低電位配線ＶＳＳに接続する。   (A) The diffusion layer D3b of the transistor T3 and the diffusion layer D5a of the transistor T5 are connected to the low potential wiring VSS. That is, as shown in FIG. 10, a connection point (node) between the drain terminal of the transistor T3 and the first terminal of the transistor T5 is connected to the low potential wiring VSS. In FIG. 10, an inverted triangle indicates connection to the low potential wiring VSS. Similarly, the diffusion layer D4b of the transistor T4 and the diffusion layer D6a (see FIG. 6) of the transistor T6 are connected to the low potential wiring VSS. That is, a connection point (node) between the drain terminal of the transistor T4 and the first terminal of the transistor T6 illustrated in FIG. 10 is connected to the low potential wiring VSS.

（Ｂ）基本メモリセルＢＭ００〜ＢＭ１１の列毎に２対のビット線を形成する。トランジスタＴ３，Ｔ４のソース端子を、第１のビット線対（例えば、偶数番目のビット線対）に接続し、トランジスタＴ５，Ｔ６の第２端子を、第２のビット線対（例えば、奇数番目のビット線対）に接続する。例えば、図１０に示すように、ＲＯＭセルＣＭａ０，ＣＭａ１において、トランジスタＴ３のソース端子はビット線ＢＬａ０に接続され、トランジスタＴ４のソース端子は反転ビット線ＢＬａ０ｘに接続される。トランジスタＴ５の第２端子はビット線ＢＬａ１に接続され、トランジスタＴ６のソース端子は反転ビット線ＢＬａ１ｘに接続される。同様に、ＲＯＭセルＣＭｂ０，ＣＭｂ１において、トランジスタＴ３のソース端子はビット線ＢＬｂ０に接続され、トランジスタＴ４のソース端子は反転ビット線ＢＬｂ０ｘに接続される。トランジスタＴ５の第２端子はビット線ＢＬｂ１に接続され、トランジスタＴ６のソース端子は反転ビット線ＢＬｂ１ｘに接続される。   (B) Two pairs of bit lines are formed for each column of basic memory cells BM00 to BM11. The source terminals of the transistors T3 and T4 are connected to a first bit line pair (for example, an even-numbered bit line pair), and the second terminals of the transistors T5 and T6 are connected to a second bit line pair (for example, an odd-numbered bit line pair). Bit line pair). For example, as shown in FIG. 10, in ROM cells CMa0 and CMa1, the source terminal of the transistor T3 is connected to the bit line BLa0, and the source terminal of the transistor T4 is connected to the inverted bit line BLa0x. The second terminal of the transistor T5 is connected to the bit line BLa1, and the source terminal of the transistor T6 is connected to the inverted bit line BLa1x. Similarly, in the ROM cells CMb0 and CMb1, the source terminal of the transistor T3 is connected to the bit line BLb0, and the source terminal of the transistor T4 is connected to the inverted bit line BLb0x. The second terminal of the transistor T5 is connected to the bit line BLb1, and the source terminal of the transistor T6 is connected to the inverted bit line BLb1x.

（Ｃ）第１のデータにしたがって、トランジスタＴ３，Ｔ４のうち、何れか一方のゲート端子をワード線ＷＬに接続し、何れか他方のゲート端子を低電位配線ＶＳＳに接続する。同様に、第２のデータにしたがって、トランジスタＴ５，Ｔ６のうち、何れか一方のゲート端子をワード線ＷＬに接続し、何れか他方のゲート端子を低電位配線ＶＳＳに接続する。例えば、図１０に示すように、ＲＯＭセルＣＭａ０において、トランジスタＴ３のゲート端子は低電位配線ＶＳＳに接続され、トランジスタＴ４のゲート端子はワード線ＷＬａ０に接続される。トランジスタＴ５のゲート端子は低電位配線ＶＳＳに接続され、トランジスタＴ６のゲート端子はワード線ＷＬａ０に接続される。同様に、ＲＯＭセルＣＭａ１において、トランジスタＴ３のゲート端子は低電位配線ＶＳＳに接続され、トランジスタＴ４のゲート端子はワード線ＷＬａ１に接続される。トランジスタＴ５のゲート端子はワード線ＷＬａ１に接続され、トランジスタＴ６のゲート端子は低電位配線ＶＳＳに接続される。   (C) According to the first data, one of the gate terminals of the transistors T3 and T4 is connected to the word line WL, and the other gate terminal is connected to the low-potential wiring VSS. Similarly, according to the second data, one of the gate terminals of the transistors T5 and T6 is connected to the word line WL, and the other gate terminal is connected to the low potential wiring VSS. For example, as shown in FIG. 10, in the ROM cell CMa0, the gate terminal of the transistor T3 is connected to the low potential wiring VSS, and the gate terminal of the transistor T4 is connected to the word line WLa0. The gate terminal of the transistor T5 is connected to the low potential wiring VSS, and the gate terminal of the transistor T6 is connected to the word line WLa0. Similarly, in the ROM cell CMa1, the gate terminal of the transistor T3 is connected to the low potential wiring VSS, and the gate terminal of the transistor T4 is connected to the word line WLa1. The gate terminal of the transistor T5 is connected to the word line WLa1, and the gate terminal of the transistor T6 is connected to the low potential wiring VSS.

図１０に示されるＲＯＭセルＣＭａ０，ＣＭａ１は、図１１に示すように表すことができる。この回路図は、ＲＯＭセルＣＭａ０、ＣＭａ１にそれぞれ記憶される２つのデータに対応してトランジスタを示すものである。即ち、ＲＯＭセルＣＭａ０は、２つのＲＯＭセルＣＭａ００，ＣＭａ０１を含む。ＲＯＭセルＣＭａ１は、２つのＲＯＭセルＣＭａ１０，ＣＭａ１１を含む。なお、図１０に示すＰＭＯＳトランジスタＴ１，Ｔ２は、ＲＯＭとしての動作に係わらないため、省略している。   The ROM cells CMa0 and CMa1 shown in FIG. 10 can be expressed as shown in FIG. This circuit diagram shows transistors corresponding to two data stored in the ROM cells CMa0 and CMa1, respectively. That is, the ROM cell CMa0 includes two ROM cells CMa00 and CMa01. The ROM cell CMa1 includes two ROM cells CMa10 and CMa11. Note that the PMOS transistors T1 and T2 shown in FIG. 10 are omitted because they are not related to the operation as a ROM.

ＲＯＭセルＣＭａ００は、トランジスタＴ５，Ｔ６を含む。トランジスタＴ５のゲート端子及びソース端子は低電位配線ＶＳＳに接続され、ドレイン端子はビット線ＢＬａ１に接続されている。トランジスタＴ６のゲート端子はワード線ＷＬａ０に接続され、ソース端子は低電位配線ＶＳＳに接続され、ドレイン端子は反転ビット線ＢＬａ１ｘに接続されている。ＲＯＭセルＣＭａ０１は、トランジスタＴ３，Ｔ４を含む。トランジスタＴ３のゲート端子及びソース端子は低電位配線ＶＳＳに接続され、ドレイン端子はビット線ＢＬａ０に接続されている。トランジスタＴ４のゲート端子はワード線ＷＬａ０に接続され、ソース端子は低電位配線ＶＳＳに接続され、ドレイン端子は反転ビット線ＢＬａ０ｘに接続されている。   ROM cell CMa00 includes transistors T5 and T6. The gate terminal and the source terminal of the transistor T5 are connected to the low potential wiring VSS, and the drain terminal is connected to the bit line BLa1. The gate terminal of the transistor T6 is connected to the word line WLa0, the source terminal is connected to the low potential wiring VSS, and the drain terminal is connected to the inverted bit line BLa1x. ROM cell CMa01 includes transistors T3 and T4. The gate terminal and the source terminal of the transistor T3 are connected to the low potential wiring VSS, and the drain terminal is connected to the bit line BLa0. The transistor T4 has a gate terminal connected to the word line WLa0, a source terminal connected to the low potential wiring VSS, and a drain terminal connected to the inverted bit line BLa0x.

ＲＯＭセルＣＭａ１０は、トランジスタＴ５，Ｔ６を含む。トランジスタＴ５のゲート端子はワード線ＷＬａ１に接続され、ソース端子は低電位配線ＶＳＳに接続され、ドレイン端子はビット線ＢＬａ１に接続されている。トランジスタＴ６のゲート端子及びソース端子は低電位配線ＶＳＳに接続され、ドレイン端子は反転ビット線ＢＬａ１ｘに接続されている。ＲＯＭセルＣＭａ１１は、トランジスタＴ３，Ｔ４を含む。トランジスタＴ３のゲート端子及びソース端子は低電位配線ＶＳＳに接続され、ドレイン端子はビット線ＢＬａ０に接続されている。トランジスタＴ４のゲート端子はワード線ＷＬａ０に接続され、ソース端子は低電位配線ＶＳＳに接続され、ドレイン端子は反転ビット線ＢＬａ０ｘに接続されている。   ROM cell CMa10 includes transistors T5 and T6. The transistor T5 has a gate terminal connected to the word line WLa1, a source terminal connected to the low potential wiring VSS, and a drain terminal connected to the bit line BLa1. The gate terminal and the source terminal of the transistor T6 are connected to the low potential wiring VSS, and the drain terminal is connected to the inverted bit line BLa1x. ROM cell CMa11 includes transistors T3 and T4. The gate terminal and the source terminal of the transistor T3 are connected to the low potential wiring VSS, and the drain terminal is connected to the bit line BLa0. The transistor T4 has a gate terminal connected to the word line WLa0, a source terminal connected to the low potential wiring VSS, and a drain terminal connected to the inverted bit line BLa0x.

次に、ＲＯＭセルＣＭａ０（ＣＭａ００，ＣＭａ０１）の動作を説明する。
ゲート端子がワード線ＷＬａ０に接続されたトランジスタＴ６は、ワード線ＷＬａ０の活性化に応答してオンする。オンしたトランジスタＴ６は、高電位電圧ＶＤＤレベルにプリチャージされた反転ビット線ＢＬａ１ｘを低電位配線ＶＳＳに接続する。これにより、反転ビット線ＢＬａ１ｘの電位が低下する。一方、トランジスタＴ５は、ゲート端子が低電位配線ＶＳＳに接続されているため、オフしている。したがって、ビット線ＢＬａ１の電位と反転ビット線ＢＬａ１ｘの電位に差が生じる。このビット線対ＢＬａ１，ＢＬａ１ｘの電位差は、後述するセンスアンプにより増幅される。そして、ビット線対ＢＬａ１，ＢＬａ１ｘの電位差に応じた論理値のデータが出力される。 Next, the operation of the ROM cell CMa0 (CMa00, CMa01) will be described.
The transistor T6 whose gate terminal is connected to the word line WLa0 is turned on in response to the activation of the word line WLa0. The turned-on transistor T6 connects the inverted bit line BLa1x precharged to the high potential voltage VDD level to the low potential wiring VSS. As a result, the potential of the inverted bit line BLa1x decreases. On the other hand, the transistor T5 is off because the gate terminal is connected to the low-potential wiring VSS. Therefore, there is a difference between the potential of the bit line BLa1 and the potential of the inverted bit line BLa1x. The potential difference between the bit line pair BLa1 and BLa1x is amplified by a sense amplifier described later. Then, data of a logical value corresponding to the potential difference between the bit line pair BLa1 and BLa1x is output.

同様に、ゲート端子がワード線ＷＬａ０に接続されたトランジスタＴ４は、ワード線ＷＬａ０の活性化に応答してオンする。オンしたトランジスタＴ４は、高電位電圧ＶＤＤレベルにプリチャージされたビット線ＢＬａ０を低電位配線ＶＳＳに接続する。これにより、ビット線ＢＬａ０の電位が低下する。一方、トランジスタＴ３は、ゲート端子が低電位配線ＶＳＳに接続されているため、オフしている。したがって、ビット線ＢＬａ０の電位と反転ビット線ＢＬａ０ｘの電位に差が生じる。このビット線対ＢＬａ０，ＢＬａ０ｘの電位差は、後述するセンスアンプにより増幅される。そして、ビット線対ＢＬａ０，ＢＬａ０ｘの電位差に応じた論理値のデータが出力される。   Similarly, the transistor T4 whose gate terminal is connected to the word line WLa0 is turned on in response to the activation of the word line WLa0. The turned-on transistor T4 connects the bit line BLa0 precharged to the high potential voltage VDD level to the low potential wiring VSS. As a result, the potential of the bit line BLa0 is lowered. On the other hand, the transistor T3 is off because the gate terminal is connected to the low-potential wiring VSS. Therefore, there is a difference between the potential of the bit line BLa0 and the potential of the inverted bit line BLa0x. The potential difference between the bit line pair BLa0 and BLa0x is amplified by a sense amplifier described later. Then, data of a logical value corresponding to the potential difference between the bit line pair BLa0 and BLa0x is output.

このように、１ビットのＳＲＡＭセル（例えば、図５に示すＳＲＡＭセルＣＳ００）を形成可能な基本メモリセルＢＭ００を用いて、２ビットのＲＯＭセルＣＭａ００，ＣＭａ０１を形成することができる。したがって、ＳＲＡＭ１２ａの記憶容量に対して２倍の記憶容量のＲＯＭ１２ｂを形成することができる。   As described above, the 2-bit ROM cells CMa00 and CMa01 can be formed by using the basic memory cell BM00 that can form the 1-bit SRAM cell (for example, the SRAM cell CS00 shown in FIG. 5). Therefore, the ROM 12b having a storage capacity twice that of the SRAM 12a can be formed.

図１２に示すように、ＲＯＭセルＣＭａ０は、図６に示す基本メモリセルＢＭ００と、基本メモリセルＢＭ００に対応して形成される配線等を含む。同様に、ＲＯＭセルＣＭａ１，ＣＭｂ０，ＣＭｂ１は、図６に示す基本メモリセルＢＭ０１，ＢＭ１０，ＢＭ１１と、それらに対応して形成される配線等を含む。なお、図１２に示す配線，コンタクト等は、図４に示すマクロセル４０ａ，４０ｂを形成するためのデータ（マクロデータ）により生成されるものである。図１（ｂ）に示す半導体装置１０ｂは、図１２に示す配線，コンタクト等と、上記のデータプログラムによって生成される配線，コンタクト等を含む。   As shown in FIG. 12, the ROM cell CMa0 includes the basic memory cell BM00 shown in FIG. 6 and wirings formed corresponding to the basic memory cell BM00. Similarly, ROM cells CMa1, CMb0, CMb1 include basic memory cells BM01, BM10, BM11 shown in FIG. 6 and wirings formed corresponding to them. 12 are generated by data (macro data) for forming the macro cells 40a and 40b shown in FIG. A semiconductor device 10b shown in FIG. 1B includes wirings, contacts, and the like shown in FIG. 12, and wirings, contacts, and the like generated by the data program.

次に、図３に示すＳＲＡＭ１２ａの入出力回路３２ａ，３２ｂの概略を説明する。なお、入出力回路３２ａ，３２ｂは互いに同じ構成であるため、入出力回路３２ａについて説明する。   Next, an outline of the input / output circuits 32a and 32b of the SRAM 12a shown in FIG. 3 will be described. Since the input / output circuits 32a and 32b have the same configuration, the input / output circuit 32a will be described.

図１３（ａ）に示すように、ＳＲＡＭセルＣＳａ０，ＣＳａ１はビット線対ＢＬａ０，ＢＬａ０ｘを介して入出力回路３２ａに接続されている。入出力回路３２ａは、カラムセレクタ５１、センスアンプ５２、ライトアンプ５３を有している。なお、図１３（ａ）は、一対のビット線ＢＬａ０，ＢＬａ０ｘに対する回路を示す。   As shown in FIG. 13A, the SRAM cells CSa0 and CSa1 are connected to the input / output circuit 32a via the bit line pairs BLa0 and BLa0x. The input / output circuit 32 a includes a column selector 51, a sense amplifier 52, and a write amplifier 53. FIG. 13A shows a circuit for a pair of bit lines BLa0 and BLa0x.

カラムセレクタ５１は、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂと、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂを有している。ＰＭＯＳトランジスタＴＰ０ａの第１端子はビット線ＢＬａ０に接続され、トランジスタＴＰ０ａの第２端子はリード用データ線ＲＤＬに接続されている。同様に、ＰＭＯＳトランジスタＴＰ０ｂの第１端子は反転ビット線ＢＬａ０ｘに接続され、ＰＭＯＳトランジスタＴＰ０ｂの第２端子はリード用反転データ線ＲＤＬｘに接続されている。ＮＭＯＳトランジスタＴＮ０ａの第１端子はビット線ＢＬａ０に接続され、ＮＭＯＳトランジスタＴＮ０ａの第２端子はライト用データ線ＷＤＬに接続されている。同様に、ＮＭＯＳトランジスタＴＮ０ｂの第１端子は反転ビット線ＢＬａ０ｘに接続され、ＮＭＯＳトランジスタＴＮ０ｂの第２端子はライト用反転データ線ＷＤＬｘに接続されている。   The column selector 51 includes PMOS transistors TP0a and TP0b and NMOS transistors TN0a and TN0b. The first terminal of the PMOS transistor TP0a is connected to the bit line BLa0, and the second terminal of the transistor TP0a is connected to the read data line RDL. Similarly, the first terminal of the PMOS transistor TP0b is connected to the inverted bit line BLa0x, and the second terminal of the PMOS transistor TP0b is connected to the read inverted data line RDLx. The first terminal of the NMOS transistor TN0a is connected to the bit line BLa0, and the second terminal of the NMOS transistor TN0a is connected to the write data line WDL. Similarly, the first terminal of the NMOS transistor TN0b is connected to the inverted bit line BLa0x, and the second terminal of the NMOS transistor TN0b is connected to the write inverted data line WDLx.

ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂのゲート端子にはリード用カラム選択信号ＲＣ０が供給される。ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂは、選択信号ＲＣ０に応答してオンオフし、ビット線対ＢＬａ０，ＢＬａ０ｘとリード用データ線対ＲＤＬ，ＲＤＬｘを接離する。同様に、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂのゲート端子にはライト用カラム選択信号ＷＣ０が供給される。ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂは、選択信号ＷＣ０に応答してオンオフし、ビット線対ＢＬａ０，ＢＬａ０ｘとライト用データ線対ＷＤＬ，ＷＤＬｘを接離する。   A read column selection signal RC0 is supplied to the gate terminals of the PMOS transistors TP0a and TP0b. The PMOS transistors TP0a and TP0b are turned on / off in response to the selection signal RC0 to connect and separate the bit line pair BLa0 and BLa0x from the read data line pair RDL and RDLx. Similarly, a write column selection signal WC0 is supplied to the gate terminals of the NMOS transistors TN0a and TN0b. The NMOS transistors TN0a and TN0b are turned on and off in response to the selection signal WC0, and connect and separate the bit line pair BLa0 and BLa0x from the write data line pair WDL and WDLx.

センスアンプ５２は、リード用データ線対ＲＤＬ，ＲＤＬｘに接続されている。センスアンプ５２はデータの読み出し時に活性化される。ライトアンプ５３は、ライト用データ線対ＷＤＬ，ＷＤＬｘに接続されている。ライトアンプ５３はデータの書き込み時に活性化される。   The sense amplifier 52 is connected to the read data line pair RDL, RDLx. The sense amplifier 52 is activated when data is read. The write amplifier 53 is connected to the write data line pair WDL, WDLx. The write amplifier 53 is activated when data is written.

（データの読み出し）
例えばワード線ＷＬ０が活性化されると、ビット線対ＢＬａ０，ＢＬａ０ｘの電位は、ＳＲＡＭセルＣＳａ０に記憶（保持）されたデータに応じて変化する。例えば、ＳＲＡＭセルＣＳａ０に「０」データが記憶されている場合、トランジスタＴ１，Ｔ４がオンし、トランジスタＴ２，Ｔ３がオフしている。ワード線ＷＬ０の活性化によりトランジスタＴ５，Ｔ６がオンすると、トランジスタＴ４は反転ビット線ＢＬａ０ｘを低電位配線ＶＳＳに接続する。したがって、プリチャージによって反転ビット線ＢＬａ０ｘに蓄積された電荷は、トランジスタＴ４を介して低電位配線ＶＳＳに放電され、反転ビット線ＢＬａ０ｘの電位はプリチャージレベル（高電位電圧ＶＤＤレベル）から低下する。 (Reading data)
For example, when the word line WL0 is activated, the potential of the bit line pair BLa0, BLa0x changes according to the data stored (held) in the SRAM cell CSa0. For example, when “0” data is stored in the SRAM cell CSa0, the transistors T1 and T4 are turned on and the transistors T2 and T3 are turned off. When the transistors T5 and T6 are turned on by the activation of the word line WL0, the transistor T4 connects the inverted bit line BLa0x to the low potential wiring VSS. Therefore, the charge accumulated in the inverted bit line BLa0x by precharging is discharged to the low potential wiring VSS via the transistor T4, and the potential of the inverted bit line BLa0x is lowered from the precharge level (high potential voltage VDD level).

ビット線対ＢＬａ０，ＢＬａ０ｘは、リード用カラム選択信号ＲＣ０に応答してオンしたＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂにより、リード用データ線対ＲＤＬ，ＲＤＬｘに接続される。リード用データ線対ＲＤＬ，ＲＤＬｘの電位は、接続されるビット線対ＢＬａ０，ＢＬａ０ｘの電位に応じて変化する。センスアンプ５２は、リード用データ線対ＲＤＬ，ＲＤＬｘの電位差を増幅し、その電位差に応じたレベルのデータ信号ＤＯを出力する。   The bit line pair BLa0, BLa0x is connected to the read data line pair RDL, RDLx by PMOS transistors TP0a, TP0b which are turned on in response to the read column selection signal RC0. The potential of the read data line pair RDL, RDLx changes according to the potential of the bit line pair BLa0, BLa0x to be connected. The sense amplifier 52 amplifies the potential difference between the read data line pair RDL and RDLx, and outputs a data signal DO of a level corresponding to the potential difference.

（データの書き込み）
ライトアンプ５３は、外部から入力されるデータ信号ＤＩに応じて、ライト用データ線対ＷＤＬ，ＷＤＬｘの電位を、高電位電圧ＶＤＤレベルと低電位電圧ＶＳＳレベルとに相補的に変化させる。 (Data writing)
The write amplifier 53 changes the potential of the write data line pair WDL, WDLx in a complementary manner between the high potential voltage VDD level and the low potential voltage VSS level according to the data signal DI input from the outside.

ライト用データ線対ＷＤＬ，ＷＤＬｘは、ライト用カラム選択信号ＷＣ０に応答してオンしたＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂにより、ビット線対ＢＬａ０，ＢＬａ０ｘに接続される。ビット線対ＢＬａ０，ＢＬａ０ｘの電位は、ライト用データ線対ＷＤＬ，ＷＤＬｘの電位に応じて変化する。   The write data line pair WDL, WDLx is connected to the bit line pair BLa0, BLa0x by NMOS transistors TN0a, TN0b which are turned on in response to the write column selection signal WC0. The potentials of the bit line pair BLa0 and BLa0x change according to the potentials of the write data line pair WDL and WDLx.

例えば、ワード線ＷＬ１が活性化されると、ＳＲＡＭセルＣＳａ１のトランジスタＴ５，Ｔ６がオンする。そして、トランジスタＴ１とトランジスタＴ３の間のノードの電位と、トランジスタＴ２とトランジスタＴ４の間のノードの電位は、ビット線対ＢＬａ０，ＢＬａ０ｘの電位、つまりデータ信号ＤＩの論理値に応じて変化する。これにより、データＤＩがＳＲＡＭセルＣＳａ１に記憶される。   For example, when the word line WL1 is activated, the transistors T5 and T6 of the SRAM cell CSa1 are turned on. The potential of the node between the transistors T1 and T3 and the potential of the node between the transistors T2 and T4 change according to the potential of the bit line pair BLa0 and BLa0x, that is, the logical value of the data signal DI. Thereby, the data DI is stored in the SRAM cell CSa1.

カラムセレクタ５１に含まれるＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂ及びＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂは、例えば、図１４に示す基本セルＢＣを用いて形成される。この基本セルＢＣは、ゲート配線７１〜７４と、拡散層８１〜８６を含む。ゲート配線７１〜７４は例えば多結晶シリコン（ポリシリコン）である。拡散層８１〜８３はＰ型導電領域であり、拡散層８４〜８６はＮ型導電領域である。ゲート配線７１と拡散層８１，８２は第１のＰＭＯＳトランジスタとなり、ゲート配線７２と拡散層８２，８３は第２のＰＭＯＳトランジスタとなる。同様に、ゲート配線７３と拡散層８４，８５は第１のＮＭＯＳトランジスタとなり、ゲート配線７４と拡散層８５，８６は第２のＮＭＯＳトランジスタとなる。例えば、ナンド回路やオア回路などの論理回路は、１つ又は複数の基本セルＢＣに含まれるゲート配線，拡散層を配線等により互いに接続することによって形成される。   The PMOS transistors TP0a and TP0b and the NMOS transistors TN0a and TN0b included in the column selector 51 are formed using, for example, the basic cell BC shown in FIG. The basic cell BC includes gate wirings 71 to 74 and diffusion layers 81 to 86. The gate wirings 71 to 74 are, for example, polycrystalline silicon (polysilicon). The diffusion layers 81 to 83 are P-type conductive regions, and the diffusion layers 84 to 86 are N-type conductive regions. The gate wiring 71 and the diffusion layers 81 and 82 become the first PMOS transistors, and the gate wiring 72 and the diffusion layers 82 and 83 become the second PMOS transistors. Similarly, the gate wiring 73 and the diffusion layers 84 and 85 are first NMOS transistors, and the gate wiring 74 and the diffusion layers 85 and 86 are second NMOS transistors. For example, a logic circuit such as a NAND circuit or an OR circuit is formed by connecting gate wirings and diffusion layers included in one or a plurality of basic cells BC to each other by wiring or the like.

上記したように、ＳＲＡＭ１２ａにおいて、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂはリード動作に用いられ、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂはライト動作に用いられる。これは、各トランジスタＴＰ０ａ，ＴＰ０ｂ，ＴＮ０ａ，ＴＮ０ｂの特性によるものである。データを読み出すとき、ビット線対ＢＬａ０，ＢＬａ０ｘとデータ線対ＤＬ，ＤＬｘはそれぞれ所定の電位（例えば高電位電圧ＶＤＤレベル）にプリチャージされる。例えば、ＮＭＯＳトランジスタをビット線ＢＬａ０とリード用データ線ＲＤＬの間に接続した場合、このＮＭＯＳトランジスタは、ビット線ＢＬａ０の電位が、プリチャージレベルからＮＭＯＳトランジスタのしきい値以上低下しないとオンしない。一方、ビット線ＢＬａとリード用データ線ＲＤＬの間に接続されたＰＭＯＳトランジスタＴＰ０ａは、ビット線ＢＬａ０及びリード用データ線ＲＤＬの電位がプリチャージレベルのときにゲート端子電圧を例えば低電位電圧ＶＳＳレベルとすることによりオンする。したがって、ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタと比べ、リード用データ線対ＲＤＬ，ＲＤＬｘにビット線対ＢＬａ０，ＢＬａ０ｘの電位に応じた電位変化が生じるまでの時間が短い。   As described above, in the SRAM 12a, the PMOS transistors TP0a and TP0b are used for the read operation, and the NMOS transistors TN0a and TN0b are used for the write operation. This is due to the characteristics of the transistors TP0a, TP0b, TN0a, and TN0b. When reading data, the bit line pair BLa0, BLa0x and the data line pair DL, DLx are each precharged to a predetermined potential (for example, the high potential voltage VDD level). For example, when an NMOS transistor is connected between the bit line BLa0 and the read data line RDL, the NMOS transistor is not turned on unless the potential of the bit line BLa0 is lowered from the precharge level by more than the threshold value of the NMOS transistor. On the other hand, the PMOS transistor TP0a connected between the bit line BLa and the read data line RDL has a gate terminal voltage of, for example, a low potential voltage VSS level when the potentials of the bit line BLa0 and the read data line RDL are at the precharge level. To turn on. Accordingly, the PMOS transistor has a shorter time until the potential change corresponding to the potential of the bit line pair BLa0, BLa0x occurs in the read data line pair RDL, RDLx than the NMOS transistor.

次に、ＲＯＭ１２ｂの出力回路４２ａの概略を説明する。
図１３（ｂ）に示すように、ＲＯＭセルＣＭａ０は、トランジスタＴ５，Ｔ６を含むＲＯＭセルＣＭａ００と、トランジスタＴ３，Ｔ４を含むＲＯＭセルＣＭａ０１を有している。同様に、ＲＯＭセルＣＭａ１は、トランジスタＴ５，Ｔ６を含むＲＯＭセルＣＭａ１０と、トランジスタＴ３，Ｔ４を含むＲＯＭセルＣＭａ１１を有している。ＲＯＭセルＣＭａ０１，ＣＭａ１１はビット線対ＢＬａ０，ＢＬａ０ｘを介して出力回路４２ａに接続され、ＲＯＭセルＣＭａ００，ＣＭａ１０はビット線対ＢＬａ１，ＢＬａ１ｘを介して出力回路４２ａに接続されている。 Next, an outline of the output circuit 42a of the ROM 12b will be described.
As shown in FIG. 13B, the ROM cell CMa0 includes a ROM cell CMa00 including transistors T5 and T6 and a ROM cell CMa01 including transistors T3 and T4. Similarly, the ROM cell CMa1 has a ROM cell CMa10 including transistors T5 and T6 and a ROM cell CMa11 including transistors T3 and T4. The ROM cells CMa01 and CMa11 are connected to the output circuit 42a via the bit line pair BLa0 and BLa0x, and the ROM cells CMa00 and CMa10 are connected to the output circuit 42a via the bit line pair BLa1 and BLa1x.

出力回路４２ａは、カラムセレクタ６１とセンスアンプ６２を有している。
カラムセレクタ６１は、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂとＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂを有している。ＮＭＯＳトランジスタＴＮ０ａの第１端子は第１のビット線ＢＬａ０に接続され、トランジスタＴＮ０ａの第２端子はデータ線ＤＬに接続されている。同様に、ＮＭＯＳトランジスタＴＮ０ｂの第１端子は第１の反転ビット線ＢＬａ０ｘに接続され、トランジスタＴＮ０ｂの第２端子は反転データ線ＤＬｘに接続されている。ＰＭＯＳトランジスタＴＰ０ａの第１端子は第２のビット線ＢＬａ１に接続され、トランジスタＴＰ０ａの第２端子はデータ線ＤＬに接続されている。同様に、ＰＭＯＳトランジスタＴＰ０ｂの第１端子は第２の反転ビット線ＢＬａ１ｘに接続され、トランジスタＴＰ０ｂの第２端子は反転データ線ＤＬｘに接続されている。 The output circuit 42 a has a column selector 61 and a sense amplifier 62.
The column selector 61 includes PMOS transistors TP0a and TP0b and NMOS transistors TN0a and TN0b. The first terminal of the NMOS transistor TN0a is connected to the first bit line BLa0, and the second terminal of the transistor TN0a is connected to the data line DL. Similarly, the first terminal of the NMOS transistor TN0b is connected to the first inverted bit line BLa0x, and the second terminal of the transistor TN0b is connected to the inverted data line DLx. The first terminal of the PMOS transistor TP0a is connected to the second bit line BLa1, and the second terminal of the transistor TP0a is connected to the data line DL. Similarly, the first terminal of the PMOS transistor TP0b is connected to the second inverted bit line BLa1x, and the second terminal of the transistor TP0b is connected to the inverted data line DLx.

ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂのゲート端子には第１のカラム選択信号ＲＣ０が供給される。ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂは、第１のカラム選択信号ＲＣ０に応答してオンオフし、第１のビット線対ＢＬａ０，ＢＬａ０ｘとデータ線対ＤＬ，ＤＬｘを接離する。同様に、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂのゲート端子には第２のカラム選択信号ＲＣ１が供給される。ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂは、第２のカラム選択信号ＲＣ１に応答してオンオフし、第２のビット線対ＢＬａ１，ＢＬａ１ｘとデータ線対ＤＬ，ＤＬｘを接離する。   The first column selection signal RC0 is supplied to the gate terminals of the NMOS transistors TN0a and TN0b. The NMOS transistors TN0a and TN0b are turned on / off in response to the first column selection signal RC0, and connect and separate the first bit line pair BLa0 and BLa0x from the data line pair DL and DLx. Similarly, the second column selection signal RC1 is supplied to the gate terminals of the PMOS transistors TP0a and TP0b. The PMOS transistors TP0a and TP0b are turned on / off in response to the second column selection signal RC1, and connect and separate the second bit line pair BLa1 and BLa1x from the data line pair DL and DLx.

センスアンプ６２は、データ線対ＤＬ，ＤＬｘに接続されている。センスアンプ６２はデータの読み出し時に活性化される。
例えばワード線ＷＬ０が活性化されると、第１のビット線対ＢＬａ０，ＢＬａ０ｘの電位は、ＲＯＭセルＣＭａ００に設定されたデータに応じて変化する。同様に、第２のビット線対ＢＬａ１，ＢＬａ１ｘの電位は、ＲＯＭセルＣＭａ０１に設定された電位に応じて変化する。図１３（ｂ）に示す設定の場合、活性化したワード線ＷＬ０によってオンしたトランジスタＴ３，Ｔ６により、第１のビット線ＢＬａ０と第２の反転ビット線ＢＬａ１ｘの電位がプリチャージレベルから低下する。 The sense amplifier 62 is connected to the data line pair DL, DLx. The sense amplifier 62 is activated when data is read.
For example, when the word line WL0 is activated, the potential of the first bit line pair BLa0, BLa0x changes according to the data set in the ROM cell CMa00. Similarly, the potential of the second bit line pair BLa1 and BLa1x changes according to the potential set in the ROM cell CMa01. In the case of the setting shown in FIG. 13B, the potentials of the first bit line BLa0 and the second inverted bit line BLa1x are lowered from the precharge level by the transistors T3 and T6 which are turned on by the activated word line WL0.

例えば第１のカラム選択信号ＲＣ０が活性化すると、第１のカラム選択信号ＲＣ０に応答してオンしたＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂにより、第１のビット線対ＢＬａ０，ＢＬａ０ｘとデータ線対ＤＬ，ＤＬｘが互いに接続される。   For example, when the first column selection signal RC0 is activated, the first bit line pair BLa0, BLa0x and the data line pair DL, DLx are set by the NMOS transistors TN0a, TN0b which are turned on in response to the first column selection signal RC0. Connected to each other.

データ線対ＤＬ，ＤＬｘの電位は、接続されるビット線対ＢＬａ０，ＢＬａ０ｘの電位に応じて変化する。センスアンプ６２は、データ線対ＤＬ，ＤＬｘの電位差を増幅し、その電位差に応じたレベルのデータ信号ＤＯを出力する。   The potential of the data line pair DL, DLx changes according to the potential of the bit line pair BLa0, BLa0x to be connected. The sense amplifier 62 amplifies the potential difference between the data line pair DL and DLx, and outputs a data signal DO of a level corresponding to the potential difference.

図１３（ａ）に示すＳＲＡＭ１２ａの場合、データ保持特性のために、トランジスタＴ５，Ｔ６と比べてトランジスタＴ３，Ｔ４の駆動能力が大きく形成される。一般的に、ＭＯＳトランジスタの駆動能力は、ゲート長が長いほど、ゲート幅が狭いほど、小さい。言い換えると、ＭＯＳトランジスタの駆動能力は、ゲート長が短いほど、ゲート幅が広いほど、大きい。つまり、トランジスタＴ３，Ｔ４は、トランジスタＴ５，Ｔ６と比べ、ゲート長を短くすることとゲート幅を広くすることの少なくとも一方が設定される。   In the case of the SRAM 12a shown in FIG. 13A, the driving capability of the transistors T3 and T4 is formed larger than that of the transistors T5 and T6 due to data retention characteristics. In general, the driving capability of a MOS transistor is smaller as the gate length is longer and the gate width is narrower. In other words, the driving capability of the MOS transistor is larger as the gate length is shorter and the gate width is wider. That is, at least one of shortening the gate length and widening the gate width of the transistors T3 and T4 is set as compared with the transistors T5 and T6.

図１３（ｂ）に示すＲＯＭセルＣＭａ０，ＣＭａ１に含まれるトランジスタＴ１〜Ｔ６は、図１３（ａ）に示すＳＲＡＭセルＣＳａ０，ＣＳａ１に含まれるトランジスタＴ１〜Ｔ６と同じ形状に形成されている。したがって、トランジスタＴ３がオンしてから、ビット線ＢＬａ０の電荷を放電して低電位電圧ＶＳＳレベルとするまでに要する時間（放電時間）は、トランジスタＴ６の放電時間よりも短い。つまり、トランジスタＴ３は、トランジスタＴ６による反転ビット線ＢＬａ１ｘの電位変化よりも早く、ビット線ＢＬａ０の電位を変化させる。   Transistors T1 to T6 included in the ROM cells CMa0 and CMa1 illustrated in FIG. 13B are formed in the same shape as the transistors T1 to T6 included in the SRAM cells CSa0 and CSa1 illustrated in FIG. Therefore, the time (discharge time) required from when the transistor T3 is turned on until the charge of the bit line BLa0 is discharged to the low potential voltage VSS level is shorter than the discharge time of the transistor T6. That is, the transistor T3 changes the potential of the bit line BLa0 earlier than the potential change of the inverted bit line BLa1x by the transistor T6.

第１のビット線対ＢＬａ０，ＢＬａ０ｘは、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂによりデータ線対ＤＬ，ＤＬｘに接続される。第２のビット線対ＢＬａ１，ＢＬａ１ｘは、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂによりデータ線対ＤＬ，ＤＬｘに接続される。ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂによりデータ線対ＤＬ，ＤＬｘに接続されるビット線対ＢＬａ０，ＢＬａ０ｘを、駆動能力の高いトランジスタＴ３，Ｔ４により駆動することで、データ線対ＤＬ，ＤＬｘの電位変化のタイミングを、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂの場合における電位変化のタイミングに近づける。つまり、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂを介したデータの読み出しに要する時間と、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂを介したデータの読み出しに要する時間との差を少なくする。   The first bit line pair BLa0, BLa0x is connected to the data line pair DL, DLx by NMOS transistors TN0a, TN0b. The second bit line pair BLa1, BLa1x is connected to the data line pair DL, DLx by PMOS transistors TP0a, TP0b. By driving the bit line pair BLa0, BLa0x connected to the data line pair DL, DLx by the NMOS transistors TN0a, TN0b by the transistors T3, T4 having high driving capability, the potential change timing of the data line pair DL, DLx can be determined. The timing of the potential change in the case of the PMOS transistors TP0a and TP0b is approached. That is, the difference between the time required for reading data via the PMOS transistors TP0a and TP0b and the time required for reading data via the NMOS transistors TN0a and TN0b is reduced.

図１５は、ＳＲＡＭ１２ａの４対のビット線に対応するカラムセレクタ５１とセンスアンプ５２のレイアウトの一例を示す。カラムセレクタ５１及びセンスアンプ５２の構成を、図１６に示す回路図にしたがって説明する。   FIG. 15 shows an example of the layout of the column selector 51 and the sense amplifier 52 corresponding to the four pairs of bit lines of the SRAM 12a. The configuration of the column selector 51 and the sense amplifier 52 will be described with reference to the circuit diagram shown in FIG.

カラムセレクタ５１は、４ビットのリード用カラム選択信号ＲＣ０〜ＲＣ３に応じて、ビット線対ＢＬａ０，ＢＬａ０ｘ〜ＢＬ３，ＢＬａ３ｘのうちの一対を選択する。そして、カラムセレクタ５１は、選択した一対のビット線をリード用データ線対ＲＤＬ，ＲＤＬｘに接続する。また、カラムセレクタ５１は、４ビットのライト用カラム選択信号ＷＣ０〜ＷＣ３に応じて、ビット線対ＢＬａ０，ＢＬａ０ｘ〜ＢＬ３，ＢＬａ３ｘのうちの一対を選択する。そして、カラムセレクタ５１は、選択した一対のビット線をライト用データ線に接続する。   The column selector 51 selects a pair of the bit line pairs BLa0, BLa0x to BL3, BLa3x according to the 4-bit read column selection signals RC0 to RC3. The column selector 51 connects the selected pair of bit lines to the read data line pair RDL, RDLx. Further, the column selector 51 selects a pair of the bit line pairs BLa0, BLa0x to BL3, BLa3x according to the 4-bit write column selection signals WC0 to WC3. The column selector 51 connects the selected pair of bit lines to the write data line.

カラムセレクタ５１は、ＰＭＯＳトランジスタＴＰ０ａ〜ＴＰ３ａ，ＴＰ０ｂ〜ＴＰ３ｂとＮＭＯＳトランジスタＴＮ０ａ〜ＴＮ３ａ，ＴＮ０ｂ〜ＴＮ３ｂを有している。
ビット線ＢＬａ０〜ＢＬａ３は、ＰＭＯＳトランジスタＴＰ０ａ〜ＴＰ３ａのソース端子と、ＮＭＯＳトランジスタＴＮ０ａ〜ＴＮ３ａのドレイン端子に接続されている。反転ビット線ＢＬａ０ｘ〜ＢＬａ３ｘは、ＰＭＯＳトランジスタＴＰ０ｂ〜ＴＰ３ｂのソース端子と、ＮＭＯＳトランジスタＴＮ０ｂ〜ＴＮ３ｂのドレイン端子に接続されている。 The column selector 51 includes PMOS transistors TP0a to TP3a and TP0b to TP3b and NMOS transistors TN0a to TN3a and TN0b to TN3b.
The bit lines BLa0 to BLa3 are connected to the source terminals of the PMOS transistors TP0a to TP3a and the drain terminals of the NMOS transistors TN0a to TN3a. The inverted bit lines BLa0x to BLa3x are connected to the source terminals of the PMOS transistors TP0b to TP3b and the drain terminals of the NMOS transistors TN0b to TN3b.

ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂのゲート端子にはリード用カラム選択信号ＲＣ０が供給される。ＰＭＯＳトランジスタＴＰ１ａ，ＴＰ１ｂのゲート端子にはリード用カラム選択信号ＲＣ１が供給される。ＰＭＯＳトランジスタＴＰ２ａ，ＴＰ２ｂのゲート端子にはリード用カラム選択信号ＲＣ２が供給される。ＰＭＯＳトランジスタＴＰ３ａ，ＴＰ３ｂのゲート端子にはリード用カラム選択信号ＲＣ３が供給される。   A read column selection signal RC0 is supplied to the gate terminals of the PMOS transistors TP0a and TP0b. A read column selection signal RC1 is supplied to the gate terminals of the PMOS transistors TP1a and TP1b. A read column selection signal RC2 is supplied to the gate terminals of the PMOS transistors TP2a and TP2b. A read column selection signal RC3 is supplied to the gate terminals of the PMOS transistors TP3a and TP3b.

ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂのゲート端子にはライト用カラム選択信号ＷＣ０が供給される。ＮＭＯＳトランジスタＴＮ１ａ，ＴＮ１ｂのゲート端子にはライト用カラム選択信号ＷＣ１が供給される。ＮＭＯＳトランジスタＴＮ２ａ，ＴＮ２ｂのゲート端子にはライト用カラム選択信号ＷＣ２が供給される。ＮＭＯＳトランジスタＴＮ３ａ，ＴＮ３ｂのゲート端子にはライト用カラム選択信号ＷＣ３が供給される。   A write column selection signal WC0 is supplied to the gate terminals of the NMOS transistors TN0a and TN0b. A write column selection signal WC1 is supplied to the gate terminals of the NMOS transistors TN1a and TN1b. A write column selection signal WC2 is supplied to the gate terminals of the NMOS transistors TN2a and TN2b. A write column selection signal WC3 is supplied to the gate terminals of the NMOS transistors TN3a and TN3b.

ＰＭＯＳトランジスタＴＰ０ａ〜ＴＰ３ａのドレイン端子はリード用データ線ＲＤＬを介してセンスアンプ５２に接続されている。ＰＭＯＳトランジスタＴＰ０ｂ〜ＴＰ３ｂのドレイン端子はリード用反転データ線ＲＤＬｘを介してセンスアンプ５２に接続されている。なお、図示しないが、ＮＭＯＳトランジスタＴＮ０ａ〜ＴＮ３ａのソース端子はライト用データ線ＷＤＬを介してライトアンプに接続され、ＮＭＯＳトランジスタＴＮ０ｂ〜ＴＮ３ｂのソース端子はライト用反転データ線ＷＤＬｘを介してライトアンプに接続される。   The drain terminals of the PMOS transistors TP0a to TP3a are connected to the sense amplifier 52 via the read data line RDL. The drain terminals of the PMOS transistors TP0b to TP3b are connected to the sense amplifier 52 via the read inverted data line RDLx. Although not shown, the source terminals of the NMOS transistors TN0a to TN3a are connected to the write amplifier via the write data line WDL, and the source terminals of the NMOS transistors TN0b to TN3b are connected to the write amplifier via the write inverted data line WDLx. Connected.

センスアンプ５２は、ＰＭＯＳトランジスタＴＰ１１〜ＴＰ１４と、ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１６を有している。
トランジスタＴＰ１１〜ＴＰ１４のソース端子は高電位配線ＶＤＤに接続されている。トランジスタＴＰ１１のドレイン端子はＮＭＯＳトランジスタＴＮ１１のドレイン端子に接続され、トランジスタＴＰ１１のゲート端子はＮＭＯＳトランジスタＴＮ１１のゲート端子に接続されている。トランジスタＴＰ１２のドレイン端子はＮＭＯＳトランジスタＴＮ１２のドレイン端子に接続され、トランジスタＴＰ１２のゲート端子はＮＭＯＳトランジスタＴＮ１２のゲート端子に接続されている。トランジスタＴＰ１３のドレイン端子はＮＭＯＳトランジスタＴＮ１３のドレイン端子に接続され、トランジスタＴＰ１３のゲート端子はＮＭＯＳトランジスタＴＮ１３のゲート端子に接続されている。トランジスタＴＰ１４のドレイン端子はＮＭＯＳトランジスタＴＮ１４のドレイン端子に接続され、トランジスタＴＰ１４のゲート端子はＮＭＯＳトランジスタＴＮ１４のゲート端子に接続されている。 The sense amplifier 52 includes PMOS transistors TP11 to TP14 and NMOS transistors TN11 to TN16.
The source terminals of the transistors TP11 to TP14 are connected to the high potential wiring VDD. The drain terminal of the transistor TP11 is connected to the drain terminal of the NMOS transistor TN11, and the gate terminal of the transistor TP11 is connected to the gate terminal of the NMOS transistor TN11. The drain terminal of the transistor TP12 is connected to the drain terminal of the NMOS transistor TN12, and the gate terminal of the transistor TP12 is connected to the gate terminal of the NMOS transistor TN12. The drain terminal of the transistor TP13 is connected to the drain terminal of the NMOS transistor TN13, and the gate terminal of the transistor TP13 is connected to the gate terminal of the NMOS transistor TN13. The drain terminal of the transistor TP14 is connected to the drain terminal of the NMOS transistor TN14, and the gate terminal of the transistor TP14 is connected to the gate terminal of the NMOS transistor TN14.

トランジスタＴＮ１１〜ＴＮ１４のソース端子は互いに接続されるとともに、トランジスタＴＮ１５，ＴＮ１６のドレイン端子に接続されている。トランジスタＴＮ１５，ＴＮ１６のソース端子は低電位配線ＶＳＳに接続されている。トランジスタＴＮ１５，ＴＮ１６のゲート端子には活性化信号ＳＡＡが供給される。   The source terminals of the transistors TN11 to TN14 are connected to each other and to the drain terminals of the transistors TN15 and TN16. The source terminals of the transistors TN15 and TN16 are connected to the low potential wiring VSS. An activation signal SAA is supplied to the gate terminals of the transistors TN15 and TN16.

図１７は、ＲＯＭ１２ｂのカラムセレクタ６１とセンスアンプ６２のレイアウトの一例を示す。このＲＯＭ１２ｂのカラムセレクタ及びセンスアンプは、図１５に示すＳＲＡＭ１２ａのカラムセレクタ５１及びセンスアンプ５２のための基本セルを用いて形成される。したがって、カラムセレクタ６１及びセンスアンプ６２に含まれる各素子について、ＳＲＡＭ１２ａの場合と同じ符号を付し、構成例を図１８に示す回路図にしたがって説明する。   FIG. 17 shows an example of the layout of the column selector 61 and the sense amplifier 62 of the ROM 12b. The column selector and the sense amplifier of the ROM 12b are formed using basic cells for the column selector 51 and the sense amplifier 52 of the SRAM 12a shown in FIG. Therefore, the elements included in the column selector 61 and the sense amplifier 62 are denoted by the same reference numerals as those of the SRAM 12a, and a configuration example will be described with reference to a circuit diagram shown in FIG.

カラムセレクタ６１は、８ビットのカラム選択信号ＲＣ０〜ＲＣ７に応じて、ビット線対ＢＬａ０，ＢＬａ０ｘ〜ＢＬａ７，ＢＬａ７ｘのうちの一対を選択する。そして、カラムセレクタは、選択した一対のビット線をデータ線対ＤＬ，ＤＬｘに接続する。   The column selector 61 selects a pair of bit line pairs BLa0, BLa0x to BLa7, BLa7x in response to 8-bit column selection signals RC0 to RC7. The column selector connects the selected pair of bit lines to the data line pair DL, DLx.

カラムセレクタ６１は、ＰＭＯＳトランジスタＴＰ０ａ〜ＴＰ３ａ，ＴＰ０ｂ〜ＴＰ３ｂとＮＭＯＳトランジスタＴＮ０ａ〜ＴＮ３ａ，ＴＮ０ｂ〜ＴＮ３ｂを有している。
奇数番目のビット線ＢＬａ１，ＢＬａ３，ＢＬａ５，ＢＬａ７は、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ１ａ，ＴＰ２ａ，ＴＰ３ａのソース端子に接続されている。偶数番目のビット線ＢＬａ０，ＢＬａ２，ＢＬａ４，ＢＬａ６は、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ１ａ，ＴＮ２ａ，ＴＮ３ａのドレイン端子に接続されている。奇数番目の反転ビット線ＢＬａ１ｘ〜ＢＬａ７ｘは、ＰＭＯＳトランジスタＴＰ０ｂ〜ＴＰ３ｂのソース端子に接続されている。偶数番目の反転ビット線ＢＬａ０ｘ〜ＢＬａ６ｘは、ＮＭＯＳトランジスタＴＮ０ｂ〜ＴＮ３ｂのドレイン端子に接続されている。 The column selector 61 includes PMOS transistors TP0a to TP3a and TP0b to TP3b and NMOS transistors TN0a to TN3a and TN0b to TN3b.
The odd-numbered bit lines BLa1, BLa3, BLa5, and BLa7 are connected to the source terminals of the PMOS transistors TP0a, TP1a, TP2a, and TP3a. The even-numbered bit lines BLa0, BLa2, BLa4, and BLa6 are connected to the drain terminals of the NMOS transistors TN0a, TN1a, TN2a, and TN3a. The odd-numbered inverted bit lines BLa1x to BLa7x are connected to the source terminals of the PMOS transistors TP0b to TP3b. The even-numbered inverted bit lines BLa0x to BLa6x are connected to the drain terminals of the NMOS transistors TN0b to TN3b.

ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂのゲート端子にはカラム選択信号ＲＣ１が供給される。ＰＭＯＳトランジスタＴＰ１ａ，ＴＰ１ｂのゲート端子にはカラム選択信号ＲＣ３が供給される。ＰＭＯＳトランジスタＴＰ２ａ，ＴＰ２ｂのゲート端子にはカラム選択信号ＲＣ５が供給される。ＰＭＯＳトランジスタＴＰ３ａ，ＴＰ３ｂのゲート端子にはカラム選択信号ＲＣ７が供給される。   A column selection signal RC1 is supplied to the gate terminals of the PMOS transistors TP0a and TP0b. A column selection signal RC3 is supplied to the gate terminals of the PMOS transistors TP1a and TP1b. A column selection signal RC5 is supplied to the gate terminals of the PMOS transistors TP2a and TP2b. A column selection signal RC7 is supplied to the gate terminals of the PMOS transistors TP3a and TP3b.

ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂのゲート端子にはカラム選択信号ＲＣ０が供給される。ＮＭＯＳトランジスタＴＮ１ａ，ＴＮ１ｂのゲート端子にはカラム選択信号ＲＣ２が供給される。ＮＭＯＳトランジスタＴＮ２ａ，ＴＮ２ｂのゲート端子にはカラム選択信号ＲＣ４が供給される。ＮＭＯＳトランジスタＴＮ３ａ，ＴＮ３ｂのゲート端子にはカラム選択信号ＲＣ６が供給される。   A column selection signal RC0 is supplied to the gate terminals of the NMOS transistors TN0a and TN0b. A column selection signal RC2 is supplied to the gate terminals of the NMOS transistors TN1a and TN1b. A column selection signal RC4 is supplied to the gate terminals of the NMOS transistors TN2a and TN2b. A column selection signal RC6 is supplied to the gate terminals of the NMOS transistors TN3a and TN3b.

ＰＭＯＳトランジスタＴＰ０ａ〜ＴＰ３ａのドレイン端子とＮＭＯＳトランジスタＴＮ０ａ〜ＴＮ３ａのソース端子はデータ線ＤＬを介してセンスアンプ６２に接続されている。ＰＭＯＳトランジスタＴＰ０ｂ〜ＴＰ３ｂのドレイン端子とＮＭＯＳトランジスタＴＮ０ｂ〜ＴＮ３ｂのソース端子は反転データ線ＲＤＬｘを介してセンスアンプ６２に接続されている。   The drain terminals of the PMOS transistors TP0a to TP3a and the source terminals of the NMOS transistors TN0a to TN3a are connected to the sense amplifier 62 via the data line DL. The drain terminals of the PMOS transistors TP0b to TP3b and the source terminals of the NMOS transistors TN0b to TN3b are connected to the sense amplifier 62 via the inverted data line RDLx.

センスアンプ６２は、ＰＭＯＳトランジスタＴＰ１１〜ＴＰ１４と、ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１６を有している。なお、センスアンプ６２に含まれる各トランジスタに対する配線の接続は、図１６に示すＳＲＡＭ１２ａに含まれるセンスアンプ５２の接続と同じであるため、説明を省略する。   The sense amplifier 62 includes PMOS transistors TP11 to TP14 and NMOS transistors TN11 to TN16. Note that the connection of wiring to each transistor included in the sense amplifier 62 is the same as the connection of the sense amplifier 52 included in the SRAM 12a shown in FIG.

次に、ＳＲＡＭ１２ａの制御回路３１ａ，３１ｂと入出力回路３２ａ，３２ｂを説明する。なお、制御回路３１ａ，３１ｂは互いに同じ構成であり、入出力回路３２ａ，３２ｂは互いに同じ構成である。したがって、制御回路３１ａと入出力回路３２ａを図１９にしたがって説明する。   Next, the control circuits 31a and 31b and the input / output circuits 32a and 32b of the SRAM 12a will be described. The control circuits 31a and 31b have the same configuration, and the input / output circuits 32a and 32b have the same configuration. Therefore, the control circuit 31a and the input / output circuit 32a will be described with reference to FIG.

制御回路３１ａは、ラッチ回路１０１〜１０４を有している。
ラッチ回路１０１は、ラッチ制御信号ＬＣに応答してロウアドレスＲＡをラッチし、ラッチレベルと等しい内部ロウアドレスＩＲＡを出力する。ラッチ回路１０２は、ラッチ制御信号ＬＣに応答してカラムアドレスＣＡをラッチし、ラッチレベルと等しい内部カラムアドレスＩＣＡを出力する。ラッチ回路１０３は、チップイネーブル信号ＣＥをラッチし、ラッチレベルと等しいレベルの信号を出力する。論理回路１０５は、ラッチ回路１０３の出力信号とクロック信号ＣＬＫに基づいて、ラッチ回路１０３の出力信号がＨレベルのときに所定レベル（例えばＬレベル）の信号を出力し、ラッチ回路１０３の出力信号がＬレベルのときにクロック信号ＣＬＫと等しいレベルの信号を出力する。チョッパ回路１０６は、論理回路１０５の出力信号の立ち上がりエッジを検出してパルス状の信号を出力する。バッファ回路１０７は、チョッパ回路１０６にて生成されたパルス状の信号を増幅した内部チップイネーブル信号ＩＣＥを出力する。ラッチ回路１０４は、ラッチ制御信号ＬＣに応答してライトイネーブル信号ＷＥをラッチし、ラッチレベルと等しい内部ライトイネーブル信号ＩＷＥを出力する。 The control circuit 31a includes latch circuits 101 to 104.
The latch circuit 101 latches the row address RA in response to the latch control signal LC, and outputs an internal row address IRA equal to the latch level. The latch circuit 102 latches the column address CA in response to the latch control signal LC, and outputs an internal column address ICA equal to the latch level. The latch circuit 103 latches the chip enable signal CE and outputs a signal having a level equal to the latch level. Based on the output signal of the latch circuit 103 and the clock signal CLK, the logic circuit 105 outputs a signal of a predetermined level (for example, L level) when the output signal of the latch circuit 103 is H level, and the output signal of the latch circuit 103 When L is at the L level, a signal having a level equal to that of the clock signal CLK is output. The chopper circuit 106 detects the rising edge of the output signal of the logic circuit 105 and outputs a pulse signal. The buffer circuit 107 outputs an internal chip enable signal ICE obtained by amplifying the pulse signal generated by the chopper circuit 106. The latch circuit 104 latches the write enable signal WE in response to the latch control signal LC, and outputs an internal write enable signal IWE equal to the latch level.

行デコーダ１０８は、内部チップイネーブル信号ＩＣＥに応答して活性化し、内部ロウアドレスＩＲＡに応じたワード線ＷＬを活性化する。バッファ回路１０９は、内部チップイネーブル信号ＩＣＥに基づいて、ビット線チャージ制御信号ＰＣＢを出力する。論理回路１１０は、内部チップイネーブル信号ＩＣＥと内部ライトイネーブル信号ＩＷＥに基づいて、例えば内部チップイネーブル信号ＩＣＥがＨレベル且つ内部ライトイネーブル信号ＩＷＥがＨレベルのとき（リード動作時）に、内部カラムアドレスＩＣＡと等しい信号を出力する。列デコーダ１１１は、論理回路１１０の出力信号、即ち内部カラムアドレスＩＣＡに応じたリード用カラム選択信号ＲＣを出力する。論理回路１１２は、内部チップイネーブル信号ＩＣＥと内部ライトイネーブル信号ＩＷＥに基づいて、例えば内部チップイネーブル信号ＩＣＥがＨレベル且つ内部ライトイネーブル信号ＩＷＥがＬレベルのとき（ライト動作時）に、内部カラムアドレスＩＣＡと等しい信号を出力する。列デコーダ１１３は、論理回路１１２の出力信号、即ち内部カラムアドレスＩＣＡに応じたライト用カラム選択信号ＷＣを出力する。   The row decoder 108 is activated in response to the internal chip enable signal ICE, and activates the word line WL corresponding to the internal row address IRA. The buffer circuit 109 outputs a bit line charge control signal PCB based on the internal chip enable signal ICE. Based on the internal chip enable signal ICE and the internal write enable signal IWE, the logic circuit 110, for example, when the internal chip enable signal ICE is at the H level and the internal write enable signal IWE is at the H level (during a read operation), Outputs a signal equal to ICA. The column decoder 111 outputs an output signal of the logic circuit 110, that is, a read column selection signal RC corresponding to the internal column address ICA. Based on the internal chip enable signal ICE and the internal write enable signal IWE, the logic circuit 112, for example, when the internal chip enable signal ICE is at the H level and the internal write enable signal IWE is at the L level (during a write operation), Outputs a signal equal to ICA. The column decoder 113 outputs an output signal of the logic circuit 112, that is, a write column selection signal WC corresponding to the internal column address ICA.

バッファ回路１１４は、内部チップイネーブル信号ＩＣＥを増幅してラッチ制御信号ＬＣ２を出力する。パルス伸長回路１１５は、内部チップイネーブル信号ＩＣＥのパルス幅を伸長したデータ線チャージ制御信号ＰＣＤを出力する。論理回路１１６は、内部チップイネーブル信号ＩＣＥと内部ライトイネーブル信号ＩＷＥに基づいて、例えば内部チップイネーブル信号ＩＣＥがＨレベル且つ内部ライトイネーブル信号ＩＷＥがＨレベルのとき（リード動作時）に、所定レベル（例えばＨレベル）の信号を出力する。チョッパ回路１１７は、論理回路１１６の出力信号の立ち上がりエッジを検出してパルス状のアンプ制御信号ＣＡＭを出力する。論理回路１１８は、内部チップイネーブル信号ＩＣＥ、内部ライトイネーブル信号ＩＷＥに基づいて、例えば内部チップイネーブル信号ＩＣＥがＨレベルかつ内部ライトイネーブル信号ＩＷＥがＬレベルのとき（ライト動作時）に、所定レベル（例えばＨレベル）の信号を出力する。バッファ回路１１９は、論理回路１１８の出力信号を増幅したライト制御信号ＣＷを出力する。   The buffer circuit 114 amplifies the internal chip enable signal ICE and outputs a latch control signal LC2. The pulse extension circuit 115 outputs a data line charge control signal PCD obtained by extending the pulse width of the internal chip enable signal ICE. Based on the internal chip enable signal ICE and the internal write enable signal IWE, the logic circuit 116, for example, when the internal chip enable signal ICE is at the H level and the internal write enable signal IWE is at the H level (during a read operation), For example, an H level signal is output. The chopper circuit 117 detects the rising edge of the output signal of the logic circuit 116 and outputs a pulsed amplifier control signal CAM. The logic circuit 118 is based on the internal chip enable signal ICE and the internal write enable signal IWE, for example, when the internal chip enable signal ICE is at the H level and the internal write enable signal IWE is at the L level (during a write operation), For example, an H level signal is output. The buffer circuit 119 outputs a write control signal CW obtained by amplifying the output signal of the logic circuit 118.

入出力回路３２ａのラッチ回路１２０は、ラッチ制御信号ＬＣ２に応答して入力データＤＩをラッチし、そのラッチレベルをマスク信号ＤＭによりマスクして生成したライトデータを出力する。ライト回路１２１は、ライト制御信号ＣＷに応答して活性化し、ライトデータに応じてライト用データ線対ＷＤＬ、ＷＤＬｘのレベルを変更する。アンプ１２２は、データ線チャージ制御信号ＰＣＤに応答してデータ線対を所定レベルにプリチャージする。また、アンプ１２２は、アンプ制御信号に応答して活性化し、データ線対の振幅を増幅する。カラムセレクタ１２３は、ライト用カラム選択信号ＷＣに応答して一対のビット線をライト用データ線対ＷＤＬ、ＷＤＬｘに接続する。その選択されたビット線対と、活性化されたワード線ＷＬとに接続されたＳＲＡＭセルは、ビット線対のレベルに応じたデータを記憶する。   The latch circuit 120 of the input / output circuit 32a latches the input data DI in response to the latch control signal LC2, and outputs the write data generated by masking the latch level with the mask signal DM. The write circuit 121 is activated in response to the write control signal CW, and changes the level of the write data line pair WDL, WDLx according to the write data. The amplifier 122 precharges the data line pair to a predetermined level in response to the data line charge control signal PCD. The amplifier 122 is activated in response to the amplifier control signal, and amplifies the amplitude of the data line pair. The column selector 123 connects the pair of bit lines to the write data line pair WDL, WDLx in response to the write column selection signal WC. The SRAM cell connected to the selected bit line pair and the activated word line WL stores data corresponding to the level of the bit line pair.

ビット線チャージ回路１２４は、ビット線チャージ制御信号ＰＣＢに応答してビット線対を所定レベルにプリチャージする。リード動作時、活性化されたワード線ＷＬに接続されたＳＲＡＭセルは、プリチャージされたビット線対の電位を、記憶したデータに応じて変化させる。カラムセレクタ１２３は、リード用カラム選択信号ＲＣに応答して一対のビット線をデータ線対に接続する。接続されたデータ線対の電位は、ビット線対の電位変化に応じて変化する。アンプ１２２は、アンプ制御信号ＣＡＭに応答して活性化し、データ線対の振幅を増幅し、そのデータ線対の電位に応じた出力データＤＯを出力する。   The bit line charge circuit 124 precharges the bit line pair to a predetermined level in response to the bit line charge control signal PCB. During a read operation, the SRAM cell connected to the activated word line WL changes the potential of the precharged bit line pair according to the stored data. The column selector 123 connects the pair of bit lines to the data line pair in response to the read column selection signal RC. The potential of the connected data line pair changes according to the potential change of the bit line pair. The amplifier 122 is activated in response to the amplifier control signal CAM, amplifies the amplitude of the data line pair, and outputs output data DO corresponding to the potential of the data line pair.

また、ＳＲＡＭ１２ａの制御回路３１ａは、パルス伸長回路１２５を有している。なお、このパルス伸長回路１２５は、ＲＯＭを形成した場合に利用される。
次に、ＲＯＭ１２ｂの制御回路４１ａ，４１ｂと出力回路４２ａ，４２ｂを説明する。なお、制御回路４１ａ，４１ｂは互いに同じ構成であり、出力回路４２ａ，４２ｂは互いに同じ構成である。したがって、制御回路４１ａと出力回路４２ａを図２０にしたがって説明する。 The control circuit 31a of the SRAM 12a has a pulse expansion circuit 125. The pulse expansion circuit 125 is used when a ROM is formed.
Next, the control circuits 41a and 41b and the output circuits 42a and 42b of the ROM 12b will be described. The control circuits 41a and 41b have the same configuration, and the output circuits 42a and 42b have the same configuration. Therefore, the control circuit 41a and the output circuit 42a will be described with reference to FIG.

なお、ＳＲＡＭ１２ａの場合と異なる部分について説明する。
チョッパ回路１０６の出力端子はパルス伸長回路１２５の入力端子に接続され、パルス伸長回路１２５の出力端子はバッファ回路１０７の入力端子に接続されている。パルス伸長回路１２５は、チョッパ回路１０６の出力信号のパルス幅を伸長した信号を出力する。したがって、バッファ回路１０７から出力される内部チップイネーブル信号ＩＣＥは、ＳＲＡＭ１２ａにおける内部チップイネーブル信号ＩＣＥのパルス幅よりも長い。 Note that different parts from the case of the SRAM 12a will be described.
The output terminal of the chopper circuit 106 is connected to the input terminal of the pulse expansion circuit 125, and the output terminal of the pulse expansion circuit 125 is connected to the input terminal of the buffer circuit 107. The pulse expansion circuit 125 outputs a signal obtained by extending the pulse width of the output signal of the chopper circuit 106. Therefore, the internal chip enable signal ICE output from the buffer circuit 107 is longer than the pulse width of the internal chip enable signal ICE in the SRAM 12a.

ラッチ回路１０４は、ラッチ制御信号ＬＣに応答して拡張アドレスＥＡをラッチし、ラッチしたレベルと等しいレベルの内部拡張アドレス信号ＩＥＡを出力する。拡張アドレスＥＡは、ＳＲＡＭ１２ａよりも記憶容量の大きなＲＯＭ１２ｂをアクセスするために用いられる。即ち、図４に示すＲＯＭ１２ｂの記憶容量は、図３に示すＳＲＡＭ１２ａの記憶容量の２倍である。したがって、ＳＲＡＭ１２ａをアクセスするために用いられるロウアドレスＲＡとカラムアドレスＣＡのビット数の合計値よりも１ビット分大きなビット数のアドレスが必要となる。この１ビット分のアドレスが拡張アドレスＥＡである。   The latch circuit 104 latches the extension address EA in response to the latch control signal LC, and outputs the internal extension address signal IEA having a level equal to the latched level. The extended address EA is used to access the ROM 12b having a larger storage capacity than the SRAM 12a. That is, the storage capacity of the ROM 12b shown in FIG. 4 is twice the storage capacity of the SRAM 12a shown in FIG. Therefore, an address having a bit number larger by one bit than the total value of the bit numbers of the row address RA and the column address CA used for accessing the SRAM 12a is required. This 1-bit address is the extended address EA.

論理回路１１０は、内部チップイネーブル信号ＩＣＥと内部拡張アドレス信号ＩＥＡに基づいて、例えば内部チップイネーブル信号ＩＣＥがＨレベルかつ内部拡張アドレス信号ＩＥＡがＨレベルのときに、内部カラムアドレスＩＣＡと等しい信号を出力する。列デコーダ１１１は、論理回路１１０の出力信号、即ち内部カラムアドレスＩＣＡに応じて、偶数番目の列を選択するためのカラム選択信号ＲＣ０，ＲＣ２，ＲＣ４，ＲＣ６を出力する。論理回路１１２は、内部チップイネーブル信号ＩＣＥと内部拡張アドレス信号ＩＥＡに基づいて、例えば信号ＩＣＥがＨレベル且つ信号ＩＥＡがＬレベルのときに、内部カラムアドレスＩＣＡと等しい信号を出力する。列デコーダ１１３は、論理回路１１２の出力信号、即ち内部カラムアドレスＩＣＡに応じて、奇数番目の列を選択するためのカラム選択信号ＲＣ１，ＲＣ３，ＲＣ５，ＲＣ７を出力する。   Based on the internal chip enable signal ICE and the internal extended address signal IEA, the logic circuit 110 outputs a signal equal to the internal column address ICA when the internal chip enable signal ICE is at H level and the internal extended address signal IEA is at H level, for example. Output. The column decoder 111 outputs column selection signals RC0, RC2, RC4, and RC6 for selecting even-numbered columns according to the output signal of the logic circuit 110, that is, the internal column address ICA. Based on the internal chip enable signal ICE and the internal extended address signal IEA, the logic circuit 112 outputs a signal equal to the internal column address ICA when the signal ICE is at H level and the signal IEA is at L level, for example. The column decoder 113 outputs column selection signals RC1, RC3, RC5, and RC7 for selecting odd-numbered columns according to the output signal of the logic circuit 112, that is, the internal column address ICA.

論理回路１１６は、１つの入力端子がプルアップ（高電位配線ＶＤＤに接続）される。論理回路１１６は、内部チップイネーブル信号ＩＣＥに基づいて、例えば内部チップイネーブル信号ＩＣＥがＨレベルのときに、所定レベル（例えばＨレベル）の信号を出力する。チョッパ回路１１７は、論理回路１１６の出力信号の立ち上がりエッジを検出してパルス状のアンプ制御信号ＣＡＭを出力する。   In the logic circuit 116, one input terminal is pulled up (connected to the high potential wiring VDD). Based on the internal chip enable signal ICE, the logic circuit 116 outputs a signal of a predetermined level (for example, H level) when the internal chip enable signal ICE is at H level, for example. The chopper circuit 117 detects the rising edge of the output signal of the logic circuit 116 and outputs a pulsed amplifier control signal CAM.

ＲＯＭ１２ｂにおいて、書き込み動作は行われない。したがって、書き込み動作に必要な回路は停止される。ＲＯＭ１２ｂにおいて、バッファ回路１１４、論理回路１１８、バッファ回路１１９、ラッチ回路１２０、ライト回路１２１は、利用されない。これらの回路１１４，１１８〜１２１に対する高電位配線ＶＤＤ及び低電位配線ＶＳＳのうちの少なくとも１つを形成しないようにすることで、ＲＯＭ１２ｂの消費電力を低減することが可能となる。   No writing operation is performed in the ROM 12b. Therefore, the circuit necessary for the write operation is stopped. In the ROM 12b, the buffer circuit 114, the logic circuit 118, the buffer circuit 119, the latch circuit 120, and the write circuit 121 are not used. By not forming at least one of the high potential wiring VDD and the low potential wiring VSS for these circuits 114 and 118 to 121, it is possible to reduce the power consumption of the ROM 12b.

なお、上記のＳＲＡＭ１２ａに含まれるメモリセルＣＳａ０〜ＣＳｂ１（図５参照）は、配線等の変更により、様々な機能のメモリとすることができる。
例えば、図２１（ａ）に示すように、ワード線に沿って配列された２個のメモリセルＣＳａ０，ＣＳｂ０（ＣＳａ１，ＣＳｂ１）の記憶ノードＮ１，Ｎ２を互いに接続する。このように接続されたメモリセルＣＳａ０，ＣＳｂ０（ＣＳａ１，ＣＳｂ１）は、図３に示す入出力回路３２ａ，３２ｂを介してデータの読み出しと書き込みを行うことが可能なメモリセル、所謂２ポートメモリセルとなる。また、図２１（ｂ）に示すように、ビット線に沿って配列された２個のメモリセルＣＳａ０，ＣＳａ１（ＣＳｂ０，ＣＳｂ１）の記憶ノードＮ１，Ｎ２を互いに接続する。このように接続されたメモリセルＣＳａ０，ＣＳａ１（ＣＳｂ０，ＣＳｂ１）は、ビット線ＢＬａ０を２個のトランジスタ（例えばＴ３）により駆動し、反転ビット線ＢＬａ０ｘを２個のトランジスタ（例えばＴ４）により駆動する。即ち、２個のメモリセルＣＳａ０，ＣＳａ１を接続することにより、高駆動能力のメモリセルとすることができる。また、図２１（ｃ）に示すように、ビット線に沿って配列された２個のメモリセルＣＳａ０，ＣＳａ１（ＣＳｂ０，ＣＳｂ１）の記憶ノードＮ１，Ｎ２を互いに接続するとともに、ワード線に沿って配列された２個のメモリセルＣＳａ０，ＣＳｂ０（ＣＳａ１，ＣＳｂ１）の記憶ノードを互いに接続する。このように接続された４個のメモリセルＣＳａ０〜ＣＳｂ１は、高駆動能力の２ポートメモリセルとなる。なお、ＳＲＡＭセルの接続は図２１（ａ）〜（ｃ）に示す接続に限定されるものではない。また、ＲＯＭセルを同様に接続することも可能である。 Note that the memory cells CSa0 to CSb1 (see FIG. 5) included in the SRAM 12a can be memories having various functions by changing wirings or the like.
For example, as shown in FIG. 21A, storage nodes N1 and N2 of two memory cells CSa0 and CSb0 (CSa1 and CSb1) arranged along a word line are connected to each other. The memory cells CSa0 and CSb0 (CSa1 and CSb1) connected in this way are memory cells that can read and write data via the input / output circuits 32a and 32b shown in FIG. 3, so-called two-port memory cells. It becomes. Further, as shown in FIG. 21B, the storage nodes N1 and N2 of the two memory cells CSa0 and CSa1 (CSb0 and CSb1) arranged along the bit line are connected to each other. In the memory cells CSa0 and CSa1 (CSb0 and CSb1) connected in this way, the bit line BLa0 is driven by two transistors (for example, T3), and the inverted bit line BLa0x is driven by two transistors (for example, T4). . That is, by connecting the two memory cells CSa0 and CSa1, a memory cell with high driving capability can be obtained. Further, as shown in FIG. 21C, the storage nodes N1 and N2 of the two memory cells CSa0 and CSa1 (CSb0 and CSb1) arranged along the bit line are connected to each other and along the word line. The storage nodes of the two arranged memory cells CSa0 and CSb0 (CSa1 and CSb1) are connected to each other. The four memory cells CSa0 to CSb1 connected in this way are two-port memory cells with high driving capability. Note that the connection of the SRAM cell is not limited to the connection shown in FIGS. It is also possible to connect ROM cells in the same way.

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ＲＯＭ１２ｂのメモリセルアレイ４３ａ，４３ｂは複数のＲＯＭセルＣＭａ０，ＣＭａ１を含む。各ＲＯＭセルＣＭａ０，ＣＭａ１は、ＳＲＡＭ１２ａのＣＳａ０，ＣＳａ１を形成するための基本メモリセルＢＭを用いて形成される。したがって、基本メモリセルＢＭを形成したマスタ基板を用意しておくことで、ＳＲＡＭ１２ａを含む半導体装置１０ａと、ＲＯＭ１２ｂを含む半導体装置１０ｂを容易に作成することができる。 As described above, according to the present embodiment, the following effects can be obtained.
(1) The memory cell arrays 43a and 43b of the ROM 12b include a plurality of ROM cells CMa0 and CMa1. Each of the ROM cells CMa0 and CMa1 is formed using the basic memory cell BM for forming the CSa0 and CSa1 of the SRAM 12a. Therefore, by preparing a master substrate on which the basic memory cell BM is formed, the semiconductor device 10a including the SRAM 12a and the semiconductor device 10b including the ROM 12b can be easily formed.

（２）基本メモリセルＢＭのトランジスタＴ３のドレイン端子となる拡散層Ｄ３ｂは、トランジスタＴ５の第１端子となる拡散層Ｄ５ａと連続する領域として形成される。トランジスタＴ４のドレイン端子となる拡散層Ｄ４ｂは、トランジスタＴ６の第１端子となる拡散層Ｄ６ａと連続する領域として形成される。ＲＯＭセルＣＭａ０，ＣＭａ１において、トランジスタＴ３とトランジスタＴ５の間の接続点と、トランジスタＴ４とトランジスタＴ＆の間の接続点は低電位配線ＶＳＳに接続される。トランジスタＴ５，Ｔ６のソース端子はビット線対ＢＬａ０，ＢＬａ０ｘに接続され、トランジスタＴ３，Ｔ４の第２端子はビット線対ＢＬａ１，ＢＬａ１ｘに接続される。トランジスタＴ５，Ｔ６のゲート端子は、１個のデータにしたがってワード線ＷＬ又は低電位配線ＶＳＳに接続され、トランジスタＴ３，Ｔ４のゲート端子は、１個のデータにしたがってワード線ＷＬ又は低電位配線ＶＳＳに接続される。したがって、１個データを記憶するＳＲＡＭセルを形成するために利用される基本メモリセルＢＭを用いて２個のデータを記憶するＲＯＭセルを形成することができ、ＲＯＭの記憶容量の大きなＲＯＭ１２ｂを容易に形成することができる。   (2) The diffusion layer D3b serving as the drain terminal of the transistor T3 of the basic memory cell BM is formed as a region continuous with the diffusion layer D5a serving as the first terminal of the transistor T5. The diffusion layer D4b serving as the drain terminal of the transistor T4 is formed as a region continuous with the diffusion layer D6a serving as the first terminal of the transistor T6. In the ROM cells CMa0 and CMa1, the connection point between the transistor T3 and the transistor T5 and the connection point between the transistor T4 and the transistor T & are connected to the low potential wiring VSS. The source terminals of the transistors T5 and T6 are connected to the bit line pair BLa0 and BLa0x, and the second terminals of the transistors T3 and T4 are connected to the bit line pair BLa1 and BLa1x. The gate terminals of the transistors T5 and T6 are connected to the word line WL or the low potential wiring VSS according to one data, and the gate terminals of the transistors T3 and T4 are connected to the word line WL or the low potential wiring VSS according to one data. Connected to. Therefore, it is possible to form a ROM cell that stores two pieces of data using the basic memory cell BM that is used to form an SRAM cell that stores one piece of data, and the ROM 12b having a large ROM storage capacity can be easily formed. Can be formed.

（３）ドライブトランジスタＴ３，Ｔ４が接続されたビット線対ＢＬａ０，ＢＬａ０ｘを、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂを介してデータ線対ＤＬ，ＤＬｘに接続し、トランスファトランジスタＴ５，Ｔ６が接続されたビット線対ＢＬａ１，ＢＬａ１ｘを、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂを介してデータ線対ＤＬ，ＤＬｘに接続する。ＳＲＡＭ１２ａにおいて、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂは書き込みのために用いられ、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂは読み出しのために用いられる。トランスファトランジスタＴ５，Ｔ６に比べて駆動能力が高いドライブトランジスタＴ３，Ｔ４が接続されたビット線対ＢＬａ０，ＢＬａ０ｘをデータ線対ＤＬ，ＤＬｘに接続するためにＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂを用いることで、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを含む基本論理セルを用いることができる。そして、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂが接続されたビット線対ＢＬａ０，ＢＬａ０ｘを、駆動能力が高いドライブトランジスタＴ３，Ｔ４により駆動することで、読み出しに要する時間を短縮することができる。   (3) The bit line pair BLa0, BLa0x connected to the drive transistors T3, T4 is connected to the data line pair DL, DLx via the NMOS transistors TN0a, TN0b, and the bit line pair connected to the transfer transistors T5, T6. BLa1 and BLa1x are connected to the data line pair DL and DLx via PMOS transistors TP0a and TP0b. In the SRAM 12a, the NMOS transistors TN0a and TN0b are used for writing, and the PMOS transistors TP0a and TP0b are used for reading. By using the NMOS transistors TN0a and TN0b to connect the bit line pair BLa0 and BLa0x to which the drive transistors T3 and T4 having higher driving capability than the transfer transistors T5 and T6 are connected to the data line pair DL and DLx, the PMOS transistor Basic logic cells including transistors and NMOS transistors can be used. By driving the bit line pair BLa0, BLa0x to which the NMOS transistors TN0a, TN0b are connected by the drive transistors T3, T4 having high driving capability, the time required for reading can be shortened.

なお、上記各実施形態は、以下の態様で実施してもよい。
・ＳＲＡＭ１２ａの制御回路３１ａ，３１ｂ、入出力回路３２ａ，３２ｂと、ＲＯＭ１２ｂの制御回路４１ａ，４１ｂ、出力回路４２ａ，４２ｂの構成を適宜変更してもよい。例えば、図１９，図２０において、クロック信号ＣＬＫのパルス幅が、図４に示すＲＯＭ１２ｂに対応する場合、図２３に示すように、論理回路１０５の出力信号をバッファ回路１０７に供給するように接続し、内部チップイネーブル信号ＩＣＥを生成する。一方、ＳＲＡＭ１２ａは、図２２に示すように、論理回路１０５の出力信号をチョッパ回路１０６に供給し、そのチョッパ回路１０６の出力信号をバッファ回路１０７に供給するように接続し、内部チップイネーブル信号ＩＣＥを生成する。したがって、クロック信号ＣＬＫのパルス幅を調整することにより、図１９，図２０に示すパルス伸長回路１２５を省略することができる。 In addition, you may implement each said embodiment in the following aspects.
The configuration of the control circuits 31a and 31b, the input / output circuits 32a and 32b of the SRAM 12a, and the control circuits 41a and 41b and the output circuits 42a and 42b of the ROM 12b may be changed as appropriate. For example, in FIG. 19 and FIG. 20, when the pulse width of the clock signal CLK corresponds to the ROM 12b shown in FIG. 4, the output signal of the logic circuit 105 is connected to the buffer circuit 107 as shown in FIG. Then, the internal chip enable signal ICE is generated. On the other hand, the SRAM 12a is connected to supply the output signal of the logic circuit 105 to the chopper circuit 106 and supply the output signal of the chopper circuit 106 to the buffer circuit 107, as shown in FIG. Is generated. Therefore, the pulse expansion circuit 125 shown in FIGS. 19 and 20 can be omitted by adjusting the pulse width of the clock signal CLK.

・上記実施形態では、２個のマクロセル３０ａ，３０ｂのメモリセルアレイ３３ａ，３３ｂのＳＲＡＭセルＣＳａ，ＣＳｂを交互に配置して２ポートメモリ（２ＲＷメモリ）を形成可能とした。これに対し、２ポートメモリを必要としない場合、１個のマクロセルにより１個のメモリを形成するように、メモリセルアレイに含まれるメモリセルを配置するようにしてもよい。このように配置されたマクロセルは、メタル配線等によって、１ポートメモリ（１ＲＷメモリ）又はＲＯＭを形成することができる。   In the above embodiment, the SRAM cells CSa and CSb of the memory cell arrays 33a and 33b of the two macro cells 30a and 30b can be alternately arranged to form a 2-port memory (2RW memory). On the other hand, when a two-port memory is not required, memory cells included in the memory cell array may be arranged so that one memory is formed by one macro cell. The macrocells arranged in this way can form a 1-port memory (1RW memory) or ROM by metal wiring or the like.

・上記実施形態では、２個のマクロセル３０ａ，３０ｂをＳＲＡＭとし、２個のマクロセル４０ａ，４０ｂをＲＯＭとした。これに対し、２個のマクロセルのうちの何れか一方をＳＲＡＭとし、２個のマクロセルのうちの何れか他方をＲＯＭとしてもよい。例えば、図２に示すマクロセル３０ａと、図３に示すマクロセル４０ｂを組み合わせて形成する。   In the above embodiment, the two macro cells 30a and 30b are SRAMs, and the two macro cells 40a and 40b are ROMs. On the other hand, either one of the two macro cells may be an SRAM, and the other of the two macro cells may be a ROM. For example, the macro cell 30a shown in FIG. 2 and the macro cell 40b shown in FIG. 3 are formed in combination.

１２ａ ＳＲＡＭ（揮発性メモリ）
１２ｂ ＲＯＭ（不揮発性メモリ）
６１ カラムセレクタ
６２ センスアンプ
ＢＭ００〜ＢＭ１１（ＢＭ） 基本メモリセル
ＣＭａ０，ＣＭａ１ ＲＯＭセル
ＣＳａ０，ＣＳａ１ ＳＲＡＭセル
Ｔ１ トランジスタ（第５のトランジスタ）
Ｔ２ トランジスタ（第６のトランジスタ）
Ｔ３ トランジスタ（第１のトランジスタ）
Ｔ４ トランジスタ（第３のトランジスタ）
Ｔ５ トランジスタ（第２のトランジスタ）
Ｔ６ トランジスタ（第４のトランジスタ）
ＷＬａ０，ＷＬａ１ ワード線
ＢＬａ０，ＢＬａ０ｘ ビット線対（第１のビット線対）
ＢＬａ１，ＢＬａ１ｘ ビット線対（第２のビット線対）
ＤＬ，ＤＬｘ データ線対 12a SRAM (volatile memory)
12b ROM (nonvolatile memory)
61 Column selector 62 Sense amplifier BM00 to BM11 (BM) Basic memory cell CMa0, CMa1 ROM cell CSa0, CSa1 SRAM cell T1 transistor (fifth transistor)
T2 transistor (sixth transistor)
T3 transistor (first transistor)
T4 transistor (third transistor)
T5 transistor (second transistor)
T6 transistor (fourth transistor)
WLa0, WLa1 Word line BLa0, BLa0x Bit line pair (first bit line pair)
BLa1, BLa1x bit line pair (second bit line pair)
DL, DLx data line pair

Claims (7)

不揮発性メモリを有する半導体装置であって、
前記不揮発性メモリは、複数の基本メモリセルを含み、
前記基本メモリセルは、第１の導電型であり、第１端子となる拡散層が連続する領域として形成された第１及び第２のトランジスタと、第１端子となる拡散層が連続する領域として形成された第３及び第４のトランジスタを含み、
前記第１〜第４のトランジスタの第１端子は低電位配線に接続され、
前記第１のトランジスタと前記第３のトランジスタの第２端子は第１のビット線対にそれぞれ接続され、
前記第２のトランジスタと前記第４のトランジスタの第２端子は第２のビット線対にそれぞれ接続され、
前記第２のトランジスタと前記第４のトランジスタの何れか一方の制御端子はワード線に接続され、何れか他方の制御端子は前記低電位配線に接続され、
前記第１のトランジスタと前記第３のトランジスタの何れか一方の制御端子はワード線に接続され、何れか他方の制御端子は前記低電位配線に接続されたこと
を特徴とする半導体装置。 A semiconductor device having a nonvolatile memory,
The nonvolatile memory includes a plurality of basic memory cells,
The basic memory cell has the first conductivity type, and the first and second transistors formed as a region where the diffusion layer serving as the first terminal is continuous and the region where the diffusion layer serving as the first terminal is continuous Including third and fourth transistors formed;
The first terminals of the first to fourth transistors are connected to a low potential wiring;
The second terminals of the first transistor and the third transistor are respectively connected to the first bit line pair;
The second terminals of the second transistor and the fourth transistor are connected to a second bit line pair, respectively.
One of the control terminals of the second transistor and the fourth transistor is connected to a word line, and the other control terminal is connected to the low potential wiring,
One of the control terminals of the first transistor and the third transistor is connected to a word line, and the other control terminal is connected to the low potential wiring. 前記基本メモリセルは、揮発性メモリのメモリセルを形成するため利用されるものであり、
前記基本メモリセルは、前記第１〜第４のトランジスタと、前記第１の導電型と異なる第２の導電型の第５及び第６のトランジスタを含み、
前記第５のトランジスタは、前記第１のトランジスタの制御端子に接続された制御端子と、未接続の第１端子及び第２端子を有し、
前記第６のトランジスタは、前記第３のトランジスタの制御端子に接続された制御端子と、未接続の第１端子及び第２端子を有すること
を特徴とする請求項１記載の半導体装置。 The basic memory cell is used to form a memory cell of a volatile memory,
The basic memory cell includes first to fourth transistors, and fifth and sixth transistors of a second conductivity type different from the first conductivity type,
The fifth transistor has a control terminal connected to the control terminal of the first transistor, an unconnected first terminal, and a second terminal.
The semiconductor device according to claim 1, wherein the sixth transistor has a control terminal connected to a control terminal of the third transistor, and a first terminal and a second terminal which are not connected. 前記不揮発性メモリは、
前記第１のビット線対及び前記第２のビット線対に接続されたカラムセレクタと、前記カラムセレクタにより前記第１のビット線対と前記第２のビット線対とに選択的に接続されるデータ線対と、
前記データ線対に接続されたセンスアンプと
を含み、
前記カラムセレクタは、
第１のカラム選択信号に応答して、前記第１のビット線対と前記データ線対を接離するＮチャネルＭＯＳトランジスタと、
第２のカラム選択信号に応答して、前記第２のビット線対と前記データ線対を接離するＰチャネルＭＯＳトランジスタと
を有すること
を特徴とする請求項１又は２記載の半導体装置。 The nonvolatile memory is
A column selector connected to the first bit line pair and the second bit line pair, and the column selector selectively connects the first bit line pair and the second bit line pair. A pair of data lines;
A sense amplifier connected to the data line pair;
The column selector
In response to a first column selection signal, an N-channel MOS transistor that contacts and separates the first bit line pair and the data line pair;
3. The semiconductor device according to claim 1, further comprising a P-channel MOS transistor that contacts and separates the second bit line pair and the data line pair in response to a second column selection signal. 前記基本メモリセルは、前記ビット線対に沿って鏡面対称に隣接して配置され、
隣接する２つの基本メモリセルに含まれ隣接して配置される２つの前記第１トランジスタは、前記第２端子となる拡散層が連続する領域として形成され、
隣接する２つの基本メモリセルに含まれ隣接して配置される２つの前記第３トランジスタは、前記第２端子となる拡散層が連続する領域として形成され、
ること
を特徴とする請求項１〜３のうちの何れか一項に記載の半導体装置。 The basic memory cell is disposed adjacent to the mirror line symmetrically along the bit line pair,
The two first transistors included in two adjacent basic memory cells and arranged adjacent to each other are formed as a region where a diffusion layer serving as the second terminal is continuous,
Two third transistors included in two adjacent basic memory cells and arranged adjacent to each other are formed as a region in which a diffusion layer serving as the second terminal is continuous,
The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device. 前記基本メモリセルは、前記ビット線対に沿って鏡面対称に隣接して配置され、
隣接する２つの基本メモリセルに含まれ隣接して配置される２つの前記第２のトランジスタは、前記第２端子となる拡散層が連続する領域として形成されること
隣接する２つの基本メモリセルに含まれ隣接して配置される２つの前記第４のトランジスタは、前記第２端子となる拡散層が連続する領域として形成されること
を特徴とする請求項１〜３のうちの何れか一項に記載の半導体装置。 The basic memory cell is disposed adjacent to the mirror line symmetrically along the bit line pair,
Two adjacent second memory transistors included in two adjacent basic memory cells are formed as a region in which a diffusion layer serving as the second terminal is continuous. The two fourth transistors included and arranged adjacent to each other are formed as a region in which a diffusion layer serving as the second terminal is continuous. A semiconductor device according to 1. 互いに同じ数の前記基本メモリセルを含む第１及び第２のマクロセルを有し、
前記第１のマクロセルに含まれる前記基本メモリセルと、前記第２のマクロセルに含まれる前記基本メモリセルは、互いに異なるワード線に接続され、前記ワード線に沿って交互に配置されること
を特徴とする請求項１〜５のうちの何れか一項に記載の半導体装置。 Having first and second macrocells including the same number of said basic memory cells,
The basic memory cell included in the first macro cell and the basic memory cell included in the second macro cell are connected to different word lines and are alternately arranged along the word line. A semiconductor device according to any one of claims 1 to 5. 不揮発性メモリを有する半導体装置であって、
前記不揮発性メモリは、スタティック・ランダム・アクセス・メモリのメモリセルを形成する複数の基本メモリセルを含み、
前記基本メモリセルは、
一対の負荷トランジスタと、
前記一対の負荷トランジスタの制御端子にそれぞれ制御端子が接続された一対のドライブトランジスタと、
前記一対のドライブトランジスタのソース端子に第１端子が接続された一対のトランスファトランジスタと
を含み、
前記一対のドライブトランジスタのソース端子と前記一対のトランスファトランジスタの第１端子は低電位配線に接続され、
前記一対のドライブトランジスタのドレイン端子は第１のビット線対に接続され、
前記一対のトランスファトランジスタの第２端子は第２のビット線対に接続され、
記憶する第１のデータに応じて、前記一対のドライブトランジスタのうちの何れか一方のドライブトランジスタの制御端子がワード線に接続され、何れか他方のドライブトランジスタの制御端子が前記低電位配線に接続され、
記憶する第２のデータに応じて、前記一対のトランスファトランジスタのうちの何れか一方のトランスファトランジスタの制御端子がワード線に接続され、何れか他方のトランスファトランジスタの制御端子が前記低電位配線に接続されたこと
を特徴とする半導体装置。 A semiconductor device having a nonvolatile memory,
The nonvolatile memory includes a multiple of the basic memory cells that form a static random access memory the memory cell,
The basic memory cell is
A pair of load transistors;
A pair of drive transistors each having a control terminal connected to a control terminal of the pair of load transistors;
A pair of transfer transistors having a first terminal connected to a source terminal of the pair of drive transistors,
The source terminals of the pair of drive transistors and the first terminals of the pair of transfer transistors are connected to a low potential wiring,
The drain terminals of the pair of drive transistors are connected to the first bit line pair,
A second terminal of the pair of transfer transistors is connected to a second bit line pair;
In response to the first data to be stored, the control terminal of one of the drive transistor of the pair of the drive transistor is connected to a word line, connected to the other of the drive transistor said low-potential wiring control terminals And
In response to the second data to be stored, the control terminal of one of the transfer transistors of the pair of transfer transistors is connected to a word line, connected to the other of the low potential wire control terminal of the transfer transistor A semiconductor device characterized by the above.
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