JP2005038510A - Semiconductor integrated circuit, device and method for designing circuit, recording medium, and program - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To operate a ROM circuit by low voltage. <P>SOLUTION: In the rear stage of a sense amplifier 23, a normal path 121, an inverse path 122 having an inverter 111, and a selection cell 123 for switching the normal path 121 and the inverse path 122 by column selection signals s0 to s3 are arranged. Thus, the data of a memory cell on the bit line of columns C0 and C2 in which data are written according to a parameter file are directly outputted from the sense amplifier 23 through the normal path. The data of a memory cell on the bit line of columns C1 and C3 in which data are inverted and written are inverted and outputted from the sense amplifier 23 through the inverse path 122 having the inverter 111. This invention can be applied to a circuit designing device for designing a ROM circuit. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体集積回路、回路設計装置および方法、記録媒体、並びにプログラムに関し、特に、ＲＯＭ回路を低電圧で動作させることができるようにした半導体集積回路、回路設計装置および方法、記録媒体、並びにプログラムに関する。   The present invention relates to a semiconductor integrated circuit, a circuit design apparatus and method, a recording medium, and a program, and in particular, a semiconductor integrated circuit, a circuit design apparatus and method, a recording medium, and a ROM circuit that can operate at a low voltage. And the program.

従来の半導体メモリにおいては、低電圧動作を行う場合、非選択のメモリセルからのリーク電流の影響を受けやすい傾向がある。そこで、特許文献１には、低電圧動作を行う場合に、サブビット線とメインビット線とを有することにより、非選択のメモリセルのリーク電流の影響を受けにくくなるようにした半導体メモリが提案されている。   In a conventional semiconductor memory, when performing a low voltage operation, there is a tendency to be easily affected by a leakage current from a non-selected memory cell. Therefore, Patent Document 1 proposes a semiconductor memory that has a sub-bit line and a main bit line so that it is less susceptible to the leakage current of unselected memory cells when performing a low-voltage operation. ing.

ところで、半導体メモリのうち、不揮発性メモリのマスクＲＯＭ（Read Only Memory）回路は、設計されたプログラムデータをマスクデータとして用いて、ウエハ工程中にプログラムを行うことにより生成される。このＲＯＭ回路を設計する際に、例えば、コンタクトホールプログラム方式が用いられた場合、例えば、ビット線上にコンタクトホールがあれば、そのメモリセルは、「０」を記憶し、ビット線上にコンタクトホールがないときには、そのメモリセルは、「１」を記憶する。   By the way, a mask ROM (Read Only Memory) circuit of a nonvolatile memory among semiconductor memories is generated by performing a program during a wafer process using designed program data as mask data. When designing this ROM circuit, for example, when the contact hole programming method is used, for example, if there is a contact hole on the bit line, the memory cell stores “0”, and the contact hole is on the bit line. If not, the memory cell stores “1”.

図１は、コンタクトホールプログラム方式による従来のＲＯＭ回路１の構成例を示す。図１の例においては、縦方向の信号線は、ビット線であり、図中左からカラムＣ０，Ｃ１，Ｃ２，…の順に並び、横方向の信号線は、ワード線であり、図中上からローアドレスｗ０，ｗ１，ｗ２，…，ｗｎの順に並んでいる。   FIG. 1 shows a configuration example of a conventional ROM circuit 1 by a contact hole program system. In the example of FIG. 1, the vertical signal lines are bit lines, arranged in the order of the columns C0, C1, C2,... From the left in the figure, and the horizontal signal lines are word lines. To row addresses w0, w1, w2,..., Wn.

ビット線上において、各ローアドレスのワード線と交差する位置には、データを記憶するメモリセルが縦、横に多数並んで配置され、メモリアレーを構成している。なお、図１の場合、説明の便宜上、範囲Ａに示されるカラムＣ０のビット線上のローアドレスｗ０のメモリセルと、カラムＣ１のビット線上のローアドレスｗ０のメモリセルしか記載されていないが、実際には、各ビット線上の各ローアドレスには、範囲Ａと同様に、メモリセルが多数配置されている。また、上述したように、ＲＯＭ回路１は、コンタクトホールプログラム方式が用いられているので、「０」（図中黒丸）のデータを記憶するカラムＣ０のビット線上のローアドレスｗ０のメモリセルは、ビット線上にコンタクトホールを有しており、「１」（図中白丸）のデータを記憶するカラムＣ１のビット線上のローアドレスｗ０のメモリセルは、ビット線上にコンタクトホールを有していない。   On the bit line, a large number of memory cells for storing data are arranged in rows and columns at positions that intersect the word line of each row address to constitute a memory array. In the case of FIG. 1, for convenience of explanation, only the memory cell of the row address w0 on the bit line of the column C0 and the memory cell of the row address w0 on the bit line of the column C1 shown in the range A are shown. In each row address on each bit line, as in the range A, a large number of memory cells are arranged. Further, as described above, since the ROM circuit 1 uses the contact hole programming method, the memory cell at the row address w0 on the bit line of the column C0 storing data of “0” (black circle in the figure) is The memory cell at the row address w0 on the bit line of the column C1 that stores data “1” (white circle in the figure) does not have a contact hole on the bit line.

ＲＯＭ回路１は、ビット線を４カラム（４ビット）毎にまとめた複数個のカラム回路１１−１，１１−２，１１−３，１１−４，…（以下、これらを個々に区別する必要がない場合、単にカラム回路１１と称する）で構成される。カラム回路１１の左側には、カラム回路１１に配置されるメモリセルアレーを制御するための制御回路であるローデコーダ２１およびカラムデコーダ２２、並びに図示せぬプリデコーダおよびコントロール回路が配置されている。   The ROM circuit 1 has a plurality of column circuits 11-1, 11-2, 11-3, 11-4,... In which bit lines are grouped every 4 columns (4 bits) (hereinafter, these need to be individually distinguished). In the case where there is no signal, it is simply referred to as a column circuit 11). On the left side of the column circuit 11, a row decoder 21 and a column decoder 22, which are control circuits for controlling a memory cell array arranged in the column circuit 11, and a predecoder and a control circuit (not shown) are arranged.

ＲＯＭ回路１において、ワード線は、横一列に並んだメモリセルのコントロール用のトランジスタのゲートを接続した信号で、ローデコーダ２１の制御により、ロー方向のメモリセルを選択し、そのメモリセルのデータをビット線上に読み出す。ローデコーダ２１は、ローアドレス分のＮＡＮＤゲートおよびインバータにより構成され、図示せぬコントロール回路から、プリデコーダを介して入力されるローアドレス信号ｒに基づいて、メモリセルアレーの中の多数のワード線の中から１本のワード線を選択する。これにより、選択されたワード線に対応するデータがビット線に読み出される。   In the ROM circuit 1, the word line is a signal connecting gates of control transistors for memory cells arranged in a horizontal row, and a memory cell in the row direction is selected by the control of the row decoder 21, and data in the memory cell is selected. On the bit line. The row decoder 21 is composed of NAND gates and inverters for row addresses, and a plurality of word lines in the memory cell array based on a row address signal r input from a control circuit (not shown) through a predecoder. One word line is selected from the above. As a result, data corresponding to the selected word line is read out to the bit line.

ビット線は、ワード線により読み出されたメモリセルのデータが伝達される信号線である。ビット線は、メモリセルアレーの縦一列に並んだメモリセルのドレイン端子を接続した信号で、メモリセルアレーの下部に配置され、ビット線からのデータを読み出す制御を行うセンスアンプ、カラムセレクタおよびプリチャージ回路などに接続される。   The bit line is a signal line through which data of the memory cell read by the word line is transmitted. A bit line is a signal that connects the drain terminals of memory cells arranged in a vertical row in the memory cell array, and is arranged at the lower part of the memory cell array. The bit line controls the reading of data from the bit line, a column selector, and a preamplifier. Connected to a charge circuit or the like.

図１の例においては、カラム回路１１−１は、カラムＣ０乃至Ｃ４のビット線からのデータを増幅し、出力するセンスアンプ２３−１、カラムデコーダ２２の制御に基づいて、オンオフを行うことで、接続されるカラムのビット線からのデータの読み出しを制御するカラムセレクタ２４−１乃至２４−４、および、プリチャージを行うプリチャージ回路２５−１により構成される。   In the example of FIG. 1, the column circuit 11-1 amplifies data from the bit lines of the columns C0 to C4 and turns on / off based on the control of the sense amplifier 23-1 and the column decoder 22 that output the data. , Column selectors 24-1 to 24-4 for controlling reading of data from bit lines of connected columns, and a precharge circuit 25-1 for performing precharge.

カラムデコーダ２２は、カラム回路１１のビット線分のＮＡＮＤゲートおよびインバータなどにより構成され、コントロール回路からの指示に基づいて、カラムセレクト信号ｓ０乃至ｓ３を出力することにより、各カラムセレクタを制御し、カラム回路１１内の４本のビット線の中から、１本のビット線を選択させる。   The column decoder 22 includes NAND gates and inverters for the bit lines of the column circuit 11, and controls each column selector by outputting column select signals s0 to s3 based on instructions from the control circuit. One bit line is selected from the four bit lines in the column circuit 11.

カラムセレクタ２４−１は、カラムデコーダ２２から入力されるカラムセレクト信号ｓ０に基づいて、オンオフ状態を切り替え、カラムＣ０のビット線のデータの読み出しを制御する。具体的には、カラムセレクタ２４−１は、pMOS(pチャネルMetal Oxide Semiconductor)とnMOS(nチャネルMetal Oxide Semiconductor)からなるCMOS(Complementary Metal Oxide Semiconductor)回路により構成されている（なお、図１において、○が付加されている端子がpMOSである）。カラムデコーダ２２のＮＡＮＤゲートから出力されたカラムセレクト信号ｓ０は、２つに分岐され、一方がインバータにより反転される。そして、カラムセレクタ２４−１のnMOSには、インバータにより反転されたカラムセレクト信号ｓ０が入力され、それと同時に、pMOSには、カラムセレクト信号ｓ０が同時に入力されることにより、pMOSとnMOSが同時にオン状態になり、カラムセレクタ２４−１は、カラムＣ０のビット線のデータを、センスアンプ２３−１に出力することができる。   The column selector 24-1 switches the on / off state based on the column select signal s0 input from the column decoder 22, and controls the reading of the bit line data of the column C0. Specifically, the column selector 24-1 includes a CMOS (Complementary Metal Oxide Semiconductor) circuit composed of pMOS (p-channel metal oxide semiconductor) and nMOS (n-channel metal oxide semiconductor) (in FIG. 1). , ○ is added to the terminal pMOS). The column select signal s0 output from the NAND gate of the column decoder 22 is branched into two, one of which is inverted by an inverter. Then, the column select signal s0 inverted by the inverter is input to the nMOS of the column selector 24-1, and at the same time, the column select signal s0 is simultaneously input to the pMOS, so that the pMOS and the nMOS are simultaneously turned on. In this state, the column selector 24-1 can output the bit line data of the column C0 to the sense amplifier 23-1.

同様に、カラムセレクタ２４−２は、カラムデコーダ２２から入力されるカラムセレクト信号ｓ１に基づいて、オンオフ状態を切り替え、カラムＣ１のビット線のデータの読み出しを制御する。カラムセレクタ２４−３は、カラムデコーダ２２から入力されるカラムセレクト信号ｓ２に基づいて、オンオフ状態を切り替え、カラムＣ２のビット線のデータの読み出しを制御する。カラムセレクタ２４−４は、カラムデコーダ２２から入力されるカラムセレクト信号ｓ３に基づいて、オンオフ状態を切り替え、カラムＣ３のビット線のデータの読み出しを制御する。   Similarly, the column selector 24-2 switches the on / off state based on the column select signal s1 input from the column decoder 22, and controls reading of the bit line data of the column C1. The column selector 24-3 switches the on / off state based on the column select signal s2 input from the column decoder 22, and controls the reading of the bit line data of the column C2. The column selector 24-4 switches the on / off state based on the column select signal s 3 input from the column decoder 22 and controls reading of the bit line data of the column C 3.

センスアンプ２３−１は、カラムセレクタ２４−１乃至２４−４のいずれかから入力される、カラムのビット線のデータの微小な電位の変化を感知し、その変化を高速に増幅し、図示せぬ後段へ出力する。プリチャージ回路２５−１は、ＲＯＭ回路１の読み出し動作を行うときに、コントロール回路からのプリチャージ信号ｐ１に基づいて、すべてのビット線をある一定電圧にするプリチャージを行う。   The sense amplifier 23-1 senses a minute change in potential of the bit line data of the column input from any of the column selectors 24-1 to 24-4, amplifies the change at a high speed, and is not shown. Output to the subsequent stage. When the read operation of the ROM circuit 1 is performed, the precharge circuit 25-1 precharges all the bit lines to a certain voltage based on the precharge signal p1 from the control circuit.

カラム回路１１−２は、カラムＣ４乃至Ｃ７のビット線からデータを読み出すセンスアンプ２３−２、カラムデコーダ２２の制御に基づいて、接続されるカラムのビット線からのデータを読み出すオンオフを切り替えるカラムセレクタ２４−５乃至２４−８、および、プリチャージを行うプリチャージ回路２５−２により構成される。なお、カラム回路１１−２乃至１１−４は、カラム回路１１−１と基本的に同様の構成であり、その説明は繰り返しになるので省略する。また、以降、センスアンプ２３−１および２３−２、カラムセレクタ２４−１乃至２４−８、並びにプリチャージ回路２５−１および２５−２を個々に区別する必要がない場合、単にセンスアンプ２３、カラムセレクタ２４並びにプリチャージ回路２５と称する。   The column circuit 11-2 is a column selector that switches on / off reading data from the bit line of the connected column based on the control of the sense amplifier 23-2 and the column decoder 22 that read data from the bit lines of the columns C4 to C7. 24-5 to 24-8, and a precharge circuit 25-2 for performing precharge. Note that the column circuits 11-2 to 11-4 have basically the same configuration as the column circuit 11-1, and a description thereof will be omitted because it will be repeated. Further, hereinafter, when it is not necessary to individually distinguish the sense amplifiers 23-1 and 23-2, the column selectors 24-1 to 24-8, and the precharge circuits 25-1 and 25-2, the sense amplifier 23, The column selector 24 and the precharge circuit 25 are referred to.

以上のように、ＲＯＭ回路１においては、まず、プリチャージ回路２５によりある一定の電圧にプリチャージされ、その後、カラムデコーダ２２からのカラムセレクト信号に基づいて、カラムセレクタ２４がオン状態になったカラムのビット線より、ローデコーダ２１によりローアドレス信号ｒに基づいて選択されたローアドレスのメモリセルから読み出されたデータが、センスアンプ２３を介して、後段に出力される。以上のようにして、ＲＯＭ回路１のメモリセルアレーのデータが読み出される。   As described above, in the ROM circuit 1, first, the precharge circuit 25 is precharged to a certain voltage, and then the column selector 24 is turned on based on the column select signal from the column decoder 22. Data read from the memory cell at the row address selected by the row decoder 21 based on the row address signal r from the bit line of the column is output to the subsequent stage via the sense amplifier 23. As described above, data in the memory cell array of the ROM circuit 1 is read.

次に、図２を参照して、ＲＯＭ回路１のメモリセルに記憶されるデータを詳しく説明する。図２は、図１に示される範囲Ａを拡大したメモリセルの構成例を示す。   Next, data stored in the memory cell of the ROM circuit 1 will be described in detail with reference to FIG. FIG. 2 shows a configuration example of a memory cell in which the range A shown in FIG. 1 is enlarged.

カラムＣ０のビット線上のローアドレスｗ０のメモリセルは、ソース端子３１−１、ゲート端子３２−１およびドレイン端子３３−１を有し、カラムＣ１のビット線上のローアドレスｗ０のメモリセルは、ソース端子３１−２、ゲート端子３２−２およびドレイン端子３３−２を有している。   The memory cell at row address w0 on the bit line of column C0 has a source terminal 31-1, a gate terminal 32-1, and a drain terminal 33-1, and the memory cell at row address w0 on the bit line of column C1 is the source. It has a terminal 31-2, a gate terminal 32-2, and a drain terminal 33-2.

カラムＣ０のビット線上のローアドレスｗ０のメモリセルにおいて、ソース端子３１−１は、接地されており、ゲート端子３２−１は、アドレスｗ０のワード線に接続されている。そして、ドレイン端子３３−１は、コンタクトホール４１によりカラムＣ０のビット線に接続されている。これにより、カラムＣ０のビット線上のローアドレスｗ０のメモリセルには、「０」が記憶される。   In the memory cell of the row address w0 on the bit line of the column C0, the source terminal 31-1 is grounded, and the gate terminal 32-1 is connected to the word line of the address w0. The drain terminal 33-1 is connected to the bit line of the column C0 through the contact hole 41. As a result, “0” is stored in the memory cell of the row address w0 on the bit line of the column C0.

一方、カラムＣ１のビット線上のローアドレスｗ０のメモリセルにおいて、ソース端子３１−２は、接地されており、ゲート端子３２−２は、アドレスｗ０のワード線に接続されている。そして、ドレイン端子３３−２は、カラムＣ１のビット線に接続されていない。したがって、カラムＣ１のビット線上のローアドレスｗ０のメモリセルには、「１」が記憶される。   On the other hand, in the memory cell at the row address w0 on the bit line of the column C1, the source terminal 31-2 is grounded, and the gate terminal 32-2 is connected to the word line at the address w0. The drain terminal 33-2 is not connected to the bit line of the column C1. Therefore, “1” is stored in the memory cell of the row address w0 on the bit line of the column C1.

以上のように、ＲＯＭ回路１においては、コンタクトホールの有無により、各メモリセルにデータが記憶される。したがって、ＲＯＭ回路１においては、ビット線上に「１」のデータのメモリセルが多い場合、ビット線上のコンタクトホールの数は少ないが、ビット線上に「０」のデータのメモリセルが多い場合には、ビット線上にコンタクトホールが多数存在することになる。
特開１１−３０６７７６号公報 As described above, in the ROM circuit 1, data is stored in each memory cell depending on the presence or absence of the contact hole. Therefore, in the ROM circuit 1, when there are many memory cells with data “1” on the bit line, the number of contact holes on the bit line is small, but when there are many memory cells with data “0” on the bit line. Many contact holes exist on the bit line.
JP 11-306776 A

以上のように構成されるＲＯＭ回路１において、上述したように、ビット線上に「０」を記憶するメモリセルが多数存在した場合、すなわち、ビット線上にコンタクトホールが多数ある場合、そのビット線上の任意のメモリセルの「１」を読み出そうとしても、「０」を記憶している他のメモリセルのドレイン端子からのリーク電流によりプリチャージレベルの電位が低下して、「０」と誤読み出しされる恐れがあるため、低電圧動作が不可能である課題があった。   In the ROM circuit 1 configured as described above, as described above, when there are many memory cells storing “0” on the bit line, that is, when there are many contact holes on the bit line, Even if an attempt is made to read “1” of an arbitrary memory cell, the potential of the precharge level is lowered due to a leak current from the drain terminal of another memory cell storing “0”, and erroneously becomes “0”. There is a problem that low voltage operation is impossible because there is a fear of reading.

また、ビット線上に「０」を記憶するメモリセルが多数存在した場合、すなわち、ビット線上にコンタクトホールが多数ある場合には、ビット線上のドレイン容量が大きくなり、プリチャージ時の電流が多大になってしまい、消費電力が大きくなる課題があった。   In addition, when there are many memory cells that store “0” on the bit line, that is, when there are many contact holes on the bit line, the drain capacitance on the bit line becomes large, and the current during precharging becomes large. As a result, there is a problem that power consumption increases.

本発明は、このような状況に鑑みてなされたものであり、ＲＯＭ回路を低電圧で動作させることができるようにするものである。   The present invention has been made in view of such a situation, and enables a ROM circuit to operate at a low voltage.

本発明の半導体集積回路は、回路は、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セルを有することを特徴とする。   The semiconductor integrated circuit according to the present invention is characterized in that the circuit has an inverting cell for inverting and outputting data of a predetermined memory cell on the bit line.

本発明の回路設計装置は、ビット線上のメモリセルのデータの数と並びを解析する解析手段と、解析手段による解析結果に基づいて、データの反転方法を設定する反転方法設定手段と、反転方法設定手段により設定されたデータの反転方法に基づいて、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セルを生成するセル生成手段と、セル生成手段により生成された反転用セルに基づいて、回路を設計する設計手段とを備えることを特徴とする。   The circuit design apparatus of the present invention includes an analysis unit that analyzes the number and arrangement of data in memory cells on a bit line, an inversion method setting unit that sets a data inversion method based on an analysis result by the analysis unit, and an inversion method Based on the data inversion method set by the setting means, cell generation means for generating an inversion cell for inverting and outputting data of a predetermined memory cell on the bit line, and inversion generated by the cell generation means And a design means for designing a circuit based on the working cell.

反転方法設定手段は、ビット線上のすべてのメモリセルのデータを反転するようにデータの反転方法を設定するようにすることができる。   The inversion method setting means can set the data inversion method so as to invert the data of all the memory cells on the bit line.

反転方法設定手段は、複数のビット線のうち、所定のビット線上のすべてのメモリセルのデータを反転するようにデータの反転方法を設定するようにすることができる。   The inversion method setting means can set the data inversion method so as to invert the data of all the memory cells on the predetermined bit line among the plurality of bit lines.

反転方法設定手段は、複数のビット線上のうち、所定のビット線上の所定のメモリセルのデータを反転するようにデータの反転方法を設定するようにすることができる。   The inversion method setting means can set a data inversion method so as to invert data of a predetermined memory cell on a predetermined bit line among a plurality of bit lines.

本発明の回路設計方法は、ビット線上のメモリセルのデータの数と並びを解析する解析ステップと、解析ステップの処理による解析結果に基づいて、データの反転方法を設定する反転方法設定ステップと、反転方法設定ステップの処理により設定されたデータの反転方法に基づいて、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セルを生成するセル生成ステップと、セル生成ステップの処理により生成された反転用セルに基づいて、回路を設計する設計ステップとを含むことを特徴とする。   The circuit design method of the present invention includes an analysis step for analyzing the number and arrangement of data in memory cells on a bit line, an inversion method setting step for setting a data inversion method based on an analysis result by the processing of the analysis step, A cell generation step for generating an inversion cell for inverting and outputting data of a predetermined memory cell on the bit line based on the data inversion method set by the inversion method setting step; And a design step of designing a circuit based on the inversion cell generated by the processing.

本発明の記録媒体に記録されるプログラムは、ビット線上のメモリセルのデータの数と並びを解析する解析ステップと、解析ステップの処理による解析結果に基づいて、データの反転方法を設定する反転方法設定ステップと、反転方法設定ステップの処理により設定されたデータの反転方法に基づいて、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セルを生成するセル生成ステップと、セル生成ステップの処理により生成された反転用セルに基づいて、回路を設計する設計ステップとを含むことを特徴とする。   The program recorded on the recording medium of the present invention includes an analysis step for analyzing the number and arrangement of data in memory cells on a bit line, and an inversion method for setting a data inversion method based on an analysis result of the analysis step processing A cell generation step for generating an inversion cell for inverting and outputting data of a predetermined memory cell on the bit line based on the setting step and the data inversion method set by the inversion method setting step; And a design step of designing a circuit based on the cell for inversion generated by the processing of the cell generation step.

本発明のプログラムは、ビット線上のメモリセルのデータの数と並びを解析する解析ステップと、解析ステップの処理による解析結果に基づいて、データの反転方法を設定する反転方法設定ステップと、反転方法設定ステップの処理により設定されたデータの反転方法に基づいて、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セルを生成するセル生成ステップと、セル生成ステップの処理により生成された反転用セルに基づいて、回路を設計する設計ステップとを含むことを特徴とする。   The program of the present invention includes an analysis step for analyzing the number and arrangement of data in memory cells on a bit line, an inversion method setting step for setting a data inversion method based on an analysis result by the processing of the analysis step, and an inversion method A cell generation step for generating an inversion cell for inverting and outputting data of a predetermined memory cell on the bit line based on the data inversion method set by the setting step processing, and the cell generation step processing And a design step of designing a circuit based on the generated inversion cell.

第１の本発明においては、回路は、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セルを有する。   In the first aspect of the present invention, the circuit has an inversion cell for inverting and outputting data of a predetermined memory cell on the bit line.

第２の本発明においては、ビット線上のメモリセルのデータの数と並びが解析され、解析結果に基づいて、データの反転方法が設定される。設定されたデータの反転方法に基づいて、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セルが生成され、生成された反転用セルに基づいて、回路が設計される。   In the second aspect of the present invention, the number and arrangement of data in the memory cells on the bit line are analyzed, and a data inversion method is set based on the analysis result. An inversion cell for inverting and outputting data of a predetermined memory cell on the bit line is generated based on the set data inversion method, and a circuit is designed based on the generated inversion cell. .

本発明によれば、ＲＯＭ回路を低電圧で動作させることができる。また、本発明によれば、ＲＯＭ回路の消費電力が低減される。   According to the present invention, the ROM circuit can be operated at a low voltage. Further, according to the present invention, the power consumption of the ROM circuit is reduced.

以下に本発明を実施するための最良の形態を説明するが、請求項に記載の構成要件と、発明を実施するための最良の形態における具体例との対応関係を例示すると、次のようになる。この記載は、請求項に記載されている発明をサポートする具体例が、発明を実施するための最良の形態に記載されていることを確認するためのものである。従って、発明を実施するための最良の形態中には記載されているが、構成要件に対応するものとして、ここには記載されていない具体例があったとしても、そのことは、その具体例が、その構成要件に対応するものではないことを意味するものではない。逆に、具体例が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その具体例が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。   BEST MODE FOR CARRYING OUT THE INVENTION The best mode for carrying out the present invention will be described below. Correspondences between constituent elements described in the claims and specific examples in the best mode for carrying out the invention are illustrated as follows. Become. This description is intended to confirm that the specific examples supporting the invention described in the claims are described in the best mode for carrying out the invention. Accordingly, even if there are specific examples that are described in the best mode for carrying out the invention but are not described here as corresponding to the constituent elements, the specific examples are not included. However, this does not mean that it does not correspond to the configuration requirements. On the contrary, even if a specific example is described here as corresponding to a configuration requirement, this means that the specific example does not correspond to a configuration requirement other than the configuration requirement. not.

さらに、この記載は、発明を実施するための最良の形態に記載されている具体例に対応する発明が、請求項に全て記載されていることを意味するものではない。換言すれば、この記載は、発明を実施するための最良の形態に記載されている具体例に対応する発明であって、この出願の請求項には記載されていない発明の存在、すなわち、将来、分割出願されたり、補正により追加される発明の存在を否定するものではない。   Further, this description does not mean that the invention corresponding to the specific example described in the best mode for carrying out the invention is all described in the claims. In other words, this description is an invention corresponding to the specific example described in the best mode for carrying out the invention, and is the existence of an invention not described in the claims of this application, that is, in the future. This does not deny the existence of an invention that has been filed for division or added by amendment.

請求項１に記載の半導体集積回路は、ビット線上に、データを記憶するメモリセルが配置される回路（例えば、図１２のＲＯＭ回路２０１）を有する半導体集積回路であって、回路は、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セル（例えば、図３の反転パス用リーフセル７５としての、図７の通常パス１２１、反転パス１２２、インバータ１１１および選択用セル１２３）を有することを特徴とする。   The semiconductor integrated circuit according to claim 1 is a semiconductor integrated circuit having a circuit (for example, the ROM circuit 201 of FIG. 12) in which memory cells for storing data are arranged on the bit line, the circuit being arranged on the bit line. 7 for inverting and outputting the data of a predetermined memory cell (for example, the normal path 121, the inverting path 122, the inverter 111, and the selection cell 123 in FIG. 7 as the inverting path leaf cell 75 in FIG. 3). ).

請求項２に記載の回路設計装置は、ビット線上に、データを記憶するメモリセルが配置される回路（例えば、図１２のＲＯＭ回路２０１）を設計する回路設計装置（例えば、図３の回路設計装置５１）において、ビット線上のメモリセルのデータの数と並びを解析する解析手段（例えば、図３のデータ解析部６２）と、解析手段による解析結果に基づいて、データの反転方法を設定する反転方法設定手段（例えば、図３の反転方法設定部６３）と、反転方法設定手段により設定されたデータの反転方法に基づいて、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セル（例えば、図３の反転パス用リーフセル７５）を生成するセル生成手段（例えば、図３の論理設計部６４）と、セル生成手段により生成された反転用セルに基づいて、回路を設計する設計手段（例えば、図３のＲＯＭ生成部６６）とを備えることを特徴とする。   The circuit design apparatus according to claim 2 is a circuit design apparatus (for example, the circuit design of FIG. 3) for designing a circuit (for example, the ROM circuit 201 of FIG. 12) in which memory cells for storing data are arranged on the bit line. In the device 51), an analysis unit (for example, the data analysis unit 62 in FIG. 3) for analyzing the number and arrangement of data in the memory cells on the bit line, and a data inversion method are set based on the analysis result by the analysis unit. Based on the inversion method setting means (for example, the inversion method setting unit 63 in FIG. 3) and the data inversion method set by the inversion method setting means, the data of a predetermined memory cell on the bit line is inverted and output. Cell generating means (for example, the logic design unit 64 in FIG. 3) for generating the inversion cell (for example, the inversion path leaf cell 75 in FIG. 3), and the inversion generated by the cell generating means Based on the Le, characterized in that it comprises a design means for designing a circuit (e.g., ROM generation unit 66 of FIG. 3).

本発明の回路設計方法は、ビット線上に、データを記憶するメモリセルが配置される回路（例えば、図１２のＲＯＭ回路２０１）を設計する回路設計方法において、ビット線上のメモリセルのデータの数と並びを解析する解析ステップ（例えば、図１１のステップＳ１）と、解析ステップの処理による解析結果に基づいて、データの反転方法を設定する反転方法設定ステップ（例えば、図１１のステップＳ２）と、反転方法設定ステップの処理により設定されたデータの反転方法に基づいて、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セルを生成するセル生成ステップ（例えば、図１１のステップＳ３）と、セル生成ステップの処理により生成された反転用セルに基づいて、回路を設計する設計ステップ（例えば、図１１のステップＳ５）とを含むことを特徴とする。   The circuit design method of the present invention is a circuit design method for designing a circuit (for example, the ROM circuit 201 in FIG. 12) in which memory cells for storing data are arranged on a bit line, and the number of data in the memory cells on the bit line. And an analysis step (for example, step S1 in FIG. 11) for analyzing the arrangement, and an inversion method setting step (for example, step S2 in FIG. 11) for setting a data inversion method based on the analysis result of the processing in the analysis step. Based on the data inversion method set by the inversion method setting step, a cell generation step for generating an inversion cell for inverting and outputting data of a predetermined memory cell on the bit line (for example, FIG. 11). Step S3) and a design step (for example, a circuit design step) based on the inversion cell generated by the cell generation step process. , Characterized in that it comprises a step S5) and FIG.

なお、本発明の記録媒体およびプログラムも上述した本発明の回路設計方法と基本的に同様の構成であるため、繰り返しになるのでその説明は省略する。   Since the recording medium and program of the present invention have basically the same configuration as the circuit design method of the present invention described above, the description thereof is omitted because it is repeated.

以下、図を参照して本発明の実施の形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図３は、本発明を適用した回路設計装置５１の構成例を表している。図３の例の場合、回路設計装置５１は、コンタクトホールプログラム方式によるＲＯＭ回路を設計する装置である。回路設計装置５１は、入力部６１、データ解析部６２、反転方法設定部６３、論理設計部６４、記憶部６５、およびＲＯＭ生成部６６により構成される。   FIG. 3 shows a configuration example of a circuit design device 51 to which the present invention is applied. In the case of the example of FIG. 3, the circuit design device 51 is a device for designing a ROM circuit by a contact hole program method. The circuit design device 51 includes an input unit 61, a data analysis unit 62, an inversion method setting unit 63, a logic design unit 64, a storage unit 65, and a ROM generation unit 66.

入力部６１は、ユーザ（設計者）の操作に基づいて、ＲＯＭのビット数、ワード数、ＲＯＭデータなどが記述されたパラメータファイル７１を入力する。データ解析部６２は、入力部６１からのパラメータファイル７１に基づいて、ビット線上のメモリセルのデータの数と並びを解析し、その解析結果を、反転方法設定部６３に出力する。反転方法設定部６３は、データ解析部６２により解析された解析結果に基づいて、ビット線のメモリセルのデータをすべて反転するか、所定のビット線を選択して、所定のビット線のメモリセルのデータを反転するか、または、所定のビット線の所定のメモリセルのデータだけを反転するかなどのデータの反転方法を設定する。   The input unit 61 inputs a parameter file 71 in which the number of ROM bits, the number of words, ROM data, and the like are described based on a user (designer) operation. The data analysis unit 62 analyzes the number and arrangement of data in the memory cells on the bit line based on the parameter file 71 from the input unit 61 and outputs the analysis result to the inversion method setting unit 63. The inversion method setting unit 63 inverts all the data of the bit line memory cells based on the analysis result analyzed by the data analysis unit 62 or selects a predetermined bit line to select the memory cell of the predetermined bit line. The data inversion method is set, for example, whether to invert the data of the predetermined memory cell or only the data of the predetermined memory cell of the predetermined bit line.

記憶部６５には、ＰＬＡ(Programmable Logic Array)用リーフセル７２およびＲＯＭリーフセル７３が、ユーザ（設計者）により予め入力され、登録されている。セルとは、トランジスタからなるインバータ、ＮＡＮＤゲート、ＮＯＲゲートまたはフリップフロップなどの、ＬＳＩ（Large Scale Integrated Circuit）を構成する素子のことである。   In the storage unit 65, a PLA (Programmable Logic Array) leaf cell 72 and a ROM leaf cell 73 are input and registered in advance by a user (designer). A cell is an element constituting an LSI (Large Scale Integrated Circuit) such as an inverter made up of a transistor, a NAND gate, a NOR gate, or a flip-flop.

論理設計部６４は、反転方法設定部６３により設定されたデータ反転方法に基づいて、ＰＬＡ(Programmable Logic Array)を用いて、所定のデータを反転して出力するための論理回路を実現する。具体的には、論理設計部６４は、記憶部６５のＰＬＡ用リーフセル７２を用いて、タイリング（組み合わせ）を行い、所定のメモリセルのデータを反転して出力するような論理を組み、反転パス用リーフセル７５を生成する。また、このとき、論理設計部６４は、どのビット線のどのメモリセルのデータを反転するかというデータ反転情報７４をＲＯＭ生成部６６に出力する。論理設計部６４は、生成された反転パス用リーフセル７５およびデータ反転情報７４をＲＯＭ生成部６６に出力する。   Based on the data inversion method set by the inversion method setting unit 63, the logic design unit 64 uses a PLA (Programmable Logic Array) to implement a logic circuit that inverts and outputs predetermined data. Specifically, the logic design unit 64 performs tiling (combination) using the PLA leaf cells 72 of the storage unit 65, sets the logic to invert and output the data of a predetermined memory cell, and inverts it. A path leaf cell 75 is generated. At this time, the logic design unit 64 outputs data inversion information 74 indicating which memory cell of which bit line is to be inverted to the ROM generation unit 66. The logic design unit 64 outputs the generated inversion path leaf cell 75 and data inversion information 74 to the ROM generation unit 66.

ＲＯＭ生成部６６は、パラメータファイル７１、記憶部６５のＲＯＭリーフセル７３、論理設計部６４からのデータ反転情報７４および反転パス用リーフセル７５に基づいて、ＲＯＭ回路設計データ７６を生成し、生成されたＲＯＭ回路設計データ７６を、図示せぬ後段の装置に出力する。出力されたＲＯＭ回路設計データ７６は、後段のウエハ工程でマスクデータとして使用され、ＲＯＭ回路がプログラミングされる。   The ROM generation unit 66 generates and generates ROM circuit design data 76 based on the parameter file 71, the ROM leaf cell 73 of the storage unit 65, the data inversion information 74 from the logic design unit 64, and the leaf cell 75 for inversion path. The ROM circuit design data 76 is output to a subsequent device (not shown). The output ROM circuit design data 76 is used as mask data in the subsequent wafer process, and the ROM circuit is programmed.

次に、図４および図５を参照して、反転方法設定部６３によるデータ反転方法について説明する。なお、図４においては、回路設計装置５１により設計された図５のカラム回路と比較するために従来のカラム回路を説明する。   Next, a data inversion method by the inversion method setting unit 63 will be described with reference to FIGS. In FIG. 4, a conventional column circuit will be described for comparison with the column circuit of FIG. 5 designed by the circuit design device 51.

図４は、図１の従来のカラム回路１１の他の構成例を示す。なお、図４においては、図１における場合と対応する部分には対応する符号を付してあり、その説明は繰り返しになるので省略する。また、図４においては、カラムセレクト信号線の一部、プリチャージ信号線、およびプリチャージ回路は省略されている。   FIG. 4 shows another configuration example of the conventional column circuit 11 of FIG. In FIG. 4, portions corresponding to those in FIG. 1 are denoted by the corresponding reference numerals, and the description thereof will be omitted because it will be repeated. In FIG. 4, a part of the column select signal line, the precharge signal line, and the precharge circuit are omitted.

図４の例においては、カラム回路１１は、カラムＣ０乃至Ｃ３のビット線上のローアドレスｗ０乃至ｗ２３に配置されるメモリセルアレー、カラムＣ０乃至Ｃ３のビット線上のデータの出力を制御するカラムセレクタ２４−１乃至２４−４、並びにセンスアンプ２３により構成される。なお、カラムセレクタ２４−１乃至２４−４の左側に記述されている「ｓ０」、「ｓ１」、「ｓ２」および「ｓ３」は、カラムデコーダ２２からカラムセレクト信号ｓ０乃至ｓ３がカラムセレクタ２４−１乃至２４−４に入力されることを示している。   In the example of FIG. 4, the column circuit 11 includes a memory cell array arranged at row addresses w0 to w23 on the bit lines of columns C0 to C3, and a column selector 24 that controls the output of data on the bit lines of columns C0 to C3. -1 to 24-4 and the sense amplifier 23. Note that “s0”, “s1”, “s2”, and “s3” described on the left side of the column selectors 24-1 to 24-4 indicate that the column selectors s0 to s3 are transmitted from the column decoder 22 to the column selector 24- 1 to 24-4.

カラムＣ０乃至Ｃ３のビット線においては、ほとんどすべてのローアドレスのメモリセルに対して「０」（図中黒丸）が書き込まれている。すなわち、カラムＣ０乃至Ｃ３のビット線においては、最上位ローアドレスｗ０のメモリセルには、「１」（図中白丸）が書き込まれ、最上位ローアドレスｗ０のメモリセルを除いたすべてのローアドレスｗ１乃至ｗ２３のメモリセルには、「０」が書き込まれている。すなわち、カラムＣ０乃至Ｃ３のビット線上には、コンタクトホールが多数存在する。   In the bit lines of the columns C0 to C3, “0” (black circle in the figure) is written in almost all memory cells of the row address. That is, in the bit lines of columns C0 to C3, “1” (white circle in the figure) is written in the memory cell at the highest row address w0, and all row addresses except the memory cell at the highest row address w0 are written. “0” is written in the memory cells w1 to w23. That is, many contact holes exist on the bit lines of the columns C0 to C3.

また、カラムＣ０乃至Ｃ３のビット線上には、ローデコーダ２１により所定のローアドレスのメモリセルのデータが読み出されている。   Further, the data of the memory cell at a predetermined row address is read out by the row decoder 21 on the bit lines of the columns C0 to C3.

カラムセレクタ２４−１は、カラムデコーダ２２からカラムセレクト信号ｓ０が入力されると、オン状態になり、カラムＣ０のビット線のデータをセンスアンプ２３に出力する。カラムセレクタ２４−２は、カラムデコーダ２２からカラムセレクト信号ｓ１が入力されると、オン状態になり、カラムＣ１のビット線のデータをセンスアンプ２３に出力する。カラムセレクタ２４−３は、カラムデコーダ２２からカラムセレクト信号ｓ２が入力されると、オン状態になり、カラムＣ２のビット線のデータをセンスアンプ２３に出力する。カラムセレクタ２４−４は、カラムデコーダ２２からカラムセレクト信号ｓ３が入力されると、オン状態になり、カラムＣ３のビット線のデータをセンスアンプ２３に出力する。   When the column selector 24-1 receives the column select signal s 0 from the column decoder 22, the column selector 24-1 is turned on and outputs the bit line data of the column C 0 to the sense amplifier 23. The column selector 24-2 is turned on when the column select signal s1 is input from the column decoder 22, and outputs the bit line data of the column C1 to the sense amplifier 23. The column selector 24-3 is turned on when the column select signal s2 is input from the column decoder 22, and outputs the bit line data of the column C2 to the sense amplifier 23. The column selector 24-4 is turned on when the column select signal s 3 is input from the column decoder 22, and outputs the bit line data of the column C 3 to the sense amplifier 23.

センスアンプ２３は、カラムセレクタ２４−１乃至２４−４のいずれかを介して入力されるビット線のデータの微小な電位の変化を感知し、その変化を高速に増幅し、後段の装置に出力する。   The sense amplifier 23 senses a minute change in potential of bit line data input via any of the column selectors 24-1 to 24-4, amplifies the change at high speed, and outputs it to a subsequent device. To do.

以上のように設計されたカラム回路１１においては、コンタクトホールがカラムＣ０乃至Ｃ３のビット線上の多くのローアドレス（ローアドレスｗ１乃至ｗ２３）に存在するため、上述したように、すべてのカラムのビット線上に負荷がかかる。   In the column circuit 11 designed as described above, contact holes exist in many row addresses (row addresses w1 to w23) on the bit lines of the columns C0 to C3. There is a load on the line.

そこで、図４のように構成されるカラム回路１１からなるＲＯＭ回路を設計するためのパラメータファイル７１が与えられると、回路設計装置５１は、所定のメモリセルのデータを反転して出力するための反転パス用リーフセル７５を有するカラム回路１０１からなるＲＯＭ回路を設計する。   Therefore, when a parameter file 71 for designing a ROM circuit composed of the column circuit 11 configured as shown in FIG. 4 is given, the circuit design device 51 is for inverting and outputting data of a predetermined memory cell. A ROM circuit composed of a column circuit 101 having an inversion path leaf cell 75 is designed.

図５は、回路設計装置５１により設計されたカラム回路１０１の構成例を示す。なお、図５においては、図４における場合と対応する部分には対応する符号を付してあり、その説明は繰り返しになるので省略する。   FIG. 5 shows a configuration example of the column circuit 101 designed by the circuit design device 51. In FIG. 5, portions corresponding to those in FIG. 4 are denoted by corresponding reference numerals, and the description thereof will be omitted because it is repeated.

図５の例においては、カラム回路１０１は、カラムＣ０乃至Ｃ３のビット線上のローアドレスｗ０乃至ｗ２３に配置されるメモリセルアレー、カラムＣ０乃至Ｃ３のビット線上のデータの出力を制御するカラムセレクタ２４−１乃至２４−４、センスアンプ２３、並びに、カラムＣ０乃至Ｃ３のビット線上の所定のメモリセルのデータ（いまの場合、全てのデータ）を反転させるインバータ１１１により構成される。すなわち、図５の例の場合、反転パス用リーフセル７５として、インバータ１１１が配置されている。   In the example of FIG. 5, the column circuit 101 includes a memory cell array arranged at row addresses w0 to w23 on the bit lines of columns C0 to C3, and a column selector 24 that controls the output of data on the bit lines of columns C0 to C3. -1 to 24-4, a sense amplifier 23, and an inverter 111 that inverts data (in this case, all data) of predetermined memory cells on the bit lines of the columns C0 to C3. That is, in the example of FIG. 5, the inverter 111 is disposed as the reversal path leaf cell 75.

図５のカラムＣ０乃至Ｃ３のビット線においては、ほとんどすべてのローアドレスのメモリセルに対して、パラメータファイル７１（図４のカラム回路１１）のデータ「０」を反転した「１」が書き込まれている。すなわち、カラムＣ０乃至Ｃ３のビット線においては、最上位ローアドレスｗ０のメモリセルには、パラメータファイル７１のデータ「１」を反転した「０」が書き込まれ、最上位ローアドレスｗ０のメモリセルを除いたすべてのローアドレスｗ１乃至ｗ２３のメモリセルには、パラメータファイル７１のデータ「０」を反転した「１」が書き込まれている。   In the bit lines of the columns C0 to C3 in FIG. 5, “1” obtained by inverting the data “0” of the parameter file 71 (column circuit 11 in FIG. 4) is written to almost all memory cells at the row address. ing. That is, in the bit lines of the columns C0 to C3, “0” obtained by inverting the data “1” of the parameter file 71 is written in the memory cell of the highest row address w0, and the memory cell of the highest row address w0 is stored. In all the memory cells of the row addresses w1 to w23 except for “1”, data “0” in the parameter file 71 is inverted.

インバータ１１１は、センスアンプ２３の後段に配置され、センスアンプ２３からの出力を反転させ、図示せぬ後段に出力する。   The inverter 111 is arranged at the subsequent stage of the sense amplifier 23, inverts the output from the sense amplifier 23, and outputs it to the subsequent stage (not shown).

したがって、カラム回路１０１において、各メモリセルに、パラメータファイル７１のデータを反転したデータが書き込まれても、センスアンプ２３の後段に、反転パス用リーフセル７５として、インバータ１１１を配置することにより、センスアンプ２３からの出力を、図４のカラム回路１１のセンスアンプからの出力と同じにすることができる。   Therefore, in the column circuit 101, even if data obtained by inverting the data of the parameter file 71 is written in each memory cell, the inverter 111 is arranged as the inverting path leaf cell 75 in the subsequent stage of the sense amplifier 23, thereby sensing. The output from the amplifier 23 can be made the same as the output from the sense amplifier of the column circuit 11 of FIG.

以上のように、パラメータファイル７１において、ビット線上のほぼすべてのローアドレスのメモリセルが「０」の場合には、センスアンプの後段に、反転パス用リーフセル７５として、インバータ１１１を配置することにより、センスアンプからの出力を反転できるので、図５に示されるように、各ビット線上のほとんどすべてのローアドレスのメモリセルに「１」を記憶させることができる。これにより、ビット線上のコンタクトホールの数が減少するため、ビット線における負荷が削減される。   As described above, in the parameter file 71, when almost all the memory cells of the row address on the bit line are “0”, the inverter 111 is arranged as the inversion path leaf cell 75 after the sense amplifier. Since the output from the sense amplifier can be inverted, as shown in FIG. 5, “1” can be stored in almost all the memory cells of the row address on each bit line. This reduces the number of contact holes on the bit line, thereby reducing the load on the bit line.

次に、図６および図７を参照して、反転方法設定部６３によるデータ反転方法の他の例について説明する。なお、図６においては、回路設計装置５１により設計された図７のカラム回路と比較するために従来のカラム回路を説明する。   Next, another example of the data inversion method performed by the inversion method setting unit 63 will be described with reference to FIGS. In FIG. 6, a conventional column circuit will be described for comparison with the column circuit of FIG. 7 designed by the circuit design device 51.

図６は、図４の従来のカラム回路１１の他の構成例を示す。なお、図６においては、図４における場合と対応する部分には対応する符号を付してあり、その説明は繰り返しになるので省略する。   FIG. 6 shows another configuration example of the conventional column circuit 11 of FIG. In FIG. 6, portions corresponding to those in FIG. 4 are denoted by corresponding reference numerals, and the description thereof will be omitted because it is repeated.

図６の例においては、カラムＣ０およびＣ２においては、最上位のローアドレスｗ０のメモリセルには、「０」が書き込まれており、最上位のローアドレスｗ０のメモリセルを除いたすべてのローアドレスｗ１乃至ｗ２３のメモリセルに「１」が書き込まれている。また、カラムＣ１およびＣ３においては、最下位のローアドレスｗ２３のメモリセルには、「１」が書き込まれており、最下位のローアドレスｗ２３のメモリセルを除いたすべてのローアドレスｗ０乃至ｗ２２のメモリセルに「０」が書き込まれている。   In the example of FIG. 6, in columns C0 and C2, “0” is written in the memory cell at the highest row address w0, and all the rows except the memory cell at the highest row address w0 are written. “1” is written in the memory cells at the addresses w1 to w23. In the columns C1 and C3, “1” is written in the memory cell at the lowest row address w23, and all the row addresses w0 to w22 except the memory cell at the lowest row address w23 are written. “0” is written in the memory cell.

以上のように設計されたカラム回路１１においては、コンタクトホールが、カラムＣ１およびＣ３のビット線上のローアドレス（ｗ０乃至ｗ２２）に数多く存在するため、上述したように、カラムＣ１およびＣ３のビット線上に負荷がかかる。   In the column circuit 11 designed as described above, there are many contact holes in the row addresses (w0 to w22) on the bit lines of the columns C1 and C3. Therefore, as described above, on the bit lines of the columns C1 and C3. Is loaded.

そこで、図６のように構成されるカラム回路１１からなるＲＯＭ回路を設計するためのパラメータファイル７１が与えられると、回路設計装置５１は、所定のメモリセルのデータを反転して出力するための反転パス用リーフセル７５を有するカラム回路１０１からなるＲＯＭ回路を設計する。   Therefore, when a parameter file 71 for designing a ROM circuit composed of the column circuit 11 configured as shown in FIG. 6 is given, the circuit design device 51 inverts and outputs data of a predetermined memory cell. A ROM circuit composed of a column circuit 101 having an inversion path leaf cell 75 is designed.

図７は、回路設計装置５１により設計されたカラム回路１０１の他の構成例を示す。なお、図７においては、図５における場合と対応する部分には対応する符号を付してあり、その説明は繰り返しになるので省略する。   FIG. 7 shows another configuration example of the column circuit 101 designed by the circuit design device 51. In FIG. 7, portions corresponding to those in FIG. 5 are denoted by the corresponding reference numerals, and the description thereof will be omitted because it is repeated.

図７の例においては、センスアンプ２３の後段には、反転パス用リーフセル７５として、図５のカラム回路１０１のインバータ１１１の代わりに、カラムＣ０およびＣ２のビット線上の所定のメモリセルのデータを反転させない通常パス１２１、インバータ１１１を有し、カラムＣ１およびＣ３のビット線上の所定のメモリセルのデータを反転させる反転パス１２２、並びに、カラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３に基づいて、通常パス１２１および反転パス１２２が切り替えられるように構成（論理構成）された選択用セル１２３が配置されている。すなわち、図７の例の場合、反転パス用リーフセル７５は、インバータ１１１、通常パス１２１、反転パス１２２および選択用セル１２３により構成される。   In the example of FIG. 7, the data of predetermined memory cells on the bit lines of the columns C0 and C2 are provided as the inverting path leaf cell 75 in the subsequent stage of the sense amplifier 23 instead of the inverter 111 of the column circuit 101 of FIG. Based on a normal path 121 that is not inverted, an inverter 111, an inversion path 122 that inverts data of a predetermined memory cell on the bit lines of the columns C1 and C3, and column select signals s0 to s3 from the column decoder 22, A selection cell 123 configured (logically configured) so that the normal path 121 and the reverse path 122 can be switched is arranged. In other words, in the example of FIG. 7, the reverse path leaf cell 75 includes the inverter 111, the normal path 121, the reverse path 122, and the selection cell 123.

図７のカラムＣ０およびＣ２のビット線において、最上位のローアドレスｗ０のメモリセルには、パラメータファイル７１（図６のカラム回路１１）のデータ「０」が書き込まれ、最上位のローアドレスｗ０のメモリセルを除いたすべてのローアドレスｗ１乃至ｗ２３のメモリセルには、パラメータファイル７１のデータ「１」が書き込まれている。一方、カラムＣ１およびＣ３のビット線において、ローアドレスｗ０乃至ｗ２２のメモリセルには、パラメータファイル７１のデータ「０」を反転した「１」が書き込まれ、最下位のローアドレスｗ２３のメモリセルには、パラメータファイル７１のデータ「１」を反転した「０」が書き込まれている。   In the bit lines of the columns C0 and C2 in FIG. 7, data “0” of the parameter file 71 (column circuit 11 in FIG. 6) is written in the memory cell at the highest row address w0, and the highest row address w0. The data “1” of the parameter file 71 is written in all the memory cells of the row addresses w1 to w23 except for the memory cell. On the other hand, in the bit lines of the columns C1 and C3, “1” obtained by inverting the data “0” of the parameter file 71 is written in the memory cells of the row addresses w0 to w22, and the memory cell of the lowest row address w23 is written. Is written with “0” obtained by inverting the data “1” of the parameter file 71.

選択用セル１２３は、通常パス１２１からのデータを出力するためのＯＲゲート１４１、インバータ１４２およびセレクタ１４３と、インバータ１１１を有する反転パス１２２からのデータを出力するためのＯＲゲート１４４、インバータ１４５、およびセレクタ１４６により構成される。   The selection cell 123 includes an OR gate 141 for outputting data from the normal path 121, an inverter 142 and a selector 143, an OR gate 144 for outputting data from the inverting path 122 having the inverter 111, an inverter 145, And a selector 146.

ＯＲゲート１４１は、カラムデコーダ２２からのカラムセレクト信号ｓ０またはｓ２の少なくともどちらかが入力された場合に、通常パスの選択信号を生成し、生成された通常パスの選択信号をセレクタ１４３に出力する。セレクタ１４３は、カラムセレクタ２４と同様に、pMOS(pチャネルMetal Oxide Semiconductor)とnMOS(nチャネルMetal Oxide Semiconductor)からなるCMOS(Complementary Metal Oxide Semiconductor)回路により構成されている（なお、図７において、○が付加されている端子がpMOSである）。ＯＲゲート１４１から出力された通常パスの選択信号は、２つに分岐され、一方がインバータ１４２により反転される。そして、セレクタ１４３のpMOSには、インバータ１４２より反転された通常パスの選択信号が入力され、それと同時に、セレクタ１４３のnMOSには、ＯＲゲート１４１からの通常パスの選択信号が入力される。これにより、pMOSとnMOSが同時にオン状態になり、セレクタ１４３は、センスアンプ２３から通常パス１２１を介して入力されるデータを、後段の装置に出力することができる。   The OR gate 141 generates a normal path selection signal when at least one of the column select signals s0 and s2 from the column decoder 22 is input, and outputs the generated normal path selection signal to the selector 143. . Like the column selector 24, the selector 143 is configured by a CMOS (Complementary Metal Oxide Semiconductor) circuit composed of pMOS (p-channel metal oxide semiconductor) and nMOS (n-channel metal oxide semiconductor) (in FIG. 7, The terminal with ○ is pMOS). The normal path selection signal output from the OR gate 141 is branched into two, one of which is inverted by the inverter 142. The normal path selection signal inverted by the inverter 142 is input to the pMOS of the selector 143, and at the same time, the normal path selection signal from the OR gate 141 is input to the nMOS of the selector 143. As a result, the pMOS and the nMOS are simultaneously turned on, and the selector 143 can output the data input from the sense amplifier 23 via the normal path 121 to the subsequent device.

したがって、カラム回路１０１においては、カラムデコーダ２２からのカラムセレクト信号ｓ０が、カラムセレクタ２４−１および選択用セル１２３に入力された場合、カラムセレクタ２４−１およびセレクタ１４３がオン状態になるので、カラムＣ０のビット線上のデータ（すなわち、ローデコーダ２１によりカラムＣ０のビット線上に読み出されているデータ）は、カラムセレクタ２４−１、センスアンプ２３、通常パス１２１、およびセレクタ１４３を介して、後段の装置に出力される。同様にして、カラムデコーダ２２からのカラムセレクト信号ｓ２が、カラムセレクタ２４−３および選択用セル１２３に入力された場合、カラムセレクタ２４−３およびセレクタ１４３がオン状態になるので、カラムＣ２のビット線上のデータは、カラムセレクタ２４−３、センスアンプ２３、通常パス１２１、およびセレクタ１４３を介して、後段の装置に出力される。   Therefore, in the column circuit 101, when the column select signal s0 from the column decoder 22 is input to the column selector 24-1 and the selection cell 123, the column selector 24-1 and the selector 143 are turned on. Data on the bit line of the column C0 (that is, data read out on the bit line of the column C0 by the row decoder 21) passes through the column selector 24-1, the sense amplifier 23, the normal path 121, and the selector 143. It is output to the subsequent device. Similarly, when the column select signal s2 from the column decoder 22 is input to the column selector 24-3 and the selection cell 123, the column selector 24-3 and the selector 143 are turned on, so the bit of the column C2 The data on the line is output to the subsequent device via the column selector 24-3, the sense amplifier 23, the normal path 121, and the selector 143.

一方、ＯＲゲート１４４は、カラムデコーダ２２からのカラムセレクト信号ｓ１またはｓ３の少なくともどちらかが入力された場合に、反転パスの選択信号を生成し、生成された反転パスの選択信号をセレクタ１４６に出力する。セレクタ１４６は、セレクタ１４３と同様に、pMOSとnMOSからなるCMOS回路により構成されている。ＯＲゲート１４４から出力された通常パスの選択信号は、２つに分岐され、一方がインバータ１４５により反転される。そして、セレクタ１４６のpMOSには、インバータ１４５より反転された反転パスの選択信号が入力され、セレクタ１４６のnMOSには、ＯＲゲート１４４からの反転パスの選択信号が同時に入力される。これにより、pMOSとnMOSが同時にオン状態になり、セレクタ１４６は、センスアンプ２３から反転パス１２２およびインバータ１１１を介して入力されるデータを、後段の装置に出力することができる。   On the other hand, the OR gate 144 generates an inversion path selection signal when at least one of the column select signals s1 and s3 from the column decoder 22 is input, and the generated inversion path selection signal is sent to the selector 146. Output. Like the selector 143, the selector 146 is configured by a CMOS circuit composed of pMOS and nMOS. The normal path selection signal output from the OR gate 144 is branched into two, one of which is inverted by the inverter 145. An inversion path selection signal inverted by the inverter 145 is input to the pMOS of the selector 146, and an inversion path selection signal from the OR gate 144 is simultaneously input to the nMOS of the selector 146. Thereby, pMOS and nMOS are simultaneously turned on, and the selector 146 can output data input from the sense amplifier 23 via the inversion path 122 and the inverter 111 to a subsequent device.

したがって、カラム回路１０１においては、カラムデコーダ２２からのカラムセレクト信号ｓ１が、カラムセレクタ２４−２および選択用セル１２３に入力された場合、カラムセレクタ２４−２およびセレクタ１４６がオン状態になるので、カラムＣ１のビット線上のデータは、カラムセレクタ２４−２、センスアンプ２３、インバータ１１１、反転パス１２２、およびセレクタ１４６を介して、後段の装置に反転して出力される。同様にして、カラムデコーダ２２からのカラムセレクト信号ｓ３が、カラムセレクタ２４−４および選択用セル１２３に入力された場合、カラムセレクタ２４−４およびセレクタ１４６がオン状態になるので、カラムＣ３のビット線上のデータは、カラムセレクタ２４−４、センスアンプ２３、インバータ１１１、反転パス１２２、およびセレクタ１４６を介して、後段の装置に反転して出力される。   Therefore, in the column circuit 101, when the column select signal s1 from the column decoder 22 is input to the column selector 24-2 and the selection cell 123, the column selector 24-2 and the selector 146 are turned on. The data on the bit line of the column C1 is inverted and output to the subsequent device via the column selector 24-2, the sense amplifier 23, the inverter 111, the inversion path 122, and the selector 146. Similarly, when the column select signal s3 from the column decoder 22 is input to the column selector 24-4 and the selection cell 123, the column selector 24-4 and the selector 146 are turned on, so the bit of the column C3 The data on the line is inverted and output to the subsequent device via the column selector 24-4, the sense amplifier 23, the inverter 111, the inverting path 122, and the selector 146.

以上のように、カラム回路１０１において、ビット線のうちの所定のビット線上のメモリセルに、パラメータファイル７１のデータを反転したデータが書き込まれても、センスアンプ２３の後段に、反転パス用リーフセル７５として、通常パス１２１、インバータ１１１を有する反転パス１２２、並びに、通常パス１２１および反転パス１２２がカラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３により切り替えられるように（論理）構成された選択用セル１２３を配置することにより、センスアンプ２３からのビット線上のデータの出力を、図６のカラム回路１１のセンスアンプ２３からの出力と同じにすることができる。   As described above, in the column circuit 101, even if data obtained by inverting the data of the parameter file 71 is written in a memory cell on a predetermined bit line of the bit lines, the inverted path leaf cell is provided at the subsequent stage of the sense amplifier 23. 75, a selection cell configured (logically) so that the normal path 121, the inversion path 122 having the inverter 111, and the normal path 121 and the inversion path 122 are switched by column select signals s0 to s3 from the column decoder 22. By arranging 123, the output of data on the bit line from the sense amplifier 23 can be made the same as the output from the sense amplifier 23 of the column circuit 11 of FIG.

すなわち、所定のビット線上のほぼすべてのローアドレスのメモリセルが「０」の場合には、センスアンプの後段に、反転パス用リーフセル７５として、通常パス１２１、インバータ１１１を有する反転パス１２２並びに選択用セル１２３を配置することにより、センスアンプからの出力を、反転パス１２２を介したものだけ反転させることができるので、図７に示されるように、所定のビット線上のほとんどすべてのアドレスに「１」を記憶させることができる。これにより、ビット線上のコンタクトホールの数が減少するため、ビット線における負荷が削減される。   That is, when almost all row address memory cells on a predetermined bit line are “0”, the normal path 121, the inversion path 122 having the inverter 111, and the selection are provided as the inversion path leaf cell 75 after the sense amplifier. Since the output from the sense amplifier can be inverted only by the inversion path 122 by arranging the cell 123 for use, as shown in FIG. 7, almost all addresses on a predetermined bit line are “ 1 "can be stored. This reduces the number of contact holes on the bit line, thereby reducing the load on the bit line.

なお、図７の範囲Ｂに示されるＯＲゲート１４１を、図８に示されるように、ＯＲゲート１５１およびインバータ１５２により構成するようにすることもできる。   Note that the OR gate 141 shown in the range B of FIG. 7 may be configured by the OR gate 151 and the inverter 152 as shown in FIG.

図８は、図７の選択用パス１２３の範囲Ｂの他の構成例を示す。図８の例においては、ＯＲゲート１５１は、カラムデコーダ２２からのカラムセレクト信号ｓ１またはｓ３のどちらかが入力された場合に、反転パスの選択信号（すなわち、反転されている通常パスの選択信号）を生成し、生成された反転パスの選択信号をインバータ１５２に出力する。インバータ１５２は、ＯＲゲート１５１からの反転パスの選択信号を、反転し、通常パスの選択信号として、セレクタ１４３に出力する。これにより、セレクタ１４３のpMOSには、インバータ１４２より反転された通常パスの選択信号が入力され、それと同時に、セレクタ１４３のnMOSには、インバータ１５２からの通常パスの選択信号が入力される。これにより、pMOSとnMOSが同時にオン状態になり、セレクタ１４３は、センスアンプ２３から通常パス１２１を介して入力されるデータを、後段の装置に出力することができる。   FIG. 8 shows another configuration example of the range B of the selection path 123 shown in FIG. In the example of FIG. 8, the OR gate 151 receives an inverted path selection signal (that is, an inverted normal path selection signal) when either the column select signal s1 or s3 from the column decoder 22 is input. ) And the generated inverted path selection signal is output to the inverter 152. The inverter 152 inverts the inversion path selection signal from the OR gate 151 and outputs the inverted signal to the selector 143 as a normal path selection signal. Thus, the normal path selection signal inverted from the inverter 142 is input to the pMOS of the selector 143, and at the same time, the normal path selection signal from the inverter 152 is input to the nMOS of the selector 143. As a result, the pMOS and the nMOS are simultaneously turned on, and the selector 143 can output the data input from the sense amplifier 23 via the normal path 121 to the subsequent device.

すなわち、図８においては、図７のＯＲゲート１４４に入力され、反転パス選択信号が生成されるもとになるカラムセレクト信号ｓ１またはｓ３に基づいて、通常パス選択信号が生成される。   That is, in FIG. 8, the normal path selection signal is generated based on the column select signal s1 or s3 that is input to the OR gate 144 of FIG. 7 and from which the inverted path selection signal is generated.

以上のように、通常パス選択信号を、反転パス選択信号から生成するようにしてもよい。また、逆に、反転パス選択信号を、通常パス選択信号から生成するようにしてもよい。   As described above, the normal path selection signal may be generated from the inverted path selection signal. Conversely, the inverted path selection signal may be generated from the normal path selection signal.

次に、図９および図１０を参照して、反転方法設定部６３によるデータ反転方法のさらに他の例について説明する。なお、図９においては、回路設計装置５１により設計された図１０のカラム回路と比較するために従来のカラム回路を説明する。   Next, still another example of the data inversion method by the inversion method setting unit 63 will be described with reference to FIGS. 9 and 10. In FIG. 9, a conventional column circuit will be described for comparison with the column circuit of FIG. 10 designed by the circuit design device 51.

また、図９および図１０において、図中右側の「ｘ２」、図中左側の「ｘ８」および「ｘ９」は、図示せぬコントロール回路から選択用セル１２３に入力されるローアドレス信号を示している。具体的には、「ｘ２＝１」は、ローアドレスｗ０，ｗ２，ｗ４，ｗ６，ｗ８，ｗ１０，ｗ１２，ｗ１４，ｗ１６，ｗ１８，ｗ２０，およびｗ２２を指定するためのローアドレス信号を表しており、「ｘ２＝０」は、ローアドレスｗ１，ｗ３，ｗ５，ｗ７，ｗ９，ｗ１１，ｗ１３，ｗ１５，ｗ１７，ｗ１９，ｗ２１，およびｗ２３を指定するためのローアドレス信号を表している。   9 and 10, “x2” on the right side of the drawing and “x8” and “x9” on the left side of the drawing indicate row address signals input to the selection cell 123 from a control circuit (not shown). Yes. Specifically, “x2 = 1” represents a row address signal for designating row addresses w0, w2, w4, w6, w8, w10, w12, w14, w16, w18, w20, and w22. "X2 = 0" represents a row address signal for designating the row addresses w1, w3, w5, w7, w9, w11, w13, w15, w17, w19, w21, and w23.

さらに、「ｘ８＝１」は、ローアドレスｗ０乃至ｗ５並びにローアドレスｗ１２乃至ｗ１７を指定するためのローアドレス信号を表しており、「ｘ８＝０」は、ローアドレスｗ６乃至ｗ１１並びにローアドレスｗ１８乃至ｗ２３を指定するためのローアドレス信号を表しており、「ｘ９＝１」は、ローアドレスｗ０乃至ｗ１１を指定するためのローアドレス信号を表しており、「ｘ９＝０」は、ローアドレスｗ１２乃至ｗ２３を指定するためのローアドレス信号を表している。なお、実際には、ローアドレス信号は、２のべき乗の本数のワード線に対応するように設定されるが、図９および図１０の例の場合、説明の便宜上、ローアドレス信号「ｘ８＝０」と「ｘ８＝１」は、それぞれ６本のワード線に対応し、また、ローアドレス信号「ｘ９＝０」と「ｘ９＝１」は、それぞれ１２本のワード線に対応するようにして説明する。   Further, “x8 = 1” represents a row address signal for designating the row addresses w0 to w5 and the row addresses w12 to w17, and “x8 = 0” represents the row addresses w6 to w11 and the row addresses w18 to w18. A row address signal for designating w23 is represented, “x9 = 1” represents a row address signal for designating row addresses w0 to w11, and “x9 = 0” represents a row address w12 to w12. A row address signal for designating w23 is shown. In practice, the row address signal is set so as to correspond to the number of power lines of 2 but in the case of the examples of FIGS. 9 and 10, for convenience of explanation, the row address signal “x8 = 0” is set. ”And“ x8 = 1 ”correspond to 6 word lines, respectively, and row address signals“ x9 = 0 ”and“ x9 = 1 ”correspond to 12 word lines, respectively. To do.

図９は、図４の従来のカラム回路１１のさらに他の構成例を示す。なお、図９においては、図４における場合と対応する部分には対応する符号を付してあり、その説明は繰り返しになるので省略する。   FIG. 9 shows still another configuration example of the conventional column circuit 11 of FIG. In FIG. 9, portions corresponding to those in FIG. 4 are denoted by corresponding reference numerals, and the description thereof will be omitted because it is repeated.

図９の例においては、カラムＣ０のビット線においては、ローアドレスｗ０乃至ｗ１１のメモリセルには、「０」が書き込まれており、ローアドレスｗ１２乃至ｗ２３のメモリセルには、「１」が書き込まれている。カラムＣ１のビット線においては、ローアドレスｗ０乃至ｗ１１のメモリセルには、「１」が書き込まれており、ローアドレスｗ１２乃至ｗ２３のメモリセルには、「０」が書き込まれている。   In the example of FIG. 9, in the bit line of the column C0, “0” is written in the memory cells of the row addresses w0 to w11, and “1” is written in the memory cells of the row addresses w12 to w23. Has been written. In the bit line of the column C1, “1” is written in the memory cells of the row addresses w0 to w11, and “0” is written in the memory cells of the row addresses w12 to w23.

カラムＣ２のビット線においては、ローアドレスｗ０乃至ｗ５のメモリセルには、「０」が書き込まれており、ローアドレスｗ６乃至ｗ１７のメモリセルには、「１」が書き込まれており、ローアドレスｗ１８乃至ｗ２３のメモリセルには、「０」が書き込まれている。カラムＣ３のビット線においては、ローアドレスｗ０，ｗ２，ｗ４，ｗ６，ｗ８，ｗ１０，ｗ１２，ｗ１４，ｗ１６，ｗ１８，ｗ２０，およびｗ２２のメモリセルには、「０」が書き込まれており、ローアドレスｗ１，ｗ３，ｗ５，ｗ７，ｗ９，ｗ１１，ｗ１３，ｗ１５，ｗ１７，ｗ１９，ｗ２１，およびｗ２３のメモリセルには、「１」が書き込まれている。   In the bit line of the column C2, “0” is written in the memory cells of the row addresses w0 to w5, and “1” is written in the memory cells of the row addresses w6 to w17. “0” is written in the memory cells w18 to w23. In the bit line of the column C3, “0” is written in the memory cells at the row addresses w0, w2, w4, w6, w8, w10, w12, w14, w16, w18, w20, and w22. “1” is written in the memory cells at the addresses w1, w3, w5, w7, w9, w11, w13, w15, w17, w19, w21, and w23.

以上のように設計されたカラム回路１１においては、カラムＣ０乃至Ｃ３のビット線に、「０」と「１」のメモリセルが混在している。すなわち、カラムＣ０乃至Ｃ３のビット線に、コンタクトホールが疎らに数多く存在しており、カラムＣ０乃至Ｃ３のビット線上にそれぞれ負荷がかかる。   In the column circuit 11 designed as described above, “0” and “1” memory cells are mixed in the bit lines of the columns C0 to C3. That is, there are many sparse contact holes in the bit lines of the columns C0 to C3, and a load is applied to the bit lines of the columns C0 to C3.

そこで、図９のように構成されるカラム回路１１からなるＲＯＭ回路を設計するためのパラメータファイル７１が与えられると、回路設計装置５１は、所定のメモリセルのデータを反転して出力するための反転パス用リーフセル７５を有するカラム回路１０１からなるＲＯＭ回路を設計する。   Therefore, when a parameter file 71 for designing a ROM circuit composed of the column circuit 11 configured as shown in FIG. 9 is given, the circuit design device 51 inverts and outputs data of a predetermined memory cell. A ROM circuit composed of a column circuit 101 having an inversion path leaf cell 75 is designed.

図１０は、回路設計装置５１により設計されたカラム回路１０１のさらに他の構成例を示す。図１０の例においては、図７の場合と同様に、反転パス用リーフセル７５は、インバータ１１１、通常パス１２１、反転パス１２２および選択用セル１２３により構成される。ただし、図１０の例の場合、選択用セル１２３は、カラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３だけでなく、図示せぬコントロール回路からのローアドレス信号（ｘ２，ｘ８，およびｘ９）に基づいて、通常パス１２１および反転パス１２２を切り替えられるように（論理）構成されている。   FIG. 10 shows still another configuration example of the column circuit 101 designed by the circuit design device 51. In the example of FIG. 10, as in the case of FIG. 7, the reverse path leaf cell 75 includes the inverter 111, the normal path 121, the reverse path 122, and the selection cell 123. However, in the example of FIG. 10, the selection cell 123 is based on not only the column select signals s0 to s3 from the column decoder 22, but also row address signals (x2, x8, and x9) from a control circuit (not shown). Thus, the normal path 121 and the reverse path 122 can be switched (logic).

図１０の例においては、カラムＣ０のビット線においては、ローアドレスｗ０乃至ｗ１１のメモリセルには、パラメータファイル７１（図９のカラム回路１１）のデータ「０」を反転した「１」が書き込まれており、ローアドレスｗ１２乃至ｗ２３のメモリセルには、パラメータファイル７１のデータ「１」が書き込まれている。カラムＣ１のビット線においては、ローアドレスｗ０乃至ｗ１１のメモリセルには、図９の場合と同様に、パラメータファイル７１のデータ「１」が書き込まれており、ローアドレスｗ１２乃至ｗ２３のメモリセルには、パラメータファイル７１のデータ「０」を反転した「１」が書き込まれている。   In the example of FIG. 10, in the bit line of the column C0, “1” obtained by inverting the data “0” of the parameter file 71 (column circuit 11 of FIG. 9) is written in the memory cells of the row addresses w0 to w11. The data “1” of the parameter file 71 is written in the memory cells at the row addresses w12 to w23. In the bit line of the column C1, data “1” of the parameter file 71 is written in the memory cells of the row addresses w0 to w11, as in FIG. 9, and the memory cells of the row addresses w12 to w23 are written. Is written with “1” obtained by inverting the data “0” of the parameter file 71.

カラムＣ２のビット線においては、ローアドレスｗ０乃至ｗ５のメモリセルには、パラメータファイル７１のデータ「０」を反転した「１」が書き込まれており、ローアドレスｗ６乃至ｗ１７のメモリセルには、パラメータファイル７１のデータ「１」が書き込まれており、ローアドレスｗ１８乃至ｗ２３のメモリセルには、パラメータファイル７１のデータ「０」を反転した「１」が書き込まれている。カラムＣ３のビット線においては、ローアドレスｗ０，ｗ２，ｗ４，ｗ６，ｗ８，ｗ１０，ｗ１２，ｗ１４，ｗ１６，ｗ１８，ｗ２０，およびｗ２２のメモリセルには、パラメータファイル７１のデータ「０」を反転した「１」が書き込まれており、ローアドレスｗ１，ｗ３，ｗ５，ｗ７，ｗ９，ｗ１１，ｗ１３，ｗ１５，ｗ１７，ｗ１９，ｗ２１，およびｗ２３のメモリセルには、パラメータファイル７１のデータ「１」が書き込まれている。   In the bit line of the column C2, “1” obtained by inverting the data “0” of the parameter file 71 is written in the memory cells of the row addresses w0 to w5, and the memory cells of the row addresses w6 to w17 are written. Data “1” of the parameter file 71 is written, and “1” obtained by inverting the data “0” of the parameter file 71 is written in the memory cells of the row addresses w18 to w23. In the bit line of the column C3, the data “0” of the parameter file 71 is inverted in the memory cells of the row addresses w0, w2, w4, w6, w8, w10, w12, w14, w16, w18, w20, and w22. The data “1” in the parameter file 71 is stored in the memory cells at the row addresses w1, w3, w5, w7, w9, w11, w13, w15, w17, w19, w21, and w23. Has been written.

選択用セル１２３は、コントロール回路からのローアドレス信号（ｘ２，ｘ８，ｘ９）およびカラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３のうちのいずれかの信号をそれぞれ入力するＡＮＤゲート１６１乃至１６４、コントロール回路からのローアドレス信号（ｘ９）を入力するインバータ１６５、コントロール回路からのローアドレス信号（ｘ８，ｘ９）を入力するＥｘＮＯＲ(Exclusive NOR)ゲート１６６、ＡＮＤゲート１６１乃至１６４からの各信号を入力するＯＲゲート１６７、ＯＲゲート１６７からの反転パスの選択信号を反転するインバーダ１６８、通常パス１２１を選択するためのセレクタ１６９、並びに、反転パス１２２を選択するためのセレクタ１７０により構成される。   The selection cell 123 includes AND gates 161 to 164 that receive the row address signals (x2, x8, x9) from the control circuit and column select signals s0 to s3 from the column decoder 22, respectively. The inverter 165 inputs the row address signal (x9) from the circuit, the EXNOR (Exclusive NOR) gate 166 inputs the row address signal (x8, x9) from the control circuit, and the signals from the AND gates 161 to 164 are input. The OR gate 167, the inverter 168 for inverting the selection signal of the inversion path from the OR gate 167, the selector 169 for selecting the normal path 121, and the selector 170 for selecting the inversion path 122 are configured.

ＡＮＤゲート１６１は、カラムデコーダ２２からのカラムセレクト信号ｓ０およびコントロール回路からのローアドレス信号ｘ９（＝１）の両方が入力された場合に、信号ｅ（＝１）を生成し、生成された信号ｅをＯＲゲート１６７に出力する。また、ＡＮＤゲート１６１は、カラムセレクト信号ｓ０またはローアドレス信号ｘ９（＝１）が入力されなかった場合に、信号ｅ（＝０）をＯＲゲート１６７に出力する。   The AND gate 161 generates a signal e (= 1) when both the column select signal s0 from the column decoder 22 and the row address signal x9 (= 1) from the control circuit are input, and the generated signal e is output to the OR gate 167. The AND gate 161 outputs a signal e (= 0) to the OR gate 167 when the column select signal s0 or the row address signal x9 (= 1) is not input.

インバータ１６５は、コントロール回路から入力されるローアドレス信号ｘ９を反転して、反転されたローアドレス信号ｘ９をＡＮＤゲート１６２に出力する。ＡＮＤゲート１６２は、カラムデコーダ２２からのカラムセレクト信号ｓ１およびインバータ１６５により反転されたローアドレス信号ｘ９（＝１）の両方が入力された場合（すなわち、コントロール回路からのローアドレス信号ｘ９（＝０）が入力された場合）に、信号ｆ（＝１）を生成し、生成された信号ｆをＯＲゲート１６７に出力する。また、ＡＮＤゲート１６２は、カラムセレクト信号ｓ１またはローアドレス信号ｘ９（＝１）が入力されなかった場合に、信号ｆ（＝０）をＯＲゲート１６７に出力する。   The inverter 165 inverts the row address signal x9 input from the control circuit and outputs the inverted row address signal x9 to the AND gate 162. The AND gate 162 receives both the column select signal s1 from the column decoder 22 and the row address signal x9 (= 1) inverted by the inverter 165 (that is, the row address signal x9 (= 0) from the control circuit. ) Is generated), the signal f (= 1) is generated, and the generated signal f is output to the OR gate 167. The AND gate 162 outputs the signal f (= 0) to the OR gate 167 when the column select signal s1 or the row address signal x9 (= 1) is not input.

ＥｘＮＯＲゲート１６６は、コントロール回路から入力されるローアドレス信号ｘ９およびローアドレス信号ｘ８の両方が「１」または「０」である場合に、ＡＮＤゲート１６３に信号ｉ（＝１）を出力する。ＥｘＮＯＲゲート１６６は、ローアドレス信号ｘ９およびローアドレス信号ｘ８のどちらか一方だけが「１」である場合に、ＡＮＤゲート１６３に信号ｉ（＝０）を出力する。   The ExNOR gate 166 outputs a signal i (= 1) to the AND gate 163 when both the row address signal x9 and the row address signal x8 input from the control circuit are “1” or “0”. The ExNOR gate 166 outputs a signal i (= 0) to the AND gate 163 when only one of the row address signal x9 and the row address signal x8 is “1”.

ＡＮＤゲート１６３は、カラムデコーダ２２からのカラムセレクト信号ｓ２およびＥｘＮＯＲゲート１６６から信号ｉ（＝１）の両方が入力された場合に、信号ｇ（＝１）を生成し、生成された信号ｇをＯＲゲート１６７に出力する。また、ＡＮＤゲート１６３は、カラムセレクト信号ｓ２または信号ｉ（＝１）が入力されなかった場合に、信号ｇ（＝０）をＯＲゲート１６７に出力する。   The AND gate 163 generates the signal g (= 1) when both the column select signal s2 from the column decoder 22 and the signal i (= 1) are input from the ExNOR gate 166, and the generated signal g Output to the OR gate 167. The AND gate 163 outputs the signal g (= 0) to the OR gate 167 when the column select signal s2 or the signal i (= 1) is not input.

ＡＮＤゲート１６４は、カラムデコーダ２２からのカラムセレクト信号ｓ３およびコントロール回路からのローアドレス信号ｘ２（＝１）の両方が入力された場合に、信号ｈ（＝１）を生成し、生成された信号ｈをＯＲゲート１６７に出力する。また、ＡＮＤゲート１６４は、カラムセレクト信号ｓ３またはローアドレス信号ｘ２（＝１）が入力されなかった場合に、信号ｈ（＝０）をＯＲゲート１６７に出力する。   The AND gate 164 generates a signal h (= 1) when both the column select signal s3 from the column decoder 22 and the row address signal x2 (= 1) from the control circuit are input, and the generated signal h is output to the OR gate 167. The AND gate 164 outputs a signal h (= 0) to the OR gate 167 when the column select signal s3 or the row address signal x2 (= 1) is not input.

ＯＲゲート１６７は、入力されるＡＮＤゲート１６１からの信号ｅ、ＡＮＤゲート１６２からの信号ｆ、ＡＮＤゲート１６３からの信号ｇ、または、ＡＮＤゲート１６４からの信号ｈのうちの少なくとも１つの信号が「１」であった場合、反転パスの選択信号を生成し、生成された反転パス用の選択信号を、セレクタ１６９および１７０に出力する。   The OR gate 167 receives at least one of the signal e from the AND gate 161, the signal f from the AND gate 162, the signal g from the AND gate 163, or the signal h from the AND gate 164. If “1”, an inversion path selection signal is generated, and the generated inversion path selection signal is output to the selectors 169 and 170.

セレクタ１６９および１７０は、セレクタ１４３と同様に、pMOSとnMOSからなるCMOS回路により構成されている。ＯＲゲート１６７から出力された反転パスの選択信号は、２つに分岐され、一方がインバータ１６８により反転される。反転パス用のセレクタ１７０のpMOSには、インバータ１６８より反転された反転パスの選択信号が入力され、それと同時に、反転パス用のセレクタ１７０のnMOSには、ＯＲゲート１６７からの反転パスの選択信号が同時に入力される。これにより、セレクタ１７０は、オン状態になり、セレクタ１７０は、入力されるデータを、後段の装置に出力することができる。なお、このとき、通常パス用のセレクタ１６９のnMOSには、インバータ１６８より反転された反転パスの選択信号が入力され、それと同時に、反転パス用のセレクタ１７０のpMOSには、ＯＲゲート１６７からの反転パスの選択信号が同時に入力される。すなわち、通常パス用のセレクタ１６９のnMOSおよびpMOSには、セレクタ１７０とは逆の信号がそれぞれ入力されるので、セレクタ１６９は、オフ状態となる。   Like the selector 143, the selectors 169 and 170 are constituted by CMOS circuits composed of pMOS and nMOS. The inversion path selection signal output from the OR gate 167 is branched into two, and one is inverted by the inverter 168. The inversion path selection signal inverted from the inverter 168 is input to the pMOS of the inversion path selector 170, and at the same time, the inversion path selection signal from the OR gate 167 is input to the nMOS of the inversion path selector 170. Are input at the same time. As a result, the selector 170 is turned on, and the selector 170 can output input data to a subsequent device. At this time, the selection signal of the inverted path inverted by the inverter 168 is input to the nMOS of the selector 169 for the normal path, and at the same time, the pMOS of the selector 170 for the inverted path is supplied from the OR gate 167. An inversion path selection signal is input simultaneously. That is, since the reverse signal to the selector 170 is input to the nMOS and pMOS of the selector 169 for the normal path, the selector 169 is turned off.

以上により、カラムＣ０乃至カラムＣ３のビット線上のメモリセルの反転されているデータは、対応するビット線上に読み出され、反転パス１２２、インバータ１１１およびＯＮ状態になったセレクタ１７０を介して、後段の装置に出力される。すなわち、カラムＣ０乃至カラムＣ３のビット線上のメモリセルの反転されているデータは、対応するビット線上に読み出され、インバータ１１１により反転されて、後段の装置に出力される。   As described above, the inverted data of the memory cells on the bit lines of the columns C0 to C3 are read onto the corresponding bit lines, and are passed through the inversion path 122, the inverter 111, and the selector 170 in the ON state. Is output to the device. That is, the inverted data of the memory cells on the bit lines of the columns C0 to C3 are read onto the corresponding bit lines, inverted by the inverter 111, and output to the subsequent device.

一方、ＯＲゲート１６７は、入力されるＡＮＤゲート１６１からの信号ｅ、ＡＮＤゲート１６２からの信号ｆ、ＡＮＤゲート１６３からの信号ｇ、および、ＡＮＤゲート１６４からの信号ｈがすべて「０」であった場合、反転パスの非選択信号（すなわち、反転されている通常パスの選択信号）を生成し、生成された反転パスの非選択信号を、セレクタ１６９および１７０に出力する。   On the other hand, in the OR gate 167, the signal e from the AND gate 161, the signal f from the AND gate 162, the signal g from the AND gate 163, and the signal h from the AND gate 164 are all “0”. In this case, an inversion path non-selection signal (that is, an inverted normal path selection signal) is generated, and the generated inversion path non-selection signal is output to the selectors 169 and 170.

なお、このとき、反転パスの非選択信号は、２つに分岐され、一方がインバータ１６８により反転され、通常パスの選択信号になる。通常パス用のセレクタ１６９のnMOSには、インバータ１６８より通常パスの選択信号が入力され、それと同時に、通常パス用のセレクタ１６９のpMOSには、ＯＲゲート１６７からの反転パスの非選択信号（反転されている通常パスの選択信号）が入力される。これにより、セレクタ１６９は、オン状態になる。また、反転パス用のセレクタ１７０のpMOSには、インバータ１６８より反転された反転パスの非選択信号（通常パスの選択信号）が入力され、それと同時に、反転パス用のセレクタ１７０のnMOSには、ＯＲゲート１６７からの反転パスの非選択信号（反転されている通常パスの選択信号）が入力される。すなわち、通常パス用のセレクタ１７０のnMOSおよびpMOSには、セレクタ１６９とは逆の信号がそれぞれ入力されるので、セレクタ１７０は、オフ状態となる。   At this time, the non-selection signal of the inverting path is branched into two, one of which is inverted by the inverter 168 to become the selection signal of the normal path. A normal path selection signal is input from the inverter 168 to the nMOS of the normal path selector 169, and at the same time, an inversion path non-selection signal (inversion) from the OR gate 167 is input to the pMOS of the normal path selector 169. Normal path selection signal) is input. As a result, the selector 169 is turned on. In addition, an inversion path non-selection signal (normal path selection signal) inverted by the inverter 168 is input to the pMOS of the inversion path selector 170, and at the same time, the nMOS of the inversion path selector 170 is An inversion path non-selection signal (inverted normal path selection signal) is input from the OR gate 167. That is, since the reverse signal to the selector 169 is input to the nMOS and pMOS of the normal path selector 170, the selector 170 is turned off.

以上により、カラムＣ０乃至カラムＣ３のビット線上のメモリセルの反転されていない通常のデータは、対応するビット線上に読み出され、通常パス１２１、およびＯＮ状態になったセレクタ１６９を介して、後段の装置に出力される。   As described above, normal data that is not inverted in the memory cells on the bit lines of the columns C0 to C3 is read out on the corresponding bit lines, and is passed through the normal path 121 and the selector 169 in the ON state. Is output to the device.

上述した選択用パス１２３の処理を具体的に説明すると、カラム回路１０１においては、例えば、カラムデコーダ２２からのカラムセレクト信号ｓ０が１で、カラムセレクタ２４−１および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ９＝１）が、選択用セル１２３に入力された場合、カラムセレクタ２４−１がオン状態になるとともに、ＡＮＤゲート１６１からＯＲゲート１６７に信号ｅ（＝１）が出力される。また、いまの場合、カラムセレクト信号ｓ１乃至ｓ３は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６２からの信号ｆ（＝０）、ＡＮＤゲート１６３からの信号ｇ（＝０）、および、ＡＮＤゲート１６４からの信号ｈ（＝０）が入力される。   Specifically, the processing of the selection path 123 described above will be described. In the column circuit 101, for example, the column select signal s0 from the column decoder 22 is 1, and is input to the column selector 24-1 and the selection cell 123. When the row address signal (x9 = 1) is input from the control circuit to the selection cell 123, the column selector 24-1 is turned on, and the signal e (= 1) is output from the AND gate 161 to the OR gate 167. Is output. In this case, since the column select signals s1 to s3 are 0, the OR gate 167 has a signal f (= 0) from the AND gate 162, a signal g (= 0) from the AND gate 163, and AND. A signal h (= 0) from the gate 164 is input.

したがって、ＯＲゲート１６７から反転パスの選択信号が出力され、セレクタ１７０がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ０乃至ｗ１１のうちの対応するローアドレスのメモリセルのデータが、カラムＣ０のビット線上に読み出されている。したがって、カラムＣ０のビット線上に読み出されているデータは、カラムセレクタ２４−１、センスアンプ２３、インバータ１１１、反転パス１２２、およびセレクタ１７０を介して、後段の装置に反転して出力される。   Therefore, an inversion path selection signal is output from the OR gate 167, and the selector 170 is turned on. At this time, based on the row address signal r from the control circuit, the row decoder 21 reads the data of the memory cell at the corresponding row address among the row addresses w0 to w11 onto the bit line of the column C0. Therefore, the data read on the bit line of the column C0 is inverted and output to the subsequent device via the column selector 24-1, the sense amplifier 23, the inverter 111, the inversion path 122, and the selector 170. .

カラムデコーダ２２からのカラムセレクト信号ｓ０が１で、カラムセレクタ２４−１および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ９＝０）が、選択用セル１２３に入力された場合、カラムセレクタ２４−１がオン状態になるとともに、ＡＮＤゲート１６１からＯＲゲート１６７に信号ｅ（＝０）が出力される。また、いまの場合、カラムセレクト信号ｓ１乃至ｓ３は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６２からの信号ｆ（＝０）、ＡＮＤゲート１６３からの信号ｇ（＝０）、および、ＡＮＤゲート１６４からの信号ｈ（＝０）が入力される。   When the column select signal s0 from the column decoder 22 is 1 and is input to the column selector 24-1 and the selection cell 123, and the row address signal (x9 = 0) is input to the selection cell 123 from the control circuit, The column selector 24-1 is turned on, and the signal e (= 0) is output from the AND gate 161 to the OR gate 167. In this case, since the column select signals s1 to s3 are 0, the OR gate 167 has a signal f (= 0) from the AND gate 162, a signal g (= 0) from the AND gate 163, and AND. A signal h (= 0) from the gate 164 is input.

したがって、ＯＲゲート１６７から通常パスの選択信号が出力され、セレクタ１６９がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ１２乃至ｗ２３のうちの対応するローアドレスのメモリセルのデータが、カラムＣ０のビット線上に読み出されている。したがって、カラムＣ０のビット線上に読み出されているデータは、カラムセレクタ２４−１、センスアンプ２３、通常パス１２１、およびセレクタ１６９を介して、後段の装置にそのまま出力される。   Therefore, a normal path selection signal is output from the OR gate 167, and the selector 169 is turned on. At this time, based on the row address signal r from the control circuit, the row decoder 21 reads the data of the memory cell at the corresponding row address among the row addresses w12 to w23 onto the bit line of the column C0. Therefore, the data read on the bit line of the column C0 is output as it is to the subsequent device via the column selector 24-1, the sense amplifier 23, the normal path 121, and the selector 169.

また、カラムデコーダ２２からのカラムセレクト信号ｓ１が１で、カラムセレクタ２４−２および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ９＝１）が、選択用セル１２３に入力された場合、カラムセレクタ２４−２がオン状態になるとともに、ＡＮＤゲート１６２からＯＲゲート１６７に信号ｆ（＝０）が出力される。また、いまの場合、カラムセレクト信号ｓ０、ｓ２およびｓ３は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６１からの信号ｅ（＝０）、ＡＮＤゲート１６３からの信号ｇ（＝０）、および、ＡＮＤゲート１６４からの信号ｈ（＝０）が入力される。   Further, the column select signal s1 from the column decoder 22 is 1, and is input to the column selector 24-2 and the selection cell 123, and the row address signal (x9 = 1) is input to the selection cell 123 from the control circuit. In this case, the column selector 24-2 is turned on, and the signal f (= 0) is output from the AND gate 162 to the OR gate 167. In this case, since the column select signals s0, s2 and s3 are 0, the OR gate 167 has a signal e (= 0) from the AND gate 161, a signal g (= 0) from the AND gate 163, and The signal h (= 0) from the AND gate 164 is input.

したがって、ＯＲゲート１６７から通常パスの選択信号が出力され、セレクタ１６９がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ０乃至ｗ１１のうちの対応するローアドレスのメモリセルのデータが、カラムＣ１のビット線上に読み出されている。したがって、カラムＣ１のビット線上に読み出されているデータは、カラムセレクタ２４−２、センスアンプ２３、通常パス１２１、およびセレクタ１６９を介して、後段の装置にそのまま出力される。   Therefore, a normal path selection signal is output from the OR gate 167, and the selector 169 is turned on. At this time, based on the row address signal r from the control circuit, the row decoder 21 reads the data of the memory cell at the corresponding row address among the row addresses w0 to w11 onto the bit line of the column C1. Therefore, the data read on the bit line of the column C1 is output as it is to the subsequent device via the column selector 24-2, the sense amplifier 23, the normal path 121, and the selector 169.

カラムデコーダ２２からのカラムセレクト信号ｓ１が１で、カラムセレクタ２４−２および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ９＝０）が、選択用セル１２３に入力された場合、カラムセレクタ２４−２がオン状態になるとともに、ＡＮＤゲート１６２からＯＲゲート１６７に信号ｆ（＝１）が出力される。また、いまの場合、カラムセレクト信号ｓ０、ｓ２およびｓ３は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６１からの信号ｅ（＝０）、ＡＮＤゲート１６３からの信号ｇ（＝０）、および、ＡＮＤゲート１６４からの信号ｈ（＝０）が入力される。   When the column select signal s1 from the column decoder 22 is 1 and is input to the column selector 24-2 and the selection cell 123, and the row address signal (x9 = 0) is input to the selection cell 123 from the control circuit, The column selector 24-2 is turned on, and the signal f (= 1) is output from the AND gate 162 to the OR gate 167. In this case, since the column select signals s0, s2 and s3 are 0, the OR gate 167 has a signal e (= 0) from the AND gate 161, a signal g (= 0) from the AND gate 163, and The signal h (= 0) from the AND gate 164 is input.

したがって、ＯＲゲート１６７から反転パスの選択信号が出力され、セレクタ１７０がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ１２乃至ｗ２３のうちの対応するローアドレスのメモリセルのデータが、カラムＣ１のビット線上に読み出されている。したがって、カラムＣ１のビット線上に読み出されているデータは、カラムセレクタ２４−２、センスアンプ２３、インバータ１１１、反転パス１２２、およびセレクタ１７０を介して、後段の装置に反転して出力される。   Therefore, an inversion path selection signal is output from the OR gate 167, and the selector 170 is turned on. At this time, based on the row address signal r from the control circuit, the row decoder 21 reads the data of the memory cell at the corresponding row address among the row addresses w12 to w23 onto the bit line of the column C1. Therefore, the data read on the bit line of the column C1 is inverted and output to the subsequent device via the column selector 24-2, the sense amplifier 23, the inverter 111, the inversion path 122, and the selector 170. .

さらに、カラムデコーダ２２からのカラムセレクト信号ｓ２が１で、カラムセレクタ２４−３および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ９＝１）および（ｘ８＝１）が、選択用セル１２３に入力された場合、カラムセレクタ２４−３がオン状態になるとともに、ＡＮＤゲート１６３からＯＲゲート１６７に信号ｇ（＝１）が出力される。また、いまの場合、カラムセレクト信号ｓ０、ｓ１およびｓ３は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６１からの信号ｅ（＝０）、ＡＮＤゲート１６２からの信号ｆ（＝０）、および、ＡＮＤゲート１６４からの信号ｈ（＝０）が入力される。   Further, the column select signal s2 from the column decoder 22 is 1, and is input to the column selector 24-3 and the selection cell 123, and the row address signals (x9 = 1) and (x8 = 1) are selected from the control circuit. When input to the cell 123, the column selector 24-3 is turned on, and the signal g (= 1) is output from the AND gate 163 to the OR gate 167. In this case, since the column select signals s0, s1, and s3 are 0, the OR gate 167 has a signal e (= 0) from the AND gate 161, a signal f (= 0) from the AND gate 162, and The signal h (= 0) from the AND gate 164 is input.

したがって、ＯＲゲート１６７から反転パスの選択信号が出力され、セレクタ１７０がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ０乃至ｗ５のうちの対応するローアドレスのメモリセルのデータが、カラムＣ２のビット線上に読み出されている。したがって、カラムＣ２のビット線上に読み出されているデータは、カラムセレクタ２４−３、センスアンプ２３、インバータ１１１、反転パス１２２、およびセレクタ１７０を介して、後段の装置に反転して出力される。   Therefore, an inversion path selection signal is output from the OR gate 167, and the selector 170 is turned on. At this time, based on the row address signal r from the control circuit, the row decoder 21 reads the data of the memory cell at the corresponding row address among the row addresses w0 to w5 onto the bit line of the column C2. Therefore, the data read on the bit line of the column C2 is inverted and output to the subsequent device via the column selector 24-3, the sense amplifier 23, the inverter 111, the inversion path 122, and the selector 170. .

カラムデコーダ２２からのカラムセレクト信号ｓ２が１で、カラムセレクタ２４−３および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ９＝１）および（ｘ８＝０）が、ローデコーダ２１および選択用セル１２３に入力された場合、カラムセレクタ２４−３がオン状態になるとともに、ＡＮＤゲート１６３からＯＲゲート１６７に信号ｇ（＝０）が出力される。また、いまの場合、カラムセレクト信号ｓ０、ｓ１およびｓ３は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６１からの信号ｅ（＝０）、ＡＮＤゲート１６２からの信号ｆ（＝０）、および、ＡＮＤゲート１６４からの信号ｈ（＝０）が入力される。   The column select signal s2 from the column decoder 22 is 1, and is input to the column selector 24-3 and the selection cell 123. The row address signals (x9 = 1) and (x8 = 0) are sent from the control circuit to the row decoder 21 and When input to the selection cell 123, the column selector 24-3 is turned on, and a signal g (= 0) is output from the AND gate 163 to the OR gate 167. In this case, since the column select signals s0, s1, and s3 are 0, the OR gate 167 has a signal e (= 0) from the AND gate 161, a signal f (= 0) from the AND gate 162, and The signal h (= 0) from the AND gate 164 is input.

したがって、ＯＲゲート１６７から通常パスの選択信号が出力され、セレクタ１６９がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ６乃至ｗ１１のうちの対応するローアドレスのメモリセルのデータが、カラムＣ２のビット線上に読み出されている。したがって、カラムＣ２のビット線上に読み出されているデータは、カラムセレクタ２４−３、センスアンプ２３、通常パス１２１、およびセレクタ１６９を介して、後段の装置にそのまま出力される。   Therefore, a normal path selection signal is output from the OR gate 167, and the selector 169 is turned on. At this time, based on the row address signal r from the control circuit, the row decoder 21 reads the data of the memory cell at the corresponding row address among the row addresses w6 to w11 onto the bit line of the column C2. Therefore, the data read on the bit line of the column C2 is output as it is to the subsequent device via the column selector 24-3, the sense amplifier 23, the normal path 121, and the selector 169.

カラムデコーダ２２からのカラムセレクト信号ｓ２が１で、カラムセレクタ２４−３および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ９＝０）および（ｘ８＝１）が、ローデコーダ２１および選択用セル１２３に入力された場合、カラムセレクタ２４−３がオン状態になるとともに、ＡＮＤゲート１６３からＯＲゲート１６７に信号ｇ（＝０）が出力される。また、いまの場合、カラムセレクト信号ｓ０、ｓ１およびｓ３は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６１からの信号ｅ（＝０）、ＡＮＤゲート１６２からの信号ｆ（＝０）、および、ＡＮＤゲート１６４からの信号ｈ（＝０）が入力される。   The column select signal s2 from the column decoder 22 is 1, and is input to the column selector 24-3 and the selection cell 123. The row address signals (x9 = 0) and (x8 = 1) are sent from the control circuit to the row decoder 21 and When input to the selection cell 123, the column selector 24-3 is turned on, and a signal g (= 0) is output from the AND gate 163 to the OR gate 167. In this case, since the column select signals s0, s1, and s3 are 0, the OR gate 167 has a signal e (= 0) from the AND gate 161, a signal f (= 0) from the AND gate 162, and The signal h (= 0) from the AND gate 164 is input.

したがって、ＯＲゲート１６７から通常パスの選択信号が出力され、セレクタ１６９がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ１２乃至ｗ１７のうちの対応するローアドレスのメモリセルのデータが、カラムＣ２のビット線上に読み出されている。したがって、カラムＣ２のビット線上に読み出されているデータは、カラムセレクタ２４−３、センスアンプ２３、通常パス１２１、およびセレクタ１６９を介して、後段の装置にそのまま出力される。   Therefore, a normal path selection signal is output from the OR gate 167, and the selector 169 is turned on. At this time, based on the row address signal r from the control circuit, the row decoder 21 reads the data of the memory cell at the corresponding row address among the row addresses w12 to w17 onto the bit line of the column C2. Therefore, the data read on the bit line of the column C2 is output as it is to the subsequent device via the column selector 24-3, the sense amplifier 23, the normal path 121, and the selector 169.

カラムデコーダ２２からのカラムセレクト信号ｓ２が１で、カラムセレクタ２４−３および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ９＝０）および（ｘ８＝０）が、ローデコーダ２１および選択用セル１２３に入力された場合、カラムセレクタ２４−３がオン状態になるとともに、ＡＮＤゲート１６３からＯＲゲート１６７に信号ｇ（＝１）が出力される。また、いまの場合、カラムセレクト信号ｓ０、ｓ１およびｓ３は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６１からの信号ｅ（＝０）、ＡＮＤゲート１６２からの信号ｆ（＝０）、および、ＡＮＤゲート１６４からの信号ｈ（＝０）が入力される。   The column select signal s2 from the column decoder 22 is 1, and is input to the column selector 24-3 and the selection cell 123. The row address signals (x9 = 0) and (x8 = 0) are sent from the control circuit to the row decoder 21 and When input to the selection cell 123, the column selector 24-3 is turned on, and the signal g (= 1) is output from the AND gate 163 to the OR gate 167. In this case, since the column select signals s0, s1, and s3 are 0, the OR gate 167 has a signal e (= 0) from the AND gate 161, a signal f (= 0) from the AND gate 162, and The signal h (= 0) from the AND gate 164 is input.

したがって、ＯＲゲート１６７から反転パスの選択信号が出力され、セレクタ１７０がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ１８乃至ｗ２３のうちの対応するローアドレスのメモリセルのデータが、カラムＣ２のビット線上に読み出されている。したがって、カラムセレクタ２４−３およびセレクタ１７０がオン状態になるので、カラムＣ２のビット線上に読み出されているデータは、カラムセレクタ２４−３、センスアンプ２３、インバータ１１１、反転パス１２２、およびセレクタ１７０を介して、後段の装置に反転して出力される。   Therefore, an inversion path selection signal is output from the OR gate 167, and the selector 170 is turned on. At this time, based on the row address signal r from the control circuit, the row decoder 21 reads the data of the memory cell at the corresponding row address among the row addresses w18 to w23 onto the bit line of the column C2. Therefore, since the column selector 24-3 and the selector 170 are turned on, the data read onto the bit line of the column C2 is the column selector 24-3, the sense amplifier 23, the inverter 111, the inversion path 122, and the selector. Through 170, the signal is inverted and output to the subsequent apparatus.

また、カラムデコーダ２２からのカラムセレクト信号ｓ３が１で、カラムセレクタ２４−４および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ２＝１）が、選択用セル１２３に入力された場合、カラムセレクタ２４−４がオン状態になるとともに、ＡＮＤゲート１６４からＯＲゲート１６７に信号ｈ（＝１）が出力される。また、いまの場合、カラムセレクト信号ｓ０乃至ｓ２は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６１からの信号ｅ（＝０）、ＡＮＤゲート１６２からの信号ｆ（＝０）、および、ＡＮＤゲート１６３からの信号ｇ（＝０）が入力される。   Further, the column select signal s3 from the column decoder 22 is 1, and is input to the column selector 24-4 and the selection cell 123, and the row address signal (x2 = 1) is input to the selection cell 123 from the control circuit. In this case, the column selector 24-4 is turned on, and the signal h (= 1) is output from the AND gate 164 to the OR gate 167. In this case, since the column select signals s0 to s2 are 0, the OR gate 167 has a signal e (= 0) from the AND gate 161, a signal f (= 0) from the AND gate 162, and AND. A signal g (= 0) from the gate 163 is input.

したがって、セレクタ１７０がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ０，ｗ２，ｗ４，ｗ６，ｗ８，ｗ１０，ｗ１２，ｗ１４，ｗ１６，ｗ１８，ｗ２０，およびｗ２２のうちの対応するメモリセルのデータが、カラムＣ３のビット線上に読み出されている。したがって、カラムＣ３のビット線上に読み出されているデータは、カラムセレクタ２４−４、センスアンプ２３、インバータ１１１、反転パス１２２、およびセレクタ１７０を介して、後段の装置に反転して出力される。   Therefore, the selector 170 is turned on. At this time, based on the row address signal r from the control circuit, the row decoder 21 corresponds to one of the row addresses w0, w2, w4, w6, w8, w10, w12, w14, w16, w18, w20, and w22. Data in the memory cell is read onto the bit line in column C3. Therefore, the data read on the bit line of the column C3 is inverted and output to the subsequent device via the column selector 24-4, the sense amplifier 23, the inverter 111, the inversion path 122, and the selector 170. .

カラムデコーダ２２からのカラムセレクト信号ｓ３が１で、カラムセレクタ２４−４および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ２＝０）が、ローデコーダ２１および選択用セル１２３に入力された場合、カラムセレクタ２４−４がオン状態になるとともに、ＡＮＤゲート１６４からＯＲゲート１６７に信号ｈ（＝０）が出力される。また、いまの場合、カラムセレクト信号ｓ０乃至ｓ２は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６１からの信号ｅ（＝０）、ＡＮＤゲート１６２からの信号ｆ（＝０）、および、ＡＮＤゲート１６３からの信号ｇ（＝０）が入力される。   The column select signal s3 from the column decoder 22 is 1, and is input to the column selector 24-4 and the selection cell 123, and the row address signal (x2 = 0) is input to the row decoder 21 and the selection cell 123 from the control circuit. In this case, the column selector 24-4 is turned on, and the signal h (= 0) is output from the AND gate 164 to the OR gate 167. In this case, since the column select signals s0 to s2 are 0, the OR gate 167 has a signal e (= 0) from the AND gate 161, a signal f (= 0) from the AND gate 162, and AND. A signal g (= 0) from the gate 163 is input.

したがって、ＯＲゲート１６７から通常パスの選択信号が出力され、セレクタ１６９がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ１，ｗ３，ｗ５，ｗ７，ｗ９，ｗ１１，ｗ１３，ｗ１５，ｗ１７，ｗ１９，ｗ２１，およびｗ２３のうちの対応するメモリセルのデータが、カラムＣ３のビット線上に読み出されている。したがって、カラムＣ３のビット線上に読み出されているデータは、カラムセレクタ２４−４、センスアンプ２３、通常パス１２１、およびセレクタ１６９を介して、後段の装置にそのまま出力される。   Therefore, a normal path selection signal is output from the OR gate 167, and the selector 169 is turned on. At this time, based on the row address signal r from the control circuit, the row decoder 21 corresponds to one of the row addresses w1, w3, w5, w7, w9, w11, w13, w15, w17, w19, w21, and w23. Data in the memory cell is read onto the bit line in column C3. Therefore, the data read on the bit line of the column C3 is output as it is to the subsequent device via the column selector 24-4, the sense amplifier 23, the normal path 121, and the selector 169.

以上のように、カラム回路１０１において、ビット線のうちの任意のビット線上の任意のローアドレスのメモリセルに反転したデータが書き込まれても、センスアンプ２３の後段に、反転パス用リーフセル７５として、通常パス１２１、インバータ１１１を有する反転パス１２２、並びに、通常パス１２１および反転パス１２２が、カラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３およびローデコーダ２１からのローアドレス信号（ｘ２，ｘ８，ｘ９）により切り替えられるように選択用セル１２３を構成することにより、各ビット線上のデータのセンスアンプ２３からの出力を、図９のカラム回路１１のセンスアンプ２３からの出力と同じにすることができる。   As described above, in the column circuit 101, even if inverted data is written to a memory cell at an arbitrary row address on an arbitrary bit line of the bit lines, the inverted path leaf cell 75 is provided at the subsequent stage of the sense amplifier 23. The normal path 121, the inverting path 122 having the inverter 111, and the normal path 121 and the inverting path 122 are the column select signals s0 to s3 from the column decoder 22 and the row address signals (x2, x8, x9) from the row decoder 21. 9), the output from the sense amplifier 23 of the data on each bit line can be made the same as the output from the sense amplifier 23 of the column circuit 11 of FIG. .

すなわち、パラメータファイル７１において、任意のビット線上の任意のローアドレスが「０」であったとしても、センスアンプの後段に、反転パス用リーフセル７５として、通常パス１２１、インバータ１１１を有する反転パス１２２、並びに、通常パス１２１および反転パス１２２が、カラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３およびローデコーダ２１からのローアドレス信号（ｘ２，ｘ８，ｘ９）により切り替えられるように（論理）構成された選択用セル１２３を配置することにより、センスアンプからの出力を、インバータ１１１を有する反転パス１２２を介して反転することができるので、そのメモリセルに「１」を記憶させることができる。したがって、図１０に示されるように、各ビット線上のほとんどすべてのローアドレスのメモリセルに「１」を記憶させることができる。これにより、ビット線上のコンタクトホールの数が減少され、ビット線における負荷が削減される。   That is, in the parameter file 71, even if an arbitrary row address on an arbitrary bit line is “0”, the reverse path 122 having the normal path 121 and the inverter 111 is provided as the reverse path leaf cell 75 after the sense amplifier. In addition, the normal path 121 and the inversion path 122 are (logically) configured to be switched by column select signals s0 to s3 from the column decoder 22 and row address signals (x2, x8, x9) from the row decoder 21. By disposing the selection cell 123, the output from the sense amplifier can be inverted through the inversion path 122 having the inverter 111, so that “1” can be stored in the memory cell. Therefore, as shown in FIG. 10, “1” can be stored in almost all memory cells of the row address on each bit line. This reduces the number of contact holes on the bit line and reduces the load on the bit line.

なお、図１０の例においては、カラムセレクト信号と３つのローアドレス信号（ｘ２，ｘ８，ｘ９）により通常パスおよび反転パスが切り替えられる場合について説明したが、ローアドレス信号は３つに限らず、ローアドレス信号が１つの場合もあれば、例えば、ＲＯＭ回路のワード数が大きい場合など、カラムセレクト信号とさらに多くのローアドレス信号により通常パスおよび反転パスが切り替えられるようにしてもよい。   In the example of FIG. 10, the case where the normal path and the inverted path are switched by the column select signal and the three row address signals (x2, x8, x9) has been described. However, the row address signal is not limited to three. In some cases, there may be one row address signal. For example, when the number of words in the ROM circuit is large, the normal path and the inverted path may be switched by the column select signal and more row address signals.

また、ビット線上のすべてのメモリセルのデータを「０」にすると、上述した反転パス用リーフセル７５を組む論理が複雑になる場合があるので、反転パス用リーフセル７５の論理の複雑さとビット線上のコンタクトホールの負荷の兼ね合いに基づいて、ビット線上のメモリセルの反転するデータのローアドレスを限定するようにしてもよい。この場合には、反転パス用リーフセル７５の論理の複雑さを抑えることができる。   If the data of all the memory cells on the bit line is set to “0”, the logic for assembling the above-described inversion path leaf cell 75 may be complicated. The row address of the inverted data of the memory cell on the bit line may be limited on the basis of the load of the contact hole. In this case, the logic complexity of the reverse path leaf cell 75 can be reduced.

次に、図１１のフローチャートを参照して、回路設計装置５１の回路設計処理について説明する。   Next, the circuit design processing of the circuit design device 51 will be described with reference to the flowchart of FIG.

入力部６１は、ユーザ（設計者）の操作に基づいて、ＲＯＭのビット数、ワード数、ＲＯＭデータなどが記述されたパラメータファイル７１を入力する。データ解析部６２は、ステップＳ１において、入力部６１を介して入力されたパラメータファイル７１に基づいて、ビット線上のメモリセルのデータの数と並びを解析し、その解析結果を、反転方法設定部６３に出力し、ステップＳ２に進む。   The input unit 61 inputs a parameter file 71 in which the number of ROM bits, the number of words, ROM data, and the like are described based on a user (designer) operation. In step S1, the data analysis unit 62 analyzes the number and arrangement of data in the memory cells on the bit line based on the parameter file 71 input via the input unit 61, and the analysis result is displayed as an inversion method setting unit. The process proceeds to step S2.

反転方法設定部６３は、ステップＳ２において、データ解析部６２により解析された解析結果に基づいて、図５を参照して上述したように、ビット線のメモリセルのデータをすべて反転するか、図７を参照して上述したように、所定のビット線を選択して、選択されたビット線のメモリセルのデータをすべて反転するか、または、図１０を参照して上述したように、所定のビット線を選択して、選択されたビット線の任意のメモリセルのデータだけを反転するかなどのデータの反転方法を設定し、ステップＳ３に進む。   In step S2, the inversion method setting unit 63 inverts all the data of the bit line memory cells based on the analysis result analyzed by the data analysis unit 62, as described above with reference to FIG. As described above with reference to FIG. 7, a predetermined bit line is selected and all the data in the memory cells of the selected bit line are inverted, or as described above with reference to FIG. A bit line is selected and a data inversion method is set, such as whether to invert only the data of an arbitrary memory cell of the selected bit line, and the process proceeds to step S3.

論理設計部６４は、ステップＳ３において、反転方法設定部６３により設定されたデータ反転方法に基づいて、ＰＬＡ(Programmable Logic Array)を用いて、所定のメモリセルのデータを反転して出力するための論理を組み、論理回路を実現する。具体的には、論理設計部６４は、データ反転方法に基づいて、記憶部６５のＰＬＡリーフセル７２を用いて、タイリング（組み合わせ）を行い、ＰＬＡを用いて、所定のデータを反転して出力するための反転パス用リーフセル７５を生成し、ステップＳ４に進む。例えば、図５の例の場合には、論理設計部６４は、インバータ１１１からなる反転パス用リーフセル７５を生成する。また、図７または図１０の例の場合には、通常パス１２１、インバータ１１１を有する反転パス１２２並びに選択用セル１２３からなる反転パス用リーフセル７５を生成する。なお、このとき、論理設計部６４は、どのビット線のどのメモリセルのデータを反転するかというデータ反転情報７４も生成する。   In step S3, the logic design unit 64 uses PLA (Programmable Logic Array) based on the data inversion method set by the inversion method setting unit 63 to invert and output data of a predetermined memory cell. Combine logic and realize logic circuit. Specifically, the logic design unit 64 performs tiling (combination) using the PLA leaf cells 72 of the storage unit 65 based on the data inversion method, and inverts and outputs predetermined data using the PLA. The reverse path leaf cell 75 is generated for this purpose, and the process proceeds to step S4. For example, in the example of FIG. 5, the logic design unit 64 generates an inversion path leaf cell 75 including the inverter 111. In the case of the example of FIG. 7 or FIG. 10, the reverse path leaf cell 75 including the normal path 121, the reverse path 122 having the inverter 111, and the selection cell 123 is generated. At this time, the logic design unit 64 also generates data inversion information 74 indicating which memory cell data of which bit line is to be inverted.

そして、論理設計部６４は、ステップＳ４において、生成された反転パス用リーフセル７５およびデータ反転情報７４をＲＯＭ生成部６６に出力し、ステップＳ５に進む。   In step S4, the logic design unit 64 outputs the generated inversion path leaf cell 75 and data inversion information 74 to the ROM generation unit 66, and proceeds to step S5.

ＲＯＭ生成部６６は、ステップＳ５において、パラメータファイル７１、記憶部６５のＲＯＭリーフセル７３、論理設計部６４からのデータ反転情報７４および反転パス用リーフセル７５に基づいて、ＲＯＭ回路設計データ７６を生成し、生成されたＲＯＭ回路設計データ７６を、後段の図示せぬ装置に出力し、回路設計処理を終了する。ＲＯＭ生成部６６により出力されたＲＯＭ回路設計データ７６は、後段のウエハ工程でマスクデータとして使用され、ＲＯＭ回路がプログラミングされる。   In step S 5, the ROM generation unit 66 generates ROM circuit design data 76 based on the parameter file 71, the ROM leaf cell 73 of the storage unit 65, the data inversion information 74 from the logic design unit 64, and the inversion path leaf cell 75. The generated ROM circuit design data 76 is output to a device (not shown) at the subsequent stage, and the circuit design process is terminated. The ROM circuit design data 76 output from the ROM generation unit 66 is used as mask data in the subsequent wafer process, and the ROM circuit is programmed.

以上のように、特殊なプロセスを実行しなくても、ビット線におけるコンタクトホールの数を減らすことにより、簡単に、リーク電流を抑えたＲＯＭ回路を設計することができる。   As described above, it is possible to easily design a ROM circuit with reduced leakage current by reducing the number of contact holes in the bit line without performing a special process.

図１２は、上述したようにして設計されたＲＯＭ回路２０１の構成例を示している。なお、図１２においては、図１および図７における場合と対応する部分には対応する符号を付してあり、その説明は繰り返しになるので省略する。また、図１２においては、ビット線上の各ローアドレスのメモリセルは、説明の便宜上、省略されている。   FIG. 12 shows a configuration example of the ROM circuit 201 designed as described above. In FIG. 12, portions corresponding to those in FIGS. 1 and 7 are denoted by corresponding reference numerals, and the description thereof will be omitted to avoid repetition. In FIG. 12, the memory cells at the respective row addresses on the bit lines are omitted for convenience of explanation.

図１２の例においては、ＲＯＭ回路２０１は、カラム回路１０１−１，１０１−２，１０１−３，１０１−４，…により構成されている。カラム回路１０１−１のセンスアンプ２３−１の後段には、カラムＣ０乃至Ｃ３のうちの所定のビット線上の所定のメモリセルのデータを反転させない通常パス１２１−１、インバータ１１１−１を有し、カラムＣ０乃至Ｃ３のうちの所定のビット線上の所定のメモリセルのデータを反転させる反転パス１２２−１、並びに、通常パス１２１−１および反転パス１２２−１がカラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３、および、図示せぬコントロール回路からのローアドレス信号ｘ（例えば、図７のｘ２，ｘ８，ｘ９）により切り替えられるように構成された選択用セル１２３−１が配置されている。すなわち、図１２の例の場合、反転パス用リーフセル７５は、インバータ１１１−１、通常パス１２１−１、反転パス１２２−１、および選択用セル１２３−１により構成される。   In the example of FIG. 12, the ROM circuit 201 is composed of column circuits 101-1, 101-2, 101-3, 101-4,. Subsequent to the sense amplifier 23-1 of the column circuit 101-1, a normal path 121-1 that does not invert data of a predetermined memory cell on a predetermined bit line in the columns C0 to C3 and an inverter 111-1 are provided. The inversion path 122-1 for inverting the data of a predetermined memory cell on a predetermined bit line in the columns C0 to C3, and the normal path 121-1 and the inversion path 122-1 are column select signals from the column decoder 22. A selection cell 123-1 configured to be switched by s0 to s3 and a row address signal x (for example, x2, x8, x9 in FIG. 7) from a control circuit (not shown) is arranged. In other words, in the example of FIG. 12, the reverse path leaf cell 75 includes the inverter 111-1, the normal path 121-1, the reverse path 122-1, and the selection cell 123-1.

選択用セル１２３は、通常パス１２１−１からのデータを出力するためのＯＲゲートやインバータなどにより構成されるデコーダ回路２１１−１、およびセレクタ１４３−１と、反転パス１２２からのデータを出力するためのＯＲゲートやインバータなどにより構成されるデコーダ回路２１２−１およびセレクタ１４６−１により構成される。   The selection cell 123 outputs data from the inversion path 122 and the decoder circuit 211-1, which includes an OR gate and an inverter for outputting data from the normal path 121-1, and the selector 143-1. The decoder circuit 212-1 is composed of an OR gate, an inverter, and the like, and a selector 146-1.

デコーダ回路２１１−１は、カラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３およびコントロール回路からのローアドレス信号ｘに基づいて、通常パスの選択信号を出力し、セレクタ１４３−１のオンオフを制御する。また、コントロール回路は、読み出すデータを指示するためのローアドレス信号ｒをローデコーダ２１に出力しており、ローデコーダ２１は、ローアドレス信号ｒに基づいて、ワード線を選択し、ビット線上に、対応するローアドレスのメモリセルのデータを読み出している。セレクタ１４３−１は、デコーダ回路２１１−１からの通常パスの選択信号が入力されると、オン状態になり、所定のビット線上に読み出されているデータを、センスアンプ２３−１および通常パス１２１−１を介して、後段の装置に出力する。   The decoder circuit 211-1 outputs a normal path selection signal based on the column select signals s 0 to s 3 from the column decoder 22 and the row address signal x from the control circuit, and controls on / off of the selector 143-1. Further, the control circuit outputs a row address signal r for instructing data to be read to the row decoder 21. The row decoder 21 selects a word line based on the row address signal r, and on the bit line, The data of the memory cell corresponding to the row address is read. The selector 143-1 is turned on when the normal path selection signal from the decoder circuit 211-1 is input, and the data read onto a predetermined bit line is transferred to the sense amplifier 23-1 and the normal path. The data is output to the subsequent apparatus via 121-1.

デコーダ回路２１２−１は、カラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３およびコントロール回路からのローアドレス信号ｘに基づいて、反転パスの選択信号を出力し、セレクタ１４６−１のオンオフを制御する。また、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりビット線上には、対応するローアドレスのメモリセルのデータが読み出されている。セレクタ１４６−１は、デコーダ回路２１２−１からの反転パスの選択信号が入力されると、オン状態になり、所定のビット線上に読み出されているデータを、センスアンプ２３−１、反転パス１２２−１およびインバータ１１１−１を介して、後段の装置に、反転して出力する。   The decoder circuit 212-1 outputs an inversion path selection signal based on the column select signals s0 to s3 from the column decoder 22 and the row address signal x from the control circuit, and controls on / off of the selector 146-1. Further, based on the row address signal r from the control circuit, the row decoder 21 reads the data of the memory cell at the corresponding row address onto the bit line. The selector 146-1 is turned on when the selection signal of the inversion path from the decoder circuit 212-1 is input, and the data read onto a predetermined bit line is transferred to the sense amplifier 23-1, the inversion path. The output is inverted and output to the subsequent apparatus via 122-1 and the inverter 111-1.

カラム回路１０１−２のセンスアンプ２３−２の後段には、カラムＣ４乃至Ｃ７のうちの所定のビット線上の所定のメモリセルのデータを反転させない通常パス１２１−２、インバータ１１１−２を有し、カラムＣ４乃至Ｃ７のうちの所定のビット線上の所定のメモリセルのデータを反転させる反転パス１２２−２、並びに、通常パス１２１−２および反転パス１２２−２がカラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３、および、図示せぬコントロール回路からのローアドレス信号ｘにより切り替えられるように構成された選択用セル１２３−２が配置されている。なお、選択用セル１２３−２は、選択用セル１２３−１と基本的に同様の構成であり、また、カラム回路１０１−３および１０１−４は、カラム回路１０１−１と基本的に同様の構成であり、それらの説明は繰り返しになるので省略する。   Subsequent to the sense amplifier 23-2 of the column circuit 101-2, there is a normal path 121-2 and an inverter 111-2 that do not invert data of a predetermined memory cell on a predetermined bit line in the columns C4 to C7. , An inversion path 122-2 for inverting data of a predetermined memory cell on a predetermined bit line in columns C4 to C7, and a normal path 121-2 and an inversion path 122-2 are column select signals from the column decoder 22. A selection cell 123-2 configured to be switched by s0 to s3 and a row address signal x from a control circuit (not shown) is arranged. The selection cell 123-2 has basically the same configuration as the selection cell 123-1, and the column circuits 101-3 and 101-4 have basically the same configuration as the column circuit 101-1. Since it is a structure and description thereof will be repeated, it will be omitted.

以上のように、ＲＯＭ回路において、センスアンプの後段に、反転パス用リーフセル７５としてのデータを反転させない通常パス、データを反転させる反転パス、および通常パスと反転パスを切り替える選択をする選択用セルを設けるようにしたので、任意のビット線上の任意のローアドレスのメモリセルのデータを反転させて書き込むことができる。したがって、ビット線上のメモリセルのデータ「１」の数を多く設定することができ、ビット線上のコンタクトホールによる負荷を軽減することができる。   As described above, in the ROM circuit, in the subsequent stage of the sense amplifier, the normal path that does not invert the data as the inversion path leaf cell 75, the inversion path that inverts the data, and the selection cell that selects switching between the normal path and the inversion path Therefore, the data of the memory cell at any row address on any bit line can be inverted and written. Therefore, the number of data “1” in the memory cell on the bit line can be set large, and the load caused by the contact hole on the bit line can be reduced.

これにより、ビット線上のドレイン負荷容量が減少し、リークによる誤動作が抑制されるので、以上のように設計されたＲＯＭ回路においては、低電圧まで動作させることが可能になり、さらに、消費電力を低減させることができる。   As a result, the drain load capacity on the bit line is reduced, and malfunctions due to leakage are suppressed. Therefore, the ROM circuit designed as described above can be operated to a low voltage, and further, power consumption can be reduced. Can be reduced.

なお、ビット線上のすべてのメモリセルのデータを「１」にすると、反転パスを選択する選択用セルの論理が複雑になってしまう場合もあるので、あまり複雑にならないように、ビット線上のメモリセルのデータ「０」を「１」に反転するローアドレスを限定して、反転パスを選択する選択用セルの論理を組むようにしてもよい。   Note that if the data of all the memory cells on the bit line is set to “1”, the logic of the selection cell for selecting the inversion path may be complicated, so that the memory on the bit line is not so complicated. The row address for inverting the cell data “0” to “1” may be limited, and the logic of the selection cell for selecting the inversion path may be formed.

上記説明においては、コンタクトホール方式によるＲＯＭ回路を用いて説明したが、ビア方式や拡散層方式、メタル方式やイオン注入方式であってもよい。また、以上のように設計されたＲＯＭ回路を、半導体集積回路に搭載するようにするようにしてもよい。   In the above description, the contact hole method ROM circuit is used, but a via method, a diffusion layer method, a metal method, or an ion implantation method may be used. The ROM circuit designed as described above may be mounted on a semiconductor integrated circuit.

また、上記説明においては、ビット線を４カラム毎にまとめたカラム回路により構成される場合のＲＯＭ回路を用いて説明したが、ビット線を８カラム、１６カラム、または３２カラム毎にまとめたカラム回路により構成されるＲＯＭ回路にも、本発明は適用される。すなわち、本発明において、カラム内のビット線数は限定されない。   In the above description, the ROM circuit has been described in the case where the bit line is configured by a column circuit that is grouped every four columns. However, the bit line is a column that is grouped every 8 columns, 16 columns, or 32 columns. The present invention is also applied to a ROM circuit constituted by circuits. That is, in the present invention, the number of bit lines in the column is not limited.

上述した一連の処理は、ハードウェアにより実行させることもできるが、ソフトウェアにより実行させることもできる。この場合、例えば、図３の回路設計装置５１は、図１３に示されるような回路設計装置３０１により構成される。   The series of processes described above can be executed by hardware, but can also be executed by software. In this case, for example, the circuit design device 51 of FIG. 3 is configured by a circuit design device 301 as shown in FIG.

図１３において、ＣＰＵ（Central Processing Unit）３１１は、ＲＯＭ(Read Only Memory) ３１２に記憶されているプログラム、または、記憶部３１８からＲＡＭ（Random Access Memory）３１３にロードされたプログラムに従って各種の処理を実行する。ＲＡＭ３１３にはまた、ＣＰＵ３１１が各種の処理を実行する上において必要なデータなどが適宜記憶される。   In FIG. 13, a CPU (Central Processing Unit) 311 performs various processes according to a program stored in a ROM (Read Only Memory) 312 or a program loaded from a storage unit 318 to a RAM (Random Access Memory) 313. Execute. The RAM 313 also appropriately stores data necessary for the CPU 311 to execute various processes.

ＣＰＵ３１１、ＲＯＭ３１２、およびＲＡＭ３１３は、バス３１４を介して相互に接続されている。このバス３１４にはまた、入出力インタフェース３１５も接続されている。   The CPU 311, ROM 312, and RAM 313 are connected to each other via a bus 314. An input / output interface 315 is also connected to the bus 314.

入出力インタフェース３１５には、キーボード、マウスなどよりなる入力部３１６、ＣＲＴ(Cathode Ray Tube)，ＬＣＤ（Liquid Crystal Display）などよりなるディスプレイ、並びにスピーカなどよりなる出力部３１７、ハードディスクなどより構成される記憶部３１８、モデム、ターミナルアダプタなどより構成される通信部３１９が接続されている。通信部３１９は、図示しないネットワークを介しての通信処理を行う。   The input / output interface 315 includes an input unit 316 including a keyboard and a mouse, a display including a CRT (Cathode Ray Tube) and an LCD (Liquid Crystal Display), an output unit 317 including a speaker, and a hard disk. A communication unit 319 including a storage unit 318, a modem, a terminal adapter, and the like is connected. The communication unit 319 performs communication processing via a network (not shown).

入出力インタフェース３１５にはまた、必要に応じてドライブ３２０が接続され、磁気ディスク３２１、光ディスク３２２、光磁気ディスク３２３、或いは半導体メモリ３２４などが適宜装着され、それから読み出されたコンピュータプログラムが、必要に応じて記憶部３１８にインストールされる。   A drive 320 is connected to the input / output interface 315 as necessary, and a magnetic disk 321, an optical disk 322, a magneto-optical disk 323, or a semiconductor memory 324 is appropriately mounted, and a computer program read from the disk is required. Is installed in the storage unit 318 accordingly.

一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば、汎用のパーソナルコンピュータなどに、ネットワークや記録媒体からインストールされる。   When a series of processing is executed by software, a program constituting the software may execute various functions by installing a computer incorporated in dedicated hardware or various programs. For example, it is installed from a network or a recording medium into a general-purpose personal computer or the like.

この記録媒体は、図１３に示されるように、装置本体とは別に、ユーザにプログラムを提供するために配布される、プログラムが記録されている磁気ディスク３２１（フレキシブルディスクを含む）、光ディスク３２２（CD-ROM(Compact Disk-Read Only Memory)，ＤＶＤ(Digital Versatile Disk)を含む）、光磁気ディスク３２３（MD(Mini-Disk)（商標）を含む）、もしくは半導体メモリ３２４などよりなるパッケージメディアにより構成されるだけでなく、装置本体に予め組み込まれた状態でユーザに提供される、プログラムが記録されているＲＯＭ３１２や、記憶部３１８に含まれるハードディスクなどで構成される。   As shown in FIG. 13, the recording medium is distributed to provide a program to the user separately from the apparatus main body, and a magnetic disk 321 (including a flexible disk) on which the program is recorded, an optical disk 322 ( CD-ROM (including Compact Disk-Read Only Memory), DVD (Digital Versatile Disk)), magneto-optical disk 323 (including MD (Mini-Disk) (trademark)), or a package medium including semiconductor memory 324 In addition to being configured, it is configured by a ROM 312 in which a program is recorded and a hard disk included in the storage unit 318, which is provided to the user in a state of being incorporated in the apparatus main body in advance.

なお、本明細書において、フローチャートに示されるステップは、記載された順序に従って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。   In the present specification, the steps shown in the flowcharts include not only processes performed in time series according to the described order, but also processes executed in parallel or individually even if not necessarily performed in time series. Is included.

ＲＯＭ回路の構成例を示す図である。It is a figure which shows the structural example of a ROM circuit. 図１の範囲Ａを拡大した拡大図である。It is the enlarged view to which the range A of FIG. 1 was expanded. 本発明の回路設計装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the circuit design apparatus of this invention. 従来のカラム回路の構成例を示す図である。It is a figure which shows the structural example of the conventional column circuit. 図３の回路設計装置により設計されたカラム回路の構成例を示す図である。It is a figure which shows the structural example of the column circuit designed by the circuit design apparatus of FIG. 従来のカラム回路の他の構成例を示す図である。It is a figure which shows the other structural example of the conventional column circuit. 図３の回路設計装置により設計されたカラム回路の他の構成例を示す図である。It is a figure which shows the other structural example of the column circuit designed by the circuit design apparatus of FIG. 図７の範囲Ｂの他の構成例を示す図である。It is a figure which shows the other structural example of the range B of FIG. 従来のカラム回路のさらに他の構成例を示す図である。It is a figure which shows the further another structural example of the conventional column circuit. 図３の回路設計装置により設計されたカラム回路のさらに他の構成例を示す図である。It is a figure which shows the further another structural example of the column circuit designed by the circuit design apparatus of FIG. 図３の回路設計装置の回路設計処理を説明するフローチャートである。It is a flowchart explaining the circuit design process of the circuit design apparatus of FIG. 図３の回路設計装置により設計されたＲＯＭ回路の構成例を示す図である。It is a figure which shows the structural example of the ROM circuit designed by the circuit design apparatus of FIG. 本発明の回路設計装置の他の構成例を示すブロック図である。It is a block diagram which shows the other structural example of the circuit design apparatus of this invention.

符号の説明Explanation of symbols

５１ 回路設計装置，６２ データ解析部，６３ 反転方法設定部，６４ 論理設計部，６５ 記憶部，６６ ＲＯＭ生成部，７１ パラメータファイル，７２ ＰＬＡ用リーフセル，７３ ＲＯＭリーフセル，７４ データ反転情報，７５ 反転パス用リーフセル，７６ ＲＯＭ回路設計データ，１０１ カラム回路，１１１ インバータ，１２１ 通常パス，１２２ 反転パス，１２３ 選択用セル，２０１ ＲＯＭ回路
DESCRIPTION OF SYMBOLS 51 Circuit design apparatus, 62 Data analysis part, 63 Inversion method setting part, 64 Logic design part, 65 Memory | storage part, 66 ROM production | generation part, 71 Parameter file, 72 Leaf cell for PLA, 73 ROM leaf cell, 74 Data inversion information, 75 inversion Leaf cell for path, 76 ROM circuit design data, 101 column circuit, 111 inverter, 121 normal path, 122 inversion path, 123 selection cell, 201 ROM circuit

Claims (8)

ビット線上に、データを記憶するメモリセルが配置される回路を有する半導体集積回路であって、
前記回路は、前記ビット線上の所定の前記メモリセルのデータを反転して出力するための反転用セルを有する
ことを特徴とする半導体集積回路。 A semiconductor integrated circuit having a circuit in which memory cells for storing data are arranged on a bit line,
The semiconductor integrated circuit according to claim 1, wherein the circuit includes an inverting cell for inverting and outputting data of the predetermined memory cell on the bit line. ビット線上に、データを記憶するメモリセルが配置される回路を設計する回路設計装置において、
前記ビット線上の前記メモリセルのデータの数と並びを解析する解析手段と、
前記解析手段による解析結果に基づいて、前記データの反転方法を設定する反転方法設定手段と、
前記反転方法設定手段により設定された前記データの反転方法に基づいて、前記ビット線上の所定の前記メモリセルのデータを反転して出力するための反転用セルを生成するセル生成手段と、
前記セル生成手段により生成された前記反転用セルに基づいて、前記回路を設計する設計手段と
を備えることを特徴とする回路設計装置。 In a circuit design apparatus for designing a circuit in which a memory cell for storing data is arranged on a bit line,
Analyzing means for analyzing the number and arrangement of data of the memory cells on the bit line;
An inversion method setting means for setting an inversion method of the data based on an analysis result by the analysis means;
Cell generation means for generating an inversion cell for inverting and outputting data of the predetermined memory cell on the bit line based on the data inversion method set by the inversion method setting means;
A circuit design apparatus comprising: design means for designing the circuit based on the inversion cell generated by the cell generation means. 前記反転方法設定手段は、前記ビット線上のすべての前記メモリセルのデータを反転するように前記データの反転方法を設定する
ことを特徴とする請求項２に記載の回路設計装置。 The circuit design device according to claim 2, wherein the inversion method setting means sets the inversion method of the data so as to invert data of all the memory cells on the bit line. 前記反転方法設定手段は、複数の前記ビット線のうち、所定のビット線上のすべての前記メモリセルのデータを反転するように前記データの反転方法を設定する
ことを特徴とする請求項２に記載の回路設計装置。 The inversion method setting means sets the inversion method of the data so as to invert data of all the memory cells on a predetermined bit line among the plurality of bit lines. Circuit design equipment. 前記反転方法設定手段は、複数の前記ビット線上のうち、所定のビット線上の所定の前記メモリセルのデータを反転するように前記データの反転方法を設定する
ことを特徴とする請求項２に記載の回路設計装置。 3. The inversion method setting unit sets the data inversion method so as to invert data of a predetermined memory cell on a predetermined bit line among a plurality of the bit lines. Circuit design equipment. ビット線上に、データを記憶するメモリセルが配置される回路を設計する回路設計方法において、
前記ビット線上の前記メモリセルのデータの数と並びを解析する解析ステップと、
前記解析ステップの処理による解析結果に基づいて、前記データの反転方法を設定する反転方法設定ステップと、
前記反転方法設定ステップの処理により設定された前記データの反転方法に基づいて、前記ビット線上の所定の前記メモリセルのデータを反転して出力するための反転用セルを生成するセル生成ステップと、
前記セル生成ステップの処理により生成された前記反転用セルに基づいて、前記回路を設計する設計ステップと
を含むことを特徴とする回路設計方法。 In a circuit design method for designing a circuit in which a memory cell for storing data is arranged on a bit line,
An analysis step of analyzing the number and arrangement of data of the memory cells on the bit line;
An inversion method setting step for setting an inversion method of the data based on an analysis result by the processing of the analysis step;
A cell generation step for generating an inversion cell for inverting and outputting data of the predetermined memory cell on the bit line based on the data inversion method set by the inversion method setting step;
And a design step of designing the circuit based on the inversion cell generated by the processing of the cell generation step. ビット線上に、データを記憶するメモリセルが配置される回路を設計する処理をコンピュータに行わせるプログラムが記録される記録媒体であって、
前記ビット線上の前記メモリセルのデータの数と並びを解析する解析ステップと、
前記解析ステップの処理による解析結果に基づいて、前記データの反転方法を設定する反転方法設定ステップと、
前記反転方法設定ステップの処理により設定された前記データの反転方法に基づいて、前記ビット線上の所定の前記メモリセルのデータを反転して出力するための反転用セルを生成するセル生成ステップと、
前記セル生成ステップの処理により生成された前記反転用セルに基づいて、前記回路を設計する設計ステップと
を含むことを特徴とするコンピュータが読み取り可能なプログラムが記録されている記録媒体。 A recording medium on which a program for causing a computer to perform a process of designing a circuit in which a memory cell for storing data is arranged on a bit line is recorded,
An analysis step of analyzing the number and arrangement of data of the memory cells on the bit line;
An inversion method setting step for setting an inversion method of the data based on an analysis result by the processing of the analysis step;
A cell generation step for generating an inversion cell for inverting and outputting data of the predetermined memory cell on the bit line based on the data inversion method set by the inversion method setting step;
And a design step of designing the circuit based on the inversion cell generated by the processing of the cell generation step. A recording medium on which a computer-readable program is recorded. ビット線上に、データを記憶するメモリセルが配置される回路を設計する処理をコンピュータに行わせるプログラムであって、
前記ビット線上の前記メモリセルのデータの数と並びを解析する解析ステップと、
前記解析ステップの処理による解析結果に基づいて、前記データの反転方法を設定する反転方法設定ステップと、
前記反転方法設定ステップの処理により設定された前記データの反転方法に基づいて、前記ビット線上の所定の前記メモリセルのデータを反転して出力するための反転用セルを生成するセル生成ステップと、
前記セル生成ステップの処理により生成された前記反転用セルに基づいて、前記回路を設計する設計ステップと
を含むことを特徴とするプログラム。 A program for causing a computer to perform a process of designing a circuit in which a memory cell for storing data is arranged on a bit line,
An analysis step of analyzing the number and arrangement of data of the memory cells on the bit line;
An inversion method setting step for setting an inversion method of the data based on an analysis result by the processing of the analysis step;
A cell generation step for generating an inversion cell for inverting and outputting data of the predetermined memory cell on the bit line based on the data inversion method set by the inversion method setting step;
And a design step of designing the circuit based on the inversion cell generated by the processing of the cell generation step.
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