JP5869621B2 - 電気信号変換 - Google Patents

Description

本願は、信号変換の分野に関し、より詳しくは、電気信号変換器内の変換要素の疑似ランダム選択に関する。変換は、一般的に、ある種の信号を別の種の信号に変換することを伴う。例えば、デジタル−アナログ（ＤＡＣ）変換器は、２進コード化されたデジタル信号を受信し、対応するアナログ信号を出力する。同様に、アナログ−デジタル変換器（ＡＤＣ）は、アナログ入力信号を受信し、対応する２進コード化されたデジタル信号を出力する。特定の電気信号変換器は、例えば、各変換要素が入力のうちの１ビットに作用し、出力のうちの１ビットを提供する、複数の変換要素を有する。

本発明は、以下の詳細な説明を添付の図面と併せて読むことで最も良く理解される。当該業界での標準的な実践に従い、様々な技術事項は、原寸で描写されておらず、例証のためだけに使用されるということが強調される。事実、様々な技術事項の寸法は、考察の明確化のために、適宜拡大または縮小されている場合がある。

図１は、例示的なデルタシグマ変調器のブロック図である。

図２は、例示的なデジタル−アナログ変換器のブロック図である。

図３は、例示的なアナログ−デジタル変換器のブロック図である。

図４は、変換要素にわたってサイクルするための例示的な線形パターンのフローチャートである。

図５は、変換要素にわたってサイクルするための例示的な最大差分が２（ｄｅｌｔａ−ｔｗｏ−ｍａｘｉｍｕｍ）のパターンのフローチャートである。

図６は、変換要素にわたってサイクルするための別の例示的な最大差分が２のパターンのフローチャートである。

実施形態例の概要
一実施形態では、第１の種の信号を受信するための複数の入力と、第１の種の信号を第２の種の信号に変換するための複数の変換要素と、複数の入力を複数の変換要素にマッピングするためのスイッチと、スイッチに複数の連続入力サイクルの入力を最大差分が２のパターンに従って異なる変換要素にマッピングさせるように構成される論理とを備える、電気信号変換器が開示される。

別の実施形態では、アナログ入力を受信し、デジタル出力を提供するように構成されるアナログ−デジタル変換器であって、複数の順序付けられた変換要素と、第１のステップワイズ式の最大差分が２のパターンに従って変換要素を循環させる論理とを備える、アナログ−デジタル変換器と、アナログ−デジタル変換器のデジタル出力を受信し、アナログ出力を提供するように構成されるデジタル−アナログ変換器であって、複数の順序付けられた変換要素と、第２のステップワイズ式の最大差分が２のパターンに従って変換要素を循環させる論理とを備える、デジタル−アナログ変換器と、アナログ入力およびデジタル−アナログ変換器のアナログ出力を受信し、フィルタ処理されたアナログ信号をアナログ−デジタル変換器に提供するように構成される、ループフィルタと、ステップ数を選択するように構成される要素選択論理と、を備える、デルタシグマ変調器が開示される。

さらに別の実施形態では、第１の期間中に、電気信号変換器内の複数の利用可能な順序付けられた変換要素の中から、第１の変換要素を選択する工程と、第２の期間中に、疑似乱数を計算し、最大差分が２のパターンに従って利用可能な変換要素をステップスルーすることによって第２の変換要素を選択する工程であって、ステップ数は、疑似乱数の関数である、工程と、を含む、電気信号変換器によって実施される方法が開示される。

以下の開示は、本発明の異なる技術事項を実現するための多くの異なる実施形態または実施例を提供する。本発明を簡単化するために、構成要素および配設の特定の実施例が以下に記載される。これらはもちろん、例にすぎず、制限であることは意図されない。さらに、本発明は、様々な実施例で参照番号および／または文字を繰り返す場合がある。この繰り返しは、簡単化および明確化のためのものであり、それ自体が、開示される様々な実施形態および／または構成間の関係に影響を与えるものではない。異なる実施形態は、異なる利点を有してもよく、いずれの実施形態にも、特有の利点が必ず必要とされるわけではない。

図１は、デルタシグマ変調器（ＤＳＭ）１００のブロック図を提供する。ＤＳＭ１００は、ＡＤＣ１２０がデジタル出力信号１０４に変換するアナログ入力信号１０２を受信する。いくつかの実施形態では、ＡＤＣ１２０は、フラッシュＡＤＣであってもよい。フラッシュＡＤＣは、当業者に既知であり、一般的に、比較的低精度であることを引き換えにして比較的高速であると考えられている。不正確性を補償するために、そのアナログ出力をループフィルタ１４０にフィードバックするフィードバックループ内に、デジタル−アナログ変換器（ＤＡＣ）１１０が設けられている。ループフィルタ１４０は、望ましくない入力周波数をフィルタ除去し、ＤＡＣ１１０からのフィルタ処理されたフィードバックを入力信号１０２と組み合わせる。組み合わせられた信号は、デジタル出力１０４の変換を精密化するために、ＡＤＣ１２０に提供される。

変換結果における非線形性の問題に対処するために、要素選択論理１３０が提供される。特に、ＡＤＣ１２０およびＤＡＣ１１０の両方は、複数の順序付けられた変換要素を含む場合があり、変換要素それぞれは予測不可能な非線形性に悩まされる場合がある。非線形性は一般的に、±公差内で特徴付けられるため、実際には、ある変換要素の非線形性が別の変換要素の非線形性を補償する場合がある。さらに、同一の情報ビットに同一の変換要素を一貫して使用することは、永続的または複合的誤りをもたらす場合がある。したがって、ひき続く変換サイクルが異なる変換要素によって処理されるように、疑似ランダム要素選択方法を導入することが望ましい。

例えば、１〜８の順序付けられた変換要素を伴う８レベルＡＤＣで、データのうちの４ビットが処理される（誤り訂正のためのフィードバックの１つ以上のサイクルを含む）場合、常に変換要素１〜４で４ビットを処理することは望ましくない。むしろ、各サイクルで４つの変換要素を疑似ランダム選択して、４ビットを処理することが望ましい。したがって、本発明の一実施形態によると、ＥＳＬ１３０は、非線形パターンに従って変換要素で個々のビットを処理するために、疑似ランダム選択を使用するように構成され、この文脈において、非線形とは、要素が必ずしも連続するブロックで処理されない、および／または順序付けられた要素をステップスルーする際に必ずしも連続するブロックではないことを意味する。ｎ個の変換ビットについて、後続の処理サイクルで、ポインタｐは、例えば、ｐ＋１もしくはｐ＋ｎ、またはより一般的にはある所与の定数Ｃのｐ＋Ｃとなる以外の何らかの方法に従って漸増される。より具体的には、本明細書に開示されるいくつかの実施形態では、非線形パターンは、任意のポインタステップで、変換要素の新しい指定は、その以前の指定から２位置以内である（例えば、１は、２または３に移動し、２は、１、３、または４に移動し、３は、１、２、４、または５に移動する等）ことを意味する、「最大差分が２の」パターンである。

図２は、ＤＡＣ１１０の例示的な実現形態のブロック図である。この例示的な実施形態では、ＤＡＣ１１０は、それぞれが１ビット幅のｎ個の変換要素２１０を有する。各アナログ出力を合計するために、加算ブロック２２０が提供される。入力信号２８０が、温度計コードであり、すべての有効情報は、各ビットの位置に関係なく、作動されるビットの数によって伝えられることを意味するため、合計は、位置に関係なく実施することができる。

より具体的には、温度計コードは、「１」に設定されるビットの数にのみ関係し、これらのビットの位置には関係しない。例えば、８ビット温度計コードは、８つの考えられる状態、００００００００、０００００００１、００００００１１、０００００１１１、００００１１１１、０００１１１１１、００１１１１１１、０１１１１１１１、および１１１１１１１１のみを有する。コードの他の組み合わせは有効であるが、前述のうちの１つと同等である。例えば、１１００１１１１および１０１０１１１１は両方とも、００１１１１１１とまったく同等である。したがって、例えば、０〜８Ｖの範囲を伴う８レベルアナログ−デジタル変換器は、６Ｖの入力信号を受信する場合、００１１１１１１の温度計コードまたはその同等物を出力する。温度計コード００１１１１１１またはその同等物を受信する８レベルデジタル−アナログ変換器は、６Ｖを出力する。したがって、アナログ出力２２４は、各ビットの位置に関わらず、入力信号２８０によってコード化されるすべての情報を含有する。いずれかの変換要素２１０によって、非線形が導入される場合がある。例えば、各変換要素２１０が１Ｖを出力するように構成される場合、実際には、各変換要素２１０は、例示的な５％の公差だと仮定して、０．９５Ｖ〜１．０５Ｖの出力信号を出力し得る。したがって、出力電圧は、公称出力電圧よりわずかに高いか、またはわずかに低い場合がある。したがって、例えば、ビット１〜３が上限を提供する場合、最初の４つの出力ビットは、常に高すぎる信号を提供する。

入力ビットを変換要素２１０にマッピングするために、スイッチマトリックス２３０が提供されてもよい。マッピングは、ＥＳＬ１３０によって提供されるポインタ２４２によって制御されてもよい。一実施形態では、スイッチマトリックス２３０は、変換要素をサイクルするために、ステップワイズ式の最大差分が２のパターンを実現する内部論理を含み、一方、ポインタ２４２は、使用する多くのステップを提供する。また、スイッチマトリックス２３０は、ポインタ２４２が、絶対開始点というよりはむしろ現在の場所からのオフセットを提供し得るように、状態メモリも含んでもよい。これらの機能は、スイッチマトリックス２３０内にコード化されるように記載されるが、それらはまた、ＥＳＬ１３０に実装されてもよく、その場合、スイッチマトリックス２３０は、「ダム」マトリックスであってもよいことを理解されたい。

ＥＳＬ１３０は、疑似乱数としてポインタ２４２を提供するように構成される。専用ハードウェアによって、またはデジタル信号プロセッサ（ＤＳＰ）もしくは他のプロセッサ上で実行されているソフトウェア上に、要素選択論理を提供することができる。いくつかの実施形態では、開始オフセットとして、固定整数２６０が提供されてもよい。疑似乱数発生器２５０は、加算器２５２で固定整数２６０と合計される、ランダム化整数出力を提供する。結果は次いで、１からｎ（要素の数）に漸増的にステップするステップカウンタ２４４に送信され、次いで、再サイクルして１に戻り、したがって、ポインタ「メモリ」を維持する。

図３は、同様に非線形性出力に悩まされる場合があり、したがって、変換要素をステップスルーするためにＥＳＬ１３０を使用してもよい、ＡＤＣ１２０のブロック図である。この場合、ＥＳＬ１３０は、ＤＡＣ１１０に適用されるＥＳＬ１３０と本質的に同一であってもよく、事実、いくつかの実施形態では、同一のハードウェアまたはソフトウェア要素であってもよい。スイッチマトリックス３３０は、基準電圧入力３４０をＡＤＣ変換要素３１０にマッピングし、スイッチマトリックス２３０と同様に、非線形に順序付けられた変換要素をステップスルーするための論理を含んでもよい。ＤＡＣ１１０と同様に、論理はまた、ＥＳＬ１３０にオフロードされてもよい。

ＡＤＣ１２０の場合、異なるレベルの複数の基準電圧３４０が提供される。各ＡＤＣ変換要素３１０は、入力信号を基準レベル３４０と比較する比較器を含んでもよい。例えば、８Ｖの範囲を伴う８ビットＡＤＣは、１Ｖ、２Ｖ、３Ｖ、４Ｖ、５Ｖ、６Ｖ、７Ｖ、および８Ｖに対応する基準電圧３４０を有してもよい。６Ｖの入力信号は、これらの基準のそれぞれと比較され、入力電圧未満のそれぞれの基準に「１」が出力される。出力２８０は、合致した最高レベルに対応する、「１」に設定された多数のビットを伴う、温度計コードである。この例では、非線形は、主に６Ｖ比較に関して生じる。比較器によっては、「１」を出力する場合があり、その他の場合は、「０」を出力するであろうから、場合によっては、結果が「５Ｖ」と読み取られ、他の場合では、結果が「６Ｖ」と読み取られる。この場合も同様に、すべての適切な情報は、順序が無関係の有効ビットの数においてコード化され、他のものは不適切な情報であるといえる。

フィードバックにＤＡＣ１１０からの誤った値が使用される場合、誤差が悪化する可能性がある。例えば、公称６Ｖの信号が、５．９８Ｖの出力信号としてコード化される場合、結果は、例示的な８レベルＡＤＣ１２０においてフィードバックとして使用され、フィードバック信号は、５Ｖとしてコード化される。ループフィルタ１４０（図１）が、ＡＤＣ１２０の出力１０４を関心周波数帯域内で精密化するために、負のフィードバックループでこの誤った値を使用してもよい。

図４は、順序付けられた変換要素をステップスルーするための例示的な線形パターン４１０のフローチャートである。以下の例では、単に説明に用いるために、ＤＡＣ変換要素２１０（図２）を使用する。しかしながら、当業者は、ここに開示される方法は、複数の順序付けられ、かつ本質的に同一の要素を有するいかなる電気信号変換器に適用されてもよいものであることを認識するであろう。場合によっては、ビットの順序が重要である場合があり、その場合、ビットを再順序付けするために、追加の論理処理を出力に適用する必要があるであろう。

この例では、各変換要素２１０は、順に線形的に漸増される。例えば、前の状態において、変換要素２１０が、１、２、３、４、５、６、７、８の順序で使用されていて、ＥＳＬ１３０が、ポインタ２４２に「３」を提供するならば、要素が「４、５、６、７、８、１、２、３」の順に処理されるように、次のサイクルで、各変換要素２１０は、３位置分漸増される。場合によっては、最高番号の要素と要素１との間の大きい物理的距離は、許容不可能なほど大きい整定時間または他の遅延をもたらす。したがって、いくつかの用途では、変換要素２１０が線形的に漸増される図４の実施形態は、好適ではない場合がある。表４２０は、「Ａ」から「Ｈ」と指定される８つの変換要素２１０を開示し、所与の数の漸増の後に、どれがどの入力ビットを受信するかを示す。この例示的な実施形態では、変換要素４１０は、まっすぐな線形パターンでステップスルーされる。

図５は、変換要素２１０のための最大差分が２のパターンの例示的な実施形態のフローチャートである。本実施形態は、大部分の変換要素２１０が、それらの新しい位置に行くために、隣接する変換要素を越えて「カエル飛び」するため、「カエル飛び」パターン５１０と称される場合がある。変換要素２１０の数を表わすｎに、２つの位置が開示される。

ｎが偶数の場合、１は２にステップし、ｎは、ｎ−１にステップし、すべての他の偶数要素は、ｎ＋２にステップし、すべての他の奇数要素は、ｎ−２にステップする。ｎが奇数の場合、ｎ−１がｎにステップすることを除き、同一のパターンに従う。有利に、本実施形態では、いずれの変換要素２１０も、１サイクル内で、決してその以前の位置から３場所以上ステップしない。

一般的に言えば、ここでｋと指定される変換要素について、ｎ個の変換要素では、変換要素の次の状態ｋ_ｔ＋１は、
ｋ＝＝１の場合、ｋ_ｔ＋１＝２、
ｋが偶数であり、かつｋ≠ｎの場合、ｋ_ｔ＋１＝ｋ＋２、
ｋが偶数であり、かつｋ＝＝ｎの場合、ｋ_ｔ＋１＝ｋ−１、
ｋが奇数であり、かつｋ≠１の場合、ｋ_ｔ＋１＝ｋ−２
で与えられる。

表５２０は、「Ａ」から「Ｈ」と標示される各変換要素２１０の各ステップの後の位置を開示する。

図６は、変換要素２１０のための最大差分が２のパターンのさらに別の実施形態のフローチャートである。本実施形態は、最大差分が１（ｄｅｌｔａ−ｏｎｅ ｍａｘｉｍｕｍ）である、最大差分が２のパターンの特別な場合を提供する。本実施形態は、大部分の変換要素２１０が隣接する変換要素と交換されるため、「交換」パターン６１０と称される場合がある。「奇数」および「偶数」という指定は、機能クロックサイクルに関して任意であり、単に交互クロックサイクルに言及するために選択されることを認識されたいが、これは、「奇数」および「偶数」サイクルに分けられる、２サイクル構成である。いくつかの実施形態では、２つの実際のクロックサイクル間で、追加の活動が行われてもよく、そのため、「奇数」および「偶数」という用語は、最初のサイクルが最初のステップを実施し、後のサイクルが補完ステップを実施する、サイクルの任意のセットに広く言及することが意図される。

交換パターン６１０では、偶数クロックサイクルで、各奇数要素は、ｎが奇数である場合のｎを除き、その上の要素と交換される。奇数クロックサイクルでは、各偶数要素は、ｎが偶数である場合のｎを除き、その上の要素と交換される。これは、パターン６１０の４つの異なる変形を作り出す。パターン６１０−１は、奇数クロックサイクルで奇数ｎに適用され、パターン６１０−２は、偶数クロックサイクルで奇数ｎに適用され、パターン６１０−３は、奇数クロックサイクルで偶数ｎに適用され、パターン６１０−４は、偶数クロックサイクルで偶数ｎに適用される。

パターン６１０は、概して以下のように言うことができる。
偶数クロックサイクルで、
ｋが奇数であり、かつｋ≠ｎの場合、ｋ_ｔ＋１＝ｋ＋１、（ｋ＋１）_ｔ＋１＝ｋ、
奇数クロックサイクルで、
ｋが偶数であり、かつｋ≠ｎの場合、ｋ_ｔ＋１＝ｋ＋１、（ｋ＋１）_ｔ＋１＝ｋ。

表６２０は、「Ａ」から「Ｈ」と標示される各変換要素２１０の各ステップの後の位置を開示する。

この明細書には、変換要素の疑似ランダム選択のための２つの最大差分が２のパターンが開示されており、ＡＤＣ１２０およびＤＡＣ１１０の両方が、マトリックススイッチ２３０、３３０を漸増するステップ数を疑似ランダムに選択するために、ＥＳＬ１３０を使用してもよいことがさらに開示されている。有利に、ステップ数を疑似ランダムに選択するために、ＥＳＬ１３０が使用されており、各マトリックススイッチが、パターン５１０、６１０等の非線形パターンを提供する場合、誤差は、両方のステージで大幅に低減される場合がある。

前述は、当業者が、本発明の態様をより良く理解し得るように、いくつかの実施形態の技術事項を概説する。当業者は、本明細書に紹介される実施形態と同一の目的を実行するため、および／もしくは同一の利点を達成するために、他のプロセスならびに構造を設計または修正するための基礎として、当業者が本発明を容易に使用し得ることを理解するべきである。また、当業者は、そのような均等な構成が、本発明の趣旨および範囲から逸脱することなく、当業者がこの中に様々な変更、置換、および改変を行ってもよいことを認識するべきである。

図面を参照して上述される活動は、信号処理に関与する任意の集積回路、特に、いくつかがデジタル化リアルタイムデータを処理することに関連し得る、専用ソフトウェアプログラムまたはアルゴリズムを実行することができるものに適用可能であることに留意せよ。特定の実施形態は、マルチＤＳＰ信号処理、浮動小数点処理、信号／制御処理、固定関数処理、マイクロコントローラ用途等に関連することができる。

特定の文脈では、本明細書で考察される技術事項は、医療システム、科学器具、無線および有線通信、レーダ、産業用プロセス制御、音声および映像機器、電流感知、器具（高精度であることができる）、ならびに他のデジタル処理ベースのシステムに適用可能である可能性がある。

さらに、医用画像、患者監視、医療器具、およびホームヘルスケアのために、上述される特定の実施形態をデジタル信号処理技術においてプロビジョニングすることができる。これには、肺モニタ、加速度計、心拍数モニタ、ペースメーカ等を挙げることができる。他の用途は、安全システムのための自動車技術（例えば、安定性制御システム、運転者支援システム、ブレーキシステム、任意の種類のインフォテインメントおよび内装用途）に関与することができる。さらに、駆動系（例えば、ハイブリッドおよび電気自動車における）は、バッテリ監視、制御システム、報告制御、保守活動等に、高精度データ変換製品を使用することができる。

さらに他のシナリオ例では、本発明の教示は、生産性、エネルギー効率、および信頼性を推進するのを助長するプロセス制御システムを含む、産業市場に適用可能であることができる。消費者用途では、上述される信号処理回路の教示を、画像処理、自動焦点、および画像安定化（例えば、デジタルスチールカメラ、カムコーダ等のための）に使用することができる。他の消費者用途には、ホームシアタシステム、ＤＶＤレコーダ、および高解像度テレビの音声ならびに映像プロセッサを挙げることができる。さらに他の消費者用途は、進歩したタッチスクリーンコントローラ（例えば、任意の種類の携帯型メディアデバイスのための）に関与することができる。したがって、そのような技術は、容易に、スマートフォン、タブレット、セキュリティシステム、ＰＣ、ゲーム技術、仮想現実、シミュレーショントレーニング等の一部であることができる。

本発明の特定の実施形態は、システムオンチップ（ＳＯＣ）中央処理ユニット（ＣＰＵ）パッケージをそのまま含んでもよい。ＳＯＣとは、コンピュータまたは他の電子システムの構成要素を単一のチップに組み込む集積回路（ＩＣ）を表す。これは、デジタル、アナログ、混合信号、無線周波数機能を含有してもよく、それらのすべてが、単一のチップ基板上に提供されてもよい。他の実施形態は、単一の電子パッケージ内に位置し、電子パッケージを通して相互と密接に対話するように構成される、複数のチップを伴う、マルチチップモジュール（ＭＣＭ）を含んでもよい。様々な他の実施形態では、デジタル信号処理機能性は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、および他の半導体チップ内の１つ以上のシリコンコアに実装されてもよい。

実現形態例では、本明細書に概説される処理活動のうちの少なくともいくつかの部分はまた、ソフトウェアで実現されてもよい。いくつかの実施形態では、これらの特長の１つ以上は、開示される図面の要素の外部に提供されるハードウェアに実装されてもよい、または意図される機能性を達成するように任意に適切に統合されてもよい。様々な構成要素は、本明細書に概説される動作を達成するために連動することができる、ソフトウェア（またはレシプロケーティングソフトウェア）を含んでもよい。さらに他の実施形態では、これらの要素は、その動作を促進する、任意の好適なアルゴリズム、ハードウェア、ソフトウェア、構成要素、モジュール、インターフェース、またはオブジェクトを含んでもよい。

加えて、記載されるマイクロプロセッサと関連付けられる構成要素のうちのいくつかは、除去されてもよい、ないしは別の方法で統合されてもよい。一般的に、図面に描写される配設は、表現がより論理的である場合があり、一方、物理的アーキテクチャは、様々な置換、組み合わせ、および／またはこれらの要素のハイブリッドを含んでもよい。本明細書に概説される動作目的を達成するために、数えきれないほどの可能な設計構成を使用することができることに留意しなければならない。したがって、関連インフラストラクチャは、無数の代替構成、設計選択、デバイス可能性、ハードウェア構成、ソフトウェア実現、機器任意選択等を有する。

好適に構成されたいかなるプロセッサ構成要素も、本明細書に詳述される動作を達成するために、データと関連付けられる任意の種類の命令を実行することができる。本明細書に開示されるどんなプロセッサも、ある状態もしくは物からの要素または物品（例えば、データ）を別の状態もしくは物に転換することができる。別の実施例では、本明細書に概説されるいくつかの活動は、固定論理またはプログラマブル論理（例えば、プロセッサによって実行されるソフトウェアおよび／またはコンピュータ命令）を用いて実現されてもよく、本明細書で識別される要素は、ある種類のプログラマブルプロセッサ、プログラマブルデジタル論理（例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、消去可能なプログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ））、デジタル論理を含むＡＳＩＣ、ソフトウェア、コード、電子命令、フラッシュメモリ、光学ディスク、ＣＤ−ＲＯＭ、ＤＶＤ ＲＯＭ、磁気もしくは光学カード、電子命令を記憶するのに好適な他の種類の機械可読媒体、またはその任意の好適な組み合わせであることができる。動作中、プロセッサは、任意の好適な種類の持続性記憶媒体（例えば、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、消去可能なプログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、電気的に消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ）等）、ソフトウェア、ハードウェア、または任意の他の好適な構成要素、デバイス、要素、もしくはオブジェクトの適切な場所に、特定のニーズに基づき、情報を記憶してもよい。さらに、特定のニーズおよび実現形態に基づき、追跡される、送信される、受信される、またはプロセッサに記憶される情報を、任意のデータベース、レジスタ、テーブル、キャッシュ、キュー、制御リスト、またはストレージ構造に提供することができ、これらのすべてを、任意の好適な時間枠内で参照することができる。本明細書で考察されるメモリアイテムのいずれも、広義語の「メモリ」に包含されると解釈されるべきである。同様に、本明細書に記載される潜在的変換要素、モジュール、および機械のいずれも、広義語の「マイクロプロセッサ」または「プロセッサ」に包含されると解釈されるべきである。

本明細書に記載される機能性のすべてまたは一部を実現するコンピュータプログラム論理は、ソースコード形態、コンピュータ実行可能形態、および様々な中間形態（例えば、アセンブラ、コンパイラ、リンカー、またはロケータによって生成される形態）を含むが、決してこれらに限定されない、様々な形態で具現化される。実施例では、ソースコードは、様々なオペレーティングシステムもしくは動作環境で使用するための、オブジェクトコード、アセンブリ言語、またはＯｐｅｎＣＬ、Ｆｏｒｔｒａｎ、Ｃ、Ｃ＋＋、ＪＡＶＡ（登録商標）、またはＨＴＭＬ等の高級言語等の様々なプログラミング言語で実現される、一連のコンピュータプログラム命令を含む。ソースコードは、様々なデータ構造および通信メッセージを定義し、使用してもよい。ソースコードは、コンピュータ実行可能形態（例えば、インタープリタを介して）であってもよく、またはソースコードは、コンピュータ実行可能形態に変換されてもよい（例えば、トランスレータ、アセンブラ、またはコンパイラを介して）。

上記の実施形態の記載では、コンデンサ、バッファ、グラフィック要素、相互接続基板、クロック、ＤＤＲ、カメラセンサ、除算器、インダクタ、レジスタ、増幅器、スイッチ、デジタルコア、トランジスタ、および／または他の構成要素は、特定の回路ニーズに対処するために、容易に置き変えることができる、置換することができる、ないしは別の方法で修正することができる。さらに、補助的電子デバイス、ハードウェア、持続性ソフトウェア等の使用は、本発明の教示を実現するための同等に実行可能な任意選択を提供することに留意されたい。

一実施形態例では、図面の任意の数の電気回路が、関連電子デバイスの基板上に実装されてもよい。基板は、電子デバイスの内部電子システムの様々な構成要素を保持し、さらに、他の周辺機器へのコネクタを提供することができる、一般的な回路基板であることができる。より具体的には、基板は、それによってシステムの他の構成要素が電気的に通信することができる、電気接続を提供することができる。特定の構成ニーズ、処理要求、コンピュータ設計等に基づき、任意の好適なプロセッサ（デジタル信号プロセッサ、マイクロプロセッサ、補助チップセット（ｓｕｐｐｏｒｔｉｎｇ ｃｈｉｐｓｅｔ）等を含む）、メモリ要素等を基板に好適に連結することができる。外部ストレージ、追加のセンサ、音声／映像表示のためのコントローラ、および周辺機器デバイス等の他の構成要素が、プラグインカードとして、もしくはケーブルを介して基板に取り付けられてもよく、または基板自体に組み込まれてもよい。別の実施形態例では、図面（ＦＩＧＵＲＥＳ）の電気回路は、スタンドアロンモジュール（例えば、関連構成要素および特定のアプリケーションまたは機能を実施するように構成された回路を伴うデバイス）として実現されてもよく、または電子デバイスの特定用途向けハードウェアにプラグインモジュールとして実装されてもよい。

本明細書に提供される数多くの実施例では、相互作用は、２つ、３つ、４つ、またはそれ以上の電気的構成要素について記載されていることに留意する。しかしながら、これは、明確化のために行われ、一例にすぎない。システムは、任意に好適に統合することができることを理解されたい。同様の設計代替と共に、図面の図示される構成要素、モジュール、および要素のいずれも、様々な可能な構成で組み合わせられてもよく、これらのすべては、明確に、本明細書の広範な範囲内である。特定の場合では、フローの所与のセットの機能性の１つ以上を、限定された数の電気的要素を参照することのみによって記載することがより容易である場合がある。図面の電気回路およびその教示は、容易に拡張可能であり、大きい数の構成要素、ならびにより複雑／精巧な配設および構成に対処することができることを理解されたい。したがって、提供される実施例は、無数の他のアーキテクチャに潜在的に適用されるため、電気回路の範囲を限定するべきではない、またはその広範な教示を阻害するべきではない。

数多くの他の変更、置換、変形、改変、および修正が、当業者によって確認され得、本発明は、添付の特許請求の範囲の範囲内に含まれる、すべてのそのような変更、置換、変形、改変、および修正を包含することが意図される。米国特許商標局（ＵＳＰＴＯ）、および加えて、本願で発行されるいずれの特許のいずれの読者もが、本願に添付される特許請求の範囲を解釈するのを支援するために、出願人が、（ａ）添付の請求項のいずれも、その出願日には存在しているため、「〜のための手段」または「〜のための工程」という語が、特定の請求項で特別に使用されない限り、米国特許法第１１２条第６パラグラフを行使することを意図しないこと、および（ｂ）明細書中のいずれの記述によっても、添付の特許請求の範囲に別段に反映されていない、いずれの形でも、本発明を限定することは意図しないこと、に留意することを出願人は望む。

Claims (23)

1. 電気信号変換器であって、
   第１の種の信号を受信するための複数の入力と、
   前記第１の種の信号を第２の種の信号に変換するための複数の変換要素と、
   前記複数の入力を前記複数の変換要素にマッピングするためのスイッチと、
   前記スイッチに、複数の連続入力サイクルの前記入力を、最大差分が２（ｄｅｌｔａ−ｔｗｏ−ｍａｘｉｍｕｍ）のパターンに従って異なる変換要素にマッピングさせるように構成される、論理と、
   を備える、電気信号変換器。
2. 前記変換要素は、デジタル−アナログ変換要素である、請求項１に記載の電気信号変換器。
3. 前記複数の入力は、温度計コードを形成する、請求項２に記載の電気信号変換器。
4. 前記変換要素は、アナログ−デジタル変換器である、請求項１に記載の電気信号変換器。
5. 前記第２の種の信号は、温度計コードを含むものである、請求項４に記載の電気信号変換器。
6. 前記論理は、疑似ランダム入力に従って、前記最大差分が２のパターンを選択するように構成される、請求項１に記載の電気信号変換器。
7. 前記論理は、疑似ランダム入力および定数に従って、前記最大差分が２のパターンを選択するように構成される、請求項１に記載の電気信号変換器。
8. 前記パターンは、ｎ個の順序付けられた変換要素を包含し、前記最大差分が２のパターンは、
   ｋが偶数の場合、ｋ_ｔ＋１＝ｋ＋２、ｋが奇数の場合、ｋ_ｔ＋１＝ｋ−２
   で構成される、請求項１に記載の電気信号変換器。
9. 前記最大差分が２のパターンは、
   ｋ＝１の場合、ｋ_ｔ＋１＝２、
   ｋが偶数であり、かつｋ＝ｎの場合、
   ｋ_ｔ＋１＝ｋ−１
   でさらに構成される、請求項８に記載の電気信号変換器。
   
10. 前記パターンは、ｎ個の順序付けられた変換要素を包含し、前記最大差分が２のパターンは、ｋとｋ＋１を交換することで構成される、請求項１に記載の電気信号変換器。
11. 前記最大差分が２のパターンは、
    偶数サイクルで、ｋが奇数であり、かつｋ≠ｎの場合、ｋとｋ＋１を交換し、
    奇数サイクルで、ｋが偶数であり、かつｋ≠ｎの場合、ｋとｋ＋１を交換する、
    ことでさらに構成される、請求項１０に記載の電気信号変換器。
12. デルタシグマ変調器であって、
    アナログ入力を受信し、デジタル出力を提供するように構成されるアナログ−デジタル変換器であって、複数の順序付けられた変換要素と、第１のステップワイズ式の最大差分が２のパターンに従って変換要素を循環させる論理とを備える、アナログ−デジタル変換器と、
    前記アナログ−デジタル変換器の前記デジタル出力を受信し、アナログ出力を提供するように構成されるデジタル−アナログ変換器であって、複数の順序付けられた変換要素と、第２のステップワイズ式の最大差分が２のパターンに従って変換要素を循環させる論理とを備える、デジタル−アナログ変換器と、
    前記アナログ入力および前記デジタル−アナログ変換器の前記アナログ出力を受信し、フィルタ処理されたアナログ信号を前記アナログ−デジタル変換器に提供するように構成される、ループフィルタと、
    ステップ数を選択するように構成される、要素選択論理と、
    を備える、デルタシグマ変調器。
13. 前記最大差分が２のパターンのうちの少なくとも１つは、要素ｋについて、ｋが第１の種である場合、ｋ_ｔ＋１＝ｋ＋２、ｋが第２の種である場合、ｋ_ｔ＋１＝ｋ−２で構成される、請求項１２に記載のデルタシグマ変調器。
14. 前記デジタル−アナログ変換器は、ｎ個の変換要素を備え、
    前記最大差分が２のパターンは、２つのサイクルを備え、要素ｋについて、
    前記第１のサイクルで、ｋが奇数の場合、ｋとｋ＋１を交換し、
    前記第２のサイクルで、ｋが偶数の場合、ｋとｋ＋１を交換する、
    請求項１２に記載のデルタシグマ変調器。
15. 前記要素選択論理は、疑似乱数＋定数を計算することによって、ステップ数を選択する、請求項１２に記載のデルタシグマ変調器。
16. 電気信号変換器によって実施される方法であって、
    第１の期間中に、前記電気信号変換器内の複数の利用可能な順序付けられた変換要素の中から第１の変換要素を選択する工程と、
    第２の期間中に、
    疑似乱数を計算する工程と、
    最大差分が２のパターンに従って、利用可能な変換要素のステップを経過することによって、第２の変換要素を選択する工程であって、ステップ数は、前記疑似乱数の関数である、工程と、
    を含む、方法。
17. 前記疑似乱数の前記関数は、定数の加算を含む、請求項１６に記載の方法。
18. 前記定数は、１である、請求項１７に記載の方法。
19. 前記最大差分が２のパターンは、ステップ１−２−４−６−８、およびステップ７−５−３−１を含む、請求項１６に記載の方法。
20. 前記最大差分が２のパターンは、変換要素を２要素分上方または下方シフトすることで構成される、請求項１６に記載の方法。
21. 前記最大差分が２のパターンは、隣接する変換要素を交換することで構成される、請求項１６に記載の方法。
22. 前記最大差分が２のパターンは、
    要素ｋについて、ｋが第１の種である場合、ｋ_ｔ＋１＝ｋ＋２、ｋが第２の種である場合、ｋ_ｔ＋１＝ｋ−２を選択すること
    で構成される、請求項１６に記載の方法。
23. 前記最大差分が２のパターンは、２つのサイクルを備え、要素ｋについて、
    前記第１のサイクルで、第１の種のｋについて、ｋとｋ＋１を交換し、
    前記第２のサイクルで、第２の種のｋについて、ｋとｋ＋１を交換する、
    請求項１６に記載の方法。