JP5866496B2

JP5866496B2 - 半導体圧力センサ

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Publication number: JP5866496B2
Application number: JP2015090063A
Authority: JP
Inventors: 新村　雄一; 雄一新村; 西川　英男; 英男西川; 史仁加藤
Original assignee: Panasonic Intellectual Property Management Co Ltd
Current assignee: Panasonic Intellectual Property Management Co Ltd
Priority date: 2015-04-27
Filing date: 2015-04-27
Publication date: 2016-02-17
Anticipated expiration: 2030-12-15
Also published as: JP2015143713A

Description

本発明は、ダイヤフラム上に検出部を形成し、この検出部によりダイヤフラムに加えられた圧力を検出する半導体圧力センサに関する。

従来より、ダイヤフラム上に形成された検出部によりダイヤフラムに加えられた圧力を検出する半導体圧力センサが知られている（例えば、特許文献１参照）。

特公平２−４１１８３号公報

このような半導体圧力センサにおいては、検出精度が低下してしまうのを抑制できるようにするのが好ましい。

そこで、本発明は、検出精度が低下してしまうのを抑制することのできる半導体圧力センサを得ることを目的とする。

本発明は、半導体基板と、前記半導体基板の一部であって、前記半導体基板が薄肉化されたダイヤフラム部と、第１，第２，第３，第４の検出部と、を備える半導体圧力センサにおいて、前記第１，第２，第３，第４の検出部はそれぞれ、第１の端と、第２の端と、前記第１の端から第１の方向に延びる第１の部分と、前記第１の部分から前記第１の方向と垂直な第２の方向に延びる第２の部分と、前記第２の部分から前記第１の方向に延び、前記第１の部分と前記第２の方向に対向する部分を有する第３の部分と、前記第３の部分から前記第２の方向に延び、前記第２の部分と前記第１の方向に対向する部分を有する第４の部分と、前記第４の部分から前記第２の端まで前記第１の方向に延び、前記第１の部分と前記第２の方向に対向する部分を含む第５の部分と、を有し、前記ダイヤフラム部の上面視において、前記第２の部分は前記第４の部分より幅の広い部分を有し、前記幅の広い部分は前記第１の部分に接続する。

また、前記第１の検出部の第１の端と、前記第２の検出部の第２の端とを接続する第１の配線と、前記第２の検出部の第１の端と、前記第３の検出部の第２の端とを接続する第２の配線と、前記第３の検出部の第１の端と、前記第４の検出部の第２の端とを接続する第３の配線と、前記第４の検出部の第１の端と、前記第１の検出部の第２の端とを接続する第４の配線と、を更に備え、前記ダイヤフラム部は、上面視において、第１，第２，第３，第４の辺を有する四角形であり、前記第１の配線は、前記第１の辺に並行な部分と、前記第２の辺に並行な部分とを有し、前記第２の配線は、前記第２の辺に並行な部分と、前記第３の辺に並行な部分とを有し、前記第３の配線は、前記第３の辺に並行な部分と、前記第４の辺に並行な部分とを有し、前記第４の配線は、前記第４の辺に並行な部分と、前記第１の辺に並行な部分とを有してもよい。

また、前記半導体基板と前記ダイヤフラム部とは上面視において四角形であってもよい。

また、前記第１，第２，第３，第４の検出部はそれぞれ、前記ダイヤフラム部の上に設けられていてもよい。

また、前記第１，第２，第３，第４の検出部はピエゾ抵抗であってもよい。

また、前記第１，第２，第３，第４の検出部がホイートストンブリッジ回路を構成してもよい。

本発明によれば、検出精度が低下してしまうのを抑制することのできる半導体圧力センサを得ることができる。

本発明の実施形態１に係る半導体圧力センサの構成を示す図である。半導体圧力センサのピエゾ抵抗素子が形成された部分の構成を示す図である。ピエゾ抵抗素子で構成されたホイートストンブリッジ回路の構成を示す図である。本発明の実施形態２に係る半導体圧力センサにおけるホイートストンブリッジ回路の構成を示す図である。本発明の実施形態３に係る半導体圧力センサにおけるホイートストンブリッジ回路の構成を示す図である。

以下、図面を用いて本発明を実施するための実施形態を説明する。
（実施形態１）
図１は本発明の実施形態１に係る半導体圧力センサの構成を示す図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＡ−Ａ線に沿った断面図である。図１において、本発明の実施形態１となる半導体圧力センサ１１は、図１（ａ），（ｂ）に示すように、矩形形状の薄肉化されたダイヤフラム部１２が形成された、例えば単結晶のシリコン基板からなる半導体基板１３と、ダイヤフラム部１２の各辺内側の半導体基板１３の表面領域に形成されたピエゾ抵抗素子Ｒ１〜Ｒ４とを備える。

ピエゾ抵抗素子Ｒ１とピエゾ抵抗素子Ｒ２のそれぞれの一端は、例えば拡散配線を介して接続され、接続点は後述するホイートストンブリッジ回路の出力端子Ｖｏｕｔ１に接続されている。ピエゾ抵抗素子Ｒ１の他端は、ホイートストンブリッジ回路に印加するバイアス電圧を供給する高位電源Ｖｄｄに接続されている。ピエゾ抵抗素子Ｒ２の他端は、低位電源となる接地電位（グランド電位）ＧＮＤに接続されている。

ピエゾ抵抗素子Ｒ３とピエゾ抵抗素子Ｒ４のそれぞれの一端は、例えば拡散配線を介して接続され、接続点は後述するホイートストンブリッジ回路の出力端子Ｖｏｕｔ２に接続されている。ピエゾ抵抗素子Ｒ３の他端は、高位電源Ｖｄｄに接続されている。ピエゾ抵抗素子Ｒ４の他端は、接地電位ＧＮＤに接続されている。

図２（ａ）は各ピエゾ抵抗素子Ｒ１〜Ｒ４が形成された部分（図１（ａ）の符号ａで示す部分）を拡大した平面図であり、同図（ｂ）は同図（ａ）のＢ−Ｂ線に沿った断面図である。図２において、ダイヤフラム部１２の半導体基板１３には、その表層部に例えば不純物を低濃度に選択的に拡散させて各ピエゾ抵抗素子Ｒ１〜Ｒ４が形成されている。各ピエゾ抵抗素子Ｒ１〜Ｒ４の上部には、例えば酸化膜などの絶縁体薄膜層２１を介してそれぞれ独立して個別に導電性のシールド薄膜層２２が形成されている。このシールド薄膜層２２は、絶縁体薄膜層２１によって各ピエゾ抵抗素子Ｒ１〜Ｒ４と絶縁されている。シールド薄膜層２２は、ダイヤフラム部１２と線膨張係数が近い例えば多結晶シリコンなどで構成される。

各ピエゾ抵抗素子Ｒ１〜Ｒ４に対応した各シールド薄膜層２２は、予め設定した所定の電位、例えば高位電源Ｖｄｄや高位電源Ｖｄｄと接地電位ＧＮＤとの間の中間電位を与えることで、電気シールドとして機能する。

このような構成を有する半導体圧力センサ１１では、ピエゾ抵抗素子Ｒ１〜Ｒ４は図３に示すようなホイートストンブリッジ回路を構成している。ピエゾ抵抗素子Ｒ１は、その一端が高位電源Ｖｄｄに接続され、他端がホイートストンブリッジ回路の出力端子Ｖｏｕｔ１に接続されている。ピエゾ抵抗素子Ｒ２は、その一端が接地電位ＧＮＤに接続され、他端がホイートストンブリッジ回路の出力端子Ｖｏｕｔ１に接続されている。ピエゾ抵抗素子Ｒ３は、その一端が高位電源Ｖｄｄに接続され、他端がホイートストンブリッジ回路の出力端子Ｖｏｕｔ２に接続されている。ピエゾ抵抗素子Ｒ４は、その一端が接地電位ＧＮＤに接続され、他端がホイートストンブリッジ回路の出力端子Ｖｏｕｔ２に接続されている。

また、ピエゾ抵抗素子Ｒ１上に形成されたシールド薄膜層２２と、ピエゾ抵抗素子Ｒ３上に形成されたシールド薄膜層２２とは、拡散層もしくは金属などで構成された配線３１により電気的に接続され、両者を予め設定した同一の電位に固定することが可能に構成されている。ピエゾ抵抗素子Ｒ２上に形成されたシールド薄膜層２２と、ピエゾ抵抗素子Ｒ４上に形成されたシールド薄膜層２２とは、拡散層もしくは金属などで構成された配線３２により電気的に接続され、両者を予め設定した同一の電位に固定することが可能に構成されている。したがって、高位電源Ｖｄｄ側に接続されたピエゾ抵抗素子Ｒ１，Ｒ３上に形成されたシールド薄膜層２２に与えられる電位と、接地電位ＧＮＤ側に接続されたピエゾ抵抗素子Ｒ２，Ｒ４上に形成されたシールド薄膜層２２に与えられる電位とが、異なる電位に設定できるように構成されている。なお、シールド薄膜層２２に与える電位は、ピエゾ抵抗素子Ｒ１〜Ｒ４が受ける電気的な影響の度合いが概ね同程度になるように実機による実験などによって定めることができる。

このような構成を有する半導体圧力センサ１１では、ダイヤフラム部１２の一方の表面に圧力が加わると、ダイヤフラム部１２の上面と下面との間に差圧が生じることによってダイヤフラム部１２に撓みが生じ、この撓みによってピエゾ抵抗素子Ｒ１〜Ｒ４を形成する結晶が歪んで抵抗値が変化する。そして、ピエゾ抵抗素子Ｒ１〜Ｒ４の抵抗値の変化をホイートストンブリッジ回路を利用して高位電源Ｖｄｄに対する電圧変化として出力端子Ｖｏｕｔ１，Ｖｏｕｔ２から検出する。これにより、半導体圧力センサ１１に印加された圧力を電気信号に変換して取り出し、取り出した電気信号に基づいて圧力を検出する。

このように、上記実施形態１では、高位電源Ｖｄｄ側に接続されたピエゾ抵抗素子Ｒ１，Ｒ３上に形成されたシールド薄膜層２２に与えられる電位と、接地電位ＧＮＤ側に接続されたピエゾ抵抗素子Ｒ２，Ｒ４上に形成されたシールド薄膜層２２に与えられる電位とを、異なる電位に設定することが可能である。これにより、それぞれの電位を適切に設定することが可能となり、各ピエゾ抵抗素子Ｒ１〜Ｒ４は、対応したシールド薄膜層２２から受ける電気的な影響の度合いを概ね同程度にすることが可能となる。この結果、ホイートストンブリッジ回路のオフセット電圧、ならびにオフセットドリフトを改善することができる。
（実施形態２）
図４は本発明の実施形態２に係る半導体圧力センサの構成を示す図であり、先の実施形態１の図３に対応した図である。なお、各ピエゾ抵抗素子Ｒ１〜Ｒ４の構造や配置は先の実施形態１の図１、図２と同様であるので、その説明は省略する。

この実施形態２の特徴とするところは、先の実施形態１と対比して、高位電源Ｖｄｄ側に接続されたピエゾ抵抗素子Ｒ１，Ｒ３上に形成された各シールド薄膜層２２を高位電源Ｖｄｄに共通接続し、接地電位ＧＮＤ側に接続されたピエゾ抵抗素子Ｒ２，Ｒ４上に形成された各シールド薄膜層２２を出力端子Ｖｏｕｔ１に共通接続したことにある。

このような特徴を備えたことで、この実施形態２では、高位電源Ｖｄｄ側に接続されたピエゾ抵抗素子Ｒ１，Ｒ３上に形成された各シールド薄膜層２２に高位電源電位を与えて両者を同一電位に固定することができる。かつ、接地電位ＧＮＤ側に接続されたピエゾ抵抗素子Ｒ２，Ｒ４上に形成された各シールド薄膜層２２に出力端子Ｖｏｕｔ１に出力される電位、すなわち高位電源Ｖｄｄと接地電位ＧＮＤとの間の中間電位を与えて、両者を同一電位に固定することができる。これにより、各ピエゾ抵抗素子Ｒ１〜Ｒ４は、対応したシールド薄膜層２２から受ける電気的な影響の度合いを概ね同程度にすることが可能となる。この結果、ホイートストンブリッジ回路のオフセット電圧、ならびにオフセットドリフトを改善することができる。
（実施形態３）
図５は本発明の実施形態３に係る半導体圧力センサの構成を示す図であり、先の実施形態１の図３に対応した図である。なお、各ピエゾ抵抗素子Ｒ１〜Ｒ４の構造や配置は先の実施形態１の図１、図２と同様であるので、その説明は省略する。

この実施形態３の特徴とするところは、先の実施形態２と対比して、出力端子Ｖｏｕｔ１で得られる中間電位に代えて、抵抗ｒ１，ｒ２によって得られる中間電位を接地電位ＧＮＤ側に接続されたピエゾ抵抗素子Ｒ２，Ｒ４上に形成された各シールド薄膜層２２に与えたことにある。なお、高位電源Ｖｄｄ側に接続されたピエゾ抵抗素子Ｒ１，Ｒ３上に形成された各シールド薄膜層２２は、先の実施形態２と同様に高位電源Ｖｄｄに接続されて、高位電源電位が与えられている。

抵抗ｒ１と抵抗ｒ２とは、高位電源Ｖｄｄと接地電位ＧＮＤとの間で直列接続され、その直列接続点Ｓ１は、接地電位ＧＮＤ側に接続されたピエゾ抵抗素子Ｒ２，Ｒ４上に形成されたシールド薄膜層２２に接続されている。抵抗ｒ１、ｒ２の抵抗値は、それぞれ個別に独立して設定され、直列接続点Ｓ１で得られる電位は、高位電源Ｖｄｄと接地電位ＧＮＤとの間の任意の中間電位に設定される。この中間電位は、ピエゾ抵抗素子Ｒ１〜Ｒ４が受ける電気的な影響の度合いが概ね同程度になるように実機による実験などによって定めることができる。

このような特徴を備えたことで、この実施形態３では、高位電源Ｖｄｄ側に接続されたピエゾ抵抗素子Ｒ１，Ｒ３上に形成された各シールド薄膜層２２に高位電源電位を与えて両者を同一電位に固定することができる。かつ、接地電位ＧＮＤ側に接続されたピエゾ抵抗素子Ｒ２，Ｒ４上に形成された各シールド薄膜層２２に、高位電源Ｖｄｄと接地電位ＧＮＤとの間の中間電位を与えて、両者を同一電位に固定することができる。これにより、各ピエゾ抵抗素子Ｒ１〜Ｒ４は、対応したシールド薄膜層２２から受ける電気的な影響の度合いを概ね同程度にすることが可能となる。この結果、ホイートストンブリッジ回路のオフセット電圧、ならびにオフセットドリフトを改善することができる。

１１…半導体圧力センサ
１２…ダイヤフラム部
１３…半導体基板
２１…絶縁体薄膜層
２２…シールド薄膜層
３１，３２…配線
Ｒ１〜Ｒ４…ピエゾ抵抗素子
ｒ１，ｒ２…抵抗

Claims

半導体基板と、
前記半導体基板の一部であって、前記半導体基板が薄肉化されたダイヤフラム部と、
第１，第２，第３，第４の検出部と、
を備える半導体圧力センサにおいて、
前記第１，第２，第３，第４の検出部はそれぞれ、
第１の端と、
第２の端と、
前記第１の端から第１の方向に延びる第１の部分と、
前記第１の部分から前記第１の方向と垂直な第２の方向に延びる第２の部分と、
前記第２の部分から前記第１の方向に延び、前記第１の部分と前記第２の方向に対向する部分を有する第３の部分と、
前記第３の部分から前記第２の方向に延び、前記第２の部分と前記第１の方向に対向する部分を有する第４の部分と、
前記第４の部分から前記第２の端まで前記第１の方向に延び、前記第１の部分と前記第２の方向に対向する部分を含む第５の部分と、
を有し、
前記ダイヤフラム部の上面視において、前記第２の部分は前記第４の部分より幅の広い部分を有し、
前記幅の広い部分は前記第１の部分に接続する半導体圧力センサ。
前記第１の検出部の第１の端と、前記第２の検出部の第２の端とを接続する第１の配線と、
前記第２の検出部の第１の端と、前記第３の検出部の第２の端とを接続する第２の配線と、
前記第３の検出部の第１の端と、前記第４の検出部の第２の端とを接続する第３の配線と、
前記第４の検出部の第１の端と、前記第１の検出部の第２の端とを接続する第４の配線と、を更に備え、
前記ダイヤフラム部は、上面視において、第１，第２，第３，第４の辺を有する四角形であり、
前記第１の配線は、前記第１の辺に並行な部分と、前記第２の辺に並行な部分とを有し、
前記第２の配線は、前記第２の辺に並行な部分と、前記第３の辺に並行な部分とを有し、
前記第３の配線は、前記第３の辺に並行な部分と、前記第４の辺に並行な部分とを有し、
前記第４の配線は、前記第４の辺に並行な部分と、前記第１の辺に並行な部分とを有する請求項１に記載の半導体圧力センサ。
前記半導体基板と前記ダイヤフラム部とは上面視において四角形である請求項１または請求項２に記載の半導体圧力センサ。
前記第１，第２，第３，第４の検出部はそれぞれ、前記ダイヤフラム部の上に設けられる請求項１〜３のうちいずれか１項に記載の半導体圧力センサ。
前記第１，第２，第３，第４の検出部はピエゾ抵抗である請求項１〜４のうちいずれか１項に記載の半導体圧力センサ。
前記第１，第２，第３，第４の検出部がホイートストンブリッジ回路を構成する請求項１〜５のうちいずれか１項に記載の半導体圧力センサ。