JP5865791B2 - A/d変換器、半導体装置 - Google Patents
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Description
以下、図面を参照して本実施の形態にかかるA/D変換器の構成について説明する。はじめに、本実施の形態にかかる逐次比較A/D変換器について説明する。本実施の形態にかかる逐次比較A/D変換器の一例は、シングルエンド入力方式の電荷再配分型逐次比較A/D変換器である。
実施の形態1にかかる逐次比較型A/D変換器1の第1変形例を以下に説明する。図8は、逐次比較型A/D変換器1の第1変形例の構成を示すブロック図である。当該例にかかる逐次比較型A/D変換器1は、基準電圧生成回路50内にも単位容量素子Cuを適応した構成である。なおDAC10の構成は、図2と同様であるため詳細な図示及び説明は省略する。
実施の形態1にかかる逐次比較型A/D変換器1の第2変形例を以下に説明する。図11は、逐次比較型A/D変換器1の第2変形例の構成を示すブロック図である。この逐次比較型A/D変換器1は、基準電圧生成回路50と構成が略対応するサンプル&ホールド回路60を備える。この逐次比較型A/D変換器1は、サンプル&ホールド回路60にて信号源抵抗Rsigを介してアナログ信号(Ain)をサンプリングする。プリアンプ20は、サンプリングされたアナログ信号(Ain)と、制御信号Ctrによる制御により生成されたDAC10の出力電圧と、の差分を増幅する。
本実施の形態にかかる逐次比較型A/D変換器1は、DAC10と基準電圧生成回路50の等価性を更に高めたことを特徴とする。以下、本実施の形態にかかる逐次比較型A/D変換器について実施の形態1と異なる点を説明する。
図14は、実施の形態1または2に記載の逐次比較型A/D変換器1を搭載したデータ処理装置の構成を示す図である。図示するようにデータ処理装置の半導体チップIC_Chip100は、アナログコア部110と、デジタルコア部120と、を有する。当該データ処理装置は、たとえば一般的なオーディオ装置や携帯端末装置等である。
10 DAC
20 プリアンプ
30 コンパレータ
40 SAR論理部
50 基準電圧生成回路
51 セル群
52 セル群
60 サンプル&ホールド回路
SW3〜SW5 スイッチ
SW6−1、6−2 スイッチ
AVRTC Hi側参照電圧
AVRBC Lo側参照電圧
100 半導体装置
110 アナログコア部
111 MPX
112 A/D変換部
113 データレジスタ
120 アナログコア部
121 CPU
122 BSC
123 ROM
124 RAM
125 NV Flash
130 Perich Cir
140 Perich Cir
Claims (10)
- アナログ信号のサンプリング処理と逐次比較処理とを行って、アナログ信号をデジタル信号に変換する逐次比較型A/D変換器であって、
複数の容量素子を有し、前記複数の容量素子の各々の一端を前記逐次比較処理に基づいてハイ側参照電圧またはロウ側参照電圧と接続し、次の逐次比較処理に用いる比較用電圧を生成するD/A変換器と、
一端を前記ハイ側参照電圧と接続する単一の容量素子である第1容量素子と、一端を前記ロウ側参照電圧と接続する単一の容量素子である第2容量素子とを有し、前記第1容量素子の他端と前記第2容量素子の他端を並列接続して前記逐次比較処理に使用する基準電圧を出力する基準電圧生成部と、を備え、
前記D/A変換器は、
前記逐次比較処理時にハイ側参照電圧またはロウ側参照電圧と接続する複数の第1スイッチと、
前記複数の第1スイッチの各々と、対応する前記複数の容量素子の各々と、の間に設けられ、前記逐次比較処理時にONとなり、前記サンプリング処理時にOFFとなる複数の第2スイッチと、
前記アナログ信号の入力と前記複数の容量素子との間に設けられ、前記サンプリング処理時にONとなり、前記逐次比較処理時にOFFとなる複数の第3スイッチと、を有し、
前記基準電圧生成部は、
一端が前記第1容量素子と接続し、前記逐次比較処理時にOFFとなり、前記サンプリング処理時にONとなる第4スイッチと、
一端が前記第2容量素子と接続し、前記逐次比較処理時にOFFとなり、前記サンプリング処理時にONとなる第5スイッチと、
一端が前記第1容量素子と接続し、前記逐次比較処理時にONとなり、前記サンプリング処理時にOFFとなる第6スイッチと、
一端が前記第2容量素子と接続し、前記逐次比較処理時にONとなり、前記サンプリング処理時にOFFとなる第7スイッチと、
前記第6スイッチの他端と接続し、前記逐次比較処理時に前記ハイ側参照電圧と接続する第8スイッチと、
前記第7スイッチの他端と接続し、前記逐次比較処理時に前記ロウ側参照電圧と接続する第9スイッチと、を有する、A/D変換器。 - 前記第1容量素子の容量値と前記第2容量素子の容量値との合計値が、前記D/A変換器内の前記複数の容量素子の容量値の合計値と略等しい、請求項1に記載のA/D変換器。
- 前記第1容量素子の容量値と前記第2容量素子の容量値が略等しい、請求項1に記載のA/D変換器。
- 前記第8及び前記第9スイッチは、前記複数の第1スイッチのゲート幅合計の約半分のゲート幅を有する、請求項1に記載のA/D変換器。
- 前記第6及び前記第7スイッチは、前記複数の第2スイッチのゲート幅合計の約半分のゲート幅を有する、請求項1に記載のA/D変換器。
- 前記第4及び前記第5スイッチは、前記複数の第3スイッチのゲート幅合計の約半分のゲート幅を有する、請求項1に記載のA/D変換器。
- 請求項1乃至請求項6のいずれか1項に記載のA/D変換器と、
当該A/D変換器が出力したデジタル信号を用いた演算を行う演算器と、を備えたデータ処理装置。 - アナログ信号のサンプリング処理と逐次比較処理とを行って、アナログ信号をデジタル信号に変換する逐次比較型A/D変換器を備えた半導体装置であって、
前記逐次比較型A/D変換器は、
複数の容量素子を有し、前記複数の容量素子の各々の一端を前記逐次比較処理に基づいてハイ側参照電圧またはロウ側参照電圧と接続し、次の逐次比較処理に用いる比較用電圧を生成するD/A変換器と、
一端を前記ハイ側参照電圧と接続する単一の容量素子である第1容量素子と、一端を前記ロウ側参照電圧と接続する単一の容量素子である第2容量素子とを有し、前記第1容量素子の他端と前記第2容量素子の他端を並列接続して前記逐次比較処理に使用する基準電圧を出力する基準電圧生成部と、を備え、
前記半導体装置は、前記D/A変換器内の前記複数の容量素子が整列配置されるとともに、前記基準電圧生成部内の前記第1容量素子と前記第2容量素子が配置されたレイアウトを有し、
前記レイアウトでは、前記D/A変換器内の前記複数の容量素子が複数列または複数行にわたり整列配置され、
前記D/A変換器は、
前記逐次比較処理時にハイ側参照電圧またはロウ側参照電圧と接続する複数の第1スイッチと、
前記複数の第1スイッチの各々と、対応する前記複数の容量素子の各々と、の間に設けられ、前記逐次比較処理時にONとなり、前記サンプリング処理時にOFFとなる複数の第2スイッチと、
前記アナログ信号の入力と前記複数の容量素子との間に設けられ、前記サンプリング処理時にONとなり、前記逐次比較処理時にOFFとなる複数の第3スイッチと、を有し、
前記基準電圧生成部は、
一端が前記第1容量素子と接続し、前記逐次比較処理時にOFFとなり、前記サンプリング処理時にONとなる第4スイッチと、
一端が前記第2容量素子と接続し、前記逐次比較処理時にOFFとなり、前記サンプリング処理時にONとなる第5スイッチと、
一端が前記第1容量素子と接続し、前記逐次比較処理時にONとなり、前記サンプリング処理時にOFFとなる第6スイッチと、
一端が前記第2容量素子と接続し、前記逐次比較処理時にONとなり、前記サンプリング処理時にOFFとなる第7スイッチと、を有する、半導体装置。 - 前記半導体装置は、
前記D/A変換器内の前記複数の容量素子及び前記複数の第1乃至第3スイッチが整列配置されるとともに、前記基準電圧生成部内の前記第1容量素子、前記第2容量素子、前記第4乃至第7スイッチが配置されたレイアウトを有する、請求項8に記載の半導体装置。 - 前記レイアウトでは、前記複数の容量素子が複数列または複数行にわたり配置され、前記複数の第1乃至第3スイッチが複数列または複数行にわたり配置され、前記第1容量素子及び前記第2容量素子が1列または1行に整列されている、請求項9に記載の半導体装置。
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