JP5858637B2 - 半導体パッケージ - Google Patents
半導体パッケージ Download PDFInfo
- Publication number
- JP5858637B2 JP5858637B2 JP2011090258A JP2011090258A JP5858637B2 JP 5858637 B2 JP5858637 B2 JP 5858637B2 JP 2011090258 A JP2011090258 A JP 2011090258A JP 2011090258 A JP2011090258 A JP 2011090258A JP 5858637 B2 JP5858637 B2 JP 5858637B2
- Authority
- JP
- Japan
- Prior art keywords
- ceramic substrate
- contact
- heat spreader
- multilayer ceramic
- semiconductor package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 91
- 239000000919 ceramic Substances 0.000 claims description 72
- 239000000758 substrate Substances 0.000 claims description 60
- 229910000679 solder Inorganic materials 0.000 claims description 36
- 229910052751 metal Inorganic materials 0.000 claims description 28
- 239000002184 metal Substances 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 24
- 230000017525 heat dissipation Effects 0.000 claims description 10
- 238000001816 cooling Methods 0.000 claims description 9
- 238000012546 transfer Methods 0.000 claims description 9
- SBYXRAKIOMOBFF-UHFFFAOYSA-N copper tungsten Chemical compound [Cu].[W] SBYXRAKIOMOBFF-UHFFFAOYSA-N 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 229910001080 W alloy Inorganic materials 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 239000002131 composite material Substances 0.000 claims description 4
- 229910003460 diamond Inorganic materials 0.000 claims description 4
- 239000010432 diamond Substances 0.000 claims description 4
- 230000005855 radiation Effects 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 239000000470 constituent Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000020169 heat generation Effects 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 238000005219 brazing Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- 229910016525 CuMo Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- WUUZKBJEUBFVMV-UHFFFAOYSA-N copper molybdenum Chemical compound [Cu].[Mo] WUUZKBJEUBFVMV-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000002241 glass-ceramic Substances 0.000 description 1
- 229910000833 kovar Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
本発明は、高出力半導体素子用パッケージ、特にＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装するセラミックパッケージに関する。
近年の半導体素子の高集積化、高機能化に伴い半導体パッケージは接続端子数が増加する傾向にある。一方で、電子機器の小型化により１つの半導体パッケージの占有できる面積は減少の一途である。これら相反する２つの要求を満たす実装方法の一つとして、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）を用いた表面実装が用いられる。ＢＧＡは半導体パッケージと回路基板との接点にはんだボールを用いたものであり、接点の狭ピッチ化、多ピン化が容易であり、パッケージの小型化、接続距離の短縮による電気的特性の向上、接続距離のばらつき低減による電気的特性の向上という利点を持っている。
通信信号の増幅に用いられるＦＥＴ（電界効果トランジスタ）、さらにはＦＥＴを含むＭＭＩＣ（モノリシックマイクロ波集積回路）には、ＧａＡｓ（ガリウムヒ素）やＧａＮ（ガリウムナイトライド）の化合物半導体が使用され、これら化合物半導体を実装する半導体パッケージには気密性が要求され、半導体素子搭載面には低い線膨張率が要求される。そのため通信分野の半導体パッケージは、ベース材料にＫＶ(コバール)、ＣｕＷ（銅タングステン）やＣｕＭｏ（銅モリブデン）のような低線膨張材料を用いて、金属リングをロウ付けしたメタルパッケージ、さらにはベース材料にＨＴＣＣやＬＴＣＣのような多層セラミック基板を用いて金属リングをロウ付けしたセラミックパッケージが使用されることが多い。
Ｎ2雰囲気化において、金属リング上に金属またはセラミックの蓋（リッド）をＡｕＳｎはんだ付けにより密着させる、或いは、金属の蓋（リッド）をシーム溶接により金属リングと溶接するなどの手法により気密性を確保し、パッケージ内部を水分や反応性ガスから保護することができる。ＢＧＡを用いる実装方式では、パッケージ下面にパッケージの端子が存在する必要があるため、多層セラミック基板をベース材に使用する。
また、半導体素子の高集積化、高出力化に伴い増幅素子等の高発熱素子は発熱量の増大、発熱密度の増大が顕著であり、温度上昇による半導体素子の破壊、素子出力の低下、寿命の低下を招く可能性があり、半導体パッケージの放熱特性の改善が要求されている。
従来、セラミックパッケージの熱抵抗を低減する方法として、多層セラミック基板を枠状にくり貫き、貫通部分に金属ブロックを配置してその上に半導体素子を搭載する構造が考えられている（例えば、特許文献１参照）。
しかしながら、上記従来の技術によれば、伝熱経路にセラミックが介在することは避けられないため、放熱特性には限界があり、増幅器等出力の大きい素子への適用は難しかった。また、セラミック基板と金属ブロックの間に隙間がありセラミックパッケージを気密に保持することも困難であった。
本発明は、上記に鑑みてなされたものであって、気密構造の半導体パッケージにおいて素子から電子機器の冷却装置取付け面までの熱抵抗を低減させることが可能となり、結果として半導体素子のジャンクション温度を下げ、半導体素子出力低下、半導体素子の寿命低下を防ぐことができる半導体パッケージを得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、半導体素子を直接上に搭載するヒートスプレッダと、前記ヒートスプレッダの周囲側面と接触して前記半導体素子の気密性を保持する多層セラミック基板と、前記ヒートスプレッダを下から支え、前記多層セラミック基板の周囲側面と接触し前記多層セラミック基板とほぼ同等の線膨張係数を持つ金属ブロックと、前記多層セラミック基板および前記金属ブロックの下面に接合された複数のはんだボールとを備えたことを特徴とする。
本発明によれば、セラミック基板を用いたＢＧＡ実装構造を有する気密半導体パッケージであって、半導体素子の放熱特性を向上させた半導体パッケージを得るという効果を奏する。
以下に、本発明にかかる半導体パッケージの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態１．
図１は、実施の形態１にかかる半導体パッケージ１００を示す断面図である。本実施の形態にかかる半導体パッケージ１００は、多層セラミック基板１、ブロック１５、ヒートスプレッダ４、枠状のリング２、リッド（金属蓋／セラミック蓋）３、はんだボール９を備える。
図１は、実施の形態１にかかる半導体パッケージ１００を示す断面図である。本実施の形態にかかる半導体パッケージ１００は、多層セラミック基板１、ブロック１５、ヒートスプレッダ４、枠状のリング２、リッド（金属蓋／セラミック蓋）３、はんだボール９を備える。
半導体パッケージ１００の気密性はヒートスプレッダ４の下部で保持されている。半導体素子５はヒートスプレッダ４の上に実装され、ヒートスプレッダ４とブロック１５、ブロック１５とはんだボール９（サーマルボール９ａ）はそれぞれ接続され、はんだボール９（サーマルボール９ａ）を介してプリント基板１０へ接続される。半導体素子５はボンディングワイヤ６により多層セラミック基板１に接続されている。
ここで半導体パッケージ１００に使用される多層セラミック基板１は、アルミナセラミックスを主成分とするＨＴＣＣ(Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃ)やガラスセラミックスを主成分とするＬＴＣＣ(Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃ)のような立体配線ができる積層セラミック基板であり、半導体素子５の配置位置は枠状に繰りぬかれて貫通している。また、枠状に貫通している周囲にキャビティと呼ばれる凹状形状部を備えており、その凹状形状部底面には全面に基板導体７が配置されているものとする。
ブロック１５は多層セラミック基板１と線膨張係数がほぼ同等で熱伝導率が高い銅タングステン合金やアルミダイヤモンドコンポジット材を使用する。ＢＧＡの接続部寿命は多層セラミック基板１とプリント基板１０との線膨張差が大きく関与することになるが、ブロック１５と多層セラミック基板１の線膨張率を合わせることで、ＢＧＡ接続部へ不均等に応力が発生することを抑えることができる。ブロック１５の大きさについては、多層セラミック基板１の枠状に貫通している部分に収まる寸法とする。
ヒートスプレッダ４は半導体素子５の搭載に適するように、半導体素子５を構成する半導体材料と線膨張係数が近接しておりかつ熱伝導率の高い金属とする。多層セラミック基板１とヒートスプレッダ４の接合面にて、気密を確保するため、ヒートスプレッダ４の大きさについては多層セラミック基板１の凹状形状部と同等の寸法とする。
多層セラミック基板１とヒートスプレッダ４の間やブロック１５とヒートスプレッダ４の間、リング２と多層セラミック基板１の間は接合材１６（高温はんだやろう材）にて接合される。接合材１６にて接合する際に半導体パッケージ１００のはんだボール９の搭載面を基準面として昇温して組立てることで、ブロック１５とヒートスプレッダ４の間はヒートスプレッダ／ブロック間接合部１６ａにより厚み方向の製造公差を吸収することができる。
また、多層セラミック基板１とヒートスプレッダ４の間に、接合材１６からなるセラミック／ヒートスプレッダ間接合部１６ｂの層を設けることで半導体パッケージの気密を確保することが可能となる。接合材１６の供給は、印刷、塗布、ヒートスプレッダ４へのプリコートなど種類は問わない。しかし、段差があるため印刷は難しく、量産性を考えるとプリコートが望ましい。
はんだボール９の取り付けに関しては、上記で平面が保たれた（はんだボール９の）搭載面に対してフラックスを印刷後、はんだボール９を搭載し、再び昇温する。この２度目の昇温温度は１度目の昇温温度より低いため、接合材１６は溶けずにはんだボール９が溶ける。これにより、はんだボール９の搭載面のブロック１５および多層セラミック基板１の基板導体７にはんだボール９が接合される。特にブロック１５に接合されるはんだボール９は信号の接続には用いられず、専ら熱伝導に使用されるためサーマルボール９ａと呼ぶ。
その後、ヒートスプレッダ４の上に半導体素子５を接着／接合する。さらに、枠状のリング２に薄い金属でできたリッド（蓋）３をＡｕＳｎ封止やシーム溶接といった手段を用いて、真空下で封止もしくは窒素雰囲気で封止し気密パッケージとする。
プリント基板１０には、サーマルボール９ａが接続するパッドに基板表面上で放熱面積を拡大させるサーマルパッド１１を配置し、サーマルパッド１１にはプリント基板１０の厚み方向の熱伝導をよくするため、可能な限りのサーマルビア１２が配置される。そのプリント基板１０上にはんだを印刷により供給し上述した封止済の半導体パッケージ１００を搭載し再び温度を上げることで、半導体パッケージ１００がプリント基板１０の上に実装される。
特許文献１に記載の発明の実施の形態１をＢＧＡ実装構造に適用すれば、図３に示したようになり、セラミック上に半導体素子５を搭載する場合に比べて、半導体素子５から冷却装置１３までの熱抵抗を削減することができる。しかし、伝熱経路にセラミックが介在することは避けられないため、放熱特性には限界があり、増幅器等出力の大きい素子への適用は難しい。
また、特許文献１に記載の発明の実施の形態２または実施の形態３によれば、セラミック基板と金属ブロックがともに金属製のキャリア上に配置されるため、ＢＧＡ実装をするセラミックパッケージに適用することができない。また、この方法ではセラミック基板と金属ブロックの間に隙間がありセラミックパッケージを気密に保持することも困難である。
本実施の形態にかかる半導体パッケージ１００においては、半導体素子５が動作する際に発生した熱は半導体素子５の下のヒートスプレッダ４に伝熱し、そこで伝熱面積が拡大する。ヒートスプレッダ４の熱は一部多層セラミック基板１に伝わるが、大半はブロック１５を伝熱してはんだボール９（サーマルボール９ａ）からプリント基板１０へと伝熱される。即ち、熱伝導の悪い多層セラミック基板１を除いてプリント基板１０へ伝熱することが可能となる。プリント基板１０では、サーマルパッド１１やサーマルビア１２を介して冷却装置１３へ伝熱することにより、半導体パッケージ１００の半導体素子５から冷却装置１３までの熱抵抗を低減して放熱性を確保することが可能となる。
実施の形態２．
図２は、実施の形態２にかかる高放熱な半導体パッケージ２００を示す断面図である。本実施の形態にかかる半導体パッケージ２００は、多層セラミック基板１、ブロック１５、ヒートスプレッダ４、枠状のリング２、リッド（金属蓋／セラミック蓋）３、はんだボール９を備える。
図２は、実施の形態２にかかる高放熱な半導体パッケージ２００を示す断面図である。本実施の形態にかかる半導体パッケージ２００は、多層セラミック基板１、ブロック１５、ヒートスプレッダ４、枠状のリング２、リッド（金属蓋／セラミック蓋）３、はんだボール９を備える。
半導体パッケージ２００の気密性は半導体パッケージ２００下部のヒートスプレッダ４の上面で保持されている。半導体素子５は、ヒートスプレッダ４の上に実装されているブロック１５の上に実装される。ヒートスプレッダ４の下部には直接はんだボール９（サーマルボール９ａ）が接続され、はんだボール９（サーマルボール９ａ）を介してプリント基板１０へ接続される。半導体素子５はボンディングワイヤ６により多層セラミック基板１に接続されている。
先に説明した実施の形態１においては半導体素子５より大きい面積のヒートスプレッダ４と多層セラミック基板１の貫通部分より小さい面積のブロック１５の組み合わせにより熱抵抗をさげている。この場合、大きい面積のヒートスプレッダ４を採用するため、半導体素子５と多層セラミック基板１の接続距離が長くなり、場合によってはアルミナセラミックの中継基板を用いることが必要となる。そのため、電気的には好ましくない場合がある。また、小さい面積のブロック１５では、サーマルボール９ａの数が十分ではなく、熱抵抗の低減が限定的となってしまう。
そこで、実施の形態２においては、半導体素子５をブロック１５に接合し、多層セラミック基板１の裏面にヒートスプレッダ４を配置した半導体パッケージ２００のようにすることで、上記した問題を克服することができる。ただし、サーマルボール９ａが増加する分相対的に半導体パッケージ２００の裏面のセラミック部分面積が減少するため、接続できる配線数は減少してしまう。
ここで半導体パッケージ２００に使用される多層セラミック基板１は、実施の形態１で示したものと同様な材料を使用しているが、枠状に貫通している周囲にキャビティと呼ばれる凹状形状部を基板裏側に備えており、その凹状形状部底面には全面に基板導体７が配置されているものとする。
ブロック１５およびヒートスプレッダ４については、実施の形態１で説明した材料および適合をとる対象の組合せが逆となり、ブロック１５は半導体素子５の搭載に適するように、半導体素子５を構成すると線膨張係数が近接しており、かつ熱伝導率の高い金属とする。大きさについては、多層セラミック基板１の枠状に貫通している部分と同等の寸法とする。
ヒートスプレッダ４は多層セラミック基板１と線膨張係数がほぼ同等で熱伝導率が高い銅タングステン合金やアルミダイヤモンドコンポジット材を使用し、ＢＧＡの接続部寿命を考慮するとともに、ヒートスプレッダ４と多層セラミック基板１の線膨張率を合わせることでパッケージの気密保持部分についての信頼性も確保するものとする。大きさは上記したブロック１５より一回り大きく、多層セラミック基板１の凹状形状部と同等の寸法とし、気密保持部分を設けるとともに、接続配線数を確保できる大きさに留める必要がある。
多層セラミック基板１とヒートスプレッダ４の間やブロック１５とヒートスプレッダ４の間、リング２と多層セラミック基板１の間は接合材１６（高温はんだやろう材）にて接合される。ヒートスプレッダ４にはあらかじめ接合材１６をプリコートしておき、セラミック基板１とブロック１５を乗せる。半導体パッケージ２００のはんだボール９の搭載面を基準面として昇温して組立てることで、ブロック１５とヒートスプレッダ４の間はヒートスプレッダ／ブロック間接合部１６ａにより厚み方向の製造公差を吸収することができる。
また、多層セラミック基板１とヒートスプレッダ４の間に、接合材１６からなるセラミック／ヒートスプレッダ間接合部１６ｂの層を設けることで半導体パッケージ２００の気密を確保することが可能となる。接合材１６の供給は、印刷、塗布、ヒートスプレッダ４へのプリコートなど種類は問わない。しかし、段差があるため印刷は難しく、量産性を考えるとプリコートが望ましい。
はんだボール９の取り付けに関しては、上記で平面が保たれた（はんだボール９の）搭載面に対してフラックスを印刷後、はんだボール９を搭載し、再び昇温する。この２度目の昇温温度は１度目の昇温温度より低いため、接合材１６は溶けずにはんだボール９が溶ける。これにより、はんだボール９の搭載面のヒートスプレッダ４および多層セラミック基板１の基板導体７にはんだボール９が接合される。特にヒートスプレッダ４に接合されるはんだボール９は信号の接続には用いられず、専ら熱伝導に使用されるためサーマルボール９ａと呼ぶ。その後のプリント基板１０への実装工程などは実施の形態１で説明したのと同様である。
本実施の形態にかかる半導体パッケージ２００においては、半導体素子５が動作する際に発生した熱は半導体素子５の下のブロック１５を介して、ヒートスプレッダ４に伝熱する。ヒートスプレッダ４で伝熱面積が拡大され、実施の形態１より数の多いはんだボール９（サーマルボール９ａ）からプリント基板１０へと伝熱される。即ち、熱伝導の悪い多層セラミック基板１を除いてより放熱性を高めてプリント基板１０へ伝熱することが可能となる。プリント基板１０では、サーマルパッド１１やサーマルビア１２により冷却装置１３へ伝熱することにより、半導体パッケージ２００の半導体素子５から冷却装置１３までの熱抵抗を低減して放熱性を確保することが可能となる。
更に、本願発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。
例えば、上記実施の形態１または２それぞれに示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。更に、上記実施の形態１または２にわたる構成要件を適宜組み合わせてもよい。
以上のように、本発明にかかる半導体パッケージは、気密構造を有する半導体パッケージのＢＧＡ実装に有用であり、特に、半導体素子からの放熱性を確保できる半導体パッケージに適している。
１ 多層セラミック基板
２ リング
３ リッド（金属蓋／セラミック蓋）
４ ヒートスプレッダ
５ 半導体素子
６ ボンディングワイヤ
７ 基板導体
８ サーマルビア
９ はんだボール
９a サーマルボール
１０ プリント基板
１１ サーマルパッド
１２ サーマルビア
１３ 冷却装置
１５ ブロック
１６ 接合材
１６ａ ヒートスプレッダ／ブロック間接合部
１６ｂ セラミック／ヒートスプレッダ間接合部
１００、２００ 半導体パッケージ
２ リング
３ リッド（金属蓋／セラミック蓋）
４ ヒートスプレッダ
５ 半導体素子
６ ボンディングワイヤ
７ 基板導体
８ サーマルビア
９ はんだボール
９a サーマルボール
１０ プリント基板
１１ サーマルパッド
１２ サーマルビア
１３ 冷却装置
１５ ブロック
１６ 接合材
１６ａ ヒートスプレッダ／ブロック間接合部
１６ｂ セラミック／ヒートスプレッダ間接合部
１００、２００ 半導体パッケージ
Claims (6)
- 半導体素子を直接上に搭載するヒートスプレッダと、
前記ヒートスプレッダの周囲側面と接触し、前記ヒートスプレッダの下面と接合材を介して接触することにより前記半導体素子の気密性を保持する多層セラミック基板と、
前記ヒートスプレッダを下から支え、前記多層セラミック基板の周囲側面と接触し前記多層セラミック基板とほぼ同等の線膨張係数を持つ金属ブロックと、
前記多層セラミック基板および前記金属ブロックの下面に接合された複数のはんだボールと、を備え、
前記複数のはんだボールと接触面で接触し、前記接触面の一部は前記金属ブロックの下面に接合された前記はんだボールと接触して放熱面積を拡大させるサーマルパッドであって、前記サーマルパッドからの熱を前記接触面とは反対の下面に接している冷却装置に伝えるために設けられたサーマルビアを有するプリント基板に実装された
ことを特徴とする半導体パッケージ。 - 前記ヒートスプレッダの線膨張係数は、前記半導体素子を構成する半導体材料の線膨張係数とほぼ同等である
ことを特徴とする請求項１に記載の半導体パッケージ。 - 前記金属ブロックは、銅タングステン合金またはアルミダイヤモンドコンポジット材である
ことを特徴とする請求項１または２に記載の半導体パッケージ。 - 半導体素子を直接上に搭載する金属ブロックと、
前記金属ブロックの周囲側面を囲む多層セラミック基板と、
前記金属ブロックを下から支え、前記多層セラミック基板の側面と接触し、前記多層セラミック基板と接合材を介して上面で接触することにより前記半導体素子の気密性を保持し、前記多層セラミック基板とほぼ同等の線膨張係数を持つヒートスプレッダと、
前記多層セラミック基板および前記ヒートスプレッダの下面に接合された複数のはんだボールと、を備え、
前記複数のはんだボールと接触面で接触し、前記接触面の一部は前記ヒートスプレッダの下面に接合された前記はんだボールと接触して放熱面積を拡大させるサーマルパッドであって、前記サーマルパッドからの熱を前記接触面とは反対の下面に接している冷却装置に伝えるために設けられたサーマルビアを有するプリント基板に実装された
ことを特徴とする半導体パッケージ。 - 前記金属ブロックの線膨張係数は、前記半導体素子を構成する半導体材料の線膨張係数とほぼ同等である
ことを特徴とする請求項４に記載の半導体パッケージ。 - 前記ヒートスプレッダは、銅タングステン合金またはアルミダイヤモンドコンポジット材である
ことを特徴とする請求項４または５に記載の半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011090258A JP5858637B2 (ja) | 2011-04-14 | 2011-04-14 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011090258A JP5858637B2 (ja) | 2011-04-14 | 2011-04-14 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012222331A JP2012222331A (ja) | 2012-11-12 |
| JP5858637B2 true JP5858637B2 (ja) | 2016-02-10 |
Family
ID=47273482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011090258A Active JP5858637B2 (ja) | 2011-04-14 | 2011-04-14 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5858637B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015087508A (ja) * | 2013-10-30 | 2015-05-07 | 三菱電機株式会社 | 投写型表示装置 |
| JP6367980B2 (ja) | 2014-06-18 | 2018-08-01 | エレメント シックス テクノロジーズ リミテッド | 一体型のダイヤモンドヒートスプレッダを有する電子デバイス構成要素 |
| JP6631138B2 (ja) * | 2015-10-01 | 2020-01-15 | 住友電気工業株式会社 | 光学装置、プリント回路基板 |
| JP6558192B2 (ja) * | 2015-10-01 | 2019-08-14 | 住友電気工業株式会社 | 光学装置 |
| JP6910313B2 (ja) * | 2018-02-15 | 2021-07-28 | 三菱電機株式会社 | 高周波デバイスおよび空中線 |
| WO2023163043A1 (ja) * | 2022-02-28 | 2023-08-31 | 京セラ株式会社 | 配線基板 |
| JP2024040632A (ja) | 2022-09-13 | 2024-03-26 | 富士通株式会社 | アンテナ付き半導体装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0547953A (ja) * | 1991-08-08 | 1993-02-26 | Fujitsu Ltd | 半導体装置用パツケージ |
| JPH06296084A (ja) * | 1993-02-12 | 1994-10-21 | Ngk Spark Plug Co Ltd | 高熱伝導体及びこれを備えた配線基板とこれらの製造方法 |
| US5991156A (en) * | 1993-12-20 | 1999-11-23 | Stmicroelectronics, Inc. | Ball grid array integrated circuit package with high thermal conductivity |
| JPH09199629A (ja) * | 1996-01-18 | 1997-07-31 | Toshiba Corp | 半導体装置 |
| JP2817712B2 (ja) * | 1996-05-24 | 1998-10-30 | 日本電気株式会社 | 半導体装置及びその実装方法 |
| JPH1050876A (ja) * | 1996-07-30 | 1998-02-20 | Matsushita Electric Works Ltd | 半導体パッケージ及びその製造方法 |
| US6521845B1 (en) * | 1997-06-12 | 2003-02-18 | Intel Corporation | Thermal spreading enhancements for motherboards using PBGAs |
| JP2004273927A (ja) * | 2003-03-11 | 2004-09-30 | Mitsubishi Electric Corp | 半導体パッケージ |
| JP3818310B2 (ja) * | 2005-03-03 | 2006-09-06 | 株式会社デンソー | 多層基板 |
| JP4789671B2 (ja) * | 2006-03-28 | 2011-10-12 | 京セラ株式会社 | 発光素子用配線基板ならびに発光装置 |
| GB2465825A (en) * | 2008-12-03 | 2010-06-09 | Thales Holdings Uk Plc | Integrated circuit package using diffusion bonding |
-
2011
- 2011-04-14 JP JP2011090258A patent/JP5858637B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012222331A (ja) | 2012-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5858637B2 (ja) | 半導体パッケージ | |
| JP5588419B2 (ja) | パッケージ | |
| JP2014049700A (ja) | 部材の接合構造およびその接合方法、パッケージ | |
| JP5091459B2 (ja) | 高放熱型電子部品収納用パッケージの製造方法 | |
| JP3816821B2 (ja) | 高周波用パワーモジュール基板及びその製造方法 | |
| JP2018133382A (ja) | 半導体パッケージ | |
| JP6079000B2 (ja) | 半導体パッケージ | |
| JP2015170684A (ja) | 半導体パッケージ | |
| JP4608409B2 (ja) | 高放熱型電子部品収納用パッケージ | |
| JP6221590B2 (ja) | 絶縁基板と冷却器の接合構造体、その製造方法、パワー半導体モジュール、及びその製造方法 | |
| CN112366183A (zh) | 一体式金属管壳的微波功率放大芯片封装及其制备方法 | |
| JP2016178163A (ja) | 半導体パッケージ | |
| JP2008109126A (ja) | 放熱部材およびこれを用いた電子部品収納用パッケージならびに電子装置 | |
| JP5982303B2 (ja) | 半導体装置用パッケージ、およびその製造方法、並びに半導体装置 | |
| US11929310B2 (en) | Radio frequency packages containing substrates with coefficient of thermal expansion matched mount pads and associated fabrication methods | |
| JP2017126648A (ja) | 電子モジュール | |
| JP2009277794A (ja) | 半導体素子収納用パッケージ | |
| JP2531125B2 (ja) | Ｉｃチップキャリアモジュ―ル | |
| JP2011243860A (ja) | 半導体装置の製造方法 | |
| JP2018164047A (ja) | 電子装置およびその製造方法 | |
| JP2003197803A (ja) | 半導体パッケージ | |
| JP2005252121A (ja) | 半導体素子収納用パッケージ及びその製造方法 | |
| JP2003282752A (ja) | 高周波用パッケージ及び高周波用パワーモジュール基板 | |
| JP2011258618A (ja) | 高放熱型電子部品収納用パッケージの製造方法 | |
| JP2004119655A (ja) | 半導体素子収納用パッケージおよび半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140225 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141209 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150205 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150428 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150623 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151117 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151215 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5858637 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |