JP5837028B2 - 位相ロックループ（ｐｌｌ）のループ帯域幅を較正するシステムおよび方法 - Google Patents

位相ロックループ（ｐｌｌ）のループ帯域幅を較正するシステムおよび方法 Download PDF

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Description

本開示は、概して、信号処理の技術および信号処理に関連する技術に関する。より具体的には、本開示は、位相ロックループ（ＰＬＬ）のループ帯域幅を較正するシステムおよび方法に関する。
位相ロックループ（ＰＬＬ）周波数合成器は、音声および映像の処理システム、通信システム、およびその他の処理システムなどのシステムのような、多くの種類のシステムの中において基礎的要素として使用されうる。ＰＬＬは、基準信号の周波数の機能である出力周波数を有する出力信号を生成する装置である。ＰＬＬが装置の中に実装される場合、出力信号の周波数は頻繁に変わりうる。例えば、出力信号の周波数は、装置の始動時、あるいは装置があるチャネルから別のチャネルに変わる時に変わりうる。
ＰＬＬは、フィードバックループで接続された要素群を含みうる。例えば、ＰＬＬは、電圧制御発振器（ＶＣＯ）、位相周波数検出器（ＰＦＤ）およびループフィルタを含みうる。ＰＬＬは、適用に際してＶＣＯ周波数が基準周波数の倍数となるように設計されたフィードバック周波数分周器をさらに含みうる。
ＰＦＤは、ＶＣＯの出力信号の周波数を制御しうる。ＰＬＬの中のＰＦＤは、フィードバックループにおいて出力信号を受け取り、出力信号の周波数と基準信号の周波数とを比較する。基準信号の周波数と出力信号の周波数との比較に基づき、ＰＦＤは、ＶＣＯの出力信号の周波数を制御するために、低域フィルタそして次にＶＣＯに提供される制御信号を生成する。
しかしながら、ＰＬＬのループ帯域幅には大きなばらつきがありうる。さらに、ＰＬＬ整定時間およびノイズ特性は大幅に悪化しうる。したがって、改善された位相ループフィルタを設けることにより利点が実現されうる。
図１は、位相ロックループ（ＰＬＬ）周波数合成器のある構成を例示するブロック図である。 図２は、二次ループフィルタを有する電荷ポンプＰＬＬのブロック図である。 図３は、ＰＬＬのループ帯域幅を較正する方法の一つの例を例示するフロー図である。 図４は、図３に示される方法に対応する機能を備えた手段(means plus function)のブロックを例示する図である。 図５は、ＰＬＬのループ帯域幅を較正する方法の追加の例を例示するフロー図である。 図６は、様々なＶＣＯ列(VCO banks)および温度／処理のばらつきに対してＰＬＬのループ帯域幅を較正する方法を例示するブロック図である。 図７は、通信装置の中で利用されうる様々な要素を示す。 図８は、開示されるシステムおよび方法の一つの例による基地局のブロック図である。
位相ロックループ（ＰＬＬ）のループ帯域幅を較正する方法が記述される。ＰＬＬフィルタの中の少なくとも一つの抵抗器は、入力基準信号の周波数に応じて調整される。前記ＰＬＬフィルタ中の一つ又は複数の蓄電器は、入力基準信号の周波数に応じて調整される。一つ又は複数の電圧制御発振器（ＶＣＯ）の出力パルス群が数えられる。対象のループ帯域幅に関連付けられている第１の電荷ポンプ電流は、前記数えられた出力パルス群に従って数えられる。プログラマブル電荷ポンプ電流は、前記計算された第１の電荷ポンプ電流に合わせられる。
また、位相ロックループ（ＰＬＬ）のループ帯域幅を較正するために記載の回路が記述される。前記回路は、少なくとも一つの抵抗器を含む。前記少なくとも一つの抵抗器は、入力基準信号の周波数に応じて調整される。前記回路は、一つ又は複数の蓄電器をさらに含む。前記一つ又は複数の蓄電器は、前記入力基準信号の周波数に応じて調整される。前記回路は、電圧制御発振器（ＶＣＯ）カウンタをさらに含む。前記ＶＣＯカウンタは、一つ又は複数の電圧制御発振器の出力パルス群を数える。さらに、前記回路は、デジタルシグナルプロセッサ（ＤＳＰ）を含む。前記ＤＳＰは、前記数えられた出力パルス群に従って対象のループ帯域幅に関連付けられている第１の電荷ポンプ電流を計算する。前記ＤＳＰは、プログラマブル電荷ポンプ電流を前記計算された第１の電荷ポンプ電流に合わせる。
また、位相ロックループ（ＰＬＬ）のループ帯域幅を較正する装置が記述される。前記装置は、入力基準信号の周波数に応じて前記ＰＬＬの中の少なくとも一つの抵抗器を調整する手段と、前記入力基準信号の周波数に応じて前記ＰＬＬの中の一つ又は複数の蓄電器を調整する手段とを含む。前記装置は、一つ又は複数の電圧制御発振器（ＶＣＯ）の出力パルス群を数える手段と、前記数えられた出力パルス群に従って対象のループ帯域幅に関連付けられている第１の電荷ポンプ電流を計算する手段とを含む。さらに、前記装置は、プログラマブル電荷ポンプ電流を前記計算された第１の電荷ポンプ電流に合わせる手段を含む。
また、位相ロックループ（ＰＬＬ）のループ帯域幅を較正するためのコンピュータプログラム生産品(computer-program product)が記述される。前記コンピュータプログラム生産品は、命令群をコンピュータ読取可能媒体上に備えた該コンピュータ読取可能を含む。前記命令群は、入力基準信号の周波数に応じて前記ＰＬＬの中の一つ又は複数の抵抗器を調整するためのコードと、前記入力基準信号の周波数に応じて前記ＰＬＬの中の一つ又は複数の蓄電器を調整するためのコードとを含む。前記命令群は、一つ又は複数の電圧制御発振器（ＶＣＯ）の出力パルス群を数えるためのコードと、前記数えられた出力パルス群に従って対象のループ帯域幅に関連付けられている第１の電荷ポンプ電流を計算するためのコードと、プログラマブル電荷ポンプ電流を前記計算された第１の電荷ポンプ電流に合わせるためのコードとをさらに含む。
位相ロックループ（ＰＬＬ）システム群は、アナログ回路およびデジタル回路の中で使用されてもよい。これらのシステム群は、フィードバック構成で接続される位相周波数検出器（ＰＦＤ）、電荷ポンプおよび電圧制御発振器（ＶＣＯ）を含んでいてもよい。前記ＶＣＯは、前記ＰＬＬの出力信号を生成し、また、前記ＰＬＬの様々な要素は、前記出力信号を所望の出力周波数に仕向けて追跡させるよう協働してもよい。前記所望の出力周波数は、前記ＰＦＤへの入力として適用される基準信号の周波数に基づくものである。例えば、ＰＬＬシステム群は、入力信号と同じ周波数を有する、あるいは入力周波数の係数ｘ／ｙである出力周波数を有する出力信号を生成するように構成されてもよい。
前記ＰＬＬは、入力基準信号（Ｆｒｅｆ）の位相と固定的な関係がある出力信号（Ｆｏｕｔ）をさらに生成する電子制御システムである。そのため、ＰＬＬ回路の出力信号は、周波数および入力基準信号の位相の両方に応答してもよい。前記ＰＬＬは、ＶＣＯの周波数を、それが周波数と位相の両方について前記入力基準信号に一致するまで、自動的に上げ下げさせてもよい。前記ＰＬＬは、ネガティブ・フィードバックを実行する制御システムの例であってもよい。
ＰＬＬは、無線、電気通信、コンピュータおよびその他の電子的用途に使用されてもよい。前記ＰＬＬは、マイクロプロセッサのように、デジタル論理設計において、安定した周波数を生成し、ノイズのある通信路から信号を回復し、あるいはクロックタイミングパルスを分配するようにしてもよい。単一の集積回路は、ＰＬＬの基礎的要素を提供するものであってもよい。そのため、ＰＬＬ群は、１サイクル／秒の比率から多くのギガヘルツまでの範囲に分布する出力周波数で、最新の電子装置の中で使用されてもよい。
一つの構成においては、ＰＬＬのループ帯域幅は、整定時間および前記ＰＬＬのノイズ／ジッタ特性を決定する。前記整定時間は、入力基準信号を印加してから出力信号がある値に整定するまでの経過した時間を指す。ノイズは、出力信号を歪ませる無用な電子信号を指すかもしれない。一つの構成においては、ジッタは、電子および電気通信における一つ又は複数の信号特性の無用なばらつきを指す。ジッタは、連続するパルス群の間隔、あるいは連続するサイクル群の振幅、周波数もしくは位相であるかもしれない。出力信号の中の制御されないノイズおよびジッタを縮小させる、あるいは減少させることは、ＰＬＬシステムにおける重要な設計課題である。前に述べたように、システムが整列されている、あるいは殆ど整列されている場合、ジッタは、出力信号の位相および／または周波数のばらつきである。
よって、ＰＬＬの設計において整定時間およびノイズ／ジッタ特性を考慮することは重要である。したがって、ＰＬＬの整定時間、ノイズおよびジッタ特性を低減させるためには、特定の用途に応じてＰＬＬのループ帯域幅を最適化する必要がある。しかしながら、ループ帯域幅は、温度ばらつきおよびその他の処理に対して複数の変数が変化する関数である。さらに、ＰＬＬは複数の電圧制御発振器（ＶＣＯ）を含みうる。これらの複数のＶＣＯは、ＶＣＯ列と呼ばれるかもしれない。一つの構成においては、複数の列を有する誘導子／蓄電器（ＬＣ）型ＶＣＯは、複数列の間で異なるＶＣＯ利得（Ｋｖｃｏ）を含んでいてもよい。また、複数のＶＣＯ列を横切るＫｖｃｏの違いは、ＰＬＬのループ帯域幅に影響しうる。そのため、温度／処理のばらつきに対し、また様々なＶＣＯ列に対し、ＰＬＬについて同じループ帯域幅を維持するためには、ＰＬＬの較正を改善するシステムおよび方法が必要である。
図１は、位相ロックループ（ＰＬＬ）１００のある構成を例示するブロック図である。ＰＬＬ１００は、位相周波数検出器１０４、電荷ポンプ１０６、ループフィルタ１２２および電圧制御発振器（ＶＣＯ）１０８を含んでいてもよい。さらに、ＰＬＬ１００は、分周器１１０を含むフィードバック経路を含んでいてもよい。位相検出器１０４は、少なくとも２つの周波数１１２，１１４を比較する装置であってもよい。第１の入力周波数１１２は、入力基準信号（Ｆｒｅｆ）の周波数であってもよい。第２の入力周波数１１４は、フィードバック経路によって提供される出力信号１２０（Ｆｏｕｔ）の周波数であってもよい。位相周波数検出器１０４は、第１の入力周波数１１２と第２の入力周波数１１４との間の位相差の尺度である第１の出力信号１１６を生成してもよい。
電荷ポンプ１０６は、高めの電圧の電源と低めの電圧の電源のいずれをも生成するエネルギー貯蔵素子としての蓄電器を実装する電子回路であってもよい。電荷ポンプ１０６は、位相周波数検出器１０４によって検出される位相誤差に比例する電荷量を供給してもよい。電荷ポンプからの第２の出力信号１１８は、ＶＣＯ１０８へ入力されてよい。ＶＣＯ１０８は、誘導子を通じて蓄電器を充放電することによって振動する誘導発振器（ＬＣ発振器）であってもよい。ＶＣＯ１０８は、制御電圧に応じてその周波数を変えてもよい。
ＶＣＯ１０８は、出力信号１２０（Ｆｏｕｔ）を生成してもよい。また、出力信号１２０は、分周器１１０に送信されてもよい。分周器１１０は、フィードバックループにおいてＶＣＯ１０８と位相周波数検出器１０４との間に配置されてもよい。分周器１１０は、周波数合成器を生成するために、ＶＣＯ１０８と位相周波数検出器１０４との間に配置されてもよい。一つの構成においては、分周器１１０は、無線送信機の用途において実装されるものであってもよい。
図２は、二次ループフィルタ２２２を有する電荷ポンプＰＬＬ２００のブロック図である。ＰＬＬ２００は、位相周波数検出器２０４、電荷ポンプ２０６、ＶＣＯ２０８および分周器２１０を含む。分周器２１０は、ＶＣＯ２０８と位相周波数検出器２０４との間に配置されてもよい。ＰＬＬ２００は、ループフィルタ２２２をさらに含む。ループフィルタ２２２は、抵抗器２１２および複数の蓄電器２１４Ａ，２１４Ｂを含んでいてもよい。一つの構成においては、ＰＬＬ２００の開ループ伝達関数は、次のように表わされる。
Figure 0005837028
ここで、Ｉｃｐは、電荷ポンプ２０６に印加される電流を表わす。さらに、ＰおよびＺは、次のように表わされてもよい。
Figure 0005837028
ループ帯域幅ｆＢＷは、次のように開ループの利得が１に等しい周波数として定義されてもよい。
Figure 0005837028
そのため、ループ帯域幅は、電荷ポンプ電流（Ｉｃｐ）、ループフィルタにおけるＲ／Ｃ群およびＶＣＯ（Ｋｖｃｏ）の利得の関数であってもよい。よって、ループ帯域幅は、次のように表わされてもよい。
Figure 0005837028
そのため、一定のループ帯域幅を維持するためには、複数の変数が調整されてもよく、あるいは較正されてもよい。一つの構成においては、複数の変数は、Ｉｃｐ、Ｋｖｃｏ、Ｒ、Ｃ１およびＣ２を含んでいてもよい。
図３は、ＰＬＬのループ帯域幅を較正する方法３００の一つの例を例示するフロー図である。一つの例においては、ループ帯域幅は、ＰＬＬシステムにおけるＶＣＯ列および温度／処理のばらつきに対して較正される。一つの例においては、電荷ポンプを有するＰＬＬが準備される（３０２）。フィルタの中の一つ又は複数のプログラマブル抵抗器が、基準入力信号の周波数に応じて調整されてもよい（３０４）。一つの構成においては、フィルタの中の一つ又は複数のプログラマブル蓄電器も、基準入力信号の周波数に応じて調整されてもよい（３０６）。
一つの例においては、ＶＣＯ列の各ＶＣＯの利得が測定されてもよい（３０８）。さらに、ＰＬＬに対する対象のループ帯域幅に関連付けられている第１の電荷ポンプ電流が計算される（３１０）。さらに、プログラマブル電荷ポンプ電流が調整されてもよい（３１２）。一つの構成においては、プログラマブル電荷ポンプ電流が、計算された第１の電荷ポンプ電流に一致するように調整されてもよい（３１２）。
上述した図３の方法３００は、図４に例示された機能を備えた手段(means plus function)に対応する様々なハードウェア、および／またはソフトウェア要素（群）、および／またはモジュール（群）によって実施されてもよい。言い換えれば、図３に例示されたブロック３０２〜３１２は、図４に例示された機能を備えた手段ブロック４０２〜４１２に対応する。
図５は、ＰＬＬのループ帯域幅を較正する方法５００のさらなる例を例示するフロー図である。一つの構成においては、電荷ポンプを有するＰＬＬが準備される（５０２）。フィルタの中の一つ又は複数のプログラマブル抵抗器が、基準入力信号の周波数に応じて調整されてもよい（５０４）。さらに、フィルタ中の一つ又は複数のプログラマブル蓄電器も、基準入力信号の周波数に応じて調整されてもよい（５０６）。ＶＣＯ列内の各ＶＣＯの出力パルス群が数えられてもよい（５０８）。一つの例においては、出力パルス群が、フィードバックループにおいてＶＣＯとＰＬＬの位相周波数検出器との間に配置された分周器１１０によって数えらる（５０８）。
一つの構成においては、ＶＣＯ列内の各ＶＣＯの利得が計算されてもよい（５１０）。一つの例においては、各ＶＣＯの利得がデジタルシグナルプロセッサ（ＤＳＰ）を用いて計算される。別の例においては、第１の電荷ポンプ電流が計算される（５１２）。第１の電荷ポンプ電流は、ＰＬＬに対する対象のループ帯域幅を生成するために計算されてもよい。さらに、第１の電荷ポンプ電流は、ＤＳＰを用いて計算されてもよい（５１２）。さらに、プログラマブル電荷ポンプ電流が調整されてもよい（５１４）。一つの構成においては、プログラマブル電荷ポンプ電流が、計算された第１の電荷ポンプ電流と一致するように調整されてもよい（５１４）。プログラマブル電荷ポンプ電流は、ＤＳＰの出力を用いて、第１の電荷ポンプ電流と一致するように調整されてもよい（５１４）。
図６は、ＶＣＯ列および温度／処理のばらつきに対してＰＬＬのループ帯域幅を較正する方法を例示するブロック図６００である。一つの例においては、ＰＬＬの電荷ポンプの中で使用される抵抗器群は、プログラマブル抵抗器である。プログラマブル抵抗器は、Ｒチューナ６０２を用いて、入力信号の周波数に応じて調整されてもよい。さらに、ＰＬＬの電荷ポンプの中で使用される一つ又は複数の蓄電器は、プログラマブル蓄電器であってもよい。プログラマブル蓄電器は、Ｃチューナ６０４を用いて、入力信号の周波数に応じて調整されてもよい。一つの構成においては、ＶＣＯカウンタ６０６は、ＰＬＬの中に実装されてもよい。カウンタ６０６は、２つの異なるケースに対してＶＣＯ出力パルス群を数えてもよい。例えば、カウンタ６０６は、出力パルス群の低めの制御電圧および高めの制御電圧を数えるものであってもよい。
一つの例においては、ＤＳＰ６０８は、低めの制御電圧および高めの制御電圧の計数値を受け取ってもよい。ＤＳＰ６０８は、ＶＣＯカウンタ６０６の２つの出力から、ＶＣＯ列内の各ＶＣＯの利得（Ｋｖｃｏ）を計算してもよい。また、ＤＳＰ６０８は、所望の対象のループ帯域幅を生成する電荷ポンプ電流（Ｉｃｐ）を計算してもよい。電荷ポンプ電流は、プログラム可能であってよい。ＶＣＯ列内の各ＶＣＯのＫｖｃｏは、次のように計算されてもよい。
Figure 0005837028
ＤＳＰ６０８の出力は、入力信号の周波数に応じてプログラマブル電荷ポンプ電流（Ｉｃｐ）を調整するために使用されてもよい。ループ帯域幅の較正は、デジタル処理で実行されてもよい。さらに、較正の結果は、各ＶＣＯ列あるいは温度／処理のばらつきに対し、ルックアップテーブルに記憶されてもよい。
図７は、通信装置７０２に利用されうる様々な要素を例示する。通信装置７０２は、ここに記述される様々な方法を実現するように構成されうる装置の例である。例えば、通信装置７０２は、携帯電話かハンドセットのような移動体通信装置であってもよい。
通信装置７０２は、通信装置７０２の動作を制御するプロセッサ７０４を含んでいてもよい。また、プロセッサ７０４は、中央処理装置（ＣＰＵ）と呼ばれるものであってもよい。メモリ７０６は、読み取り専用メモリ（ＲＯＭ）およびランダムアクセス記憶装置（ＲＡＭ）の両方を含んでもよく。プロセッサ７０４に命令とデータを提供する。また、メモリ７０６の一部は、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）を含んでいてもよい。プロセッサ７０４は、主としてメモリ７０６内に記憶されるプログラム命令群に基づく論理演算処理を実行する。メモリ７０６の中の命令群は、ここに記述される方法を実施するために実行可能ものであってもよい。
また、通信装置７０２は、通信装置７０２と遠隔地との間のデータの送信および受信を可能とするために、送信機７１０および受信機７１２を含みうる筐体７０８を含んでいてもよい。送信機７１０および受信機７１２は、送受信機７１４の中に組み込まれていてもよい。アンテナ７１６は、筐体７０８に取り付けられ、送受信機７１４に電気的に接続されてもよい。また、通信装置７０２は、複数の送信機、複数の受信機、複数の送受信機および／または複数のアンテナを含んでいてもよい（図示せず）。
また、通信装置７０２は、送受信機７１４によって受け取られた信号のレベルを検出し定量化するために使用されうる信号検出器７１８を含んでいてもよい。信号検出器７１８は、総エネルギー、擬似雑音（ＰＮ）チップ群毎のパイロットエネルギー、パワースペクトル密度、およびその他の信号などの信号を検出してもよい。また、通信装置７０２は、信号処理において使用されるデジタルシグナルプロセッサ（ＤＳＰ）７２０を含んでいてもよい。
通信装置７０２の様々な要素は、共に、データバスに加えて、電力バス、制御信号バス、および状態信号バスを含みうるバスシステム７２２によって接続されていてもよい。しかしながら、明瞭さのために、様々なバスはバスシステム７２２として図７に例示されている。
図８は、開示されたシステムおよび方法の一つの例による基地局８０８のブロック図である。基地局８０８の異なる構築の例は、発展型ノードＢ（ｅＮＢ）、基地局コントローラ、基地局送受信機、アクセスルータを含むが、これらに制限されない。基地局８０８は、送信機８１０および受信機８１２を含む送受信機８２０を含む。送受信機８２０は、アンテナ８１８に接続されていてもよい。基地局８０８は、さらに、デジタルシグナルプロセッサ（ＤＳＰ）８１４、汎用プロセッサ８０２、メモリ８０４、および通信インタフェース８０６を含む。基地局８０８の様々な要素は、筐体８２２の内部に含まれていてもよい。
プロセッサ８０２は、基地局８０８の動作を制御してもよい。また、プロセッサ８０２は、ＣＰＵと呼ばれるものであってもよい。メモリ８０４は、読み取り専用メモリ（ＲＯＭ）およびランダムアクセスメモリ（ＲＡＭ）の両方を含んでいてもよく、プロセッサ８０２に命令およびデータを提供する。また、メモリ８０４の一部は、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）を含んでいてもよい。メモリ８０４は、電子情報を格納することが可能などんな電子部品も含んでいてもよく、また、ＲＯＭ、ＲＡＭ、磁気ディスク記憶媒体、光学的記憶媒体、フラッシュメモリ、プロセッサ８０２と共に中に搭載されるメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ群、ハードディスク、取外し可能ディスク、ＣＤ−ＲＯＭ等として具体化されてもよい。メモリ８０４は、プログラム命令群およびその他の種類のデータを記憶してもよい。ここに開示される方法のいくつかあるいはすべてを実装するために、プログラム命令群はプロセッサ８０２によって実行されてもよい。
ここに開示されるシステムおよび方法によれば、アンテナ８１８は、近隣の通信装置７０２から送信された逆方向リンク信号群を受け取ってもよい。アンテナ８１８は、これらの受信された信号群を、当該信号群をフィルタリングして増幅する送受信機８２０に供給する。信号群は、復調、復号、さらなるフィルタリング等のため、送受信機８２０から、ＤＳＰ８１４へ、また、汎用プロセッサ８０２へ提供される。
基地局８０８の様々な要素は、共に、データバスに加えて、電力バス、制御信号バス、および状態信号バスを含みうるバスシステム８２６によって接続されていてもよい。しかしながら、明瞭さのために、様々なバスはバスシステム８２６として図８に例示されている。
ここで使用されている、用語「決定（determining）」（およびその文法上の変形）は、非常に広い意味で使用される。用語「決定」は、幅広く種々な振る舞いを包含しており、また、そのために、「決定」は、計算、演算、処理、導出、調査、検索、（例えば、テーブル、データベースあるいは別のデータ構造の中の検索）、確認、等を含みうる。さらに、「決定」は、受け取り（例えば、情報の受け取り）、アクセス（例えば、メモリの中のデータへのアクセス）等を含みうる。また、「決定」は、解決、選出、選択、確立、等を含みうる。
情報及び信号は、様々な異なる技術及び技法のうちの任意の１つを用いて表されうる。例えば、上記記載を通して参照されうるデータ、命令、コマンド、情報、信号等は、電圧、電流、電磁波、磁界あるいは磁気粒子、光場あるいは光粒子、又はそれらの任意の組合せによって表されうる。
本明細書における開示に関連して示された様々な例示的な論理ブロック、モジュール、及び回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）あるいはその他のプログラマブル論理デバイス、ディスクリート・ゲートあるいはトランジスタ・ロジック、ディスクリート・ハードウェア部品、又は本明細書に示す機能を実行するために設計された上記何れかの組み合わせを用いて実現又は実行されうる。汎用プロセッサとしてマイクロプロセッサを用いることが可能であるが、代わりに、従来技術によるプロセッサ、コントローラ、マイクロコントローラ、又は状態機器を用いることも可能である。プロセッサは、例えばＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに接続された１つ又は複数のマイクロプロセッサ、又はこのような任意の構成である計算デバイスの組み合わせとして実現することも可能である。
本明細書における開示に関連して記述された方法やアルゴリズムのステップは、ハードウェアによって直接、プロセッサによって実行されるソフトウェア・モジュールによって、又は、これらの組み合わせによって具現化されうる。ソフトウェア・モジュールは、当該技術分野で知られているその他任意の形式の記憶媒体に収納されうる。使用されうる記憶媒体のいくつかの例としては、ＲＡＭメモリ、フラッシュ・メモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハード・ディスク、リムーバブル・ディスク、ＣＤ−ＲＯＭなどを含む。ソフトウェア・モジュールは、単一の命令、多くの命令を含み、また、いくつかの異なるコードセグメントに対し、異なるプログラムおよび多数の記憶媒体の間で、配布されうる。記憶媒体は、プロセッサがそこから情報を読み取り、またそこに情報を書き込むことができるように、プロセッサに統合されうる。あるいは、記憶媒体は、プロセッサに統合されうる。
本明細書に開示される方法は、記述された方法を実施するための一つまたは複数のステップを含む。方法のステップおよび／またはアクションは、請求の範囲から外れることなく互いに入れ替えてもよい。言い換えれば、ステップまたはアクションの特定の順序が指定されないかぎり、特定のステップおよび／またはアクションの順序および／または用途は、請求の範囲から外れることなく変形されてもよい。
説明された機能は、ハードウェア、ソフトウェア、ファームウェア、又はそれら任意の組み合わせによって実現されうる。ソフトウェアによって実現される場合、機能は、コンピュータ読取可能媒体上の１つ又は複数の命令又はコードとして格納されうる。コンピュータ読取可能媒体は、記憶媒体は、コンピュータ、計算装置、又は電子機器によってアクセス可能である任意の利用可能な媒体であってもよい。限定ではなく一例として、そのようなコンピュータ読取可能媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭあるいはその他の光ディスク記憶媒体、磁気ディスク記憶媒体あるいはその他の磁気記憶媒体、又は、コンピュータ、計算装置、又は電子機器によってアクセス可能であり、命令又はデータ構成の形式で望まれるプログラム・コードを搬送又は格納するために用いられることができるその他任意の媒体を備えることができる。本明細書で用いられるディスク（disk）及びディスク（disc）は、コンパクト・ディスク（disc）（ＣＤ）、レーザ・ディスク（disc）、光ディスク（disc）、デジタル・バーサタイル・ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）、及びブルーレイ（登録商標）ディスク（disc）を含み、ディスク（disk）は通常データを磁気的に再生するのに対し、ディスク（disc）はレーザによって光的にデータを再生する。
また、ソフトウェアまたは命令群は、伝送媒体を介して伝送されうる。例えば、ソフトウェアが、同軸ケーブル、光ファイバー・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、ファイバ光ケーブル、あるいは赤外線、無線、及びマイクロ波のような無線技術を用いて、ウェブサイト、サーバ、あるいはその他の遠隔ソースから送信される場合、同軸ケーブル、光ファイバー・ケーブル、ツイスト線ペア、ＤＳＬ、あるいは、赤外線、無線、及びマイクロ波のような無線技術は、伝送媒体の定義の中に含まれる。
請求項が上に例示された正確な構成および要素に制限されていないことは理解されるべきである。様々な変形、変更および変化は、請求の範囲から外れることなく、上述の方法および装置の配置、動作およびその詳細の中でなされてもよい。
以下に、本願の出願当初の特許請求の範囲に記載された事項を付記する。
［１］
位相ロックループ（ＰＬＬ）のループ帯域幅を較正する方法において、
入力基準信号の周波数に応じて前記ＰＬＬの中の少なくとも一つの抵抗器を調整することと、
前記入力基準信号の周波数に応じて前記ＰＬＬの中の一つ又は複数の蓄電器を調整することと、
一つ又は複数の電圧制御発振器（ＶＣＯ）の出力パルス群を数えることと、
前記数えられた出力パルス群に従って対象のループ帯域幅に関連付けられている第１の電荷ポンプ電流を計算することと、
プログラマブル電荷ポンプ電流を前記計算された第１の電荷ポンプ電流に合わせることと
を含む方法。
［２］
前記ＰＬＬの中の前記一つ又は複数の電圧制御発振器（ＶＣＯ）の各々の利得（Ｋｖｃｏ）を計算することをさらに含む、［１］に記載の方法。
［３］
前記出力パルス群は低めの制御電圧および高めの制御電圧に対して数えられる、［１］に記載の方法。
［４］
前記数えられた出力パルス群を用いて前記一つ又は複数のＶＣＯの利得を計算することをさらに含む、［１］に記載の方法。
［５］
Ｒチューナを用いて前記少なくとも一つの抵抗器を調整することを含む、［１］に記載の方法。
［６］
Ｃチューナを用いて前記一つ又は複数の蓄電器を調整することを含む、［１］に記載の方法。
［７］
前記一つ又は複数のＶＣＯの利得（Ｋｖｃｏ）の各々が、
Figure 0005837028
 によって計算される、［２］に記載の方法。
［８］
前記対象のループ帯域幅に関連付けられている前記第１の電荷ポンプ電流をデジタルシグナルプロセッサ（ＤＳＰ）が計算する、［１］に記載の方法。
［９］
前記一つ又は複数のＶＣＯの各々の利得がＤＳＰによって計算される、［１］に記載の方法。
［１０］
前記ＶＣＯの各々に対して一定のループ帯域幅を維持することをさらに含む、［１］に記載の方法。
［１１］
温度の変化に対して一定のループ帯域幅を維持することをさらに含む、［１］に記載の方法。
［１２］
前記ＰＬＬの中の少なくとも一つの抵抗器がプログラマブル抵抗器である、［１］に記載の方法。
［１３］
前記ＰＬＬの中の前記一つ又は複数の蓄電器がプログラマブル蓄電器である、［１］に記載の方法。
［１４］
位相ロックループ（ＰＬＬ）のループ帯域幅を較正する回路において、
入力基準信号の周波数に応じて調整される少なくとも一つの抵抗器と、
前記入力基準信号の周波数に応じて調整される一つ又は複数の蓄電器と、
一つ又は複数の電圧制御発振器の出力パルス群を数える電圧制御発振器（ＶＣＯ）カウンタと、
前記数えられた出力パルス群に従って対象のループ帯域幅に関連付けられている第１の電荷ポンプ電流を計算するデジタルシグナルプロセッサ（ＤＳＰ）と
を含み、
前記ＤＳＰがプログラマブル電荷ポンプ電流を前記計算された第１の電荷ポンプ電流に調整する、回路。
［１５］
前記回路が集積回路である、［１４］に記載の回路。
［１６］
前記回路が通信装置通信装置に集積されている、［１４］に記載の回路。
［１７］
前記回路がハンドセットに集積されている、［１６］に記載の回路。
［１８］
前記回路が基地局に集積されている、［１６］に記載の回路。
［１９］
ＤＳＰが前記ＰＬＬの中の前記一つ又は複数の電圧制御発振器（ＶＣＯ）の各々の利得（Ｋｖｃｏ）を計算する、［１４］に記載の回路。
［２０］
前記ＶＣＯカウンタが低めの制御電圧および高めの制御電圧に対して出力パルス群を数える、［１４］に記載の回路。
［２１］
前記ＤＳＰが前記数えられた出力パルス群を用いて前記一つ又は複数のＶＣＯの利得を計算する、［１４］に記載の回路。
［２２］
前記ＤＳＰが前記一つ又は複数のＶＣＯの利得（Ｋｖｃｏ）の各々を、
Figure 0005837028
 によって計算する、［２１］に記載の回路。
［２３］
前記ＤＳＰが前記ＶＣＯの各々に対して一定のループ帯域幅を維持する、［１４］に記載の回路。
［２４］
前記ＤＳＰが前記通信装置の温度の変化に対して一定のループ帯域幅を維持する、［１６］に記載の回路。
［２５］
位相ロックループ（ＰＬＬ）のループ帯域幅を較正する装置において、
入力基準信号の周波数に応じて前記ＰＬＬの中の少なくとも一つの抵抗器を調整する手段と、
前記入力基準信号の周波数に応じて前記ＰＬＬの中の一つ又は複数の蓄電器を調整する手段と、
一つ又は複数の電圧制御発振器（ＶＣＯ）の出力パルス群を数える手段と、
前記数えられた出力パルス群に従って対象のループ帯域幅に関連付けられている第１の電荷ポンプ電流を計算する手段と、
プログラマブル電荷ポンプ電流を前記計算された第１の電荷ポンプ電流に合わせる手段と
を含む装置。
［２６］
前記ＰＬＬの中の前記一つ又は複数の電圧制御発振器（ＶＣＯ）の各々の利得（Ｋｖｃｏ）を計算する手段をさらに含む、［２５］に記載の装置。
［２７］
前記出力パルス群は低めの制御電圧および高めの制御電圧に対して数えられる、［２５］に記載の装置。
［２８］
前記数えられた出力パルス群を用いて前記一つ又は複数のＶＣＯの利得を計算する手段をさらに含む、［２５］に記載の装置。
［２９］
前記一つ又は複数のＶＣＯの利得（Ｋｖｃｏ）の各々が、
Figure 0005837028
 によって計算される、［２６］に記載の装置。
［３０］
前記対象のループ帯域幅に関連付けられている前記第１の電荷ポンプ電流をデジタルシグナルプロセッサ（ＤＳＰ）が計算する、［２５］に記載の装置。
［３１］
前記一つ又は複数のＶＣＯの各々の利得がＤＳＰによって計算される、［２５］に記載の装置。
［３２］
前記ＶＣＯの各々に対して一定のループ帯域幅を維持する手段をさらに含む、［２５］に記載の装置。
［３３］
前記装置の温度の変化に対して一定のループ帯域幅を維持する手段をさらに含む、［２５］に記載の装置。
［３４］
位相ロックループ（ＰＬＬ）のループ帯域幅を較正するコンピュータプログラム生産品において、
入力基準信号の周波数に応じて前記ＰＬＬの中の少なくとも一つの抵抗器を調整するためのコードと、
前記入力基準信号の周波数に応じて前記ＰＬＬの中の一つ又は複数の蓄電器を調整するためのコードと、
一つ又は複数の電圧制御発振器（ＶＣＯ）の出力パルス群を数えるためのコードと、 前記数えられた出力パルス群に従って対象のループ帯域幅に関連付けられている第１の電荷ポンプ電流を計算するためのコードと、
プログラマブル電荷ポンプ電流を前記計算された第１の電荷ポンプ電流に合わせるためのコードと
を含む命令群をコンピュータ可読媒体上に備えた該コンピュータ可読媒体を含むコンピュータプログラム生産品。

Claims (31)

  1. 位相ロックループ（ＰＬＬ）のループ帯域幅を較正する方法において、
    入力基準信号の周波数に応じて前記ＰＬＬの中の少なくとも一つの抵抗器を調整することと、
    前記入力基準信号の周波数に応じて前記ＰＬＬの中の一つ又は複数の蓄電器を調整することと、
    一つ又は複数の電圧制御発振器（ＶＣＯ）の出力パルス群を数え、前記出力パルス群の第１の制御電圧を数え、前記出力パルス群の第２の制御電圧を数えることであって、前記第１の制御電圧が前記第２の制御電圧よりも相対的に低いことと、
    前記数えられた出力パルス群、前記数えられた第１の制御電圧および前記数えられた第２の制御電圧に従って対象のループ帯域幅に関連付けられている第１の電荷ポンプ電流を計算することと、
    プログラマブル電荷ポンプ電流を前記計算された第１の電荷ポンプ電流に合わせることと
    を含む方法。
  2. 前記ＰＬＬの中の前記一つ又は複数の電圧制御発振器（ＶＣＯ）の各々の利得（Ｋｖｃｏ）を計算することをさらに含む、請求項１に記載の方法。
  3. 前記数えられた出力パルス群を用いて前記一つ又は複数のＶＣＯの利得を計算することをさらに含む、請求項１に記載の方法。
  4. Ｒチューナを用いて前記少なくとも一つの抵抗器を調整することを含む、請求項１に記載の方法。
  5. Ｃチューナを用いて前記一つ又は複数の蓄電器を調整することを含む、請求項１に記載の方法。
  6. 前記一つ又は複数のＶＣＯの利得（Ｋｖｃｏ）の各々が、
    低めの制御電圧（Ｖｃｏｎｔ_低）、高めの制御電圧（Ｖｃｏｎｔ_高）、前記低めの制御電圧の計数値（カウンタ_低）、前記高めの制御電圧の計数値（カウンタ_高）、および、前記低めの制御電圧および前記高めの制御電圧の計数値が計測される期間（計数_期間）、の関数として、
    Figure 0005837028
     によって計算される、請求項２に記載の方法。
  7. 前記対象のループ帯域幅に関連付けられている前記第１の電荷ポンプ電流をデジタルシグナルプロセッサ（ＤＳＰ）が計算する、請求項１に記載の方法。
  8. 前記一つ又は複数のＶＣＯの各々の利得がＤＳＰによって計算される、請求項１に記載の方法。
  9. 前記ＶＣＯの各々に対して一定のループ帯域幅を維持することをさらに含む、請求項１に記載の方法。
  10. 温度の変化に対して一定のループ帯域幅を維持することをさらに含む、請求項１に記載の方法。
  11. 前記ＰＬＬの中の少なくとも一つの抵抗器がプログラマブル抵抗器である、請求項１に記載の方法。
  12. 前記ＰＬＬの中の前記一つ又は複数の蓄電器がプログラマブル蓄電器である、請求項１に記載の方法。
  13. 位相ロックループ（ＰＬＬ）のループ帯域幅を較正する回路において、
    入力基準信号の周波数に応じて調整される少なくとも一つの抵抗器と、
    前記入力基準信号の周波数に応じて調整される一つ又は複数の蓄電器と、
    一つ又は複数の電圧制御発振器の出力パルス群を数え、前記出力パルス群の第１の制御電圧を数え、前記出力パルス群の第２の制御電圧を数える電圧制御発振器（ＶＣＯ）カウンタであって、前記第１の制御電圧が前記第２の制御電圧よりも相対的に低い、電圧制御発振器（ＶＣＯ）カウンタと、
    前記数えられた出力パルス群、前記数えられた第１の制御電圧および前記数えられた第２の制御電圧に従って対象のループ帯域幅に関連付けられている第１の電荷ポンプ電流を計算するデジタルシグナルプロセッサ（ＤＳＰ）と
    を含み、
    前記ＤＳＰがプログラマブル電荷ポンプ電流を前記計算された第１の電荷ポンプ電流に調整する、回路。
  14. 前記回路が集積回路である、請求項１３に記載の回路。
  15. 前記回路が通信装置通信装置に集積されている、請求項１３に記載の回路。
  16. 前記回路がハンドセットに集積されている、請求項１５に記載の回路。
  17. 前記回路が基地局に集積されている、請求項１５に記載の回路。
  18. ＤＳＰが前記ＰＬＬの中の前記一つ又は複数の電圧制御発振器（ＶＣＯ）の各々の利得（Ｋｖｃｏ）を計算する、請求項１３に記載の回路。
  19. 前記ＤＳＰが前記数えられた出力パルス群を用いて前記一つ又は複数のＶＣＯの利得を計算する、請求項１３に記載の回路。
  20. 前記ＤＳＰが前記一つ又は複数のＶＣＯの利得（Ｋｖｃｏ）の各々を、
    低めの制御電圧（Ｖｃｏｎｔ_低）、高めの制御電圧（Ｖｃｏｎｔ_高）、前記低めの制御電圧の計数値（カウンタ_低）、前記高めの制御電圧の計数値（カウンタ_高）、および、前記低めの制御電圧および前記高めの制御電圧の計数値が計測される期間（計数_期間）、の関数として、
    Figure 0005837028
     によって計算する、請求項１９に記載の回路。
  21. 前記ＤＳＰが前記ＶＣＯの各々に対して一定のループ帯域幅を維持する、請求項１３に記載の回路。
  22. 前記ＤＳＰが前記通信装置の温度の変化に対して一定のループ帯域幅を維持する、請求項１５に記載の回路。
  23. 位相ロックループ（ＰＬＬ）のループ帯域幅を較正する装置において、
    入力基準信号の周波数に応じて前記ＰＬＬの中の少なくとも一つの抵抗器を調整する手段と、
    前記入力基準信号の周波数に応じて前記ＰＬＬの中の一つ又は複数の蓄電器を調整する手段と、
    一つ又は複数の電圧制御発振器（ＶＣＯ）の出力パルス群を数え、前記出力パルス群の第１の制御電圧を数え、前記出力パルス群の第２の制御電圧を数える手段であって、前記第１の制御電圧が前記第２の制御電圧よりも相対的に低い、手段と、
    前記数えられた出力パルス群、前記数えられた第１の制御電圧および前記数えられた第２の制御電圧に従って対象のループ帯域幅に関連付けられている第１の電荷ポンプ電流を計算する手段と、
    プログラマブル電荷ポンプ電流を前記計算された第１の電荷ポンプ電流に合わせる手段と
    を含む装置。
  24. 前記ＰＬＬの中の前記一つ又は複数の電圧制御発振器（ＶＣＯ）の各々の利得（Ｋｖｃｏ）を計算する手段をさらに含む、請求項２３に記載の装置。
  25. 前記数えられた出力パルス群を用いて前記一つ又は複数のＶＣＯの利得を計算する手段をさらに含む、請求項２３に記載の装置。
  26. 前記一つ又は複数のＶＣＯの利得（Ｋｖｃｏ）の各々が、
    低めの制御電圧（Ｖｃｏｎｔ_低）、高めの制御電圧（Ｖｃｏｎｔ_高）、前記低めの制御電圧の計数値（カウンタ_低）、前記高めの制御電圧の計数値（カウンタ_高）、および、前記低めの制御電圧および前記高めの制御電圧の計数値が計測される期間（計数_期間）、の関数として、
    Figure 0005837028
     によって計算される、請求項２４に記載の装置。
  27. 前記対象のループ帯域幅に関連付けられている前記第１の電荷ポンプ電流をデジタルシグナルプロセッサ（ＤＳＰ）が計算する、請求項２３に記載の装置。
  28. 前記一つ又は複数のＶＣＯの各々の利得がＤＳＰによって計算される、請求項２３に記載の装置。
  29. 前記ＶＣＯの各々に対して一定のループ帯域幅を維持する手段をさらに含む、請求項２３に記載の装置。
  30. 前記装置の温度の変化に対して一定のループ帯域幅を維持する手段をさらに含む、請求項２３に記載の装置。
  31. 位相ロックループ（ＰＬＬ）のループ帯域幅を較正するプログラムを記録したコンピュータ読み取り可能な記録媒体であって、
    入力基準信号の周波数に応じて前記ＰＬＬの中の少なくとも一つの抵抗器を調整する手順と、
    前記入力基準信号の周波数に応じて前記ＰＬＬの中の一つ又は複数の蓄電器を調整する手順と、
    一つ又は複数の電圧制御発振器（ＶＣＯ）の出力パルス群を数え、前記出力パルス群の第１の制御電圧を数え、前記出力パルス群の第２の制御電圧を数える手順であって、前記第１の制御電圧が前記第２の制御電圧よりも相対的に低い、手順と、
    前記数えられた出力パルス群、前記数えられた第１の制御電圧および前記数えられた第２の制御電圧に従って対象のループ帯域幅に関連付けられている第１の電荷ポンプ電流を計算する手順と、
    プログラマブル電荷ポンプ電流を前記計算された第１の電荷ポンプ電流に合わせる手順と
    をコンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
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