CN117544164B - 基于开环控制的闭环稳定性的校正方法、设备及介质 - Google Patents
基于开环控制的闭环稳定性的校正方法、设备及介质 Download PDFInfo
- Publication number
- CN117544164B CN117544164B CN202410021917.3A CN202410021917A CN117544164B CN 117544164 B CN117544164 B CN 117544164B CN 202410021917 A CN202410021917 A CN 202410021917A CN 117544164 B CN117544164 B CN 117544164B
- Authority
- CN
- China
- Prior art keywords
- loop
- frequency
- capacitance
- capacitance value
- zero
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 54
- 238000012937 correction Methods 0.000 claims abstract description 48
- 239000003990 capacitor Substances 0.000 claims description 116
- 238000004590 computer program Methods 0.000 claims description 14
- 238000003860 storage Methods 0.000 claims description 9
- 238000004422 calculation algorithm Methods 0.000 claims description 6
- 238000012360 testing method Methods 0.000 claims description 3
- 230000008569 process Effects 0.000 description 16
- 230000006870 function Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 14
- 238000012545 processing Methods 0.000 description 13
- 230000008859 change Effects 0.000 description 12
- 238000004891 communication Methods 0.000 description 12
- 238000005259 measurement Methods 0.000 description 5
- 238000004458 analytical method Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 238000013528 artificial neural network Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000001427 coherent effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000032683 aging Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000802 evaporation-induced self-assembly Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本申请涉及计算机技术领域并提供一种基于开环控制的闭环稳定性的校正方法、设备及介质。方法包括：校正第一环路***在开环状态下的第一环路带宽；基于相位裕度，确定零点频率相对于第一环路带宽的第一比值和极点频率相对于第一环路带宽的第二比值；基于第一比值和参考电容值校正零点电容的电容值，以及基于第二比值和参考电容值校正极点电容的电容值。如此，在开环状态下运行环路***并进行闭环稳定性的校正，有利于缩短校正时间和简化控制流程。
Description
技术领域
本申请涉及计算机技术领域，尤其涉及一种基于开环控制的闭环稳定性的校正方法、设备及介质。
背景技术
现有技术中，在闭环情况下运行环路***例如锁相环***从而校正锁相环***的稳定性参数，但是这样必然涉及到环路***的闭环频率特性和闭环控制，因此导致较长的校正时间和复杂的控制流程。
为此，本申请提供一种基于开环控制的闭环稳定性的校正方法、设备及介质，可以在开环情况下实现闭环稳定性的校正，利用环路***的开环频率特性和开环控制，用于解决现有技术中的技术难题。
发明内容
第一方面，本申请提供了一种基于开环控制的闭环稳定性的校正方法。所述校正方法包括：校正第一环路***在开环状态下的第一环路带宽，其中，所述第一环路***的主环路包括鉴相器、电荷泵和生成器，所述鉴相器用于当所述第一环路***在所述开环状态下时基于第一输入信号频率生成第一电荷泵电流，所述电荷泵用于当所述第一环路***在所述开环状态下时基于所述第一电荷泵电流生成第一控制电压信号，所述生成器用于当所述第一环路***在所述开环状态下时基于所述第一控制电压信号生成第一时钟信号，当所述第一环路***在所述开环状态下时所述第一时钟信号不被反馈到所述鉴相器；基于相位裕度，确定零点频率相对于所述第一环路带宽的第一比值和极点频率相对于所述第一环路带宽的第二比值；基于所述第一比值和参考电容值校正零点电容的电容值，以及基于所述第二比值和所述参考电容值校正极点电容的电容值，其中，所述零点电容和所述极点电容并行连接于所述电荷泵和所述生成器之间，开关电容电路或者参考电阻串行连接于所述零点电容和所述主环路之间，所述开关电容电路按照所述第一输入信号频率与所述参考电阻等效，所述参考电容值是所述开关电容电路的电容值。
通过本申请的第一方面，实现了在开环状态下运行环路***并进行闭环稳定性的校正，这样可以利用环路***的开环频率特性和开环控制，有利于缩短校正时间和简化控制流程。
在本申请的第一方面的一种可能的实现方式中，所述鉴相器还用于当所述第一环路***在闭环状态下时基于第二输入信号频率和第二时钟信号的频率生成第二电荷泵电流，所述电荷泵用于当所述第一环路***在所述闭环状态下时基于所述第二电荷泵电流生成第二控制电压信号，所述生成器用于当所述第一环路***在所述闭环状态下时基于所述第二控制电压信号生成所述第三时钟信号，所述第二时钟信号与所述第三时钟信号相同或者是对所述第三时钟信号分频得到。
在本申请的第一方面的一种可能的实现方式中，所述第一输入信号频率与所述第二输入信号频率相同或者不同。
在本申请的第一方面的一种可能的实现方式中，所述开关电容电路串行连接于所述零点电容和所述主环路之间，所述开关电容电路包括第一开关、第二开关和第一电容，所述第一电容的电容值是所述参考电容值，所述第一开关和所述第二开关串行连接于所述零点电容和所述主环路之间，所述第一电容的一端接地，所述第一电容的另一端连接于所述第一开关和所述第二开关之间。
在本申请的第一方面的一种可能的实现方式中，用于控制所述第一开关的第一开关控制信号的频率和用于控制所述第二开关的第二开关控制信号的频率均是所述第一输入信号频率，并且，所述第一开关控制信号与所述第二开关控制信号相位相反。
在本申请的第一方面的一种可能的实现方式中，所述参考电阻串行连接于所述零点电容和所述主环路之间，所述参考电阻是物理电阻。
在本申请的第一方面的一种可能的实现方式中，当所述第一环路带宽的优先级高于所述相位裕度的优先级时，所述参考电阻串行连接于所述零点电容和所述主环路之间并且所述参考电阻是物理电阻；当所述第一环路带宽的优先级低于所述相位裕度的优先级时，所述开关电容电路串行连接于所述零点电容和所述主环路之间。
在本申请的第一方面的一种可能的实现方式中，所述生成器是压控振荡器。
在本申请的第一方面的一种可能的实现方式中，所述第一环路带宽是基于所述压控振荡器的增益和所述第一电荷泵电流的电流值校正。
在本申请的第一方面的一种可能的实现方式中，所述校正所述第一环路带宽对所述零点电容的电容值和所述极点电容的电容值均不敏感。
在本申请的第一方面的一种可能的实现方式中，所述参考电容值是通过逐次比较逻辑算法或者闭环测试算法确定的按照所述第一输入信号频率与所述参考电阻等效的所述开关电容电路的电容值。
在本申请的第一方面的一种可能的实现方式中，所述参考电阻串行连接于所述零点电容和所述主环路之间，并且，所述第一输入信号频率相对于所述第一环路带宽是超高频。
在本申请的第一方面的一种可能的实现方式中，所述第一环路***是锁相环。
第二方面，本申请实施例还提供了一种计算机设备，所述计算机设备包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现根据上述任一方面的任一种实现方式的方法。
第三方面，本申请实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，当所述计算机指令在计算机设备上运行时使得所述计算机设备执行根据上述任一方面的任一种实现方式的方法。
第四方面，本申请实施例还提供了一种计算机程序产品，所述计算机程序产品包括存储在计算机可读存储介质上的指令，当所述指令在计算机设备上运行时使得所述计算机设备执行根据上述任一方面的任一种实现方式的方法。
附图说明
为了更清楚地说明本申请实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种基于开环控制的闭环稳定性的校正方法的流程示意图；
图2为本申请实施例提供的第一种实施方式的在开环状态下的第一环路***的示意图；
图3为本申请实施例提供的第二种实施方式的在开环状态下的第一环路***的示意图；
图4为本申请实施例提供的与参考电阻等效的开关电容电路的示意图；
图5为本申请实施例提供的一种计算设备的结构示意图。
具体实施方式
下面将结合附图对本申请实施例作进一步地详细描述。
应当理解的是，在本申请的描述中，“至少一个”指一个或一个以上，“多个”指两个或两个以上。另外，“第一”、“第二”等词汇，除非另有说明，否则仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。
图1为本申请实施例提供的一种基于开环控制的闭环稳定性的校正方法的流程示意图。如图1所示，校正方法包括以下步骤。
步骤S110：校正第一环路***在开环状态下的第一环路带宽，其中，所述第一环路***的主环路包括鉴相器、电荷泵和生成器，所述鉴相器用于当所述第一环路***在所述开环状态下时基于第一输入信号频率生成第一电荷泵电流，所述电荷泵用于当所述第一环路***在所述开环状态下时基于所述第一电荷泵电流生成第一控制电压信号，所述生成器用于当所述第一环路***在所述开环状态下时基于所述第一控制电压信号生成第一时钟信号，当所述第一环路***在所述开环状态下时所述第一时钟信号不被反馈到所述鉴相器。
步骤S120：基于相位裕度，确定零点频率相对于所述第一环路带宽的第一比值和极点频率相对于所述第一环路带宽的第二比值。
步骤S130：基于所述第一比值和参考电容值校正零点电容的电容值，以及基于所述第二比值和所述参考电容值校正极点电容的电容值，其中，所述零点电容和所述极点电容并行连接于所述电荷泵和所述生成器之间，开关电容电路或者参考电阻串行连接于所述零点电容和所述主环路之间，所述开关电容电路按照所述第一输入信号频率与所述参考电阻等效，所述参考电容值是所述开关电容电路的电容值。
在高速数据通信等领域，一般应用锁相环***来实现锁频锁相功能以及从高速串行信号中恢复数据信号和时钟信号。锁相环***以及类似的环路***，包括开环状态和闭环状态两种运行模式。在开环状态下，环路***是基于开环控制且具有相应的开环频率特性，这里开环控制指的是控制装置与被控对象之间只有顺向作用而没有反向联系的控制过程，也就是开环控制***。在闭环状态下，环路***是基于闭环控制且具有相应的闭环频率特性，这里闭环控制指的是将输出量直接或间接反馈到输入端形成闭环，也即控制装置与被控对象之间不仅有顺向作用也有反向联系的控制过程，也就是闭环控制***。环路***如锁相环在实际应用中是工作在闭环状态以便提供如频率跟踪、相位锁定等功能。受到工艺制备条件、器件老化等各种因素的影响，环路***的实际表现可能与预期表现有所不同。例如，受到制备过程中的工艺角条件、工作温度、工作电压等影响，环路***中的关键电容的电容值还有环路***的***带宽等可能与预期数值有一定偏差，这样影响***稳定性。为了能确保***正常工作以及尽量降低出现误码漏码等错误，有必要时而对环路***的闭环稳定性进行校正，例如通过校正环路***的一个或者多个环路参数又或者关键组件的参数来使得整个环路***的闭环稳定性满足设计目的。但是，如果在闭环状态下运行环路***例如锁相环***从而校正锁相环***的稳定性参数，这样必然涉及到环路***的闭环频率特性和闭环控制，因此导致较长的校正时间和复杂的控制流程。为此，图1所示的基于开环控制的闭环稳定性的校正方法，实现了在开环状态下运行环路***并进行闭环稳定性的校正，这样可以利用环路***的开环频率特性和开环控制，有利于缩短校正时间和简化控制流程，下面详细说明。
参阅图1，在步骤S110，校正第一环路***在开环状态下的第一环路带宽。这里，所述第一环路***的主环路包括鉴相器、电荷泵和生成器，所述鉴相器用于当所述第一环路***在所述开环状态下时基于第一输入信号频率生成第一电荷泵电流，所述电荷泵用于当所述第一环路***在所述开环状态下时基于所述第一电荷泵电流生成第一控制电压信号，所述生成器用于当所述第一环路***在所述开环状态下时基于所述第一控制电压信号生成第一时钟信号。另外，当所述第一环路***在所述开环状态下时所述第一时钟信号不被反馈到所述鉴相器。如此，第一环路***在开环状态下，所述第一时钟信号不被反馈到所述鉴相器，这样可以利用第一环路***在开环状态下的开环频率特性以及开环控制流程。在校正第一环路***在开环状态下的第一环路带宽的过程中，因为只涉及开环频率特性以及开环控制流程，对第一环路带宽的计算只需要生成器的增益和第一电荷泵电流的电流值，而对第一环路***的零点电容和极点电容均不敏感。换句话说，通过校正第一环路***在开环状态下的第一环路带宽，可以利用第一环路***的开环频率特性和开环控制流程，从而尽量降低环路参数如零点电容和极点电容的电容值的变化对第一环路带宽的计算的影响，而环路参数如零点电容和极点电容的电容值可能受到制备过程中的工艺角条件、工作温度、工作电压等影响而偏离预期值，这样意味着在步骤S110中执行的校正第一环路***在开环状态下的第一环路带宽不受到工艺角条件、工作温度、工作电压等影响，有利于提升***稳定性和灵活适配性。
继续参阅图1，在步骤S120，基于相位裕度，确定零点频率相对于所述第一环路带宽的第一比值和极点频率相对于所述第一环路带宽的第二比值。这里，相位裕度是用于衡量环路稳定性的重要参数。一般来说，相位裕度越大，则环路***稳定性越好。环路***的反馈环路需要具有足够大的相位裕度才能确保在负载条件下的***稳定工作，但是过高的相位裕度可能导致***对负载变化的响应速度降低，从而不利于满足高速数字通信和通信协议等对响应速度的要求。为此，在设计环路***时会综合考虑***稳定性和响应速度之间的均衡，以及考虑设计出来的环路***在实际应用中需要应对的高速数字通信和通信协议等对响应速度的要求。在步骤S110中，校正第一环路***在开环状态下的第一环路带宽，然后，在步骤S120中，利用校正后的第一环路带宽，基于相位裕度，确定零点频率相对于所述第一环路带宽的第一比值和极点频率相对于所述第一环路带宽的第二比值，从而为后续的校正提供参考依据。这里，零点频率和极点频率都是基于相位裕度，在***稳定性分析中，零点频率和极点频率各自相对于第一环路带宽的分布是相对不变的，按照相同比例增加或者减少。换句话说，零点频率相对于所述第一环路带宽的第一比值保持不变，极点频率相对于所述第一环路带宽的第二比值保持不变，这样当第一环路带宽增加或者减少时，零点频率和极点频率各自在第一环路带宽上的分布是相对不变的。
继续参阅图1，在步骤S130，基于所述第一比值和参考电容值校正零点电容的电容值，以及基于所述第二比值和所述参考电容值校正极点电容的电容值。其中，所述零点电容和所述极点电容并行连接于所述电荷泵和所述生成器之间，开关电容电路或者参考电阻串行连接于所述零点电容和所述主环路之间，所述开关电容电路按照所述第一输入信号频率与所述参考电阻等效，所述参考电容值是所述开关电容电路的电容值。这里，零点电容对应零点频率，极点电容对应极点频率。通过改变零点电容和极点电容的电容值，可以控制零点频率和极点频率在第一环路带宽的相对位置，进而控制第一环路***的相位裕度和稳定性参数。因此，在步骤S110中，校正第一环路***在开环状态下的第一环路带宽，然后，在步骤S120中，利用校正后的第一环路带宽，基于相位裕度，确定零点频率相对于所述第一环路带宽的第一比值和极点频率相对于所述第一环路带宽的第二比值，再然后，在步骤S130中，利用所确定的第一比值来校正零点电容的电容值以及利用所确定的第二比值来校正极点电容的电容值，这样可以实现根据第一环路***的设计需求来校正第一环路***的环路参数（校正第一环路***在开环状态下的第一环路带宽，校正零点电容的电容值还有校正极点电容的电容值）。并且，利用了开关电容电路或者参考电阻串行连接于所述零点电容和所述主环路之间这一电路结构特性，实现了在开环控制下达成等效的闭环稳定性的校正。因此，图1所示的基于开环控制的闭环稳定性的校正方法，包含了软硬件结合的改进，一方面通过校正第一环路***在开环状态下的第一环路带宽以及基于相位裕度确定第一比值和第二比值，利用了第一环路***的开环频率特性和开环控制来简化流程；另一方面，通过部署串行连接于所述零点电容和所述主环路之间的开关电容电路或者参考电阻，以及利用参考电阻和参考电容值，使得在开环控制下进行的闭环稳定性的校正等效于在闭环控制下进行的闭环稳定性的校正；如此，通过引入开关电容电路或者参考电阻串行连接于所述零点电容和所述主环路之间这一电路结构特性，避免了在闭环控制下进行闭环稳定性的校正的复杂控制流程，可以让第一环路***全开环运作，实现了在开环状态下运行环路***并进行闭环稳定性的校正，这样可以利用环路***的开环频率特性和开环控制，有利于缩短校正时间和简化控制流程。继续参阅图1，应当理解的是，可以使用包含物理电容的开关电容电路并且该开关电容电路与参考电阻等效，该物理电容的电容值是参考电容值；或者，可以使用不包含物理电容的物理电阻作为参考电阻并且使用与该物理电阻等效的开关电容电路来计算参考电容值。
在一种可能的实施方式中，所述鉴相器还用于当所述第一环路***在闭环状态下时基于第二输入信号频率和第二时钟信号的频率生成第二电荷泵电流，所述电荷泵用于当所述第一环路***在所述闭环状态下时基于所述第二电荷泵电流生成第二控制电压信号，所述生成器用于当所述第一环路***在所述闭环状态下时基于所述第二控制电压信号生成所述第三时钟信号，所述第二时钟信号与所述第三时钟信号相同或者是对所述第三时钟信号分频得到。如此，在开环控制下完成第一环路***的闭环稳定性的校正，然后，可以在闭环控制下通过第一环路***来完成对第二输入信号频率的锁频锁相。取决于是否采用分频器进行分频操作，所述第二时钟信号与所述第三时钟信号相同或者是对所述第三时钟信号分频得到。在一些实施例中，所述第一输入信号频率与所述第二输入信号频率相同或者不同。上面提到，通过引入开关电容电路或者参考电阻串行连接于所述零点电容和所述主环路之间这一电路结构特性，避免了在闭环控制下进行闭环稳定性的校正的复杂控制流程。这里，所述开关电容电路按照所述第一输入信号频率与所述参考电阻等效。当第二输入信号频率与第一输入信号频率不同且差距在一定范围内时，***稳定性受到的影响有限，可以在开环控制下利用第一输入信号频率完成第一环路***的闭环稳定性的校正，然后，可以在闭环控制下通过第一环路***来完成对第二输入信号频率的锁频锁相。当第二输入信号频率与第一输入信号频率相同时，这意味着用同一输入信号频率或者同一参考信号频率来先后进行开环控制下的闭环稳定性的校正和闭环控制下的锁频锁相。
在一种可能的实施方式中，所述开关电容电路串行连接于所述零点电容和所述主环路之间，所述开关电容电路包括第一开关、第二开关和第一电容，所述第一电容的电容值是所述参考电容值，所述第一开关和所述第二开关串行连接于所述零点电容和所述主环路之间，所述第一电容的一端接地，所述第一电容的另一端连接于所述第一开关和所述第二开关之间。在一些实施例中，用于控制所述第一开关的第一开关控制信号的频率和用于控制所述第二开关的第二开关控制信号的频率均是所述第一输入信号频率，并且，所述第一开关控制信号与所述第二开关控制信号相位相反。如此，通过引入开关电容电路或者参考电阻串行连接于所述零点电容和所述主环路之间这一电路结构特性，避免了在闭环控制下进行闭环稳定性的校正的复杂控制流程，可以让第一环路***全开环运作，实现了在开环状态下运行环路***并进行闭环稳定性的校正，这样可以利用环路***的开环频率特性和开环控制，有利于缩短校正时间和简化控制流程。另外，利用第一开关控制信号和第二开关控制信号，这意味着可以实现所述开关电容电路按照所述第一输入信号频率与所述参考电阻等效。
在一种可能的实施方式中，所述参考电阻串行连接于所述零点电容和所述主环路之间，所述参考电阻是物理电阻。如此，可以使用不包含物理电容的物理电阻作为参考电阻并且使用与该物理电阻等效的开关电容电路来计算参考电容值。
在一种可能的实施方式中，当所述第一环路带宽的优先级高于所述相位裕度的优先级时，所述参考电阻串行连接于所述零点电容和所述主环路之间并且所述参考电阻是物理电阻；当所述第一环路带宽的优先级低于所述相位裕度的优先级时，所述开关电容电路串行连接于所述零点电容和所述主环路之间。上面提到，通过部署串行连接于所述零点电容和所述主环路之间的开关电容电路或者参考电阻，以及利用参考电阻和参考电容值，使得在开环控制下进行的闭环稳定性的校正等效于在闭环控制下进行的闭环稳定性的校正；如此，通过引入开关电容电路或者参考电阻串行连接于所述零点电容和所述主环路之间这一电路结构特性，避免了在闭环控制下进行闭环稳定性的校正的复杂控制流程，可以让第一环路***全开环运作，实现了在开环状态下运行环路***并进行闭环稳定性的校正，这样可以利用环路***的开环频率特性和开环控制，有利于缩短校正时间和简化控制流程。可以使用包含物理电容的开关电容电路并且该开关电容电路与参考电阻等效，该物理电容的电容值是参考电容值；或者，可以使用不包含物理电容的物理电阻作为参考电阻并且使用与该物理电阻等效的开关电容电路来计算参考电容值。如果使用物理电容的开关电容电路并且该开关电容电路与参考电阻等效，该物理电容的电容值可能跟随工艺角、温度、电压的变化而变化。在环路***的闭环稳定性分析中，零点频率的测量受到零点电容的电容值跟随工艺角、温度、电压的变化而变化的影响，极点频率的测量受到极点电容的电容值跟随工艺角、温度、电压的变化而变化的影响。因此，通过引入包含了物理电容的开关电容电路，可以利用该物理电容的电容值跟随工艺角、温度、电压的变化而变化所带来的影响，抵消零点电容的电容值跟随工艺角、温度、电压的变化而变化的影响从而更精确的测量零点频率，以及抵消极点电容的电容值跟随工艺角、温度、电压的变化而变化的影响从而更精确的测量极点频率，进而更有效地满足相位裕度的设计需求。如果使用不包含物理电容的物理电阻作为参考电阻并且使用与该物理电阻等效的开关电容电路来计算参考电容值，因为物理电阻对温度的变化不敏感，这样可以更精确的测量***带宽也即第一环路带宽。因此，取决于在***稳定性分析中所述第一环路带宽的优先级高于或者低于所述相位裕度的优先级，可以选择性地采用更合适的部署方式。当所述第一环路带宽的优先级高于所述相位裕度的优先级时，所述参考电阻串行连接于所述零点电容和所述主环路之间并且所述参考电阻是物理电阻，如此，第一环路带宽的测量效果更好。当所述第一环路带宽的优先级低于所述相位裕度的优先级时，所述开关电容电路串行连接于所述零点电容和所述主环路之间，如此，相位裕度包括零点频率和极点频率的测量效果更好。在实际应用中，有些通信协议例如快捷***组件互连（Peripheral Component Interconnect Express，PCIe）协议，对相位裕度的变化敏感，因此在采用PCIe协议或者PCIe设备的应用场景，所述第一环路带宽的优先级低于所述相位裕度的优先级。在内存接口应用中，例如双倍数据率同步动态随机存取存储器（Double Data Rate Synchronous Dynamic Random Access Memory，DDR SRAM）和高带宽存储器，对于***带宽的要求严格，因此在DDR和高带宽存储器的应用场景，所述第一环路带宽的优先级高于所述相位裕度的优先级。如此，可以结合产品需求和应用场景，使得在***稳定性分析中所述第一环路带宽的优先级高于或者低于所述相位裕度的优先级，进而选择性地采用更合适的部署方式。
在一种可能的实施方式中，所述生成器是压控振荡器。在一些实施例中，所述第一环路带宽是基于所述压控振荡器的增益和所述第一电荷泵电流的电流值校正。在一些实施例中，所述校正所述第一环路带宽对所述零点电容的电容值和所述极点电容的电容值均不敏感。如此，第一环路***在开环状态下，所述第一时钟信号不被反馈到所述鉴相器，这样可以利用第一环路***在开环状态下的开环频率特性以及开环控制流程。在校正第一环路***在开环状态下的第一环路带宽的过程中，因为只涉及开环频率特性以及开环控制流程，所述第一环路带宽是基于所述压控振荡器的增益和所述第一电荷泵电流的电流值校正，而对第一环路***的零点电容和极点电容均不敏感。换句话说，通过校正第一环路***在开环状态下的第一环路带宽，可以利用第一环路***的开环频率特性和开环控制流程，从而尽量降低环路参数如零点电容和极点电容的电容值的变化对第一环路带宽的计算的影响，而环路参数如零点电容和极点电容的电容值可能受到制备过程中的工艺角条件、工作温度、工作电压等影响而偏离预期值，这样意味着校正第一环路***在开环状态下的第一环路带宽不受到工艺角条件、工作温度、工作电压等影响，有利于提升***稳定性和灵活适配性。
在一种可能的实施方式中，所述参考电容值是通过逐次比较逻辑算法或者闭环测试算法确定的按照所述第一输入信号频率与所述参考电阻等效的所述开关电容电路的电容值。如此，实现了间接测量参考电容值。
在一种可能的实施方式中，所述参考电阻串行连接于所述零点电容和所述主环路之间，并且，所述第一输入信号频率相对于所述第一环路带宽是超高频。如此，第一输入信号频率满足一定的约束条件。如果用开关电容电路来等效参考电阻，也就是开关电容电路串行连接于所述零点电容和所述主环路之间，则要求第一输入信号频率在一定频率范围内。如果用物理电阻，也就是所述参考电阻串行连接于所述零点电容和所述主环路之间，则要求第一输入信号频率相对于所述第一环路带宽是超高频。
在一种可能的实施方式中，所述第一环路***是锁相环。应当理解的是，在高速数据通信等领域，一般应用锁相环***来实现锁频锁相功能以及从高速串行信号中恢复数据信号和时钟信号。第一环路***可以是锁相或者任意类似的提供锁频锁相功能的环路***。
图2为本申请实施例提供的第一种实施方式的在开环状态下的第一环路***的示意图。如图2所示，所述第一环路***的主环路包括鉴相器210、电荷泵212和生成器214。所述鉴相器210用于当所述第一环路***在所述开环状态下时基于第一输入信号频率220生成第一电荷泵电流222，所述电荷泵212用于当所述第一环路***在所述开环状态下时基于所述第一电荷泵电流222生成第一控制电压信号224，所述生成器214用于当所述第一环路***在所述开环状态下时基于所述第一控制电压信号224生成第一时钟信号226。可以看出，当所述第一环路***在所述开环状态下时所述第一时钟信号226不被反馈到所述鉴相器210。图2所示的第一环路***，在开环控制下进行闭环稳定性的校正，具体包括：校正第一环路***在开环状态下的第一环路带宽；基于相位裕度，确定零点频率相对于所述第一环路带宽的第一比值和极点频率相对于所述第一环路带宽的第二比值；基于所述第一比值和参考电容值校正零点电容230的电容值，以及基于所述第二比值和所述参考电容值校正极点电容232的电容值。其中，所述零点电容230和所述极点电容232并行连接于所述电荷泵212和所述生成器214之间。开关电容电路234串行连接于所述零点电容230和所述主环路之间。所述开关电容电路234按照所述第一输入信号频率220与参考电阻等效，所述参考电容值是所述开关电容电路234的电容值。
图3为本申请实施例提供的第二种实施方式的在开环状态下的第一环路***的示意图。图3与图2的区别在于，在图3中，参考电阻236串行连接于所述零点电容230和所述主环路之间，所述参考电阻236是物理电阻。图3中的其它细节与图2一致，在此不再赘述。
参阅上述图2和图3，可以使用包含物理电容的开关电容电路234并且该开关电容电路234与参考电阻236等效，该物理电容的电容值是参考电容值；或者，可以使用不包含物理电容的物理电阻作为参考电阻236并且使用与该物理电阻等效的开关电容电路234来计算参考电容值。
图4为本申请实施例提供的与参考电阻等效的开关电容电路的示意图。如图4所示，所述开关电容电路234包括第一开关244、第二开关246和第一电容242。所述第一电容242的电容值是所述参考电容值，所述第一开关244和所述第二开关246串行连接于所述零点电容和所述主环路之间。所述第一电容242的一端接地，所述第一电容242的另一端连接于所述第一开关244和所述第二开关246之间。在一些实施例中，用于控制所述第一开关244的第一开关控制信号的频率和用于控制所述第二开关246的第二开关控制信号的频率均是所述第一输入信号频率，并且，所述第一开关控制信号与所述第二开关控制信号相位相反。如此，通过引入开关电容电路或者参考电阻串行连接于所述零点电容和所述主环路之间这一电路结构特性，避免了在闭环控制下进行闭环稳定性的校正的复杂控制流程，可以让第一环路***全开环运作，实现了在开环状态下运行环路***并进行闭环稳定性的校正，这样可以利用环路***的开环频率特性和开环控制，有利于缩短校正时间和简化控制流程。另外，利用第一开关控制信号和第二开关控制信号，这意味着可以实现所述开关电容电路按照所述第一输入信号频率与所述参考电阻等效。
图5是本申请实施例提供的一种计算设备的结构示意图，该计算设备500包括：一个或者多个处理器510、通信接口520以及存储器530。所述处理器510、通信接口520以及存储器530通过总线540相互连接。可选地，该计算设备500还可以包括输入/输出接口550，输入/输出接口550连接有输入/输出设备，用于接收用户设置的参数等。该计算设备500能够用于实现上述的本申请实施例中设备实施例或者***实施例的部分或者全部功能；处理器510还能够用于实现上述的本申请实施例中方法实施例的部分或者全部操作步骤。例如，该计算设备500执行各种操作的具体实现可参照上述实施例中的具体细节，如处理器510用于执行上述方法实施例中部分或者全部步骤或者上述方法实施例中的部分或者全部操作。再例如，本申请实施例中，计算设备500可用于实现上述装置实施例中一个或者多个部件的部分或者全部功能，此外通信接口520具体可用于为了实现这些装置、部件的功能所必须的通讯功能等，以及处理器510具体可用于为了实现这些装置、部件的功能所必须的处理功能等。
应当理解的是，图5的计算设备500可以包括一个或者多个处理器510，并且多个处理器510可以按照并行化连接方式、串行化连接方式、串并行连接方式或者任意连接方式来协同提供处理能力，或者多个处理器510可以构成处理器序列或者处理器阵列，或者多个处理器510之间可以分成主处理器和辅助处理器，或者多个处理器510之间可以具有不同的架构如采用异构计算架构。另外，图5所示的计算设备500，相关的结构性描述及功能性描述是示例性且非限制性的。在一些示例性实施例中，计算设备500可以包括比图5所示的更多或更少的部件，或者组合某些部件，或者拆分某些部件，或者具有不同的部件布置。
处理器510可以有多种具体实现形式，例如处理器510可以包括中央处理器（central processing unit，CPU）、图形处理器（graphic processing unit，GPU）、神经网络处理器（neural-network processing unit，NPU）、张量处理器（tensor processingunit，TPU）或数据处理器（data processing unit，DPU）等一种或多种的组合，本申请实施例不做具体限定。处理器510还可以是单核处理器或多核处理器。处理器510可以由CPU和硬件芯片的组合。上述硬件芯片可以是专用集成电路（application-specific integratedcircuit，ASIC），可编程逻辑器件（programmable logic device，PLD）或其组合。上述PLD可以是复杂可编程逻辑器件（complex programmable logic device，CPLD），现场可编程逻辑门阵列（field-programmable gate array，FPGA），通用阵列逻辑（generic array logic，GAL）或其任意组合。处理器510也可以单独采用内置处理逻辑的逻辑器件来实现，例如FPGA或数字信号处理器（digital signal processor，DSP）等。通信接口520可以为有线接口或无线接口，用于与其他模块或设备进行通信，有线接口可以是以太接口、局域互联网络（local interconnect network，LIN）等，无线接口可以是蜂窝网络接口或使用无线局域网接口等。
存储器530可以是非易失性存储器，例如，只读存储器（read-only memory，ROM）、可编程只读存储器（programmable ROM，PROM）、可擦除可编程只读存储器（erasable PROM，EPROM）、电可擦除可编程只读存储器（electrically EPROM，EEPROM）或闪存。存储器530也可以是易失性存储器，易失性存储器可以是随机存取存储器（random access memory，RAM），其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器（static RAM，SRAM）、动态随机存取存储器（dynamic RAM，DRAM）、同步动态随机存取存储器（synchronous DRAM，SDRAM）、双倍数据速率同步动态随机存取存储器（double data rate SDRAM，DDR SDRAM）、增强型同步动态随机存取存储器（enhancedSDRAM，ESDRAM）、同步连接动态随机存取存储器（synchlink DRAM，SLDRAM）和直接内存总线随机存取存储器（direct rambus RAM，DR RAM）。存储器530也可用于存储程序代码和数据，以便于处理器510调用存储器530中存储的程序代码执行上述方法实施例中的部分或者全部操作步骤，或者执行上述设备实施例中的相应功能。此外，计算设备500可能包含相比于图5展示的更多或者更少的组件，或者有不同的组件配置方式。
总线540可以是快捷***部件互连标准（peripheral component interconnectexpress，PCIe）总线，或扩展工业标准结构（extended industry standard architecture，EISA）总线、统一总线（unified bus，Ubus或UB）、计算机快速链接（compute express link，CXL）、缓存一致互联协议（cache coherent interconnect for accelerators，CCIX）等。总线540可以分为地址总线、数据总线、控制总线等。总线540除包括数据总线之外，还可以包括电源总线、控制总线和状态信号总线等。但是为了清楚说明起见，图5中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
本领域内的技术人员应明白，本申请的实施例可提供为方法、***、或计算机程序产品。本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。本申请实施例可以全部或部分地通过软件、硬件、固件或其他任意组合来实现。当使用软件实现时，上述实施例可以全部或部分地以计算机程序产品的形式实现。本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质上实施的计算机程序产品的形式。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载或执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以为通用计算机、专用计算机、计算机网络、或者其他可编程装置。计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线（例如同轴电缆、光纤、数字用户线）或无线（例如红外、无线、微波等）方式向另一个网站站点、计算机、服务器或数据中心进行传输。计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集合的服务器、数据中心等数据存储设备。可用介质可以是磁性介质（如软盘、硬盘、磁带）、光介质、或者半导体介质。半导体介质可以是固态硬盘，也可以是随机存取存储器，闪存，只读存储器，可擦可编程只读存储器，电可擦可编程只读存储器，寄存器或任何其他形式的合适存储介质。
本申请是参照根据本申请实施例的方法、设备（***）、和计算机程序产品的流程图和/或方框图来描述。可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其它实施例的相关描述。显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请实施例的精神和范围。本申请实施例方法中的步骤可以根据实际需要进行顺序调整、合并或删减；本申请实施例***中的模块可以根据实际需要进行划分、合并或删减。如果本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (14)
1.一种基于开环控制的闭环稳定性的校正方法，其特征在于，所述校正方法包括：
校正第一环路***在开环状态下的第一环路带宽，其中，所述第一环路***的主环路包括鉴相器、电荷泵和生成器，所述鉴相器用于当所述第一环路***在所述开环状态下时基于第一输入信号频率生成第一电荷泵电流，所述电荷泵用于当所述第一环路***在所述开环状态下时基于所述第一电荷泵电流生成第一控制电压信号，所述生成器用于当所述第一环路***在所述开环状态下时基于所述第一控制电压信号生成第一时钟信号，当所述第一环路***在所述开环状态下时所述第一时钟信号不被反馈到所述鉴相器；
基于相位裕度，确定零点频率相对于所述第一环路带宽的第一比值和极点频率相对于所述第一环路带宽的第二比值；
基于所述第一比值和参考电容值校正零点电容的电容值，以及基于所述第二比值和所述参考电容值校正极点电容的电容值，其中，所述零点电容和所述极点电容并行连接于所述电荷泵和所述生成器之间，开关电容电路或者参考电阻串行连接于所述零点电容和所述主环路之间，所述开关电容电路按照所述第一输入信号频率与所述参考电阻等效，所述参考电容值是所述开关电容电路的电容值,
所述鉴相器还用于当所述第一环路***在闭环状态下时基于第二输入信号频率和第二时钟信号的频率生成第二电荷泵电流，所述电荷泵用于当所述第一环路***在所述闭环状态下时基于所述第二电荷泵电流生成第二控制电压信号，所述生成器用于当所述第一环路***在所述闭环状态下时基于所述第二控制电压信号生成第三时钟信号，所述第二时钟信号与所述第三时钟信号相同或者是对所述第三时钟信号分频得到。
2.根据权利要求1所述的校正方法，其特征在于，所述第一输入信号频率与所述第二输入信号频率相同或者不同。
3.根据权利要求1所述的校正方法，其特征在于，所述开关电容电路串行连接于所述零点电容和所述主环路之间，所述开关电容电路包括第一开关、第二开关和第一电容，所述第一电容的电容值是所述参考电容值，所述第一开关和所述第二开关串行连接于所述零点电容和所述主环路之间，所述第一电容的一端接地，所述第一电容的另一端连接于所述第一开关和所述第二开关之间。
4.根据权利要求3所述的校正方法，其特征在于，用于控制所述第一开关的第一开关控制信号的频率和用于控制所述第二开关的第二开关控制信号的频率均是所述第一输入信号频率，并且，所述第一开关控制信号与所述第二开关控制信号相位相反。
5.根据权利要求1所述的校正方法，其特征在于，所述参考电阻串行连接于所述零点电容和所述主环路之间，所述参考电阻是物理电阻。
6.根据权利要求1所述的校正方法，其特征在于，当所述第一环路带宽的优先级高于所述相位裕度的优先级时，所述参考电阻串行连接于所述零点电容和所述主环路之间并且所述参考电阻是物理电阻；当所述第一环路带宽的优先级低于所述相位裕度的优先级时，所述开关电容电路串行连接于所述零点电容和所述主环路之间。
7.根据权利要求1所述的校正方法，其特征在于，所述生成器是压控振荡器。
8.根据权利要求7所述的校正方法，其特征在于，所述第一环路带宽是基于所述压控振荡器的增益和所述第一电荷泵电流的电流值校正。
9.根据权利要求8所述的校正方法，其特征在于，校正所述第一环路带宽对所述零点电容的电容值和所述极点电容的电容值均不敏感。
10.根据权利要求1所述的校正方法，其特征在于，所述参考电容值是通过逐次比较逻辑算法或者闭环测试算法确定的按照所述第一输入信号频率与所述参考电阻等效的所述开关电容电路的电容值。
11.根据权利要求1所述的校正方法，其特征在于，所述参考电阻串行连接于所述零点电容和所述主环路之间，并且，所述第一输入信号频率相对于所述第一环路带宽是超高频。
12.根据权利要求1至11中任一项所述的校正方法，其特征在于，所述第一环路***是锁相环。
13.一种计算机设备，其特征在于，所述计算机设备包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现根据权利要求1至12中任一项所述的方法。
14.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机指令，当所述计算机指令在计算机设备上运行时使得所述计算机设备执行根据权利要求1至12中任一项所述的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410021917.3A CN117544164B (zh) | 2024-01-08 | 2024-01-08 | 基于开环控制的闭环稳定性的校正方法、设备及介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410021917.3A CN117544164B (zh) | 2024-01-08 | 2024-01-08 | 基于开环控制的闭环稳定性的校正方法、设备及介质 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117544164A CN117544164A (zh) | 2024-02-09 |
| CN117544164B true CN117544164B (zh) | 2024-04-09 |
Family
ID=89796194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410021917.3A Active CN117544164B (zh) | 2024-01-08 | 2024-01-08 | 基于开环控制的闭环稳定性的校正方法、设备及介质 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117544164B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102089980A (zh) * | 2008-01-07 | 2011-06-08 | 高通股份有限公司 | 用于校准锁相环路(pll)的环路带宽的***和方法 |
| CN204886924U (zh) * | 2015-07-29 | 2015-12-16 | 深圳市科利通电子有限公司 | 一种具有初始相位同步功能的频率综合器 |
| CN113300705A (zh) * | 2021-07-27 | 2021-08-24 | 深圳比特微电子科技有限公司 | 锁相环电路和信号处理设备 |
| CN116647234A (zh) * | 2023-05-26 | 2023-08-25 | 西安紫光国芯半导体股份有限公司 | 一种锁相环电路、芯片以及模组设备 |
| CN117097329A (zh) * | 2023-10-09 | 2023-11-21 | 芯耀辉科技有限公司 | 一种数字信号处理方法及*** |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002416B2 (en) * | 2004-06-29 | 2006-02-21 | Micrel, Inc. | Circuit for driving a voltage controlled oscillator for frequency modulation |
| TWI533614B (zh) * | 2013-12-04 | 2016-05-11 | 瑞昱半導體股份有限公司 | 具有迴路頻寬校正功能的鎖相迴路裝置及其方法 |
| EP2903164B1 (en) * | 2014-01-31 | 2016-08-24 | Hittite Microwave LLC | Apparatus and methods for phase-locked loops with soft transition from holdover to reacquiring phase lock |
-
2024
- 2024-01-08 CN CN202410021917.3A patent/CN117544164B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102089980A (zh) * | 2008-01-07 | 2011-06-08 | 高通股份有限公司 | 用于校准锁相环路(pll)的环路带宽的***和方法 |
| CN204886924U (zh) * | 2015-07-29 | 2015-12-16 | 深圳市科利通电子有限公司 | 一种具有初始相位同步功能的频率综合器 |
| CN113300705A (zh) * | 2021-07-27 | 2021-08-24 | 深圳比特微电子科技有限公司 | 锁相环电路和信号处理设备 |
| CN116647234A (zh) * | 2023-05-26 | 2023-08-25 | 西安紫光国芯半导体股份有限公司 | 一种锁相环电路、芯片以及模组设备 |
| CN117097329A (zh) * | 2023-10-09 | 2023-11-21 | 芯耀辉科技有限公司 | 一种数字信号处理方法及*** |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117544164A (zh) | 2024-02-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10425070B2 (en) | Systems and methods involving lock-loop circuits, clock signal alignment, phase-averaging feedback clock circuitry | |
| US20130154695A1 (en) | Phase lock loop with adaptive loop bandwidth | |
| TWI596905B (zh) | 用於控制數位式鎖相迴路中之溫度及電源供應電壓漂移的裝置及系統 | |
| US8305121B1 (en) | High-performance memory interface circuit architecture | |
| US20210320652A1 (en) | Duty cycle correction system and low dropout (ldo) regulator based delay-locked loop (dll) | |
| US7518423B2 (en) | Digital DLL circuit for an interface circuit in a semiconductor memory | |
| US10573272B2 (en) | Device, method and system for providing a delayed clock signal to a circuit for latching data | |
| US9306577B2 (en) | Supply voltage drift insensitive digitally controlled oscillator and phase locked loop circuit | |
| WO2020005432A1 (en) | Device, method and system for on-chip generation of a reference clock signal | |
| CN116795765B (zh) | 一种用于高速数据传输的数据对齐方法及装置 | |
| CN117097329B (zh) | 一种数字信号处理方法及*** | |
| CN115312092B (zh) | 门控数据选通信号生成电路及其信号生成方法和装置 | |
| CN117544164B (zh) | 基于开环控制的闭环稳定性的校正方法、设备及介质 | |
| US11592860B2 (en) | Clock generator for reducing power and system on chip including the same | |
| CN116248542B (zh) | 一种用于数字通信中抖动容限测试的装置、方法及*** | |
| CN116149243B (zh) | 一种高精度时序控制方法及装置 | |
| US20230327676A1 (en) | Ultra-low power instant lock phase lock loop (pll) | |
| CN116896375A (zh) | 超低功率即时锁定锁相环（pll） | |
| BR112017025196B1 (pt) | Aparelho e método para ser usado em um circuito integrado para controle de circuito fechado | |
| CN113037280B (zh) | 一种基于锁相环的带宽校准方法及电路 | |
| CN118133754B (zh) | 用于延迟锁定回路的时序库生成方法、计算机设备及介质 | |
| CN117526932B (zh) | 一种时钟信号生成方法及装置 | |
| EP2647127A1 (en) | Phase-locked loop control voltage determination | |
| US9571111B1 (en) | System and method to speed up PLL lock time on subsequent calibrations via stored band values | |
| US9337851B2 (en) | Phase locked loop circuit equipped with unity gain bandwidth adjustment |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |