JP5834189B2 - 半導体装置の製造方法 - Google Patents

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Description

本開示は、半導体装置の製造方法、特に、多層配線構造の製造方法に関する。
近年、半導体集積回路素子の微細化に伴い、素子間及び素子内を結ぶ配線の間隔が狭くなってきている。このため、配線間の容量が増加し、信号の伝搬速度が低下するという課題が顕在化している。そこで、誘電率が低いシリコンオキシカーバイド（ＳｉＯＣ）膜等を絶縁膜として用いることにより、配線間の容量を低減する方法が盛んに検討されている。
一般的に、ＳｉＯＣ膜は、加工に伴う変質が起こりやすい。このため、従来のレジストマスクを用いる方法に代えて、窒化チタン（ＴｉＮ）膜等からなるハードマスクを用いて加工を行う方法が提案されている（例えば、特許文献１を参照。）。
特開２００３−１００８７１号公報
しかしながら、本願発明者らが鋭意検討を重ねたところ、従来のハードマスクを用いる半導体装置の製造方法には、次のような問題があることが明らかとなった。半導体装置の微細化及び層間絶縁膜の低誘電率化を進めた場合、ハードマスクにより生じる応力のため、層間絶縁膜からなる分離部が変形しやすくなる。このため、配線用導電材料を配線溝へ埋め込む際に埋め込み不良が発生しやすくなり、その結果、半導体装置の歩留まり及び信頼性が低下する。
本開示は、層間絶縁膜からなる分離部の変形を抑制し、配線用導電材料の埋め込み不良が生じにくい半導体装置の製造方法を実現できるようにすることを目的とする。
例示する第１の半導体装置の製造方法は、基板上に層間絶縁膜を形成する工程（ａ）と、層間絶縁膜の上に第１のハードマスク形成膜を形成する工程（ｂ）と、第１のハードマスク形成膜に配線溝パターンを転写することにより、第１のハードマスク形成膜からなる第１のハードマスクを形成する工程（ｃ）と、第１のハードマスクを用いて層間絶縁膜をエッチングすることにより、層間絶縁膜に配線溝を形成する工程（ｄ）とを備え、工程（ｂ）において、第１のハードマスク形成膜を圧縮応力が０Ｐａ以上且つ１０００ＭＰａ以下の範囲内となるように形成する。
第１の半導体装置の製造方法において、工程（ｂ）は、第１のハードマスク形成膜を熱処理する工程（ｂ１）を含んでいればよい。この場合において、工程（ｂ１）は、窒素雰囲気において、１００℃以上且つ４００℃以下の温度で熱処理を行う工程を含むことが好ましい。
第１の半導体装置の製造方法において、工程（ｂ）は、第１のハードマスク形成膜をプラズマ処理する工程（ｂ２）を含んでいてもよい。この場合において、工程（ｂ２）は、水素（Ｈ2）及び酸素（Ｏ2）を含む雰囲気において、１００℃以上且つ４００℃以下の温度でプラズマ処理を行う工程を含むことが好ましい。
第１の半導体装置の製造方法は、工程（ｂ）よりも前に、クールダウンを行う工程をさらに備えていてもよい。
第１の半導体装置の製造方法において、第１のハードマスク形成膜は、金属膜又は金属化合物膜からなることが好ましい。
第１の半導体装置の製造方法において、工程（ｂ）は、有機金属化合物を用いた化学気相堆積法又は原子層堆積法により第１のハードマスク形成膜を形成する工程を含んでいてもよい。
この場合において、工程（ｂ）は、反応性物理気相堆積法により第１のハードマスク形成膜を形成する工程を含んでいてもよい。
この場合において、第１のハードマスク形成膜はＴｉＮからなり、工程（ｂ）は、Ｎ2モル分率が０．３５以上で且つ０．７５以下の条件において反応性物理気相堆積法を行う工程を含んでいてもよい。
また、第１のハードマスク形成膜はＴｉＮからなり、工程（ｂ）は、ターゲット印加電力が０．５ＫＷ以上且つ７ＫＷ以下の条件において反応性物理気相堆積法を行うる工程を含んでいてもよい。
また、第１のハードマスク形成膜はＴｉＮからなり、工程（ｂ）は、チャンバ内圧力が１５ｍＴｏｒｒ以上且つ１５０ｍＴｏｒｒ以下の条件において反応性物理気相堆積法を行う工程を含んでいてもよい。
また、第１のハードマスク形成膜はＴｉＮからなり、工程（ｂ）は、堆積温度が２５℃以上且つ２００℃以下の条件において反応性物理気相堆積法を実施する工程を含んでいてもよい。
第１の前半導体装置の製造方法において、工程（ｂ）は、第１のハードマスク形成膜の上に第２のハードマスク形成膜を積層する工程を含み、工程（ｃ）において、第１のハードマスク形成膜及び第２のハードマスク形成膜に配線溝パターンを転写することにより、第１のハードマスク形成膜からなる第１のハードマスク及び第２のハードマスク形成膜からなる第２のハードマスクを形成し、工程（ｄ）において、第１のハードマスク及び第２のハードマスクを用いて層間絶縁膜をエッチングすることにより、層間絶縁膜に配線溝を形成してもよい。
第１の半導体装置の製造方法において、第１のハードマスク形成膜の結晶サイズは、第２のハードマスク形成膜の結晶サイズより小さいことが好ましい。
第１の半導体装置の製造方法において、第２のハードマスク形成膜の圧縮応力は、第１のハードマスク形成膜の圧縮応力よりも大きいことが好ましい。
第１の半導体装置の製造方法において、第２のハードマスク形成膜の密度は、第１のハードマスク形成膜の密度よりも大きいことが好ましい。
第１の半導体装置の製造方法において、第２のハードマスク形成膜の密度は、４．５ｇ／ｃｍ3以上且つ５．３ｇ／ｃｍ3以下であることが好ましい。
第１の半導体装置の製造方法において、工程（ｄ）よりも後の工程において、第２のハードマスクは完全に除去されているか又は５ｎｍ以下であることが好ましい。
第１の半導体装置の製造方法において、第１のハードマスク形成膜の反射率及び消衰係数は、それぞれ第２のハードマスク形成膜の反射率及び消衰係数と実質的に等しいことが好ましい。
第１の半導体装置の製造方法において、第１のハードマスク形成膜及び第２のハードマスク形成膜は、同一元素から形成されていてもよい。
第１の半導体装置の製造方法において、第１のハードマスク形成膜及び第２のハードマスク形成膜は、金属膜又は金属化合物膜からなることが好ましい。
例示する第２の半導体装置の製造方法は、基板上に層間絶縁膜を形成する工程（ａ）と、層間絶縁膜の上に、第１のハードマスク形成膜及び第２のハードマスク形成膜をこの順で積層する工程（ｂ）と、第１のハードマスク形成膜及び第２のハードマスク形成膜に配線溝パターンを転写することにより、第１のハードマスク形成膜からなる第１のハードマスク及び第２のハードマスク形成膜からなる第２のハードマスクを形成する工程（ｃ）と、第１のハードマスク及び第２のハードマスクを用いて層間絶縁膜をエッチングすることにより、層間絶縁膜に配線溝を形成する工程（ｄ）とを備え、工程（ｂ）において、第１のハードマスク形成膜の結晶サイズは第２のハードマスク形成膜の結晶サイズより小さくなるように形成されている。
第１及び第２の半導体装置の製造方法は、工程（ｄ）よりも後に、配線溝内に導電材料からなる配線を形成する工程（ｅ）をさらに備えていてもよい。この場合において、導電材料はＣｕを含むことが好ましい。
第１及び第２の半導体装置の製造方法において、工程（ｄ）は、層間絶縁膜を含む分離部を介して互いに隣り合うように配置された少なくとも３つの配線溝を形成する工程を含んでいてもよい。
第１及び第２の半導体装置の製造方法において、層間絶縁膜は、比誘電率が２．５であるシリコンオキシカーバイド膜と比誘電率が３．０であるシリコンオキシカーバイド膜との積層膜を含んでいてもよい。
例示する第３の半導体装置の製造方法は、基板上に層間絶縁膜を形成する工程（ａ）と、層間絶縁膜上にハードマスク形成膜を形成する工程（ｂ）と、ハードマスク形成膜に熱処理又はプラズマ処理を実施する工程（ｃ）と、工程（ｃ）よりも後に、ハードマスク形成膜に配線溝パターンを転写することにより、ハードマスク形成膜からなるハードマスクを形成する工程（ｄ）と、ハードマスクを用いて層間絶縁膜をエッチングすることにより、層間絶縁膜に配線溝を形成する工程（ｅ）とを備えている。
本開示の半導体装置の製造方法によれば、半導体装置が微細化されても、多層配線構造における層間絶縁膜からなる分離部の変形を抑制して配線用導電材料の埋め込み不良を防止できる。その結果、半導体装置の歩留まり及び信頼性を改善できる。
図１（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図２（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図３（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図４（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図５（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置における応力評価のための評価パターンを示し、（ａ）は平面図であり、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面図である。 図６は、第１の実施形態に係る半導体装置における応力と分離部の変形量との関係を示す図である。 図７は、第１の実施形態に係る半導体装置の製造方法におけるＴｉＮ膜形成時のＮ2流量と応力との関係図である。 図８は、ＰＶＤ法により堆積したＴｉＮ膜の結晶性をＸＲＤにより評価した結果を示す図である。 図９（ａ）〜（ｃ）は、ＰＶＤ法により堆積したＴｉＮ膜のＴＥＭ像であり、（ｄ）〜（ｆ）はそれぞれ（ａ）〜（ｃ）における結晶の状態を模式的に示した図である。 図１０は、ＰＶＤ法により堆積したＴｉＮ膜の元素濃度をＸＰＳにより評価した結果を示す図である。 図１１は、第１の実施形態に係る半導体装置の製造方法におけるＴｉＮ膜形成時のターゲット印加電圧と応力との関係図である。 図１２（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図１３（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図１４（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図１５（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図１６は、第２の実施形態に係る半導体装置における配線パターンの寸法ばらつきを示す図である。 図１７は、第２の実施形態に係る半導体装置における各金属膜の反射率を示す図である。 図１８は、第２の実施形態に係る半導体装置における各金属膜の消衰係数を示す図である。 図１９は、第２の実施形態に係る半導体装置における各金属膜の各変形例に係る特徴を示す図である。 図２０（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図２１（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図２２（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図２３（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図２４は、成膜直後の金属膜と改質後の金属膜との膜ストレスを比較して示す図である。 図２５は、クールダウンの有無による金属膜の膜ストレスを比較して示す図である。 図２６は、成膜直後の金属膜と改質後の金属膜との膜ストレスを比較して示す図である。 図２７（ａ）〜（ｃ）は、半導体装置の製造方法の問題点を評価するために用いた製造方法を示す工程断面図である。 図２８（ａ）〜（ｃ）は、半導体装置の製造方法の問題点を評価するために用いた製造方法を示す工程断面図である。 図２９（ａ）〜（ｃ）は、半導体装置の製造方法の問題点を評価するために用いた製造方法を示す工程断面図である。 図３０は、半導体装置の製造方法の問題点を評価するために用いた製造方法を示す工程断面図である。 図３１は、ＴｉＮ膜の応力を測定した結果を示す図である。 図３２（ａ）〜（ｄ）は、応力の大小による分離部の変形を比較して示し、（ａ）及び（ｂ）は平面図であり、（ｃ）及び（ｄ）はそれぞれ（ａ）のXXXIIａ−XXXIIａ線及び（ｂ）のXXXIIｂ−XXXIIｂ線における断面図である。 図３３（ａ）及び（ｂ）はそれぞれ、図２８（ｂ）及び図２９（ｂ）の工程において半導体基板の表面をＳＥＭにより観察した結果を示す図であり、（ｃ）は（ｂ）の拡大図である。 図３４は、図２９（ｃ）の工程において図３３に対応する領域の観察を行った断面ＴＥＭ像を示す図である。 図３５は、図３０の工程において図３３に対応する領域の観察を行ったＳＥＭ像を示す図である。 図３６は、埋め込み不良が発生しやすい構造を示す図である。 図３７（ａ）及び（ｂ）は、図２９（ｂ）の工程における応力シミュレーションの条件及び結果を示し、（ａ）は斜視図であり、（ｂ）は（ａ）のXXXVIIｂ−XXXVIIｂ線における断面図である。
まず、本願発明者らが見出した、多層配線構造を有する半導体装置の製造方法において生じる問題について説明する。
問題点を評価するために用いた多層配線構造を有する半導体装置の製造方法は以下の通りである。まず、図２７（ａ）に示すように、半導体基板（図示せず）の表面に絶縁膜１を堆積した後、フォトリソグラフィー及びドライエッチングにより絶縁膜１の内部に配線溝２を形成する。
次に、図２７（ｂ）に示すように、絶縁膜１の表面及び配線溝２の内部にバリア膜３及び銅（Ｃｕ）膜４を堆積した後、配線溝２からはみ出したバリア膜３及びＣｕ膜４を化学機械研磨（ＣＭＰ：Chmical Mechanical Polishing）により除去する。これにより、配線溝２内におけるバリア膜３及びＣｕ膜４からなる下層配線５が形成される。
次に、図２７（ｃ）に示すように、絶縁膜１及び下層配線５の表面に、炭化ケイ素（ＳｉＣ）膜６、シリコンオキシカーバイド（ＳｉＯＣ）膜７、酸化シリコン（ＳｉＯ2）膜８、及び窒化チタン（ＴｉＮ）膜９を順に堆積する。
次に、図２８（ａ）に示すように、ＴｉＮ膜９の表面にレジスト１０を堆積した後、リソグラフィーによりレジスト１０に配線溝パターン１１を転写する。
次に、図２８（ｂ）に示すように、レジスト１０をマスクとしてＴｉＮ膜９をエッチングした後、レジスト１０を除去する。
次に、図２８（ｃ）に示すように、ＳｉＯ2膜８及びＴｉＮ膜９の表面にレジスト１２を堆積した後、リソグラフィーによりレジスト１２にビアパターン１３を転写する。
次に、図２９（ａ）に示すように、レジスト１２をマスクとしてＳｉＯ2膜８及びＳｉＯＣ膜７をエッチングした後、レジスト１２を除去する。
次に、図２９（ｂ）に示すように、ＴｉＮ膜９をマスクとしてＳｉＯ2膜８、ＳｉＯＣ膜７及びＳｉＣ膜６をエッチングすることにより、配線溝１４及びビアホール１５を形成する。この場合のＴｉＮ膜９のように、レジスト以外の材料で形成されているマスクを一般的に「ハードマスク」と呼ぶ。
次に、図２９（ｃ）に示すように、ＴｉＮ膜９の表面、配線溝１４の内部及びビアホール１５の内部に、バリア膜１６及びＣｕ膜１７を順に堆積する。
次に、図３０に示すように、Ｃｕ膜１７とバリア膜１６のうち配線溝１４からはみ出した部分、及び、ＴｉＮ膜９とＳｉＯ2膜８をＣＭＰにより除去する。これにより、配線溝１４内におけるバリア膜１６及びＣｕ膜１７からなる上層配線１８、及びビアホール１５内におけるバリア膜１６及びＣｕ膜１７からなるビア１９が形成される。
図３１は、図２７（ｃ）の工程で堆積されるＴｉＮ膜９の応力を測定した結果を示している。図３１に示すように、ＴｉＮ膜９は非常に高い圧縮応力（−１４００ＭＰａ程度）を有していることが明らかとなった。ＴｉＮ膜９が圧縮応力を有している状態とは、ＴｉＮ膜９が、ＳｉＯＣ膜７又はＳｉＯ2膜８から受ける外力により、平衡状態よりも縮んでいる状態である。言い換えると、ＴｉＮ膜９自体がこの外力に対抗して膨張して、ＳｉＯＣ膜７又はＳｉＯ2膜８を変形させるポテンシャルを有している状態である。このように、ＴｉＮ膜９に非常に高い圧縮応力が存在すると、半導体装置の製造工程において、パターン形成等に大きな影響を与えることが懸念される。
ＴｉＮ膜９のひずみεは、［ヤング率Ｅ］＝［応力σ］／［ひずみε］の関係式を利用して求めることができる。ＴｉＮ膜９のヤング率Ｅを、文献値に基づいて３００ＧＰａとすると、圧縮応力σが−１４００ＭＰａの場合の歪みεは、［ひずみε］＝［応力σ（−１４００ＭＰａ）］／［ヤング率Ｅ（３００ＧＰａ）］により、−０．００４６となる。つまり、図２７（ｃ）の工程において堆積されるＴｉＮ膜９は、ストレスが０の場合における基準値から０．４６％縮小している。従って、ＴｉＮ膜９に生じている圧縮応力を緩和するためには、ＴｉＮ膜９の膜厚方向と垂直な方向にＴｉＮ膜９を０．４６％膨張させる必要がある。
次に、ＴｉＮ膜９の圧縮応力が、半導体装置の製造工程におけるパターン形成に与える影響について説明する。図３２（ａ）〜（ｄ）は、半導体装置において配線溝１４ａ〜１４ｃに隣接して分離部２０ａ〜２０ｃが形成されており、このうち、配線溝１４ａと分離部２０ａ、配線溝１４ｂと分離部２０ｂ、及び配線溝１４ｃと分離部２０ｃが、それぞれ隣接するように配置されている部分を示している。また、分離部２０ｂは設計ルールで許容された最小の幅（例えば６０ｎｍ）で形成され、分離部２０ａ及び分離部２０ｃはそれより広い幅（例えば３００ｎｍ）で形成されている。
半導体装置におけるこのような構造部分において、ＴｉＮ膜９の圧縮応力が小さい場合は、図３２（ａ）及び（ｃ）に示すように、分離部２０ｂは正常に形成されている。しかし、ＴｉＮ膜９の圧縮応力が大きい場合は、図３２（ｂ）及び（ｄ）に示すように、分離部２０ａ及び２０ｃにおけるＴｉＮ膜９は、矢印２０Ｓで示す通り、配線溝１４ａ及び１４ｃが延伸する図面の上下方向に大きく膨張し、圧縮応力を緩和しようとする。このような膨張の影響により、矢印２０Ｔで示す通り、分離部２０ｂは配線溝１４ｂの内側に向かって変形するため、配線溝１４ｂの寸法が縮小し、配線溝１４ｂの寸法が設定値より小さく仕上がる。従って、図２９（ｃ）の工程において、Ｃｕ膜１７の埋め込み不良が発生し、その結果、半導体装置の歩留まり及び信頼性が低下する。
図３３〜図３５は、これらの課題を実際に確認した例を示している。図３３（ａ）及び（ｂ）は、それぞれ図２８（ｂ）及び図２９（ｂ）の工程において、半導体基板の表面を走査型電子顕微鏡（ＳＥＭ）により観察した結果を示している。また、図３３（ｃ）は（ｂ）の２３ｒの部分を拡大して示している。図３３（ａ）に示すように、図２８（ｂ）の工程で観察を行ったＳＥＭ像においては、各部位の形状の端部（白く観察される部分）の太さはほぼ一定である。一方、図３３（ｂ）及び（ｃ）に示すように図２９（ｂ）の工程で観察を行ったＳＥＭ像においては、特定の領域２３ｒにおける分離部２０において、その端部（白く観察される部分の幅）が拡大していることが分かる。
図３４は、図３３において観察された端部の拡大の原因を調査するため、図２９（ｃ）の工程において図３３に対応する領域の観察を行った断面の透過型電子顕微鏡（ＴＥＭ）像を示している。図３４から分かるように、ＴｉＮ膜９の圧縮応力により分離部２０ｂが内側に傾くように変形している。図３３において観察された端部の拡大は、分離部２０ｂの変形により配線溝１４の側壁が上方から観察しやすくなった結果であると考えられる。
図３５（ａ）及び（ｂ）は、それぞれ図２９（ｂ）及び図３０の工程において図３３に対応する領域の観察を行ったＳＥＭ像を示している。図３５（ｂ）から分かるように、分離部２０ｂの変形が発生した部分において、Ｃｕ膜１７の埋め込み不良が発生し、ボイドが発生している。
さらに、本願発明者らは、製造工程中における半導体装置を詳細に調べ、Ｃｕ膜１７の埋め込み不良が発生する条件について検討した。まず、Ｃｕ膜１７の埋め込み不良は、ＳｉＯＣ膜７を比誘電率ｋが２．５のＳｉＯＣ膜と比誘電率ｋが３．０のＳｉＯＣ膜とをこの順に積層した膜を用いた場合に発生した。一方、比誘電率ｋが３．０のＳｉＯＣ膜を単層で用いた場合には発生しなかった。これは、比誘電率ｋが２．５のＳｉＯＣ膜のヤング率は８ＭＰａであるのに対し、比誘電率ｋが３．０のＳｉＯＣ膜のヤング率は２０ＭＰａであり、後者に比べて前者の方が変形しやすいためであると考えられる。つまり、Ｃｕ膜１７の埋め込み不良はＳｉＯＣ膜の低誘電率化に伴って発生するものであると言える。
また、図３５（ａ）及び（ｂ）の比較から明らかなように、図３０の工程後に、Ｃｕ膜１７には埋め込み不良、つまり、ボイドが発生した。より具体的に検討したところ、図２９（ｂ）の工程後に図３６に示すような構造となっている領域において、Ｃｕ膜１７の埋め込み不良が発生することが明らかとなった。図３６に示す構造は、設計ルールの最小の幅（Ｌ）で設計された配線溝１４ｄ（１）と、それ以上の幅の配線溝１４ｄ（２）とを含む配線溝１４ｄと、配線溝１４ｄ（１）を挟むように配線溝１４ｄ（１）から距離Ｌだけ離れた位置に配置された配線溝１４ｅ及び配線溝１４ｆと、配線溝１４ｅ又は配線溝１４ｆに隣接し、配線溝１４ｄの延伸方向と平行な方向に２０Ｌ以上の長さを有する分離部２０ｄとを含んでいる。このような構造において埋め込み不良が発生するのは、分離部２０ｄが配線溝１４ｄの延伸方向と平行な方向に膨張して、配線溝１４ｄ（１）と配線溝１４ｅとの間の分離部２０ｅ、又は配線溝１４ｄ（１）と配線溝１４ｆとの間の分離部２０ｆを変形させるためであると考えられる。
埋め込み不良は、図３６に示すように、配線溝１４ｅ及び配線溝１４ｆの長さが２０Ｌ以下である場合に特に発生しやすいことが判明した。これは、分離部２０ｅ又は分離部２０ｆの曲率半径が大きくなり、応力集中が顕著となることにより、分離部２０ｅ及び分離部２０ｆの変形が大きくなるためであると考えられる。
但し、設計ルールの最小の幅（Ｌ）が６０ｎｍよりも大きい半導体装置の構造においては、Ｃｕ膜１７の埋め込み不良は発生せず、設計ルールの最小の幅（Ｌ）が６０ｎｍ以下の半導体装置の構造においては、Ｃｕ膜１７の埋め込み不良が発生する。このことから、Ｌの値が小さくなると、分離部２０ｅ又は分離部２０ｆの変形の影響を大きく受けて、Ｃｕ膜１７の埋め込みが困難となると考えられる。従って、Ｃｕ膜の埋め込み不良は、半導体装置の微細化に伴って顕著になると考えられる。
このような分離部の変形による埋め込み不良の問題は、応力シミュレーションによっても再現されることを確認している。図３７（ａ）及び（ｂ）は、図２９（ｂ）の工程における応力シミュレーションの条件及び結果を示している。図３７（ａ）及び（ｂ）から分かるように、ＴｉＮ膜９の圧縮応力によって中央の２つの分離部２０が変形（応力印加による表示色変化に対応）し、配線溝１４が縮小する現象が再現されている。シミュレーション条件を適切に設定することにより、任意の形状に対してこの現象が再現可能である。
これらの検討結果に基づいた埋め込み不良が生じにくい半導体装置の製造方法について、実施形態により説明する。なお、以下の各実施形態は、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野における当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。
（第１の実施形態）
以下に、第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
まず、図１（ａ）に示すように、半導体基板（図示せず）の表面に絶縁膜１０１を堆積した後、フォトリソグラフィー及びドライエッチングにより絶縁膜１０１の内部に配線溝１０２を形成する。
次に、図１（ｂ）に示すように、絶縁膜１０１表面及び配線溝１０２内部にバリア膜１０３及び銅（Ｃｕ）膜１０４を順に堆積した後、配線溝１０２からはみ出したバリア膜１０３及びＣｕ膜１０４をＣＭＰにより除去する。これにより、配線溝１０２内におけるバリア膜１０３及びＣｕ膜１０４からなる下層配線１０５が形成される。
次に、図１（ｃ）に示すように、絶縁膜１０１及び下層配線１０５の上に、下層の層間絶縁膜として炭化ケイ素（ＳｉＣ）膜１０６、上層の層間絶縁膜としてシリコンオキシカーバイド（ＳｉＯＣ）膜１０７、下層のハードマスク形成膜として酸化シリコン（ＳｉＯ2）膜１０８及び上層のハードマスク形成膜として金属膜１０９をこの順に堆積する。なお、本実施形態では、ＳｉＣ膜１０６として、炭化窒化シリコン（ＳｉＣＮ）膜及び酸化炭化シリコン（ＳｉＣＯ）膜をこの順に積層した膜を用いている。また、ＳｉＯＣ膜１０７として、比誘電率ｋの値が２．５のＳｉＯＣ膜と比誘電率ｋの値が３．０のＳｉＯＣ膜とをこの順に積層した膜を用いている。ＳｉＯＣ膜１０７を構成する膜の比誘電率ｋの値は、先に説明したＣｕ膜の埋め込み不良が発生する条件に該当する値となっている。また、ハードマスク形成膜である金属膜１０９として、圧縮応力が６００ＭＰａのＴｉＮ膜を用いている。なお、金属膜１０９の望ましい形態については、後に詳しく説明する。
次に、図２（ａ）に示すように、金属膜１０９の表面にレジスト１１０を堆積した後、リソグラフィーにより、レジスト１１０に配線溝パターン１１１を転写する。本実施形態では、レジスト１１０として、下層のＢＡＲＣ（Bottom Anti Reflection Coating）及び上層のレジストからなる２層レジストを用いている。また、設計ルールとして、配線溝パターン１１１の最小幅及び最小間隔を６０ｎｍに設定している。
次に、図２（ｂ）に示すように、レジスト１１０をマスクに用いて金属膜１０９をエッチングした後、レジスト１１０を除去する。
次に、図２（ｃ）に示すように、ＳｉＯ2膜１０８及び金属膜１０９の表面にレジスト１１２を堆積した後、リソグラフィーにより、レジスト１１２にビアパターン１１３を転写する。なお、本実施形態では、レジスト１１２として、下層レジスト、ＳｉＯ2層及び上層レジストからなる３層レジストを用いている。
次に、図３（ａ）に示すように、レジスト１１２をマスクに用いてＳｉＯ2膜１０８及びＳｉＯＣ膜１０７をエッチングした後、図３（ｂ）に示すように、レジスト１１２を除去する。
次に、図３（ｃ）に示すように、パターニングした金属膜１０９をハードマスクとしてＳｉＯ2膜１０８、ＳｉＯＣ膜１０７及びＳｉＣ膜１０６をエッチングすることにより、配線溝１１４及びビアホール１１５を形成する。
次に、図４（ａ）に示すように、金属膜１０９の表面、配線溝１１４の内部、ビアホール１１５の内部にバリア膜１１６及びＣｕ膜１１７を堆積する。
次に、図４（ｂ）に示すように、Ｃｕ膜１１７及びバリア膜１１６のうち配線溝１１４からはみ出した部分並びに金属膜１０９及びＳｉＯ2膜１０８をＣＭＰにより除去する。これにより、配線溝１１４内におけるバリア膜１１６及びＣｕ膜１１７からなる上層配線１１８及びビアホール１１５内におけるバリア膜１１６及びＣｕ膜１１７からなるビア１１９が形成される。
以下に、図１（ｃ）の工程において堆積するハードマスク形成膜である金属膜１０９について、詳しく説明する。先に説明したように、従来の半導体装置の製造方法においては、ハードマスクとなるＴｉＮ膜は非常に高い圧縮応力（−１４００ＭＰａ程度）を有しており、半導体装置の製造工程において、パターン形成等に大きな影響を与えるおそれがある。そこでまず、本実施形態に係る半導体装置の製造方法における金属膜１０９の応力の影響について検討を行った。
金属膜１０９の応力の影響については、図５（ａ）及び（ｂ）に示すような構造を用いて検討した。図５（ａ）及び（ｂ）に示すように、配線溝の延伸方向の長さが比較的長い中央部の配線溝１２１を挟むように、配線溝の延伸方向の長さが比較的短い２つの配線溝１２０が分離部１２２（金属膜１０９、ＳｉＯ2膜１０８、ＳｉＯＣ膜１０７）を挟んで配置されている。なお、図５（ａ）及び（ｂ）に示す構造部分を用いて検討した理由は、分離部の変形によるＣｕ膜の埋め込み不良が、図３２〜図３５のような半導体装置の構造部分、さらには、図３６において説明した半導体装置の構造部分において発生するからである。
検討の結果、金属膜１０９の応力が−１０００ＭＰａ〜０Ｐａ（圧縮応力として０Ｐａ以上且つ１０００ＭＰａ以下）の範囲内に存在するように設定することにより、従来の半導体装置の製造方法において生じるＣｕ膜の埋め込み不良等の問題を解決できることが明らかとなった。
図６は、本実施形態における金属膜１０９の応力と図５（ａ）及び（ｂ）に示した分離部１２２の変形量との関係を示している。図６に示すように、金属膜１０９の圧力と分離部１２２の変形量との間には直線関係が成立していることが分かる。別途、金属膜１０９の応力とＣｕ膜１１７の埋め込み不良の関係を調査したところ、圧縮応力が１４００ＭＰａの場合には、配線溝１４ｂの内部でＣｕ膜１１７の埋め込み不良が認められた（図中×印）。これに対し、圧縮応力が１０００ＭＰａの場合には、Ｃｕ膜１１７の埋め込み不良が認められなかった（図中○印）。このことから、圧縮応力が１０００ＭＰａ以下であれば、分離部１２２の変形はさらに小さくなり、Ｃｕ膜１１７の埋め込み不良は発生しないと推定される。
一方、金属膜１０９の応力が０Ｐａを超えて引張応力になると、図６のメカニズムによれば分離部１２２は反対の方向に傾くように変形すると推定される。この場合、図５（ａ）及び（ｂ）において、配線溝１２１ではなく、配線溝１２０の内部で埋め込み不良が発生することになる。図６に示す金属膜１０９の応力と分離部１２２の変形量との関係、すなわち、金属膜１０９の応力が圧縮応力であってＣｕ膜１１７の埋め込み不良が発生しない分離部１２２の変形量と同じ変形量（変形量６ａ）となる金属膜１０９の引張応力であればＣｕ膜１１７の埋め込み不良が発生しない関係が存在すると考えられる。従って、このような埋め込み不良は、金属膜１０９の応力が０Ｐａを超えて引張応力になった時点で発生すると予測される。
以上の結果から、Ｃｕ膜１１７の埋め込み不良を防止するためには、金属膜１０９の応力を０Ｐａ以上且つ１０００ＭＰａ以下の圧縮応力の範囲に設定することが望ましいことが分かる。
さらに好ましくは、分離部１２２の変形量がゼロとなるように、金属膜１０９の応力を適切に設定すればよい。図５（ａ）及び（ｂ）並びに図６の例では、金属膜１０９の圧縮応力を５００ＭＰａ強に設定することにより、分離部１２２の変形量をゼロにできることが分かる。この点を考慮して、本実施形態では、金属膜１０９として、圧縮応力が６００ＭＰａのＴｉＮ膜を用いている。なお、分離部１２２の変形量がゼロになる金属膜１０９の圧縮応力が０Ｐａではないのは、ＳｉＯＣ膜１０７及びＳｉＯ2膜１０８の応力も分離部１２２の変形に関係しているためであると考えられる。
次に、金属膜１０９の膜厚の望ましい形態について詳しく説明する。金属膜１０９は、図３（ｃ）の工程において、エッチングに用いるマスクの主体となる膜である。ここで、配線溝１１４の良好な加工形状を得るために、金属膜１０９の膜厚は、１０ｎｍ以上且つ５０ｎｍ以下の範囲内に設定することが望ましい。膜厚が１０ｎｍよりも薄いと、図３（ｃ）の工程でのエッチングに伴い、金属膜１０９が大きく変形し、配線溝１１４の幅が異常に広がるなどの不具合が発生するからである。また、膜厚が５０ｎｍよりも厚いと、図３（ｃ）の工程において、Ｃｕ膜１１７を配線溝１１４に完全に埋め込むことができなくなるか、図４（ｂ）の工程において、金属膜１０９を完全に除去できなくなるなどの不具合が発生するからである。
次に、金属膜１０９の堆積方法について詳しく説明する。第１の例として、金属膜１０９の成膜時の窒素（Ｎ2）流量をパラメータとして検討した結果について説明する。図７は、反応性スパッタ法等の反応性物理気相堆積法（ＰＶＤ：Physical Vapor Deposition）法によりＴｉＮ膜を堆積する場合におけるＮ2モル分率（＝Ｎ2流量／（Ａｒ流量＋Ｎ2流量））とＴｉＮ膜の応力との関係を調査した結果を示している。図７に示すように、Ｎ2モル分率が０．７５以下になると、ＴｉＮ膜の圧縮応力が好ましい１０００ＭＰａ以下になることが分かる。従って、金属膜１０９としては、Ｎ2モル分率を０．７５以下として反応性ＰＶＤ法を用いてＴｉＮ膜を堆積することが好ましい。また、本実施形態では、反応性ＰＶＤ法により、圧縮応力が６００ＭＰａのＴｉＮ膜を堆積している。なお、Ｎ2モル分率を低くするとＴｉＮ膜の応力が低下するのは、ＴｉＮ膜に含まれるＮの量が減少することにより、ＴｉＮ膜の膜質がＴｉ膜の膜質に近付くためであると考えられる。
図７に示すように、Ｎ2モル分率が０．３５より小さくなるとＴｉＮ膜の圧縮応力が０Ｐａより小さくなってしまうため、金属膜１０９としてはＮ2モル分率を０．３５以上、０．７５以下として反応性ＰＶＤ法を用いてＴｉＮ膜を堆積することが好ましい。
このようにして成膜したＴｉＮ膜の膜質について調査した結果を以下に述べる。図８は、Ｘ線回折（ＸＲＤ：X-Ray Diffraction）により結晶性を評価した結果を示している。図８において（ａ）及び（ｂ）は、それぞれはＮ2モル分率を０．９６及び０．６４において成膜した場合のＴｉＮ膜の結晶性を示している。図８に示すようにＮ2モル分率を０．９６とした場合には、ＴｉＮ（２００）に優先配向している。これに対し、Ｎ2モル分率を０．６４とした場合には、Ｔｉ（１０１）に優先配向しており膜質がＴｉ膜に近いことが分かる。
図９はＴＥＭによりＴｉＮ膜の形状を観察結果した結果を示している。図９（ａ）及び（ｄ）に示すようにＮ2モル分率を０．９６として成膜した場合のＴｉＮ膜は結晶粒径が大きい一般的に観察される構造である。一方、図９（ｂ）及び（ｅ）に示すようにＮ2モル分率を０．６４として成膜したＴｉＮ膜は非常に結晶粒径が小さい構造を有している。
図１０はＸ線光電子分光（ＸＰＳ：X-ray Photoelectron Spectroscopy）により膜中の元素濃度を測定した結果を示している。図１０において（ａ）に示すＮ2モル分率を０．９６として成膜した場合のＴｉＮ膜はＴｉとＮの比率がほぼ１：１であり、金属間化合物を形成している。一方、図１０において（ｂ）に示すＮ2モル分率を０．６４として成膜したＴｉＮ膜はＮに対してＴｉの比率が高く、Ｔｉ−ｒｉｃｈな膜となっている。
次に、金属膜１０９を成膜する際のターゲット印加電力をパラメータとして検討した結果について説明する。図１１は、反応性ＰＶＤ法によりＴｉＮ膜を堆積する場合におけるターゲット印加電力とＴｉＮ膜の応力との関係を示している。図１１に示すように、ターゲット印加電力が７ｋＷ以下になると、ＴｉＮ膜の圧縮応力が好ましい１０００ＭＰａ以下になることが分かる。従って、ＴｉＮ膜からなる金属膜１０９は、ターゲット印加電力を７ｋＷ以下として反応性ＰＶＤ法を用いて堆積することが好ましい。本実施形態では、ターゲット印加電力を３ｋＷに設定し、反応性ＰＶＤ法により、圧縮応力が６００ＭＰａのＴｉＮ膜を堆積している。なお、ターゲット印加電力を低くするとＴｉＮ膜の応力が低下するのは、半導体基板の表面に飛来するＴｉＮ粒子のエネルギーが低下することにより、堆積されるＴｉＮ膜の結晶粒径が小さくなるためであると考えられる。
なお、ターゲット印加電力を低く設定しすぎると、ＴｉＮ膜の成膜速度が著しく下がるため、半導体装置の製造コストを増大させる。また、ＴｉＮ膜の結晶粒径が小さくなり、結晶粒界の表面積が大きくなる結果、ＴｉＮ膜が酸素や水分を吸着しやすくなる。このため、後続の工程で半導体基板が加熱されたときに、吸着された酸素や水分が放出され、後の工程の制御性を低下させる。これらの点から、ターゲット印加電力は、０．５ｋＷ以上に設定することが好ましい。
以下に、得られたＴｉＮ膜の膜質について具体例を説明する。図８において（ａ）で示すライン及び（ｃ）で示すラインは、それぞれターゲット印加電力を１９ｋＷ及び３ｋＷとして成膜したＴｉＮ膜のＸＲＤ測定の結果である。図８に示すように、ターゲット印加電力を３ｋＷとして成膜したＴｉＮ膜は、ターゲット印加電力を１９ｋＷとして成膜したＴｉＮ膜と比べて、ピーク強度が弱く、結晶性が低いことが明らかである。ターゲット印加電力を３ｋＷとして成膜したＴｉＮ膜の結晶構造は、図９（ｃ）及び（ｆ）に示すように、針状結晶を有する構造になっている。図１０において（ａ）及び（ｃ）は、それぞれターゲット印加電力を１９ｋＷ及び３ｋＷとして成膜したＴｉＮ膜のＸＰＳ測定の結果を示している。図１０に示すようにターゲット印加電力を３ｋＷとして成膜したＴｉＮ膜は、ＴｉとＮとの比率がほぼ１：１である。ＴｉとＮの比率は、ターゲット印加電力を１９ｋＷとして成膜したＴｉＮ膜とほぼ同じであるが、ターゲット印加電力１９ｋＷで成膜したＴｉＮ膜と比較して酸素濃度が増加している。この要因は、ＴｉＮ膜の結晶粒径が小さくなり結晶粒界の表面積が大きくなったために酸素が吸着したと考えられる。但し、このときの吸着酸素はＴｉＮ膜の成膜工程及びその後の工程の制御性に影響を与える程ではない。なお、ターゲット印加電圧を３ｋＷとして成膜する際のＮ2モル分率は０．９６に設定している。
金属膜１０９の堆積方法として、以上説明した２つの堆積条件の他、例えば、チャンバ内圧力を１５ｍＴｏｒｒ（約２Ｐａ）以上且つ１５０ｍＴｏｒｒ（約２０Ｐａ）以下に設定した反応性ＰＶＤ法、堆積温度を２５℃以上且つ２００℃以下に設定した反応性ＰＶＤ法、有機金属化合物を用いた化学気相堆積法（ＣＶＤ法）又は原子層堆積法（ＡＬＤ法）等により、０Ｐａ以上且つ１０００ＭＰａ以下の圧縮応力を有するＴｉＮ膜を堆積することができる。
次に、図２（ｂ）に示すハードマスクエッチングの望ましい形態について、詳しく説明する。本実施形態のように、ＳｉＯＣ膜１０７と金属膜１０９の間にＳｉＯ2膜１０８が堆積されている場合、ハードマスクエッチングは、ＳｉＯ2膜１０８が露出した段階で終了させることが望ましい。これは、図２（ｂ）の工程の後もＳｉＯＣ膜１０７が露出していないようにすることで、レジスト１１０を除去する際のアッシング処理として、広く普及している酸素（Ｏ2）プラズマ処理が使用可能となるからである。
なお、ＳｉＯＣ膜１０７と金属膜１０９の間にＳｉＯ2膜１０８が堆積されていなくても構わないが、この場合には、ハードマスクエッチングはＳｉＯＣ膜１０７が露出した段階で速やかに終了させ、ＳｉＯＣ膜１０７を変質させないガス系（Ｈｅガス又はＨ2ガスなど）を用いてレジスト１１０を除去することが望ましい。
次に、図３（ａ）に示すビアホールエッチングの望ましい形態について、詳しく説明する。図３（ａ）に示すビアホールエッチングの際には、レジスト１１２に加えて、金属膜１０９もマスクとして用いることが望ましい。これにより、図３（ａ）に示すように、リソグラフィーの際の合わせズレにより配線溝パターン１１１からビアパターン１１３がはみ出した場合においても、金属膜１０９がマスクとして機能するため、はみ出しの影響を最小限に抑えることができる。
本実施形態の半導体装置の製造方法によれば、金属膜１０９の圧縮応力を十分に小さく設定できるため、図３１〜３４を用いて説明したような分離部の変形を抑制することができる。このため、本実施形態では、図３５に示した領域にて発生したようなＣｕ膜の埋め込み不良を防止することができる。その結果、半導体装置の歩留まり及び信頼性を改善できる。
（第２の実施形態）
第１の実施形態は単層の金属膜１０９を用いる例を示したが、第２の実施形態は、金属膜１２３及び金属膜１２４の積層膜を用いている。その他の構成については第１の実施形態と同様である。
第２の実施形態の半導体装置の製造方法は、まず、図１２（ａ）に示すように、半導体基板（図示せず）の表面に絶縁膜１０１を堆積した後、フォトリソグラフィー及びドライエッチングにより絶縁膜１０１の内部に配線溝１０２を形成する。
次に、図１２（ｂ）に示すように、絶縁膜１０１表面及び配線溝１０２内部にバリア膜１０３及びＣｕ膜１０４を順に堆積した後、配線溝１０２からはみ出したバリア膜１０３及びＣｕ膜１０４をＣＭＰにより除去する。これにより、配線溝１０２内におけるバリア膜１０３及びＣｕ膜１０４からなる下層配線１０５が形成される。
次に、図１２（ｃ）に示すように、絶縁膜１０１及び下層配線１０５の表面に、下層の層間絶縁膜としてＳｉＣ膜１０６、上層の層間絶縁膜としてＳｉＯＣ膜１０７、下層のハードマスク形成膜としてＳｉＯ2膜１０８並びに上層のハードマスク形成膜として金属膜１２３（第１のハードマスク形成膜）及び金属膜１２４（第２のハードマスク形成膜）をこの順に堆積する。なお、本実施形態では、ＳｉＣ膜１０６として、ＳｉＣＮ膜及びＳｉＣＯ膜をこの順に積層した膜を用いている。また、ＳｉＯＣ膜１０７として、比誘電率ｋの値が２．５のＳｉＯＣ膜と比誘電率ｋの値が３．０のＳｉＯＣ膜とをこの順に積層してなる膜を用いている。このような比誘電率ｋの値をそれぞれ有する積層膜からなるＳｉＯＣ膜を用いるのは、第１の実施形態で説明したのと同様の理由である。また、金属膜１２３として、圧縮応力が６００ＭＰａ、密度が４．４ｇ／ｃｍ3、膜厚が２０ｎｍのＴｉＮ膜を用いており、金属膜１２４として、圧縮応力が１４００ＭＰａ、密度が４．９ｇ／ｃｍ3、膜厚が１０ｎｍのＴｉＮ膜を用いている。なお、後に詳しく説明するように、金属膜１２３についてはその圧縮応力の設定が重要であり、金属膜１２４についてはその密度の設定が重要である。
次に、図１３（ａ）に示すように、金属膜１２４の表面にレジスト１１０を堆積した後、リソグラフィーによりレジスト１１０に配線溝パターン１１１を転写する。本実施形態では、レジスト１１０として下層のＢＡＲＣ及び上層のレジストからなる２層レジストを用いている。また、設計ルールとして、配線溝パターン１１１の最小幅及び最小間隔を６０ｎｍに設定している。
次に、図１３（ｂ）に示すように、レジスト１１０をマスクに用いて金属膜１２４及び金属膜１２３をエッチングした後、レジスト１１０を除去する。
次に、図１３（ｃ）に示すように、ＳｉＯ2膜１０８及び金属膜１２４の表面にレジスト１１２を堆積した後、リソグラフィーによりレジスト１１２にビアパターン１１３を転写する。なお、本実施形態では、レジスト１１２として、下層レジスト、ＳｉＯ2層及び上層レジストからなる３層レジストを用いている。
次に、図１４（ａ）に示すように、レジスト１１２をマスクに用いてＳｉＯ2膜１０８及びＳｉＯＣ膜１０７をエッチングした後、図１１（ｂ）に示すように、レジスト１１２を除去する。
次に、図１４（ｃ）に示すように、金属膜１２３及び金属膜１２４をマスクとしてＳｉＯ2膜１０８、ＳｉＯＣ膜１０７及びＳｉＣ膜１０６をエッチングすることにより、配線溝１１４及びビアホール１１５を形成する。このエッチングに伴い、金属膜１２４の膜厚は１０ｎｍから２ｎｍに減少している。
次に、図１５（ａ）に示すように、金属膜１２４の表面、配線溝１１４の内部、ビアホール１１５の内部にバリア膜１１６及びＣｕ膜１１７を堆積する。
次に、図１５（ｂ）に示すように、Ｃｕ膜１１７とバリア膜１１６のうち配線溝１１４からはみ出した部分並びに金属膜１２４、金属膜１２３及びＳｉＯ2膜１０８をＣＭＰにより除去する。これにより、配線溝１１４内におけるバリア膜１１６及びＣｕ膜１１７からなる上層配線１１８及びビアホール１１５内におけるバリア膜１１６及びＣｕ膜１１７からなるビア１１９が形成される。
以下に、図１２（ｃ）の工程で堆積される金属膜１２３及び金属膜１２４について、以下に詳しく説明する。本実施形態では、図１２（ｃ）の工程において金属膜１２３及び金属膜１２４の積層膜を用いていることにより、図１３（ａ）の工程において配線溝パターン１１１を形成する際の寸法精度を向上させることができる。
図１６は、第１及び第２の実施形態における配線溝パターン１１１の寸法ばらつきを示している。図１６に示すように、第１の実施形態では配線溝パターン１１１の寸法ばらつき（σ）が１．６ｎｍ程度であるのに対し、第２の実施形態では、配線溝パターン１１１の寸法ばらつき（σ）が０．２ｎｍ程度に抑えられていることが分かる。
図１６に示すような結果が得られるのは、以下の理由によるものと考えられる。第１の実施形態では、金属膜１０９の上に、直接、レジスト１１０を堆積している。これにより、ＴｉＮ膜からなる金属膜１０９内部の遊離成分（アミン等）がレジスト１１０に拡散し、レジストの特性を変化させてしまう（化学増幅型レジストの失活等）。このため、配線溝パターン１１１の寸法ばらつきが大きくなると考えられる。一方、本実施形態では、金属膜１２３の表面に、金属膜１２３よりも密度の高い金属膜１２４を堆積しているため、金属膜１２３内部の遊離成分がレジスト１１０に拡散しない。このため、レジストの特性が安定し、配線溝パターン１１１の寸法ばらつきを小さくできると考えられる。
次に、金属膜１２３の望ましい形態について詳しく説明する。金属膜１２３は、図１４（ｃ）の工程においてエッチングのマスクの主体となる膜である。配線溝１１４の良好な加工形状を得るために、金属膜１２３の膜厚は、１０〜５０ｎｍの範囲内に設定することが望ましい。膜厚が１０ｎｍよりも薄いと、図１４（ｂ）の工程でのエッチングに伴い、金属膜１２３が大きく変形し、配線溝１１４の幅が異常に広がるなどの不具合が発生するからである。また、膜厚が５０ｎｍよりも厚いと、図１５（ａ）の工程でＣｕ膜１１７を配線溝１１４に完全に埋め込むことができなくなったり、図１５（ｃ）の工程で金属膜１２３を完全に除去できなくなるなどの不具合が発生するからである。
また、金属膜１２３が高い応力を有していると、図３１〜３４に示した問題が発生する。このため、金属膜１２３の圧縮応力は、第１の実施形態における金属膜１０９の場合と同様に設定することが望ましい。金属膜１２３の圧縮応力は、０Ｐａ以上且つ１０００ＭＰａ以下の範囲、特に５００ＭＰａ強に設定することが望ましい。この点を考慮して、本実施形態では、金属膜１２３として、圧縮応力が６００ＭＰａのＴｉＮ膜を用いている。
次に、金属膜１２４の望ましい形態について詳しく説明する。金属膜１２４の目的は、金属膜１２３からの不純物又は遊離成分の拡散を防止することにより、図１３（ａ）の工程における配線溝パターン１１１の寸法精度を向上させることである。このため、金属膜１２４として、金属膜１２３と比べて緻密な構造、言い換えるならば金属膜１２３よりも高い密度が要求される。具体的には、金属膜１２４は、４．５ｇ／ｃｍ3以上の密度を有していることが望ましい。この点を考慮して、本実施形態では、金属膜１２４として、密度が４．９ｇ／ｃｍ3のＴｉＮ膜を用いている。なお、密度が高い膜は多くの場合に強い応力を有しており、強い応力は図３１〜３４に示した問題を発生させる要因になる。このため、あまりにも高い密度とすることは好ましくなく、金属膜１２４の密度としては、４．５ｇ／ｃｍ3以上且つ５．３ｇ／ｃｍ3以下に設定することが望ましい。
密度が高い膜は、一般的には、多くの場合強い応力を有している。このため、図１３（ａ）の工程の後において厚い金属膜１２４が残存することになると、図３１〜３４に示した問題が発生する。そこで、本実施形態では、金属膜１２４の膜厚を、５ｎｍ以上且つ２０ｎｍ以下の範囲に設定し、図１４（ｃ）の工程の後において残存する金属膜１２４の厚さを５ｎｍ以下としている。残存する金属膜１２４の厚さは、５ｎｍ以下とすることが好ましく、可能な限り０ｎｍとなるように図１２（ａ）の工程において堆積する金属膜１２４の膜厚を設定することが好ましい。図１４（ｃ）の工程において金属膜１２４は完全に除去されることが最も好ましい。
金属膜１２４の膜厚として５ｎｍ以上且つ２０ｎｍ以下の範囲を設定しているのは、以下の理由による。金属膜１２４の膜厚が５ｎｍよりも薄くなると、金属膜１２３からの不純物又は遊離成分の拡散を防止することが困難になるからである。また、金属膜１２４の膜厚が２０ｎｍよりも厚くなると、図１４（ｃ）の工程の後において残存する金属膜１２４の厚さを５ｎｍ以下に制御することが困難となるからである。本実施形態では、金属膜１２４の膜厚を１０ｎｍに設定しており、図１４（ｃ）の工程の後において残存する金属膜１２４の膜厚は、例えば２ｎｍである。
次に、金属膜１２３と金属膜１２４の望ましい組成について詳しく説明する。金属膜１２３と金属膜１２４とは、同一の元素で構成されていることが望ましい。これは、金属膜１２３と金属膜１２４とが互い異なる元素から構成されていると、図１３（ａ）及び図１３（ｃ）の工程におけるリソグラフィーの条件設定が複雑となるためである。
図１７及び図１８は、それぞれ金属膜１２３、金属膜１２４、及び金属膜１２３と１２４との積層膜における反射率及び消衰係数の比較結果を示している。図１７及び図１８において、１４ａ、１４ｂ及び１４ｃのラインは、それぞれ金属膜１２３、金属膜１２４、及び金属膜１２３と１２４との積層膜の測定結果を示している。図１７及び図１８に示すように、金属膜１２３、金属膜１２４、及び金属膜１２３と１２４との積層膜は、反射率及び消衰係数においてほぼ同一の値を示していることが分かる。従って、本実施形態のように、金属膜１２３及び金属膜１２４が積層された構造である場合でも、既存の設備及び条件を用いて、図１３（ａ）及び図１３（ｃ）の工程におけるリソグラフィーの条件設定を行うことができる。
第２の実施形態に係る半導体装置の製造方法によると、第１の実施形態と同様に、図３１〜３４を用いて説明したような分離部の変形を抑制して、Ｃｕ膜の埋め込み不良を防止することができる。その結果、半導体装置の歩留まり又は信頼性を改善できる。さらに、図１２（ｃ）の工程で金属膜１２３及び金属膜１２４の積層膜を用いることにより、図１３（ａ）の工程において配線溝パターン１１１を形成する際の寸法精度を向上させることができる。
第２の実施形態では、金属膜１２３として圧縮応力の低い膜を用い、金属膜１２４として密度の高い膜を用いた場合ついて説明したが、これに限定されるものではない。例えば、下層金属膜としての金属膜１２３と上層金属膜としての金属膜１２４は、図１９に示す変形例１〜３としてもよい。例えば、変形例１に示すように、下層金属膜として、Ｃｕの埋め込み不良を防止するために、ストレスが低い膜を用い、上層金属膜として、配線溝パターンの寸法を安定化するために、密度が高い膜を用いることができる。また、変形例２に示すように、下層金属膜として、製造コストを低減するために、図１５（ａ）の工程で削れやすい膜を用い、上層金属膜として、配線溝パターンの寸法を安定化するために、密度が高い膜を用いてもよい。また、変形例３に示すように、下層金属膜として、ビアの形状制御のために、図１３（ｃ）の工程で削れにくい膜を用い、上層金属膜として、配線溝の形状制御のために、図１４（ｂ）の工程で削れにくい膜を用いることができる。このように、変形例１〜３に示すような下層金属膜及び上層金属膜を用いる場合であっても、分離部の変形を抑制して、Ｃｕ膜の埋め込み不良を防止することができる。その結果、半導体装置の歩留まり及び信頼性を改善することができる。
（第３の実施形態）
以下に、第３の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。まず、図２０（ａ）に示すように、半導体基板（図示せず）の表面に絶縁膜１０１を堆積した後、フォトリソグラフィー及びドライエッチングにより絶縁膜１０１の内部に配線溝１０２を形成する。
次に、図２０（ｂ）に示すように、絶縁膜１０１表面及び配線溝１０２内部にバリア膜１０３及びＣｕ（銅）膜１０４を順に堆積した後、配線溝１０２からはみ出したバリア膜１０３及びＣｕ膜１０４をＣＭＰにより除去する。これにより、配線溝１０２内におけるバリア膜１０３及びＣｕ膜１０４からなる下層配線１０５が形成される。
次に、図２０（ｃ）に示すように、絶縁膜１０１及び下層配線１０５の表面に、下層の層間絶縁膜としてＳｉＣ膜１０６、上層の層間絶縁膜としてＳｉＯＣ膜１０７、下層のハードマスク形成膜であるＳｉＯ2膜１０８及び上層のハードマスク形成膜である金属膜１０９をこの順に堆積する。金属膜１０９は、例えば反応性スパッタ法等の反応性ＰＶＤ法により形成すればよい。なお、本実施形態では、ＳｉＣ膜１０６として、ＳｉＣＮ膜及びＳｉＣＯ膜をこの順に積層した膜を用いている。また、ＳｉＯＣ膜１０７として、比誘電率ｋの値が２．５のＳｉＯＣ膜と比誘電率ｋの値が３．０のＳｉＯＣ膜とをこの順に積層した膜を用いている。このような比誘電率ｋの値をそれぞれ有する積層膜からなるＳｉＯＣ膜を用いるのは、第１の実施形態と同様の理由である。
次に、図２１（ａ）に示すように、ハードマスク形成膜である金属膜１０９を熱処理して、改質金属膜１０９Ａを形成する。この際の熱処理条件は、例えば窒素（Ｎ2）雰囲気、温度３００℃、処理時間３０分とする。
次に、図２１（ｂ）に示すように、改質金属膜１０９Ａの表面にレジスト１１０を堆積した後、リソグラフィーにより、レジスト１１０に配線溝パターン１１１を転写する。本実施形態では、レジスト１１０として、下層のＢＡＲＣ及び上層のレジストからなる２層レジストを用いている。また、設計ルールとして、配線溝パターン１１１の最小幅及び最小間隔を６０ｎｍに設定している。
次に、図２１（ｃ）に示すように、レジスト１１０をマスクに用いて改質金属膜１０９Ａをエッチングした後、レジスト１１０を除去する。
次に、図２２（ａ）に示すように、ＳｉＯ2膜１０８及び改質金属膜１０９Ａの表面にレジスト１１２を堆積した後、リソグラフィーにより、レジスト１１２にビアパターン１１３を転写する。なお、本実施形態では、レジスト１１２として、下層レジスト、ＳｉＯ2層及び上層レジストからなる３層レジストを用いている。
次に、図２２（ｂ）に示すように、レジスト１１２をマスクに用いてＳｉＯ2膜１０８及びＳｉＯＣ膜１０７をエッチングした後、図２２（ｃ）に示すように、レジスト１１２を除去する。
次に、図２３（ａ）に示すように、改質金属膜１０９Ａをマスクに用いてＳｉＯ2膜１０８、ＳｉＯＣ膜１０７及びＳｉＣ膜１０６をエッチングすることにより、配線溝１１４及びビアホール１１５を形成する。
次に、図２３（ｂ）に示すように、改質金属膜１０９Ａの表面、配線溝１１４の内部、ビアホール１１５の内部にバリア膜１１６及びＣｕ膜１１７を堆積する。
次に、図２３（ｃ）に示すように、Ｃｕ膜１１７及びバリア膜１１６のうち配線溝１１４からはみ出した部分並びに改質金属膜１０９Ａ及びＳｉＯ2膜１０８をＣＭＰにより除去する。これにより、配線溝１１４内におけるバリア膜１１６及びＣｕ膜１１７からなる上層配線１１８及びビアホール１１５内におけるバリア膜１１６及びＣｕ膜１１７からなるビア１１９が形成される。
図２０（ａ）の工程で形成される改質金属膜１０９Ａの膜特性を説明する。図２４は成膜後熱処理前の金属膜と、熱処理後の改質金属膜との膜ストレスを示している。熱処理前の金属膜の膜ストレスは約９００ＭＰａであるのに対し、熱処理後の改質金属膜の膜ストレスは約４００ＭＰａに低減していることが分かる。熱処理によりストレスが低下するのは、結晶性が低下し結晶粒が小さくなることにより、結晶粒界が多いために膜中でストレスが緩和したためであると考えられる。
また、さらにストレスの低減方法として、ＴｉＮ膜の成膜前にクールダウン処理を実施してもよい。クールダウン処理条件は、例えばアルゴン（Ａｒ）雰囲気において、圧力を３ｔｏｒｒとし、処理時間を３分とすればよい。図２５はＴｉＮ膜成膜前のクールダウン処理の有無によるストレスの大きさを示している。クールダウン処理を実施することにより、ストレスを１０％程度低減できることが分かる。これは、ＴｉＮ膜成膜前にクールダウン処理を実施することによりウエハ温度が低減され、ＴｉＮの結晶成長が抑制されて、結晶粒が小さくなったためであると考えられる。
第３の実施形態の半導体装置の製造方法によれば、熱処理により改質した改質金属膜１０９Ａを形成することにより圧縮ストレスを十分に小さく設定できるため、分離部の変形を抑制することができる。このため、Ｃｕ膜の埋め込み不良を防止することができる。その結果、半導体装置の歩留まり及び信頼性を改善できる。
なお、金属膜１０９の堆積方法として、反応性ＰＶＤ法に代えて有機金属化合物を用いたＣＶＤ法又はＡＬＤ法等を用いてもよい。
第３の実施形態においては、図２１（ａ）に示した工程において、熱処理を施して金属膜を改質する例を示したが、プラズマ処理により、金属膜を改質してもよい。プラズマ処理は、例えば水素（Ｈ2）と酸素（Ｏ2）とを含む雰囲気において、圧力を１６０Ｐａとし、温度を３５０℃とし、３分間の処理を行えばよい。
プラズマ処理により改質した改質金属膜の膜特性について説明する。図２６は成膜後プラズマ処理前の金属膜とプラズマ処理後の改質金属膜の膜ストレスを示している。プラズマ処理前の金属膜の膜ストレスは約９００ＭＰａであるのに対し、プラズマ処理後の改質金属膜の膜ストレスは約４００ＭＰａに低減している。プラズマ処理によりストレスが低下するのは、熱処理と同様に結晶性が低下し結晶粒が小さくなることにより、結晶粒界が多くなり、膜中においてストレスが緩和したためであると考えられる。
なお、熱処理又はプラズマ処理を単独で実施することにより金属膜を改質することを説明したが、両者を行って金属膜を改質すれば、ハードマスク形成膜の膜中ストレスをさらに低減することが可能となる。
また、さらにストレスを低減するために、ハードマスク形成膜の成膜前にクールダウン処理を実施してもよい。
第１〜第３の実施形態では、配線溝及びビアホールに埋め込む導電材料として、Ｃｕを用いる場合について説明したが、これに限定されるものではなく、他の導電材料（例えばＷ等）を用いることもできる。
第１〜第３の実施形態では、配線溝１１４を形成するためのハードマスクとしてＴｉＮ膜を用いた場合について説明したが、成膜条件を適宜最適化すれば、ＴｉＮ膜の代わりに、Ｔｉ（チタン）膜、Ｔａ（タンタル）膜、ＴａＮ（窒化タンタル）膜、Ｗ（タングステン）膜、若しくはＷＮ（窒化タングステン）膜等の金属膜又は金属化合物膜を用いることもできる。また、Ｃ（炭素）膜、ＳｉＮ（シリコン窒化）膜、又はＳｉＣ（シリコン炭化）膜等の絶縁膜を用いることもできる。
第１〜第３の実施形態では、被エッチング膜（ＳｉＯＣ膜）とハードマスク（ＴｉＮ膜）との間にＳｉＯ2膜を介在させている場合について説明したが、ＳｉＯ2膜を介在させない構成であってもよい。この場合、既に説明したように、エッチング条件等を適宜設定することにより、ＳｉＯ2膜を介在させない構成であっても同様の効果が得られる。
第１〜第３の実施形態では、半導体装置の製造方法において、配線とビアを同時に形成する方法（いわゆるデュアルダマシン法）を用いた場合について説明したが、配線とビアを別個に形成する方法（いわゆるシングルダマシン法）を用いた場合であっても、同様の効果が得られる。
なお、第１〜第３の実施形態の特徴を矛盾の無い範囲で適宜組み合わせることが可能である。これにより、ハードマスクの膜中ストレスをさらに低減することが可能となる。
本開示の半導体装置の製造方法は、半導体装置が微細化しても、層間絶縁膜からなる分離部の変形を抑制し、配線用導電材料の埋め込み不良を防止でき、特に多層配線構造を有する半導体装置の製造方法等として有用である。
１ 絶縁膜
２ 配線溝
３ バリア膜
４ Ｃｕ膜
５ 下層配線
６ ＳｉＣ素膜
７ ＳｉＯＣ膜
８ ＳｉＯ2膜
９ ＴｉＮ膜
１０ レジスト
１１ 配線溝パターン
１２ レジスト
１３ ビアパターン
１４ 配線溝
１４ａ 配線溝
１４ｂ 配線溝
１４ｃ 配線溝
１４ｄ 配線溝
１４ｅ 配線溝
１４ｆ 配線溝
１５ ビアホール
１６ バリア膜
１７ Ｃｕ膜
１８ 上層配線
１９ ビア
２０ 分離部
２０ａ 分離部
２０ｂ 分離部
２０ｃ 分離部
２０ｄ 分離部
２０ｅ 分離部
２０ｆ 分離部
２３ｒ 領域
１０１ 絶縁膜
１０２ 配線溝
１０３ バリア膜
１０４ Ｃｕ膜
１０５ 下層配線
１０６ ＳｉＣ膜
１０７ ＳｉＯＣ膜
１０８ ＳｉＯ2膜
１０９ 金属膜
１０９Ａ 改質金属膜
１１０ レジスト
１１１ 配線溝パターン
１１２ レジスト
１１３ ビアパターン
１１４ 配線溝
１１５ ビアホール
１１６ バリア膜
１１７ Ｃｕ膜
１１８ 上層配線
１１９ ビア
１２０ 配線溝
１２１ 配線溝
１２２ 分離部
１２３ 金属膜
１２４ 金属膜

Claims (13)

  1. 基板上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜上に第１のハードマスク形成膜を形成する工程と、
    前記第１のハードマスク形成膜に熱処理又はプラズマ処理を実施し、前記第１のハードマスク形成膜を改質する工程と、
    前記第１のハードマスク形成膜を改質する工程よりも後に、改質された第１のハードマスク形成膜に配線溝パターンを転写することにより、前記改質された第１のハードマスク形成膜からなる第１のハードマスクを形成する工程と、
    前記第１のハードマスクを用いて前記層間絶縁膜をエッチングすることにより、前記層間絶縁膜に配線溝を形成する工程とを備え、
    前記第１のハードマスク形成膜は、金属膜又は金属化合物膜からなり、
    前記第１のハードマスク形成膜を改質する工程において、前記改質された第１のハードマスク形成膜を圧縮応力が０Ｐａ以上且つ１０００ＭＰａ以下の範囲内となるように改質する半導体装置の製造方法。
  2. 前記熱処理は、窒素雰囲気において、１００℃以上且つ４００℃以下の温度で行う請求項１に記載の半導体装置の製造方法。
  3. 前記プラズマ処理は、水素（Ｈ2）及び酸素（Ｏ2）を含む雰囲気において、１００℃以上且つ４００℃以下の温度で行なう請求項１に記載の半導体装置の製造方法。
  4. 前記第１のハードマスク形成膜を形成する工程よりも前に、クールダウンを行う工程をさらに備えている請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記改質された第１のハードマスク形成膜の上に金属膜又は金属化合物膜からなる第２のハードマスク形成膜を積層する工程をさらに備え、
    前記第１のハードマスクを形成する工程において、前記改質された第１のハードマスク形成膜及び前記第２のハードマスク形成膜に配線溝パターンを転写することにより、前記
    改質された第１のハードマスク形成膜からなる第１のハードマスク及び前記第２のハードマスク形成膜からなる第２のハードマスクを形成し、
    前記配線溝を形成する工程において、前記第１のハードマスク及び前記第２のハードマスクを用いて前記層間絶縁膜をエッチングすることにより、前記層間絶縁膜に配線溝を形成する請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記改質された第１のハードマスク形成膜の結晶サイズは、前記第２のハードマスク形成膜の結晶サイズより小さい請求項５に記載の半導体装置の製造方法。
  7. 前記第２のハードマスク形成膜の圧縮応力は、前記改質された第１のハードマスク形成膜の圧縮応力よりも大きい請求項５又は６に記載の半導体装置の製造方法。
  8. 前記第２のハードマスク形成膜の密度は、前記改質された第１のハードマスク形成膜の密度よりも大きい請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記配線溝を形成する工程よりも後の工程において、前記第２のハードマスクは完全に除去されているか又は厚さが５ｎｍ以下である請求項５〜８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記第１のハードマスク形成膜及び前記第２のハードマスク形成膜は、同一元素から形成されている請求項５〜９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記配線溝を形成する工程は、前記層間絶縁膜を含む分離部を介して互いに隣り合うように配置された少なくとも３つの前記配線溝を形成する工程を含む請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
  12. 前記層間絶縁膜は、シリコンを含む化合物からなる請求項１〜１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記層間絶縁膜は、比誘電率が２．５であるシリコンオキシカーバイド膜と比誘電率が３．０であるシリコンオキシカーバイド膜との積層膜を含む請求項１２に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017169086A1 (ja) * 2016-03-30 2017-10-05 三菱電機株式会社 半導体装置およびその製造方法、電力変換装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014078579A (ja) * 2012-10-10 2014-05-01 Renesas Electronics Corp 半導体装置の製造方法
JP6061610B2 (ja) * 2012-10-18 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9330915B2 (en) 2013-12-10 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Surface pre-treatment for hard mask fabrication
US9385086B2 (en) * 2013-12-10 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Bi-layer hard mask for robust metallization profile
CN105993064B (zh) * 2013-12-27 2019-12-03 英特尔公司 用于环绕栅极架构的选择性蚀刻
US9859208B1 (en) 2016-09-18 2018-01-02 International Business Machines Corporation Bottom self-aligned via
JP6877261B2 (ja) * 2017-06-23 2021-05-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN107845571A (zh) * 2017-10-25 2018-03-27 上海华力微电子有限公司 一种刻蚀双大马士革结构的方法
US11171052B2 (en) 2019-04-29 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures with selectively deposited pillars and structures formed thereby
US11024533B2 (en) * 2019-05-16 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures using via holes filled with dielectric film
US11532698B2 (en) * 2019-09-11 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion barrier layer in top electrode to increase break down voltage
CN113161284A (zh) * 2020-01-07 2021-07-23 台湾积体电路制造股份有限公司 用于制造互连结构的方法
JP7475903B2 (ja) 2020-03-10 2024-04-30 株式会社東芝 アイソレータ
US11521856B2 (en) 2020-09-30 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor patterning and resulting structures
US11658206B2 (en) * 2020-11-13 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Deep trench structure for a capacitive device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100871A (ja) * 2001-07-09 2003-04-04 Texas Instruments Inc 銅／低ｋ配線を形成するための二重ハードマスク法
JP2003197878A (ja) * 2001-10-15 2003-07-11 Hitachi Ltd メモリ半導体装置およびその製造方法
JP2007005756A (ja) * 2005-06-22 2007-01-11 Hynix Semiconductor Inc 半導体素子のコンタクト孔の形成方法
JP2008010878A (ja) * 2006-06-29 2008-01-17 Agere Systems Inc 半導体デバイス製造において金属欠陥を改善する方法
JP2008210929A (ja) * 2007-02-26 2008-09-11 Jsr Corp 膜およびその形成方法、ならびに半導体装置
JP2008311543A (ja) * 2007-06-18 2008-12-25 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7144750B2 (en) * 2003-06-12 2006-12-05 Dalsa Semiconductor Inc. Method of fabricating silicon-based MEMS devices
US8282842B2 (en) * 2007-11-29 2012-10-09 United Microelectronics Corp. Cleaning method following opening etch
JP2009283812A (ja) * 2008-05-26 2009-12-03 Renesas Technology Corp 半導体装置の製造方法
US8247332B2 (en) * 2009-12-04 2012-08-21 Novellus Systems, Inc. Hardmask materials
US8252699B2 (en) * 2010-11-22 2012-08-28 Applied Materials, Inc. Composite removable hardmask
US8614144B2 (en) * 2011-06-10 2013-12-24 Kabushiki Kaisha Toshiba Method for fabrication of interconnect structure with improved alignment for semiconductor devices
US9177826B2 (en) * 2012-02-02 2015-11-03 Globalfoundries Inc. Methods of forming metal nitride materials
US9337068B2 (en) * 2012-12-18 2016-05-10 Lam Research Corporation Oxygen-containing ceramic hard masks and associated wet-cleans

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100871A (ja) * 2001-07-09 2003-04-04 Texas Instruments Inc 銅／低ｋ配線を形成するための二重ハードマスク法
JP2003197878A (ja) * 2001-10-15 2003-07-11 Hitachi Ltd メモリ半導体装置およびその製造方法
JP2007005756A (ja) * 2005-06-22 2007-01-11 Hynix Semiconductor Inc 半導体素子のコンタクト孔の形成方法
JP2008010878A (ja) * 2006-06-29 2008-01-17 Agere Systems Inc 半導体デバイス製造において金属欠陥を改善する方法
JP2008210929A (ja) * 2007-02-26 2008-09-11 Jsr Corp 膜およびその形成方法、ならびに半導体装置
JP2008311543A (ja) * 2007-06-18 2008-12-25 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017169086A1 (ja) * 2016-03-30 2017-10-05 三菱電機株式会社 半導体装置およびその製造方法、電力変換装置
JP6253854B1 (ja) * 2016-03-30 2017-12-27 三菱電機株式会社 半導体装置およびその製造方法、電力変換装置
US11158511B2 (en) 2016-03-30 2021-10-26 Mitsubishi Electric Corporation Semiconductor device and power converter including a copper film with a small grain size stress relaxtion layer

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