JP5831325B2

JP5831325B2 - Liquid crystal display device and driving method thereof

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Publication number: JP5831325B2
Application number: JP2012073388A
Authority: JP
Inventors: 佐藤　昭浩; 昭浩佐藤
Original assignee: JVCKenwood Corp
Current assignee: JVCKenwood Corp
Priority date: 2012-03-28
Filing date: 2012-03-28
Publication date: 2015-12-09
Anticipated expiration: 2032-03-28
Also published as: JP2013205558A

Description

本発明は、液晶表示装置及びその駆動方法に係り、特にデジタル化した映像信号を入力信号として、１フレームを複数のサブフレームに分割して画像表示することにより、中間階調を表示する液晶表示装置及びその駆動方法に関する。 The present invention relates to a liquid crystal display device and a driving method thereof, and in particular, a liquid crystal display that displays an intermediate gradation by dividing a frame into a plurality of subframes by using a digitized video signal as an input signal. The present invention relates to an apparatus and a driving method thereof.

液晶表示装置（ＬＣＤ；Liquid Crystal Display）に用いられる液晶表示素子の駆動方式には、画素に印加される電圧値が連続的なアナログ値であるアナログ駆動方式と、画素に印加する電圧の大きさを２値とし、画像の輝度（階調）に対応して、印加電圧の時間幅を変えることにより、液晶の画素に印加する実効電圧値を制御するデジタル駆動方式とがある。デジタル駆動方式では、画素に印加されるのは「０」か「１」の情報（サブフレームデータ）のみであるため、ノイズ等の外部要因により影響を受け難いという特長がある。 As a driving method of a liquid crystal display element used in a liquid crystal display (LCD), an analog driving method in which a voltage value applied to a pixel is a continuous analog value and a magnitude of a voltage applied to the pixel. There is a digital driving method in which the effective voltage value applied to the pixels of the liquid crystal is controlled by changing the time width of the applied voltage in accordance with the brightness (gradation) of the image. The digital drive method has a feature that it is hardly affected by external factors such as noise because only information “0” or “1” (subframe data) is applied to the pixel.

デジタル駆動方式では、例えば１フレームを、１フレーム期間より短い表示期間をもつ複数のサブフレームに分割し、その複数のサブフレームの中から表示すべき階調に応じて選択したサブフレームの組み合わせで画素を駆動する（例えば、特許文献１参照）。デジタル駆動方式では、前述したように画素に印加されるのは「０」か「１」の情報のみであり、それはつまり黒を表示するか白を表示するかの情報のみである。そのため、時間的な積分により階調を生成する必要がある。特許文献１に記載の階調生成方法では、１フレーム期間を複数のサブフレームに分割し、それぞれのサブフレームで表示できる期間が、「１」、「２」、「４」、「８」、「１６」、「３２」、「３２」、「３２」、「３２」、「３２」、「３２」、「３２」という比率となるような期間に設定する。例えば「１００／２５５」というような階調を表示したい場合には、[００１００１１１００００]という情報を順番に画素に書き込むことにより、表示期間「４」のサブフレームと、表示期間「３２」のサブフレーム３つを選択して１００／２５５という階調を表現する。 In the digital driving method, for example, one frame is divided into a plurality of subframes having a display period shorter than one frame period, and a combination of subframes selected from the plurality of subframes according to the gradation to be displayed. A pixel is driven (for example, refer to Patent Document 1). In the digital driving method, as described above, only “0” or “1” information is applied to the pixel, that is, only information indicating whether black is displayed or white is displayed. For this reason, it is necessary to generate gradation by temporal integration. In the gradation generation method described in Patent Document 1, one frame period is divided into a plurality of subframes, and periods that can be displayed in each subframe are “1”, “2”, “4”, “8”, The period is set to a ratio of “16”, “32”, “32”, “32”, “32”, “32”, “32”, “32”. For example, when it is desired to display a gradation such as “100/255”, the information [001001110000] is sequentially written into the pixels, so that the subframe of the display period “4” and the subframe of the display period “32” are displayed. Three are selected to express a gradation of 100/255.

また、上記のデジタル駆動方式の液晶表示装置には、各画素が、マスタメモリとスレイブメモリが直列に接続されたサンプルホールド部と、１個の電圧選択部と、液晶表示素子とから構成されるものが知られている（例えば、非特許文献１参照）。この画素では、前段のマスタメモリに保持した１ビットのデータを、共通転送信号線を介して共通信号が供給されるタイミングで後段のスレイブメモリに転送して保持する。スレイブメモリに保持したデータの値に応じて電圧選択部にて２種類の電圧Ｖ０及びＶ１のうちの一方を選択して液晶表示素子の画素電極に印加する。また、デジタル駆動方式の液晶表示装置として、非特許文献１のマスタ−スレイブ構造の２メモリ構成から、メモリを１段分取り除き、１個のメモリと電圧選択部を直列に並べた構造の画素を備える液晶表示装置も知られている（例えば、特許文献２参照）。 Further, in the above-described digital drive type liquid crystal display device, each pixel includes a sample hold unit in which a master memory and a slave memory are connected in series, one voltage selection unit, and a liquid crystal display element. Those are known (for example, see Non-Patent Document 1). In this pixel, the 1-bit data held in the preceding master memory is transferred to and held in the subsequent slave memory at the timing when the common signal is supplied via the common transfer signal line. According to the value of data held in the slave memory, one of the two kinds of voltages V0 and V1 is selected by the voltage selection unit and applied to the pixel electrode of the liquid crystal display element. Further, as a digital drive type liquid crystal display device, a pixel having a structure in which one stage of memory is removed from the two-memory configuration of the master-slave structure of Non-Patent Document 1 and one memory and a voltage selection unit are arranged in series. A liquid crystal display device provided is also known (see, for example, Patent Document 2).

特開２００６−１７１６５１号公報JP 2006-171651 A 特表２００２−５１４７９６号公報JP-T-2002-51496

SID(Society for Information Display)04 DIGEST pp.72〜75［平成２３年１１月１５日インターネット検索］＜URL：http://www.videovantage.com/wp-content/uploads/2009/12/sid-06_04_jvc_digital_drive.pdf＞SID (Society for Information Display) 04 DIGEST pp.72-75 [Internet search on November 15, 2011] <URL: http://www.videovantage.com/wp-content/uploads/2009/12/sid- 06_04_jvc_digital_drive.pdf>

ところで、近年は液晶表示装置における高解像度化及び小型化に伴い、画素の小型化が一層求められている。特許文献２記載の従来の液晶表示装置によれば、非特許文献１記載の従来の液晶表示装置の画素内のサンプルホールド部からメモリを１段分除去した構成であるので、非特許文献１記載の従来の液晶表示装置に比べて小型化が可能である。 Incidentally, in recent years, with the increase in resolution and miniaturization of liquid crystal display devices, there has been a further demand for miniaturization of pixels. According to the conventional liquid crystal display device described in Patent Document 2, since the memory is removed by one stage from the sample hold unit in the pixel of the conventional liquid crystal display device described in Non-Patent Document 1, Non-Patent Document 1 is described. Compared with the conventional liquid crystal display device, the size can be reduced.

しかしながら、上記の特許文献２記載の従来の液晶表示装置は、サンプルホールド部にメモリが一個しかないため、データ転送と液晶素子の駆動を同時に行うことができない。このため、前述した各サブフレームで表示を行うためには、例えば図１７（ａ）に模式的に示すようにデータを転送し、同図（ｂ）に示す期間、液晶表示素子を駆動するため、データの転送に使われないデータ転送休止期間が長くなってしまう。また、データ転送期間は液晶表示素子を駆動することができないため、表示画面が暗くなってしまう。このため、特許文献２記載の従来の液晶表示装置は、非常に効率が低く、結果として、表示が暗く、コストも高くなってしまうという問題点があった。 However, since the conventional liquid crystal display device described in Patent Document 2 has only one memory in the sample and hold unit, data transfer and driving of the liquid crystal element cannot be performed simultaneously. Therefore, in order to perform display in each subframe described above, for example, data is transferred as schematically shown in FIG. 17A, and the liquid crystal display element is driven for the period shown in FIG. Therefore, the data transfer suspension period that is not used for data transfer becomes longer. In addition, since the liquid crystal display element cannot be driven during the data transfer period, the display screen becomes dark. For this reason, the conventional liquid crystal display device described in Patent Document 2 has a problem that the efficiency is very low, and as a result, the display is dark and the cost is high.

また、非特許文献１に記載された従来の液晶表示装置では、画素内にメモリ２段からなるサンプルホールド部を有するために、特許文献２記載の従来の液晶表示装置に比べて画素の小型化が困難であるという問題点があった。 Further, since the conventional liquid crystal display device described in Non-Patent Document 1 has a sample-and-hold unit having two stages of memory in the pixel, the pixel can be made smaller than the conventional liquid crystal display device described in Patent Document 2. There was a problem that it was difficult.

本発明は、以上の問題点に鑑みなされたもので、データ転送のための液晶駆動休止期間を必要とせず、画素回路の小型化が容易で、低コストで明るく高解像度な表示を行い得る液晶表示装置及びその駆動方法を提供することを目的とする。 The present invention has been made in view of the above-described problems, and does not require a liquid crystal drive suspension period for data transfer, and can easily reduce the size of a pixel circuit, and can perform bright and high-resolution display at low cost. An object is to provide a display device and a driving method thereof.

上記問題点を解決するために本発明は、複数の列データ線(D0〜Dn)と複数の行選択線(W0〜Wm)とが交差する各交差部に配置され、共通電極（14）と画素電極(12)との間に液晶層(13)が封入された液晶素子(LC)を有する複数の画素からなる画像表示部(46)を備えた表示素子部（11）と、第１のビット数の映像信号データに対して時間方向又は空間方向にディザリング処理を行って、第１のビット数より少ない第２のビット数に丸めたディザリング処理後データを出力するディザリング処理部(35)と、前記映像信号データの各フレームを１フレーム期間より短い表示期間をもつ複数のサブフレームで構成するため、前記ディザリング処理後データから駆動階調テーブル(37)に基づいて前記ディザリング処理後データの各画素値に対応した値の前記複数のサブフレームそれぞれのサブフレームデータを生成するサブフレームデータ変換部(36)と、サブフレームデータ変換部(36)より生成された前記サブフレームデータを１フレーム分保持するダブルバッファ構成のフレームバッファ(39A,39B)と、フレームバッファ(39A,39B)の一方のバッファにサブフレームデータ変換部(36)により生成された前記サブフレームデータを保持している間に、他方のバッファに保持されている前のフレーム期間に保持された１フレーム分のサブフレームデータを１サブフレーム分毎に順番に表示素子部(11)に転送するデータ転送部（41,38）と、前記フレームバッファの一方のバッファに前記サブフレームデータを保持している間に、データ転送部（41,38）より転送された１サブフレーム分の前記サブフレームデータを保持し、保持した前記サブフレームデータを出力するサブフレームバッファ（62）と、前記フレームバッファの一方のバッファに前記サブフレームデータを保持している間に、画像表示部(46)の全ての前記複数の画素に、前記サブフレームバッファ(62)から出力された１サブフレーム分の前記サブフレームデータを供給する画像表示駆動部(44、45、61)と、前記サブフレームデータの転送或いは前記サブフレームの表示期間に非同期に駆動制御部(40)より出力される極性反転信号に同期して、ハイレベルの共通電圧とローレベルの共通電圧とを交互に選択して液晶素子の共通電極(14)に印加する共通電圧選択部(42)と、前記極性反転信号に同期して黒表示電圧と白表示電圧とを交互に選択して液晶素子の黒電圧線と白電圧線に印加する電圧生成部(43)と、を備え、前記複数の画素はそれぞれ、前記行選択線(W0〜Wm)を介して行選択信号が供給されたときに、画像表示駆動部(44、45、61)により列データ線(D0〜Dn)を介して供給される前記サブフレームデータをサンプリングして保持する１ビットラッチ回路構成の画素データ保持部(21、22)と、画素データ保持部(21、22)により保持されているサブフレームデータにより、２種類の電圧線から片方を選択して、画素電極(12)に画素電圧として印加する電圧選択部（24）と、をさらに有し、前記駆動制御部は、前記フレームバッファの一方のバッファに前記サブフレームデータを保持している間に、前記サンプリングして前記サブフレームバッファに保持されたサブフレームデータを１ライン単位に前記画素データ保持部に転送し、さらに転送完了後に前記極性反転信号に同期して前記複数の画素を駆動させることを要旨とする液晶表示装置である。 In order to solve the above problems, the present invention is arranged at each intersection where a plurality of column data lines (D0 to Dn) and a plurality of row selection lines (W0 to Wm) intersect , and a common electrode (14) A display element unit (11) having an image display unit (46) composed of a plurality of pixels having a liquid crystal element (LC) in which a liquid crystal layer (13) is sealed between the pixel electrode (12) and a first electrode ; A dithering processing unit that performs dithering processing on the video signal data of the number of bits in the time direction or the spatial direction, and outputs the dithered data rounded to the second number of bits smaller than the first number of bits ( 35), and each frame of the video signal data is composed of a plurality of subframes having a display period shorter than one frame period, so that the dithering is performed based on the driving gradation table (37) from the data after the dithering process The plurality of subframes having a value corresponding to each pixel value of the processed data. A subframe data conversion unit (36) for generating subframe data for each frame, and a frame buffer (39A) having a double buffer structure for holding the subframe data generated by the subframe data conversion unit (36) for one frame. , 39B) and one of the frame buffers (39A, 39B) while holding the subframe data generated by the subframe data conversion unit (36) before being held in the other buffer. A data transfer unit (41, 38) that sequentially transfers subframe data for one frame held in one frame period to the display element unit (11) every one subframe, and one of the frame buffers. before while holding the sub-frame data, holding the sub-frame data of one subframe transferred from the data transfer unit (41,38), and held A sub-frame buffer for outputting the sub-frame data (62), while holding the sub-frame data in one buffer of the frame buffer, to all of the plurality of pixels of the image display unit (46), wherein An image display drive unit (44, 45, 61) for supplying the subframe data for one subframe output from the subframe buffer (62), asynchronous with the transfer of the subframe data or the display period of the subframe The common voltage applied to the common electrode (14) of the liquid crystal element by alternately selecting the high level common voltage and the low level common voltage in synchronization with the polarity inversion signal output from the drive control unit (40). A selection unit (42), and a voltage generation unit (43) for alternately applying a black display voltage and a white display voltage in synchronization with the polarity inversion signal to apply to the black voltage line and the white voltage line of the liquid crystal element; wherein the plurality of Each element, when a row selection signal is supplied via the row selection lines (W0 to Wm), supplied via the column data lines (D0 to Dn) by the image display drive unit (44,45,61) The pixel data holding unit (21, 22) having a 1-bit latch circuit configuration that samples and holds the subframe data to be sampled and two types of subframe data held by the pixel data holding unit (21, 22) select one from the voltage line, the voltage selection unit configured to apply a pixel voltage to the pixel electrode (12) and (24), and further have a, the drive control unit, the sub to one buffer of the frame buffer While holding the frame data, the subframe data sampled and held in the subframe buffer is transferred to the pixel data holding unit in units of one line, and further synchronized with the polarity inversion signal after the transfer is completed. Before A liquid crystal display device according to subject matter that drives the plurality of pixels.

また、本発明においては、行選択信号を複数の行選択線(W0〜Wm)に順次に供給して、画像表示部(46)の全ての複数の画素をライン単位の画素毎に順次に選択すると共に、１ラインの各画素のサブフレームバッファ（62)から出力されたサブフレームデータを１ライン単位に複数の列データ線(D0〜Dn)に供給することを繰り返して、サブフレームバッファ（62)から出力された前記サブフレームデータを画像表示部（46)の全ての複数の画素に転送する第２データ転送部(61)を備え、データ転送部（41,38)によるフレームバッファ(39A,39B)からサブフレームバッファ（62)へのデータ転送と、第２データ転送部(61)によるサブフレームバッファ（62)から画像表示部（46)の全ての複数の画素への転送とが交互に動作することを要旨とする。 In the present invention, a row selection signal is sequentially supplied to a plurality of row selection lines (W0 to Wm), and all the plurality of pixels of the image display unit (46) are sequentially selected for each pixel in a line unit. At the same time, by repeatedly supplying the subframe data output from the subframe buffer (62) of each pixel of one line to the plurality of column data lines (D0 to Dn) in units of one line, the subframe buffer (62 ) Is provided with a second data transfer unit (61) for transferring the subframe data output from the image display unit (46) to all of the plurality of pixels, and a frame buffer (39A, 39) by the data transfer unit (41, 38). The data transfer from 39B) to the subframe buffer (62) and the transfer from the subframe buffer (62) to all the plurality of pixels of the image display unit (46) by the second data transfer unit (61) alternately The gist is to work.

また、本発明においては、ディザリング処理部(35)は、対象画素の第１のビット数の映像信号データの下位Ｄビット（Ｄは自然数）の情報を、誤差拡散法に従い前記対象画素の周辺画素に拡散することにより生成した（Ｍ＋Ｆ）ビット（Ｍは１フレームを構成するサブフレーム数を２進数で表わしたときのビット数、Ｆは自然数）に、１ビットの桁上がり用ビットを最上位に付加したデータに変換する誤差拡散部(32)と、誤差拡散部(32)から出力された前記（Ｍ＋Ｆ＋１）ビットのデータの下位Ｆビットの値と、表示エリアでの画素の位置情報及びフレームのカウント情報とから、フレームレートコントロールテーブルを用いて導いた０又は１の値を前記（Ｍ＋Ｆ＋１）ビットのデータの上位（Ｍ＋１）ビットに加算して、フレームレートコントロールされた（Ｍ＋１）ビットのデータを出力するフレームレートコントロール部(33)と、フレームレートコントロール部(33)から出力されたデータの値を、駆動階調の最大値に制限したＭビットのデータを生成して出力するリミッタ部(34)と、を有することができる。 In the present invention, the dithering processing unit (35) uses the information of the lower D bits (D is a natural number) of the video signal data of the first number of bits of the target pixel as the peripheral of the target pixel according to the error diffusion method. (M + F) bits generated by diffusing to pixels (M is the number of subframes constituting one frame expressed in binary number, F is a natural number) 1 bit carry bit is the most significant bit An error diffusion unit (32) for converting the data added to the data, a lower F bit value of the (M + F + 1) -bit data output from the error diffusion unit (32), pixel position information and a frame in the display area The 0 or 1 value derived by using the frame rate control table is added to the upper (M + 1) bits of the (M + F + 1) bits of data, and the frame rate control is performed. The frame rate control unit (33) for outputting the (M + 1) -bit data that is stored and the data value output from the frame rate control unit (33) are limited to the maximum value of the drive gradation. And a limiter unit (34) for generating and outputting data.

また本発明は、複数の列データ線(D0〜Dn)と複数の行選択線(W0〜Wm)とが交差する各交差部に配置された複数の画素(20)からなる画像表示部(46)の前記複数の画素がそれぞれ、共通電極(14)と画素電極(12)との間に液晶層(13)が封入された液晶素子(LC)と、行選択線(W0〜Wm)を介して行選択信号が供給されたときに、列データ線(D0〜Dn)を介して供給されるサブフレームデータをサンプリングして保持する１ビットラッチ回路構成の画素データ保持部(21、22)とを有する液晶表示装置の駆動方法であって、第１のビット数の映像信号データに対して、時間方向又は空間方向にディザリング処理を行って第１のビット数より少ない第２のビット数に丸めたディザリング処理後データを出力するディザリング処理ステップと、前記映像信号データの各フレームを１フレーム期間より短い表示期間をもつ複数のサブフレームで構成するため、前記ディザリング処理後データから駆動階調テーブル(37)に基づいて前記ディザリング処理後データの各画素値に対応した値の前記複数のサブフレームそれぞれのサブフレームデータを生成するサブフレームデータ変換ステップと、前記サブフレームデータ変換ステップにより生成された前記サブフレームデータをダブルバッファ構成のフレームバッファに保持する保持ステップと、前記フレームバッファの一方のバッファに前記サブフレームデータ変換ステップにより生成された前記サブフレームデータを保持している間に他方のバッファに保持されている前のフレーム期間に保持された１フレーム分のサブフレームデータを１サブフレーム分毎に順番に表示素子部のサブフレームバッファに転送する第１のデータ転送ステップと、行選択信号を前記複数の行選択線に順次に供給して、前記画像表示部の全ての前記複数の画素をライン単位の画素毎に順次に選択すると共に、前記フレームバッファの一方のバッファに前記サブフレームデータを保持している間に、前記サブフレームバッファから出力されたサブフレームデータを１ライン単位に前記複数の列データ線に供給することを繰り返して、前記サブフレームバッファから出力された１サブフレーム分の前記サブフレームデータを前記画像表示部の全ての前記複数の画素に供給する第２のデータ転送ステップと、駆動制御部より非同期に出力される極性反転信号に同期してハイレベルの共通電圧とローレベルの共通電圧とを交互に選択して前記液晶素子の共通電極(14)に印加する共通電圧選択ステップと、前記極性反転信号に同期して黒表示電圧と白表示電圧とを交互に選択して前記液晶素子の黒電圧線と白電圧線に印加する駆動電圧選択ステップと、を含むことを要旨とする。 The present invention also provides an image display section (46) comprising a plurality of pixels (20) arranged at each intersection where a plurality of column data lines (D0 to Dn) and a plurality of row selection lines (W0 to Wm) intersect. Each of the plurality of pixels) via a liquid crystal element (LC) in which a liquid crystal layer (13) is sealed between a common electrode (14) and a pixel electrode (12), and row selection lines (W0 to Wm). A pixel data holding unit (21, 22) having a 1-bit latch circuit configuration for sampling and holding the subframe data supplied via the column data lines (D0 to Dn) when the row selection signal is supplied. A dithering process is performed on the video signal data having the first number of bits in the time direction or the spatial direction to obtain a second number of bits smaller than the first number of bits. A dithering step for outputting the rounded dithered data, and each frame of the video signal data by 1 frame. A plurality of sub-frames having a display period shorter than the image period, so that a value corresponding to each pixel value of the dithered data is obtained from the dithered data based on the drive gradation table (37). and the subframe data conversion step of generating a respective sub-frame data and the plurality of sub-frames, a holding step of holding the frame buffer of the double buffer configuration of the subframe data more generated in the sub-frame data conversion step, wherein While holding the subframe data generated by the subframe data conversion step in one buffer of the frame buffer, subframes for one frame held in the previous frame period held in the other buffer Data is displayed in order for each subframe in the display element section. A first data transfer step for transferring to the frame buffer; and a row selection signal is sequentially supplied to the plurality of row selection lines, so that all the plurality of pixels of the image display unit are sequentially provided for each pixel in a line unit. And the subframe data output from the subframe buffer is supplied to the plurality of column data lines in units of one line while the subframe data is held in one buffer of the frame buffer. By repeating this, a second data transfer step for supplying the sub-frame data for one sub-frame output from the sub-frame buffer to all the plurality of pixels of the image display unit and the drive control unit asynchronously The liquid crystal element by alternately selecting a high-level common voltage and a low-level common voltage in synchronization with the polarity inversion signal output to A common voltage selection step to be applied to the common electrode (14), and a black display voltage and a white display voltage are alternately selected in synchronization with the polarity inversion signal and applied to the black voltage line and the white voltage line of the liquid crystal element. And a drive voltage selection step.

本発明によれば、データ転送のための液晶駆動休止期間を必要とせず、画素回路の小型化が容易で、低コストで明るく高解像度な表示を行い得る液晶表示装置及びその駆動方法を提供することができるという効果がある。 According to the present invention, there is provided a liquid crystal display device that does not require a liquid crystal drive suspension period for data transfer, can easily reduce the size of a pixel circuit, can perform bright and high-resolution display at low cost, and a driving method thereof. There is an effect that can be.

反射型液晶表示素子を用いた投射型表示装置の概略構成図である。It is a schematic block diagram of the projection type display apparatus using a reflection type liquid crystal display element. 本発明に係る液晶表示装置の一実施形態の一画素の構成図である。It is a block diagram of one pixel of one embodiment of the liquid crystal display device according to the present invention. 反射型液晶表示素子のＶddとＶcomの設定方法の一例の説明図である。It is explanatory drawing of an example of the setting method of Vdd and Vcom of a reflection type liquid crystal display element. 本発明に係る液晶表示装置の一実施形態のブロック図である。1 is a block diagram of an embodiment of a liquid crystal display device according to the present invention. 素子駆動部の構成を説明するブロック図である。It is a block diagram explaining the structure of an element drive part. 表示素子部の構成を説明するブロック図である。It is a block diagram explaining the structure of a display element part. 素子駆動部の各ブロックにおける階調表現の一例を説明する図である。It is a figure explaining an example of the gradation expression in each block of an element drive part. 素子駆動部中の駆動階調テーブルの一例を示す図である。It is a figure which shows an example of the drive gradation table in an element drive part. 素子駆動部中の誤差拡散部の動作の一例を説明する図である。It is a figure explaining an example of operation | movement of the error diffusion part in an element drive part. 素子駆動部中の誤差拡散部の一例の構成図である。It is a block diagram of an example of the error diffusion part in an element drive part. 素子駆動部中のフレームレートコントロール部の一例の構成図である。It is a block diagram of an example of the frame rate control part in an element drive part. 素子駆動部中のフレームレートコントロール部により用いるフレームコントロールテーブルの例を示す図である。It is a figure which shows the example of the frame control table used by the frame rate control part in an element drive part. 本発明の液晶表示装置の一実施形態における駆動パターンの一例の説明図である。It is explanatory drawing of an example of the drive pattern in one Embodiment of the liquid crystal display device of this invention. 図４の液晶表示装置の動作説明用タイミングチャートである。6 is a timing chart for explaining operations of the liquid crystal display device of FIG. 4. 反射型の液晶素子における横方向電界の発生メカニズムの説明図である。It is explanatory drawing of the generation | occurrence | production mechanism of the horizontal electric field in a reflection type liquid crystal element. 素子駆動部中のフレームレートコントロール部によるフレームレートコントロールにより、横方向電界が低減されることを説明する図である。It is a figure explaining that a horizontal direction electric field is reduced by the frame rate control by the frame rate control part in an element drive part. 従来の液晶表示装置の課題であるデータ転送期間による駆動休止期間を説明する図である。It is a figure explaining the drive stop period by the data transfer period which is a subject of the conventional liquid crystal display device.

次に、図面を参照して、本発明の実施の形態を詳細に説明する。本発明は、複数の画素がマトリクス状に配列された表示パネルを備えるＬＣＤ、プラズマディスプレイパネル表示装置（ＰＤＰ）、デジタルライトプロセッシング表示装置（ＤＬＰ）の如くのパネル型液晶表示装置に適用できるものである。しかし、以下の説明では、アクティブマトリクス型の反射型液晶の表示素子を備えた投射型表示装置を例にして説明する。 Next, embodiments of the present invention will be described in detail with reference to the drawings. The present invention can be applied to a panel type liquid crystal display device such as an LCD having a display panel in which a plurality of pixels are arranged in a matrix, a plasma display panel display device (PDP), and a digital light processing display device (DLP). is there. However, in the following description, a projection type display device having an active matrix type reflective liquid crystal display element will be described as an example.

図１は、液晶表示装置の一例として反射型液晶表示素子を用いた投射型表示装置１０の光路を説明する概略構成図である。図１において、投射型表示装置１０は、反射型液晶を使用した表示素子部１１、偏光ビームスプリッタ（以下、ＰＢＳという）１６、投射レンズ１７を含んで構成され、投射レンズ１７から出射された光Ｌ２はスクリーン１８に投射される。 FIG. 1 is a schematic configuration diagram illustrating an optical path of a projection display device 10 using a reflective liquid crystal display element as an example of a liquid crystal display device. In FIG. 1, the projection display device 10 includes a display element unit 11 using a reflective liquid crystal, a polarization beam splitter (hereinafter referred to as PBS) 16, and a projection lens 17, and light emitted from the projection lens 17. L2 is projected onto the screen 18.

反射型液晶を使用した表示素子部１１は、導電性及び光反射性をそれぞれ有する複数の画素電極１２と、液晶層１３と、複数の画素電極１２に共通の導電性及び光透過性を有する共通電極１４と、画素回路１５とを含む。複数の画素電極１２は、第１の基板（図示せず）の表面に二次元マトリクス状に配置されている。なお、図１では、複数の画素電極１２のうちの任意の一つの画素電極のみを示している。共通電極１４は、第２の基板（図示せず）の表面に形成されている。液晶層１３は、画素電極１２及び共通電極１４が対向するように第１の基板と第２の基板とが離間配置されて形成された基板間の空間内に封入されている。なお、画素電極１２、共通電極１４の各表面には配向膜（図示せず）が被覆されている。 The display element unit 11 using the reflective liquid crystal includes a plurality of pixel electrodes 12 having conductivity and light reflectivity, a liquid crystal layer 13, and a common conductivity and light transmission common to the plurality of pixel electrodes 12. The electrode 14 and the pixel circuit 15 are included. The plurality of pixel electrodes 12 are arranged in a two-dimensional matrix on the surface of a first substrate (not shown). FIG. 1 shows only one arbitrary pixel electrode among the plurality of pixel electrodes 12. The common electrode 14 is formed on the surface of a second substrate (not shown). The liquid crystal layer 13 is sealed in a space between substrates formed by separating the first substrate and the second substrate so that the pixel electrode 12 and the common electrode 14 face each other. Each surface of the pixel electrode 12 and the common electrode 14 is covered with an alignment film (not shown).

投射型表示装置１０では、図示しない照明光学系から射出した入射光Ｌ１がＰＢＳ１６に入射する。入射光Ｌ１は、互いに偏光面が直交するＳ偏光成分とＰ偏光成分とを含んでいる。図１において、Ｐ偏光成分は線分で、またＳ偏光成分は〇でそれぞれ模式的に示されている。ＰＢＳ１６は、入射する光のＳ偏光成分を反射し、Ｐ偏光成分を透過する光学特性を有している。従って、ＰＢＳ１６は、入射光Ｌ１のＳ偏光成分を反射し、共通電極１４に入射する。 In the projection display device 10, incident light L1 emitted from an illumination optical system (not shown) enters the PBS 16. The incident light L1 includes an S-polarized component and a P-polarized component whose planes of polarization are orthogonal to each other. In FIG. 1, the P-polarized component is schematically shown as a line segment, and the S-polarized component is shown as ◯. The PBS 16 has an optical characteristic of reflecting the S-polarized component of incident light and transmitting the P-polarized component. Accordingly, the PBS 16 reflects the S-polarized component of the incident light L 1 and enters the common electrode 14.

表示素子部１１は、共通電極１４に入射したＳ偏光成分を液晶層１３を通して画素電極１２に入射して反射させ、更に画素電極１２からの反射光を液晶層１３及び共通電極１４をそれぞれ通して射出する。ここで、表示素子部１１は、共通電極１４に入射したＳ偏光成分が画素電極１２で反射して共通電極１４から射出するまでの上記の過程で、画素電極１２に印加される画素データに応じた駆動電圧と、共通電極１４に印加される共通電圧との間の電位差に応じて、共通電極１４に入射したＳ偏光成分を変調し、Ｓ偏光成分の一部をＰ偏光成分として、Ｓ偏光成分とＰ偏光成分とからなる光として射出する。 The display element unit 11 causes the S-polarized component incident on the common electrode 14 to be incident on the pixel electrode 12 and reflected through the liquid crystal layer 13, and further reflects the reflected light from the pixel electrode 12 through the liquid crystal layer 13 and the common electrode 14. Eject. Here, the display element unit 11 responds to the pixel data applied to the pixel electrode 12 in the above process until the S-polarized component incident on the common electrode 14 is reflected by the pixel electrode 12 and emitted from the common electrode 14. The S polarization component incident on the common electrode 14 is modulated in accordance with the potential difference between the drive voltage and the common voltage applied to the common electrode 14, and a part of the S polarization component is used as the P polarization component. The light is emitted as a component and a P-polarized component.

ＰＢＳ１６は、表示素子部１１から射出された上記の光のうち、Ｐ偏光成分を透過して投射レンズ１７に入射し、Ｓ偏光成分は反射して照明光学系へ入射する。投射レンズ１７は、ＰＢＳ１６からのＰ偏光成分を射出光Ｌ２としてスクリーン１８に投射し画像を表示させる。なお、後述する「出力光の強度」とは、スクリーン１８上で測定した出射光Ｌ２の照度をいう。 The PBS 16 transmits the P-polarized component of the light emitted from the display element unit 11 and enters the projection lens 17, and the S-polarized component reflects and enters the illumination optical system. The projection lens 17 projects the P-polarized component from the PBS 16 onto the screen 18 as the emitted light L2, and displays an image. The “output light intensity” described later refers to the illuminance of the emitted light L2 measured on the screen 18.

図２は、本発明になる液晶表示装置の一実施の形態の一画素の構成図である。同図中、図１と同一構成部分には同一符号を付してある。図２において、本発明になる液晶表示装置の一実施の形態の一つの画素２０は、画素回路１５と液晶素子ＬＣとからなり、１本の列データ線Ｄと１本の行選択線Ｗとの交差部に配置されている。液晶素子ＬＣは、前述したように、第１の基板に形成された光反射特性を有する画素電極１２と第２の基板に形成された光透過特性を有する共通電極１４とが対向するように第１の基板と第２の基板とが離間配置されることで形成された基板間の空間内に液晶層１３封入された公知の構成である。なお、図２の一つの画素２０は、図１に示した表示素子部１１の一つの画素に相当する。 FIG. 2 is a configuration diagram of one pixel of an embodiment of the liquid crystal display device according to the present invention. In the figure, the same components as those in FIG. In FIG. 2, one pixel 20 in one embodiment of the liquid crystal display device according to the present invention includes a pixel circuit 15 and a liquid crystal element LC, and one column data line D and one row selection line W. It is arranged at the intersection. As described above, in the liquid crystal element LC, the pixel electrode 12 having light reflection characteristics formed on the first substrate and the common electrode 14 having light transmission characteristics formed on the second substrate face each other. This is a known configuration in which the liquid crystal layer 13 is sealed in a space between the substrates formed by separating the first substrate and the second substrate. Note that one pixel 20 in FIG. 2 corresponds to one pixel in the display element unit 11 illustrated in FIG. 1.

画素回路１５は、図２に示すように、スイッチング部２１、サンプルホールド部２２、電圧選択部２４からなる。スイッチング部２１は、ソースが列データ線Ｄに接続され、ゲートが行選択線Ｗに接続され、ドレインがサンプルホールド部２２の入力端子に接続されたＮチャネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）から構成されている。 As shown in FIG. 2, the pixel circuit 15 includes a switching unit 21, a sample hold unit 22, and a voltage selection unit 24. The switching unit 21 has an N-channel MOS field effect transistor (hereinafter referred to as an NMOS transistor) having a source connected to the column data line D, a gate connected to the row selection line W, and a drain connected to the input terminal of the sample hold unit 22. It is composed of).

サンプルホールド部２２は、例えば、２個のＣＭＯＳインバータが襷がけに接続された４トランジスタ構成のラッチ回路〔ＳＲＡＭ(Static Random Access Memory）に使用されるメモリと同様の構成〕からなる。サンプルホールド部２２は、スイッチング部２１を介して列データ線Ｄに接続されており、行選択線Ｗを介して印加される行選択信号によりこの画素２０が選択されたときに、スイッチング部２１を通して入力される列データ線Ｄ上のサブフレームデータ（画素データ電圧）をサンプリング及びホールドする。 The sample hold unit 22 includes, for example, a four-transistor latch circuit [same configuration as a memory used in an SRAM (Static Random Access Memory)] in which two CMOS inverters are connected to each other. The sample hold unit 22 is connected to the column data line D through the switching unit 21, and when the pixel 20 is selected by a row selection signal applied through the row selection line W, the sample hold unit 22 passes through the switching unit 21. The subframe data (pixel data voltage) on the input column data line D is sampled and held.

サンプルホールド部２２にサンプリング及びホールドされたデータは電圧選択部２４に入力される。電圧選択部２４では、サンプルホールド部２２にホールドされているデータが「０」であるときは、黒電圧線Ｖ０を介して黒電圧Ｖ０を画素電極１２に印加する。サンプルホールド部２２にホールドされているデータが「１」であるときは、白電圧線Ｖ１を介して白電圧Ｖ１を画素電極１２に印加する。液晶素子ＬＣの共通電極１４の電圧の値は共通電圧Ｖcom と呼ばれている。 Data sampled and held in the sample hold unit 22 is input to the voltage selection unit 24. When the data held in the sample hold unit 22 is “0”, the voltage selection unit 24 applies the black voltage V 0 to the pixel electrode 12 via the black voltage line V 0. When the data held in the sample hold unit 22 is “1”, the white voltage V1 is applied to the pixel electrode 12 via the white voltage line V1. The value of the voltage of the common electrode 14 of the liquid crystal element LC is called a common voltage Vcom.

図３は、表示素子部１１の黒電圧Ｖ０／白電圧Ｖ１と共通電圧Ｖcom の設定方法の一例の説明図である。図３（ａ）は、入力電圧と出力光の強度との関係の一例を示す。図３（ａ）において、横軸は入力電圧であり、画素電極１２と共通電極１４との間の電位差、すなわち、液晶層１３の駆動電圧を示す。また、図３（ａ）の縦軸は、液晶層１３から射出される出力光の強度を示す。液晶層１３から射出される出力光の強度が一番暗い時の電圧をＶｂ（黒電圧）とし、出力光の強度が飽和する電圧をＶｗ（白電圧）とする。 FIG. 3 is an explanatory diagram of an example of a method for setting the black voltage V0 / white voltage V1 and the common voltage Vcom of the display element unit 11. FIG. 3A shows an example of the relationship between the input voltage and the intensity of the output light. In FIG. 3A, the horizontal axis represents the input voltage, and shows the potential difference between the pixel electrode 12 and the common electrode 14, that is, the driving voltage of the liquid crystal layer 13. The vertical axis in FIG. 3A indicates the intensity of output light emitted from the liquid crystal layer 13. The voltage when the intensity of the output light emitted from the liquid crystal layer 13 is the darkest is Vb (black voltage), and the voltage at which the intensity of the output light is saturated is Vw (white voltage).

図３（ｂ）は、極性反転時の動作を説明するための図である。液晶表示装置では、液晶の焼き付き防止のため極性反転駆動（ＤＣバランス駆動）を行う必要がある。図３（ｂ）に示すように、画素電極電圧から共通電圧を差し引いた液晶印加電圧の極性が（ＤＣ＋）の場合、共通電圧Ｖcom にはローレベルＶcom Ｌである（−Ｖｂ）を印加し、黒表示を行う場合には画素電極にＶｓｓ（ＧＮＤ）を印加することによって、液晶層１３にはＶｂ（＝(ＧＮＤ)−（−Ｖｂ））が印加され、黒表示を行う。白表示を行う場合には画素電極にＶｄｄ（Ｖｗ−Ｖｂ）を印加することによって、液晶層１３にはＶｗ（＝（Ｖｗ−Ｖｂ）−（−Ｖｂ））が印加され、白表示を行う。また、（ＤＣ−）の場合、共通電圧Ｖcom にはハイレベルＶcom Ｈである（Ｖｗ）を印加し、黒表示を行う場合には画素電極にＶｄｄ（Ｖｗ−Ｖｂ）を印加することによって、液晶層１３には−Ｖｂ（＝（Ｖｗ−Ｖｂ）−（Ｖｗ））が印加され、黒表示を行う。白表示を行う場合には画素電極にＶｓｓ（ＧＮＤ）を印加することによって、液晶層１３には−Ｖｗ（（ＧＮＤ）−（Ｖｗ））が印加され、白表示を行う。ＶｓｓはＭＯＳトランジスタの接地電圧であり、ＶｄｄはＭＯＳトランジスタの電源電圧である。 FIG. 3B is a diagram for explaining the operation at the time of polarity reversal. In a liquid crystal display device, it is necessary to perform polarity inversion driving (DC balance driving) to prevent liquid crystal burn-in. As shown in FIG. 3B, when the polarity of the liquid crystal application voltage obtained by subtracting the common voltage from the pixel electrode voltage is (DC +), the low voltage Vcom L (−Vb) is applied to the common voltage Vcom. When black display is performed, Vss (GND) is applied to the pixel electrode, whereby Vb (= (GND) − (− Vb)) is applied to the liquid crystal layer 13 to perform black display. When white display is performed, by applying Vdd (Vw−Vb) to the pixel electrode, Vw (= (Vw−Vb) − (− Vb)) is applied to the liquid crystal layer 13 to perform white display. In the case of (DC−), the common voltage Vcom is applied with (Vw) which is a high level Vcom H, and in the case of performing black display, Vdd (Vw−Vb) is applied to the pixel electrode. -Vb (= (Vw-Vb)-(Vw)) is applied to the layer 13 to perform black display. In the case of performing white display, by applying Vss (GND) to the pixel electrode, -Vw ((GND)-(Vw)) is applied to the liquid crystal layer 13 to perform white display. Vss is the ground voltage of the MOS transistor, and Vdd is the power supply voltage of the MOS transistor.

次に、本発明になる液晶表示装置の一実施の形態の構成について説明する。 Next, the configuration of an embodiment of the liquid crystal display device according to the present invention will be described.

図４〜図６は、本発明になる液晶表示装置の一実施の形態のブロック図を示す。図４は液晶表示装置３０のブロック図、図５は液晶表示装置３０における素子駆動部７０のブロック図を、図６は液晶表示装置３０における表示素子部１１のブロック図を示す。同図中、図１及び図２と同一構成部分には同一符号を付してある。 4 to 6 show block diagrams of an embodiment of a liquid crystal display device according to the present invention. 4 is a block diagram of the liquid crystal display device 30, FIG. 5 is a block diagram of the element driving unit 70 in the liquid crystal display device 30, and FIG. 6 is a block diagram of the display element unit 11 in the liquid crystal display device 30. In the figure, the same components as those in FIGS. 1 and 2 are denoted by the same reference numerals.

図４に示すように、本実施の形態の液晶表示装置３０は、素子駆動部７０と、表示素子部１１を備えている。表示素子部１１には、画像表示部４６を含んでいる。素子駆動部７０と表示素子部１１とは、複数のＤＡＴＡ線群、共通電圧線Ｖcom 、ＭＯＳトランジスタの電源電圧Ｖｄｄ、ＭＯＳトランジスタの接地電圧Ｖｓｓ、極性反転信号ＩＮＶで接続してある。 As shown in FIG. 4, the liquid crystal display device 30 according to the present embodiment includes an element driving unit 70 and a display element unit 11. The display element unit 11 includes an image display unit 46. The element driving unit 70 and the display element unit 11 are connected by a plurality of DATA line groups, a common voltage line Vcom, a MOS transistor power supply voltage Vdd, a MOS transistor ground voltage Vss, and a polarity inversion signal INV.

図５において、素子駆動部７０は、ルックアップテーブル部３１と、誤差拡散部３２、フレームレートコントロール部３３及びリミッタ部３４からなるディザリング処理部３５と、駆動階調テーブル３７を備えるサブフレームデータ変換部３６と、メモリ制御部３８と、ダブルバッファ構成のフレームバッファ３９Ａ及び３９Ｂと、駆動制御部４０と、データ転送部４１と、共通電圧選択部４２と、電圧生成部４３とを有する。 In FIG. 5, the element driving unit 70 includes sub-frame data including a lookup table unit 31, a dithering processing unit 35 including an error diffusion unit 32, a frame rate control unit 33, and a limiter unit 34, and a driving gradation table 37. A conversion unit 36, a memory control unit 38, frame buffers 39A and 39B having a double buffer configuration, a drive control unit 40, a data transfer unit 41, a common voltage selection unit 42, and a voltage generation unit 43 are provided.

図６において、表示素子部１１は、ソースドライバ４４、ゲートドライバ４５、データ受信部６０、メモリ制御部６１、サブフレームバッファ６２、画素電圧選択部６３及び画像表示部４６を含んで構成される。なお、表示素子部１１の画素２０は、図２に示したように、液晶素子ＬＣが画素回路１５に接続された構成であるが、図６では共通電極１４のみを示し、各画素回路１５毎に接続されている画素電極１２及び液晶層１３の図示は省略している。 6, the display element unit 11 includes a source driver 44, a gate driver 45, a data receiving unit 60, a memory control unit 61, a subframe buffer 62, a pixel voltage selection unit 63, and an image display unit 46. The pixel 20 of the display element unit 11 has a configuration in which the liquid crystal element LC is connected to the pixel circuit 15 as shown in FIG. 2, but only the common electrode 14 is shown in FIG. The pixel electrode 12 and the liquid crystal layer 13 connected to are not shown.

画像表示部４６は、画面縦方向に延在するｎ＋１本の列データ線Ｄ0 〜Ｄn と、画面横方向に延在するｍ＋１本の行選択線Ｗ0 〜Ｗm とが交差する各交差部にそれぞれ接続された画素回路１５からなる。画素回路１５は、画像表示部４６に全部で（ｎ＋１）×（ｍ＋１）個、全体としてマトリクス状に配置されており、それぞれは図２に示した構成である。また、画像表示部４６を構成する全ての画素回路１５は、液晶素子ＬＣに接続されて画素２０をそれぞれ構成しており、液晶素子ＬＣの共通電極１４に共通電圧選択部４２から共通電圧Ｖcom が印加されている。 The image display unit 46 is connected to each intersection where n + 1 column data lines D0 to Dn extending in the vertical direction of the screen intersect with m + 1 row selection lines W0 to Wm extending in the horizontal direction of the screen. Pixel circuit 15 formed. A total of (n + 1) × (m + 1) pixel circuits 15 are arranged in a matrix in the image display section 46, and each has the configuration shown in FIG. Further, all the pixel circuits 15 constituting the image display unit 46 are connected to the liquid crystal element LC to constitute the pixel 20, respectively, and the common voltage Vcom is applied to the common electrode 14 of the liquid crystal element LC from the common voltage selection unit 42. Applied.

ソースドライバ４４は、入力される１行の画素分のサブフレームデータを１行の画素分の列データ線Ｄ0 〜Ｄn にそれぞれ出力することを繰り返す。ゲートドライバ４５は、画像表示部４６を構成する複数の画素回路１５のうち、各行毎の画素回路１５毎に接続された複数本の行選択線Ｗのうち、例えば画面の最上位位置にある行選択線から画面最下位位置にある行選択線方向へ、１本ずつ行選択信号を切替供給し、全行選択線Ｗに行選択信号を供給する。行選択信号はソースドライバ４４から列データ線Ｄ0 〜Ｄn へ出力されるサブフレームデータの切り替え周期と同期している。 The source driver 44 repeatedly outputs the input subframe data for one row of pixels to the column data lines D0 to Dn for one row of pixels. The gate driver 45 is, for example, the row at the highest position on the screen among the plurality of row selection lines W connected to each pixel circuit 15 in each row among the plurality of pixel circuits 15 constituting the image display unit 46. The row selection signal is switched and supplied one by one in the direction of the row selection line at the lowest position of the screen from the selection line, and the row selection signal is supplied to all row selection lines W. The row selection signal is synchronized with the switching period of the subframe data output from the source driver 44 to the column data lines D0 to Dn.

次に、本実施の形態の液晶表示装置３０の構成及び動作について、図５の要部のブロックの出力信号のビット数（階調表現）を説明する図７等と共に説明する。図５において、ルックアップテーブル部３１は、Ｎビットの映像信号データを入力信号として受け、Ｎより大きい（Ｍ＋Ｆ＋Ｄ）ビットのデータに変換する。ここで、Ｍは１フレーム期間のサブフレーム数を２進数で表わしたときのビット数、Ｆはフレームレートコントロール部３３により補間されるビット数、Ｄは誤差拡散部３２により補間されるビット数を示す。なお、Ｍ，Ｆ，Ｄはそれぞれ自然数である。 Next, the configuration and operation of the liquid crystal display device 30 according to the present embodiment will be described with reference to FIG. In FIG. 5, a lookup table unit 31 receives N-bit video signal data as an input signal and converts it into (M + F + D) -bit data larger than N. Here, M is the number of bits when the number of subframes in one frame period is expressed in binary, F is the number of bits interpolated by the frame rate control unit 33, and D is the number of bits interpolated by the error diffusion unit 32. Show. M, F, and D are natural numbers.

図７は、入力映像信号データのビット数Ｎが「８」の場合の例で、誤差拡散部３２にて補間されるビット数Ｄは「４」、フレームレートコントロール部３３にて補間されるビット数Ｆは「２」としている。また、サブフレーム数１５を２進数で表わした場合のビット数Ｍは「４」、駆動階調は１５個（黒を含まない）としている。 FIG. 7 shows an example in which the bit number N of the input video signal data is “8”. The bit number D to be interpolated by the error diffusion unit 32 is “4”, and the bit to be interpolated by the frame rate control unit 33. The number F is “2”. In addition, when the number of subframes 15 is expressed in binary, the number of bits M is “4” and the driving gradation is 15 (not including black).

ここで、ルックアップテーブル部３１の動作を説明する。一般的に、映像信号はガンマ補正がかけられている。画像表示装置側ではガンマ補正がかけられた映像信号に対し逆ガンマ補正処理を施してリニアな階調に戻すことが必要である。逆ガンマ補正とは、入力Ｘに対して出力がＸの２.２乗となるような補正である。この場合、出力特性は「ガンマ２.２」であると以下表現する。ルックアップテーブル部３１は、表示素子部１１の入出力特性を変換してガンマ２.２の出力特性を有する液晶表示装置３０を実現する機能を担っている。 Here, the operation of the lookup table unit 31 will be described. In general, video signals are subjected to gamma correction. On the image display device side, it is necessary to perform inverse gamma correction processing on the video signal that has been subjected to gamma correction to restore the linear gradation. Inverse gamma correction is correction in which the output becomes the square of X with respect to the input X. In this case, the output characteristic is expressed as “gamma 2.2” below. The lookup table unit 31 has a function of realizing the liquid crystal display device 30 having the output characteristic of gamma 2.2 by converting the input / output characteristics of the display element unit 11.

ルックアップテーブル部３１は、１０ビットの出力が、任意の出力特性（例えばガンマ２.２）となるように予め調整されている。例えば、図８の駆動階調テーブルにおける１５個の駆動階調（黒を含まない）のそれぞれの駆動による画像を図１に示した投影表示装置１０においてスクリーン１８に投影し、そのときのスクリーン１８上の照度を照度計等でそれぞれ測定しておく。それぞれの駆動階調間の照度を６ビット（Ｍ＋Ｄ＝６）（６４階調）で直線補間することによって、０〜７６８の階調毎の照度データが予測される。ルックアップテーブル部３１は、それらの照度データから任意の出力特性（例えばガンマ２．２）となるような２５６個のデータを選び、予めルックアップテーブルとして保持しているものとする。 The lookup table unit 31 is adjusted in advance so that the 10-bit output has an arbitrary output characteristic (for example, gamma 2.2). For example, an image obtained by driving each of 15 drive gradations (not including black) in the drive gradation table of FIG. 8 is projected onto the screen 18 in the projection display device 10 shown in FIG. Measure the above illuminance with an illuminometer. By linearly interpolating the illuminance between the respective drive gradations with 6 bits (M + D = 6) (64 gradations), illuminance data for each gradation of 0 to 768 is predicted. It is assumed that the lookup table unit 31 selects 256 pieces of data having an arbitrary output characteristic (for example, gamma 2.2) from the illuminance data, and holds the data as a lookup table in advance.

ルックアップテーブル部３１は、２５６×１０ビット（すなわち、「２の８乗」階調×（４＋２＋４）ビット）のルックアップテーブルを有している。ここで、「２の８乗」階調×（４＋２＋４）ビットとは、「２のＮ乗」階調×（Ｍ＋Ｆ＋Ｄ）ビットに対してＮ＝８、Ｍ＝４、Ｆ＝２、Ｄ＝４の値を代入したものに相当する。ルックアップテーブル部３１は、入力された８ビットの画像データを、１０ビットのデータに変換して出力する。 The lookup table unit 31 has a lookup table of 256 × 10 bits (that is, “2 to the 8th power” gradation × (4 + 2 + 4) bits). Here, “2 to the 8th power” gradation × (4 + 2 + 4) bits means that N = 8, M = 4, F = 2, and D = 4 with respect to “2 to the Nth power” gradation × (M + F + D) bits. Is equivalent to the value of. The look-up table unit 31 converts the input 8-bit image data into 10-bit data and outputs it.

図５に戻って説明する。誤差拡散部３２は、ルックアップテーブル部３１にて（Ｍ＋Ｆ＋Ｄ）ビットに変換された映像信号データの下位Ｄビットの情報を、誤差拡散法に従い周辺画素に拡散することによって、（Ｍ＋Ｆ）ビットのデータに変換する。図７の例では、誤差拡散部３２は、ルックアップテーブル部３１にて変換された１０ビットのデータの下位４ビットの情報を周辺画素に拡散し、上位６ビットのデータに量子化して出力する。なお、この誤差拡散部３２の出力データは６ビットのデータに１ビットの桁上がり用ビットを含む。 Returning to FIG. The error diffusion unit 32 diffuses the information of the lower D bits of the video signal data converted into (M + F + D) bits by the lookup table unit 31 to peripheral pixels according to the error diffusion method, thereby obtaining (M + F) bit data. Convert to In the example of FIG. 7, the error diffusion unit 32 diffuses the information of the lower 4 bits of the 10-bit data converted by the lookup table unit 31 to the surrounding pixels, quantizes it into the upper 6-bit data, and outputs it. . The output data of the error diffusion unit 32 includes 1-bit carry bit in 6-bit data.

ここで、誤差拡散法とは、表示すべき映像信号と実表示値との誤差（表示誤差）を周辺の画素に拡散することで階調不足を補う方法である。本実施の形態においては、誤差拡散部３２は、表示すべき映像信号の注目画素の下位４ビットの値を表示誤差とみなし、図９（ａ）に示すように注目画素の右隣の画素に表示誤差の７／１６倍の値を、左下の画素に表示誤差の３／１６倍の値を、直下の画素に表示誤差の５／１６倍の値を、右下の画素に表示誤差の１／１６倍の値をそれぞれ加えることで、誤差拡散を行う。 Here, the error diffusion method is a method of compensating for the lack of gradation by diffusing an error (display error) between a video signal to be displayed and an actual display value to surrounding pixels. In the present embodiment, the error diffusion unit 32 regards the value of the lower 4 bits of the target pixel of the video signal to be displayed as a display error, and applies it to the pixel to the right of the target pixel as shown in FIG. A value that is 7/16 times the display error, a value that is 3/16 times the display error in the lower left pixel, a value that is 5/16 times the display error in the immediately lower pixel, and a value that is 1 in the display error in the lower right pixel. Error diffusion is performed by adding a value of / 16 times.

このような誤差拡散の結果、拡散される側から見れば、図９（ｂ）に示すように、注目画素には、左上の画素と、直上の画素と、右上の画素と、左隣の画素とから拡散された値が加算されることになる。 As a result of such error diffusion, as seen from the diffusion side, as shown in FIG. 9B, the pixel of interest includes the upper left pixel, the upper right pixel, the upper right pixel, and the left adjacent pixel. The value diffused from is added.

この誤差拡散部３２の構成及び動作について、図９及び図１０を参照して詳細に説明する。誤差拡散部３２は、１０ビットの映像信号データのある座標の画素の表示誤差を、図９（ａ）で説明したように周辺の画素に拡散するとともに、以前の映像が拡散した誤差に加算する。すなわち、図１０において、入力された１０ビットの映像信号データは、まず、誤差バッファ３２１から読み出された以前の映像信号データ入力時に拡散した誤差と加算部３２２において加算される。続いて、加算部３２２から出力された加算後の映像信号データは、上位の６ビットと下位の４ビットに分割され、上位６ビットは加算部３２４に供給され、下位４ビットはスレッショルド比較部３２３に供給される。 The configuration and operation of the error diffusion unit 32 will be described in detail with reference to FIGS. The error diffusion unit 32 diffuses the display error of the pixel at a certain coordinate in the 10-bit video signal data to the peripheral pixels as described with reference to FIG. 9A and adds to the error in which the previous video is diffused. . That is, in FIG. 10, the input 10-bit video signal data is first added by the adder 322 with the error diffused when the previous video signal data read from the error buffer 321 is input. Subsequently, the added video signal data output from the adder 322 is divided into upper 6 bits and lower 4 bits, the upper 6 bits are supplied to the adder 324, and the lower 4 bits are the threshold comparator 323. To be supplied.

分割された下位の４ビットの値に対応する表示誤差を以下の表１に示す。右側の値は表示誤差である。 Table 1 below shows display errors corresponding to the divided lower 4-bit values. The value on the right is a display error.

［表１］
下位４ビット表示誤差
０００００
０００１＋１
００１０＋２
００１１＋３
０１００＋４
０１０１＋５
０１１０＋６
０１１１＋７
１０００ −７
１００１ −６
１０１０ −５
１０１１ −４
１１００ −３
１１０１ −２
１１１０ −１
１１１１０
スレッショルド比較部３２３は、分割された下位４ビットの値に対応する表示誤差を、誤差バッファ３２１へ供給してそれ以前の表示誤差に加算して保持させる。また、スレッショルド比較部３２３は、分割された下位４ビットの値に対してスレッショルド比較を行い、分割された下位４ビットの値が「１０００」より大きい場合（上記の表における４ビットの値が「１０００」である行以降の行で示した負の表示誤差を示す値）、加算部３２４に「１」を出力して分割された上位６ビットの値に「１」を加算する。加算部３２４は、加算の際に桁上がりを考慮して、最上位に加算後の６ビットのデータに１ビットの桁上がり用ビットを付加した７ビットのデータを生成し、誤差拡散部３２による誤差拡散後のデータとして出力する。 [Table 1]
Lower 4 bits Display error 0000 0
0001 +1
0010 +2
0011 +3
0100 +4
0101 +5
0110 +6
0111 +7
1000-7
1001-6
1010-5
1011 -4
1100-3
1101 -2
1110 -1
1111 0
The threshold comparison unit 323 supplies the display error corresponding to the divided lower 4 bits to the error buffer 321, and adds the display error to the previous display error to hold it. Further, the threshold comparison unit 323 performs a threshold comparison on the divided lower 4 bits value, and the divided lower 4 bits value is larger than “1000” (the 4-bit value in the above table is “ “1” is output to the adder 324 and “1” is added to the upper 6 bits divided. The adder 324 generates 7-bit data by adding a 1-bit carry bit to the 6-bit data after addition at the most significant position in consideration of the carry at the time of addition. Output as data after error diffusion.

再び図５に戻って説明する。フレームレートコントロール部３３は、フレームレートコントロールテーブルを備えており、誤差拡散部３２から供給される（Ｍ＋Ｆ）＋１ビットに変換された誤差拡散後の映像信号データを、フレームコントロール方式に従いＭ＋１ビットのデータに変換する。ここで、フレームレートコントロール方式とは、表示素子の１画素の表示に対してｊ（ｊ：ｊ≧２、自然数）フレームを１周期として、その周期のｋ（ｊ：ｋ＞０、ｊ＞ｋ、自然数）フレームではオン表示を行い、残りの（ｊ−ｋ）フレームではオフ表示を行うことにより疑似的に階調を表示させる方式である。 Returning again to FIG. The frame rate control unit 33 includes a frame rate control table, and the video signal data after error diffusion converted to (M + F) +1 bits supplied from the error diffusion unit 32 is converted into M + 1 bit data according to the frame control method. Convert to Here, the frame rate control method refers to j (j: j ≧ 2, natural number) frame as one period for display of one pixel of the display element, and k (j: k> 0, j> k) of the period. In this method, pseudo gradation is displayed by displaying on in the (natural number) frame and displaying off in the remaining (j−k) frames.

すなわち、フレームレートコントロール部３３は、入力される誤差拡散後の映像信号データの下位Ｆビットの値と、画素の位置情報及びフレームのカウント情報とから、フレームレートコントロールテーブル内の位置を特定し、その値（「１」または「０」の値、以下「０／１」と記載する。）を入力される誤差拡散後の映像信号データの上位Ｍビットに加えて、Ｍビットのデータに変換する。 That is, the frame rate control unit 33 specifies the position in the frame rate control table from the value of the lower F bits of the input video signal data after error diffusion, the pixel position information and the frame count information, The value (“1” or “0”, hereinafter referred to as “0/1”) is converted into M-bit data in addition to the upper M bits of the input video signal data after error diffusion. .

図７の例では、フレームレートコントロール部３３は、誤差拡散部３２から出力された７ビットの誤差拡散後の映像信号データの下位２ビットの情報と、表示エリアでの対象画素の位置情報及びフレームカウンタ情報とより、フレームレートコントロールテーブルから０／１の値を導き、入力された７ビットの誤差拡散後の映像信号データから分離された上位５ビットの値に加算する。 In the example of FIG. 7, the frame rate control unit 33 includes information on lower 2 bits of the 7-bit error diffused video signal data output from the error diffusion unit 32, position information of the target pixel in the display area, and the frame. Based on the counter information, a value of 0/1 is derived from the frame rate control table and added to the upper 5-bit value separated from the input 7-bit error-diffused video signal data.

このフレームレートコントロール部３３の構成及び動作について、図１１及び図１２を参照して詳細に説明する。図１１において、フレームレートコントロール部３３は、入力された７ビットの誤差拡散後の映像信号データを、まず、上位５ビットと下位２ビットに分割し、上位５ビットのデータは加算部３３１に供給し、下位２ビットのデータはフレームレートコントロールテーブル３３２に供給する。 The configuration and operation of the frame rate control unit 33 will be described in detail with reference to FIGS. In FIG. 11, the frame rate control unit 33 first divides the input 7-bit error-diffused video signal data into upper 5 bits and lower 2 bits, and supplies the upper 5 bits of data to the adder 331. Then, the lower 2 bits of data are supplied to the frame rate control table 332.

フレームレートコントロールテーブル３３２は、入力された７ビットの誤差拡散後の映像信号データの下位２ビットと、表示エリアを縦方向４分割、横方向４分割の計１６分割したときに対象画素がどの分割範囲に含まれるかの位置情報（すなわち、座標データであるＸ座標の下位ビット２ビット及びＹ座標の下位２ビット）と、フレームカウンタの下位２ビットとの合計８ビットの値を用いて、図１２のフレームレートコントロールテーブルで示される「０／１」の値を特定する。上記の位置情報は、対象画素の座標位置が例えば（１２４、３６７）の場合は、それぞれの下位２ビットは（００、１１）となり、図１２におけるＸ座標の下位２ビット”０”とＹ座標の下位２ビット”３”の位置の値となる。図１２において、縦方向の「下位２ビット」は入力された７ビットのデータの下位２ビットを示し、横方向の「下位２ビット」はフレームカウンタの下位２ビットを示す。 The frame rate control table 332 indicates which division of the target pixel when the lower 2 bits of the input video signal data after error diffusion of 7 bits and the display area are divided into 4 parts in the vertical direction and 4 parts in the horizontal direction. Using the position information (ie, the lower 2 bits of the X coordinate and the lower 2 bits of the Y coordinate) that are included in the range and the lower 2 bits of the frame counter in total, the value of 8 bits is used. The value of “0/1” shown in the 12 frame rate control table is specified. In the above position information, when the coordinate position of the target pixel is (124, 367), for example, the lower 2 bits are (00, 11), and the lower 2 bits “0” of the X coordinate and the Y coordinate in FIG. Is the value of the position of the lower 2 bits of “3”. In FIG. 12, the “lower 2 bits” in the vertical direction indicate the lower 2 bits of the input 7-bit data, and the “lower 2 bits” in the horizontal direction indicate the lower 2 bits of the frame counter.

加算部３３１は、フレーレートコントロールテーブル部３３２にて特定された「０／１」の値を、入力された７ビットの誤差拡散後の映像信号データの上位５ビットのデータに加算し、加算後の５ビットのデータをフレームレートコントロール部３３の出力データとして出力する。 The adding unit 331 adds the value of “0/1” specified by the frame rate control table unit 332 to the upper 5-bit data of the input video signal data after 7-bit error diffusion, and after the addition Are output as output data of the frame rate control unit 33.

図５及び図７に示すリミッタ部３４は、フレームレートコントロール部３３から出力された５ビットデータを、駆動階調の最大値である例えば「１５」に値を制限し、その制限後の４ビットデータをサブフレームデータ変換部３６へ出力する。ここで、誤差拡散部３２、フレームレートコントロール部３３及びリミッタ部３４は、図５に示したようにディザリング処理部３５を構成しており、上記の動作によりルックアップテーブル部３１から供給される階調補間後の１０ビットの映像信号データに対して、時間方向あるいは空間方向に視覚心理演算を施す、所謂ディザリング処理を施して階調を補間した４ビットのデータを生成する。これにより、画質の向上を実現できる。 The limiter unit 34 shown in FIGS. 5 and 7 limits the value of the 5-bit data output from the frame rate control unit 33 to, for example, “15” which is the maximum value of the drive gradation, and the 4 bits after the limitation. The data is output to the subframe data converter 36. Here, the error diffusion unit 32, the frame rate control unit 33, and the limiter unit 34 constitute a dithering processing unit 35 as shown in FIG. 5, and are supplied from the lookup table unit 31 by the above operation. A so-called dithering process is performed on the 10-bit video signal data after the gradation interpolation to perform a visual psychological calculation in the time direction or the spatial direction to generate 4-bit data in which the gradation is interpolated. Thereby, improvement in image quality can be realized.

図５に示すサブフレームデータ変換部３６は、後述する駆動階調テーブル３７を使用して、リミッタ部３４から出力された４ビットデータを、例えば図７に示すように最大階調「１５」を示す１５ビットのデータに変換する。この１５ビットのデータは、１フレーム期間を１５分割した表示期間をそれぞれ有する１５個のサブフレームのうち、ビット位置に対応して割り当てられたサブフレームにおいて、対象画素が白を表示する（１）か黒を表示する（０）かを示す１ビットのサブフレームデータが１５個からなるデータである。 The subframe data conversion unit 36 shown in FIG. 5 uses a drive gradation table 37 described later, and converts the 4-bit data output from the limiter unit 34 to a maximum gradation “15” as shown in FIG. 7, for example. It is converted into 15-bit data as shown. In the 15-bit data, the target pixel displays white in the subframes assigned in correspondence with the bit positions among the 15 subframes each having a display period obtained by dividing one frame period into 15 (1). Or 1-bit subframe data indicating whether black is displayed (0).

図８は、サブフレームデータ変換部３６で用いる駆動階調テーブル３７の一具体例を示す。図８において、横軸がサブフレームＳＦ１〜ＳＦ１５のそれぞれにおけるデータ値（１のとき駆動期間、０のときプランキング期間）を示し、縦軸が階調を示す。縦軸の階調は、フレームレートコントロール部３３で生成され、リミッタ部３４で駆動階調の最大値である「１５」に制限された階調を示す。図８に示す駆動階調テーブル３７は、映像信号の１フレームをそれぞれ１フレーム期間よりも短い表示期間を持つ１５個のサブフレームＳＦ１〜ＳＦ１５に分割して、階調０から階調１５までの１６階調表示を行う場合の駆動階調テーブル３７を示す。ＳＦ１〜ＳＦ１５は１フレーム内のサブフレームの順番を示している。 FIG. 8 shows a specific example of the drive gradation table 37 used in the subframe data conversion unit 36. In FIG. 8, the horizontal axis indicates the data value in each of the subframes SF1 to SF15 (the driving period when 1 and the blanking period when 0), and the vertical axis indicates the gradation. The gradation on the vertical axis indicates a gradation generated by the frame rate control unit 33 and limited by the limiter unit 34 to “15” which is the maximum value of the drive gradation. The drive gradation table 37 shown in FIG. 8 divides one frame of the video signal into 15 subframes SF1 to SF15 each having a display period shorter than one frame period, A driving gradation table 37 in the case of performing 16 gradation display is shown. SF1 to SF15 indicate the order of subframes in one frame.

図８に示すように、駆動階調テーブル３７は、表示する階調が増えると駆動するサブフレームがＳＦ１から順に増えていくように設定されている。例えば、階調が「６」の場合は、サブフレームＳＦ１からＳＦ６までの６サブフレームで駆動され、サブフレームＳＦ７〜ＳＦ１５の９サブフレームでは駆動されない。また、階調が「７」の場合は、サブフレームＳＦ１からＳＦ７までの７サブフレームで駆動され、サブフレームＳＦ８〜ＳＦ１５の８サブフレームでは駆動されない。以下、同様にして階調の数が増えるにつれて駆動状態となるサブフレーム数が増えていき、最大階調の「１５」では全てのサブフレームＳＦ１〜ＳＦ１５が駆動される。言い換えると、階調の数が増えるに従い、駆動状態となるサブフレームが時間的に後方に増えていく。 As shown in FIG. 8, the drive gradation table 37 is set so that the number of subframes to be driven increases sequentially from SF1 when the gradation to be displayed increases. For example, when the gradation is “6”, driving is performed in 6 subframes from subframes SF1 to SF6, and is not driven in 9 subframes of subframes SF7 to SF15. When the gradation is “7”, driving is performed in 7 subframes from subframes SF1 to SF7, and is not driven in 8 subframes from subframes SF8 to SF15. Similarly, the number of subframes in the drive state increases as the number of gradations increases, and all subframes SF1 to SF15 are driven at the maximum gradation of “15”. In other words, as the number of gray levels increases, the number of subframes that are in the driving state increases backward in time.

サブフレームデータ変換部３６は、ディザリング処理部３５から供給される４ビットデータが示す階調に対応して、各サブフレームＳＦ１〜ＳＦ１５それぞれにおける１ビットのサブフレームデータを図８に示した駆動階調テーブル３７を用いて取得して、全部で１５ビットのデータをメモリ制御部３８へ出力する。例えば、ディザリング処理を施された４ビットのデータが、［１０１０］である場合、サブフレームデータ変換部３６は、その４ビット入力データを１０進数へ変換し、その１０進数が示す階調「１０」を図８の駆動階調テーブル３７を参照して、ＳＦ１〜ＳＦ１５のそれぞれにおいて駆動するか否かを示す、全部で１５ビットのデータ［１１１１１１１１１１０００００］に変換する。１５ビットデータの先頭のビットから１０番目のビットまでの「１」は、ＳＦ１〜ＳＦ１０で駆動することを意味し、１１番目から１５番目のビットまでの「０」は、ＳＦ１１〜ＳＦ１５では駆動しないことを意味する。 The subframe data conversion unit 36 drives the 1-bit subframe data in each of the subframes SF1 to SF15 corresponding to the gradation indicated by the 4-bit data supplied from the dithering processing unit 35 as shown in FIG. The data is acquired using the gradation table 37 and a total of 15-bit data is output to the memory control unit 38. For example, when the 4-bit data subjected to the dithering process is [1010], the subframe data conversion unit 36 converts the 4-bit input data into a decimal number, and the gradation “ 10 ”is converted into 15-bit data [111111111100000] in total indicating whether or not to drive each of SF1 to SF15 with reference to the drive gradation table 37 of FIG. “1” from the first bit of the 15-bit data to the 10th bit means driving by SF1 to SF10, and “0” from the 11th to 15th bit is not driven by SF11 to SF15. Means that.

再び図５に戻って説明する。メモリ制御部３８は、サブフレームデータ変換部３６から供給される、例えば１５個のサブフレームデータからなる１フレーム分のデータを２つのフレームバッファ３９Ａ及び３９Ｂに交互に供給する。フレームバッファ３９Ａ及び３９Ｂはダブルバッファの構造になっており、一方のフレームバッファがサブフレームデータを格納中は、他方のフレームバッファに格納されているサブフレームデータがデータ転送部４１を経由して表示素子部１１へ転送され、次のフレームでは、前フレーム期間中に格納された一方のフレームバッファのサブフレームデータがデータ転送部４１を経由して表示素子部１１へ転送され、かつ、他方のフレームバッファにはサブフレームデータ変換部３６からのサブフレームデータが格納される動作を、交互に行う。 Returning again to FIG. The memory control unit 38 alternately supplies, for example, data for one frame including 15 subframe data supplied from the subframe data conversion unit 36 to the two frame buffers 39A and 39B. The frame buffers 39A and 39B have a double buffer structure. When one frame buffer is storing subframe data, the subframe data stored in the other frame buffer is displayed via the data transfer unit 41. In the next frame, the subframe data of one frame buffer stored during the previous frame is transferred to the display element unit 11 via the data transfer unit 41 and the other frame is transferred to the next frame. The buffer stores the subframe data from the subframe data conversion unit 36 alternately.

駆動制御部４０は、ルックアップテーブル部３１に供給される映像信号データの垂直同期信号Ｖsyncが供給され、これらの同期信号に同期してサブフレーム毎の処理のタイミング等を制御しており、データ転送部４１への転送指示の制御を行う。データ転送部４１は、駆動制御部４０からの転送指示に従い、メモリ制御部３８を指示して、メモリ制御部３８がフレームバッファ３９Ａ又は３９Ｂから読み出したサブフレームデータのうち、指定したサブフレームデータを受け取り、表示素子部１１のデータ受信部６０へ転送する。 The drive control unit 40 is supplied with the vertical synchronization signal Vsync of the video signal data supplied to the lookup table unit 31, and controls the processing timing and the like for each subframe in synchronization with these synchronization signals. Control of a transfer instruction to the transfer unit 41 is performed. The data transfer unit 41 instructs the memory control unit 38 in accordance with the transfer instruction from the drive control unit 40, and the designated subframe data among the subframe data read from the frame buffer 39A or 39B by the memory control unit 38. The data is received and transferred to the data receiving unit 60 of the display element unit 11.

駆動制御部４０は、極性反転信号ＩＮＶを出力し、表示素子部１１と共通電圧選択部４２に供給する。極性反転信号ＩＮＶは、データ転送部の処理とは非同期なクロック信号で、１ＫＨｚ以上の周波数のクロック信号である。電圧生成部４３は、ＭＯＳトランジスタの電源電圧であるＶｄｄ（Ｖｗ−Ｖｂ）、ＭＯＳ電トランジスタの接地電圧であるＶｓｓ（ＧＮＤ）を表示素子部１１に供給し、共通電圧Ｖcom のローレベル電圧Ｌ（−Ｖｂ）、共通電圧Ｖcom のハイレベル電圧Ｈ（Ｖｗ）を共通電圧選択部４２に供給する。共通電圧選択部４２は、極性反転信号ＩＮＶに同期して、極性反転信号がローレベルの場合には、共通電圧Ｖcom のローレベル電圧Ｌ（−Ｖｂ）を選択し、極性反転信号がハイレベルの場合には、共通電圧Ｖcom のハイレベル電圧Ｈ（Ｖｗ）を選択し、表示素子部１１に供給する。 The drive control unit 40 outputs the polarity inversion signal INV and supplies it to the display element unit 11 and the common voltage selection unit 42. The polarity inversion signal INV is a clock signal asynchronous with the processing of the data transfer unit and is a clock signal having a frequency of 1 KHz or more. The voltage generation unit 43 supplies the power supply voltage Vdd (Vw−Vb) of the MOS transistor and the ground voltage Vss (GND) of the MOS transistor to the display element unit 11, and the low level voltage L ( −Vb), the high voltage H (Vw) of the common voltage Vcom is supplied to the common voltage selector 42. The common voltage selection unit 42 selects the low level voltage L (−Vb) of the common voltage Vcom when the polarity inversion signal is at low level in synchronization with the polarity inversion signal INV, and the polarity inversion signal is at high level. In this case, the high level voltage H (Vw) of the common voltage Vcom is selected and supplied to the display element unit 11.

次に、図６を参照して表示素子部１１における動作を説明する。データ受信部６０は、素子駆動部７０のデータ転送部４１からサブフレームデータを受信し、受信したサブフレームデータをメモリ制御部６１に転送する。メモリ制御部６１は、受信したサブフレームデータをサブフレームバッファ６２に転送して保持させる。サブフレームバッファ６２は、１サブフレーム分のバッファで、投射型表示装置１０の総画素数〔（ｎ＋１）×（ｍ＋１）〕×１ビット分の容量を持つ。１サブフレーム分のデータを保持したあと、サブフレームバッファ６２に保持したデータをソースドライバ４４に高速転送する。サブフレームバッファ６２とメモリ制御部６１及びソースドライバ４４との間は、１ライン画素数と同じ数の（ｎ＋１）本のデータ線で繋がっており、一般的にフレックスケーブルで繋がれ、多くても６４本のデータ線で接続されている素子駆動部７０のデータ転送部４１と表示素子部１１のデータ受信部６０との間に比較して、数倍以上に高速で転送できる。 Next, the operation in the display element unit 11 will be described with reference to FIG. The data receiving unit 60 receives the subframe data from the data transfer unit 41 of the element driving unit 70 and transfers the received subframe data to the memory control unit 61. The memory control unit 61 transfers the received subframe data to the subframe buffer 62 to hold it. The subframe buffer 62 is a buffer for one subframe and has a capacity corresponding to the total number of pixels [(n + 1) × (m + 1)] × 1 bit of the projection display device 10. After holding the data for one subframe, the data held in the subframe buffer 62 is transferred to the source driver 44 at high speed. The subframe buffer 62 and the memory control unit 61 and the source driver 44 are connected by (n + 1) data lines equal to the number of pixels per line, and are generally connected by a flex cable. Compared with the data transfer unit 41 of the element drive unit 70 and the data reception unit 60 of the display element unit 11 connected by 64 data lines, transfer can be performed several times faster.

ソースドライバ４４は、同じサブフレームにおける１ライン分の画素のサブフレームデータをメモリ制御部６１より受け取る毎に、画像表示部４６の対応する画素の画素回路１５へ列データ線Ｄ0 〜Ｄn を用いて同時に転送する。この時、ゲートドライバ４５は、駆動制御部４０からの垂直スタート信号（ＶＳＴ）／垂直シフトクロック信号（ＶＣＫ）により指定された行ｙの行選択線Ｗｙをアクティブにし、指定された行ｙの全ての列の（ｎ＋１）個の画素を選択する。選択された行ｙの各画素の画素回路１５は、そのスイッチング部２１がアクティブとされ、ソースドライバ４４から列データ線Ｄ0 〜Ｄn を介して並列に入力される１ライン分の（ｎ＋１）個の画素のサブフレームデータのうち、接続された列データ線を介して供給されるサブフレームデータをサンプリングして、サンプルホールド部２２に画素毎にホールドする。 Each time the source driver 44 receives sub-frame data of pixels for one line in the same sub-frame from the memory control unit 61, the source driver 44 uses the column data lines D0 to Dn to the pixel circuit 15 of the corresponding pixel of the image display unit 46. Transfer at the same time. At this time, the gate driver 45 activates the row selection line Wy of the row y designated by the vertical start signal (VST) / vertical shift clock signal (VCK) from the drive control unit 40, and all the designated rows y are activated. (N + 1) pixels in the column are selected. In the pixel circuit 15 of each pixel in the selected row y, the switching unit 21 is activated, and (n + 1) lines for one line inputted in parallel from the source driver 44 via the column data lines D0 to Dn. Of the sub-frame data of the pixel, the sub-frame data supplied via the connected column data line is sampled and held in the sample hold unit 22 for each pixel.

画素電圧選択部６３は、極性反転信号ＩＮＶに同期して、極性反転信号ＩＮＶがローレベルの場合には、黒電圧線Ｖ０にはＶｓｓ（ＧＮＤ）を印加し、白電圧線Ｖ１にはＶｄｄ（Ｖｗ−Ｖｂ）を印加する。極性反転信号ＩＮＶがハイレベルの場合には、黒電圧線Ｖ０にはＶｄｄ（Ｖｗ−Ｖｂ）を印加し、白電圧線Ｖ１にはＶｓｓ（ＧＮＤ）が印加される。 In synchronization with the polarity inversion signal INV, the pixel voltage selection unit 63 applies Vss (GND) to the black voltage line V0 and Vdd (to the white voltage line V1 when the polarity inversion signal INV is at a low level. Vw−Vb) is applied. When the polarity inversion signal INV is at a high level, Vdd (Vw−Vb) is applied to the black voltage line V0, and Vss (GND) is applied to the white voltage line V1.

次に、本実施形態の液晶表示装置３０の駆動パターンについて説明する。 Next, the drive pattern of the liquid crystal display device 30 of this embodiment will be described.

図１３は、本発明に係る液晶表示装置の実施形態における駆動パターンの一例の説明図である。図１３は、１フレーム期間のサブフレーム数が１５個の場合の駆動パターンを示している。（ａ）データ転送期間Ａは、各サブフレーム毎の素子駆動部７０から表示素子部１１へのデータ転送期間を、（ｂ）データ転送期間Ｂは、表示素子部１１内の、サブフレームバッファ６２から画像表示部４６へのデータ転送期間を、（ｃ）駆動期間は、各画素毎のサンプルホールド部２２に保持されているデータ毎の駆動期間を示す。菱形の形状で表しているのは、データ転送期間Ｂにより画像表示部４６の上部から下部にデータが書き変わっている様子を表している。データ転送期間Ｂは、表示素子部１１内での転送期間であり、素子駆動部７０と表示素子部１１間のデータ転送期間であるデータ転送期間Ａと比較して、数倍高速に転送することが可能である。 FIG. 13 is an explanatory diagram showing an example of a drive pattern in the embodiment of the liquid crystal display device according to the present invention. FIG. 13 shows a drive pattern when the number of subframes in one frame period is fifteen. (A) The data transfer period A is a data transfer period from the element driving unit 70 to the display element unit 11 for each subframe, and (b) the data transfer period B is a subframe buffer 62 in the display element unit 11. (C) The drive period indicates the drive period for each data held in the sample hold unit 22 for each pixel. The diamond shape indicates that the data is rewritten from the upper part to the lower part of the image display unit 46 during the data transfer period B. The data transfer period B is a transfer period in the display element unit 11 and is transferred several times faster than the data transfer period A which is a data transfer period between the element driving unit 70 and the display element unit 11. Is possible.

ところで、図１では、表示素子としてアクティブマトリクス型の表示素子部１１を備えた投射型表示装置１０を例にして説明している。ここで、図８の階調駆動テーブル３７で表示素子部１１を駆動する場合の特徴を説明する。階調がｋ（ｋは１以上１５以下の任意の自然数）であるとすると、図８の階調駆動テーブル３７に基づいて、ＳＦ１からＳＦｋまでのｋ個のサブフレームが「１」（駆動期間）となる。このため、ＳＦ１からＳＦｋまでのｋ個のサブフレームでは、ほぼ連続したオン状態とみなされる結果、ｋ（階調数）と出力光の関係は、図３（ａ）に示した表示素子部１１の入力電圧と出力光の強度との関係にほぼ近いカーブを描く。これは、ルックアップテーブル部３１の動作に有利に作用する。すなわち、表示素子部１１の入力電圧と出力光の強度との関係は、ルックアップテーブル部３１が目標としているガンマ２.２のカーブに比較的近いため、ルックアップテーブル部３１にてガンマ２．２のカーブに変換する負担が少なくなる。以上の特徴は、透過型液晶素子においても同様である。 By the way, in FIG. 1, the projection type display apparatus 10 provided with the active matrix type display element part 11 as a display element is demonstrated as an example. Here, characteristics when the display element unit 11 is driven by the gradation drive table 37 of FIG. 8 will be described. If the gradation is k (k is an arbitrary natural number between 1 and 15), the k subframes from SF1 to SFk are “1” (drive period) based on the gradation drive table 37 of FIG. ) For this reason, in k subframes from SF1 to SFk, it is regarded as a substantially continuous ON state. As a result, the relationship between k (number of gradations) and output light is the display element unit 11 shown in FIG. Draw a curve that is almost similar to the relationship between the input voltage and the intensity of the output light. This has an advantageous effect on the operation of the lookup table unit 31. That is, since the relationship between the input voltage of the display element unit 11 and the intensity of the output light is relatively close to the curve of gamma 2.2 targeted by the lookup table unit 31, the lookup table unit 31 uses the gamma 2. The burden of converting to curve 2 is reduced. The above characteristics are the same in the transmissive liquid crystal element.

次に、本実施形態の液晶表示装置３０の動作について、図１４のタイミングチャートを併せ参照して説明する。 Next, the operation of the liquid crystal display device 30 of the present embodiment will be described with reference to the timing chart of FIG.

駆動制御部４０は、供給される垂直同期信号Ｖsyncが図１４（ａ）に示すように時刻Ｔ０でアクティブになると、図１４（ｂ）に示すように（Ｔ０−Ｔ１）期間において、データ転送部４１を介してメモリ制御部３８を制御してサブフレームバッファ３９Ａ又は３９ＢからサブフレームＳＦ１のサブフレームデータを画素単位に順次に出力し、データ受信部６０を介してメモリ制御部６１を制御してサブフレームバッファ６２に格納する。 When the supplied vertical synchronization signal Vsync becomes active at time T0 as shown in FIG. 14 (a), the drive control unit 40 performs data transfer in the period (T0-T1) as shown in FIG. 14 (b). 41, the memory control unit 38 is controlled to sequentially output the subframe data of the subframe SF1 from the subframe buffer 39A or 39B in units of pixels, and the memory control unit 61 is controlled via the data receiving unit 60. Store in the subframe buffer 62.

サブフレームＳＦ１のすべてのサブフレームデータがサブフレームバッファ６２に格納された後、図１４（ｃ）に示すように（Ｔ１−Ｔ３）期間において、メモリ制御部６１を制御してサブフレームバッファ６２に保持されているＳＦ１のサブフレームデータを１ライン分毎にソースドライバ４４に出力する。なお、ここではデータ転送部４１から出力される或る座標（ｘ，ｙ）位置の画素のＳＦ１〜ＳＦ１５のサブフレームデータは、１フレーム期間内で図１４（ｃ）に示すように［１１１１１１１１１１０００００］のように変化するものとする。 After all the subframe data of the subframe SF1 is stored in the subframe buffer 62, the memory control unit 61 is controlled to store the subframe buffer 62 in the period (T1-T3) as shown in FIG. The subframe data of SF1 held is output to the source driver 44 for each line. Here, the subframe data SF1 to SF15 of the pixel at a certain coordinate (x, y) position output from the data transfer unit 41 is [11111111110000000] as shown in FIG. 14C within one frame period. It shall change as follows.

１ライン分のＳＦ１のサブフレームデータがサブフレームバッファ６２から出力される毎に、ソースドライバ４４は、画像表示部４６の対応する画素の画素回路１５へ列データ線Ｄ0〜Ｄnを用いて同時に転送する。この時、ゲートドライバ４５は、駆動制御部４０からの垂直スタート信号（ＶＳＴ）／垂直シフトクロック信号（ＶＣＫ）により指定された行ｙの行選択線Ｗyに行選択信号を供給してアクティブにし、指定された行ｙの全ての列の（ｎ＋１）個の画素を選択する。 Each time SF1 sub-frame data for one line is output from the sub-frame buffer 62, the source driver 44 simultaneously transfers to the pixel circuit 15 of the corresponding pixel of the image display unit 46 using the column data lines D0 to Dn. To do. At this time, the gate driver 45 supplies a row selection signal to the row selection line Wy of the row y designated by the vertical start signal (VST) / vertical shift clock signal (VCK) from the drive control unit 40 to activate it, Select (n + 1) pixels in all columns of the specified row y.

選択された行ｙの各画素の画素回路１５は、そのスイッチング部２１がアクティブとされ、ソースドライバ４４から列データ線Ｄ0 〜Ｄn を介して並列に入力される１ライン分の（ｎ＋１）個のＳＦ１のサブフレームデータのうち、接続された列データ線を介して供給されるサブフレームデータをサンプリングして、サンプルホールド部２２に画素別にホールドする。図１４（ｄ）は、或る指定された行ｙの行選択線Ｗy に時刻Ｔ１で供給される行選択信号を示し、同図（ｅ）は或る座標（ｘ，ｙ）位置の画素の画素回路１５内のサンプルホールド部２２にホールドされたデータを示す。座標（ｘ、ｙ）位置の画素では、時刻Ｔ２において、画素内のサンプルホールド部２２にサンプル及びホールドされる。 In the pixel circuit 15 of each pixel in the selected row y, the switching unit 21 is activated, and (n + 1) lines for one line inputted in parallel from the source driver 44 via the column data lines D0 to Dn. Of the sub-frame data of SF1, sub-frame data supplied via the connected column data line is sampled and held in the sample hold unit 22 for each pixel. FIG. 14 (d) shows a row selection signal supplied at time T1 to a row selection line Wy of a specified row y, and FIG. 14 (e) shows a pixel at a certain coordinate (x, y) position. Data held by the sample hold unit 22 in the pixel circuit 15 is shown. The pixel at the coordinate (x, y) position is sampled and held by the sample hold unit 22 in the pixel at time T2.

上記の動作が１ライン単位で繰り返されて、時刻Ｔ３にサブフレームＳＦ１のすべてのサブフレームデータの画像表示部４６のすべての画素回路１５へのデータ転送Ｂが完了すると、次のサブフレームＳＦ２のサブフレームデータのバッファ６２へのデータ転送Ａがスタートする。 When the above operation is repeated in units of one line and data transfer B of all the subframe data of the subframe SF1 to all the pixel circuits 15 of the image display unit 46 is completed at time T3, the next subframe SF2 Data transfer A to the sub-frame data buffer 62 starts.

図１４（ｋ）に示すように液晶（ｘ、ｙ）には、画素内のサンプルホールド部２２にサンプル及びホールドされたデータが「０」の場合、黒電圧線Ｖ０が選択され、極性反転信号ＩＮＶがローレベルの場合はＶｂが、極性反転信号ＩＮＶがハイレベルの場合は−Ｖｂが印加され、極性反転信号ＩＮＶのローレベルかハイレベルかによらず黒表示となる。画素内のサンプルホールド部２２にサンプル及びホールドされたデータが「１」の場合、白電圧線Ｖ１が選択され、極性反転信号ＩＮＶがローレベルの場合はＶｗが、極性反転信号ＩＮＶがハイレベルの場合は−Ｖｗが印加され、極性反転信号ＩＮＶのローレベルかハイレベルかによらず白表示となる。極性反転信号ＩＮＶは１ＫＨｚ以上のクロック信号であるため、液晶に交流電圧が印加されることになり、焼き付きを防止する。 As shown in FIG. 14 (k), in the liquid crystal (x, y), when the data sampled and held in the sample hold unit 22 in the pixel is “0”, the black voltage line V0 is selected, and the polarity inversion signal When INV is at a low level, Vb is applied, and when the polarity inversion signal INV is at a high level, -Vb is applied, and black display is performed regardless of whether the polarity inversion signal INV is at a low level or a high level. When the data sampled and held in the sample hold unit 22 in the pixel is “1”, the white voltage line V1 is selected. When the polarity inversion signal INV is at low level, Vw is at the low level and the polarity inversion signal INV is at high level. In this case, -Vw is applied, and white display is performed regardless of whether the polarity inversion signal INV is low level or high level. Since the polarity inversion signal INV is a clock signal of 1 KHz or higher, an AC voltage is applied to the liquid crystal, thereby preventing burn-in.

このように、サブフレームＳＦ１の場合は期間（時刻Ｔ０から時刻Ｔ１まで）がデータ転送期間Ａとなり、期間（時刻Ｔ１から時刻Ｔ３まで）がデータ転送期間Ｂとなり、駆動期間は画素（ｘ、ｙ）の位置のおいて、１サブフレーム期間遅れて時刻Ｔ２から時刻Ｔ５までの期間となる。このため、ＳＦ１からＳＦ１５までのすべてのサブフレームのサブフレームデータの転送期間は時刻Ｔ０から時刻Ｔ１０までの期間となり、駆動期間は時刻Ｔ２から時刻Ｔ１１までの期間となる。時刻１１は時刻Ｔ１０より１サブフレーム期間後の時刻である。図１４（ｌ）に示す期間（時刻Ｔ２から時刻Ｔ６まで）での画素液晶への印加電圧を見ると、サブフレームＳＦ１からＳＦ１０までが白表示期間、サブフレームＳＦ１１からＳＦ１５までが黒表示期間となる。 Thus, in the case of the subframe SF1, the period (from time T0 to time T1) is the data transfer period A, the period (from time T1 to time T3) is the data transfer period B, and the drive period is the pixel (x, y ), A period from time T2 to time T5 is delayed by one subframe period. For this reason, the transfer period of subframe data of all subframes from SF1 to SF15 is a period from time T0 to time T10, and the drive period is a period from time T2 to time T11. Time 11 is a time one subframe period after time T10. Looking at the voltage applied to the pixel liquid crystal in the period shown in FIG. 14L (from time T2 to time T6), the sub-frames SF1 to SF10 are the white display period, and the sub-frames SF11 to SF15 are the black display period. Become.

次に、本実施の形態の液晶表示装置３０の駆動回路にフレームレートコントロール部３３を設けたことによる効果を説明する。 Next, an effect obtained by providing the frame rate control unit 33 in the drive circuit of the liquid crystal display device 30 of the present embodiment will be described.

図１５は、反射型の液晶素子における横方向電界の発生メカニズムの説明図である。図１５に示されるように、画素ＰＡの画素電極１２ａと、画素ＰＢの画素電極１２ｂとはシリコン基板５１の上に形成されており、画素ＰＡ及びＰＢの共通電極１４に離間対向配置されている。また、画素電極１２ａ、１２ｂと共通電極１４との間には液晶層１３が封入されている。 FIG. 15 is an explanatory diagram of a generation mechanism of a lateral electric field in a reflective liquid crystal element. As shown in FIG. 15, the pixel electrode 12a of the pixel PA and the pixel electrode 12b of the pixel PB are formed on the silicon substrate 51, and are disposed so as to face and separate from the common electrode 14 of the pixels PA and PB. . A liquid crystal layer 13 is sealed between the pixel electrodes 12 a and 12 b and the common electrode 14.

デジタル駆動の場合、隣り合った画素間で駆動状態（駆動／ブランキング）が異なることが頻繁に起こる。例えば、図１５に示す隣り合った画素ＰＡ及びＰＢの駆動状態が異なり、画素ＰＡがブランキング状態で黒を表示し、画素ＰＢが駆動状態で白を表示しているものとする。このとき、ブランキング状態にある画素ＰＡの画素電極１２ａには画素電圧Ｖ0 が印加され、駆動状態にある画素ＰＢの画素電極１２ｂには画素電圧Ｖ1 が印加される。ここで、例えば極性＋のＤＣバランス駆動のときは、画素電圧Ｖ0 はＧＮＤであり、画素電圧Ｖ1 は（Ｖw −Ｖb ）である。また、共通電極１４に印加される共通電圧Ｖcom はロウレベル、−Ｖb である。 In the case of digital drive, the drive state (drive / blanking) frequently differs between adjacent pixels. For example, it is assumed that the driving states of the adjacent pixels PA and PB shown in FIG. 15 are different, the pixel PA displays black in the blanking state, and the pixel PB displays white in the driving state. At this time, the pixel voltage V0 is applied to the pixel electrode 12a of the pixel PA in the blanking state, and the pixel voltage V1 is applied to the pixel electrode 12b of the pixel PB in the driving state. Here, for example, in the case of DC balance driving with polarity +, the pixel voltage V0 is GND and the pixel voltage V1 is (Vw-Vb). The common voltage Vcom applied to the common electrode 14 is at a low level, -Vb.

従って、駆動状態にある画素ＰＢの画素電極１２ｂと共通電極１４との間には電位差が生じ、液晶層１３に電界５２が生じ、液晶は所定量の回転をさせられる。このとき、ブランキング状態にある画素ＰＡの画素電極１２ａと画素ＰＢの画素電極１２ｂとの間にも電位差が生じ、電界５２に対して横方向に電界５３が生じるという現象となる。この現象は極性−のＤＣバランス駆動の場合も同様に発生する。このような横方向電界５３は、画素間の液晶の動きに意図しない混乱を発生させ、従来の液晶表示装置における画質劣化の一因となっていた。 Accordingly, a potential difference is generated between the pixel electrode 12b of the pixel PB in the driving state and the common electrode 14, an electric field 52 is generated in the liquid crystal layer 13, and the liquid crystal is rotated by a predetermined amount. At this time, a potential difference is also generated between the pixel electrode 12a of the pixel PA in the blanking state and the pixel electrode 12b of the pixel PB, and the electric field 53 is generated in the lateral direction with respect to the electric field 52. This phenomenon also occurs in the case of polar DC balance driving. Such a lateral electric field 53 causes unintended confusion in the movement of the liquid crystal between the pixels, and contributes to image quality deterioration in the conventional liquid crystal display device.

次に、図１６を参照して、本実施形態では上記現象による画質劣化をどのように防止されているかを説明する。本実施形態の液晶表示装置３０では、フレームレートコントロール部３３によるフレームレートコントロールにより、横方向電界を均等に分散することができ、上記の現象を解消することができる。 Next, with reference to FIG. 16, how the image quality deterioration due to the above phenomenon is prevented in this embodiment will be described. In the liquid crystal display device 30 of the present embodiment, the horizontal electric field can be evenly distributed by the frame rate control by the frame rate control unit 33, and the above phenomenon can be eliminated.

図１６では、フレームレートコントロール部３３への入力データ（（Ｍ＋Ｆ）ビット）の下位Ｆビットの値が“０１”である場合が例示されている。フレームレートコントロール部３３はフレーム毎に、図１６（ａ）から同図（ｄ）に示す４個のフレームレートコントロールテーブル（フレーム０〜３）を切り替えて用いる。それぞれのフレームにおいて、隣り合った画素間で駆動状態（駆動またはブランキング）が異なる場合、図１５を参照して説明したように、駆動状態が「１」（駆動状態）である画素から駆動状態が「０」（ブランキング状態）である画素の方向に横方向の電界が生じる。従って、図１６の場合、フレーム０では同図（ａ）に、フレーム１では同図（ｂ）に、フレーム２では同図（ｃ）に、フレーム３では同図（ｄ）に、それぞれ矢印で示す方向に横方向の電界が生じる。 FIG. 16 illustrates the case where the value of the lower F bits of the input data ((M + F) bits) to the frame rate control unit 33 is “01”. The frame rate control unit 33 switches and uses four frame rate control tables (frames 0 to 3) shown in FIG. 16 (a) to FIG. 16 (d) for each frame. When the driving state (driving or blanking) is different between adjacent pixels in each frame, as described with reference to FIG. 15, the driving state starts from the pixel whose driving state is “1” (driving state). A horizontal electric field is generated in the direction of the pixel in which is “0” (blanking state). Therefore, in the case of FIG. 16, the frame 0 is shown by the arrow (a), the frame 1 is shown by the figure (b), the frame 2 is shown by the figure (c), and the frame 3 is shown by the arrow (d). A lateral electric field is generated in the direction shown.

フレームレートコントロール部３３は、前述したように入力される（Ｍ＋Ｆ）ビットの映像信号データの下位Ｆビットの値と、画素の位置情報及びフレームのカウント情報とから、フレームレートコントロールテーブル内の位置を特定し、その値を入力映像信号データの上位Ｍビットに加えてＭビットのデータに変換する。ここで、フレームレートコントロールテーブル内の位置を特定して得られる値は、フレーム０〜フレーム３の計４個のフレームの平均では、これら４個のフレームでの横方向電界の状態を重ね合わせた、図１６（ｅ）に示す値である。図１６（ｅ）に示すように、４フレームの平均では、すべての画素間での横方向電界は打ち消しあっている。このように、フレームレートコントロールを用いることにより、画質劣化の一因である横方向電界を打ち消すことが可能である。 The frame rate control unit 33 determines the position in the frame rate control table from the lower F bit value of the (M + F) bit video signal data input as described above, the pixel position information, and the frame count information. Then, the value is added to the upper M bits of the input video signal data and converted to M bit data. Here, the value obtained by specifying the position in the frame rate control table is an average of a total of four frames from frame 0 to frame 3, and the state of the lateral electric field in these four frames is superimposed. This is the value shown in FIG. As shown in FIG. 16E, in the average of four frames, the horizontal electric field between all the pixels cancels out. As described above, by using the frame rate control, it is possible to cancel the lateral electric field that is a cause of image quality degradation.

以上説明したように、本実施の形態の液晶表示装置３０によれば、図２に示した画素回路１５内のサンプルホールド回路２２は、例えば４個のトランジスタからなるメモリ（ラッチ回路）の構成にでき、また、非特許文献１に記載の液晶表示装置の画素回路で必要であった２個のメモリを１個に削減することができるため、従来の液晶表示装置に比べて画素回路のトランジスタ数を少なくでき、よって画素の小型化を実現できると共にコストも低減することができる。 As described above, according to the liquid crystal display device 30 of the present embodiment, the sample hold circuit 22 in the pixel circuit 15 shown in FIG. 2 has a configuration of a memory (latch circuit) including, for example, four transistors. In addition, since the two memories required in the pixel circuit of the liquid crystal display device described in Non-Patent Document 1 can be reduced to one, the number of transistors in the pixel circuit compared to the conventional liquid crystal display device Therefore, it is possible to reduce the size of the pixel and reduce the cost.

また、本実施の形態の液晶表示装置３０によれば、図１４を参照して説明したように、サブフレームデータの休止期間がなくサブフレームデータを転送することができると共に、或るサブフレームのサブフレームデータ転送期間中に、その直前のサブフレームのサブフレームデータに基づく表示を行うため、従来の液晶表示装置に比べて効率の良いデータ転送ができ、駆動休止期間もないので、駆動休止期間による表示が暗くなる現象も防止できる。また、本実施の形態の液晶表示装置３０によれば、フレームレートコントロールにより、横方向電界による画質劣化を改善することができる。 In addition, according to the liquid crystal display device 30 of the present embodiment, as described with reference to FIG. 14, subframe data can be transferred without a pause period of subframe data, and a certain subframe can be transferred. Since the display based on the subframe data of the immediately preceding subframe is performed during the subframe data transfer period, the data can be transferred more efficiently than the conventional liquid crystal display device, and there is no drive pause period. The phenomenon of darkening the display due to can also be prevented. Further, according to the liquid crystal display device 30 of the present embodiment, it is possible to improve image quality degradation due to a horizontal electric field by frame rate control.

また、本実施の形態の液晶表示装置３０によれば、図１３及び図１４を参照して説明したように、極性＋のＤＣバランス駆動と極性−のＤＣバランス駆動とをサブフレーム毎に交互に行うと共に、フレーム毎にもその順番を反転するようにしているため、焼き付きを充分に防止することができる。 Further, according to the liquid crystal display device 30 of the present embodiment, as described with reference to FIGS. 13 and 14, the polarity + DC balance drive and the polarity−DC balance drive are alternately performed for each subframe. In addition, since the order is reversed every frame, burn-in can be sufficiently prevented.

従って、以上の特長を有する本実施の形態の液晶表示装置３０を用いることで、低コストで、高解像度、高輝度な投射型表示装置を実現することが可能である。 Therefore, by using the liquid crystal display device 30 of the present embodiment having the above features, it is possible to realize a projection display device with high resolution and high brightness at low cost.

１０投射表示装置
１１表示素子部
１２、１２ａ、１２ｂ画素電極
１３液晶層
１４共通電極
１５画素回路
２０、ＰＡ、ＰＢ画素
２１スイッチング部
２２サンプルホールド回路
２４電圧選択部
３０液晶表示装置
３１ルックアップテーブル部
３２誤差拡散部
３３フレームレートコントロール部
３４リミッタ部
３５ディザリング処理部
３６サブフレームデータ変換部
３７駆動階調テーブル
３８メモリ制御部
３９Ａ、３９Ｂフレームバッファ
４０駆動制御部
４１データ転送部
４２共通電圧選択部
４３電圧生成部
４４ソースドライバ
４５ゲートドライバ
４６画像表示部
６１メモリ制御部
６２サブフレームバッファ
７０素子駆動部
３２１誤差バッファ
３２２、３２４、３３１加算部
３２３スレッショルド比較部
３３２フレームレートコントロールテーブル
ＬＣ液晶素子 DESCRIPTION OF SYMBOLS 10 Projection display apparatus 11 Display element part 12,12a, 12b Pixel electrode 13 Liquid crystal layer 14 Common electrode 15 Pixel circuit 20, PA, PB Pixel 21 Switching part 22 Sample hold circuit 24 Voltage selection part 30 Liquid crystal display 31 Lookup table part 32 Error diffusion unit 33 Frame rate control unit 34 Limiter unit 35 Dithering processing unit 36 Subframe data conversion unit 37 Drive gradation table 38 Memory control unit 39A, 39B Frame buffer 40 Drive control unit 41 Data transfer unit 42 Common voltage selection unit 43 Voltage generation unit 44 Source driver 45 Gate driver 46 Image display unit 61 Memory control unit 62 Subframe buffer 70 Element drive unit 321 Error buffer 322, 324, 331 Addition unit 323 Threshold comparison 332 frame rate control table LC liquid crystal element

Claims

複数の列データ線と複数の行選択線とが交差する各交差部に配置され、共通電極と画素電極との間に液晶層が封入された液晶素子を有する複数の画素からなる画像表示部を備えた表示素子部と、
第１のビット数の映像信号データに対して、時間方向又は空間方向にディザリング処理を行って第１のビット数より少ない第２のビット数に変換したディザリング処理後データを出力するディザリング処理部と、
前記映像信号データの各フレームを１フレーム期間より短い表示期間をもつ複数のサブフレームで構成するため、前記ディザリング処理後データから駆動階調テーブルに基づいて前記ディザリング処理後データの各画素値に対応した値の前記複数のサブフレームそれぞれのサブフレームデータを生成するサブフレームデータ変換部と、
前記サブフレームデータ変換部より生成された前記サブフレームデータを１フレーム分保持するダブルバッファ構成のフレームバッファと、
前記フレームバッファの一方のバッファに前記サブフレームデータ変換部により生成された前記サブフレームデータを保持している間に、他方のバッファに保持されている前のフレーム期間に保持された１フレーム分のサブフレームデータを１サブフレーム分毎に順番に表示素子部に転送するデータ転送部と、
前記フレームバッファの一方のバッファに前記サブフレームデータを保持している間に、前記データ転送部より転送された１サブフレーム分の前記サブフレームデータを保持し、保持した前記サブフレームデータを出力するサブフレームバッファと、
前記フレームバッファの一方のバッファに前記サブフレームデータを保持している間に、前記画像表示部の全ての前記複数の画素に、前記サブフレームバッファから出力された１サブフレーム分の前記サブフレームデータを供給する画像表示駆動部と、
前記サブフレームデータの転送或いは前記サブフレームの表示期間に非同期に駆動制御部より出力される極性反転信号に同期して、ハイレベルの共通電圧とローレベルの共通電圧とを交互に選択して前記共通電極に印加する共通電圧選択部と、
前記極性反転信号に同期して黒表示電圧と白表示電圧とを交互に選択して前記液晶素子の黒電圧線と白電圧線に印加する電圧生成部と、
を有し、
前記複数の画素はそれぞれ、
前記行選択線を介して行選択信号が供給されたときに、前記画像表示駆動部により前記列データ線を介して供給される前記サブフレームデータをサンプリングして保持する１ビットラッチ回路構成の画素データ保持部と、
前記画素データ保持部により保持されているサブフレームデータにより、２種類の電圧線から片方を選択して、前記画素電極に画素電圧として印加する電圧選択部と、
をさらに有し、
前記駆動制御部は、前記フレームバッファの一方のバッファに前記サブフレームデータを保持している間に、前記サンプリングして前記サブフレームバッファに保持されたサブフレームデータを１ライン単位に前記画素データ保持部に転送し、さらに転送完了後に前記極性反転信号に同期して前記複数の画素を駆動させる
ことを特徴とする液晶表示装置。 A plurality of column data lines and a plurality of row selection lines are arranged at each intersection crossing, the image display unit including a plurality of pixels including a liquid crystal element in which a liquid crystal layer is sealed between the common electrode and the pixel electrode A display element unit provided ;
Dithering that outputs dithered data that has been converted to a second number of bits smaller than the first number of bits by performing dithering processing on the video signal data of the first number of bits in the time direction or the spatial direction. A processing unit;
Since each frame of the video signal data is composed of a plurality of sub-frames having a display period shorter than one frame period, each pixel value of the post-dithering data is determined from the post-dithering data based on a driving gradation table A subframe data converter that generates subframe data for each of the plurality of subframes having a value corresponding to
A frame buffer having a double buffer configuration for holding the subframe data generated by the subframe data conversion unit for one frame;
While one sub-buffer of the frame buffer holds the sub-frame data generated by the sub-frame data conversion unit, it corresponds to one frame held in the previous frame period held in the other buffer. A data transfer unit for transferring the subframe data to the display element unit in order every subframe;
While the subframe data is held in one of the frame buffers, the subframe data for one subframe transferred from the data transfer unit is held, and the held subframe data is output . A subframe buffer;
While holding the subframe data in one buffer of the frame buffer, the subframe data for one subframe output from the subframe buffer to all the plurality of pixels of the image display unit. An image display driving unit for supplying
A high-level common voltage and a low-level common voltage are alternately selected in synchronization with the polarity inversion signal output from the drive control unit asynchronously during the transfer of the subframe data or the display period of the subframe. a common voltage selector to be applied to the serial common electrodes,
A voltage generating unit that alternately selects a black display voltage and a white display voltage in synchronization with the polarity inversion signal and applies the black display voltage and the white voltage line of the liquid crystal element;
Have
Each of the plurality of pixels is
A pixel having a 1-bit latch circuit configuration that samples and holds the sub-frame data supplied via the column data line by the image display driver when a row selection signal is supplied via the row selection line. A data holding unit;
A voltage selection unit that selects one of two types of voltage lines according to the subframe data held by the pixel data holding unit and applies the pixel voltage to the pixel electrode;
Further we have a,
The drive control unit holds the pixel data for each line of the subframe data sampled and held in the subframe buffer while holding the subframe data in one of the frame buffers. The liquid crystal display device, wherein the plurality of pixels are driven in synchronization with the polarity inversion signal after the transfer is completed .

請求項１に記載の液晶表示装置において、
前記行選択信号を前記複数の行選択線に順次に供給して、前記画像表示部の全ての前記複数の画素をライン単位の画素毎に順次に選択すると共に、１ラインの各画素の前記サブフレームバッファから出力されたサブフレームデータを１ライン単位に前記複数の列データ線に供給することを繰り返して、前記サブフレームバッファから出力された前記サブフレームデータを前記画像表示部の全ての前記複数の画素に転送する第２データ転送部を有し、前記データ転送部による前記フレームバッファから前記サブフレームバッファへのデータ転送と、第２データ転送部による前記サブフレームバッファから前記画像表示部の全ての前記複数の画素への転送とが交互に動作することを特徴とする液晶表示装置。 The liquid crystal display device according to claim 1.
The row selection signal is sequentially supplied to the plurality of row selection lines, and all the plurality of pixels of the image display unit are sequentially selected for each pixel in a line unit, and the sub-pixels of each pixel in one line are selected. The sub-frame data output from the frame buffer is repeatedly supplied to the plurality of column data lines in units of one line, and the sub-frame data output from the sub-frame buffer is transferred to all the plurality of the image display units. A second data transfer unit for transferring to the pixels of the image, the data transfer from the frame buffer to the subframe buffer by the data transfer unit, and all of the image display unit from the subframe buffer by the second data transfer unit The liquid crystal display device is characterized in that the transfer to the plurality of pixels alternately operates.

請求項１に記載の液晶表示装置において、
前記ディザリング処理部は、
供給される前記映像信号データの対象画素の下位Ｄビット（Ｄは自然数）の情報を、誤差拡散法に従い前記対象画素の周辺画素に拡散することにより生成した（Ｍ＋Ｆ）ビット（Ｍは１フレームを構成するサブフレーム数を２進数で表わしたときのビット数、Ｆは自然数）に、１ビットの桁上がり用ビットを最上位に付加したデータに変換する誤差拡散部と、
前記誤差拡散部から出力された前記（Ｍ＋Ｆ＋１）ビットのデータの下位Ｆビットの値と、表示エリアでの画素の位置情報及びフレームのカウント情報とから、フレームレートコントロールテーブルを用いて導いた０又は１の値を前記（Ｍ＋Ｆ＋１）ビットのデータの上位（Ｍ＋１）ビットに加算して、フレームレートコントロールされた（Ｍ＋１）ビットのデータを出力するフレームレートコントロール部と、
前記フレームレートコントロール部から出力されたデータの値を、駆動階調の最大値に制限したＭビットのデータを生成して出力するリミッタ部と、
を有することを特徴とする液晶表示装置。 The liquid crystal display device according to claim 1.
The dithering processing unit
(M + F) bits (M is one frame) generated by diffusing information of lower D bits (D is a natural number) of the target pixel of the supplied video signal data to peripheral pixels of the target pixel according to an error diffusion method. An error diffusion unit for converting the number of subframes to be configured into data obtained by adding 1 bit of a carry bit to the most significant bit)
0 or 0 derived from the value of the lower F bits of the (M + F + 1) -bit data output from the error diffusion unit, the pixel position information in the display area, and the frame count information using the frame rate control table A frame rate control unit that adds a value of 1 to the upper (M + 1) bits of the (M + F + 1) bit data and outputs frame rate controlled (M + 1) bit data;
A limiter unit that generates and outputs M-bit data in which the value of the data output from the frame rate control unit is limited to the maximum value of driving gradation;
A liquid crystal display device comprising:

複数の列データ線と複数の行選択線とが交差する各交差部に配置された複数の画素からなる画像表示部の前記複数の画素がそれぞれ、
共通電極と画素電極との間に液晶層が封入された液晶素子と、
前記行選択線を介して行選択信号が供給されたときに、前記列データ線を介して供給されるサブフレームデータをサンプリングして保持する１フリップフロップ構成の画素データ保持部と、
を有する液晶表示装置の駆動方法であって、
第１のビット数の映像信号データに対して、時間方向又は空間方向にディザリング処理を行って第１のビット数より少ない第２のビット数に変換したディザリング処理後データを出力するディザリング処理ステップと、
前記映像信号データの各フレームを１フレーム期間より短い表示期間をもつ複数のサブフレームで構成するため、前記ディザリング処理後データから駆動階調テーブルに基づいて前記ディザリング処理後データの各画素値に対応した値の前記複数のサブフレームそれぞれのサブフレームデータを生成するサブフレームデータ変換ステップと、
前記サブフレームデータ変換ステップにより生成された前記サブフレームデータをダブルバッファ構成のフレームバッファに保持する保持ステップと、
前記フレームバッファの一方のバッファに前記サブフレームデータ変換ステップにより生成された前記サブフレームデータを保持している間に、他方のバッファに保持されている前のフレーム期間に保持された１フレーム分のサブフレームデータを１サブフレーム分毎に順番に表示素子部のサブフレームバッファに転送する第１のデータ転送ステップと、
行選択信号を前記複数の行選択線に順次に供給して、画像表示部の全ての複数の画素をライン単位の画素毎に順次に選択すると共に、前記フレームバッファの一方のバッファに前記サブフレームデータを保持している間に、前記サブフレームバッファから出力されたサブフレームデータを１ライン単位に前記複数の列データ線に供給することを繰り返して、前記サブフレームバッファから出力された１サブフレーム分の前記サブフレームデータを前記画像表示部の全ての前記複数の画素に供給する第２のデータ転送ステップと、
駆動制御部より非同期に出力される極性反転信号に同期してハイレベルの共通電圧とローレベルの共通電圧とを交互に選択して前記液晶素子の共通電極に印加する共通電圧選択ステップと、
前記極性反転信号に同期して黒表示電圧と白表示電圧とを交互に選択して前記液晶素子の黒電圧線と白電圧線に印加する駆動電圧選択ステップと、
を含むことを特徴とする液晶表示装置の駆動方法。 Each of the plurality of pixels of the image display unit composed of a plurality of pixels arranged at each intersection where a plurality of column data lines and a plurality of row selection lines intersect,
A liquid crystal element in which a liquid crystal layer is sealed between the common electrode and the pixel electrode;
A pixel data holding unit having a 1 flip-flop configuration that samples and holds subframe data supplied via the column data line when a row selection signal is supplied via the row selection line;
A method for driving a liquid crystal display device comprising:
Dithering that outputs dithered data that has been converted to a second number of bits smaller than the first number of bits by performing dithering processing on the video signal data of the first number of bits in the time direction or the spatial direction. Processing steps;
For constitution with a plurality of subframes with a shorter display period than one frame period of each frame of the video signal data, each pixel of data after the dithering process based on the drive gradation table from the dithering processed data A subframe data conversion step of generating subframe data for each of the plurality of subframes having a value corresponding to the value;
A holding step of holding the sub-frame data more generated in the sub-frame data conversion step into a frame buffer of the double buffer configuration,
While one sub-buffer of the frame buffer holds the sub-frame data generated by the sub-frame data conversion step, it corresponds to one frame held in the previous frame period held in the other buffer. A first data transfer step of transferring the subframe data to the subframe buffer of the display element unit in order every subframe;
A row selection signal is sequentially supplied to the plurality of row selection lines so that all the plurality of pixels of the image display unit are sequentially selected for each pixel in a line unit, and the subframe is added to one buffer of the frame buffer. One subframe output from the subframe buffer is repeatedly generated by repeatedly supplying the subframe data output from the subframe buffer to the plurality of column data lines in units of one line while holding the data. A second data transfer step of supplying the sub-frame data for a minute to all the plurality of pixels of the image display unit;
A common voltage selection step of alternately selecting a high level common voltage and a low level common voltage in synchronization with a polarity inversion signal output asynchronously from the drive control unit and applying the same to the common electrode of the liquid crystal element;
A driving voltage selection step of alternately selecting a black display voltage and a white display voltage in synchronization with the polarity inversion signal and applying the black display voltage and the white voltage line of the liquid crystal element;
A method for driving a liquid crystal display device, comprising: