JP5819514B2 - シフトレジスタ、ドライバ回路、表示装置 - Google Patents

Description

本発明は、表示装置等に用いられるシフトレジスタに関する。

特許文献１には、シフトレジスタを含む走査線駆動回路において、垂直帰線（ブランキング）期間に、シフトレジスタに入力されるクロック信号を止める（非アクティブに固定する）ことで消費電力の低減を図る技術が開示されている。

日本国公開特許公報「特開２０１０−４９７６７号公報」

発明者らは、各段に複数のクロック信号が入力されるシフトレジスタにおいて、シフトレジスタの非動作期間に上記複数のクロック信号を止めると、シフトレジスタの動作期間初期のこれらクロック信号間の位相関係に起因して誤作動のおそれがあることを見出した。

本発明の目的は、各段に複数のクロック信号が入力されるシフトレジスタの誤動作を抑制することにある。

本シフトレジスタは、初段、第１中途段、第２中途段、および末段を含み、第１および第２中途段それぞれに、第１入力端子と、第２入力端子と、出力トランジスタを介して第１入力端子に接続された出力端子と、第２入力端子および出力トランジスタに接続し、出力トランジスタの制御端子の電位を設定する設定回路とが設けられ、第１入力端子と第２入力端子とに別位相のクロック信号が入力され、第２中途段に、上記設定回路に接続し、制御信号が入力される制御回路が設けられ、初段に入力されるシフト開始信号がアクティブになってから末段の出力がアクティブから非アクティブになるまでの期間（あるいはシフト開始信号がアクティブになってから末段がリセットされるまでの期間）を動作期間として、第２中途段の第１入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第２中途段の第２入力端子に入力されるクロック信号が非アクティブである。

このように第２中途段に設定回路を設けることで、第２中途段の第１入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第２中途段の第２入力端子に入力されるクロック信号が非アクティブであっても、第２中途段の誤動作を防止することができる。

各段に複数のクロック信号が入力されるシフトレジスタの誤動作を抑制することができる。

実施例１のシフトレジスタの単位段を示す回路図である。 本実施の形態の表示装置の構成例を示すブロック図である。 実施例１のシフトレジスタの第１〜第８段を示す回路図である。 実施例１のシフトレジスタの第９〜第１６段を含むを示す回路図である。 実施例１のシフトレジスタの第ｎ−５〜第ｎ段を含むを示す回路図である。 実施例１のシフトレジスタの動作を示すタイミングチャートである。 実施例１のシフトレジスタの第１変形例を示す回路図である。 図７のシフトレジスタの動作を示すタイミングチャートである。 実施例１のシフトレジスタの第２変形例を示す回路図である。 図９のシフトレジスタの動作を示すタイミングチャートである。 実施例１のシフトレジスタの第３変形例を示す回路図である。 図１１のシフトレジスタの動作を示すタイミングチャートである。 図１の別構成例を示す回路図（ａ）と入力信号の波形（ｂ）である。 （ａ）（ｂ）は、実施例２のシフトレジスタの単位段を示す回路図である。 実施例２のシフトレジスタの第１〜第８段を示す回路図である。 実施例２のシフトレジスタの第９〜第１６段を含むを示す回路図である。 実施例２のシフトレジスタの第ｎ−５〜第ｎ段を含むを示す回路図である。 実施例２のシフトレジスタの第１変形例を示す回路図である。 図１４の別構成例を示す回路図（ａ）（ｂ）と入力信号の波形（ｃ）である。 実施例３のシフトレジスタの単位段を示す回路図である。 実施例３のシフトレジスタの第１〜第８段を示す回路図である。 実施例３のシフトレジスタの第９〜第１６段を含むを示す回路図である。 実施例３のシフトレジスタの第ｎ−５〜第ｎ段を含むを示す回路図である。 実施例３のシフトレジスタの動作を示すタイミングチャートである。 実施例３のシフトレジスタの第１変形例を示す回路図である。 図２５のシフトレジスタの動作を示すタイミングチャートである。 実施例３のシフトレジスタの第２変形例を示す回路図である。 図２７のシフトレジスタの動作を示すタイミングチャートである。 実施例１のシフトレジスタの第３変形例を示す回路図である。 図２０の別構成例を示す回路図（ａ）とその入力信号の波形（ｂ）である。 （ａ）（ｂ）は、実施例４のシフトレジスタの単位段を示す回路図である。 実施例４のシフトレジスタの第１〜第８段を示す回路図である。 実施例４のシフトレジスタの第９〜第１６段を含むを示す回路図である。 実施例４のシフトレジスタの第ｎ−５〜第ｎ段を含むを示す回路図である。 実施例４のシフトレジスタの第１変形例を示す回路図である。 図３１の別構成例を示す回路図（ａ）（ｂ）と入力信号の波形（ｃ）である。 （ａ）（ｂ）は、実施例５のシフトレジスタの単位段を示す回路図である。 実施例５のシフトレジスタの第１〜第ｎ段を示す回路図である。 実施例５のシフトレジスタの変形例を示す回路図である。 実施例６のシフトレジスタの単位段を示す回路図である。 実施例６のシフトレジスタの第１〜第８段を示す回路図である。 実施例６のシフトレジスタの第９〜第１６段を含むを示す回路図である。 実施例６のシフトレジスタの第ｎ−５〜第ｎ段を含むを示す回路図である。 実施例６のシフトレジスタの動作を示すタイミングチャートである。 実施例６のシフトレジスタの第１変形例を示す回路図である。 図４５のシフトレジスタの動作を示すタイミングチャートである。 実施例６のシフトレジスタの第２変形例を示す回路図である。 図４７のシフトレジスタの動作を示すタイミングチャートである。 実施例６のシフトレジスタの第３変形例を示す回路図である。 図４９のシフトレジスタの動作を示すタイミングチャートである。 図４０の別構成例を示す回路図（ａ）と入力信号の波形（ｂ）である。 （ａ）（ｂ）は、実施例７のシフトレジスタの単位段を示す回路図である。 実施例７のシフトレジスタの第１〜第８段を示す回路図である。 実施例７のシフトレジスタの第９〜第１６段を含むを示す回路図である。 実施例７のシフトレジスタの第ｎ−５〜第ｎ段を含むを示す回路図である。 実施例７のシフトレジスタの第１変形例を示す回路図である。 図５２の別構成例を示す回路図（ａ）（ｂ）と入力信号の波形（ｃ）である。 実施例８のシフトレジスタの単位段を示す回路図である。 実施例８のシフトレジスタの第１〜第８段を示す回路図である。 実施例８のシフトレジスタの第９〜第１６段を含むを示す回路図である。 実施例８のシフトレジスタの第ｎ−５〜第ｎ段を含むを示す回路図である。 実施例８のシフトレジスタの動作を示すタイミングチャートである。 実施例８のシフトレジスタの第１変形例を示す回路図である。 図６４のシフトレジスタの動作を示すタイミングチャートである。 実施例８のシフトレジスタの第２変形例を示す回路図である。 図６５のシフトレジスタの動作を示すタイミングチャートである。 実施例８のシフトレジスタの第３変形例を示す回路図である。 図５８の別構成例を示す回路図（ａ）とその入力信号の波形（ｂ）である。 （ａ）（ｂ）は、実施例９のシフトレジスタの単位段を示す回路図である。 実施例９のシフトレジスタの第１〜第８段を示す回路図である。 実施例９のシフトレジスタの第９〜第１６段を含むを示す回路図である。 実施例９のシフトレジスタの第ｎ−５〜第ｎ段を含むを示す回路図である。 実施例９のシフトレジスタの第１変形例を示す回路図である。 図６９の別構成例を示す回路図（ａ）（ｂ）と入力信号の波形（ｃ）である。 （ａ）（ｂ）は、実施例１０のシフトレジスタの単位段を示す回路図である。 実施例１０のシフトレジスタの第１〜第ｎ段を示す回路図である。 実施例１０のシフトレジスタの変形例を示す回路図である。 本表示装置のドライバの構成例を示す模式図である。 配線Ｌ・Ｉを除去する場合の変形例を示すタイミングチャートである。 配線Ｗ・ｗを用いる場合の変形例を示すタイミングチャートである。 実施例１のさらなる変形例を示す回路図（第ｎ−５〜第ｎ段）である。 実施例２のさらなる変形例を示す回路図（第ｎ−５〜第ｎ段）である。 実施例３のさらなる変形例を示す回路図（第ｎ−５〜第ｎ段）である。 実施例４のさらなる変形例を示す回路図（第ｎ−５〜第ｎ段）である。 実施例６のさらなる変形例を示す回路図（第９−第１６段）である。 実施例７のさらなる変形例を示す回路図（第９−第１６段）である。 実施例８のさらなる変形例を示す回路図（第９−第１６段）である。 実施例９のさらなる変形例を示す回路図（第９−第１６段）である。

本発明の実施形態を図１〜図８８に基づいて説明すれば以下のとおりである。図２に示すように、本液晶表示装置ＬＣＤは、液晶パネルＬＣＰと、液晶パネルＬＣＰの走査信号線Ｇ１〜Ｇｎを駆動するゲートドライバＧＤと、液晶パネルＬＣＰのデータ信号線Ｓ１〜Ｓｎを駆動するソースドライバＳＤと、ゲートドライバＧＤおよびソースドライバＳＤを制御する表示制御回路ＤＣＣとを備える。なお、ゲートドライバＧＤおよびソースドライバは液晶パネルＬＣＰとモノリシックに形成されていてもよい。

ゲートドライバＧＤは、表示部ＤＡの一方の側（液晶パネルの短辺が左右に配される図１において左側）に設けられた第１シフトレジスタＳＲ１およびこれに接続された信号入力用の複数の配線ＩＬ１と、表示部ＤＡのもう一方の側（液晶パネルの短辺が左右に配される図１において右側）に設けられた第２シフトレジスタＳＲ２およびこれに接続された信号入力用の複数の配線ＩＬ２とを含み、第１シフトレジスタＳＲ１は奇数番目の走査信号線（Ｇ１・・・Ｇｎ−１）に接続され、第２シフトレジスタＳＲ２は偶数番目の走査信号線（Ｇ２・・・Ｇｎ）に接続される。

〔実施例１〕
実施例１にかかる第１および第２シフトレジスタＳＲ１・ＳＲ２のｍ段（単位回路ＵＣｍ）の構成例を図１に示す（ｍは自然数）。なお、ｍが奇数の段は第１シフトレジスタＳＲ１に含まれ、ｍが偶数の段は第２シフトレジスタＳＲ２に含まれるものとする。

図１に示すように、単位回路ＵＣｍは、４つの入力端子ＣＫ１〜ＣＫ４と、セット端子ＳＴｍと、リセット端子ＲＴｍと、出力端子ＯＴｍと、制御端子ＣＴｍと、初期化端子ＬＴｍと、ＮチャネルのトランジスタＭ１〜Ｍ１２と、容量Ｃ１とを備え、出力端子ＯＴｍが液晶パネルのｍ番目の走査信号線Ｇｍに接続されている。

図１では、Ｍ１０のドレインがＣＫ１に接続され、Ｍ１０のソースが、容量Ｃ１の一方の電極、Ｍ１１のドレイン、Ｍ１２のドレインおよび出力端子ＯＴｍに接続され、Ｍ１０のゲート（ノードｎＡ）が、容量Ｃ１のもう一方の電極、Ｍ９のドレイン、Ｍ８のドレイン、Ｍ６のゲート、Ｍ１のソース、およびＭ２のドレインに接続されている。また、Ｍ８のゲート（ノードｎＢ）が、Ｍ４のソース、Ｍ７のドレイン、Ｍ３のドレイン、Ｍ６のドレインおよびＭ５のソースに接続され、Ｍ２、Ｍ３、Ｍ６〜Ｍ９およびＭ１１〜Ｍ１２それぞれのソースが、低電源電位ＶＳＳ（ＶＧＬ）に接続されている。また、Ｍ１のドレインおよびゲートがセット端子ＳＴｍに接続され、Ｍ５のドレインおよびゲートが入力端子ＣＫ２に接続され、Ｍ４（制御トランジスタ）のドレインおよびゲートが制御端子ＣＴｍに接続され、Ｍ２、Ｍ３およびＭ１２それぞれのゲートが初期化端子ＬＴｍに接続され、Ｍ７のゲートが入力端子ＣＫ３に接続され、Ｍ９のゲートがリセット端子ＲＴｍに接続され、Ｍ１１のゲートが入力端子ＣＫ４に接続されている。

図１および図３〜図５に、実施例１にかかる第１および第２シフトレジスタの第１〜第ｎ段（ｍ＝１〜ｎ）の構成を示す。図３〜図５に示されるように、図２の複数の配線ＩＬ１は、４相のクロック信号ＣＫＡ〜ＣＫＤを供給する配線（幹配線）Ａ〜Ｄと、２相の（ゲート）スタートパルス信号ＳＰＸ・ＳＰＹを供給する配線（幹配線）Ｘ・Ｙと、初期化信号ＩＮＴＬを供給する配線（幹配線）Ｌと、低電源電位ＶＳＳを供給する配線（電源配線）Ｐとを含み、図２の複数の配線ＩＬ２は、４相のクロック信号ＣＫａ〜ＣＫｄを供給する配線（幹配線）ａ〜ｄと、２相の（ゲート）スタートパルス信号ＳＰｘ・ＳＰｙを供給する配線（幹配線）ｘ・ｙと、初期化信号ＩＮＴｌを供給する配線（幹配線）ｌと、低電源電位ＶＳＳを供給する配線（電源配線）Ｐとを含む。なお、液晶パネルＬＣＰの走査信号線の数は、例えば１２８６本（表示部１２８０本、表示部上側のダミー走査信号線０本、および表示部下側のダミー走査信号線６本）であり、ｎ＝１２８６を想定している。すなわち、シフトレジスタＳＲ１・ＳＲ２の総段数は１２８６＝８×１６０＋６となる。ただし、ダミー走査信号線６本は特に設けなくても構わない。

また、ｍ＝８ｋ＋１の単位回路ＵＣｍ（ｋは０以上の整数）では、入力端子ＣＫ１がクロック信号ＣＫＡを供給する配線Ａに接続され、入力端子ＣＫ２がクロック信号ＣＫＤを供給する配線Ｄに接続され、入力端子ＣＫ３がクロック信号ＣＫＣを供給する配線Ｃに接続され、入力端子ＣＫ４がクロック信号ＣＫＢを供給する配線Ｂに接続され、ｍ＝８ｋ＋２の単位回路ＵＣｍでは、入力端子ＣＫ１がクロック信号ＣＫａを供給する配線ａに接続され、入力端子ＣＫ２がクロック信号ＣＫｄを供給する配線ｄに接続され、入力端子ＣＫ３がクロック信号ＣＫｃを供給する配線ｃに接続され、入力端子ＣＫ４がクロック信号ＣＫｂを供給する配線ｂに接続されている。

また、ｍ＝８ｋ＋３の単位回路ＵＣｍ（ｋは０以上の整数）では、入力端子ＣＫ１がクロック信号ＣＫＣを供給する配線Ｃに接続され、入力端子ＣＫ２がクロック信号ＣＫＡを供給する配線Ａに接続され、入力端子ＣＫ３がクロック信号ＣＫＢを供給する配線Ｂに接続され、入力端子ＣＫ４がクロック信号ＣＫＤを供給する配線Ｄに接続され、ｍ＝８ｋ＋４の単位回路ＵＣｍでは、入力端子ＣＫ１がクロック信号ＣＫｃを供給する配線ｃに接続され、入力端子ＣＫ２がクロック信号ＣＫａを供給する配線ａに接続され、入力端子ＣＫ３がクロック信号ＣＫｂを供給する配線ｂに接続され、入力端子ＣＫ４がクロック信号ＣＫｄを供給する配線ｄに接続されている。

また、ｍ＝８ｋ＋５の単位回路ＵＣｍ（ｋは０以上の整数）では、入力端子ＣＫ１がクロック信号ＣＫＢを供給する配線Ｂに接続され、入力端子ＣＫ２がクロック信号ＣＫＣを供給する配線Ｃに接続され、入力端子ＣＫ３がクロック信号ＣＫＤを供給する配線Ｄに接続され、入力端子ＣＫ４がクロック信号ＣＫＡを供給する配線Ａに接続され、ｍ＝８ｋ＋６の単位回路ＵＣｍでは、入力端子ＣＫ１がクロック信号ＣＫｂを供給する配線ｂに接続され、入力端子ＣＫ２がクロック信号ＣＫｃを供給する配線ｃに接続され、入力端子ＣＫ３がクロック信号ＣＫｄを供給する配線ｄに接続され、入力端子ＣＫ４がクロック信号ＣＫａを供給する配線ａに接続されている。

また、ｍ＝８ｋ＋７の単位回路ＵＣｍ（ｋは０以上の整数）では、入力端子ＣＫ１がクロック信号ＣＫＤを供給する配線Ｄに接続され、入力端子ＣＫ２がクロック信号ＣＫＢを供給する配線Ｂに接続され、入力端子ＣＫ３がクロック信号ＣＫＡを供給する配線Ａに接続され、入力端子ＣＫ４がクロック信号ＣＫＣを供給する配線Ｃに接続されている。また、ｍ＝８ｋ＋８の単位回路ＵＣｍ（ｋは０以上の整数）では、入力端子ＣＫ１がクロック信号ＣＫｄを供給する配線ｄに接続され、入力端子ＣＫ２がクロック信号ＣＫｂを供給する配線ｂに接続され、入力端子ＣＫ３がクロック信号ＣＫａを供給する配線ａに接続され、入力端子ＣＫ４がクロック信号ＣＫｃを供給する配線ｃに接続されている。

なお、ｍ＝５〜ｎ−６の場合、セット端子ＳＴｍは、ｍ−４段の出力端子ＯＴｍ−４に接続され、リセット端子ＲＴｍは、ｍ＋６段の出力端子ＯＴｍ＋６に接続される。また、ｍ＝１の場合、セット端子ＳＴｍは、スタートパルス信号ＳＰＸを供給する配線Ｘに接続され、リセット端子ＲＴｍは、ｍ＋６段の出力端子ＯＴ７に接続され、ｍ＝２の場合、セット端子ＳＴｍは、スタートパルス信号ＳＰｘを供給する配線ｘに接続され、リセット端子ＲＴｍは、ｍ＋６段の出力端子ＯＴ８に接続され、ｍ＝３の場合、セット端子ＳＴｍは、スタートパルス信号ＳＰＹを供給する配線Ｙに接続され、リセット端子ＲＴｍは、ｍ＋６段の出力端子ＯＴ９に接続され、ｍ＝４の場合、セット端子ＳＴｍは、スタートパルス信号ＳＰｙを供給する配線ｙに接続され、リセット端子ＲＴｍは、ｍ＋６段の出力端子ＯＴ１０に接続される。また、ｍ＝ｎ−５・ｎ−３・ｎ−１の場合、セット端子ＳＴｍは、ｍ−４段の出力端子ＯＴｍ−４に接続され、リセット端子ＲＴｍは、初期化信号ＩＮＴＬを供給する配線Ｌに接続され、ｍ＝ｎ−４・ｎ−２・ｎの場合、セット端子ＳＴｍは、ｍ−４段の出力端子ＯＴｍ−４に接続され、リセット端子ＲＴｍは、初期化信号ＩＮＴｌを供給する配線ｌに接続される。

図１〜図５の配線Ａ〜Ｄ、配線ａ〜ｄ、配線Ｘ・Ｙ、配線ｘ・ｙ、配線Ｌ・ｌ、配線Ｐ、（各段に接続される）走査信号線Ｇ１〜Ｇｎ、および（各段の）ノードｎＡ・ノードｎＢそれぞれの電位変動（信号波形）を図６に示す。図６に示すように、配線Ａ〜Ｄからのクロック信号ＣＫＡ〜ＣＫＤ、配線ａ〜ｄからのクロック信号ＣＫａ〜ＣＫｄ、配線Ｘ・Ｙ・ｘ・ｙからのスタートパルス信号ＳＰＸ・ＳＰＹ・ＳＰｘ・ＳＰｙ、および配線Ｌ・ｌからの初期化信号ＩＮＴＬ・ＩＮＴｌはすべて、４Ｈ（４水平走査期間）のアクティブ期間に「Ｈｉｇｈ」となる信号であり、（シフトレジスタの）動作期間ＰＴの開始（スタートパルス信号ＳＰＸの立ち上がり）前の非動作期間ＮＴに、クロック信号ＣＫＡ〜ＣＫＤおよびクロック信号ＣＫａ〜ＣＫｄはすべて非アクティブ（Ｌｏｗ）となっている。なお、表示部の走査信号線を走査している期間を垂直走査期間とすれば、垂直走査期間は動作期間ＰＴに含まれ、非動作期間は垂直ブランキング（帰線）期間に含まれることになる。

また、スタートパルス信号ＳＰｘは、スタートパルス信号ＳＰＸよりも１Ｈ位相が遅れ、スタートパルス信号ＳＰＹは、スタートパルス信号ＳＰｘよりも１Ｈ位相が遅れ、スタートパルス信号ＳＰｙは、スタートパルス信号ＳＰＹよりも１Ｈ位相が遅れている。

また、スタートパルス信号ＳＰＸが立ち下がる（非アクティブとなる）のに同期して、クロック信号ＣＫＡが立ち上がり（アクティブとなり）、クロック信号ＣＫａは、クロック信号ＣＫＡよりも１Ｈ位相が遅れ、クロック信号ＣＫＣは、クロック信号ＣＫａよりも１Ｈ位相が遅れ、クロック信号ＣＫｃは、るクロック信号ＣＫＣよりも１Ｈ位相が遅れ、クロック信号ＣＫＢは、クロック信号ＣＫｃよりも１Ｈ位相が遅れ、クロック信号ＣＫｂは、クロック信号ＣＫＢよりも１Ｈ位相が遅れ、クロック信号ＣＫＤは、クロック信号ＣＫｂよりも１Ｈ位相が遅れ、クロック信号ＣＫｄは、クロック信号ＣＫＤよりも１Ｈ位相が遅れている。

この場合、ｍ＝８ｋ＋１（ｋは１以上）の単位回路ＵＣｍでは、入力端子ＣＫ１に入力されるクロック信号ＣＫＡが、動作期間開始後に初めて立ち上がったときに、入力端子ＣＫ２に入力されるクロック信号ＣＫＤが非アクティブ（ノードｎＢが「Ｌｏｗ」でトランジスタＭ８がＯＦＦ）のままである。

発明者らはこの点に着目し、ｍ＝８ｋ＋１となる段（第２中途段）を構成する単位回路ＵＣｍに、トランジスタＭ４を含む制御回路ＳＣを設け、Ｍ４のドレインおよびゲートに接続する制御端子ＣＴｍを、スタートパルス信号ＳＰＸを供給する配線Ｘに接続している（図１・図４・図５参照）。こうすれば、スタートパルス信号ＳＰＸが立ち上がったとき（動作期間ＰＴの開始時）に、ノードｎＢを「Ｈｉｇｈ」としてトランジスタＭ８をＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫＡが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫＤが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

同様に、ｍ＝８ｋ＋２（ｋは１以上）の単位回路ＵＣｍでも、入力端子ＣＫ１に入力されるクロック信号ＣＫａが、動作期間開始後に初めて立ち上がったときに、入力端子ＣＫ２に入力されるクロック信号ＣＫｄが非アクティブのままであるため、このような単位回路ＵＣｍに、トランジスタＭ４を含む制御回路ＳＣを設け、Ｍ４のドレインおよびゲートに接続する制御端子ＣＴｍを、スタートパルス信号ＳＰｘを供給する配線ｘに接続している（図１・図４・図５参照）。こうすれば、スタートパルス信号ＳＰｘが立ち上がったときに、ノードｎＢを「Ｈｉｇｈ」としてトランジスタＭ８をＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫａが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫｄが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

そして、ｍ＝１〜２、８ｋ＋１および８ｋ＋２（ｋは１以上）の単位回路ＵＣｍにのみスタートパルス信号ＳＰＸ・ＳＰｘを入力することで、スタートパルスＳＰＸ・ＳＰｘの負荷（鈍り等）を低減することができる。

ただし、ｍ＝１・２の場合は、（Ｍ１のゲートおよびドレインに接続する）セット出力端子ＳＴｍにスタートパルス信号（ＳＰＸ・ＳＰｘ）が入力されるため、制御回路ＳＣのかわりにトランジスタＭ４を含む調整回路ＡＣを設け、Ｍ４のドレインおよびゲートに接続する制御端子ＣＴｍを、低電源電位ＶＳＳを供給する配線Ｐに接続している。一方、ｍ＝８ｋ＋３、８ｋ＋４、８ｋ＋５、８ｋ＋６、８ｋ＋７、および８ｋ＋８（ｋは０以上）の単位回路ＵＣｍでは、入力端子ＣＫ１に入力されるクロック信号が、動作期間開始後に初めて立ち上がったときに、入力端子ＣＫ２に入力されるクロック信号がアクティブである（少なくとも非アクティブではない）ため、入力端子ＣＫ１に入力されるクロック信号が動作期間開始後に初めて立ち上がったときに、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作のおそれは少ない。そこで、制御回路ＳＣのかわりにトランジスタＭ４を含む調整回路ＡＣを設け、Ｍ４のドレインおよびゲートに接続する制御端子ＣＴｍを、低電源電位ＶＳＳを供給する配線Ｐに接続している。このように、制御回路ＳＣと同一構成の調整回路ＡＣを設けることでトランジスタＭ４まわりの負荷を各段で揃え、走査信号線への出力信号の波形が段ごとにずれることを抑制することができる。

第１段の単位回路ＵＣ１（図３）の動作は以下のとおりである。配線Ｘからのスタートパルス信号ＳＰＸが立ち上がると、Ｍ１がＯＮしてノードｎＡ（図６ではｎＡ１）が「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢ（図６ではｎＢ１）は「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線Ａからのクロック信号ＣＫＡが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫＡのパルス（幅４Ｈ）が出力端子ＯＴ１から出力される。クロック信号ＣＫＡが立ち下がると、ノードｎＡの電位も下降する。続いて第７段の単位回路ＵＣ７の出力端子ＯＴ７からパルスが出力されると同時に配線Ｄからのクロック信号ＣＫＤが立ち上がる（Ｍ８・Ｍ９がＯＮする）ため、ノードｎＢが「Ｈｉｇｈ」でノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。その後、最終段の単位回路ＵＣｎの出力端子ＯＴｎからのパルスが立ち下がると同時に初期化信号ＩＮＴＬが立ち上がってＭ２・３・１２がＯＮすると、ノードｎＡおよびノードｎＢ並びに出力端子ＯＴ１が「Ｌｏｗ」に充電される。なお、初期化信号ＩＮＴＬが立ち上がり以降は、クロック信号ＣＫＡ〜ＣＫＤおよびクロック信号ＣＫａ〜ＣＫｄはすべて停止（非アクティブ「Ｌｏｗ」に固定）される。

第５段の単位回路ＵＣ５（図３）の動作は以下のとおりである。第１段の単位回路ＵＣ１の出力端子ＯＴ１からパルスが出力されると、Ｍ１がＯＮしてノードｎＡ（図６ではｎＡ５）が「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢ（図６ではｎＢ５）は「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線Ｂからのクロック信号ＣＫＢが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫＢのパルス（幅４Ｈ）が出力端子ＯＴ５から出力される。クロック信号ＣＫＢが立ち下がると、ノードｎＡの電位も下降する。続いて第１１段の単位回路ＵＣ１１の出力端子ＯＴ１１からパルスが出力されると同時に配線Ｃからのクロック信号ＣＫＣが立ち上がる（Ｍ８・Ｍ９がＯＮする）ため、ノードｎＢが「Ｈｉｇｈ」でノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。その後、最終段の単位回路ＵＣｎの出力端子ＯＴｎからのパルスが立ち下がると同時に初期化信号ＩＮＴＬが立ち上がってＭ２・３・１２がＯＮすると、ノードｎＡおよびノードｎＢ並びに出力端子ＯＴ５が「Ｌｏｗ」に充電される。

第９段の単位回路ＵＣ９（図４）の動作は以下のとおりである。まず、スタートパルス信号ＳＰＸが立ち上がったときに、ノードｎＢ（図６ではｎＢ９）を「Ｈｉｇｈ」としてトランジスタＭ８をＯＮし、ノードｎＡ（図６ではｎＡ９）を「Ｌｏｗ」に充電する。これにより、動作期間開始後にクロック信号ＣＫＡが初めて立ち上がったときに、出力端子ＯＴ９からパルスがでてしまうといった誤動作は回避される。その後、第５段の単位回路ＵＣ５の出力端子ＯＴ５からパルスが出力されると、Ｍ１がＯＮしてノードｎＡが「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢは「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線Ａからのクロック信号ＣＫＡが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫＡのパルス（幅４Ｈ）が出力端子ＯＴ９から出力される。クロック信号ＣＫＡが立ち下がると、ノードｎＡの電位も下降する。続いて第１５段の単位回路ＵＣ１５の出力端子ＯＴ１５からパルスが出力されると同時に配線Ｄからのクロック信号ＣＫＤが立ち上がる（Ｍ８・Ｍ９がＯＮする）ため、ノードｎＢが「Ｈｉｇｈ」でノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。その後、初期化信号ＩＮＴＬが立ち上がってＭ２・３・１２がＯＮすると、ノードｎＡおよびノードｎＢ並びに出力端子ＯＴ９が「Ｌｏｗ」に充電される。

第ｎ段の単位回路ＵＣｎ（図５）の動作は以下のとおりである。第ｎ−４段の単位回路ＵＣｎ−４の出力端子ＯＴｎ−４からパルスが出力されると、Ｍ１がＯＮしてノードｎＡが「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢは「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線ｂからのクロック信号ＣＫｂが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫｂのパルス（幅４Ｈ）が出力端子ＯＴｎから出力される。クロック信号ＣＫｂが立ち下がると、ノードｎＡの電位も下降する。続いて配線ｌからの初期化信号ＩＮＴｌが立ち上がる（Ｍ９がＯＮする）と、ノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。同時に、ノードｎＢおよび出力端子ＯＴｎも「Ｌｏｗ」に充電される。

図３〜図５では、制御回路ＳＣのＭ４のドレインおよびゲートを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続しているが、これに限定されない。図７および図７の各部の電位変動（信号波形）を示す図８のように、制御回路ＳＣのＭ４のドレインおよびゲートを、配線（Ｘ・ｘ）とは別の配線（Ｗ・ｗ）に接続し、奇数段に接続される配線Ｗにスタートパルス信号ＳＰＸと同期する制御信号を供給し、偶数段に接続される配線ｗにスタートパルス信号ＳＰｘと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。

図３〜図５では、ｍ＝８ｋ＋１および８ｋ＋２（ｋは１以上）の単位回路ＵＣｍにのみ、制御回路ＳＣを設けているがこれに限定されない。図９および図９の各部の電位変動（信号波形）を示す図１０のように、ｍ＝５〜ｎの単位回路ＵＣｍすべてに、制御回路ＳＣを設け、ｍ＝１〜４の単位回路ＵＣｍには調整回路ＡＣを設けることもできる。こうすれば、各クロック信号が動作期間開始後に初めて立ち上がったときに起こり得る誤動作を全段について抑制することができる。この場合も、図１１および図１１の各部の電位変動（信号波形）を示す図１２のように、制御回路ＳＣのＭ４のドレインおよびゲートを、配線（Ｘ・ｘ）とは別の配線（Ｗ・ｗ）に接続し、奇数段に接続される配線Ｗにスタートパルス信号ＳＰＸと同期する制御信号を供給し、偶数段に接続される配線ｗにスタートパルス信号ＳＰｘと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減する効果も得られる。

図１・図３〜図５では、初期化信号ＩＮＴＬ・ＩＮＴｌを供給する配線（Ｌ・ｌ）を設けているが、これに限定されない。配線（Ｌ・ｌ）を設けずに（除去して）、図１３（ａ）（ｂ）に示すように、初期化端子ＬＴｍを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続し、配線（Ｘ・ｘ）に、初期化用の２つのパルス（最終段の出力端子からのパルスが立ち下がると同時に立ち上がる、幅４Ｈのパルスと、これより１Ｈ遅れて立ち上がる同型のパルス）をのせることもできる。こうすれば信号入力用の配線の数を削減することができる。

〔実施例２〕
図１・図３〜図５では、ｍ＝８ｋ＋１および８ｋ＋２（ｋは１以上）の単位回路ＵＣｍ以外の段に調整回路ＡＣを設けているがこれに限定されない。図１４（ａ）（ｂ）に示すように、ｉ＝８ｋ＋１および８ｋ＋２（ｋは１以上）の単位回路ＵＣｉ段にはトランジスタＭ４を含む制御回路ＳＣを設ける一方、ｊ＝１、２、８ｋ＋３、８ｋ＋４、８ｋ＋５、８ｋ＋６、８ｋ＋７、および８ｋ＋８（ｋは０以上）の単位回路ＵＣｊ段には調整回路ＡＣを設けない構成も可能である。この場合の第１および第２シフトレジスタの第１〜第ｎ段（ｍ＝１〜ｎ）の構成を図１５〜図１７に示しておく。なお、図１５〜図１７の各部の電位変動（信号波形）は図６のとおりである。実施例２では、各シフトレジスタ内のトランジスタの数が削減されるので、製造歩留まりが高められる。

図１５〜図１７では、制御回路ＳＣのＭ４のドレインおよびゲートを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続しているが、これに限定されない。図１８に示すように、制御回路ＳＣのＭ４のドレインおよびゲートを、配線（Ｘ・ｘ）とは別の配線（Ｗ・ｗ）に接続し、奇数段に接続される配線Ｗにスタートパルス信号ＳＰＸと同期する制御信号を供給し、偶数段に接続される配線ｗにスタートパルス信号ＳＰｘと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。

図１４（ａ）（ｂ）・図１５〜図１７では、初期化信号ＩＮＴＬ・ＩＮＴｌを供給する配線（Ｌ・ｌ）を設けているが、これに限定されない。配線（Ｌ・ｌ）を設けずに（除去して）、図１９（ａ）〜（ｃ）に示すように、初期化端子ＬＴｉ・ＬＴｊを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続し、配線（Ｘ・ｘ）に、初期化用の２つのパルス（最終段の出力端子からのパルスが立ち下がると同時に立ち上がる、幅４Ｈのパルスと、これより１Ｈ遅れて立ち上がる同型のパルス）をのせることもできる。こうすれば信号入力用の配線の数を削減することができる。

〔実施例３〕
図１・図３〜図５では、ｍ段の単位回路ＵＣｍにトランジスタＭ４を設けているがこれに限定されない。図２０に示すように、（トランジスタＭ４のかわりに）トランジスタＭｚを設けることもできる。図２０では、Ｍ１０のドレインがＣＫ１に接続され、Ｍ１０のソースが、容量Ｃ１の一方の電極、Ｍ１１のドレイン、Ｍ１２のドレインおよび出力端子ＯＴｍに接続され、Ｍ１０のゲート（ノードｎＡ）が、容量Ｃ１のもう一方の電極、Ｍ９のドレイン、Ｍ８のドレイン、Ｍｚのドレイン、Ｍ６のゲート、Ｍ１のソース、およびＭ２のドレインに接続されている。また、Ｍ８のゲート（ノードｎＢ）が、Ｍ７のドレイン、Ｍ３のドレイン、Ｍ６のドレインおよびＭ５のソースに接続され、Ｍｚ、Ｍ２、Ｍ３、Ｍ６〜Ｍ９およびＭ１１〜Ｍ１２それぞれのソースが、低電源電位ＶＳＳ（ＶＧＬ）に接続されている。また、Ｍ１のドレインおよびゲートがセット端子ＳＴｍに接続され、Ｍ５のドレインおよびゲートが入力端子ＣＫ２に接続され、Ｍｚ（制御トランジスタ）のゲートが制御端子ＣＴｍに接続され、Ｍ２、Ｍ３およびＭ１２それぞれのゲートが初期化端子ＬＴｍに接続され、Ｍ７のゲートが入力端子ＣＫ３に接続され、Ｍ９のゲートがリセット端子ＲＴｍに接続され、Ｍ１１のゲートが入力端子ＣＫ４に接続されている。

実施例３にかかる第１および第２シフトレジスタの第１〜第ｎ段（ｍ＝１〜ｎ）の構成を図２１〜図２３に示しておく。なお、図２１〜図２３における、配線Ａ〜Ｄ、配線ａ〜ｄ、配線Ｘ・Ｙ、配線ｘ・ｙ、配線Ｌ・ｌおよび配線Ｐと、単位回路ＵＣｍ（ｍ＝１〜ｎ）に含まれる、４つの入力端子ＣＫ１〜ＣＫ４、セット端子ＳＴｍ、リセット端子ＲＴｍ、出力端子ＯＴｍ、制御端子ＣＴｍおよび初期化端子ＬＴｍとの接続関係は、図１・図３〜図５と同一である。

また、図２１〜図２３の配線Ａ〜Ｄ、配線ａ〜ｄ、配線Ｘ・Ｙ、配線ｘ・ｙ、配線Ｌ・ｌ、配線Ｐ、（各段に接続される）走査信号線Ｇ１〜Ｇｎ、および（各段の）ノードｎＡ・ノードｎＢそれぞれの電位変動（信号波形）を図２４に示す。図２４に示すように、配線Ａ〜Ｄからのクロック信号ＣＫＡ〜ＣＫＤ、配線ａ〜ｄからのクロック信号ＣＫａ〜ＣＫｄ、配線Ｘ・Ｙ・ｘ・ｙからのスタートパルス信号ＳＰＸ・ＳＰＹ・ＳＰｘ・ＳＰｙ、および配線Ｌ・ｌからの初期化信号ＩＮＴＬ・ＩＮＴｌはすべて図６と同じである。

この場合、ｍ＝８ｋ＋１（ｋは１以上）の単位回路ＵＣｍでは、入力端子ＣＫ１に入力されるクロック信号ＣＫＡが、動作期間開始後に初めて立ち上がったときに、入力端子ＣＫ２に入力されるクロック信号ＣＫＤが非アクティブ（ノードｎＢが「Ｌｏｗ」でトランジスタＭ８がＯＦＦ）のままである。

発明者らはこの点に着目し、ｍ＝８ｋ＋１となる段（第２中途段）を構成する単位回路ＵＣｍに、トランジスタＭｚを含む制御回路ＳＣを設け、Ｍｚのゲートに接続する制御端子ＣＴｍを、スタートパルス信号ＳＰＸを供給する配線Ｘに接続している（図２０〜２３参照）。こうすれば、スタートパルス信号ＳＰＸが立ち上がったとき（動作期間ＰＴの開始時）に、トランジスタＭｚをＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫＡが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫＤが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

同様に、ｍ＝８ｋ＋２（ｋは１以上）の単位回路ＵＣｍでも、入力端子ＣＫ１に入力されるクロック信号ＣＫａが、動作期間開始後に初めて立ち上がったときに、入力端子ＣＫ２に入力されるクロック信号ＣＫｄが非アクティブのままであるため、このような単位回路ＵＣｍに、トランジスタＭｚを含む制御回路ＳＣを設け、Ｍｚのゲートに接続する制御端子ＣＴｍを、スタートパルス信号ＳＰｘを供給する配線ｘに接続している（図２０〜図２３参照）。こうすれば、スタートパルス信号ＳＰｘが立ち上がったときに、トランジスタＭｚをＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫａが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫｄが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

ただし、ｍ＝１・２の場合は、（Ｍ１のゲートおよびドレインに接続する）セット出力端子ＳＴｍにスタートパルス信号（ＳＰＸ・ＳＰｘ）が入力されるため、制御回路ＳＣのかわりにトランジスタＭｚを含む調整回路ＡＣを設け、Ｍｚのゲートに接続する制御端子ＣＴｍを、低電源電位ＶＳＳを供給する配線Ｐに接続している。一方、ｍ＝８ｋ＋３、８ｋ＋４、８ｋ＋５、８ｋ＋６、８ｋ＋７、および８ｋ＋８（ｋは０以上）の単位回路ＵＣｍでは、入力端子ＣＫ１に入力されるクロック信号が、動作期間開始後に初めて立ち上がったときに、入力端子ＣＫ２に入力されるクロック信号がアクティブである（少なくとも非アクティブではない）ため、入力端子ＣＫ１に入力されるクロック信号が動作期間開始後に初めて立ち上がったときに、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作のおそれは少ない。そこで、制御回路ＳＣのかわりにトランジスタＭｚを含む調整回路ＡＣを設け、Ｍｚのゲートに接続する制御端子ＣＴｍを、低電源電位ＶＳＳを供給する配線Ｐに接続している。このように、制御回路ＳＣと同一構成の調整回路ＡＣを設けることでトランジスタＭｚまわりの負荷を各段で揃えることができる。

第１段の単位回路ＵＣ１（図２１）の動作は以下のとおりである。配線Ｘからのスタートパルス信号ＳＰＸが立ち上がると、Ｍ１がＯＮしてノードｎＡ（図２４ではｎＡ１）が「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢ（図２４ではｎＢ１）は「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線Ａからのクロック信号ＣＫＡが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫＡのパルス（幅４Ｈ）が出力端子ＯＴ１から出力される。クロック信号ＣＫＡが立ち下がると、ノードｎＡの電位も下降する。続いて第７段の単位回路ＵＣ７の出力端子ＯＴ７からパルスが出力されると同時に配線Ｄからのクロック信号ＣＫＤが立ち上がる（Ｍ８・Ｍ９がＯＮする）ため、ノードｎＢが「Ｈｉｇｈ」でノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。その後、最終段の単位回路ＵＣｎの出力端子ＯＴｎからのパルスが立ち下がると同時に初期化信号ＩＮＴＬが立ち上がってＭ２・３・１２がＯＮすると、ノードｎＡおよびノードｎＢ並びに出力端子ＯＴ１が「Ｌｏｗ」に充電される。なお、初期化信号ＩＮＴＬが立ち上がり以降は、クロック信号ＣＫＡ〜ＣＫＤおよびクロック信号ＣＫａ〜ＣＫｄはすべて停止（非アクティブ「Ｌｏｗ」に固定）される。

第５段の単位回路ＵＣ５（図２１）の動作は以下のとおりである。第１段の単位回路ＵＣ１の出力端子ＯＴ１からパルスが出力されると、Ｍ１がＯＮしてノードｎＡ（図２４ではｎＡ５）が「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢ（図２４ではｎＢ５）は「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線Ｂからのクロック信号ＣＫＢが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫＢのパルス（幅４Ｈ）が出力端子ＯＴ５から出力される。クロック信号ＣＫＢが立ち下がると、ノードｎＡの電位も下降する。続いて第１１段の単位回路ＵＣ１１の出力端子ＯＴ１１からパルスが出力されると同時に配線Ｃからのクロック信号ＣＫＣが立ち上がる（Ｍ８・Ｍ９がＯＮする）ため、ノードｎＢが「Ｈｉｇｈ」でノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。その後、最終段の単位回路ＵＣｎの出力端子ＯＴｎからのパルスが立ち下がると同時に初期化信号ＩＮＴＬが立ち上がってＭ２・３・１２がＯＮすると、ノードｎＡおよびノードｎＢ並びに出力端子ＯＴ５が「Ｌｏｗ」に充電される。

第９段の単位回路ＵＣ９（図２２）の動作は以下のとおりである。まず、スタートパルス信号ＳＰＸが立ち上がったときに、トランジスタＭｚをＯＮし、ノードｎＡ（図２４ではｎＡ９）を「Ｌｏｗ」に充電する。これにより、動作期間開始後にクロック信号ＣＫＡが初めて立ち上がったときに、出力端子ＯＴ９からパルスがでてしまうといった誤動作は回避される。その後、第５段の単位回路ＵＣ５の出力端子ＯＴ５からパルスが出力されると、Ｍ１がＯＮしてノードｎＡが「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢ（図２４ではｎＢ９）は「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線Ａからのクロック信号ＣＫＡが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫＡのパルス（幅４Ｈ）が出力端子ＯＴ９から出力される。クロック信号ＣＫＡが立ち下がると、ノードｎＡの電位も下降する。続いて第１５段の単位回路ＵＣ１５の出力端子ＯＴ１５からパルスが出力されると同時に配線Ｄからのクロック信号ＣＫＤが立ち上がる（Ｍ８・Ｍ９がＯＮする）ため、ノードｎＢが「Ｈｉｇｈ」でノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。その後、初期化信号ＩＮＴＬが立ち上がってＭ２・３・１２がＯＮすると、ノードｎＡおよびノードｎＢ並びに出力端子ＯＴ９が「Ｌｏｗ」に充電される。

第ｎ段の単位回路ＵＣｎ（図２３）の動作は以下のとおりである。第ｎ−４段の単位回路ＵＣｎ−４の出力端子ＯＴｎ−４からパルスが出力されると、Ｍ１がＯＮしてノードｎＡが「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢは「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線ｂからのクロック信号ＣＫｂが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫｂのパルス（幅４Ｈ）が出力端子ＯＴｎから出力される。クロック信号ＣＫｂが立ち下がると、ノードｎＡの電位も下降する。続いて配線ｌからの初期化信号ＩＮＴｌが立ち上がる（Ｍ９がＯＮする）と、ノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。同時に、ノードｎＢおよび出力端子ＯＴｎも「Ｌｏｗ」に充電される。

図２１〜図２３では、制御回路ＳＣのＭｚのゲートを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続しているが、これに限定されない。図２５および図２５の各部の電位変動（信号波形）を示す図２６のように、制御回路ＳＣのＭｚのゲートを、配線（Ｘ・ｘ）とは別の配線（Ｗ・ｗ）に接続し、奇数段に接続される配線Ｗにスタートパルス信号ＳＰＸと同期する制御信号を供給し、偶数段に接続される配線ｗにスタートパルス信号ＳＰｘと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。

図２１〜図２３では、ｍ＝８ｋ＋１および８ｋ＋２（ｋは１以上）の単位回路ＵＣｍにのみ、制御回路ＳＣを設けているがこれに限定されない。図２７および図２７の各部の電位変動（信号波形）を示す図２８のように、ｍ＝５〜ｎの単位回路ＵＣｍすべてに、制御回路ＳＣを設け、ｍ＝１〜４の単位回路ＵＣｍには調整回路ＡＣを設けることもできる。こうすれば、各クロック信号が動作期間開始後に初めて立ち上がったときに起こり得る誤動作を全段について抑制することができる。この場合も、図２９に示すように（なお、図２９の各部の電位変動は図２８のとおり）、制御回路ＳＣのＭｚのゲートを、配線（Ｘ・ｘ）とは別の配線（Ｗ・ｗ）に接続し、奇数段に接続される配線Ｗにスタートパルス信号ＳＰＸと同期する制御信号を供給し、偶数段に接続される配線ｗにスタートパルス信号ＳＰｘと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減する効果も得られる。

図２０〜図２３では、初期化信号ＩＮＴＬ・ＩＮＴｌを供給する配線（Ｌ・ｌ）を設けているが、これに限定されない。配線（Ｌ・ｌ）を設けずに（除去して）、図３０（ａ）（ｂ）に示すように、初期化端子ＬＴｍを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続し、配線（Ｘ・ｘ）に、初期化用の２つのパルス（最終段の出力端子からのパルスが立ち下がると同時に立ち上がる、幅４Ｈのパルスと、これより１Ｈ遅れて立ち上がる同型のパルス）をのせることもできる。こうすれば信号入力用の配線の数を削減することができる。

〔実施例４〕
図２０〜図２３では、ｍ＝８ｋ＋１および８ｋ＋２（ｋは１以上）の単位回路ＵＣｍ以外の段に調整回路ＡＣを設けているがこれに限定されない。図３１（ａ）（ｂ）に示すように、ｉ＝８ｋ＋１および８ｋ＋２（ｋは１以上）の単位回路ＵＣｉ段にはトランジスタＭｚを含む制御回路ＳＣを設ける一方、ｊ＝１、２、８ｋ＋３、８ｋ＋４、８ｋ＋５、８ｋ＋６、８ｋ＋７、および８ｋ＋８（ｋは０以上）の単位回路ＵＣｊ段には調整回路ＡＣを設けない構成も可能である。この場合の第１および第２シフトレジスタの第１〜第ｎ段（ｍ＝１〜ｎ）の構成を図３２〜図３４に示しておく。なお、図３２〜図３４の各部の電位変動（信号波形）は図２４のとおりである。実施例４では、各シフトレジスタ内のトランジスタの数が削減されるので、製造歩留まりが高められる。

図３２〜図３４では、制御回路ＳＣのＭｚのゲートを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続しているが、これに限定されない。図３５に示すように、制御回路ＳＣのＭｚのゲートを、配線（Ｘ・ｘ）とは別の配線（Ｗ・ｗ）に接続し、奇数段に接続される配線Ｗにスタートパルス信号ＳＰＸと同期する制御信号を供給し、偶数段に接続される配線ｗにスタートパルス信号ＳＰｘと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。

図３１（ａ）（ｂ）・図３２〜図３４では、初期化信号ＩＮＴＬ・ＩＮＴｌを供給する配線（Ｌ・ｌ）を設けているが、これに限定されない。配線（Ｌ・ｌ）を設けずに（除去して）、図３６（ａ）〜（ｃ）に示すように、初期化端子ＬＴｉ・ＬＴｊを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続し、配線（Ｘ・ｘ）に、初期化用の２つのパルス（最終段の出力端子からのパルスが立ち下がると同時に立ち上がる、幅４Ｈのパルスと、これより１Ｈ遅れて立ち上がる同型のパルス）をのせることもできる。こうすれば信号入力用の配線の数を削減することができる。

〔実施例５〕
実施例４においてトランジスタＭｚを除去し、そのかわりにＭ２を制御トランジスタとして、Ｍ２のゲートを制御端子ＣＴｍに接続する構成も可能である。すなわち、図３７（ａ）（ｂ）に示すように、ｉ＝８ｋ＋１および８ｋ＋２（ｋは１以上）の単位回路ＵＣｉ段ではトランジスタＭ２を制御回路ＳＣとし、Ｍ２のゲートを制御端子ＣＴｍに接続する一方、ｊ＝１、２、８ｋ＋３、８ｋ＋４、８ｋ＋５、８ｋ＋６、８ｋ＋７、および８ｋ＋８（ｋは０以上）の単位回路ＵＣｊ段ではＭ２のゲートを初期化端子ＬＴｉに接続する。

実施例５にかかる第１および第２シフトレジスタの第１〜第ｎ段（ｍ＝１〜ｎ）の構成を図３８に示しておく。なお、図３８における、配線Ａ〜Ｄ、配線ａ〜ｄ、配線Ｘ・Ｙ、配線ｘ・ｙ、配線Ｌ・ｌおよび配線Ｐと、単位回路ＵＣｍ（ｍ＝１〜ｎ）に含まれる、４つの入力端子ＣＫ１〜ＣＫ４、セット端子ＳＴｍ、リセット端子ＲＴｍ、出力端子ＯＴｍ、制御端子ＣＴｍおよび初期化端子ＬＴｍとの接続関係は、図１・図３〜図５と同一である。また、図３８の各部の電位変動（信号波形）は図２４のとおりである。

この場合、ｍ＝８ｋ＋１（ｋは１以上）の単位回路ＵＣｍでは、入力端子ＣＫ１に入力されるクロック信号ＣＫＡが、動作期間開始後に初めて立ち上がったときに、入力端子ＣＫ２に入力されるクロック信号ＣＫＤが非アクティブ（ノードｎＢが「Ｌｏｗ」でトランジスタＭ８がＯＦＦ）のままである。

発明者らはこの点に着目し、ｉ＝８ｋ＋１となる段（第２中途段）を構成する単位回路ＵＣｉでは、トランジスタＭ２のゲートに接続する制御端子ＣＴｉを、スタートパルス信号ＳＰＸを供給する配線Ｘに接続している（図３７・図３８参照）。こうすれば、スタートパルス信号ＳＰＸが立ち上がったとき（動作期間ＰＴの開始時）に、トランジスタＭ２をＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫＡが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫＤが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

同様に、ｉ＝８ｋ＋２（ｋは１以上）の単位回路ＵＣｉでも、トランジスタＭ２のゲートに接続する制御端子ＣＴｉを、スタートパルス信号ＳＰｘを供給する配線ｘに接続している（図３７・図３８参照）。こうすれば、スタートパルス信号ＳＰｘが立ち上がったときに、トランジスタＭ２をＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫａが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫｄが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

第７段の単位回路ＵＣ７（図３８）の動作は以下のとおりである。第３段の単位回路の出力端子からパルスが出力されると、Ｍ１がＯＮしてノードｎＡ（図２４ではｎＡ７）が「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢ（図２４ではｎＢ７）は「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線Ｄからのクロック信号ＣＫＤが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫＤのパルス（幅４Ｈ）が出力端子ＯＴ７から出力される。クロック信号ＣＫＤが立ち下がると、ノードｎＡの電位も下降する。続いて第１３段の単位回路の出力端子からパルスが出力されると同時に配線Ｂからのクロック信号ＣＫＢが立ち上がる（Ｍ８・Ｍ９がＯＮする）ため、ノードｎＢが「Ｈｉｇｈ」でノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。その後、最終段の単位回路ＵＣｎの出力端子ＯＴｎからのパルスが立ち下がると同時に初期化信号ＩＮＴＬが立ち上がってＭ２・３・１２がＯＮすると、ノードｎＡおよびノードｎＢ並びに出力端子ＯＴ７が「Ｌｏｗ」に充電される。

第９段の単位回路ＵＣ９（図３８）の動作は以下のとおりである。まず、スタートパルス信号ＳＰＸが立ち上がったときに、トランジスタＭ２をＯＮし、ノードｎＡ（図２４ではｎＡ９）を「Ｌｏｗ」に充電する。これにより、動作期間開始後にクロック信号ＣＫＡが初めて立ち上がったときに、出力端子ＯＴ９からパルスがでてしまうといった誤動作は回避される。その後、第５段の単位回路ＵＣ５の出力端子ＯＴ５からパルスが出力されると、Ｍ１がＯＮしてノードｎＡが「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢ（図２４ではｎＢ９）は「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線Ａからのクロック信号ＣＫＡが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫＡのパルス（幅４Ｈ）が出力端子ＯＴ９から出力される。クロック信号ＣＫＡが立ち下がると、ノードｎＡの電位も下降する。続いて第１５段の単位回路ＵＣ１５の出力端子ＯＴ１５からパルスが出力されると同時に配線Ｄからのクロック信号ＣＫＤが立ち上がる（Ｍ８・Ｍ９がＯＮする）ため、ノードｎＢが「Ｈｉｇｈ」でノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。その後、初期化信号ＩＮＴＬが立ち上がってＭ３・１２がＯＮすると、ノードｎＢおよび出力端子ＯＴ９が「Ｌｏｗ」に充電される。

図３８では、制御回路ＳＣのＭｚのゲートを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続しているが、これに限定されない。図３９に示すように、制御回路ＳＣのＭ２のゲートを、配線（Ｘ・ｘ）とは別の配線（Ｗ・ｗ）に接続し、奇数段に接続される配線Ｗにスタートパルス信号ＳＰＸと同期する制御信号を供給し、偶数段に接続される配線ｗにスタートパルス信号ＳＰｘと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。

〔実施例６〕
実施例６にかかる第１および第２シフトレジスタＳＲ１・ＳＲ２のｍ段（単位回路ＵＣｍ）の構成を図４０に示す（ｍは自然数）。なお、ｍが奇数の段は第１シフトレジスタＳＲ１に含まれ、ｍが偶数の段は第２シフトレジスタＳＲ２に含まれるものとする。

図４０に示すように、単位回路ＵＣｍは、２つの入力端子ＣＫ１〜ＣＫ２と、セット端子ＳＴｍと、リセット端子ＲＴｍと、出力端子ＯＴｍと、制御端子ＣＴｍと、初期化端子ＬＴｍと、ＮチャネルのトランジスタＭ１〜Ｍ１２と、容量Ｃ１とを備え、出力端子ＯＴｍが液晶パネルのｍ番目の走査信号線Ｇｍに接続されている。

図４０では、Ｍ１０のドレインおよびＭ７のゲートがＣＫ１に接続され、Ｍ１０のソースが、容量Ｃ１の一方の電極、Ｍ１１のドレイン、Ｍ１２のドレインおよび出力端子ＯＴｍに接続され、Ｍ１０のゲート（ノードｎＡ）が、容量Ｃ１のもう一方の電極、Ｍ９のドレイン、Ｍ８のドレイン、Ｍ６のゲート、Ｍ１のソース、およびＭ２のドレインに接続されている。また、Ｍ８のゲート（ノードｎＢ）が、Ｍ４のソース、Ｍ７のドレイン、Ｍ３のドレイン、Ｍ６のドレインおよびＭ５のソースに接続され、Ｍ２、Ｍ３、Ｍ６〜Ｍ９およびＭ１１〜Ｍ１２それぞれのソースが、低電源電位ＶＳＳ（ＶＧＬ）に接続されている。また、Ｍ１のドレインおよびゲートがセット端子ＳＴｍに接続され、Ｍ５のドレインおよびゲート並びにＭ１１のゲートが入力端子ＣＫ２に接続され、Ｍ４（制御トランジスタ）のドレインおよびゲートが制御端子ＣＴｍに接続され、Ｍ２、Ｍ３およびＭ１２それぞれのゲートが初期化端子ＬＴｍに接続され、Ｍ９のゲートがリセット端子ＲＴｍに接続され、Ｍ１１のゲートが入力端子ＣＫ２に接続されている。

図４０〜図４３に、実施例６にかかる第１および第２シフトレジスタの第１〜第ｎ段（ｍ＝１〜ｎ）の構成を示す。図４１〜図４３に示されるように、実施例６でも、図２の複数の配線ＩＬ１に、４相のクロック信号ＣＫＡ〜ＣＫＤを供給する配線（幹配線）Ａ〜Ｄと、２相の（ゲート）スタートパルス信号ＳＰＸ・ＳＰＹを供給する配線（幹配線）Ｘ・Ｙと、初期化信号ＩＮＴＬを供給する配線（幹配線）Ｌと、低電源電位ＶＳＳを供給する配線（電源配線）Ｐとが含まれ、図２の複数の配線ＩＬ２に、４相のクロック信号ＣＫａ〜ＣＫｄを供給する配線（幹配線）ａ〜ｄと、２相の（ゲート）スタートパルス信号ＳＰｘ・ＳＰｙを供給する配線（幹配線）ｘ・ｙと、初期化信号ＩＮＴｌを供給する配線（幹配線）ｌと、低電源電位ＶＳＳを供給する配線（電源配線）Ｐとが含まれる。

また、ｍ＝８ｋ＋１の単位回路ＵＣｍ（ｋは０以上の整数）では、入力端子ＣＫ１がクロック信号ＣＫＡを供給する配線Ａに接続され、入力端子ＣＫ２がクロック信号ＣＫＢを供給する配線Ｂに接続され、ｍ＝８ｋ＋２の単位回路ＵＣｍでは、入力端子ＣＫ１がクロック信号ＣＫａを供給する配線ａに接続され、入力端子ＣＫ２がクロック信号ＣＫｂを供給する配線ｂに接続されている。

また、ｍ＝８ｋ＋３の単位回路ＵＣｍ（ｋは０以上の整数）では、入力端子ＣＫ１がクロック信号ＣＫＣを供給する配線Ｃに接続され、入力端子ＣＫ２がクロック信号ＣＫＤを供給する配線Ｄに接続され、ｍ＝８ｋ＋４の単位回路ＵＣｍでは、入力端子ＣＫ１がクロック信号ＣＫｃを供給する配線ｃに接続され、入力端子ＣＫ２がクロック信号ＣＫｄを供給する配線ｄに接続されている。

また、ｍ＝８ｋ＋５の単位回路ＵＣｍ（ｋは０以上の整数）では、入力端子ＣＫ１がクロック信号ＣＫＢを供給する配線Ｂに接続され、入力端子ＣＫ２がクロック信号ＣＫＡを供給する配線Ａに接続され、ｍ＝８ｋ＋６の単位回路ＵＣｍでは、入力端子ＣＫ１がクロック信号ＣＫｂを供給する配線ｂに接続され、入力端子ＣＫ２がクロック信号ＣＫａを供給する配線ａに接続されている。

また、ｍ＝８ｋ＋７の単位回路ＵＣｍ（ｋは０以上の整数）では、入力端子ＣＫ１がクロック信号ＣＫＤを供給する配線Ｄに接続され、入力端子ＣＫ２がクロック信号ＣＫＣを供給する配線Ｃに接続されている。また、ｍ＝８ｋ＋８の単位回路ＵＣｍ（ｋは０以上の整数）では、入力端子ＣＫ１がクロック信号ＣＫｄを供給する配線ｄに接続され、入力端子ＣＫ２がクロック信号ＣＫｃを供給する配線ｃに接続されている。

なお、ｍ＝５〜ｎ−６の場合、セット端子ＳＴｍは、ｍ−４段の出力端子ＯＴｍ−４に接続され、リセット端子ＲＴｍは、ｍ＋６段の出力端子ＯＴｍ＋６に接続される。また、ｍ＝１の場合、セット端子ＳＴｍは、スタートパルス信号ＳＰＸを供給する配線Ｘに接続され、リセット端子ＲＴｍは、ｍ＋６段の出力端子ＯＴ７に接続され、ｍ＝２の場合、セット端子ＳＴｍは、スタートパルス信号ＳＰｘを供給する配線ｘに接続され、リセット端子ＲＴｍは、ｍ＋６段の出力端子ＯＴ８に接続され、ｍ＝３の場合、セット端子ＳＴｍは、スタートパルス信号ＳＰＹを供給する配線Ｙに接続され、リセット端子ＲＴｍは、ｍ＋６段の出力端子ＯＴ９に接続され、ｍ＝４の場合、セット端子ＳＴｍは、スタートパルス信号ＳＰｙを供給する配線ｙに接続され、リセット端子ＲＴｍは、ｍ＋６段の出力端子ＯＴ１０に接続される。また、ｍ＝ｎ−５・ｎ−３・ｎ−１の場合、セット端子ＳＴｍは、ｍ−４段の出力端子ＯＴｍ−４に接続され、リセット端子ＲＴｍは、初期化信号ＩＮＴＬを供給する配線Ｌに接続され、ｍ＝ｎ−４・ｎ−２・ｎの場合、セット端子ＳＴｍは、ｍ−４段の出力端子ＯＴｍ−４に接続され、リセット端子ＲＴｍは、初期化信号ＩＮＴｌを供給する配線ｌに接続される。

図４１〜図４３の配線Ａ〜Ｄ、配線ａ〜ｄ、配線Ｘ・Ｙ、配線ｘ・ｙ、配線Ｌ・ｌ、配線Ｐ、（各段に接続される）走査信号線Ｇ１〜Ｇｎ、および（各段の）ノードｎＡ・ノードｎＢそれぞれの電位変動（信号波形）は、図４４に示すように、図６と同一である。

この場合、ｍ＝８ｋ＋１（ｋは１以上）の単位回路ＵＣｍでは、入力端子ＣＫ１に入力されるクロック信号ＣＫＡが、動作期間開始後に初めて立ち上がったときに、入力端子ＣＫ２に入力されるクロック信号ＣＫＢが非アクティブ（ノードｎＢが「Ｌｏｗ」でトランジスタＭ８がＯＦＦ）のままである。

発明者らはこの点に着目し、ｍ＝８ｋ＋１となる段（第２中途段）を構成する単位回路ＵＣｍに、トランジスタＭ４を含む制御回路ＳＣを設け、Ｍ４のドレインおよびゲートに接続する制御端子ＣＴｍを、スタートパルス信号ＳＰＸを供給する配線Ｘに接続している（図４２参照）。こうすれば、スタートパルス信号ＳＰＸが立ち上がったとき（動作期間ＰＴの開始時）に、ノードｎＢを「Ｈｉｇｈ」としてトランジスタＭ８をＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫＡが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫＢが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

また、ｍ＝８ｋ＋２（ｋは１以上）の単位回路ＵＣｍでも、入力端子ＣＫ１に入力されるクロック信号ＣＫａが、動作期間開始後に初めて立ち上がったときに、入力端子ＣＫ２に入力されるクロック信号ＣＫｂが非アクティブのままであるため、このような単位回路ＵＣｍに、トランジスタＭ４を含む制御回路ＳＣを設け、Ｍ４のドレインおよびゲートに接続する制御端子ＣＴｍを、スタートパルス信号ＳＰｘを供給する配線ｘに接続している（図４２参照）。こうすれば、スタートパルス信号ＳＰｘが立ち上がったときに、ノードｎＢを「Ｈｉｇｈ」としてトランジスタＭ８をＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫａが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫｂが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

同様に、ｍ＝８ｋ＋３（ｋは１以上）の単位回路ＵＣｍに、トランジスタＭ４を含む制御回路ＳＣを設け、Ｍ４のドレインおよびゲートに接続する制御端子ＣＴｍを、スタートパルス信号ＳＰＸを供給する配線Ｘに接続している（図４２参照）。こうすれば、スタートパルス信号ＳＰＸが立ち上がったときに、ノードｎＢを「Ｈｉｇｈ」としてトランジスタＭ８をＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫＣが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫＤが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

また、ｍ＝８ｋ＋４（ｋは１以上）の単位回路ＵＣｍに、トランジスタＭ４を含む制御回路ＳＣを設け、Ｍ４のドレインおよびゲートに接続する制御端子ＣＴｍを、スタートパルス信号ＳＰｘを供給する配線ｘに接続している（図４２参照）。こうすれば、スタートパルス信号ＳＰｘが立ち上がったときに、ノードｎＢを「Ｈｉｇｈ」としてトランジスタＭ８をＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫＣが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫＤが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

そして、ｍ＝１〜４、８ｋ＋１および８ｋ＋２並びに８ｋ＋３および８ｋ＋４（ｋは１以上）の単位回路ＵＣｍにのみスタートパルス信号ＳＰＸ・ＳＰｘを入力することで、スタートパルスＳＰＸ・ＳＰｘの負荷（鈍り等）を低減することができる。

ただし、ｍ＝１〜４の場合は、（Ｍ１のゲートおよびドレインに接続する）セット出力端子ＳＴｍにスタートパルス信号（ＳＰＸ・ＳＰｘ・ＳＰＹ・ＳＰｙ）が入力されるため、制御回路ＳＣのかわりにトランジスタＭ４を含む調整回路ＡＣを設け、Ｍ４のドレインおよびゲートに接続する制御端子ＣＴｍを、低電源電位ＶＳＳを供給する配線Ｐに接続している。一方、ｍ＝８ｋ＋５、８ｋ＋６、８ｋ＋７、および８ｋ＋８（ｋは０以上）の単位回路ＵＣｍでは、入力端子ＣＫ１に入力されるクロック信号が、動作期間開始後に初めて立ち上がったときに、入力端子ＣＫ２に入力されるクロック信号がアクティブである（少なくとも非アクティブではない）ため、入力端子ＣＫ１に入力されるクロック信号が動作期間開始後に初めて立ち上がったときに、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作のおそれは少ない。そこで、制御回路ＳＣのかわりにトランジスタＭ４を含む調整回路ＡＣを設け、Ｍ４のドレインおよびゲートに接続する制御端子ＣＴｍを、低電源電位ＶＳＳを供給する配線Ｐに接続している。このように、制御回路ＳＣと同一構成の調整回路ＡＣを設けることでトランジスタＭ４まわりの負荷を各段で揃え、走査信号線への出力信号の波形が段ごとにずれることを抑制することができる。

第１段の単位回路ＵＣ１（図４１）の動作は以下のとおりである。配線Ｘからのスタートパルス信号ＳＰＸが立ち上がると、Ｍ１がＯＮしてノードｎＡ（図４４ではｎＡ１）が「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢ（図４４ではｎＢ１）は「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線Ａからのクロック信号ＣＫＡが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫＡのパルス（幅４Ｈ）が出力端子ＯＴ１から出力される。クロック信号ＣＫＡが立ち下がるとノードｎＡの電位も降下し、続いて第７段の単位回路ＵＣ７の出力端子ＯＴ７からパルスが出力される（Ｍ９がＯＮする）とノードｎＢが「Ｈｉｇｈ」でノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。その後、最終段の単位回路ＵＣｎの出力端子ＯＴｎからのパルスが立ち下がると同時に初期化信号ＩＮＴＬが立ち上がってＭ２・３・１２がＯＮすると、ノードｎＡおよびノードｎＢ並びに出力端子ＯＴ１が「Ｌｏｗ」に充電される。なお、初期化信号ＩＮＴＬが立ち上がり以降は、クロック信号ＣＫＡ〜ＣＫＤおよびクロック信号ＣＫａ〜ＣＫｄはすべて停止（非アクティブ「Ｌｏｗ」に固定）される。

第５段（第１中途段）の単位回路ＵＣ５（図４１）の動作は以下のとおりである。第１段の単位回路ＵＣ１の出力端子ＯＴ１からパルスが出力されると、Ｍ１がＯＮしてノードｎＡ（図４４ではｎＡ５）が「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢ（図４４ではｎＢ５）は「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線Ｂからのクロック信号ＣＫＢが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫＢのパルス（幅４Ｈ）が出力端子ＯＴ５から出力される。クロック信号ＣＫＢが立ち下がるとノードｎＡの電位も降下し、続いて第１１段の単位回路ＵＣ１１の出力端子ＯＴ１１からパルスが出力される（Ｍ９がＯＮする）とノードｎＢが「Ｈｉｇｈ」でノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。その後、最終段の単位回路ＵＣｎの出力端子ＯＴｎからのパルスが立ち下がると同時に初期化信号ＩＮＴＬが立ち上がってＭ２・３・１２がＯＮすると、ノードｎＡおよびノードｎＢ並びに出力端子ＯＴ５が「Ｌｏｗ」に充電される。

第９段（第２中途段）の単位回路ＵＣ９（図４２）の動作は以下のとおりである。まず、スタートパルス信号ＳＰＸが立ち上がったときに、ノードｎＢ（図４４ではｎＢ９）を「Ｈｉｇｈ」としてトランジスタＭ８をＯＮし、ノードｎＡ（図４４ではｎＡ９）を「Ｌｏｗ」に充電する。これにより、動作期間開始後にクロック信号ＣＫＡが初めて立ち上がったときに、出力端子ＯＴ９からパルスがでてしまうといった誤動作は回避される。その後、第５段の単位回路ＵＣ５の出力端子ＯＴ５からパルスが出力されると、Ｍ１がＯＮしてノードｎＡが「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢは「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線Ａからのクロック信号ＣＫＡが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫＡのパルス（幅４Ｈ）が出力端子ＯＴ９から出力される。クロック信号ＣＫＡが立ち下がるとノードｎＡの電位も降下し、続いて第１５段の単位回路ＵＣ１５の出力端子ＯＴ１５からパルスが出力される（Ｍ９がＯＮする）とノードｎＢが「Ｈｉｇｈ」でノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。その後、初期化信号ＩＮＴＬが立ち上がってＭ２・３・１２がＯＮすると、ノードｎＡおよびノードｎＢ並びに出力端子ＯＴ９が「Ｌｏｗ」に充電される。

第ｎ段の単位回路ＵＣｎ（図４３）の動作は以下のとおりである。第ｎ−４段の単位回路ＵＣｎ−４の出力端子ＯＴｎ−４からパルスが出力されると、Ｍ１がＯＮしてノードｎＡが「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢは「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線ｂからのクロック信号ＣＫｂが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫｂのパルス（幅４Ｈ）が出力端子ＯＴｎから出力される。クロック信号ＣＫｂが立ち下がると、ノードｎＡの電位も下降する。続いて配線ｌからの初期化信号ＩＮＴｌが立ち上がる（Ｍ９がＯＮする）と、ノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。同時に、ノードｎＢおよび出力端子ＯＴｎも「Ｌｏｗ」に充電される。

図４１〜図４３では、制御回路ＳＣのＭ４のドレインおよびゲートを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続しているが、これに限定されない。図４５および図４５の各部の電位変動（信号波形）を示す図４６のように、制御回路ＳＣのＭ４のドレインおよびゲートを、配線（Ｘ・ｘ）とは別の配線（Ｗ・ｗ）に接続し、奇数段に接続される配線Ｗにスタートパルス信号ＳＰＸと同期する制御信号を供給し、偶数段に接続される配線ｗにスタートパルス信号ＳＰｘと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。

図４１〜図４３では、ｍ＝８ｋ＋１および８ｋ＋２並びに８ｋ＋３および８ｋ＋４（ｋは１以上）の単位回路ＵＣｍにのみ、制御回路ＳＣを設けているがこれに限定されない。図４７および図４７の各部の電位変動（信号波形）を示す図４８のように、ｍ＝５〜ｎの単位回路ＵＣｍすべてに、制御回路ＳＣを設け、ｍ＝１〜４の単位回路ＵＣｍには調整回路ＡＣを設けることもできる。こうすれば、各クロック信号が動作期間開始後に初めて立ち上がったときに起こり得る誤動作を全段について抑制することができる。この場合も、図４９および図４９の各部の電位変動（信号波形）を示す図５０のように、制御回路ＳＣのＭ４のドレインおよびゲートを、配線（Ｘ・ｘ）とは別の配線（Ｗ・ｗ）に接続し、奇数段に接続される配線Ｗにスタートパルス信号ＳＰＸと同期する制御信号を供給し、偶数段に接続される配線ｗにスタートパルス信号ＳＰｘと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減する効果も得られる。

図４０〜図４３では、初期化信号ＩＮＴＬ・ＩＮＴｌを供給する配線（Ｌ・ｌ）を設けているが、これに限定されない。配線（Ｌ・ｌ）を設けずに（除去して）、図５１（ａ）（ｂ）に示すように、初期化端子ＬＴｍを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続し、配線（Ｘ・ｘ）に、初期化用の２つのパルス（最終段の出力端子からのパルスが立ち下がると同時に立ち上がる、幅４Ｈのパルスと、これより１Ｈ遅れて立ち上がる同型のパルス）をのせることもできる。こうすれば信号入力用の配線の数を削減することができる。

〔実施例７〕
図４０〜図４３では、ｍ＝８ｋ＋１および８ｋ＋２並びに８ｋ＋３および８ｋ＋４（ｋは１以上）の単位回路ＵＣｍ以外の段に調整回路ＡＣを設けているがこれに限定されない。図５２（ａ）（ｂ）に示すように、ｉ＝８ｋ＋１および８ｋ＋２並びに８ｋ＋３および８ｋ＋４（ｋは１以上）の単位回路ＵＣｉ段にはトランジスタＭ４を含む制御回路ＳＣを設ける一方、ｊ＝１〜４、８ｋ＋５、８ｋ＋６、８ｋ＋７、および８ｋ＋８（ｋは０以上）の単位回路ＵＣｊ段には調整回路ＡＣを設けない構成も可能である。この場合の第１および第２シフトレジスタの第１〜第ｎ段（ｍ＝１〜ｎ）の構成を図５３〜図５５に示しておく。なお、図５３〜図５５の各部の電位変動（信号波形）は図４４のとおりである。実施例７では、各シフトレジスタ内のトランジスタの数が削減されるので、製造歩留まりが高められる。

図５３〜図５５では、制御回路ＳＣのＭ４のドレインおよびゲートを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続しているが、これに限定されない。図５６に示すように、制御回路ＳＣのＭ４のドレインおよびゲートを、配線（Ｘ・ｘ）とは別の配線（Ｗ・ｗ）に接続し、奇数段に接続される配線Ｗにスタートパルス信号ＳＰＸと同期する制御信号を供給し、偶数段に接続される配線ｗにスタートパルス信号ＳＰｘと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。

図５２〜図５５では、初期化信号ＩＮＴＬ・ＩＮＴｌを供給する配線（Ｌ・ｌ）を設けているが、これに限定されない。配線（Ｌ・ｌ）を設けずに（除去して）、図５７（ａ）〜（ｃ）に示すように、初期化端子ＬＴｉ・ＬＴｊを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続し、配線（Ｘ・ｘ）に、初期化用の２つのパルス（最終段の出力端子からのパルスが立ち下がると同時に立ち上がる、幅４Ｈのパルスと、これより１Ｈ遅れて立ち上がる同型のパルス）をのせることもできる。こうすれば信号入力用の配線の数を削減することができる。

〔実施例８〕
図４０〜図４３では、ｍ段の単位回路ＵＣｍにトランジスタＭ４を設けているがこれに限定されない。図５８に示すように、（トランジスタＭ４のかわりに）トランジスタＭｚを設けることもできる。図５８では、Ｍ１０のドレインおよびＭ７のゲートがＣＫ１に接続され、Ｍ１０のソースが、容量Ｃ１の一方の電極、Ｍ１１のドレイン、Ｍ１２のドレインおよび出力端子ＯＴｍに接続され、Ｍ１０のゲート（ノードｎＡ）が、容量Ｃ１のもう一方の電極、Ｍ９のドレイン、Ｍ８のドレイン、Ｍｚのドレイン、Ｍ６のゲート、Ｍ１のソース、およびＭ２のドレインに接続されている。また、Ｍ８のゲート（ノードｎＢ）が、Ｍ７のドレイン、Ｍ３のドレイン、Ｍ６のドレインおよびＭ５のソースに接続され、Ｍｚ、Ｍ２、Ｍ３、Ｍ６〜Ｍ９およびＭ１１〜Ｍ１２それぞれのソースが、低電源電位ＶＳＳ（ＶＧＬ）に接続されている。また、Ｍ１のドレインおよびゲートがセット端子ＳＴｍに接続され、Ｍ５のドレインおよびゲート並びにＭ１１のゲートが入力端子ＣＫ２に接続され、Ｍｚ（制御トランジスタ）のゲートが制御端子ＣＴｍに接続され、Ｍ２、Ｍ３およびＭ１２それぞれのゲートが初期化端子ＬＴｍに接続され、Ｍ９のゲートがリセット端子ＲＴｍに接続されている。

実施例８にかかる第１および第２シフトレジスタの第１〜第ｎ段（ｍ＝１〜ｎ）の構成を図５９〜図６１に示しておく。なお、図５９〜図６１における、配線Ａ〜Ｄ、配線ａ〜ｄ、配線Ｘ・Ｙ、配線ｘ・ｙ、配線Ｌ・ｌおよび配線Ｐと、単位回路ＵＣｍ（ｍ＝１〜ｎ）に含まれる、２つの入力端子ＣＫ１〜ＣＫ２、セット端子ＳＴｍ、リセット端子ＲＴｍ、出力端子ＯＴｍ、制御端子ＣＴｍおよび初期化端子ＬＴｍとの接続関係は、図４０〜図４３と同一である。

また、図５９〜図６１の配線Ａ〜Ｄ、配線ａ〜ｄ、配線Ｘ・Ｙ、配線ｘ・ｙ、配線Ｌ・ｌ、配線Ｐ、（各段に接続される）走査信号線Ｇ１〜Ｇｎ、および（各段の）ノードｎＡ・ノードｎＢそれぞれの電位変動（信号波形）を図６２に示す。図６２に示すように、配線Ａ〜Ｄからのクロック信号ＣＫＡ〜ＣＫＤ、配線ａ〜ｄからのクロック信号ＣＫａ〜ＣＫｄ、配線Ｘ・Ｙ・ｘ・ｙからのスタートパルス信号ＳＰＸ・ＳＰＹ・ＳＰｘ・ＳＰｙ、および配線Ｌ・ｌからの初期化信号ＩＮＴＬ・ＩＮＴｌはすべて図４４（図６）と同じである。

この場合、ｍ＝８ｋ＋１（ｋは１以上）の単位回路ＵＣｍでは、入力端子ＣＫ１に入力されるクロック信号ＣＫＡが、動作期間開始後に初めて立ち上がったときに、入力端子ＣＫ２に入力されるクロック信号ＣＫＢが非アクティブ（ノードｎＢが「Ｌｏｗ」でトランジスタＭ８がＯＦＦ）のままである。

発明者らはこの点に着目し、ｍ＝８ｋ＋１となる段（第２中途段）を構成する単位回路ＵＣｍに、トランジスタＭｚを含む制御回路ＳＣを設け、Ｍｚのゲートに接続する制御端子ＣＴｍを、スタートパルス信号ＳＰＸを供給する配線Ｘに接続している（図６０参照）。こうすれば、スタートパルス信号ＳＰＸが立ち上がったとき（動作期間ＰＴの開始時）に、トランジスタＭｚをＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫＡが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫＢが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

また、ｍ＝８ｋ＋２（ｋは１以上）の単位回路ＵＣｍにも、トランジスタＭｚを含む制御回路ＳＣを設け、Ｍｚのゲートに接続する制御端子ＣＴｍを、スタートパルス信号ＳＰｘを供給する配線ｘに接続している（図６０参照）。こうすれば、スタートパルス信号ＳＰｘが立ち上がったときに、トランジスタＭｚをＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫａが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫｂが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

また、ｍ＝８ｋ＋３（ｋは１以上）の単位回路ＵＣｍにも、トランジスタＭｚを含む制御回路ＳＣを設け、Ｍｚのゲートに接続する制御端子ＣＴｍを、スタートパルス信号ＳＰＸを供給する配線Ｘに接続している（図６０参照）。こうすれば、スタートパルス信号ＳＰＸが立ち上がったときに、トランジスタＭｚをＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫＣが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫＤが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

また、ｍ＝８ｋ＋４（ｋは１以上）の単位回路ＵＣｍにも、トランジスタＭｚを含む制御回路ＳＣを設け、Ｍｚのゲートに接続する制御端子ＣＴｍを、スタートパルス信号ＳＰｘを供給する配線ｘに接続している（図６０参照）。こうすれば、スタートパルス信号ＳＰｘが立ち上がったときに、トランジスタＭｚをＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫｃが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫｄが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

ただし、ｍ＝１〜４の場合は、（Ｍ１のゲートおよびドレインに接続する）セット出力端子ＳＴｍにスタートパルス信号（ＳＰＸ・ＳＰｘ・ＳＰＹ・ＳＰｙ）が入力されるため、制御回路ＳＣのかわりにトランジスタＭｚを含む調整回路ＡＣを設け、Ｍｚのゲートに接続する制御端子ＣＴｍを、低電源電位ＶＳＳを供給する配線Ｐに接続している。一方、ｍ＝８ｋ＋５、８ｋ＋６、８ｋ＋７、および８ｋ＋８（ｋは０以上）の単位回路ＵＣｍでは、入力端子ＣＫ１に入力されるクロック信号が、動作期間開始後に初めて立ち上がったときに、入力端子ＣＫ２に入力されるクロック信号がアクティブである（少なくとも非アクティブではない）ため、入力端子ＣＫ１に入力されるクロック信号が動作期間開始後に初めて立ち上がったときに、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作のおそれは少ない。そこで、制御回路ＳＣのかわりにトランジスタＭｚを含む調整回路ＡＣを設け、Ｍｚのゲートに接続する制御端子ＣＴｍを、低電源電位ＶＳＳを供給する配線Ｐに接続している。このように、制御回路ＳＣと同一構成の調整回路ＡＣを設けることでトランジスタＭｚまわりの負荷を各段で揃えることができる。

第５段（第１中途段）の単位回路ＵＣ５（図６０）の動作は以下のとおりである。第１段の単位回路ＵＣ１の出力端子ＯＴ１からパルスが出力されると、Ｍ１がＯＮしてノードｎＡ（図６２ではｎＡ５）が「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢ（図６２ではｎＢ５）は「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線Ｂからのクロック信号ＣＫＢが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫＢのパルス（幅４Ｈ）が出力端子ＯＴ５から出力される。クロック信号ＣＫＢが立ち下がるとノードｎＡの電位も降下し、続いて第１１段の単位回路ＵＣ１１の出力端子ＯＴ１１からパルスが出力される（Ｍ９がＯＮする）とノードｎＢが「Ｈｉｇｈ」でノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。その後、最終段の単位回路ＵＣｎの出力端子ＯＴｎからのパルスが立ち下がると同時に初期化信号ＩＮＴＬが立ち上がってＭ２・３・１２がＯＮすると、ノードｎＡおよびノードｎＢ並びに出力端子ＯＴ５が「Ｌｏｗ」に充電される。

第９段（第２中途段）の単位回路ＵＣ９（図６０）の動作は以下のとおりである。まず、スタートパルス信号ＳＰＸが立ち上がったときに、トランジスタＭｚをＯＮし、ノードｎＡ（図６２ではｎＡ９）を「Ｌｏｗ」に充電する。これにより、動作期間開始後にクロック信号ＣＫＡが初めて立ち上がったときに、出力端子ＯＴ９からパルスがでてしまうといった誤動作は回避される。その後、第５段の単位回路ＵＣ５の出力端子ＯＴ５からパルスが出力されると、Ｍ１がＯＮしてノードｎＡが「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢは「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線Ａからのクロック信号ＣＫＡが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫＡのパルス（幅４Ｈ）が出力端子ＯＴ９から出力される。クロック信号ＣＫＡが立ち下がるとノードｎＡの電位も降下し、続いて第１５段の単位回路ＵＣ１５の出力端子ＯＴ１５からパルスが出力される（Ｍ９がＯＮする）とノードｎＢが「Ｈｉｇｈ」でノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。その後、初期化信号ＩＮＴＬが立ち上がってＭ２・３・１２がＯＮすると、ノードｎＡおよびノードｎＢ並びに出力端子ＯＴ９が「Ｌｏｗ」に充電される。

図５９〜図６１では、制御回路ＳＣのＭｚのゲートを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続しているが、これに限定されない。図６３および図６３の各部の電位変動（信号波形）を示す図６４のように、制御回路ＳＣのＭｚのゲートを、配線（Ｘ・ｘ）とは別の配線（Ｗ・ｗ）に接続し、奇数段に接続される配線Ｗにスタートパルス信号ＳＰＸと同期する制御信号を供給し、偶数段に接続される配線ｗにスタートパルス信号ＳＰｘと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。

図５９〜図６１では、ｍ＝８ｋ＋１および８ｋ＋２並びに８ｋ＋３および８ｋ＋４（ｋは１以上）の単位回路ＵＣｍにのみ、制御回路ＳＣを設けているがこれに限定されない。図６５および図６５の各部の電位変動（信号波形）を示す図６６のように、ｍ＝５〜ｎの単位回路ＵＣｍすべてに、制御回路ＳＣを設け、ｍ＝１〜４の単位回路ＵＣｍには調整回路ＡＣを設けることもできる。こうすれば、各クロック信号が動作期間開始後に初めて立ち上がったときに起こり得る誤動作を全段について抑制することができる。この場合も、図６７に示すように（なお、図６７の各部の電位変動は図６４のとおり）、制御回路ＳＣのＭｚのゲートを、配線（Ｘ・ｘ）とは別の配線（Ｗ・ｗ）に接続し、奇数段に接続される配線Ｗにスタートパルス信号ＳＰＸと同期する制御信号を供給し、偶数段に接続される配線ｗにスタートパルス信号ＳＰｘと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減する効果も得られる。

図５９〜図６１では、初期化信号ＩＮＴＬ・ＩＮＴｌを供給する配線（Ｌ・ｌ）を設けているが、これに限定されない。配線（Ｌ・ｌ）を設けずに（除去して）、図６８（ａ）（ｂ）に示すように、初期化端子ＬＴｍを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続し、配線（Ｘ・ｘ）に、初期化用の２つのパルス（最終段の出力端子からのパルスが立ち下がると同時に立ち上がる、幅４Ｈのパルスと、これより１Ｈ遅れて立ち上がる同型のパルス）をのせることもできる。こうすれば信号入力用の配線の数を削減することができる。

〔実施例９〕
図５９〜図６１では、ｍ＝８ｋ＋１および８ｋ＋２並びに８ｋ＋３および８ｋ＋４（ｋは１以上）の単位回路ＵＣｍ以外の段に調整回路ＡＣを設けているがこれに限定されない。図６９（ａ）（ｂ）に示すように、ｉ＝８ｋ＋１および８ｋ＋２並びに８ｋ＋３および８ｋ＋４（ｋは１以上）の単位回路ＵＣｉ段にはトランジスタＭｚを含む制御回路ＳＣを設ける一方、ｊ＝１、２、８ｋ＋５、８ｋ＋６、８ｋ＋７、および８ｋ＋８（ｋは０以上）の単位回路ＵＣｊ段には調整回路ＡＣを設けない構成も可能である。この場合の第１および第２シフトレジスタの第１〜第ｎ段（ｍ＝１〜ｎ）の構成を図７０〜図７２に示しておく。なお、図７０〜図７２の各部の電位変動（信号波形）は図６２のとおりである。実施例９では、各シフトレジスタ内のトランジスタの数が削減されるので、製造歩留まりが高められる。

図７０〜図７２では、制御回路ＳＣのＭｚのゲートを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続しているが、これに限定されない。図７３に示すように、制御回路ＳＣのＭｚのゲートを、配線（Ｘ・ｘ）とは別の配線（Ｗ・ｗ）に接続し、奇数段に接続される配線Ｗにスタートパルス信号ＳＰＸと同期する制御信号を供給し、偶数段に接続される配線ｗにスタートパルス信号ＳＰｘと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。

図５８〜図６１では、初期化信号ＩＮＴＬ・ＩＮＴｌを供給する配線（Ｌ・ｌ）を設けているが、これに限定されない。配線（Ｌ・ｌ）を設けずに（除去して）、図７４（ａ）〜（ｃ）に示すように、初期化端子ＬＴｉ・ＬＴｊを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続し、配線（Ｘ・ｘ）に、初期化用の２つのパルス（最終段の出力端子からのパルスが立ち下がると同時に立ち上がる、幅４Ｈのパルスと、これより１Ｈ遅れて立ち上がる同型のパルス）をのせることもできる。こうすれば信号入力用の配線の数を削減することができる。

〔実施例１０〕
実施例９においてトランジスタＭｚを除去し、そのかわりにＭ２を制御トランジスタとしてＭ２のゲートを制御端子ＣＴｍに接続する構成も可能である。すなわち、図７５（ａ）（ｂ）に示すように、ｉ＝８ｋ＋１および８ｋ＋２並びに８ｋ＋３および８ｋ＋４（ｋは１以上）の単位回路ＵＣｉ段ではトランジスタＭ２を制御回路ＳＣとし、Ｍ２のゲートを制御端子ＣＴｍに接続する一方、ｊ＝１、２、８ｋ＋５、８ｋ＋６、８ｋ＋７、および８ｋ＋８（ｋは０以上）の単位回路ＵＣｊ段ではＭ２のゲートを初期化端子ＬＴｉに接続する。

実施例１０にかかる第１および第２シフトレジスタの第１〜第ｎ段（ｍ＝１〜ｎ）の構成を図７６に示しておく。なお、図７６における、配線Ａ〜Ｄ、配線ａ〜ｄ、配線Ｘ・Ｙ、配線ｘ・ｙ、配線Ｌ・ｌおよび配線Ｐと、単位回路ＵＣｍ（ｍ＝１〜ｎ）に含まれる、２つの入力端子ＣＫ１〜ＣＫ２、セット端子ＳＴｍ、リセット端子ＲＴｍ、出力端子ＯＴｍ、制御端子ＣＴｍおよび初期化端子ＬＴｍとの接続関係は、図４０〜図４３と同一である。また、図７６の各部の電位変動（信号波形）は図６２のとおりである。

この場合、ｍ＝８ｋ＋１（ｋは１以上）の単位回路ＵＣｍでは、入力端子ＣＫ１に入力されるクロック信号ＣＫＡが、動作期間開始後に初めて立ち上がったときに、入力端子ＣＫ２に入力されるクロック信号ＣＫＤが非アクティブ（ノードｎＢが「Ｌｏｗ」でトランジスタＭ８がＯＦＦ）のままである。

発明者らはこの点に着目し、ｉ＝８ｋ＋１となる段（第２中途段）を構成する単位回路ＵＣｉでは、トランジスタＭ２のゲートに接続する制御端子ＣＴｉを、スタートパルス信号ＳＰＸを供給する配線Ｘに接続している（図７５・図７６参照）。こうすれば、スタートパルス信号ＳＰＸが立ち上がったとき（動作期間ＰＴの開始時）に、トランジスタＭ２をＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫＡが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫＢが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

また、ｉ＝８ｋ＋２（ｋは１以上）の単位回路ＵＣｉでも、トランジスタＭ２のゲートに接続する制御端子ＣＴｉを、スタートパルス信号ＳＰｘを供給する配線ｘに接続している。こうすれば、スタートパルス信号ＳＰｘが立ち上がったときに、トランジスタＭ２をＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫａが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫｂが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

また、ｉ＝８ｋ＋３（ｋは１以上）の単位回路ＵＣｉでも、トランジスタＭ２のゲートに接続する制御端子ＣＴｉを、スタートパルス信号ＳＰＸを供給する配線Ｘに接続している。こうすれば、スタートパルス信号ＳＰＸが立ち上がったときに、トランジスタＭ２をＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫＣが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫＤが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

また、ｉ＝８ｋ＋４（ｋは１以上）の単位回路ＵＣｉでも、トランジスタＭ２のゲートに接続する制御端子ＣＴｉを、スタートパルス信号ＳＰｘを供給する配線ｘに接続している。こうすれば、スタートパルス信号ＳＰｘが立ち上がったときに、トランジスタＭ２をＯＮし、ノードｎＡ（トランジスタＭ１０のゲート）を「Ｌｏｗ」に充電することができる。したがって、クロック信号ＣＫｃが動作期間開始後に初めて立ち上がったときにクロック信号ＣＫｄが非アクティブのままであっても、（トランジスタＭ１０のゲート・ドレイン寄生容量ＰＣに起因して）出力端子ＯＴｍからパルスがでてしまうといった誤動作は回避される。

第７段の単位回路ＵＣ７（図７６）の動作は以下のとおりである。第３段の単位回路の出力端子からパルスが出力されると、Ｍ１がＯＮしてノードｎＡ（図６２ではｎＡ７）が「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢ（図６２ではｎＢ７）は「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線Ｄからのクロック信号ＣＫＤが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫＤのパルス（幅４Ｈ）が出力端子ＯＴ７から出力される。クロック信号ＣＫＤが立ち下がるとノードｎＡの電位も降下し、続いて第１３段の単位回路ＵＣ１３の出力端子ＯＴ１３からパルスが出力される（Ｍ９がＯＮする）とノードｎＢが「Ｈｉｇｈ」でノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。その後、最終段の単位回路ＵＣｎの出力端子ＯＴｎからのパルスが立ち下がると同時に初期化信号ＩＮＴＬが立ち上がってＭ２・３・１２がＯＮすると、ノードｎＡおよびノードｎＢ並びに出力端子ＯＴ７が「Ｌｏｗ」に充電される。

第９段の単位回路ＵＣ９（図７６）の動作は以下のとおりである。まず、スタートパルス信号ＳＰＸが立ち上がったときに、トランジスタＭ２をＯＮし、ノードｎＡ（図６２ではｎＡ９）を「Ｌｏｗ」に充電する。これにより、動作期間開始後にクロック信号ＣＫＡが初めて立ち上がったときに、出力端子ＯＴ９からパルスがでてしまうといった誤動作は回避される。その後、第５段の単位回路ＵＣ５の出力端子ＯＴ５からパルスが出力されると、Ｍ１がＯＮしてノードｎＡが「Ｈｉｇｈ」になり、Ｍ６・Ｍ１０がＯＮする。一方、ノードｎＢ（図６２ではｎＢ９）は「Ｌｏｗ」になってＭ８はＯＦＦする。この状態で、配線Ａからのクロック信号ＣＫＡが立ち上がるとノードｎＡの電位がさらに上昇してクロック信号ＣＫＡのパルス（幅４Ｈ）が出力端子ＯＴ９から出力される。クロック信号ＣＫＡが立ち下がるとノードｎＡの電位も降下し、続いて第１５段の単位回路ＵＣ１５の出力端子ＯＴ１５からパルスが出力される（Ｍ９がＯＮする）とノードｎＢが「Ｈｉｇｈ」でノードｎＡが「Ｌｏｗ」になり（Ｍ１０がＯＦＦ）、リセットが完了する。その後、初期化信号ＩＮＴＬが立ち上がってＭ３・１２がＯＮすると、ノードｎＢおよび出力端子ＯＴ９が「Ｌｏｗ」に充電される。

図７６では、制御回路ＳＣのＭｚのゲートを、スタートパルス信号ＳＰＸ・ＳＰｘを供給する配線（Ｘ・ｘ）に接続しているが、これに限定されない。図７７に示すように、制御回路ＳＣのＭ２のゲートを、配線（Ｘ・ｘ）とは別の配線（Ｗ・ｗ）に接続し、奇数段に接続される配線Ｗにスタートパルス信号ＳＰＸと同期する制御信号を供給し、偶数段に接続される配線ｗにスタートパルス信号ＳＰｘと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。

〔実施例１−１０について〕
図２のゲートドライバには、４相の（ゲート）スタートパルス信号ＳＰＸ・ＳＰＹ・ＳＰｘ・ＳＰｙそれぞれを供給する配線（幹配線）Ｘ・Ｙ・ｘ・ｙと、上記実施例１−１０の第１および第２シフトレジスタＳＲ１・ＳＲ２が含まれるが、スタートパルス信号の負荷を低減するため、配線（幹配線）Ｘ・Ｙ・ｘ・ｙを第１および第２シフトレジスタＳＲ１・ＳＲ２に重ならないように配置することが望ましい。例えば、図７８（ａ）に示すように、液晶パネル上にゲートドライバをモノリシック形成する場合には、ガラス基板の短辺となる２つのエッジ（ガラス端面）の一方と第１シフトレジスタＳＲ１との間に配線Ｘ・Ｙを形成し、上記２つのエッジの他方と第２シフトレジスタＳＲ２との間に配線ｘ・ｙを形成したり、図７８（ｂ）に示すように、表示部ＤＡと第１シフトレジスタＳＲ１との間に配線Ｘ・Ｙを形成（配線Ａ−Ｄ・Ｌは上記２つのエッジの一方と第１シフトレジスタＳＲ１との間に形成）し、表示部ＤＡと第２シフトレジスタＳＲ２との間に配線ｘ・ｙを形成（配線ａ−ｄ・ｌは上記２つのエッジの他方と第２シフトレジスタＳＲ２との間に形成）したりする。なお、額縁スペースがとれない場合には、図７８（ｃ）に示すように、他の配線（例えば、配線Ｌ・ｌ）それぞれを第１および第２シフトレジスタＳＲ１・ＳＲ２に重ねて配置することもできる。

また、配線（Ｌ・ｌ）を設けず（除去し）、初期化端子ＬＴｍを、スタートパルス信号を供給する配線（Ｘ・ｘ・Ｙ・ｙ）に接続する構成では、図７９に示すように、配線（Ｘ・ｘ・Ｙ・ｙ）にスタートパルス（動作期間開始直前に立ち上がるパルス）１個のみをのせる構成も可能である。

また、配線Ｗ／ｗを使用する構成において配線Ｗ／ｗにのせるパルスは、最も位相の進んだクロック信号（ＣＫＡ）の最初のクロックよりも前に立てばよく、スタートパルスと時間的にずれていてもよい（図８０参照）。

また、スタートパルス信号の負荷を低減する点に鑑み、制御回路ＳＣに含まれる制御トランジスタを配線Ｘまたは配線ｘに接続する上記実施例においては、これら制御トランジスタを、配線Ｘ、配線ｘ、配線Ｙ、および配線ｙに選択的に接続する（２配線ではなく４配線に負荷を分担させる）ような構成も可能である。例えば、実施例１の図５を変形し、図８１のように、単位回路ＵＣｎ−５のＭ４のドレインおよびゲートを配線Ｙに接続し、単位回路ＵＣｎ−４のＭ４のドレインおよびゲートを配線ｙに接続する。同様に、実施例２の図１７を図８２のように変形し、実施例３の図２３を図８３のように変形し、実施例４の図３４を図８４のように変形する。また、実施例６の図４２を変形し、図８５のように、単位回路ＵＣ１１のＭ４のドレインおよびゲートを配線Ｙに接続し、単位回路ＵＣ１１のＭ４のドレインおよびゲートを配線ｙに接続する。同様に、実施例７の図５４を図８６のように変形し、実施例８の図６０を図８７のように変形し、実施例９の図７１を図８８のように変形する。

上記実施例１−１０の第１および第２シフトレジスタＳＲ１・ＳＲ２の各トランジスタとして、半導体層に酸化物半導体、例えば、ＩＧＺＯ（ＩｎＧａＺｎＯｘ）を用いたＴＦＴ（薄膜トランジスタ）を用いてもよい。この場合、トランジスタＭ１０のゲート・ドレイン間寄生容量ＰＣによってトランジスタＭ１０のゲート（ノードｎＡ）の電位が突き上がりによって漏れ電流が発生し易いと考えられる（酸化物半導体を用いたＴＦＴはＯＮ特性に優れるため）ので、上記各実施例のように動作期間開始時にノードｎＡを確実にＶＳＳ（Ｌｏｗ）に充電する意義は大きいといえる。また、酸化物半導体を用いた液晶パネルでは消費電力低減のために垂直ブランキング期間（非動作期間を含む）を長くすることが多く、その間にノードｎＡが放電してしまうことも考えられるため、この点でも、動作期間開始時にノードｎＡを確実にＶＳＳに充電する意義は大きいといえる。

もちろん、上記実施例１−１０の第１および第２シフトレジスタＳＲ１・ＳＲ２の各トランジスタとして、半導体層にアモルファスシリコンやポリシリコンを用いたＴＦＴ（薄膜トランジスタ）を用いてもよい。このようなＴＦＴは、酸化物半導体を用いたＴＦＴに比較してＯＦＦ時の漏れ電流が大きく、垂直ブランキング期間に（垂直ブランキング期間がたとえ長くなくとも）ノードｎＡが放電してしまうことが考えられること、また、アモルファスシリコンを用いた場合にはトランジスタＭ１０の寄生容量が大きく、クロック立ち上がり時のドレインの突き上げによってＭ１０に大きな漏れ電流が発生し易いことから、動作期間開始時にノードｎＡを確実にＶＳＳに充電する意義は大きいといえる。

以上のように、本シフトレジスタは、初段、第１中途段、第２中途段、および末段を含み、第１および第２中途段それぞれに、第１入力端子と、第２入力端子と、出力トランジスタを介して第１入力端子に接続された出力端子と、第２入力端子および出力トランジスタに接続し、出力トランジスタの制御端子の電位を設定する設定回路とが設けられ、第１入力端子と第２入力端子とに別位相のクロック信号が入力され、第２中途段に、上記設定回路に接続し、制御信号が入力される制御回路が設けられ、初段に入力されるシフト開始信号がアクティブになってから末段の出力がアクティブから非アクティブになるまでの期間（あるいはシフト開始信号がアクティブになってから末段がリセットされるまでの期間）を動作期間として、第２中途段の第１入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第２中途段の第２入力端子に入力されるクロック信号が非アクティブである。

このように第２中途段に設定回路を設けることで、第２中途段の第１入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第２中途段の第２入力端子に入力されるクロック信号が非アクティブであっても、第２中途段の誤動作を防止することができる。

本シフトレジスタでは、第２中途段の第１入力端子に入力されるクロック信号および第２中途段の第２入力端子に入力されるクロック信号は、動作期間開始前に非アクティブに固定されている構成とすることもできる。

本シフトレジスタでは、第１中途段の第１入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第１中途段の第２入力端子に入力されるクロック信号が非アクティブではない構成とすることもできる。

本シフトレジスタでは、第１中途段には上記制御回路が設けられていない構成とすることもできる。

本シフトレジスタでは、第１中途段に、上記制御回路と同一構成を有し、制御信号のかわりに定電位信号が入力される調整回路が設けられた構成とすることもできる。

本シフトレジスタでは、上記第１中途段に、上記制御回路と同一構成を有し、初期化信号が入力される初期化回路が設けられた構成とすることもできる。

本シフトレジスタでは、上記制御信号は、初段に入力されるシフト開始信号である構成とすることもできる。

本シフトレジスタでは、上記設定回路に第１および第２設定トランジスタが含まれ、第２入力端子が第１設定トランジスタを介して第２設定トランジスタの制御端子に接続されるとともに、出力トランジスタの制御端子が、第２設定トランジスタを介して定電位源に接続され、第２入力端子に入力されるクロック信号がアクティブのときに、出力トランジスタがＯＦＦする構成とすることもできる。

本シフトレジスタでは、上記制御回路に、第２設定トランジスタの制御端子に接続する制御トランジスタが含まれ、この制御トランジスタの制御端子に上記制御信号が入力される構成とすることもできる。

本シフトレジスタでは、上記制御回路に、出力トランジスタの制御端子に接続する制御トランジスタが含まれ、この制御トランジスタの制御端子に上記制御信号が入力される構成とすることもできる。

本シフトレジスタでは、出力トランジスタの半導体層に、酸化物半導体が用いられている構成とすることもできる。

本シフトレジスタでは、第３中途段をさらに含み、第３中途段に、第１入力端子と、第２入力端子と、出力トランジスタを介して第１入力端子に接続された出力端子と、第２入力端子および出力トランジスタに接続し、出力トランジスタの制御端子の電位を設定する設定回路とが設けられ、上記第１入力端子と第２入力端子とに別位相のクロック信号が入力され、第３中途段に、上記設定回路に接続し、制御信号が入力される制御回路が設けられ、第３中途段の第１入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第３中途段の第２入力端子に入力されるクロック信号が非アクティブであり、上記第２中途段の制御回路に入力される制御信号と第３中途段の制御回路に入力される制御信号とが、異なる配線から供給される構成とすることもできる。

本ドライバ回路は、上記シフトレジスタを備え、上記制御信号を伝達する制御配線と、第１入力端子に入力されるクロック信号を伝達する第１クロック配線と、第２入力端子に入力されるクロック信号を伝達する第２クロック配線とが設けられた構成である。

本ドライバ回路では、上記制御配線がシフトレジスタと重ならないように配されている構成とすることもできる。

本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。

本発明の液晶表示装置は、例えば、各種液晶ディスプレイや液晶テレビに好適である。

ＬＣＤ 液晶表示装置
ＳＲ１ 第１シフトレジスタ
ＳＲ２ 第２シフトレジスタ
ＧＤ ゲートドライバ
ＳＤ ソースドライバ
ＤＣＣ 表示制御回路
ＧＬｍ （ｍ段に接続する）走査信号線
ＵＣｍ 単位回路（ｍ段）
ＣＫ１〜ＣＫ４ 入力端子
ＳＴｍ セット端子（ｍ段）
ＣＴｍ 制御端子（ｍ段）
ＲＴｍ リセット端子（ｍ段）
ＯＴｍ 出力端子（ｍ段）
Ｍ１〜Ｍ１２ トランジスタ
ＳＣ 制御回路
ＡＣ 調整回路
Ａ〜Ｄ クロック信号ＣＫＡ〜ＣＫＤを供給する配線
ａ〜ｄ クロック信号ＣＫａ〜ＣＫｄを供給する配線
Ｘ・Ｙ スタートパルス信号ＳＰＸ・ＳＰＹ（制御信号）を供給する配線
ｘ・ｙ スタートパルス信号ＳＰｘ・ＳＰｙ（制御信号）を供給する配線
Ｌ・ｌ 初期化信号ＩＮＴＬ・ＩＮＴｌを供給する配線
Ｐ 電源電位（ＶＳＳ）を供給する配線
Ｗ・ｗ 制御信号を供給する配線
ＰＴ 動作期間
ＮＴ 非動作期間

Claims (15)

1. 初段、第１中途段、第２中途段、および末段を含み、
   第１および第２中途段それぞれに、クロック信号が入力される第１入力端子と、上記クロック信号と別位相のクロック信号が入力される第２入力端子と、出力トランジスタを介して第１入力端子に接続された出力端子と、第２入力端子および出力トランジスタに接続し、出力トランジスタの制御端子の電位を設定する設定回路とが設けられ、第１入力端子と第２入力端子とに別位相のクロック信号が入力され、
   第２中途段に、上記設定回路に接続し、制御信号が入力される制御回路が設けられ、
   初段に入力されるシフト開始信号がアクティブになってから末段の出力がアクティブから非アクティブになるまでの期間を動作期間として、
   第２中途段の第１入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第２中途段の第２入力端子に入力されるクロック信号が非アクティブであるシフトレジスタ。
2. 第２中途段の第１入力端子に入力されるクロック信号および第２中途段の第２入力端子に入力されるクロック信号は、動作期間開始前に非アクティブに固定されている請求項１記載のシフトレジスタ。
3. 第１中途段の第１入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第１中途段の第２入力端子に入力されるクロック信号が非アクティブではない請求項１記載のシフトレジスタ。
4. 第１中途段には上記制御回路が設けられていない請求項１記載のシフトレジスタ。
5. 第１中途段に、上記制御回路と同一構成を有し、制御信号のかわりに定電位信号が入力される調整回路が設けられた請求項１記載のシフトレジスタ。
6. 上記第１中途段に、上記制御回路と同一構成を有し、初期化信号が入力される初期化回路が設けられた請求項１記載のシフトレジスタ。
7. 上記制御信号として上記シフト開始信号が用いられる請求項１記載のシフトレジスタ。
8. 上記設定回路に第１および第２設定トランジスタが含まれ、
   第２入力端子が第１設定トランジスタを介して第２設定トランジスタの制御端子に接続されるとともに、出力トランジスタの制御端子が、第２設定トランジスタを介して定電位源に接続され、
   第２入力端子に入力されるクロック信号がアクティブのときに、出力トランジスタがＯＦＦする請求項１記載のシフトレジスタ。
9. 上記制御回路に、第２設定トランジスタの制御端子に接続する制御トランジスタが含まれ、この制御トランジスタの制御端子に上記制御信号が入力される請求項８記載のシフトレジスタ。
10. 上記制御回路に、出力トランジスタの制御端子に接続する制御トランジスタが含まれ、この制御トランジスタの制御端子に上記制御信号が入力される請求項８記載のシフトレジスタ。
11. 出力トランジスタの半導体層に、酸化物半導体が用いられている請求項１記載のシフトレジスタ。
12. 第３中途段をさらに含み、
    第３中途段に、第１入力端子と、第２入力端子と、出力トランジスタを介して第１入力端子に接続された出力端子と、第２入力端子および出力トランジスタに接続し、出力トランジスタの制御端子の電位を設定する設定回路とが設けられ、上記第１入力端子と第２入力端子とに別位相のクロック信号が入力され、第３中途段に、上記設定回路に接続し、制御信号が入力される制御回路が設けられ、第３中途段の第１入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第３中途段の第２入力端子に入力されるクロック信号が非アクティブであり、
    上記第２中途段の制御回路に入力される制御信号と第３中途段の制御回路に入力される制御信号とが、異なる配線から供給される請求項１記載のシフトレジスタ。
13. 請求項１〜１２のいずれか１項に記載のシフトレジスタを備え、上記制御信号を伝達する制御配線と、第１入力端子に入力されるクロック信号を伝達する第１クロック配線と、第２入力端子に入力されるクロック信号を伝達する第２クロック配線とが設けられたドライバ回路。
14. 上記制御配線がシフトレジスタと重ならないように配されている請求項１３記載のドライバ回路。
15. 請求項１〜１２のいずれか１項に記載のシフトレジスタを備えた表示装置。

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