JP5819514B2 - シフトレジスタ、ドライバ回路、表示装置 - Google Patents
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Description
本発明は、表示装置等に用いられるシフトレジスタに関する。
特許文献1には、シフトレジスタを含む走査線駆動回路において、垂直帰線(ブランキング)期間に、シフトレジスタに入力されるクロック信号を止める(非アクティブに固定する)ことで消費電力の低減を図る技術が開示されている。
発明者らは、各段に複数のクロック信号が入力されるシフトレジスタにおいて、シフトレジスタの非動作期間に上記複数のクロック信号を止めると、シフトレジスタの動作期間初期のこれらクロック信号間の位相関係に起因して誤作動のおそれがあることを見出した。
本発明の目的は、各段に複数のクロック信号が入力されるシフトレジスタの誤動作を抑制することにある。
本シフトレジスタは、初段、第1中途段、第2中途段、および末段を含み、第1および第2中途段それぞれに、第1入力端子と、第2入力端子と、出力トランジスタを介して第1入力端子に接続された出力端子と、第2入力端子および出力トランジスタに接続し、出力トランジスタの制御端子の電位を設定する設定回路とが設けられ、第1入力端子と第2入力端子とに別位相のクロック信号が入力され、第2中途段に、上記設定回路に接続し、制御信号が入力される制御回路が設けられ、初段に入力されるシフト開始信号がアクティブになってから末段の出力がアクティブから非アクティブになるまでの期間(あるいはシフト開始信号がアクティブになってから末段がリセットされるまでの期間)を動作期間として、第2中途段の第1入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第2中途段の第2入力端子に入力されるクロック信号が非アクティブである。
このように第2中途段に設定回路を設けることで、第2中途段の第1入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第2中途段の第2入力端子に入力されるクロック信号が非アクティブであっても、第2中途段の誤動作を防止することができる。
各段に複数のクロック信号が入力されるシフトレジスタの誤動作を抑制することができる。
本発明の実施形態を図1〜図88に基づいて説明すれば以下のとおりである。図2に示すように、本液晶表示装置LCDは、液晶パネルLCPと、液晶パネルLCPの走査信号線G1〜Gnを駆動するゲートドライバGDと、液晶パネルLCPのデータ信号線S1〜Snを駆動するソースドライバSDと、ゲートドライバGDおよびソースドライバSDを制御する表示制御回路DCCとを備える。なお、ゲートドライバGDおよびソースドライバは液晶パネルLCPとモノリシックに形成されていてもよい。
ゲートドライバGDは、表示部DAの一方の側(液晶パネルの短辺が左右に配される図1において左側)に設けられた第1シフトレジスタSR1およびこれに接続された信号入力用の複数の配線IL1と、表示部DAのもう一方の側(液晶パネルの短辺が左右に配される図1において右側)に設けられた第2シフトレジスタSR2およびこれに接続された信号入力用の複数の配線IL2とを含み、第1シフトレジスタSR1は奇数番目の走査信号線(G1・・・Gn−1)に接続され、第2シフトレジスタSR2は偶数番目の走査信号線(G2・・・Gn)に接続される。
〔実施例1〕
実施例1にかかる第1および第2シフトレジスタSR1・SR2のm段(単位回路UCm)の構成例を図1に示す(mは自然数)。なお、mが奇数の段は第1シフトレジスタSR1に含まれ、mが偶数の段は第2シフトレジスタSR2に含まれるものとする。
実施例1にかかる第1および第2シフトレジスタSR1・SR2のm段(単位回路UCm)の構成例を図1に示す(mは自然数)。なお、mが奇数の段は第1シフトレジスタSR1に含まれ、mが偶数の段は第2シフトレジスタSR2に含まれるものとする。
図1に示すように、単位回路UCmは、4つの入力端子CK1〜CK4と、セット端子STmと、リセット端子RTmと、出力端子OTmと、制御端子CTmと、初期化端子LTmと、NチャネルのトランジスタM1〜M12と、容量C1とを備え、出力端子OTmが液晶パネルのm番目の走査信号線Gmに接続されている。
図1では、M10のドレインがCK1に接続され、M10のソースが、容量C1の一方の電極、M11のドレイン、M12のドレインおよび出力端子OTmに接続され、M10のゲート(ノードnA)が、容量C1のもう一方の電極、M9のドレイン、M8のドレイン、M6のゲート、M1のソース、およびM2のドレインに接続されている。また、M8のゲート(ノードnB)が、M4のソース、M7のドレイン、M3のドレイン、M6のドレインおよびM5のソースに接続され、M2、M3、M6〜M9およびM11〜M12それぞれのソースが、低電源電位VSS(VGL)に接続されている。また、M1のドレインおよびゲートがセット端子STmに接続され、M5のドレインおよびゲートが入力端子CK2に接続され、M4(制御トランジスタ)のドレインおよびゲートが制御端子CTmに接続され、M2、M3およびM12それぞれのゲートが初期化端子LTmに接続され、M7のゲートが入力端子CK3に接続され、M9のゲートがリセット端子RTmに接続され、M11のゲートが入力端子CK4に接続されている。
図1および図3〜図5に、実施例1にかかる第1および第2シフトレジスタの第1〜第n段(m=1〜n)の構成を示す。図3〜図5に示されるように、図2の複数の配線IL1は、4相のクロック信号CKA〜CKDを供給する配線(幹配線)A〜Dと、2相の(ゲート)スタートパルス信号SPX・SPYを供給する配線(幹配線)X・Yと、初期化信号INTLを供給する配線(幹配線)Lと、低電源電位VSSを供給する配線(電源配線)Pとを含み、図2の複数の配線IL2は、4相のクロック信号CKa〜CKdを供給する配線(幹配線)a〜dと、2相の(ゲート)スタートパルス信号SPx・SPyを供給する配線(幹配線)x・yと、初期化信号INTlを供給する配線(幹配線)lと、低電源電位VSSを供給する配線(電源配線)Pとを含む。なお、液晶パネルLCPの走査信号線の数は、例えば1286本(表示部1280本、表示部上側のダミー走査信号線0本、および表示部下側のダミー走査信号線6本)であり、n=1286を想定している。すなわち、シフトレジスタSR1・SR2の総段数は1286=8×160+6となる。ただし、ダミー走査信号線6本は特に設けなくても構わない。
また、m=8k+1の単位回路UCm(kは0以上の整数)では、入力端子CK1がクロック信号CKAを供給する配線Aに接続され、入力端子CK2がクロック信号CKDを供給する配線Dに接続され、入力端子CK3がクロック信号CKCを供給する配線Cに接続され、入力端子CK4がクロック信号CKBを供給する配線Bに接続され、m=8k+2の単位回路UCmでは、入力端子CK1がクロック信号CKaを供給する配線aに接続され、入力端子CK2がクロック信号CKdを供給する配線dに接続され、入力端子CK3がクロック信号CKcを供給する配線cに接続され、入力端子CK4がクロック信号CKbを供給する配線bに接続されている。
また、m=8k+3の単位回路UCm(kは0以上の整数)では、入力端子CK1がクロック信号CKCを供給する配線Cに接続され、入力端子CK2がクロック信号CKAを供給する配線Aに接続され、入力端子CK3がクロック信号CKBを供給する配線Bに接続され、入力端子CK4がクロック信号CKDを供給する配線Dに接続され、m=8k+4の単位回路UCmでは、入力端子CK1がクロック信号CKcを供給する配線cに接続され、入力端子CK2がクロック信号CKaを供給する配線aに接続され、入力端子CK3がクロック信号CKbを供給する配線bに接続され、入力端子CK4がクロック信号CKdを供給する配線dに接続されている。
また、m=8k+5の単位回路UCm(kは0以上の整数)では、入力端子CK1がクロック信号CKBを供給する配線Bに接続され、入力端子CK2がクロック信号CKCを供給する配線Cに接続され、入力端子CK3がクロック信号CKDを供給する配線Dに接続され、入力端子CK4がクロック信号CKAを供給する配線Aに接続され、m=8k+6の単位回路UCmでは、入力端子CK1がクロック信号CKbを供給する配線bに接続され、入力端子CK2がクロック信号CKcを供給する配線cに接続され、入力端子CK3がクロック信号CKdを供給する配線dに接続され、入力端子CK4がクロック信号CKaを供給する配線aに接続されている。
また、m=8k+7の単位回路UCm(kは0以上の整数)では、入力端子CK1がクロック信号CKDを供給する配線Dに接続され、入力端子CK2がクロック信号CKBを供給する配線Bに接続され、入力端子CK3がクロック信号CKAを供給する配線Aに接続され、入力端子CK4がクロック信号CKCを供給する配線Cに接続されている。また、m=8k+8の単位回路UCm(kは0以上の整数)では、入力端子CK1がクロック信号CKdを供給する配線dに接続され、入力端子CK2がクロック信号CKbを供給する配線bに接続され、入力端子CK3がクロック信号CKaを供給する配線aに接続され、入力端子CK4がクロック信号CKcを供給する配線cに接続されている。
なお、m=5〜n−6の場合、セット端子STmは、m−4段の出力端子OTm−4に接続され、リセット端子RTmは、m+6段の出力端子OTm+6に接続される。また、m=1の場合、セット端子STmは、スタートパルス信号SPXを供給する配線Xに接続され、リセット端子RTmは、m+6段の出力端子OT7に接続され、m=2の場合、セット端子STmは、スタートパルス信号SPxを供給する配線xに接続され、リセット端子RTmは、m+6段の出力端子OT8に接続され、m=3の場合、セット端子STmは、スタートパルス信号SPYを供給する配線Yに接続され、リセット端子RTmは、m+6段の出力端子OT9に接続され、m=4の場合、セット端子STmは、スタートパルス信号SPyを供給する配線yに接続され、リセット端子RTmは、m+6段の出力端子OT10に接続される。また、m=n−5・n−3・n−1の場合、セット端子STmは、m−4段の出力端子OTm−4に接続され、リセット端子RTmは、初期化信号INTLを供給する配線Lに接続され、m=n−4・n−2・nの場合、セット端子STmは、m−4段の出力端子OTm−4に接続され、リセット端子RTmは、初期化信号INTlを供給する配線lに接続される。
図1〜図5の配線A〜D、配線a〜d、配線X・Y、配線x・y、配線L・l、配線P、(各段に接続される)走査信号線G1〜Gn、および(各段の)ノードnA・ノードnBそれぞれの電位変動(信号波形)を図6に示す。図6に示すように、配線A〜Dからのクロック信号CKA〜CKD、配線a〜dからのクロック信号CKa〜CKd、配線X・Y・x・yからのスタートパルス信号SPX・SPY・SPx・SPy、および配線L・lからの初期化信号INTL・INTlはすべて、4H(4水平走査期間)のアクティブ期間に「High」となる信号であり、(シフトレジスタの)動作期間PTの開始(スタートパルス信号SPXの立ち上がり)前の非動作期間NTに、クロック信号CKA〜CKDおよびクロック信号CKa〜CKdはすべて非アクティブ(Low)となっている。なお、表示部の走査信号線を走査している期間を垂直走査期間とすれば、垂直走査期間は動作期間PTに含まれ、非動作期間は垂直ブランキング(帰線)期間に含まれることになる。
また、スタートパルス信号SPxは、スタートパルス信号SPXよりも1H位相が遅れ、スタートパルス信号SPYは、スタートパルス信号SPxよりも1H位相が遅れ、スタートパルス信号SPyは、スタートパルス信号SPYよりも1H位相が遅れている。
また、スタートパルス信号SPXが立ち下がる(非アクティブとなる)のに同期して、クロック信号CKAが立ち上がり(アクティブとなり)、クロック信号CKaは、クロック信号CKAよりも1H位相が遅れ、クロック信号CKCは、クロック信号CKaよりも1H位相が遅れ、クロック信号CKcは、るクロック信号CKCよりも1H位相が遅れ、クロック信号CKBは、クロック信号CKcよりも1H位相が遅れ、クロック信号CKbは、クロック信号CKBよりも1H位相が遅れ、クロック信号CKDは、クロック信号CKbよりも1H位相が遅れ、クロック信号CKdは、クロック信号CKDよりも1H位相が遅れている。
この場合、m=8k+1(kは1以上)の単位回路UCmでは、入力端子CK1に入力されるクロック信号CKAが、動作期間開始後に初めて立ち上がったときに、入力端子CK2に入力されるクロック信号CKDが非アクティブ(ノードnBが「Low」でトランジスタM8がOFF)のままである。
発明者らはこの点に着目し、m=8k+1となる段(第2中途段)を構成する単位回路UCmに、トランジスタM4を含む制御回路SCを設け、M4のドレインおよびゲートに接続する制御端子CTmを、スタートパルス信号SPXを供給する配線Xに接続している(図1・図4・図5参照)。こうすれば、スタートパルス信号SPXが立ち上がったとき(動作期間PTの開始時)に、ノードnBを「High」としてトランジスタM8をONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKAが動作期間開始後に初めて立ち上がったときにクロック信号CKDが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
同様に、m=8k+2(kは1以上)の単位回路UCmでも、入力端子CK1に入力されるクロック信号CKaが、動作期間開始後に初めて立ち上がったときに、入力端子CK2に入力されるクロック信号CKdが非アクティブのままであるため、このような単位回路UCmに、トランジスタM4を含む制御回路SCを設け、M4のドレインおよびゲートに接続する制御端子CTmを、スタートパルス信号SPxを供給する配線xに接続している(図1・図4・図5参照)。こうすれば、スタートパルス信号SPxが立ち上がったときに、ノードnBを「High」としてトランジスタM8をONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKaが動作期間開始後に初めて立ち上がったときにクロック信号CKdが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
そして、m=1〜2、8k+1および8k+2(kは1以上)の単位回路UCmにのみスタートパルス信号SPX・SPxを入力することで、スタートパルスSPX・SPxの負荷(鈍り等)を低減することができる。
ただし、m=1・2の場合は、(M1のゲートおよびドレインに接続する)セット出力端子STmにスタートパルス信号(SPX・SPx)が入力されるため、制御回路SCのかわりにトランジスタM4を含む調整回路ACを設け、M4のドレインおよびゲートに接続する制御端子CTmを、低電源電位VSSを供給する配線Pに接続している。一方、m=8k+3、8k+4、8k+5、8k+6、8k+7、および8k+8(kは0以上)の単位回路UCmでは、入力端子CK1に入力されるクロック信号が、動作期間開始後に初めて立ち上がったときに、入力端子CK2に入力されるクロック信号がアクティブである(少なくとも非アクティブではない)ため、入力端子CK1に入力されるクロック信号が動作期間開始後に初めて立ち上がったときに、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作のおそれは少ない。そこで、制御回路SCのかわりにトランジスタM4を含む調整回路ACを設け、M4のドレインおよびゲートに接続する制御端子CTmを、低電源電位VSSを供給する配線Pに接続している。このように、制御回路SCと同一構成の調整回路ACを設けることでトランジスタM4まわりの負荷を各段で揃え、走査信号線への出力信号の波形が段ごとにずれることを抑制することができる。
第1段の単位回路UC1(図3)の動作は以下のとおりである。配線Xからのスタートパルス信号SPXが立ち上がると、M1がONしてノードnA(図6ではnA1)が「High」になり、M6・M10がONする。一方、ノードnB(図6ではnB1)は「Low」になってM8はOFFする。この状態で、配線Aからのクロック信号CKAが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKAのパルス(幅4H)が出力端子OT1から出力される。クロック信号CKAが立ち下がると、ノードnAの電位も下降する。続いて第7段の単位回路UC7の出力端子OT7からパルスが出力されると同時に配線Dからのクロック信号CKDが立ち上がる(M8・M9がONする)ため、ノードnBが「High」でノードnAが「Low」になり(M10がOFF)、リセットが完了する。その後、最終段の単位回路UCnの出力端子OTnからのパルスが立ち下がると同時に初期化信号INTLが立ち上がってM2・3・12がONすると、ノードnAおよびノードnB並びに出力端子OT1が「Low」に充電される。なお、初期化信号INTLが立ち上がり以降は、クロック信号CKA〜CKDおよびクロック信号CKa〜CKdはすべて停止(非アクティブ「Low」に固定)される。
第5段の単位回路UC5(図3)の動作は以下のとおりである。第1段の単位回路UC1の出力端子OT1からパルスが出力されると、M1がONしてノードnA(図6ではnA5)が「High」になり、M6・M10がONする。一方、ノードnB(図6ではnB5)は「Low」になってM8はOFFする。この状態で、配線Bからのクロック信号CKBが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKBのパルス(幅4H)が出力端子OT5から出力される。クロック信号CKBが立ち下がると、ノードnAの電位も下降する。続いて第11段の単位回路UC11の出力端子OT11からパルスが出力されると同時に配線Cからのクロック信号CKCが立ち上がる(M8・M9がONする)ため、ノードnBが「High」でノードnAが「Low」になり(M10がOFF)、リセットが完了する。その後、最終段の単位回路UCnの出力端子OTnからのパルスが立ち下がると同時に初期化信号INTLが立ち上がってM2・3・12がONすると、ノードnAおよびノードnB並びに出力端子OT5が「Low」に充電される。
第9段の単位回路UC9(図4)の動作は以下のとおりである。まず、スタートパルス信号SPXが立ち上がったときに、ノードnB(図6ではnB9)を「High」としてトランジスタM8をONし、ノードnA(図6ではnA9)を「Low」に充電する。これにより、動作期間開始後にクロック信号CKAが初めて立ち上がったときに、出力端子OT9からパルスがでてしまうといった誤動作は回避される。その後、第5段の単位回路UC5の出力端子OT5からパルスが出力されると、M1がONしてノードnAが「High」になり、M6・M10がONする。一方、ノードnBは「Low」になってM8はOFFする。この状態で、配線Aからのクロック信号CKAが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKAのパルス(幅4H)が出力端子OT9から出力される。クロック信号CKAが立ち下がると、ノードnAの電位も下降する。続いて第15段の単位回路UC15の出力端子OT15からパルスが出力されると同時に配線Dからのクロック信号CKDが立ち上がる(M8・M9がONする)ため、ノードnBが「High」でノードnAが「Low」になり(M10がOFF)、リセットが完了する。その後、初期化信号INTLが立ち上がってM2・3・12がONすると、ノードnAおよびノードnB並びに出力端子OT9が「Low」に充電される。
第n段の単位回路UCn(図5)の動作は以下のとおりである。第n−4段の単位回路UCn−4の出力端子OTn−4からパルスが出力されると、M1がONしてノードnAが「High」になり、M6・M10がONする。一方、ノードnBは「Low」になってM8はOFFする。この状態で、配線bからのクロック信号CKbが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKbのパルス(幅4H)が出力端子OTnから出力される。クロック信号CKbが立ち下がると、ノードnAの電位も下降する。続いて配線lからの初期化信号INTlが立ち上がる(M9がONする)と、ノードnAが「Low」になり(M10がOFF)、リセットが完了する。同時に、ノードnBおよび出力端子OTnも「Low」に充電される。
図3〜図5では、制御回路SCのM4のドレインおよびゲートを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続しているが、これに限定されない。図7および図7の各部の電位変動(信号波形)を示す図8のように、制御回路SCのM4のドレインおよびゲートを、配線(X・x)とは別の配線(W・w)に接続し、奇数段に接続される配線Wにスタートパルス信号SPXと同期する制御信号を供給し、偶数段に接続される配線wにスタートパルス信号SPxと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。
図3〜図5では、m=8k+1および8k+2(kは1以上)の単位回路UCmにのみ、制御回路SCを設けているがこれに限定されない。図9および図9の各部の電位変動(信号波形)を示す図10のように、m=5〜nの単位回路UCmすべてに、制御回路SCを設け、m=1〜4の単位回路UCmには調整回路ACを設けることもできる。こうすれば、各クロック信号が動作期間開始後に初めて立ち上がったときに起こり得る誤動作を全段について抑制することができる。この場合も、図11および図11の各部の電位変動(信号波形)を示す図12のように、制御回路SCのM4のドレインおよびゲートを、配線(X・x)とは別の配線(W・w)に接続し、奇数段に接続される配線Wにスタートパルス信号SPXと同期する制御信号を供給し、偶数段に接続される配線wにスタートパルス信号SPxと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減する効果も得られる。
図1・図3〜図5では、初期化信号INTL・INTlを供給する配線(L・l)を設けているが、これに限定されない。配線(L・l)を設けずに(除去して)、図13(a)(b)に示すように、初期化端子LTmを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続し、配線(X・x)に、初期化用の2つのパルス(最終段の出力端子からのパルスが立ち下がると同時に立ち上がる、幅4Hのパルスと、これより1H遅れて立ち上がる同型のパルス)をのせることもできる。こうすれば信号入力用の配線の数を削減することができる。
〔実施例2〕
図1・図3〜図5では、m=8k+1および8k+2(kは1以上)の単位回路UCm以外の段に調整回路ACを設けているがこれに限定されない。図14(a)(b)に示すように、i=8k+1および8k+2(kは1以上)の単位回路UCi段にはトランジスタM4を含む制御回路SCを設ける一方、j=1、2、8k+3、8k+4、8k+5、8k+6、8k+7、および8k+8(kは0以上)の単位回路UCj段には調整回路ACを設けない構成も可能である。この場合の第1および第2シフトレジスタの第1〜第n段(m=1〜n)の構成を図15〜図17に示しておく。なお、図15〜図17の各部の電位変動(信号波形)は図6のとおりである。実施例2では、各シフトレジスタ内のトランジスタの数が削減されるので、製造歩留まりが高められる。
図1・図3〜図5では、m=8k+1および8k+2(kは1以上)の単位回路UCm以外の段に調整回路ACを設けているがこれに限定されない。図14(a)(b)に示すように、i=8k+1および8k+2(kは1以上)の単位回路UCi段にはトランジスタM4を含む制御回路SCを設ける一方、j=1、2、8k+3、8k+4、8k+5、8k+6、8k+7、および8k+8(kは0以上)の単位回路UCj段には調整回路ACを設けない構成も可能である。この場合の第1および第2シフトレジスタの第1〜第n段(m=1〜n)の構成を図15〜図17に示しておく。なお、図15〜図17の各部の電位変動(信号波形)は図6のとおりである。実施例2では、各シフトレジスタ内のトランジスタの数が削減されるので、製造歩留まりが高められる。
図15〜図17では、制御回路SCのM4のドレインおよびゲートを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続しているが、これに限定されない。図18に示すように、制御回路SCのM4のドレインおよびゲートを、配線(X・x)とは別の配線(W・w)に接続し、奇数段に接続される配線Wにスタートパルス信号SPXと同期する制御信号を供給し、偶数段に接続される配線wにスタートパルス信号SPxと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。
図14(a)(b)・図15〜図17では、初期化信号INTL・INTlを供給する配線(L・l)を設けているが、これに限定されない。配線(L・l)を設けずに(除去して)、図19(a)〜(c)に示すように、初期化端子LTi・LTjを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続し、配線(X・x)に、初期化用の2つのパルス(最終段の出力端子からのパルスが立ち下がると同時に立ち上がる、幅4Hのパルスと、これより1H遅れて立ち上がる同型のパルス)をのせることもできる。こうすれば信号入力用の配線の数を削減することができる。
〔実施例3〕
図1・図3〜図5では、m段の単位回路UCmにトランジスタM4を設けているがこれに限定されない。図20に示すように、(トランジスタM4のかわりに)トランジスタMzを設けることもできる。図20では、M10のドレインがCK1に接続され、M10のソースが、容量C1の一方の電極、M11のドレイン、M12のドレインおよび出力端子OTmに接続され、M10のゲート(ノードnA)が、容量C1のもう一方の電極、M9のドレイン、M8のドレイン、Mzのドレイン、M6のゲート、M1のソース、およびM2のドレインに接続されている。また、M8のゲート(ノードnB)が、M7のドレイン、M3のドレイン、M6のドレインおよびM5のソースに接続され、Mz、M2、M3、M6〜M9およびM11〜M12それぞれのソースが、低電源電位VSS(VGL)に接続されている。また、M1のドレインおよびゲートがセット端子STmに接続され、M5のドレインおよびゲートが入力端子CK2に接続され、Mz(制御トランジスタ)のゲートが制御端子CTmに接続され、M2、M3およびM12それぞれのゲートが初期化端子LTmに接続され、M7のゲートが入力端子CK3に接続され、M9のゲートがリセット端子RTmに接続され、M11のゲートが入力端子CK4に接続されている。
図1・図3〜図5では、m段の単位回路UCmにトランジスタM4を設けているがこれに限定されない。図20に示すように、(トランジスタM4のかわりに)トランジスタMzを設けることもできる。図20では、M10のドレインがCK1に接続され、M10のソースが、容量C1の一方の電極、M11のドレイン、M12のドレインおよび出力端子OTmに接続され、M10のゲート(ノードnA)が、容量C1のもう一方の電極、M9のドレイン、M8のドレイン、Mzのドレイン、M6のゲート、M1のソース、およびM2のドレインに接続されている。また、M8のゲート(ノードnB)が、M7のドレイン、M3のドレイン、M6のドレインおよびM5のソースに接続され、Mz、M2、M3、M6〜M9およびM11〜M12それぞれのソースが、低電源電位VSS(VGL)に接続されている。また、M1のドレインおよびゲートがセット端子STmに接続され、M5のドレインおよびゲートが入力端子CK2に接続され、Mz(制御トランジスタ)のゲートが制御端子CTmに接続され、M2、M3およびM12それぞれのゲートが初期化端子LTmに接続され、M7のゲートが入力端子CK3に接続され、M9のゲートがリセット端子RTmに接続され、M11のゲートが入力端子CK4に接続されている。
実施例3にかかる第1および第2シフトレジスタの第1〜第n段(m=1〜n)の構成を図21〜図23に示しておく。なお、図21〜図23における、配線A〜D、配線a〜d、配線X・Y、配線x・y、配線L・lおよび配線Pと、単位回路UCm(m=1〜n)に含まれる、4つの入力端子CK1〜CK4、セット端子STm、リセット端子RTm、出力端子OTm、制御端子CTmおよび初期化端子LTmとの接続関係は、図1・図3〜図5と同一である。
また、図21〜図23の配線A〜D、配線a〜d、配線X・Y、配線x・y、配線L・l、配線P、(各段に接続される)走査信号線G1〜Gn、および(各段の)ノードnA・ノードnBそれぞれの電位変動(信号波形)を図24に示す。図24に示すように、配線A〜Dからのクロック信号CKA〜CKD、配線a〜dからのクロック信号CKa〜CKd、配線X・Y・x・yからのスタートパルス信号SPX・SPY・SPx・SPy、および配線L・lからの初期化信号INTL・INTlはすべて図6と同じである。
この場合、m=8k+1(kは1以上)の単位回路UCmでは、入力端子CK1に入力されるクロック信号CKAが、動作期間開始後に初めて立ち上がったときに、入力端子CK2に入力されるクロック信号CKDが非アクティブ(ノードnBが「Low」でトランジスタM8がOFF)のままである。
発明者らはこの点に着目し、m=8k+1となる段(第2中途段)を構成する単位回路UCmに、トランジスタMzを含む制御回路SCを設け、Mzのゲートに接続する制御端子CTmを、スタートパルス信号SPXを供給する配線Xに接続している(図20〜23参照)。こうすれば、スタートパルス信号SPXが立ち上がったとき(動作期間PTの開始時)に、トランジスタMzをONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKAが動作期間開始後に初めて立ち上がったときにクロック信号CKDが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
同様に、m=8k+2(kは1以上)の単位回路UCmでも、入力端子CK1に入力されるクロック信号CKaが、動作期間開始後に初めて立ち上がったときに、入力端子CK2に入力されるクロック信号CKdが非アクティブのままであるため、このような単位回路UCmに、トランジスタMzを含む制御回路SCを設け、Mzのゲートに接続する制御端子CTmを、スタートパルス信号SPxを供給する配線xに接続している(図20〜図23参照)。こうすれば、スタートパルス信号SPxが立ち上がったときに、トランジスタMzをONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKaが動作期間開始後に初めて立ち上がったときにクロック信号CKdが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
ただし、m=1・2の場合は、(M1のゲートおよびドレインに接続する)セット出力端子STmにスタートパルス信号(SPX・SPx)が入力されるため、制御回路SCのかわりにトランジスタMzを含む調整回路ACを設け、Mzのゲートに接続する制御端子CTmを、低電源電位VSSを供給する配線Pに接続している。一方、m=8k+3、8k+4、8k+5、8k+6、8k+7、および8k+8(kは0以上)の単位回路UCmでは、入力端子CK1に入力されるクロック信号が、動作期間開始後に初めて立ち上がったときに、入力端子CK2に入力されるクロック信号がアクティブである(少なくとも非アクティブではない)ため、入力端子CK1に入力されるクロック信号が動作期間開始後に初めて立ち上がったときに、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作のおそれは少ない。そこで、制御回路SCのかわりにトランジスタMzを含む調整回路ACを設け、Mzのゲートに接続する制御端子CTmを、低電源電位VSSを供給する配線Pに接続している。このように、制御回路SCと同一構成の調整回路ACを設けることでトランジスタMzまわりの負荷を各段で揃えることができる。
第1段の単位回路UC1(図21)の動作は以下のとおりである。配線Xからのスタートパルス信号SPXが立ち上がると、M1がONしてノードnA(図24ではnA1)が「High」になり、M6・M10がONする。一方、ノードnB(図24ではnB1)は「Low」になってM8はOFFする。この状態で、配線Aからのクロック信号CKAが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKAのパルス(幅4H)が出力端子OT1から出力される。クロック信号CKAが立ち下がると、ノードnAの電位も下降する。続いて第7段の単位回路UC7の出力端子OT7からパルスが出力されると同時に配線Dからのクロック信号CKDが立ち上がる(M8・M9がONする)ため、ノードnBが「High」でノードnAが「Low」になり(M10がOFF)、リセットが完了する。その後、最終段の単位回路UCnの出力端子OTnからのパルスが立ち下がると同時に初期化信号INTLが立ち上がってM2・3・12がONすると、ノードnAおよびノードnB並びに出力端子OT1が「Low」に充電される。なお、初期化信号INTLが立ち上がり以降は、クロック信号CKA〜CKDおよびクロック信号CKa〜CKdはすべて停止(非アクティブ「Low」に固定)される。
第5段の単位回路UC5(図21)の動作は以下のとおりである。第1段の単位回路UC1の出力端子OT1からパルスが出力されると、M1がONしてノードnA(図24ではnA5)が「High」になり、M6・M10がONする。一方、ノードnB(図24ではnB5)は「Low」になってM8はOFFする。この状態で、配線Bからのクロック信号CKBが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKBのパルス(幅4H)が出力端子OT5から出力される。クロック信号CKBが立ち下がると、ノードnAの電位も下降する。続いて第11段の単位回路UC11の出力端子OT11からパルスが出力されると同時に配線Cからのクロック信号CKCが立ち上がる(M8・M9がONする)ため、ノードnBが「High」でノードnAが「Low」になり(M10がOFF)、リセットが完了する。その後、最終段の単位回路UCnの出力端子OTnからのパルスが立ち下がると同時に初期化信号INTLが立ち上がってM2・3・12がONすると、ノードnAおよびノードnB並びに出力端子OT5が「Low」に充電される。
第9段の単位回路UC9(図22)の動作は以下のとおりである。まず、スタートパルス信号SPXが立ち上がったときに、トランジスタMzをONし、ノードnA(図24ではnA9)を「Low」に充電する。これにより、動作期間開始後にクロック信号CKAが初めて立ち上がったときに、出力端子OT9からパルスがでてしまうといった誤動作は回避される。その後、第5段の単位回路UC5の出力端子OT5からパルスが出力されると、M1がONしてノードnAが「High」になり、M6・M10がONする。一方、ノードnB(図24ではnB9)は「Low」になってM8はOFFする。この状態で、配線Aからのクロック信号CKAが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKAのパルス(幅4H)が出力端子OT9から出力される。クロック信号CKAが立ち下がると、ノードnAの電位も下降する。続いて第15段の単位回路UC15の出力端子OT15からパルスが出力されると同時に配線Dからのクロック信号CKDが立ち上がる(M8・M9がONする)ため、ノードnBが「High」でノードnAが「Low」になり(M10がOFF)、リセットが完了する。その後、初期化信号INTLが立ち上がってM2・3・12がONすると、ノードnAおよびノードnB並びに出力端子OT9が「Low」に充電される。
第n段の単位回路UCn(図23)の動作は以下のとおりである。第n−4段の単位回路UCn−4の出力端子OTn−4からパルスが出力されると、M1がONしてノードnAが「High」になり、M6・M10がONする。一方、ノードnBは「Low」になってM8はOFFする。この状態で、配線bからのクロック信号CKbが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKbのパルス(幅4H)が出力端子OTnから出力される。クロック信号CKbが立ち下がると、ノードnAの電位も下降する。続いて配線lからの初期化信号INTlが立ち上がる(M9がONする)と、ノードnAが「Low」になり(M10がOFF)、リセットが完了する。同時に、ノードnBおよび出力端子OTnも「Low」に充電される。
図21〜図23では、制御回路SCのMzのゲートを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続しているが、これに限定されない。図25および図25の各部の電位変動(信号波形)を示す図26のように、制御回路SCのMzのゲートを、配線(X・x)とは別の配線(W・w)に接続し、奇数段に接続される配線Wにスタートパルス信号SPXと同期する制御信号を供給し、偶数段に接続される配線wにスタートパルス信号SPxと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。
図21〜図23では、m=8k+1および8k+2(kは1以上)の単位回路UCmにのみ、制御回路SCを設けているがこれに限定されない。図27および図27の各部の電位変動(信号波形)を示す図28のように、m=5〜nの単位回路UCmすべてに、制御回路SCを設け、m=1〜4の単位回路UCmには調整回路ACを設けることもできる。こうすれば、各クロック信号が動作期間開始後に初めて立ち上がったときに起こり得る誤動作を全段について抑制することができる。この場合も、図29に示すように(なお、図29の各部の電位変動は図28のとおり)、制御回路SCのMzのゲートを、配線(X・x)とは別の配線(W・w)に接続し、奇数段に接続される配線Wにスタートパルス信号SPXと同期する制御信号を供給し、偶数段に接続される配線wにスタートパルス信号SPxと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減する効果も得られる。
図20〜図23では、初期化信号INTL・INTlを供給する配線(L・l)を設けているが、これに限定されない。配線(L・l)を設けずに(除去して)、図30(a)(b)に示すように、初期化端子LTmを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続し、配線(X・x)に、初期化用の2つのパルス(最終段の出力端子からのパルスが立ち下がると同時に立ち上がる、幅4Hのパルスと、これより1H遅れて立ち上がる同型のパルス)をのせることもできる。こうすれば信号入力用の配線の数を削減することができる。
〔実施例4〕
図20〜図23では、m=8k+1および8k+2(kは1以上)の単位回路UCm以外の段に調整回路ACを設けているがこれに限定されない。図31(a)(b)に示すように、i=8k+1および8k+2(kは1以上)の単位回路UCi段にはトランジスタMzを含む制御回路SCを設ける一方、j=1、2、8k+3、8k+4、8k+5、8k+6、8k+7、および8k+8(kは0以上)の単位回路UCj段には調整回路ACを設けない構成も可能である。この場合の第1および第2シフトレジスタの第1〜第n段(m=1〜n)の構成を図32〜図34に示しておく。なお、図32〜図34の各部の電位変動(信号波形)は図24のとおりである。実施例4では、各シフトレジスタ内のトランジスタの数が削減されるので、製造歩留まりが高められる。
図20〜図23では、m=8k+1および8k+2(kは1以上)の単位回路UCm以外の段に調整回路ACを設けているがこれに限定されない。図31(a)(b)に示すように、i=8k+1および8k+2(kは1以上)の単位回路UCi段にはトランジスタMzを含む制御回路SCを設ける一方、j=1、2、8k+3、8k+4、8k+5、8k+6、8k+7、および8k+8(kは0以上)の単位回路UCj段には調整回路ACを設けない構成も可能である。この場合の第1および第2シフトレジスタの第1〜第n段(m=1〜n)の構成を図32〜図34に示しておく。なお、図32〜図34の各部の電位変動(信号波形)は図24のとおりである。実施例4では、各シフトレジスタ内のトランジスタの数が削減されるので、製造歩留まりが高められる。
図32〜図34では、制御回路SCのMzのゲートを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続しているが、これに限定されない。図35に示すように、制御回路SCのMzのゲートを、配線(X・x)とは別の配線(W・w)に接続し、奇数段に接続される配線Wにスタートパルス信号SPXと同期する制御信号を供給し、偶数段に接続される配線wにスタートパルス信号SPxと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。
図31(a)(b)・図32〜図34では、初期化信号INTL・INTlを供給する配線(L・l)を設けているが、これに限定されない。配線(L・l)を設けずに(除去して)、図36(a)〜(c)に示すように、初期化端子LTi・LTjを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続し、配線(X・x)に、初期化用の2つのパルス(最終段の出力端子からのパルスが立ち下がると同時に立ち上がる、幅4Hのパルスと、これより1H遅れて立ち上がる同型のパルス)をのせることもできる。こうすれば信号入力用の配線の数を削減することができる。
〔実施例5〕
実施例4においてトランジスタMzを除去し、そのかわりにM2を制御トランジスタとして、M2のゲートを制御端子CTmに接続する構成も可能である。すなわち、図37(a)(b)に示すように、i=8k+1および8k+2(kは1以上)の単位回路UCi段ではトランジスタM2を制御回路SCとし、M2のゲートを制御端子CTmに接続する一方、j=1、2、8k+3、8k+4、8k+5、8k+6、8k+7、および8k+8(kは0以上)の単位回路UCj段ではM2のゲートを初期化端子LTiに接続する。
実施例4においてトランジスタMzを除去し、そのかわりにM2を制御トランジスタとして、M2のゲートを制御端子CTmに接続する構成も可能である。すなわち、図37(a)(b)に示すように、i=8k+1および8k+2(kは1以上)の単位回路UCi段ではトランジスタM2を制御回路SCとし、M2のゲートを制御端子CTmに接続する一方、j=1、2、8k+3、8k+4、8k+5、8k+6、8k+7、および8k+8(kは0以上)の単位回路UCj段ではM2のゲートを初期化端子LTiに接続する。
実施例5にかかる第1および第2シフトレジスタの第1〜第n段(m=1〜n)の構成を図38に示しておく。なお、図38における、配線A〜D、配線a〜d、配線X・Y、配線x・y、配線L・lおよび配線Pと、単位回路UCm(m=1〜n)に含まれる、4つの入力端子CK1〜CK4、セット端子STm、リセット端子RTm、出力端子OTm、制御端子CTmおよび初期化端子LTmとの接続関係は、図1・図3〜図5と同一である。また、図38の各部の電位変動(信号波形)は図24のとおりである。
この場合、m=8k+1(kは1以上)の単位回路UCmでは、入力端子CK1に入力されるクロック信号CKAが、動作期間開始後に初めて立ち上がったときに、入力端子CK2に入力されるクロック信号CKDが非アクティブ(ノードnBが「Low」でトランジスタM8がOFF)のままである。
発明者らはこの点に着目し、i=8k+1となる段(第2中途段)を構成する単位回路UCiでは、トランジスタM2のゲートに接続する制御端子CTiを、スタートパルス信号SPXを供給する配線Xに接続している(図37・図38参照)。こうすれば、スタートパルス信号SPXが立ち上がったとき(動作期間PTの開始時)に、トランジスタM2をONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKAが動作期間開始後に初めて立ち上がったときにクロック信号CKDが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
同様に、i=8k+2(kは1以上)の単位回路UCiでも、トランジスタM2のゲートに接続する制御端子CTiを、スタートパルス信号SPxを供給する配線xに接続している(図37・図38参照)。こうすれば、スタートパルス信号SPxが立ち上がったときに、トランジスタM2をONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKaが動作期間開始後に初めて立ち上がったときにクロック信号CKdが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
第7段の単位回路UC7(図38)の動作は以下のとおりである。第3段の単位回路の出力端子からパルスが出力されると、M1がONしてノードnA(図24ではnA7)が「High」になり、M6・M10がONする。一方、ノードnB(図24ではnB7)は「Low」になってM8はOFFする。この状態で、配線Dからのクロック信号CKDが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKDのパルス(幅4H)が出力端子OT7から出力される。クロック信号CKDが立ち下がると、ノードnAの電位も下降する。続いて第13段の単位回路の出力端子からパルスが出力されると同時に配線Bからのクロック信号CKBが立ち上がる(M8・M9がONする)ため、ノードnBが「High」でノードnAが「Low」になり(M10がOFF)、リセットが完了する。その後、最終段の単位回路UCnの出力端子OTnからのパルスが立ち下がると同時に初期化信号INTLが立ち上がってM2・3・12がONすると、ノードnAおよびノードnB並びに出力端子OT7が「Low」に充電される。
第9段の単位回路UC9(図38)の動作は以下のとおりである。まず、スタートパルス信号SPXが立ち上がったときに、トランジスタM2をONし、ノードnA(図24ではnA9)を「Low」に充電する。これにより、動作期間開始後にクロック信号CKAが初めて立ち上がったときに、出力端子OT9からパルスがでてしまうといった誤動作は回避される。その後、第5段の単位回路UC5の出力端子OT5からパルスが出力されると、M1がONしてノードnAが「High」になり、M6・M10がONする。一方、ノードnB(図24ではnB9)は「Low」になってM8はOFFする。この状態で、配線Aからのクロック信号CKAが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKAのパルス(幅4H)が出力端子OT9から出力される。クロック信号CKAが立ち下がると、ノードnAの電位も下降する。続いて第15段の単位回路UC15の出力端子OT15からパルスが出力されると同時に配線Dからのクロック信号CKDが立ち上がる(M8・M9がONする)ため、ノードnBが「High」でノードnAが「Low」になり(M10がOFF)、リセットが完了する。その後、初期化信号INTLが立ち上がってM3・12がONすると、ノードnBおよび出力端子OT9が「Low」に充電される。
図38では、制御回路SCのMzのゲートを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続しているが、これに限定されない。図39に示すように、制御回路SCのM2のゲートを、配線(X・x)とは別の配線(W・w)に接続し、奇数段に接続される配線Wにスタートパルス信号SPXと同期する制御信号を供給し、偶数段に接続される配線wにスタートパルス信号SPxと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。
〔実施例6〕
実施例6にかかる第1および第2シフトレジスタSR1・SR2のm段(単位回路UCm)の構成を図40に示す(mは自然数)。なお、mが奇数の段は第1シフトレジスタSR1に含まれ、mが偶数の段は第2シフトレジスタSR2に含まれるものとする。
実施例6にかかる第1および第2シフトレジスタSR1・SR2のm段(単位回路UCm)の構成を図40に示す(mは自然数)。なお、mが奇数の段は第1シフトレジスタSR1に含まれ、mが偶数の段は第2シフトレジスタSR2に含まれるものとする。
図40に示すように、単位回路UCmは、2つの入力端子CK1〜CK2と、セット端子STmと、リセット端子RTmと、出力端子OTmと、制御端子CTmと、初期化端子LTmと、NチャネルのトランジスタM1〜M12と、容量C1とを備え、出力端子OTmが液晶パネルのm番目の走査信号線Gmに接続されている。
図40では、M10のドレインおよびM7のゲートがCK1に接続され、M10のソースが、容量C1の一方の電極、M11のドレイン、M12のドレインおよび出力端子OTmに接続され、M10のゲート(ノードnA)が、容量C1のもう一方の電極、M9のドレイン、M8のドレイン、M6のゲート、M1のソース、およびM2のドレインに接続されている。また、M8のゲート(ノードnB)が、M4のソース、M7のドレイン、M3のドレイン、M6のドレインおよびM5のソースに接続され、M2、M3、M6〜M9およびM11〜M12それぞれのソースが、低電源電位VSS(VGL)に接続されている。また、M1のドレインおよびゲートがセット端子STmに接続され、M5のドレインおよびゲート並びにM11のゲートが入力端子CK2に接続され、M4(制御トランジスタ)のドレインおよびゲートが制御端子CTmに接続され、M2、M3およびM12それぞれのゲートが初期化端子LTmに接続され、M9のゲートがリセット端子RTmに接続され、M11のゲートが入力端子CK2に接続されている。
図40〜図43に、実施例6にかかる第1および第2シフトレジスタの第1〜第n段(m=1〜n)の構成を示す。図41〜図43に示されるように、実施例6でも、図2の複数の配線IL1に、4相のクロック信号CKA〜CKDを供給する配線(幹配線)A〜Dと、2相の(ゲート)スタートパルス信号SPX・SPYを供給する配線(幹配線)X・Yと、初期化信号INTLを供給する配線(幹配線)Lと、低電源電位VSSを供給する配線(電源配線)Pとが含まれ、図2の複数の配線IL2に、4相のクロック信号CKa〜CKdを供給する配線(幹配線)a〜dと、2相の(ゲート)スタートパルス信号SPx・SPyを供給する配線(幹配線)x・yと、初期化信号INTlを供給する配線(幹配線)lと、低電源電位VSSを供給する配線(電源配線)Pとが含まれる。
また、m=8k+1の単位回路UCm(kは0以上の整数)では、入力端子CK1がクロック信号CKAを供給する配線Aに接続され、入力端子CK2がクロック信号CKBを供給する配線Bに接続され、m=8k+2の単位回路UCmでは、入力端子CK1がクロック信号CKaを供給する配線aに接続され、入力端子CK2がクロック信号CKbを供給する配線bに接続されている。
また、m=8k+3の単位回路UCm(kは0以上の整数)では、入力端子CK1がクロック信号CKCを供給する配線Cに接続され、入力端子CK2がクロック信号CKDを供給する配線Dに接続され、m=8k+4の単位回路UCmでは、入力端子CK1がクロック信号CKcを供給する配線cに接続され、入力端子CK2がクロック信号CKdを供給する配線dに接続されている。
また、m=8k+5の単位回路UCm(kは0以上の整数)では、入力端子CK1がクロック信号CKBを供給する配線Bに接続され、入力端子CK2がクロック信号CKAを供給する配線Aに接続され、m=8k+6の単位回路UCmでは、入力端子CK1がクロック信号CKbを供給する配線bに接続され、入力端子CK2がクロック信号CKaを供給する配線aに接続されている。
また、m=8k+7の単位回路UCm(kは0以上の整数)では、入力端子CK1がクロック信号CKDを供給する配線Dに接続され、入力端子CK2がクロック信号CKCを供給する配線Cに接続されている。また、m=8k+8の単位回路UCm(kは0以上の整数)では、入力端子CK1がクロック信号CKdを供給する配線dに接続され、入力端子CK2がクロック信号CKcを供給する配線cに接続されている。
なお、m=5〜n−6の場合、セット端子STmは、m−4段の出力端子OTm−4に接続され、リセット端子RTmは、m+6段の出力端子OTm+6に接続される。また、m=1の場合、セット端子STmは、スタートパルス信号SPXを供給する配線Xに接続され、リセット端子RTmは、m+6段の出力端子OT7に接続され、m=2の場合、セット端子STmは、スタートパルス信号SPxを供給する配線xに接続され、リセット端子RTmは、m+6段の出力端子OT8に接続され、m=3の場合、セット端子STmは、スタートパルス信号SPYを供給する配線Yに接続され、リセット端子RTmは、m+6段の出力端子OT9に接続され、m=4の場合、セット端子STmは、スタートパルス信号SPyを供給する配線yに接続され、リセット端子RTmは、m+6段の出力端子OT10に接続される。また、m=n−5・n−3・n−1の場合、セット端子STmは、m−4段の出力端子OTm−4に接続され、リセット端子RTmは、初期化信号INTLを供給する配線Lに接続され、m=n−4・n−2・nの場合、セット端子STmは、m−4段の出力端子OTm−4に接続され、リセット端子RTmは、初期化信号INTlを供給する配線lに接続される。
図41〜図43の配線A〜D、配線a〜d、配線X・Y、配線x・y、配線L・l、配線P、(各段に接続される)走査信号線G1〜Gn、および(各段の)ノードnA・ノードnBそれぞれの電位変動(信号波形)は、図44に示すように、図6と同一である。
この場合、m=8k+1(kは1以上)の単位回路UCmでは、入力端子CK1に入力されるクロック信号CKAが、動作期間開始後に初めて立ち上がったときに、入力端子CK2に入力されるクロック信号CKBが非アクティブ(ノードnBが「Low」でトランジスタM8がOFF)のままである。
発明者らはこの点に着目し、m=8k+1となる段(第2中途段)を構成する単位回路UCmに、トランジスタM4を含む制御回路SCを設け、M4のドレインおよびゲートに接続する制御端子CTmを、スタートパルス信号SPXを供給する配線Xに接続している(図42参照)。こうすれば、スタートパルス信号SPXが立ち上がったとき(動作期間PTの開始時)に、ノードnBを「High」としてトランジスタM8をONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKAが動作期間開始後に初めて立ち上がったときにクロック信号CKBが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
また、m=8k+2(kは1以上)の単位回路UCmでも、入力端子CK1に入力されるクロック信号CKaが、動作期間開始後に初めて立ち上がったときに、入力端子CK2に入力されるクロック信号CKbが非アクティブのままであるため、このような単位回路UCmに、トランジスタM4を含む制御回路SCを設け、M4のドレインおよびゲートに接続する制御端子CTmを、スタートパルス信号SPxを供給する配線xに接続している(図42参照)。こうすれば、スタートパルス信号SPxが立ち上がったときに、ノードnBを「High」としてトランジスタM8をONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKaが動作期間開始後に初めて立ち上がったときにクロック信号CKbが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
同様に、m=8k+3(kは1以上)の単位回路UCmに、トランジスタM4を含む制御回路SCを設け、M4のドレインおよびゲートに接続する制御端子CTmを、スタートパルス信号SPXを供給する配線Xに接続している(図42参照)。こうすれば、スタートパルス信号SPXが立ち上がったときに、ノードnBを「High」としてトランジスタM8をONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKCが動作期間開始後に初めて立ち上がったときにクロック信号CKDが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
また、m=8k+4(kは1以上)の単位回路UCmに、トランジスタM4を含む制御回路SCを設け、M4のドレインおよびゲートに接続する制御端子CTmを、スタートパルス信号SPxを供給する配線xに接続している(図42参照)。こうすれば、スタートパルス信号SPxが立ち上がったときに、ノードnBを「High」としてトランジスタM8をONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKCが動作期間開始後に初めて立ち上がったときにクロック信号CKDが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
そして、m=1〜4、8k+1および8k+2並びに8k+3および8k+4(kは1以上)の単位回路UCmにのみスタートパルス信号SPX・SPxを入力することで、スタートパルスSPX・SPxの負荷(鈍り等)を低減することができる。
ただし、m=1〜4の場合は、(M1のゲートおよびドレインに接続する)セット出力端子STmにスタートパルス信号(SPX・SPx・SPY・SPy)が入力されるため、制御回路SCのかわりにトランジスタM4を含む調整回路ACを設け、M4のドレインおよびゲートに接続する制御端子CTmを、低電源電位VSSを供給する配線Pに接続している。一方、m=8k+5、8k+6、8k+7、および8k+8(kは0以上)の単位回路UCmでは、入力端子CK1に入力されるクロック信号が、動作期間開始後に初めて立ち上がったときに、入力端子CK2に入力されるクロック信号がアクティブである(少なくとも非アクティブではない)ため、入力端子CK1に入力されるクロック信号が動作期間開始後に初めて立ち上がったときに、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作のおそれは少ない。そこで、制御回路SCのかわりにトランジスタM4を含む調整回路ACを設け、M4のドレインおよびゲートに接続する制御端子CTmを、低電源電位VSSを供給する配線Pに接続している。このように、制御回路SCと同一構成の調整回路ACを設けることでトランジスタM4まわりの負荷を各段で揃え、走査信号線への出力信号の波形が段ごとにずれることを抑制することができる。
第1段の単位回路UC1(図41)の動作は以下のとおりである。配線Xからのスタートパルス信号SPXが立ち上がると、M1がONしてノードnA(図44ではnA1)が「High」になり、M6・M10がONする。一方、ノードnB(図44ではnB1)は「Low」になってM8はOFFする。この状態で、配線Aからのクロック信号CKAが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKAのパルス(幅4H)が出力端子OT1から出力される。クロック信号CKAが立ち下がるとノードnAの電位も降下し、続いて第7段の単位回路UC7の出力端子OT7からパルスが出力される(M9がONする)とノードnBが「High」でノードnAが「Low」になり(M10がOFF)、リセットが完了する。その後、最終段の単位回路UCnの出力端子OTnからのパルスが立ち下がると同時に初期化信号INTLが立ち上がってM2・3・12がONすると、ノードnAおよびノードnB並びに出力端子OT1が「Low」に充電される。なお、初期化信号INTLが立ち上がり以降は、クロック信号CKA〜CKDおよびクロック信号CKa〜CKdはすべて停止(非アクティブ「Low」に固定)される。
第5段(第1中途段)の単位回路UC5(図41)の動作は以下のとおりである。第1段の単位回路UC1の出力端子OT1からパルスが出力されると、M1がONしてノードnA(図44ではnA5)が「High」になり、M6・M10がONする。一方、ノードnB(図44ではnB5)は「Low」になってM8はOFFする。この状態で、配線Bからのクロック信号CKBが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKBのパルス(幅4H)が出力端子OT5から出力される。クロック信号CKBが立ち下がるとノードnAの電位も降下し、続いて第11段の単位回路UC11の出力端子OT11からパルスが出力される(M9がONする)とノードnBが「High」でノードnAが「Low」になり(M10がOFF)、リセットが完了する。その後、最終段の単位回路UCnの出力端子OTnからのパルスが立ち下がると同時に初期化信号INTLが立ち上がってM2・3・12がONすると、ノードnAおよびノードnB並びに出力端子OT5が「Low」に充電される。
第9段(第2中途段)の単位回路UC9(図42)の動作は以下のとおりである。まず、スタートパルス信号SPXが立ち上がったときに、ノードnB(図44ではnB9)を「High」としてトランジスタM8をONし、ノードnA(図44ではnA9)を「Low」に充電する。これにより、動作期間開始後にクロック信号CKAが初めて立ち上がったときに、出力端子OT9からパルスがでてしまうといった誤動作は回避される。その後、第5段の単位回路UC5の出力端子OT5からパルスが出力されると、M1がONしてノードnAが「High」になり、M6・M10がONする。一方、ノードnBは「Low」になってM8はOFFする。この状態で、配線Aからのクロック信号CKAが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKAのパルス(幅4H)が出力端子OT9から出力される。クロック信号CKAが立ち下がるとノードnAの電位も降下し、続いて第15段の単位回路UC15の出力端子OT15からパルスが出力される(M9がONする)とノードnBが「High」でノードnAが「Low」になり(M10がOFF)、リセットが完了する。その後、初期化信号INTLが立ち上がってM2・3・12がONすると、ノードnAおよびノードnB並びに出力端子OT9が「Low」に充電される。
第n段の単位回路UCn(図43)の動作は以下のとおりである。第n−4段の単位回路UCn−4の出力端子OTn−4からパルスが出力されると、M1がONしてノードnAが「High」になり、M6・M10がONする。一方、ノードnBは「Low」になってM8はOFFする。この状態で、配線bからのクロック信号CKbが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKbのパルス(幅4H)が出力端子OTnから出力される。クロック信号CKbが立ち下がると、ノードnAの電位も下降する。続いて配線lからの初期化信号INTlが立ち上がる(M9がONする)と、ノードnAが「Low」になり(M10がOFF)、リセットが完了する。同時に、ノードnBおよび出力端子OTnも「Low」に充電される。
図41〜図43では、制御回路SCのM4のドレインおよびゲートを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続しているが、これに限定されない。図45および図45の各部の電位変動(信号波形)を示す図46のように、制御回路SCのM4のドレインおよびゲートを、配線(X・x)とは別の配線(W・w)に接続し、奇数段に接続される配線Wにスタートパルス信号SPXと同期する制御信号を供給し、偶数段に接続される配線wにスタートパルス信号SPxと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。
図41〜図43では、m=8k+1および8k+2並びに8k+3および8k+4(kは1以上)の単位回路UCmにのみ、制御回路SCを設けているがこれに限定されない。図47および図47の各部の電位変動(信号波形)を示す図48のように、m=5〜nの単位回路UCmすべてに、制御回路SCを設け、m=1〜4の単位回路UCmには調整回路ACを設けることもできる。こうすれば、各クロック信号が動作期間開始後に初めて立ち上がったときに起こり得る誤動作を全段について抑制することができる。この場合も、図49および図49の各部の電位変動(信号波形)を示す図50のように、制御回路SCのM4のドレインおよびゲートを、配線(X・x)とは別の配線(W・w)に接続し、奇数段に接続される配線Wにスタートパルス信号SPXと同期する制御信号を供給し、偶数段に接続される配線wにスタートパルス信号SPxと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減する効果も得られる。
図40〜図43では、初期化信号INTL・INTlを供給する配線(L・l)を設けているが、これに限定されない。配線(L・l)を設けずに(除去して)、図51(a)(b)に示すように、初期化端子LTmを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続し、配線(X・x)に、初期化用の2つのパルス(最終段の出力端子からのパルスが立ち下がると同時に立ち上がる、幅4Hのパルスと、これより1H遅れて立ち上がる同型のパルス)をのせることもできる。こうすれば信号入力用の配線の数を削減することができる。
〔実施例7〕
図40〜図43では、m=8k+1および8k+2並びに8k+3および8k+4(kは1以上)の単位回路UCm以外の段に調整回路ACを設けているがこれに限定されない。図52(a)(b)に示すように、i=8k+1および8k+2並びに8k+3および8k+4(kは1以上)の単位回路UCi段にはトランジスタM4を含む制御回路SCを設ける一方、j=1〜4、8k+5、8k+6、8k+7、および8k+8(kは0以上)の単位回路UCj段には調整回路ACを設けない構成も可能である。この場合の第1および第2シフトレジスタの第1〜第n段(m=1〜n)の構成を図53〜図55に示しておく。なお、図53〜図55の各部の電位変動(信号波形)は図44のとおりである。実施例7では、各シフトレジスタ内のトランジスタの数が削減されるので、製造歩留まりが高められる。
図40〜図43では、m=8k+1および8k+2並びに8k+3および8k+4(kは1以上)の単位回路UCm以外の段に調整回路ACを設けているがこれに限定されない。図52(a)(b)に示すように、i=8k+1および8k+2並びに8k+3および8k+4(kは1以上)の単位回路UCi段にはトランジスタM4を含む制御回路SCを設ける一方、j=1〜4、8k+5、8k+6、8k+7、および8k+8(kは0以上)の単位回路UCj段には調整回路ACを設けない構成も可能である。この場合の第1および第2シフトレジスタの第1〜第n段(m=1〜n)の構成を図53〜図55に示しておく。なお、図53〜図55の各部の電位変動(信号波形)は図44のとおりである。実施例7では、各シフトレジスタ内のトランジスタの数が削減されるので、製造歩留まりが高められる。
図53〜図55では、制御回路SCのM4のドレインおよびゲートを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続しているが、これに限定されない。図56に示すように、制御回路SCのM4のドレインおよびゲートを、配線(X・x)とは別の配線(W・w)に接続し、奇数段に接続される配線Wにスタートパルス信号SPXと同期する制御信号を供給し、偶数段に接続される配線wにスタートパルス信号SPxと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。
図52〜図55では、初期化信号INTL・INTlを供給する配線(L・l)を設けているが、これに限定されない。配線(L・l)を設けずに(除去して)、図57(a)〜(c)に示すように、初期化端子LTi・LTjを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続し、配線(X・x)に、初期化用の2つのパルス(最終段の出力端子からのパルスが立ち下がると同時に立ち上がる、幅4Hのパルスと、これより1H遅れて立ち上がる同型のパルス)をのせることもできる。こうすれば信号入力用の配線の数を削減することができる。
〔実施例8〕
図40〜図43では、m段の単位回路UCmにトランジスタM4を設けているがこれに限定されない。図58に示すように、(トランジスタM4のかわりに)トランジスタMzを設けることもできる。図58では、M10のドレインおよびM7のゲートがCK1に接続され、M10のソースが、容量C1の一方の電極、M11のドレイン、M12のドレインおよび出力端子OTmに接続され、M10のゲート(ノードnA)が、容量C1のもう一方の電極、M9のドレイン、M8のドレイン、Mzのドレイン、M6のゲート、M1のソース、およびM2のドレインに接続されている。また、M8のゲート(ノードnB)が、M7のドレイン、M3のドレイン、M6のドレインおよびM5のソースに接続され、Mz、M2、M3、M6〜M9およびM11〜M12それぞれのソースが、低電源電位VSS(VGL)に接続されている。また、M1のドレインおよびゲートがセット端子STmに接続され、M5のドレインおよびゲート並びにM11のゲートが入力端子CK2に接続され、Mz(制御トランジスタ)のゲートが制御端子CTmに接続され、M2、M3およびM12それぞれのゲートが初期化端子LTmに接続され、M9のゲートがリセット端子RTmに接続されている。
図40〜図43では、m段の単位回路UCmにトランジスタM4を設けているがこれに限定されない。図58に示すように、(トランジスタM4のかわりに)トランジスタMzを設けることもできる。図58では、M10のドレインおよびM7のゲートがCK1に接続され、M10のソースが、容量C1の一方の電極、M11のドレイン、M12のドレインおよび出力端子OTmに接続され、M10のゲート(ノードnA)が、容量C1のもう一方の電極、M9のドレイン、M8のドレイン、Mzのドレイン、M6のゲート、M1のソース、およびM2のドレインに接続されている。また、M8のゲート(ノードnB)が、M7のドレイン、M3のドレイン、M6のドレインおよびM5のソースに接続され、Mz、M2、M3、M6〜M9およびM11〜M12それぞれのソースが、低電源電位VSS(VGL)に接続されている。また、M1のドレインおよびゲートがセット端子STmに接続され、M5のドレインおよびゲート並びにM11のゲートが入力端子CK2に接続され、Mz(制御トランジスタ)のゲートが制御端子CTmに接続され、M2、M3およびM12それぞれのゲートが初期化端子LTmに接続され、M9のゲートがリセット端子RTmに接続されている。
実施例8にかかる第1および第2シフトレジスタの第1〜第n段(m=1〜n)の構成を図59〜図61に示しておく。なお、図59〜図61における、配線A〜D、配線a〜d、配線X・Y、配線x・y、配線L・lおよび配線Pと、単位回路UCm(m=1〜n)に含まれる、2つの入力端子CK1〜CK2、セット端子STm、リセット端子RTm、出力端子OTm、制御端子CTmおよび初期化端子LTmとの接続関係は、図40〜図43と同一である。
また、図59〜図61の配線A〜D、配線a〜d、配線X・Y、配線x・y、配線L・l、配線P、(各段に接続される)走査信号線G1〜Gn、および(各段の)ノードnA・ノードnBそれぞれの電位変動(信号波形)を図62に示す。図62に示すように、配線A〜Dからのクロック信号CKA〜CKD、配線a〜dからのクロック信号CKa〜CKd、配線X・Y・x・yからのスタートパルス信号SPX・SPY・SPx・SPy、および配線L・lからの初期化信号INTL・INTlはすべて図44(図6)と同じである。
この場合、m=8k+1(kは1以上)の単位回路UCmでは、入力端子CK1に入力されるクロック信号CKAが、動作期間開始後に初めて立ち上がったときに、入力端子CK2に入力されるクロック信号CKBが非アクティブ(ノードnBが「Low」でトランジスタM8がOFF)のままである。
発明者らはこの点に着目し、m=8k+1となる段(第2中途段)を構成する単位回路UCmに、トランジスタMzを含む制御回路SCを設け、Mzのゲートに接続する制御端子CTmを、スタートパルス信号SPXを供給する配線Xに接続している(図60参照)。こうすれば、スタートパルス信号SPXが立ち上がったとき(動作期間PTの開始時)に、トランジスタMzをONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKAが動作期間開始後に初めて立ち上がったときにクロック信号CKBが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
また、m=8k+2(kは1以上)の単位回路UCmにも、トランジスタMzを含む制御回路SCを設け、Mzのゲートに接続する制御端子CTmを、スタートパルス信号SPxを供給する配線xに接続している(図60参照)。こうすれば、スタートパルス信号SPxが立ち上がったときに、トランジスタMzをONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKaが動作期間開始後に初めて立ち上がったときにクロック信号CKbが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
また、m=8k+3(kは1以上)の単位回路UCmにも、トランジスタMzを含む制御回路SCを設け、Mzのゲートに接続する制御端子CTmを、スタートパルス信号SPXを供給する配線Xに接続している(図60参照)。こうすれば、スタートパルス信号SPXが立ち上がったときに、トランジスタMzをONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKCが動作期間開始後に初めて立ち上がったときにクロック信号CKDが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
また、m=8k+4(kは1以上)の単位回路UCmにも、トランジスタMzを含む制御回路SCを設け、Mzのゲートに接続する制御端子CTmを、スタートパルス信号SPxを供給する配線xに接続している(図60参照)。こうすれば、スタートパルス信号SPxが立ち上がったときに、トランジスタMzをONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKcが動作期間開始後に初めて立ち上がったときにクロック信号CKdが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
ただし、m=1〜4の場合は、(M1のゲートおよびドレインに接続する)セット出力端子STmにスタートパルス信号(SPX・SPx・SPY・SPy)が入力されるため、制御回路SCのかわりにトランジスタMzを含む調整回路ACを設け、Mzのゲートに接続する制御端子CTmを、低電源電位VSSを供給する配線Pに接続している。一方、m=8k+5、8k+6、8k+7、および8k+8(kは0以上)の単位回路UCmでは、入力端子CK1に入力されるクロック信号が、動作期間開始後に初めて立ち上がったときに、入力端子CK2に入力されるクロック信号がアクティブである(少なくとも非アクティブではない)ため、入力端子CK1に入力されるクロック信号が動作期間開始後に初めて立ち上がったときに、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作のおそれは少ない。そこで、制御回路SCのかわりにトランジスタMzを含む調整回路ACを設け、Mzのゲートに接続する制御端子CTmを、低電源電位VSSを供給する配線Pに接続している。このように、制御回路SCと同一構成の調整回路ACを設けることでトランジスタMzまわりの負荷を各段で揃えることができる。
第5段(第1中途段)の単位回路UC5(図60)の動作は以下のとおりである。第1段の単位回路UC1の出力端子OT1からパルスが出力されると、M1がONしてノードnA(図62ではnA5)が「High」になり、M6・M10がONする。一方、ノードnB(図62ではnB5)は「Low」になってM8はOFFする。この状態で、配線Bからのクロック信号CKBが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKBのパルス(幅4H)が出力端子OT5から出力される。クロック信号CKBが立ち下がるとノードnAの電位も降下し、続いて第11段の単位回路UC11の出力端子OT11からパルスが出力される(M9がONする)とノードnBが「High」でノードnAが「Low」になり(M10がOFF)、リセットが完了する。その後、最終段の単位回路UCnの出力端子OTnからのパルスが立ち下がると同時に初期化信号INTLが立ち上がってM2・3・12がONすると、ノードnAおよびノードnB並びに出力端子OT5が「Low」に充電される。
第9段(第2中途段)の単位回路UC9(図60)の動作は以下のとおりである。まず、スタートパルス信号SPXが立ち上がったときに、トランジスタMzをONし、ノードnA(図62ではnA9)を「Low」に充電する。これにより、動作期間開始後にクロック信号CKAが初めて立ち上がったときに、出力端子OT9からパルスがでてしまうといった誤動作は回避される。その後、第5段の単位回路UC5の出力端子OT5からパルスが出力されると、M1がONしてノードnAが「High」になり、M6・M10がONする。一方、ノードnBは「Low」になってM8はOFFする。この状態で、配線Aからのクロック信号CKAが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKAのパルス(幅4H)が出力端子OT9から出力される。クロック信号CKAが立ち下がるとノードnAの電位も降下し、続いて第15段の単位回路UC15の出力端子OT15からパルスが出力される(M9がONする)とノードnBが「High」でノードnAが「Low」になり(M10がOFF)、リセットが完了する。その後、初期化信号INTLが立ち上がってM2・3・12がONすると、ノードnAおよびノードnB並びに出力端子OT9が「Low」に充電される。
図59〜図61では、制御回路SCのMzのゲートを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続しているが、これに限定されない。図63および図63の各部の電位変動(信号波形)を示す図64のように、制御回路SCのMzのゲートを、配線(X・x)とは別の配線(W・w)に接続し、奇数段に接続される配線Wにスタートパルス信号SPXと同期する制御信号を供給し、偶数段に接続される配線wにスタートパルス信号SPxと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。
図59〜図61では、m=8k+1および8k+2並びに8k+3および8k+4(kは1以上)の単位回路UCmにのみ、制御回路SCを設けているがこれに限定されない。図65および図65の各部の電位変動(信号波形)を示す図66のように、m=5〜nの単位回路UCmすべてに、制御回路SCを設け、m=1〜4の単位回路UCmには調整回路ACを設けることもできる。こうすれば、各クロック信号が動作期間開始後に初めて立ち上がったときに起こり得る誤動作を全段について抑制することができる。この場合も、図67に示すように(なお、図67の各部の電位変動は図64のとおり)、制御回路SCのMzのゲートを、配線(X・x)とは別の配線(W・w)に接続し、奇数段に接続される配線Wにスタートパルス信号SPXと同期する制御信号を供給し、偶数段に接続される配線wにスタートパルス信号SPxと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減する効果も得られる。
図59〜図61では、初期化信号INTL・INTlを供給する配線(L・l)を設けているが、これに限定されない。配線(L・l)を設けずに(除去して)、図68(a)(b)に示すように、初期化端子LTmを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続し、配線(X・x)に、初期化用の2つのパルス(最終段の出力端子からのパルスが立ち下がると同時に立ち上がる、幅4Hのパルスと、これより1H遅れて立ち上がる同型のパルス)をのせることもできる。こうすれば信号入力用の配線の数を削減することができる。
〔実施例9〕
図59〜図61では、m=8k+1および8k+2並びに8k+3および8k+4(kは1以上)の単位回路UCm以外の段に調整回路ACを設けているがこれに限定されない。図69(a)(b)に示すように、i=8k+1および8k+2並びに8k+3および8k+4(kは1以上)の単位回路UCi段にはトランジスタMzを含む制御回路SCを設ける一方、j=1、2、8k+5、8k+6、8k+7、および8k+8(kは0以上)の単位回路UCj段には調整回路ACを設けない構成も可能である。この場合の第1および第2シフトレジスタの第1〜第n段(m=1〜n)の構成を図70〜図72に示しておく。なお、図70〜図72の各部の電位変動(信号波形)は図62のとおりである。実施例9では、各シフトレジスタ内のトランジスタの数が削減されるので、製造歩留まりが高められる。
図59〜図61では、m=8k+1および8k+2並びに8k+3および8k+4(kは1以上)の単位回路UCm以外の段に調整回路ACを設けているがこれに限定されない。図69(a)(b)に示すように、i=8k+1および8k+2並びに8k+3および8k+4(kは1以上)の単位回路UCi段にはトランジスタMzを含む制御回路SCを設ける一方、j=1、2、8k+5、8k+6、8k+7、および8k+8(kは0以上)の単位回路UCj段には調整回路ACを設けない構成も可能である。この場合の第1および第2シフトレジスタの第1〜第n段(m=1〜n)の構成を図70〜図72に示しておく。なお、図70〜図72の各部の電位変動(信号波形)は図62のとおりである。実施例9では、各シフトレジスタ内のトランジスタの数が削減されるので、製造歩留まりが高められる。
図70〜図72では、制御回路SCのMzのゲートを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続しているが、これに限定されない。図73に示すように、制御回路SCのMzのゲートを、配線(X・x)とは別の配線(W・w)に接続し、奇数段に接続される配線Wにスタートパルス信号SPXと同期する制御信号を供給し、偶数段に接続される配線wにスタートパルス信号SPxと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。
図58〜図61では、初期化信号INTL・INTlを供給する配線(L・l)を設けているが、これに限定されない。配線(L・l)を設けずに(除去して)、図74(a)〜(c)に示すように、初期化端子LTi・LTjを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続し、配線(X・x)に、初期化用の2つのパルス(最終段の出力端子からのパルスが立ち下がると同時に立ち上がる、幅4Hのパルスと、これより1H遅れて立ち上がる同型のパルス)をのせることもできる。こうすれば信号入力用の配線の数を削減することができる。
〔実施例10〕
実施例9においてトランジスタMzを除去し、そのかわりにM2を制御トランジスタとしてM2のゲートを制御端子CTmに接続する構成も可能である。すなわち、図75(a)(b)に示すように、i=8k+1および8k+2並びに8k+3および8k+4(kは1以上)の単位回路UCi段ではトランジスタM2を制御回路SCとし、M2のゲートを制御端子CTmに接続する一方、j=1、2、8k+5、8k+6、8k+7、および8k+8(kは0以上)の単位回路UCj段ではM2のゲートを初期化端子LTiに接続する。
実施例9においてトランジスタMzを除去し、そのかわりにM2を制御トランジスタとしてM2のゲートを制御端子CTmに接続する構成も可能である。すなわち、図75(a)(b)に示すように、i=8k+1および8k+2並びに8k+3および8k+4(kは1以上)の単位回路UCi段ではトランジスタM2を制御回路SCとし、M2のゲートを制御端子CTmに接続する一方、j=1、2、8k+5、8k+6、8k+7、および8k+8(kは0以上)の単位回路UCj段ではM2のゲートを初期化端子LTiに接続する。
実施例10にかかる第1および第2シフトレジスタの第1〜第n段(m=1〜n)の構成を図76に示しておく。なお、図76における、配線A〜D、配線a〜d、配線X・Y、配線x・y、配線L・lおよび配線Pと、単位回路UCm(m=1〜n)に含まれる、2つの入力端子CK1〜CK2、セット端子STm、リセット端子RTm、出力端子OTm、制御端子CTmおよび初期化端子LTmとの接続関係は、図40〜図43と同一である。また、図76の各部の電位変動(信号波形)は図62のとおりである。
この場合、m=8k+1(kは1以上)の単位回路UCmでは、入力端子CK1に入力されるクロック信号CKAが、動作期間開始後に初めて立ち上がったときに、入力端子CK2に入力されるクロック信号CKDが非アクティブ(ノードnBが「Low」でトランジスタM8がOFF)のままである。
発明者らはこの点に着目し、i=8k+1となる段(第2中途段)を構成する単位回路UCiでは、トランジスタM2のゲートに接続する制御端子CTiを、スタートパルス信号SPXを供給する配線Xに接続している(図75・図76参照)。こうすれば、スタートパルス信号SPXが立ち上がったとき(動作期間PTの開始時)に、トランジスタM2をONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKAが動作期間開始後に初めて立ち上がったときにクロック信号CKBが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
また、i=8k+2(kは1以上)の単位回路UCiでも、トランジスタM2のゲートに接続する制御端子CTiを、スタートパルス信号SPxを供給する配線xに接続している。こうすれば、スタートパルス信号SPxが立ち上がったときに、トランジスタM2をONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKaが動作期間開始後に初めて立ち上がったときにクロック信号CKbが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
また、i=8k+3(kは1以上)の単位回路UCiでも、トランジスタM2のゲートに接続する制御端子CTiを、スタートパルス信号SPXを供給する配線Xに接続している。こうすれば、スタートパルス信号SPXが立ち上がったときに、トランジスタM2をONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKCが動作期間開始後に初めて立ち上がったときにクロック信号CKDが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
また、i=8k+4(kは1以上)の単位回路UCiでも、トランジスタM2のゲートに接続する制御端子CTiを、スタートパルス信号SPxを供給する配線xに接続している。こうすれば、スタートパルス信号SPxが立ち上がったときに、トランジスタM2をONし、ノードnA(トランジスタM10のゲート)を「Low」に充電することができる。したがって、クロック信号CKcが動作期間開始後に初めて立ち上がったときにクロック信号CKdが非アクティブのままであっても、(トランジスタM10のゲート・ドレイン寄生容量PCに起因して)出力端子OTmからパルスがでてしまうといった誤動作は回避される。
第7段の単位回路UC7(図76)の動作は以下のとおりである。第3段の単位回路の出力端子からパルスが出力されると、M1がONしてノードnA(図62ではnA7)が「High」になり、M6・M10がONする。一方、ノードnB(図62ではnB7)は「Low」になってM8はOFFする。この状態で、配線Dからのクロック信号CKDが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKDのパルス(幅4H)が出力端子OT7から出力される。クロック信号CKDが立ち下がるとノードnAの電位も降下し、続いて第13段の単位回路UC13の出力端子OT13からパルスが出力される(M9がONする)とノードnBが「High」でノードnAが「Low」になり(M10がOFF)、リセットが完了する。その後、最終段の単位回路UCnの出力端子OTnからのパルスが立ち下がると同時に初期化信号INTLが立ち上がってM2・3・12がONすると、ノードnAおよびノードnB並びに出力端子OT7が「Low」に充電される。
第9段の単位回路UC9(図76)の動作は以下のとおりである。まず、スタートパルス信号SPXが立ち上がったときに、トランジスタM2をONし、ノードnA(図62ではnA9)を「Low」に充電する。これにより、動作期間開始後にクロック信号CKAが初めて立ち上がったときに、出力端子OT9からパルスがでてしまうといった誤動作は回避される。その後、第5段の単位回路UC5の出力端子OT5からパルスが出力されると、M1がONしてノードnAが「High」になり、M6・M10がONする。一方、ノードnB(図62ではnB9)は「Low」になってM8はOFFする。この状態で、配線Aからのクロック信号CKAが立ち上がるとノードnAの電位がさらに上昇してクロック信号CKAのパルス(幅4H)が出力端子OT9から出力される。クロック信号CKAが立ち下がるとノードnAの電位も降下し、続いて第15段の単位回路UC15の出力端子OT15からパルスが出力される(M9がONする)とノードnBが「High」でノードnAが「Low」になり(M10がOFF)、リセットが完了する。その後、初期化信号INTLが立ち上がってM3・12がONすると、ノードnBおよび出力端子OT9が「Low」に充電される。
図76では、制御回路SCのMzのゲートを、スタートパルス信号SPX・SPxを供給する配線(X・x)に接続しているが、これに限定されない。図77に示すように、制御回路SCのM2のゲートを、配線(X・x)とは別の配線(W・w)に接続し、奇数段に接続される配線Wにスタートパルス信号SPXと同期する制御信号を供給し、偶数段に接続される配線wにスタートパルス信号SPxと同期する制御信号を供給することもできる。こうすれば、スタートパルス信号の負荷を低減することができる。
〔実施例1−10について〕
図2のゲートドライバには、4相の(ゲート)スタートパルス信号SPX・SPY・SPx・SPyそれぞれを供給する配線(幹配線)X・Y・x・yと、上記実施例1−10の第1および第2シフトレジスタSR1・SR2が含まれるが、スタートパルス信号の負荷を低減するため、配線(幹配線)X・Y・x・yを第1および第2シフトレジスタSR1・SR2に重ならないように配置することが望ましい。例えば、図78(a)に示すように、液晶パネル上にゲートドライバをモノリシック形成する場合には、ガラス基板の短辺となる2つのエッジ(ガラス端面)の一方と第1シフトレジスタSR1との間に配線X・Yを形成し、上記2つのエッジの他方と第2シフトレジスタSR2との間に配線x・yを形成したり、図78(b)に示すように、表示部DAと第1シフトレジスタSR1との間に配線X・Yを形成(配線A−D・Lは上記2つのエッジの一方と第1シフトレジスタSR1との間に形成)し、表示部DAと第2シフトレジスタSR2との間に配線x・yを形成(配線a−d・lは上記2つのエッジの他方と第2シフトレジスタSR2との間に形成)したりする。なお、額縁スペースがとれない場合には、図78(c)に示すように、他の配線(例えば、配線L・l)それぞれを第1および第2シフトレジスタSR1・SR2に重ねて配置することもできる。
図2のゲートドライバには、4相の(ゲート)スタートパルス信号SPX・SPY・SPx・SPyそれぞれを供給する配線(幹配線)X・Y・x・yと、上記実施例1−10の第1および第2シフトレジスタSR1・SR2が含まれるが、スタートパルス信号の負荷を低減するため、配線(幹配線)X・Y・x・yを第1および第2シフトレジスタSR1・SR2に重ならないように配置することが望ましい。例えば、図78(a)に示すように、液晶パネル上にゲートドライバをモノリシック形成する場合には、ガラス基板の短辺となる2つのエッジ(ガラス端面)の一方と第1シフトレジスタSR1との間に配線X・Yを形成し、上記2つのエッジの他方と第2シフトレジスタSR2との間に配線x・yを形成したり、図78(b)に示すように、表示部DAと第1シフトレジスタSR1との間に配線X・Yを形成(配線A−D・Lは上記2つのエッジの一方と第1シフトレジスタSR1との間に形成)し、表示部DAと第2シフトレジスタSR2との間に配線x・yを形成(配線a−d・lは上記2つのエッジの他方と第2シフトレジスタSR2との間に形成)したりする。なお、額縁スペースがとれない場合には、図78(c)に示すように、他の配線(例えば、配線L・l)それぞれを第1および第2シフトレジスタSR1・SR2に重ねて配置することもできる。
また、配線(L・l)を設けず(除去し)、初期化端子LTmを、スタートパルス信号を供給する配線(X・x・Y・y)に接続する構成では、図79に示すように、配線(X・x・Y・y)にスタートパルス(動作期間開始直前に立ち上がるパルス)1個のみをのせる構成も可能である。
また、配線W/wを使用する構成において配線W/wにのせるパルスは、最も位相の進んだクロック信号(CKA)の最初のクロックよりも前に立てばよく、スタートパルスと時間的にずれていてもよい(図80参照)。
また、スタートパルス信号の負荷を低減する点に鑑み、制御回路SCに含まれる制御トランジスタを配線Xまたは配線xに接続する上記実施例においては、これら制御トランジスタを、配線X、配線x、配線Y、および配線yに選択的に接続する(2配線ではなく4配線に負荷を分担させる)ような構成も可能である。例えば、実施例1の図5を変形し、図81のように、単位回路UCn−5のM4のドレインおよびゲートを配線Yに接続し、単位回路UCn−4のM4のドレインおよびゲートを配線yに接続する。同様に、実施例2の図17を図82のように変形し、実施例3の図23を図83のように変形し、実施例4の図34を図84のように変形する。また、実施例6の図42を変形し、図85のように、単位回路UC11のM4のドレインおよびゲートを配線Yに接続し、単位回路UC11のM4のドレインおよびゲートを配線yに接続する。同様に、実施例7の図54を図86のように変形し、実施例8の図60を図87のように変形し、実施例9の図71を図88のように変形する。
上記実施例1−10の第1および第2シフトレジスタSR1・SR2の各トランジスタとして、半導体層に酸化物半導体、例えば、IGZO(InGaZnOx)を用いたTFT(薄膜トランジスタ)を用いてもよい。この場合、トランジスタM10のゲート・ドレイン間寄生容量PCによってトランジスタM10のゲート(ノードnA)の電位が突き上がりによって漏れ電流が発生し易いと考えられる(酸化物半導体を用いたTFTはON特性に優れるため)ので、上記各実施例のように動作期間開始時にノードnAを確実にVSS(Low)に充電する意義は大きいといえる。また、酸化物半導体を用いた液晶パネルでは消費電力低減のために垂直ブランキング期間(非動作期間を含む)を長くすることが多く、その間にノードnAが放電してしまうことも考えられるため、この点でも、動作期間開始時にノードnAを確実にVSSに充電する意義は大きいといえる。
もちろん、上記実施例1−10の第1および第2シフトレジスタSR1・SR2の各トランジスタとして、半導体層にアモルファスシリコンやポリシリコンを用いたTFT(薄膜トランジスタ)を用いてもよい。このようなTFTは、酸化物半導体を用いたTFTに比較してOFF時の漏れ電流が大きく、垂直ブランキング期間に(垂直ブランキング期間がたとえ長くなくとも)ノードnAが放電してしまうことが考えられること、また、アモルファスシリコンを用いた場合にはトランジスタM10の寄生容量が大きく、クロック立ち上がり時のドレインの突き上げによってM10に大きな漏れ電流が発生し易いことから、動作期間開始時にノードnAを確実にVSSに充電する意義は大きいといえる。
以上のように、本シフトレジスタは、初段、第1中途段、第2中途段、および末段を含み、第1および第2中途段それぞれに、第1入力端子と、第2入力端子と、出力トランジスタを介して第1入力端子に接続された出力端子と、第2入力端子および出力トランジスタに接続し、出力トランジスタの制御端子の電位を設定する設定回路とが設けられ、第1入力端子と第2入力端子とに別位相のクロック信号が入力され、第2中途段に、上記設定回路に接続し、制御信号が入力される制御回路が設けられ、初段に入力されるシフト開始信号がアクティブになってから末段の出力がアクティブから非アクティブになるまでの期間(あるいはシフト開始信号がアクティブになってから末段がリセットされるまでの期間)を動作期間として、第2中途段の第1入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第2中途段の第2入力端子に入力されるクロック信号が非アクティブである。
このように第2中途段に設定回路を設けることで、第2中途段の第1入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第2中途段の第2入力端子に入力されるクロック信号が非アクティブであっても、第2中途段の誤動作を防止することができる。
本シフトレジスタでは、第2中途段の第1入力端子に入力されるクロック信号および第2中途段の第2入力端子に入力されるクロック信号は、動作期間開始前に非アクティブに固定されている構成とすることもできる。
本シフトレジスタでは、第1中途段の第1入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第1中途段の第2入力端子に入力されるクロック信号が非アクティブではない構成とすることもできる。
本シフトレジスタでは、第1中途段には上記制御回路が設けられていない構成とすることもできる。
本シフトレジスタでは、第1中途段に、上記制御回路と同一構成を有し、制御信号のかわりに定電位信号が入力される調整回路が設けられた構成とすることもできる。
本シフトレジスタでは、上記第1中途段に、上記制御回路と同一構成を有し、初期化信号が入力される初期化回路が設けられた構成とすることもできる。
本シフトレジスタでは、上記制御信号は、初段に入力されるシフト開始信号である構成とすることもできる。
本シフトレジスタでは、上記設定回路に第1および第2設定トランジスタが含まれ、第2入力端子が第1設定トランジスタを介して第2設定トランジスタの制御端子に接続されるとともに、出力トランジスタの制御端子が、第2設定トランジスタを介して定電位源に接続され、第2入力端子に入力されるクロック信号がアクティブのときに、出力トランジスタがOFFする構成とすることもできる。
本シフトレジスタでは、上記制御回路に、第2設定トランジスタの制御端子に接続する制御トランジスタが含まれ、この制御トランジスタの制御端子に上記制御信号が入力される構成とすることもできる。
本シフトレジスタでは、上記制御回路に、出力トランジスタの制御端子に接続する制御トランジスタが含まれ、この制御トランジスタの制御端子に上記制御信号が入力される構成とすることもできる。
本シフトレジスタでは、出力トランジスタの半導体層に、酸化物半導体が用いられている構成とすることもできる。
本シフトレジスタでは、第3中途段をさらに含み、第3中途段に、第1入力端子と、第2入力端子と、出力トランジスタを介して第1入力端子に接続された出力端子と、第2入力端子および出力トランジスタに接続し、出力トランジスタの制御端子の電位を設定する設定回路とが設けられ、上記第1入力端子と第2入力端子とに別位相のクロック信号が入力され、第3中途段に、上記設定回路に接続し、制御信号が入力される制御回路が設けられ、第3中途段の第1入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第3中途段の第2入力端子に入力されるクロック信号が非アクティブであり、上記第2中途段の制御回路に入力される制御信号と第3中途段の制御回路に入力される制御信号とが、異なる配線から供給される構成とすることもできる。
本ドライバ回路は、上記シフトレジスタを備え、上記制御信号を伝達する制御配線と、第1入力端子に入力されるクロック信号を伝達する第1クロック配線と、第2入力端子に入力されるクロック信号を伝達する第2クロック配線とが設けられた構成である。
本ドライバ回路では、上記制御配線がシフトレジスタと重ならないように配されている構成とすることもできる。
本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
本発明の液晶表示装置は、例えば、各種液晶ディスプレイや液晶テレビに好適である。
LCD 液晶表示装置
SR1 第1シフトレジスタ
SR2 第2シフトレジスタ
GD ゲートドライバ
SD ソースドライバ
DCC 表示制御回路
GLm (m段に接続する)走査信号線
UCm 単位回路(m段)
CK1〜CK4 入力端子
STm セット端子(m段)
CTm 制御端子(m段)
RTm リセット端子(m段)
OTm 出力端子(m段)
M1〜M12 トランジスタ
SC 制御回路
AC 調整回路
A〜D クロック信号CKA〜CKDを供給する配線
a〜d クロック信号CKa〜CKdを供給する配線
X・Y スタートパルス信号SPX・SPY(制御信号)を供給する配線
x・y スタートパルス信号SPx・SPy(制御信号)を供給する配線
L・l 初期化信号INTL・INTlを供給する配線
P 電源電位(VSS)を供給する配線
W・w 制御信号を供給する配線
PT 動作期間
NT 非動作期間
SR1 第1シフトレジスタ
SR2 第2シフトレジスタ
GD ゲートドライバ
SD ソースドライバ
DCC 表示制御回路
GLm (m段に接続する)走査信号線
UCm 単位回路(m段)
CK1〜CK4 入力端子
STm セット端子(m段)
CTm 制御端子(m段)
RTm リセット端子(m段)
OTm 出力端子(m段)
M1〜M12 トランジスタ
SC 制御回路
AC 調整回路
A〜D クロック信号CKA〜CKDを供給する配線
a〜d クロック信号CKa〜CKdを供給する配線
X・Y スタートパルス信号SPX・SPY(制御信号)を供給する配線
x・y スタートパルス信号SPx・SPy(制御信号)を供給する配線
L・l 初期化信号INTL・INTlを供給する配線
P 電源電位(VSS)を供給する配線
W・w 制御信号を供給する配線
PT 動作期間
NT 非動作期間
Claims (15)
- 初段、第1中途段、第2中途段、および末段を含み、
第1および第2中途段それぞれに、クロック信号が入力される第1入力端子と、上記クロック信号と別位相のクロック信号が入力される第2入力端子と、出力トランジスタを介して第1入力端子に接続された出力端子と、第2入力端子および出力トランジスタに接続し、出力トランジスタの制御端子の電位を設定する設定回路とが設けられ、第1入力端子と第2入力端子とに別位相のクロック信号が入力され、
第2中途段に、上記設定回路に接続し、制御信号が入力される制御回路が設けられ、
初段に入力されるシフト開始信号がアクティブになってから末段の出力がアクティブから非アクティブになるまでの期間を動作期間として、
第2中途段の第1入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第2中途段の第2入力端子に入力されるクロック信号が非アクティブであるシフトレジスタ。 - 第2中途段の第1入力端子に入力されるクロック信号および第2中途段の第2入力端子に入力されるクロック信号は、動作期間開始前に非アクティブに固定されている請求項1記載のシフトレジスタ。
- 第1中途段の第1入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第1中途段の第2入力端子に入力されるクロック信号が非アクティブではない請求項1記載のシフトレジスタ。
- 第1中途段には上記制御回路が設けられていない請求項1記載のシフトレジスタ。
- 第1中途段に、上記制御回路と同一構成を有し、制御信号のかわりに定電位信号が入力される調整回路が設けられた請求項1記載のシフトレジスタ。
- 上記第1中途段に、上記制御回路と同一構成を有し、初期化信号が入力される初期化回路が設けられた請求項1記載のシフトレジスタ。
- 上記制御信号として上記シフト開始信号が用いられる請求項1記載のシフトレジスタ。
- 上記設定回路に第1および第2設定トランジスタが含まれ、
第2入力端子が第1設定トランジスタを介して第2設定トランジスタの制御端子に接続されるとともに、出力トランジスタの制御端子が、第2設定トランジスタを介して定電位源に接続され、
第2入力端子に入力されるクロック信号がアクティブのときに、出力トランジスタがOFFする請求項1記載のシフトレジスタ。 - 上記制御回路に、第2設定トランジスタの制御端子に接続する制御トランジスタが含まれ、この制御トランジスタの制御端子に上記制御信号が入力される請求項8記載のシフトレジスタ。
- 上記制御回路に、出力トランジスタの制御端子に接続する制御トランジスタが含まれ、この制御トランジスタの制御端子に上記制御信号が入力される請求項8記載のシフトレジスタ。
- 出力トランジスタの半導体層に、酸化物半導体が用いられている請求項1記載のシフトレジスタ。
- 第3中途段をさらに含み、
第3中途段に、第1入力端子と、第2入力端子と、出力トランジスタを介して第1入力端子に接続された出力端子と、第2入力端子および出力トランジスタに接続し、出力トランジスタの制御端子の電位を設定する設定回路とが設けられ、上記第1入力端子と第2入力端子とに別位相のクロック信号が入力され、第3中途段に、上記設定回路に接続し、制御信号が入力される制御回路が設けられ、第3中途段の第1入力端子に入力されるクロック信号が動作期間開始後に初めてアクティブ化したときに、第3中途段の第2入力端子に入力されるクロック信号が非アクティブであり、
上記第2中途段の制御回路に入力される制御信号と第3中途段の制御回路に入力される制御信号とが、異なる配線から供給される請求項1記載のシフトレジスタ。 - 請求項1〜12のいずれか1項に記載のシフトレジスタを備え、上記制御信号を伝達する制御配線と、第1入力端子に入力されるクロック信号を伝達する第1クロック配線と、第2入力端子に入力されるクロック信号を伝達する第2クロック配線とが設けられたドライバ回路。
- 上記制御配線がシフトレジスタと重ならないように配されている請求項13記載のドライバ回路。
- 請求項1〜12のいずれか1項に記載のシフトレジスタを備えた表示装置。
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