JP5811413B2 - Ｌｅｄ素子 - Google Patents
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Description
本発明はＬＥＤ素子に関し、特に窒化物半導体で構成された横型ＬＥＤ素子に関する。
従来、窒化物半導体を用いたＬＥＤ素子においては、主としてＧａＮが利用されている。この場合、格子整合の観点からサファイア基板上にエピタキシャル成長させて欠陥の少ないＧａＮ膜を形成することで、窒化物半導体からなるＬＥＤ素子を形成している。ここで、サファイア基板は絶縁材であることから、ＧａＮ系ＬＥＤ素子への給電には、ｐ層の一部を削ってｎ層を露出させ、ｐ層及びｎ層の各層に給電用電極を形成している。このように給電用の電極が同じ向きに配置されている構造のＬＥＤ素子を横型構造と呼び、例えば下記特許文献１にこのような技術が開示されている。
また、下記特許文献２には、Ｐ側電極としてＩＴＯなどの透明電極（透光性導電性層）を用いることで、光の取り出し効率を高めた構成が開示されている。
S.Fritze, et al., "High Si and Ge n-type doping of GaN doping - Limits and impact on stress", Applied Physics Letters 100, 122104, (2012)
図１１Ａは、上記特許文献２に開示されたＬＥＤ素子の模式的な断面図である。ＬＥＤ素子９０は、支持基板１１、アンドープ半導体層１３、ｎ型半導体層６１、発光層１７、ｐ型半導体層１９、第１電極６３、第２電極２３、給電端子２５、及び給電端子２７を備える。
そして、ｎ側電極として機能する第１電極６３が金属電極で構成され、ｐ側電極として機能する第２電極２３が透明電極で構成されている。ここで、ｎ型半導体層６１としてはｎ型のＧａＮ層が、ｐ型半導体層１９としてはｐ型のＧａＮ層が用いられている。ｎ型半導体層６１、発光層１７、及びｐ型半導体層１９によってＬＥＤ層５０が構成されている。また、支持基板１１としてはサファイア基板が、アンドープ半導体層１３としてはアンドープのＧａＮ層が用いられている。
以下では、説明の都合上、ｎ型半導体層６１を「ｎ型ＧａＮ層６１」、第１電極６３を「金属電極６３」、第２電極２３を「透明電極２３」と称する。
給電端子２５と給電端子２７の間に電圧が印加されると、給電端子２７から、透明電極２３、ｐ型半導体層１９、発光層１７、ｎ型ＧａＮ層６１、金属電極６３をこの順に介して給電端子２５に向かう電流が流れる。このとき、発光層１７を電流が流れることで当該発光層１７の領域が発光する。この光は、透明電極２３を透過して紙面上の上方（矢印ｄ１方向）へと取り出される。
ところで、発光層１７で生じた光は上方に向かうものだけでなく、その一部は下方すなわち支持基板１１側に向かって放射される。光の取り出し効率を高めるために、支持基板１１の底面に反射電極１４を設け、当該反射電極１４にて上方に向かって反射させることが考えられる（図１１Ｂ参照）。
反射電極１４で反射された光のうち、透明電極２３側に向かって進行したものは、そのままこの透明電極２３を透過して外部に取り出される。しかし、反射電極１４で反射された光のうちの一部は、金属電極６３に向かって進行する。しかし、金属電極６３は透光性を有しないので、この方向に向かって進行してきた光は金属電極６３にて吸収されてしまい、外部に効率的に取り出すことができない。
ここで、ｎ側電極として、金属電極６３に代えて透明電極を形成することができれば、このｎ側電極に向かう反射電極１４からの反射光についても外部に取り出すことができるようになるため、光取り出し効率を向上させるという意味において効果的である。しかし、後述する理由により、図１１Ｂに示す構成において、金属電極６３を単に透明電極に置き換えることができないという課題がある。
透明電極は金属よりも比抵抗が大きく、透明電極とｎ型ＧａＮ層６１との界面でオーミック接続が取りにくい。この結果、ｎ型ＧａＮ層６１とｎ側電極としての透明電極の間に大きな抵抗が生じ、発光層に対して発光に必要な電流を流すためにｐ側電極とｎ側電極との間に大きな電圧を印加させる必要が生じる。
必要な印加電圧を抑制しつつ、発光層に対して必要な電流を流すためには、ｐ側電極とｎ側電極の間の抵抗値をできるだけ小さくすることが好ましい。そこで、ｎ側電極に透明電極を採用しながらも、ｎ型ＧａＮ層６１とｎ側電極の間の抵抗値をできるだけ小さくするためには、ｎ型ＧａＮ層６１のｎ型不純物のドープ量をできるだけ多くすることでｎ型ＧａＮ層６１とｎ側電極の間のオーミック接続を実現させる方法が考えられる。
ところで、ＬＥＤ層５０を構成する半導体層のうち、ｎ型半導体層を構成するｎ型ＧａＮ層６１においては、そのドープ量を１×１０１９／ｃｍ３以上にすると、原子結合の状態が悪化するなどの原因により、膜荒れが発生してしまうという現象が知られている（例えば上記非特許文献１参照）。このような現象が生じてしまうと、低抵抗のｎ層が形成されず、結果的に発光効率が低下してしまう。
上記特許文献３では、この課題を克服すべく、高濃度のｎ層と低濃度のｎ層を交互に順次積層させる構成としている。同文献によれば、このような構成としたことで、高濃度層に形成された表面の荒れが低濃度層によって埋められるため、良質なｎ層が形成されるとされている。
しかし、特許文献３に記載の方法を採用した場合、ｎ層として高濃度層と低濃度層を順次交互に複数組積層させる必要があるため、プロセスが複雑化してしまうという別の問題が発生する。
本発明は上記の課題に鑑み、低い動作電圧でも、高い光の取り出し効率が実現され、且つ簡易なプロセスにて製造することが可能なＬＥＤ素子を実現することを目的とする。
本発明のＬＥＤ素子は、
ｎ型窒化物半導体で構成される第１半導体層と、
前記第１半導体層の一部上面に底面を接触して形成された、窒化物半導体で構成される発光層と、
前記発光層の上層に形成された、ｐ型窒化物半導体で構成される第２半導体層と、
前記第１半導体層の一部上面に底面を接触して形成された、透明電極で構成される第１電極と、
前記第２半導体層の上層に形成された第２電極を有し、
前記第１半導体層は、少なくとも前記第１電極と接触する領域が、ＡｌｎＧａ１−ｎＮ（０＜ｎ≦１）で構成され、ｎ型不純物濃度が１×１０１９／ｃｍ３より大きいことを特徴とする。
ｎ型窒化物半導体で構成される第１半導体層と、
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前記第１半導体層は、少なくとも前記第１電極と接触する領域が、ＡｌｎＧａ１−ｎＮ（０＜ｎ≦１）で構成され、ｎ型不純物濃度が１×１０１９／ｃｍ３より大きいことを特徴とする。
本発明者の鋭意研究により、ｎ型の第１半導体層をＧａＮではなくＡｌｎＧａ１−ｎＮ（０＜ｎ≦１）で構成したときには、不純物濃度を１×１０１９／ｃｍ３より大きくしても膜荒れの問題が生じないことが確認できた。この結果、ｎ層の抵抗値を低下させることが可能となるため、この上層に透明電極を形成しても、ｎ層と透明電極の間のオーミック接続が実現される。
よって、透明電極を第１半導体層の上層に形成することが可能となる。これにより、発光層から放射した光のうち、ｎ層側に向かう光についても透明電極を介して取り出すことが可能となるので、光取り出し効率を向上させることができる。
更に、この構成によれば、第１半導体層として単に不純物濃度を１×１０１９／ｃｍ３より大きいＡｌｎＧａ１−ｎＮ（０＜ｎ≦１）を形成するだけでよく、低濃度層と高濃度層を複数組交互に積層させる必要がない。よって、複雑な製造プロセスを必要とせず、簡易なプロセスにてＬＥＤ素子を製造することが可能である。
なお、上記透明電極としては、例えばＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、Ｉｎ２Ｏ３、ＳｎＯ２などを利用することができる。
ここで、前記第２電極を、前記第２半導体層の上層に形成された透明電極で構成するものとしても構わない。
これにより、ｎ層側とｐ層側の双方に透明電極が形成されるため、光の取り出し効率を更に高めることが可能となる。
また、上記構成において、前記第１電極と前記第１半導体層の接触領域の面積をＳ１、前記第２電極と前記第２半導体層の接触領域の面積をＳ２としたときに、
０．２≦ Ｓ１／（Ｓ１＋Ｓ２） ≦０．３
が成立するように形成するのが好ましい。
０．２≦ Ｓ１／（Ｓ１＋Ｓ２） ≦０．３
が成立するように形成するのが好ましい。
抵抗値は電極面積に反比例する。このため、ｎ側電極である第１電極の比率が低過ぎると、第１半導体層を高濃度ドープ層として実現していても、第１半導体層と第１電極の接触抵抗がやはり大きくなってしまう。従って、この接触抵抗を小さくするためには、第１電極の電極面積を大きくするのが好ましい。
しかし、ＬＥＤ素子のチップ上において、第１電極の電極面積を大きくし過ぎると、今度は第２電極の占有可能領域が低下し、その電極面積が小さくなってしまう。ｐ型の第２半導体層は、ｎ型の第１半導体層よりも抵抗が高いため、第２電極の面積が小さくなることは、第２電極と第２半導体層の接触抵抗を高める要因となる。
よって、なるべく低い印加電圧で高い光出力を得るためには、第１電極と第２電極の面積比に関して好ましい範囲が存在することが分かる。本発明者の鋭意研究により、面積比を上記の範囲内としたとき、高い効果を確認することができた。
また、上記の構成に加えて、前記発光層と前記第１電極は、相互に水平方向に離間を有した状態で前記第２半導体層の上層に形成されるものとしても構わない。
これにより、第１電極と第２電極の間にリーク電流が発生するのが抑制される。
本発明によれば、低い動作電圧でも、高い光の取り出し効率が実現され、且つ簡易なプロセスにて製造することが可能なＬＥＤ素子が実現できる。
本発明のＬＥＤ素子につき、図面を参照して説明する。なお、各図において図面の寸法比と実際の寸法比は必ずしも一致しない。
［構造］
本発明のＬＥＤ素子１の構造につき、図１を参照して説明する。図１はＬＥＤ素子１の概略断面図である。なお、図１１Ａや図１１Ｂと同一の構成要素については、同一の符号を付している。
本発明のＬＥＤ素子１の構造につき、図１を参照して説明する。図１はＬＥＤ素子１の概略断面図である。なお、図１１Ａや図１１Ｂと同一の構成要素については、同一の符号を付している。
ＬＥＤ素子１は、支持基板１１、アンドープ層１３、反射電極１４、ＬＥＤ層２０、第１電極２１、第２電極２３、給電端子２５、給電端子２７を備える。また、ＬＥＤ層２０は、ｎ型半導体層１５（「第１半導体層」に対応）、発光層１７、及びｐ型半導体層１９（「第２半導体層」に対応）が下からこの順に積層されて形成されている。第１電極２１はｎ型半導体層１５の一部上面に底面を接触して形成されており、第２電極２３はｐ型半導体層１９の上層に形成されている。
（支持基板１１）
支持基板１１は、サファイア基板で構成される。なお、サファイアの他、Ｓｉ、ＳｉＣ、ＧａＮ、ＹＡＧなどで構成しても構わない。
支持基板１１は、サファイア基板で構成される。なお、サファイアの他、Ｓｉ、ＳｉＣ、ＧａＮ、ＹＡＧなどで構成しても構わない。
（反射電極１４）
反射電極１４は、例えばＡｇ系の金属（ＮｉとＡｇの合金）、Ａｌ、Ｒｈなどで構成される。本ＬＥＤ素子１は、発光層１７から放射された光を、図１の紙面上方（矢印ｄ１方向）に取り出すことを想定しており、反射電極１４は、発光層１７から下向きに放射された光を上向きに反射させることで発光効率を高める機能を果たしている。なお、後述するように、ＬＥＤ素子１は、図１１Ａに示す従来のＬＥＤ素子９０と異なり、ｎ側電極を構成する第１電極２１についても透明電極で構成しているため、第１電極２１からｄ１方向に光を取り出すことが可能な構成である。
反射電極１４は、例えばＡｇ系の金属（ＮｉとＡｇの合金）、Ａｌ、Ｒｈなどで構成される。本ＬＥＤ素子１は、発光層１７から放射された光を、図１の紙面上方（矢印ｄ１方向）に取り出すことを想定しており、反射電極１４は、発光層１７から下向きに放射された光を上向きに反射させることで発光効率を高める機能を果たしている。なお、後述するように、ＬＥＤ素子１は、図１１Ａに示す従来のＬＥＤ素子９０と異なり、ｎ側電極を構成する第１電極２１についても透明電極で構成しているため、第１電極２１からｄ１方向に光を取り出すことが可能な構成である。
（アンドープ層１３）
アンドープ層１３は、ＧａＮにて形成される。より具体的には、ＧａＮよりなる低温バッファ層と、その上層にＧａＮよりなる下地層によって形成される。
アンドープ層１３は、ＧａＮにて形成される。より具体的には、ＧａＮよりなる低温バッファ層と、その上層にＧａＮよりなる下地層によって形成される。
（第１電極２１）
ＬＥＤ素子１が備える第１電極２１は、例えばＩＴＯ、ＩＺＯ、Ｉｎ２Ｏ３、ＳｎＯ２、ＩＧＺＯ（InGaZnOx）などの透光性導電材料で形成されており、透明電極を構成する。以下では、第１電極２１を「透明電極２１」と称する。
ＬＥＤ素子１が備える第１電極２１は、例えばＩＴＯ、ＩＺＯ、Ｉｎ２Ｏ３、ＳｎＯ２、ＩＧＺＯ（InGaZnOx）などの透光性導電材料で形成されており、透明電極を構成する。以下では、第１電極２１を「透明電極２１」と称する。
なお、実験データを参照して後述されるように、本構成においては、ｎ型半導体層１５と透明電極２１の界面においてオーミック接続が形成されており、ｎ型半導体層１５と透明電極２１の間の低抵抗化が実現されている。
（第２電極２３）
本実施形態におけるＬＥＤ素子１では、第２電極２３も第１電極２１と同様に透明電極を構成する。すなわち、第２電極２３も、例えばＩＴＯ、ＩＺＯ、Ｉｎ２Ｏ３、ＳｎＯ２、ＩＧＺＯ（InGaZnOx）などの透光性導電材料で形成される。以下では、第２電極２３を「透明電極２３」と称する。プロセスの簡素化のためには、透明電極２１と透明電極２３を同一の材料で形成するのが好ましい。
本実施形態におけるＬＥＤ素子１では、第２電極２３も第１電極２１と同様に透明電極を構成する。すなわち、第２電極２３も、例えばＩＴＯ、ＩＺＯ、Ｉｎ２Ｏ３、ＳｎＯ２、ＩＧＺＯ（InGaZnOx）などの透光性導電材料で形成される。以下では、第２電極２３を「透明電極２３」と称する。プロセスの簡素化のためには、透明電極２１と透明電極２３を同一の材料で形成するのが好ましい。
なお、図１に示すように、透明電極２１と透明電極２３は、水平方向に離間５を有して配置されている。これにより、透明電極２３と透明電極２１の間で水平方向にリーク電流が流れるのを抑制する効果が得られる。なお、透明電極２３はｐ型半導体層１９の上層に形成され、ｐ型半導体層１９は発光層１７の上層に形成され、発光層１７は、透明電極２１と同様にｎ型半導体層１５の上層に形成されている。このため、図１に示すように、発光層１７と透明電極２１が、相互に水平方向に離間５を有した状態でｎ型半導体層１５の上層に形成される構成となっている。
（給電端子２５，２７）
給電端子２５は透明電極２１の上層に、給電端子２７は透明電極２３の上層にそれぞれ形成され、例えばＣｒ−Ａｕで構成される。これらの給電端子２５，２７には、例えばＡｕ、Ｃｕなどで構成されるワイヤが連絡されており（不図示）、このワイヤの他方は、ＬＥＤ素子１が配置されている基板の給電パターンなどに接続される（不図示）。
給電端子２５は透明電極２１の上層に、給電端子２７は透明電極２３の上層にそれぞれ形成され、例えばＣｒ−Ａｕで構成される。これらの給電端子２５，２７には、例えばＡｕ、Ｃｕなどで構成されるワイヤが連絡されており（不図示）、このワイヤの他方は、ＬＥＤ素子１が配置されている基板の給電パターンなどに接続される（不図示）。
（ＬＥＤ層２０）
上述したように、ＬＥＤ層２０は、ｎ型半導体層１５、発光層１７、及びｐ型半導体層１９が下からこの順に積層されて形成される。
上述したように、ＬＥＤ層２０は、ｎ型半導体層１５、発光層１７、及びｐ型半導体層１９が下からこの順に積層されて形成される。
ｎ型半導体層１５は、アンドープ層１３に接触する領域にＧａＮで構成される層（保護層）を含み、少なくとも透明電極２１に接触する領域にＡｌｎＧａ１−ｎＮ（０＜ｎ≦１）で構成される層（電子供給層）を含む多層構造である。少なくとも保護層には、Ｓｉ、Ｇｅ、Ｓ、Ｓｅ、Ｓｎ、Ｔｅなどのｎ型不純物がドープされており、特にＳｉがドープされているのが好ましい。
また、透明電極２１に接触する領域のｎ型半導体層１５は、ｎ型不純物濃度が１×１０１９／ｃｍ３より大きく、好ましくは３×１０１９／ｃｍ３以上となるように不純物がドープされている。なお、実験によって得られた写真（図２）に基づいて後述されるように、本構成においては、ｎ型半導体層１５のｎ型不純物濃度を１×１０１９／ｃｍ３より大きい値（例えば５×１０１９／ｃｍ３）としても、当該ｎ型半導体層１５に膜荒れは生じない。
発光層１７は、例えばＧａＩｎＮからなる井戸層とＡｌＧａＮからなる障壁層が繰り返されてなる多重量子井戸構造を有する半導体層で形成される。これらの層はノンドープでもｐ型又はｎ型にドープされていても構わない。
ｐ型半導体層１９は、例えばＧａＮで構成され、Ｍｇ、Ｂｅ、Ｚｎ、Ｃなどのｐ型不純物がドープされている。なお、透明電極２３に接触する領域のｐ型半導体層１９は、ｐ型不純物濃度が３×１０１９／ｃｍ３より大きく、好ましくは５×１０１９／ｃｍ３以上となるように不純物がドープされている。なお、Ｓｉをドープするｎ型半導体の場合とは異なり、例えばＭｇをドープする場合には、１×１０１９／ｃｍ３以上のドープ量としても上述した膜荒れの問題は生じない。
なお、ｐ型半導体層１９としては、ＧａＮの他、ＡｌＧａＮで構成しても構わない。
（その他）
図示していないが、ＬＥＤ層２０、透明電極２１、透明電極２３の側面及び上面に保護膜としての絶縁層を形成しても構わない。なお、この保護膜としての絶縁層は、透光性を有する材料（例えばＳｉＯ２など）で構成するのが好ましい。
図示していないが、ＬＥＤ層２０、透明電極２１、透明電極２３の側面及び上面に保護膜としての絶縁層を形成しても構わない。なお、この保護膜としての絶縁層は、透光性を有する材料（例えばＳｉＯ２など）で構成するのが好ましい。
［膜荒れの有無の検証］
次に、ＬＥＤ素子１のように、ｎ型半導体層１５をＡｌｎＧａ１−ｎＮ（０＜ｎ≦１）で構成することで、不純物濃度を１×１０１９／ｃｍ３より大きくしても膜荒れが発生しないことにつき、図２Ａ及び図２Ｂの実験データを参照して説明する。なお、以下では、ＡｌｎＧａ１−ｎＮ（０＜ｎ≦１）をＡｌｎＧａ１−ｎＮと略記する。
次に、ＬＥＤ素子１のように、ｎ型半導体層１５をＡｌｎＧａ１−ｎＮ（０＜ｎ≦１）で構成することで、不純物濃度を１×１０１９／ｃｍ３より大きくしても膜荒れが発生しないことにつき、図２Ａ及び図２Ｂの実験データを参照して説明する。なお、以下では、ＡｌｎＧａ１−ｎＮ（０＜ｎ≦１）をＡｌｎＧａ１−ｎＮと略記する。
図２Ａは、ｎ型不純物濃度を５×１０１９／ｃｍ３としたときのＡｌＧａＮの層表面の写真である。また、図２Ｂは、ｎ型不純物濃度を１．５×１０１９／ｃｍ３としたときのＧａＮの層表面の写真である。なお、図２Ａは、ＡＦＭ（Atomic Force Microscopy：原子間力顕微鏡）で撮影されたものであり、図２Ｂは、ＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）で撮影されたものである。
図２Ｂに示すように、ｎ型半導体層をＧａＮで構成した場合、ｎ型不純物濃度を１．５×１０１９／ｃｍ３とすると、表面に荒れが生じていることが分かる。なお、不純物濃度を１．３×１０１９／ｃｍ３、２×１０１９／ｃｍ３としても同様に表面の荒れが確認できた。これより、ＧａＮにおいては、非特許文献１に記載のように、１×１０１９／ｃｍ３より大きくすると層表面に荒れが生じてしまうことが分かる。
これに対し、図２Ａによれば、ｎ型半導体層をＡｌＧａＮで構成すると、ｎ型不純物濃度を５×１０１９／ｃｍ３としてもステップ状の表面（原子ステップ）が確認されており、層表面に荒れが生じていないことが分かる。なお、構成材料として、ＡｌとＧａの成分比率を変化させても（ＡｌｎＧａ１−ｎＮ）、同様に層表面に荒れが生じないことが確認された。また、ｎ型半導体層をＧａＮで構成し、ｎ型不純物濃度を０．５×１０１９／ｃｍ３、つまりｎ型不純物濃度を１×１０１９／ｃｍ３以下とした場合でも、図２Ａと同様の写真が得られた。
以上によれば、ｎ型半導体層をＡｌｎＧａ１−ｎＮで構成することで、ｎ型不純物濃度を１×１０１９／ｃｍ３より大きくしても、膜荒れの問題が生じないことが分かる。
［オーミック接続の検証］
次に、ｎ型半導体層１５のうち、少なくとも透明電極２１と接触する領域を不純物濃度が１×１０１９／ｃｍ３より大きいＡｌｎＧａ１−ｎＮで構成することで、ｎ型半導体層１５と透明電極２１の間にオーミック接続が形成されることにつき、データを参照して説明する。
次に、ｎ型半導体層１５のうち、少なくとも透明電極２１と接触する領域を不純物濃度が１×１０１９／ｃｍ３より大きいＡｌｎＧａ１−ｎＮで構成することで、ｎ型半導体層１５と透明電極２１の間にオーミック接続が形成されることにつき、データを参照して説明する。
図３Ａ〜図３Ｃは、オーミック接続検証のために形成した素子の例である。なお、これらの素子は、あくまで半導体層と透明電極の間のオーミック接続検証のための素子であるため、ＬＥＤ素子１とは異なり、検証に必要な範囲で素子を構成した。また、図３Ａ〜図３Ｃでは、透明電極２１及２３としてＩＴＯを採用した。
（実施例）
図３Ａに示す検証用素子２Ａは、ＬＥＤ素子１と同様に、支持基板１１上に、アンドープ層１３を介してｎ型半導体層１５を形成し、その上層に透明電極２１を２箇所形成している。ｎ型半導体層１５は、透明電極２１と接触する領域を含む最上部の位置に、不純物濃度が３×１０１９／ｃｍ３のＡｌｎＧａ１−ｎＮで構成される高濃度層１５Ａを有している。
図３Ａに示す検証用素子２Ａは、ＬＥＤ素子１と同様に、支持基板１１上に、アンドープ層１３を介してｎ型半導体層１５を形成し、その上層に透明電極２１を２箇所形成している。ｎ型半導体層１５は、透明電極２１と接触する領域を含む最上部の位置に、不純物濃度が３×１０１９／ｃｍ３のＡｌｎＧａ１−ｎＮで構成される高濃度層１５Ａを有している。
（比較例）
図３Ｂに示す検証用素子２Ｂは、検証用素子２Ａに対して、ＡｌｎＧａ１−ｎＮで構成されるｎ型半導体層１５に代えて、ＧａＮで構成されるｎ型半導体層６１を形成したものである。このｎ型半導体層６１は、透明電極２１と接触する領域を含む最上部の位置に、不純物濃度が１×１０１９／ｃｍ３（膜荒れが生じない上限値）のＧａＮで構成される層６１Ａを有している。
図３Ｂに示す検証用素子２Ｂは、検証用素子２Ａに対して、ＡｌｎＧａ１−ｎＮで構成されるｎ型半導体層１５に代えて、ＧａＮで構成されるｎ型半導体層６１を形成したものである。このｎ型半導体層６１は、透明電極２１と接触する領域を含む最上部の位置に、不純物濃度が１×１０１９／ｃｍ３（膜荒れが生じない上限値）のＧａＮで構成される層６１Ａを有している。
（参考例）
図３Ｃに示す検証用素子２Ｃは、ｐ側電極を構成する透明電極２３とｐ型半導体層１９の界面でのオーミック接続を検証するためのものである。具体的には、支持基板１１上に、アンドープ層１３を介してｐ型半導体層１９を形成し、その上層に透明電極２３を２箇所形成している。ｐ型半導体層１９は、透明電極２３と接触する領域を含む最上部の位置に、不純物濃度が８×１０１９／ｃｍ３のＧａＮで構成される高濃度層１９Ａを有している。
図３Ｃに示す検証用素子２Ｃは、ｐ側電極を構成する透明電極２３とｐ型半導体層１９の界面でのオーミック接続を検証するためのものである。具体的には、支持基板１１上に、アンドープ層１３を介してｐ型半導体層１９を形成し、その上層に透明電極２３を２箇所形成している。ｐ型半導体層１９は、透明電極２３と接触する領域を含む最上部の位置に、不純物濃度が８×１０１９／ｃｍ３のＧａＮで構成される高濃度層１９Ａを有している。
図４Ａ及び図４Ｂは、各検証用素子２Ａ、２Ｂに対して、ｎ型半導体層とその上層に積層された透明電極２１の間におけるＩ−Ｖ特性を測定したグラフである。具体的には、離間して形成された２つの透明電極２１の間に電圧Ｖを印加し、このＶの値とｎ型半導体層（１５、６１）を介して流れる電流量Ｉの値の関係をグラフ化したものである。より詳細には、このグラフは、両者に印加する電圧を、０Ｖを基準として０から負電圧、また０から正電圧へと徐々に変化させて、印加電圧毎に電流Ｉを測定し、印加電圧と電流との関係をグラフ化したものである。
また、図４Ｃは、検証用素子２Ｃに対して、ｐ型半導体層１９とその上層に積層された透明電極２３の間におけるＩ−Ｖ特性を測定したグラフである。測定方法は、検証用素子２Ａや２Ｂと同様である。
図４Ａは検証用素子２Ａ（実施例）、図４Ｂは検証用素子２Ｂ（比較例）、図４Ｃは検証用素子２Ｃ（参考例）にそれぞれ対応している。なお、図４Ａでは、オーミック接続の形成を確認するための比較として、透明電極２１に代えて通常の金属電極材料（Ｔｉ／Ａｌ／Ｔｉ／Ａｕ）を形成した場合のＩ−Ｖ特性を併せて図示している。
図４Ａによれば、ｎ型半導体層１５の透明電極２１と接触する領域を、不純物濃度が３×１０１９／ｃｍ３のＡｌｎＧａ１−ｎＮで構成した場合、その上層にＩＴＯからなる透明電極２１を形成しても、金属電極（Ｔｉ／Ａｌ／Ｔｉ／Ａｕ）が形成されているのと同様にほぼ直線状のＩ−Ｖ特性を示すことが分かる。また、ＩＴＯのアニール温度が３００℃の場合も４００℃の場合も、その特性にほとんど変化は見られない。つまり、透明電極２１と接触する領域のｎ型半導体層１５を、不純物濃度が３×１０１９／ｃｍ３のＡｌｎＧａ１−ｎＮで構成することで、上層に金属電極が形成されている場合と同様のオーミック接続が実現できていることが分かる。
これに対し、図４Ｂのように、透明電極２１と接触する領域のｎ型半導体層６１を、不純物濃度が１×１０１９／ｃｍ３のＧａＮで構成した場合、０Ｖ近傍の領域におけるＩ−Ｖ特性曲線の傾きは、０Ｖから離れた負電圧及び正電圧領域のＩ−Ｖ特性曲線の傾きよりも緩やかである。このことは、絶対値の大きな電圧を印加すると電流が流れやすいが、０Ｖに近い絶対値の小さな電圧を印加すると電流が流れにくいことを示しており、ショットキー接続が形成されていることを示唆するものである。
ＩＴＯのアニール温度を上昇させることで、ＩＴＯのキャリア濃度を高めることが可能である。しかし、図４Ｂによれば、ＩＴＯのアニール温度を６００℃まで高めても、依然としてショットキー接続が形成されており、オーミック接続は実現できていない。つまり、ｎ型半導体層１５の透明電極２１と接触する領域を、不純物濃度が１×１０１９／ｃｍ３のＧａＮで構成した場合に、ｎ型半導体層１５と透明電極２１の間でのオーミック接続を実現することができないと結論付けられる。
また、図４Ｃによれば、ｐ型半導体層１９の透明電極２３と接触する領域を不純物濃度が８×１０１９／ｃｍ３のＧａＮで構成した場合、アニール温度が６００℃や８００℃の場合には、ほぼ直線状のＩ−Ｖ特性を示しており、オーミック接続が実現できていることが分かる。なお、アニール温度が４００℃の場合には、０Ｖ近傍の領域におけるＩ−Ｖ特性曲線の傾きは、０Ｖから離れた負電圧及び正電圧領域のＩ−Ｖ特性曲線の傾きよりもほんの少し緩やかであり、オーミック性に少し歪みが生じている。
つまり、図４Ｃによれば、ｐ型半導体層１９の透明電極２３と接触する領域を不純物濃度が８×１０１９／ｃｍ３のＧａＮで構成することで、やはりオーミック接続が実現できていることが分かる。なお、ｐ型半導体層１９の場合、ｎ型半導体層１５とは異なり、ドープする材料がＳｉではなくＭｇなどのｐ型不純物であるため、不純物濃度が８×１０１９／ｃｍ３程度になるようにドープしても、膜荒れの問題が生じないことは上述した通りである。
図５は、実施例、比較例及び従来例におけるＩ−Ｖ特性を対比したグラフである。実施例は図１に示すＬＥＤ素子１、従来例は図１１Ｂに示すＬＥＤ素子９０の構成に対し、それぞれ給電端子２５及び２７間に流れる電流と電圧の関係をグラフ化したものである。また、比較例は、図１１Ｂに示すＬＥＤ素子９０の構成において、金属電極６３に代えて透明電極２１を用いた構成に対して、同様に電流と電圧の関係をグラフ化したものである。
図５によれば、実施例に対応するＬＥＤ素子１は、金属電極を用いた従来例と同等のＩ−Ｖ特性が実現できており、低電圧で十分な電流を流すことができることが分かる。これに対し、比較例では、同等の電流を流すために高い電圧を印加する必要があり、発光効率が低下することが分かる。
以上を鑑みれば、ｎ型半導体層１５の構成材料をＧａＮとした場合、膜荒れの問題が生じない範囲内で最大の不純物濃度である１×１０１９／ｃｍ３としても、透明電極２１との間ではオーミック接続が実現されないことが分かる。この場合、透明電極２１とｎ型半導体層１５の間の抵抗値が高くなってしまい、発光に必要な電流を流すために必要な電圧が高くなってしまう。
ＬＥＤ素子１のように、ｎ型半導体層１５としてＡｌｎＧａ１−ｎＮを用いることで、膜荒れを生じさせずに１×１０１９／ｃｍ３を超える高濃度層１５Ａが実現できる。そして、このような高濃度層１５Ａと透明電極２１を接触させることにより、ｎ型半導体層１５と透明電極２１の間のオーミック接続が実現される。よって、ｎ側電極としての透明電極２１をｎ型半導体層１５の上面に形成しても、低い印加電圧で発光層に十分な電流を流すことができる。そして、透明電極２１で形成したことにより、この透明電極２１側に進行してきた光を外部に取り出すことができるので、光の取り出し効率が向上する。
更に、ＬＥＤ素子１のように、ｐ側電極としての透明電極２３を形成することで、この透明電極２３に向かって進行してきた光についても、外部に取り出すことができるため、光の取り出し効率を大きく向上させることができる。なお、透明電極２３とｐ側半導体層１９の界面のオーミック接続も実現されているため、ｐ側半導体層１９の上面に透明電極２３を形成しても、低い印加電圧で発光層に十分な電流を流すことができる。
［透光性の検証］
次に、透明電極２１の透光性について検証する。図６Ａ及び図６Ｂは検証方法を説明するための概念図、図６Ｃは検証結果を示すグラフである。なお、透明電極２３についても同様の説明が可能である。
次に、透明電極２１の透光性について検証する。図６Ａ及び図６Ｂは検証方法を説明するための概念図、図６Ｃは検証結果を示すグラフである。なお、透明電極２３についても同様の説明が可能である。
図６Ａに示すように、サファイアからなる支持基板１１の裏面から光を照射し、表面における光量Ｘを測定する。同様に、図６Ｂに示すように、支持基板１１上に透明電極２１を形成した素子において、支持基板１１の裏面から光を照射し、表面（透明電極２１側）における光量Ｙを測定する。このような測定を、光の波長を変化させながら行い、波長毎に透過率τ＝Ｙ／Ｘを算定してグラフ化したものが図６Ｃである。なお、光量の測定は、紫外可視光分光光度計を用いて行った。
図６Ｃによれば、λ≧４００ｎｍの範囲内では、ＩＴＯのアニール温度が３００℃であっても４００℃であっても、９０％以上の透過率τが実現できている。また、λ≧３５０ｎｍの範囲内では、８０％以上の透過率τが実現できている。よって、透明電極３８は光を透過する機能を十分に有していることが分かる。つまり、図１に示すように、ｎ型半導体層１５の上面に透明電極２１を形成した場合、この透明電極２１側に向かって進行してくる光が透明電極２１内で大きく減衰されるようなことはなく、当該光を高効率で外部に取り出すことが可能である。
［面積比の検証］
次に、ｎ側電極である透明電極２１とｐ側電極である透明電極２３の好ましい面積比について説明する。
次に、ｎ側電極である透明電極２１とｐ側電極である透明電極２３の好ましい面積比について説明する。
抵抗値は電極面積に反比例する。このため、ｎ側電極である透明電極２１の比率が低過ぎると、ｎ型半導体層１５と透明電極２１の界面を高濃度ドープ層として実現していても、両者間の接触抵抗がやはり大きくなってしまう。従って、この接触抵抗を小さくするためには、透明電極２１の電極面積を大きくするのが好ましい。
しかし、ＬＥＤ素子のチップ上において、透明電極２１の電極面積を大きくし過ぎると、今度はｐ側電極である透明電極２３の占有可能領域が低下し、その電極面積が小さくなってしまう。ｐ型半導体層１９は、ｎ型半導体層１５よりも接触抵抗が高いため、透明電極２３の面積が小さくなることは、ｐ型半導体層１９と透明電極２３の抵抗を高める要因となる。
よって、できる限り低い印加電圧で十分な電流を確保するためには、ｎ側の透明電極２１とｐ側の透明電極２３の面積比に好ましい範囲が存在するといえる。
図７Ａは、同一電流下において、透明電極２１（ｎ側電極）と透明電極２３（ｐ側電極）の面積比と印加電圧の関係を示すグラフである。以下では、ｎ側電極の電極面積をＳ１、ｐ側電極の電極面積をＳ２と記載する。このとき、図７Ａでは、横軸を、面積比ｒ＝Ｓ１／（Ｓ１＋Ｓ２）として規定している。なお、図７Ａには、比較のためにｒ＝０．２とｒ＝０．３の場合に関し、ｎ側電極を金属電極６３（Ｔｉ／Ａｌ／Ｔｉ／Ａｕ）とした従来のＬＥＤ素子９０のデータも載せている。また、図７Ａでは、両給電端子２５及び２７間に電流を０．１Ａ流すように印加電圧を調整している。
図７Ａによれば、ｎ側電極を透明電極２１としたＬＥＤ素子１においては、面積比ｒが小さくなり過ぎても、大きくなり過ぎても、電流を０．１Ａ流すのに必要な電圧が高くなっていることが分かる。この結果は、上述した考察と一致している。
そして、面積比ｒが０．２以上０．３以下の範囲内においては、ｎ側電極を金属電極６３とした従来のＬＥＤ素子９０と同等の印加電圧にて電流を０．１Ａ流すことができている。
図７Ｂは、同一電力下において、ｎ側電極とｐ側電極の面積比と光出力の関係を示すグラフである。図７Ａと同様に、横軸を面積比ｒとしている。また、縦軸を光出力として、消費電力を０．４Ｗとするように、印加電流と印加電圧を調整している。また、図７Ａと同様に、比較のためにｒ＝０．２とｒ＝０．３の場合に関し、ｎ側電極を金属電極６３とした従来のＬＥＤ素子９０のデータも載せている。
図７Ｂによれば、ｎ側電極を透明電極２１としたＬＥＤ素子１においては、消費電力を一定にした状態で、面積比ｒが小さくなり過ぎても、大きくなり過ぎても、光出力が低くなることが分かる。これは、図７Ａに照らし合わせると、このような面積比ｒの範囲では、両給電端子２５及び２７間に十分な電流を流すことができず、高い光出力が得られないことを示唆するものである。
一方、面積比ｒが０．２以上０．３以下の範囲内においては、同一の消費電力下において、ｎ側電極を金属電極６３とした従来のＬＥＤ素子９０よりも高い光出力が得られていることが分かる。
以上によれば、ＬＥＤ素子１において、特に面積比ｒを０．２以上０．３以下とすることで、低い印加電圧の下で十分な光出力を得られる効果が更に高まることが分かる。
［ＩＴＯのアニール温度］
図８は、ＩＴＯのアニール温度とＩＴＯ内のキャリア濃度の関係を示すグラフである。
図８は、ＩＴＯのアニール温度とＩＴＯ内のキャリア濃度の関係を示すグラフである。
ｎ型半導体層１５の不純物濃度を十分高くしたとしても、透明電極２１を構成する材料のキャリア濃度が著しく低い場合には、ｎ型半導体層１５と透明電極２１の間の抵抗値を低下させることができない。図８によれば、透明電極２１としてＩＴＯを用いた場合において、ＩＴＯのアニール温度を３００℃としたときに、４．５×１０２０／ｃｍ３のＩＴＯ内キャリア濃度が実現されている。このように十分高いＩＴＯキャリア濃度が実現されている場合には、ｎ型半導体層１５と透明電極（ＩＴＯ）２１の間の抵抗値は、ＩＴＯのキャリア濃度よりもｎ型半導体層１５の不純物濃度に依存する。
図８によれば、透明電極２１をＩＴＯとした場合に、ＩＴＯ内に十分なキャリア濃度を確保できていることが分かる。このことは、図４Ａ、図４Ｂ、及び図５に示すように、ｎ型半導体層１５と透明電極２１の間のオーミック接続が実現できていることを示す別の根拠となるものである。
［ＬＥＤ素子１の製造方法］
次に、本発明のＬＥＤ素子１の製造方法の一例につき、図９Ａ〜図９Ｆに示す工程断面図及び図１を参照して説明する。なお、下記製造方法で説明する製造条件や膜厚などの寸法は、あくまで一例であって、これらの数値に限定されるものではない。
次に、本発明のＬＥＤ素子１の製造方法の一例につき、図９Ａ〜図９Ｆに示す工程断面図及び図１を参照して説明する。なお、下記製造方法で説明する製造条件や膜厚などの寸法は、あくまで一例であって、これらの数値に限定されるものではない。
（ステップＳ１）
図９Ａに示すように、支持基板１１上に、アンドープ層１３及びＬＥＤエピ層４０を形成する。例えば、以下の工程により行われる。
図９Ａに示すように、支持基板１１上に、アンドープ層１３及びＬＥＤエピ層４０を形成する。例えば、以下の工程により行われる。
〈支持基板１１の準備〉
まず、支持基板１１としてサファイア基板を用いる場合、ｃ面サファイア基板のクリーニングを行う。このクリーニングは、より具体的には、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相蒸着）装置の処理炉内にｃ面サファイア基板を配置し、処理炉内に流量が１０ｓｌｍの水素ガスを流しながら、炉内温度を例えば１１５０℃に昇温することにより行われる。
まず、支持基板１１としてサファイア基板を用いる場合、ｃ面サファイア基板のクリーニングを行う。このクリーニングは、より具体的には、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相蒸着）装置の処理炉内にｃ面サファイア基板を配置し、処理炉内に流量が１０ｓｌｍの水素ガスを流しながら、炉内温度を例えば１１５０℃に昇温することにより行われる。
〈アンドープ層１３の形成〉
次に、支持基板１１（ｃ面サファイア基板）の表面に、ＧａＮよりなる低温バッファ層を形成し、更にその上層にＧａＮよりなる下地層を形成する。これら低温バッファ層及び下地層がアンドープ層１３に対応する。
次に、支持基板１１（ｃ面サファイア基板）の表面に、ＧａＮよりなる低温バッファ層を形成し、更にその上層にＧａＮよりなる下地層を形成する。これら低温バッファ層及び下地層がアンドープ層１３に対応する。
アンドープ層１３のより具体的な形成方法は例えば以下の通りである。まず、МОＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を４８０℃とする。そして、処理炉内にキャリアガスとして流量がそれぞれ５ｓｌｍの窒素ガス及び水素ガスを流しながら、原料ガスとして、流量が５０μｍｏｌ／ｍｉｎのトリメチルガリウム及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に６８秒間供給する。これにより、支持基板１１の表面に、厚みが２０ｎｍのＧａＮよりなる低温バッファ層を形成する。
次に、ＭＯＣＶＤ装置の炉内温度を１１５０℃に昇温する。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１００μｍｏｌ／ｍｉｎのトリメチルガリウム及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に３０分間供給する。これにより、第１バッファ層の表面に、厚みが１．７μｍのＧａＮよりなる下地層を形成する。
〈ｎ型半導体層１５の形成〉
次に、アンドープ層１３の上層にＡｌｎＧａ１−ｎＮ（０＜ｎ≦１）の組成からなる電子供給層を形成する。この電子供給層がｎ型半導体層１５に対応する。
次に、アンドープ層１３の上層にＡｌｎＧａ１−ｎＮ（０＜ｎ≦１）の組成からなる電子供給層を形成する。この電子供給層がｎ型半導体層１５に対応する。
ｎ型半導体層１５のより具体的な形成方法は例えば以下の通りである。まず、ＭＯＣＶＤ装置の炉内圧力を３０ｋＰａとする。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が９４μｍｏｌ／ｍｉｎのトリメチルガリウム、流量が６μｍｏｌ／ｍｉｎのトリメチルアルミニウム、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．０２５μｍｏｌ／ｍｉｎのテトラエチルシランを処理炉内に３０分間供給する。これにより、Ａｌ０．０６Ｇａ０．９４Ｎの組成を有し、Ｓｉ濃度が３×１０１９／ｃｍ３で厚みが１．７μｍの高濃度電子供給層をアンドープ層１３の上層に形成する。つまり、この工程によって、少なくとも上面の領域に関してはＳｉ濃度が３×１０１９／ｃｍ３で厚みが１．７μｍの高濃度電子供給層を有するｎ型半導体層１５が形成される。
なお、ｎ型半導体層１５に含まれるｎ型不純物としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、硫黄（Ｓ）、セレン（Ｓｅ）、錫（Ｓｎ）及びテルル（Ｔｅ）などを用いることができる。これらの中では、特にシリコン（Ｓｉ）が好ましい。
〈発光層１７の形成〉
次に、ｎ型半導体層１５の上層にＧａＩｎＮで構成される井戸層及びｎ型ＡｌＧａＮで構成される障壁層が周期的に繰り返される多重量子井戸構造を有する発光層１７を形成する。
次に、ｎ型半導体層１５の上層にＧａＩｎＮで構成される井戸層及びｎ型ＡｌＧａＮで構成される障壁層が周期的に繰り返される多重量子井戸構造を有する発光層１７を形成する。
発光層１７のより具体的な形成方法は例えば以下の通りである。まず、ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を８３０℃とする。そして、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が１ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１０μｍｏｌ／ｍｉｎのトリメチルガリウム、流量が１２μｍｏｌ／ｍｉｎのトリメチルインジウム及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に４８秒間供給するステップを行う。その後、流量が１０μｍｏｌ／ｍｉｎのトリメチルガリウム、流量が１．６μｍｏｌ／ｍｉｎのトリメチルアルミニウム、０．００２μｍｏｌ／ｍｉｎのテトラエチルシラン及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に１２０秒間供給するステップを行う。以下、これらの２つのステップを繰り返すことにより、厚みが２ｎｍのＧａＩｎＮよりなる井戸層及び厚みが７ｎｍのｎ型ＡｌＧａＮよりなる障壁層による１５周期の多重量子井戸構造を有する発光層１７が、ｎ型半導体層１５の上面に形成される。
〈ｐ型半導体層１９の形成〉
次に、発光層１７の上層に、ＧａＮの組成からなる正孔供給層を形成する。この正孔供給層がｐ型半導体層１９に対応する。
次に、発光層１７の上層に、ＧａＮの組成からなる正孔供給層を形成する。この正孔供給層がｐ型半導体層１９に対応する。
ｐ型半導体層１９のより具体的な形成方法は例えば以下の通りである。まず、ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａに維持し、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が２５ｓｌｍの水素ガスを流しながら、炉内温度を１０５０℃に昇温する。その後、原料ガスとして、流量が３５μｍｏｌ／ｍｉｎのトリメチルガリウム、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．１μｍｏｌ／ｍｉｎのビスシクロペンタジエニルを処理炉内に３６０秒間供給する。これにより、発光層１７の表面に、厚みが１２０ｎｍのＧａＮの組成を有する正孔供給層を形成する。
更にその後、ビスシクロペンタジエニルの流量を０．２μｍｏｌ／ｍｉｎに変更して原料ガスを２０秒間供給することにより、厚みが５ｎｍのｐ型ＧａＮよりなる高濃度層（コンタクト層）を形成する。
ここで、ｐ型不純物としては、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）、亜鉛（Ｚｎ）、カーボン（Ｃ）などを用いることができる。
このようにして支持基板１１上に、アンドープ層１３、ｎ型半導体層１５、発光層１７及びｐ型半導体層１９からなるＬＥＤエピ層４０が形成される。
（ステップＳ２）
次に、ステップＳ１で得られたウェハに対して活性化処理を行う。より具体的には、ＲＴＡ（Rapid Thermal Anneal：急速加熱）装置を用いて、窒素雰囲気下中６５０℃で１５分間の活性化処理を行う。
次に、ステップＳ１で得られたウェハに対して活性化処理を行う。より具体的には、ＲＴＡ（Rapid Thermal Anneal：急速加熱）装置を用いて、窒素雰囲気下中６５０℃で１５分間の活性化処理を行う。
（ステップＳ３）
図９Ｂに示すように、ｎ型半導体層１５の一部上面が露出するまで、ｐ型半導体層１９及び発光層１７を、ＩＣＰ装置を用いたドライエッチングによって除去する。なお、本ステップＳ３において、ｎ型半導体層１５についても一部エッチング除去しても構わない。このステップＳ３により、Ｓｉ濃度が３×１０１９／ｃｍ３の高濃度のｎ型半導体層１５が露出される。
図９Ｂに示すように、ｎ型半導体層１５の一部上面が露出するまで、ｐ型半導体層１９及び発光層１７を、ＩＣＰ装置を用いたドライエッチングによって除去する。なお、本ステップＳ３において、ｎ型半導体層１５についても一部エッチング除去しても構わない。このステップＳ３により、Ｓｉ濃度が３×１０１９／ｃｍ３の高濃度のｎ型半導体層１５が露出される。
本ステップＳ３により、ＬＥＤ層２０が形成される。
（ステップＳ４）
図９Ｃに示すように、ｐ型半導体層１９の一部上面及び露出されたｎ型半導体層１５の一部上面にレジスト４５を形成する。本ステップＳ４の終了時点においても、レジスト４５の非形成領域に関して、ｐ型半導体層１９及びｎ型半導体層１５は依然として露出されている。
図９Ｃに示すように、ｐ型半導体層１９の一部上面及び露出されたｎ型半導体層１５の一部上面にレジスト４５を形成する。本ステップＳ４の終了時点においても、レジスト４５の非形成領域に関して、ｐ型半導体層１９及びｎ型半導体層１５は依然として露出されている。
レジスト４５は、次のステップＳ５で成膜される導電性透光性材料膜を、その次のステップＳ６におけるリフトオフによって除去したい箇所に形成される。すなわち、次のステップＳ５においてレジスト４５の非形成領域上に形成された導電性透光性材料膜が残存することで、透明電極２１及び透明電極２３が形成される。
（ステップＳ５）
図９Ｄに示すように、レジスト４４、露出されたｐ型半導体層１９の上面、及び露出されたｎ型半導体層１３の上面を含む全面にまたがるように、ＩＴＯ、ＩＺＯなどの導電性透光性材料膜２４をスパッタリング法によって３０ｎｍ〜６００ｎｍの膜厚で成膜する。
図９Ｄに示すように、レジスト４４、露出されたｐ型半導体層１９の上面、及び露出されたｎ型半導体層１３の上面を含む全面にまたがるように、ＩＴＯ、ＩＺＯなどの導電性透光性材料膜２４をスパッタリング法によって３０ｎｍ〜６００ｎｍの膜厚で成膜する。
（ステップＳ６）
アセトンなどの薬品を用いたレジストのリフトオフにより、レジスト４５及びその直上に位置する導電性透光性材料膜２４を除去する。これにより、図９Ｅに示すように、導電性透光性材料膜２４が２つに分離され、透明電極２１と透明電極２３が形成される。このとき、透明電極２１と透明電極２３の間に水平方向に関する離間５が形成される。その後、当該透明電極２１、２３である成膜した透光性材料の再結晶化を促すために、ＲＴＡ装置を用いて、窒素雰囲気下中６００℃で５分間の活性化処理（コンタクトアニール）を行う。
アセトンなどの薬品を用いたレジストのリフトオフにより、レジスト４５及びその直上に位置する導電性透光性材料膜２４を除去する。これにより、図９Ｅに示すように、導電性透光性材料膜２４が２つに分離され、透明電極２１と透明電極２３が形成される。このとき、透明電極２１と透明電極２３の間に水平方向に関する離間５が形成される。その後、当該透明電極２１、２３である成膜した透光性材料の再結晶化を促すために、ＲＴＡ装置を用いて、窒素雰囲気下中６００℃で５分間の活性化処理（コンタクトアニール）を行う。
（ステップＳ７）
図９Ｆに示すように、透明電極２１の上面に給電端子２５、透明電極２３の上面に給電端子２７をそれぞれ形成する。より具体的には、給電端子２５，２７を形成する導電材料膜（例えば膜厚１００ｎｍのＣｒと膜厚３μｍのＡｕからなる材料膜）を全面に形成後、リフトオフによって給電端子２５，２７を形成する。その後、窒素雰囲気中で２５０℃１分間のシンタリングを行う。
図９Ｆに示すように、透明電極２１の上面に給電端子２５、透明電極２３の上面に給電端子２７をそれぞれ形成する。より具体的には、給電端子２５，２７を形成する導電材料膜（例えば膜厚１００ｎｍのＣｒと膜厚３μｍのＡｕからなる材料膜）を全面に形成後、リフトオフによって給電端子２５，２７を形成する。その後、窒素雰囲気中で２５０℃１分間のシンタリングを行う。
（ステップＳ８）
次に、電子線蒸着装置（ＥＢ装置）を用いて、支持基板１１の裏面にＡｌ又はＡｇからなる反射電極１４を例えば膜厚１２０ｎｍ程度蒸着する（図１参照）。ステップＳ８を実行するに際しては、基板全体を上下反転させた後に上方から反射電極１４を蒸着させても構わないし、裏面側から直接反射電極１４を蒸着させても構わない。
次に、電子線蒸着装置（ＥＢ装置）を用いて、支持基板１１の裏面にＡｌ又はＡｇからなる反射電極１４を例えば膜厚１２０ｎｍ程度蒸着する（図１参照）。ステップＳ８を実行するに際しては、基板全体を上下反転させた後に上方から反射電極１４を蒸着させても構わないし、裏面側から直接反射電極１４を蒸着させても構わない。
その後の工程としては、露出されている素子側面、及び給電端子２５及び２７以外の素子上面を透光性の高い絶縁層で覆う。より具体的には、ＥＢ装置にてＳｉＯ２膜を形成する。なおＳｉＮ膜を形成しても構わない。そして、各素子同士を例えばレーザダイシング装置によって分離し、給電端子２５及び２７に対してワイヤボンディングを行う。
［別実施形態］
以下、別実施形態について説明する。
以下、別実施形態について説明する。
〈１〉 図１に示すＬＥＤ素子１は、光を紙面の上方（透明電極２１、２３側）に取り出す構成であった。これに対し、図１０Ａに示すＬＥＤ素子１Ａのように、光を紙面の下方（矢印ｄ２方向）に取り出す構成としても構わない。
図１０Ａに示すＬＥＤ素子１Ａも、図１に示すＬＥＤ素子１と同様、支持基板１１、アンドープ層１３、ＬＥＤ層２０、透明電極２１、透明電極２３、給電端子２５、給電端子２７を備える。そして、ＬＥＤ層２０はｎ型半導体層１５、発光層１７、及びｐ型半導体層１９によって構成され、ｎ型半導体層１５は、透明電極２１に接触する領域が、ｎ型不純物濃度が１×１０１９／ｃｍ３より大きく、好ましくは３×１０１９／ｃｍ３以上となるように不純物がドープされているＡｌｎＧａ１−ｎＮ（０＜ｎ≦１）によって構成されている。
また、透明電極２１の上層には反射電極３１を介して給電端子２５が形成されている。同様に、透明電極２３の上層には反射電極３３を介して給電端子２７が形成されている。そして、給電端子２５はボンディングメタル３７を介して、給電端子２７はボンディングメタル３９を介して基板４１に電気的に接続されている。
この構成では、発光層１７から放射された光のうち、上方に進行した光は透明電極２３を介して反射電極３３に照射され、反射電極３３から反射されて支持基板１１側へと出射される。ここで、サファイアなどで実現される支持基板１１と空気の屈折率の差の影響を受け、一部の光が支持基板１１から外部に放射されず、その界面で反射され、ＬＥＤ素子１Ａ内にて多重反射を繰り返す。このとき、その一部の光は透明電極２１側へと進行する。ここで、透明電極２１を透過した光が反射電極３１に照射されるため、この反射電極３１から反射されて支持基板１１側へと再び導くことができる。
つまり、従来のように、ｎ側電極として透明電極２１に代えて金属電極６３を用いていた場合には、支持基板１１と空気の界面で反射された光のうちの一部がｎ側電極の方に進行してきた場合、ｎ側電極を構成する金属電極６３によってこの光を吸収してしまう。よって、本ＬＥＤ素子１Ａにおいても、ｎ側電極として透明電極２１を採用することで、光の取り出し効率を向上させることが可能となる。
なお、ＬＥＤ素子１Ａの場合、上方に進行してきた光を反射電極３３によって下方に向けて反射させることができるため、透明電極２３については必ずしも形成する必要はない（図１０Ｂ参照）。
〈２〉 ＬＥＤ素子１及び１Ａにおいて、ｐ型半導体層１９をＡｌＧａＮで構成しても構わない。この場合は、例えば、以下の方法で形成することができる。
まず、ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａに維持し、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が２５ｓｌｍの水素ガスを流しながら、炉内温度を１０５０℃に昇温する。その後、原料ガスとして、流量が３５μｍｏｌ／ｍｉｎのトリメチルガリウム、流量が２０μｍｏｌ／ｍｉｎのトリメチルアルミニウム、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．１μｍｏｌ／ｍｉｎのビスシクロペンタジエニルを処理炉内に６０秒間供給する。これにより、発光層３３の表面に、厚みが２０ｎｍのＡｌ０．３Ｇａ０．７Ｎの組成を有する正孔供給層を形成する。その後、トリメチルアルミニウムの流量を９μｍｏｌ／ｍｉｎに変更して原料ガスを３６０秒間供給することにより、厚みが１２０ｎｍのＡｌ０．１３Ｇａ０．８７Ｎの組成を有する正孔供給層を形成する。
更にその後、トリメチルアルミニウムの供給を停止すると共に、ビスシクロペンタジエニルの流量を０．２μｍｏｌ／ｍｉｎに変更して原料ガスを２０秒間供給することにより、厚みが５ｎｍのｐ型ＧａＮよりなるコンタクト層を形成する。
１ ： ＬＥＤ素子
２Ａ，２Ｂ，２Ｃ ： 検証用素子
５ ： 離間
１１ ： 支持基板
１３ ： アンドープ半導体層
１４ ： 反射電極
１５ ： ｎ型半導体層
１７ ： 発光層
１９ ： ｐ型半導体層
２０ ： ＬＥＤ層
２１ ： 第１電極（透明電極）
２３ ： 第２電極（透明電極）
２４ ： 導電性透光性材料膜
２５ ： 給電端子
２７ ： 給電端子
３１ ： 反射電極
３３ ： 反射電極
３７ ： ボンディングメタル
３９ ： ボンディングメタル
４０ ： ＬＥＤエピ層
４１ ： 基板
４５ ： レジスト
５０ ： ＬＥＤ層
６１ ： ｎ型半導体層（ｎ型ＧａＮ層）
６３ ： 第１電極（金属電極）
９０ ： ＬＥＤ素子
２Ａ，２Ｂ，２Ｃ ： 検証用素子
５ ： 離間
１１ ： 支持基板
１３ ： アンドープ半導体層
１４ ： 反射電極
１５ ： ｎ型半導体層
１７ ： 発光層
１９ ： ｐ型半導体層
２０ ： ＬＥＤ層
２１ ： 第１電極（透明電極）
２３ ： 第２電極（透明電極）
２４ ： 導電性透光性材料膜
２５ ： 給電端子
２７ ： 給電端子
３１ ： 反射電極
３３ ： 反射電極
３７ ： ボンディングメタル
３９ ： ボンディングメタル
４０ ： ＬＥＤエピ層
４１ ： 基板
４５ ： レジスト
５０ ： ＬＥＤ層
６１ ： ｎ型半導体層（ｎ型ＧａＮ層）
６３ ： 第１電極（金属電極）
９０ ： ＬＥＤ素子
Claims (4)
- ＬＥＤ素子であって、
ｎ型窒化物半導体で構成される第１半導体層と、
前記第１半導体層の一部上面に底面を接触して形成された、窒化物半導体で構成される発光層と、
前記発光層の上層に形成された、ｐ型窒化物半導体で構成される第２半導体層と、
前記第１半導体層の一部上面に底面を接触して形成された、透明電極で構成される第１電極と、
前記第２半導体層の上層に形成された第２電極を有し、
前記第１半導体層は、少なくとも前記透明電極と接触する領域が、ＡｌｎＧａ１−ｎＮ（０＜ｎ≦１）で構成され、ｎ型不純物濃度が１×１０１９／ｃｍ３より大きいことを特徴とするＬＥＤ素子。 - 前記第２電極は、前記第２半導体層の上層に形成された透明電極で構成されていることを特徴とする請求項１に記載のＬＥＤ素子。
- 前記第１電極と前記第１半導体層の接触領域の面積をＳ１、前記第２電極と前記第２半導体層の接触領域の面積をＳ２とすると、
０．２≦ Ｓ１／（Ｓ１＋Ｓ２） ≦０．３
が成立することを特徴とする請求項２に記載のＬＥＤ素子。 - 前記発光層と前記第１電極は、相互に水平方向に離間を有した状態で前記第２半導体層の上層に形成されていることを特徴とする請求項１〜３のいずれか１項に記載のＬＥＤ素子。
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