JP5792101B2 - 積層半導体膜の成膜方法 - Google Patents

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Description

この発明は、積層半導体膜の成膜方法に関する。
近時、半導体集積回路装置は、高集積化の進展に伴ってトランジスタやメモリセルなどの素子を半導体ウエハ表面から上層に向けて積み上げていく、いわゆる素子の３次元化が進んでいる。例えば、特許文献１には、ノンドープシリコン膜およびドープトシリコン膜を多数積層させ、メモリセルを３次元化した例が記載されている。
特開２０１０−２２５６９４号公報
特許文献１に記載されているように、素子の３次元化が進むと、半導体集積回路装置中に存在する積層構造の積層数は、プレーナ型素子を主体とした現状の半導体集積回路装置に比較して膨大な数となる。
このような状況の中、半導体製造プロセスの分野において解決すべき事情は、大きく２つある。
１つめは、いかにして良好なスループットを維持し、そして、さらに向上させていくかである。例えば、特許文献１に記載されているような３次元化された素子を集積した半導体集積回路装置は、異なった膜の成膜プロセスを多数回繰り返さなければ製造できない。このため、１つの半導体集積回路装置を製造するために必要な時間は、プレーナ型素子を集積した半導体集積回路装置とは比較にならないほど増大してしまう。
２つめは、良好な表面ラフネスを積層構造の上層まで、いかにして維持するかである。膜の積層数が膨大になってくると、下層のほんのわずかな表面ラフネスの“乱れ”が、上層にいくにつれ、増幅されながら反映されていく。このため、上層にいくほど表面ラフネスが損なわれやすくなる。
この発明は、上記事情に鑑みてなされたもので、異なった膜の成膜プロセスを繰り返し行っても、良好なスループットを維持、又は向上させることが可能な積層半導体膜の成膜方法を提供する。
また、この発明は、異なった膜の成膜プロセスを繰り返し行っても、上層まで良好な表面ラフネスを維持することが可能な積層半導体膜の成膜方法を提供する。
この発明の第１の態様に係る積層半導体膜の成膜方法は、被処理体の下地の上方に、第１、第２の半導体膜を交互に積層した積層半導体膜を成膜する積層半導体膜の成膜方法であって、（１）前記第１の半導体膜を成膜する工程と、（２）前記第２の半導体膜を成膜する工程と、を設計された積層数まで繰り返すとともに、前記（１）の工程における成膜温度と前記（２）の工程における成膜温度とを同一とし、前記（１）の工程と前記（２）工程との相互間で温度を一定とし、前記（１）の工程と前記（２）の工程との相互間におけるパージガスとして、成膜中に前記第１、第２の半導体膜から脱離する物質を含むガスを用いる。
この発明の第２の態様に係る積層半導体膜の成膜方法は、被処理体の下地の上方に、第１、第２の半導体膜を交互に積層した積層半導体膜を成膜する積層半導体膜の成膜方法であって、（３）前記第１の半導体膜を成膜する工程と、（４）前記第２の半導体膜を成膜する工程と、を設計された積層数まで繰り返すとともに、前記（３）の工程と前記（４）の工程との相互間におけるパージガスとして、成膜中に前記第１、第２の半導体膜から脱離する物質を含むガスを用いて、前記第１、第２の半導体膜が交互に積層された積層半導体膜を成膜する。
この発明の第３の態様に係る積層半導体膜の成膜方法は、被処理体の下地の上方に、第１、第２の半導体膜を交互に積層した積層半導体膜を成膜する積層半導体膜の成膜方法であって、（５）前記第１の半導体膜を成膜する工程と、（６）前記第２の半導体膜を成膜する工程と、を設計された積層数まで繰り返し、前記第１、第２の半導体膜が交互に積層された積層半導体膜を成膜するとともに、（７）前記積層半導体膜の成膜に先立ち、前記被処理体の下地上にシード層を形成する工程を具備し、前記（５）の工程における成膜温度と前記（６）の工程における成膜温度とを同一とし、前記（５）の工程と前記（６）工程との相互間で温度を一定とし、前記（７）の工程における処理温度を、さらに前記成膜温度と同一とし、前記（７）の工程と前記（５）の工程との相互間で温度を一定とする。
この発明によれば、異なった膜の成膜プロセスを繰り返し行っても、良好なスループットを維持、又は向上させることが可能な積層半導体膜の成膜方法を提供できる。
また、この発明は、異なった膜の成膜プロセスを繰り返し行っても、上層まで良好な表面ラフネスを維持することが可能な積層半導体膜の成膜方法を提供できる。
この発明の一実施形態に係る積層半導体膜の成膜方法の一例を示す流れ図 （Ａ）図〜（Ｄ）図はこの発明の一実施形態に係る積層半導体膜の成膜方法の主要な工程を示す断面図 各ステップと温度との関係を時系列上で示した図 （Ａ）図および（Ｂ）図はガスの供給タイミングを示す図 第１例に係る縦型バッチ式成膜装置を概略的に示す縦断面図 第１例に係る縦型バッチ式成膜装置からボートを取り出した状態を示す縦断面図 第２例に係る縦型バッチ式成膜装置を概略的に示す縦断面図 図７中の８−８線に沿う水平断面図 第２例に係る縦型バッチ式成膜装置からボートを取り出した状態を示す縦断面図
以下、この発明の一実施形態を、図面を参照して説明する。なお、全図にわたり、共通の部分には共通の参照符号を付す。
（成膜方法）
図１はこの発明の一実施形態に係る積層半導体膜の成膜方法の一例を示す流れ図、図２Ａ〜図２Ｄはその成膜方法の主要な工程を示す断面図である。
一実施形態は、下地上に、第１、第２の半導体膜が交互に積層された積層半導体膜を成膜する積層半導体膜の成膜方法である。本例においては、下地の一例とし、シリコン基板（シリコンウエハ＝シリコン単結晶）１上に形成されたシリコン酸化物（ＳｉＯ２）膜２を用いる（図２Ａ参照）。下地は、シリコン酸化物膜２に限られるものではなく、シリコン酸化物膜以外の絶縁膜、例えば、シリコン窒化物膜などの絶縁膜であってもよい。
まず、表面にシリコン酸化物膜２が形成されたシリコン基板１を図示せぬ成膜装置の処理室に収容する。次いで、図１中のステップ１及び図２Ａに示すように、下地の表面に、シード層を形成する。本例では、シリコン酸化物膜２の表面にシリコンを吸着させ、ノンドープのシリコンシード層３を形成する。本例では、吸着処理ガスとしてジシラン（Ｓｉ２Ｈ６）ガスを用い、シリコン酸化物膜２の表面にシリコンを吸着させた。シリコンシード層３は、シリコン酸化物膜２の表面にシリコンが吸着される程度に形成されればよく、例えば、単原子層〜数原子層の厚さがあればよい。具体的な数値をあげるとするならば、０．５〜５ｎｍである。
シリコンシード層３を形成する際の処理条件の一例は、
ジシラン流量 ： ３５０ｓｃｃｍ
処 理 時 間： １０ｍｉｎ
処 理 温 度： ５００℃
処 理 圧 力： １３３Ｐａ（１Ｔｏｒｒ）
である。
次に、図１中のステップ２に示すように、処理室の内部をパージする。本例では、パージガスとして、水素（Ｈ２）ガスを用いた。
ステップ２におけるパージ条件は、
水 素 流 量： １０００ｓｃｃｍ
パージ時間 ： １６ｍｉｎ
温 度 ： ５００℃
圧 力 ： ９３．３Ｐａ（０．７Ｔｏｒｒ）
である。
次に、図１中のステップ３及び図２Ｂに示すように、第１の半導体膜を形成する。本例では、シリコンシード層３上に、ボロンドープトアモルファスシリコン膜（以下Ｂ-αシリコン膜という）４を形成する。本例では、シリコン原料ガスとしてモノシラン（ＳｉＨ４）ガス、ドーパントガスとして三塩化ホウ素（ＢＣｌ３）ガスを用いた。
Ｂ-αシリコン膜４を形成する際の処理条件の一例は、
モノシラン流量 ： ２０００ｓｃｃｍ
ＢＣｌ３ガス流量： １ｓｃｃｍ
処 理 時 間 ： ８．５ｍｉｎ
処 理 温 度 ： ５００℃
処 理 圧 力 ： ９３．３Ｐａ（０．７Ｔｏｒｒ）
である。
このような条件においては、例えば、膜厚が４０ｎｍ程度のＢ-αシリコン膜４が形成される。
次に、図１中のステップ４に示すように、処理室の内部をパージする。本例では、パージガスとして、水素（Ｈ２）ガスを用いた。
ステップ４におけるパージ条件は、
水 素 流 量： １０００ｓｃｃｍ
パージ時間 ： ２ｍｉｎ
温 度 ： ５００℃
圧 力 ： ５３．３Ｐａ（０．４Ｔｏｒｒ）
である。
次に、図１中のステップ５及び図２Ｃに示すように、第２の半導体膜を形成する。本例では、Ｂ-αシリコン膜４上に、ノンドープトアモルファスシリコン膜（以下αシリコン膜という）５を形成する。本例では、シリコン原料ガスとしてモノシラン（ＳｉＨ４）ガスを用いた。
αシリコン膜５を形成する際の処理条件の一例は、
モノシラン流量： １０００ｓｃｃｍ
処 理 時 間： ５０ｍｉｎ
処 理 温 度： ５００℃
処 理 圧 力： ５３．３Ｐａ（０．４Ｔｏｒｒ）
である。
このような条件においては、例えば、膜厚が４０ｎｍ程度のαシリコン膜５が形成され、これにより、Ｂ-αシリコン膜４およびαシリコン膜５からなる第１層積層構造６−１が形成される。
次に、図１中のステップＪに示すように、積層構造６の積層数が、設計された積層数か否かを判断する。設計された積層数に達していない場合（Ｎｏ）、ステップ６に進み、処理室の内部をパージする。パージガスとして、ステップ２およびステップ４と同様に、水素（Ｈ２）ガスを用いた。
ステップ６におけるパージ条件は、
水 素 流 量： １０００ｓｃｃｍ
パージ時間 ： ２ｍｉｎ
温 度 ： ５００℃
圧 力 ： ９３．３Ｐａ（０．７Ｔｏｒｒ）
である。
次に、ステップ３に戻ってＢ-αシリコン膜４を、今度はαシリコン膜５上に形成する。続いてステップ４に進んでパージし、続いてステップ５に進んでαシリコン膜５をＢ-αシリコン膜４上に形成する。これにより第２層積層構造６−２が形成される。そして、ステップＪに進む。積層構造６の積層数が設計された積層数ｎに達するまで、ステップ３〜ステップ６と、ステップＪにおける判断を繰り返す。
積層構造６の積層数が、設計された積層数ｎに達した場合（Ｙｅｓ）、ステップ７に進み、シリコン基板１の温度を外部に搬送可能な温度まで降温したり、処理室内の雰囲気を、シリコン基板１を外部に搬送可能な雰囲気に置換、例えば、大気開放したりする終了シーケンスに入る。終了シーケンスの終了後、ｎ層の積層構造６−１〜６−ｎが形成されたシリコン基板１を処理室から搬出し、一実施形態に係る積層半導体膜の成膜方法が終了する。
このような一実施形態によれば、図１に示したステップ１〜ステップ６の工程それぞれにおける処理温度を同一とする。そして、ステップ１〜ステップ６の工程相互間で温度を一定とする。この構成を備えていることにより、一実施形態においては、ステップ２、ステップ４およびステップ６のパージ工程において、温度の変更に要する時間を省略することができる。この結果、ステップ２、ステップ４およびステップ６のパージ工程において温度を変更する場合に比較して、トータルの処理時間を短縮することができる。
図３は、各ステップと温度との関係を時系列上で示した図である。図３中の縦軸は温度を表し、横軸は時間を表す。時間は矢印の方向に向かって経過する。なお、時間の単位は任意単位（ａ．ｕ．）とする。また、同図中に示された“参照符号１〜６”は、図１中のステップ１〜ステップ６に対応する。
図３に示す比較例においては、ステップ１における吸着温度を４００℃、ステップ３における成膜温度を４５０℃、ステップ５における成膜温度を５２５℃とし、それぞれステップ２、ステップ４およびステップ６のパージ工程において温度を上昇又は下降させて温度を変更する。このような比較例においては、ステップ２、ステップ４、ステップ６のパージ工程において、温度の変更に要する時間、および温度の安定に要する時間が別途かかる。このため、ステップ２、ステップ４およびステップ６の工程時間が長くなっている。
これに対して、一実施形態においては、ステップ２、ステップ４およびステップ６のパージ工程において、温度の変更に要する時間、および温度の安定に要する時間がかからない。このため、ステップ２、ステップ４およびステップ６の工程時間は、比較例に比較して短くすることができる。時間短縮の効果であるが、ステップ２においては約４７％短縮（一例として３０min→１６min）、ステップ４においては約９４％短縮（一例として３２min→２min）、ステップ６においては約９５％短縮（一例として３７min→２min）と試算された。
また、一実施形態においては、ステップ１における吸着温度、ステップ３およびステップ５における成膜温度を５００℃で固定した。ステップ１においては、比較例よりも吸着温度は高くなるが、同じ工程時間とした。
ステップ３においては、比較例の４５０℃に比較して、一実施形態は５００℃と成膜温度が高くなっている。このため、Ｂ-αシリコン膜４の成膜レートが上がり、ステップ３の工程時間は、比較例に比較して約３６％短縮（一例として１３．３min→８．５min）された。
ステップ５においては、比較例の５２５℃に比較して、一実施形態は５００℃と成膜温度が低くなっている。このため、αシリコン膜５の成膜レートが下がり、ステップ５の工程時間はかえって長くなった。ステップ５の工程時間は、比較例に比較して約８３％増加（一例として２７．３min→５０min）であった。
このように、ステップ１〜ステップ６のそれぞれで温度を一定とすることにより、かえって工程時間が長くなるステップもあるが、それよりもステップ２、ステップ４およびステップ６の工程時間の時間短縮の効果がはるかに高い。ステップ１〜ステップ６のトータルの工程時間の一例では、比較例に比較して約４１％短縮することができた。また、繰り返し行われるステップ３〜ステップ６のトータルの工程時間も、比較例に比較して約４３％短縮することができた。特に、繰り返し行われるステップ４およびステップ６における時間短縮の効果は、積層数が多くなればなるほど高まってくる。
これらを鑑み、設計された積層数まで積層半導体膜を成膜した後の終了シーケンスに要する時間は、比較例も一実施形態も変わらないと仮定し、１２５枚同時処理の場合のスループットの改善可能性率を、比較例を１００％として試算したところ、一実施形態においては約１６７％となり、スループットは約６７％向上（一例として１時間当たり２．７２枚→１時間当たり４．５４枚）する、との結果を得ることができた。
このように、一実施形態によれば、ステップ１〜ステップ６の工程それぞれにおける成膜温度を同一とし、ステップ１〜ステップ６の工程相互間で温度を一定とすることで、異なった膜の成膜プロセスを繰り返し行っても、良好なスループットを維持、又は向上させることが可能な積層半導体膜の成膜方法を得ることができる。
さらに、一実施形態によれば、異なった膜の成膜プロセスを繰り返し行っても、上層まで良好な表面ラフネスを維持するための工夫が施されている。以下、説明する。
（工夫１）
１つめは、ステップ２、ステップ４およびステップ６のパージ工程におけるパージガスとして、成膜中にＢ-αシリコン膜４およびαシリコン膜５から脱離する物質を含んだガスを用いたことである。
一実施形態においては、Ｂ-αシリコン膜４およびαシリコン膜５のシリコン原料ガスは、モノシランガスである。例えば、モノシランのようなシラン系ガスを用いてＢ-αシリコン膜４およびαシリコン膜５を成膜すると、水素がシリコンの未結合手に結合してＳｉ−Ｈ結合を形成する。Ｓｉ−Ｈ結合を持つＢ-αシリコン膜４およびαシリコン膜５は、膜質が良質であることが知られている。
しかし、成膜シーケンス中の、成膜工程（ステップ３およびステップ５）やパージ工程中（ステップ４およびステップ６）、シリコン基板１には常に熱が加わっている。このために、Ｓｉ−Ｈ結合が切れ、わずかながらも水素の脱離が発生することがある。水素の脱離が、たとえわずかなもの、であったとしても、水素の脱離が発生していないＢ-αシリコン膜４およびαシリコン膜５に比較すれば表面ラフネスの精度は微妙に低下する。また、水素が脱離すると膜の結晶化が起こる。膜の結晶化が起こると、Ｂ-αシリコン膜４およびαシリコン膜５はアモルファスから多結晶になる。アモルファスの膜よりも多結晶の膜の方が表面ラフネスの精度は低い。
これらのような表面ラフネスの精度の微妙な低下は、単層であれば許容できる範囲であるかもしれない。しかしながら、一実施形態は、Ｂ-αシリコン膜４を形成する工程、およびαシリコン膜５を形成する工程を、多数回、例えば、２４回繰り返し、４８層といった積層半導体膜を成膜する。このため、下層では設計マージンの範囲内にあった表面ラフネスの精度の微妙な低下が、上層になるにつれて増幅され、やがては、設計マージンの範囲を超える大きな表面ラフネスの低下に発展する。
このような上層になるほど増幅される表面ラフネスの低下を抑制するために、ステップ２、ステップ４およびステップ６のパージ工程におけるパージガスとして、成膜中にＢ-αシリコン膜４およびαシリコン膜５から脱離する物質を含んだガスを用いるのである。この構成を備えることにより、Ｂ-αシリコン膜４およびαシリコン膜５から脱離した物質を、パージ工程中に補給することができ、Ｂ-αシリコン膜４およびαシリコン膜５からの物質の脱離に起因した、表面ラフネスの精度の微妙な低下を抑制することができる。具体的には、水素を含んだ原料ガスを用いて成膜した場合には、パージガスとして水素を含むガスが用いられると良い。上記一実施形態においては、例えば、シラン系ガスを用いてＢ-αシリコン膜４およびαシリコン膜５を成膜し、パージガスとして水素ガスを用いている。
このような工夫１を施した一実施形態によれば、異なった膜の成膜プロセスを繰り返し行っても、上層まで良好な表面ラフネスを維持することが可能な積層半導体膜の成膜方法を得ることができる。
また、Ｂ-αシリコン膜４およびαシリコン膜５から脱離する物質を含んだガス、例えば、水素ガスを処理室に導入するタイミングであるが、ステップ２、ステップ４およびステップ６のパージ工程においてのみ導入するだけも良いし、図４Ａに示すように、ステップ２〜ステップ６それぞれにおいて処理室内に導入する、あるいはステップ２〜ステップ６にかけて処理室内に導入し続けるようにしても良い。例えば、ステップ３およびステップ５において、水素ガスを処理室内に導入していると、Ｂ-αシリコン膜４を成膜している段階、およびαシリコン膜５を成膜している段階から水素の脱離を抑制することができる。
また、図４Ｂに示すように、例えば、αシリコン膜５を形成するステップ５においては、工程の当初、αシリコン膜５から脱離する物質を含んだガス、例えば、水素ガスを処理室内に導入せず、工程の途中から工程終了までの間のみ、処理室内に導入するようにしても良い。例えば、αシリコン膜５の成膜中に水素ガスが導入されると、水素ガスを導入しない場合に比較して成膜レートが落ちることがある。この点、水素ガスを、工程の途中から工程終了までの間、処理室内に導入するようにすることで、工程の全てで水素ガスを導入する場合に比較して、αシリコン膜５の成膜レートを向上させることができる。
さらに、工程の途中からであっても工程の終了までは、水素ガスを導入するので、αシリコン膜５の、特に露出面からの水素の脱離を防いだまま、αシリコン膜５の成膜レートを向上させることができる、という利点を得ることができる。導入を開始する工程の途中の一例としては、ステップ５の全工程時間の１／２の時間以降を挙げることができる。
なお、これらの工夫１に係る技術事項は、積層半導体膜の成膜方法として単独で実施することも可能であるし、積層半導体膜の成膜に限らず、単層の半導体膜の成膜にも応用可能な事項でもある。
（工夫２）
２つめは、ステップ１〜ステップ６の工程それぞれにおける成膜温度を、Ｂ-αシリコン膜４およびαシリコン膜５の結晶化温度未満とすることである。
成膜中に、Ｂ-αシリコン膜４およびαシリコン膜５が結晶化してアモルファス状態から多結晶状態となると、結晶に由来した極微細な凹凸が膜の表面に生じる。膜の表面に生じた極微細な凹凸もまた、表面ラフネスの精度を微妙に低下させる。結晶化に起因する表面ラフネスの精度の微妙な低下についても、単層であれば許容できる範囲であるかもしれない。しかし、積層半導体膜は、工夫１でも述べたように、上層になるほど表面ラフネスの低下が増幅されてしまうので、やがては、設計マージンの範囲を超える大きな表面ラフネスの低下に発展する。
Ｂ-αシリコン膜４およびαシリコン膜５の結晶化に起因した、表面ラフネスの精度の微妙な低下は、ステップ１〜ステップ６の工程それぞれにおける成膜温度を、Ｂ-αシリコン膜４およびαシリコン膜５の結晶化温度未満とすることで解消することができる。
このような工夫２からも、異なった膜の成膜プロセスを繰り返し行っても、上層まで良好な表面ラフネスを維持することが可能な積層半導体膜の成膜方法が得られる、という利点を得ることができる。
結晶化する温度の具体的な値は、Ｂ-αシリコン膜４にあっては約５３０℃、αシリコン膜５にあっては約６００℃である。
したがって、Ｂ-αシリコン膜４およびαシリコン膜５の結晶化温度未満とする上限値の具体的な温度は５３０℃である。
また、下限値の具体的な温度は、Ｂ-αシリコン膜４およびαシリコン膜５の場合には、成膜レート、表面ラフネスなどの実用上の観点から、４８０℃とされることが好ましい。
また、Ｂ-αシリコン膜４およびαシリコン膜５の結晶化は、これらＢ-αシリコン膜４およびαシリコン膜５に熱が加わっていることでも、ゆっくりと進行する。この点、一実施形態によれば、ステップ３とステップ５との相互間で温度を変更せず、ステップ４よびステップ６のパージ工程の時間が短縮されている。このため、積層半導体膜に加わるトータルの熱履歴を、パージ工程で温度を変更するような成膜方法に比較して、減らすことができる。
このように積層半導体膜に加わるトータルの熱履歴を減らすことでも、積層半導体膜中の膜、本例では、Ｂ-αシリコン膜４およびαシリコン膜５の結晶化を抑制することができる。
さらに、Ｂ-αシリコン膜４およびαシリコン膜５の結晶化を抑制できると、積層構造膜の、例えば、エッチングに関する加工性が良好となる、という利点も副次的に得ることができる。エッチングには面方位依存性がある。多結晶膜には、様々な配向の結晶が無数に存在する。積層構造膜中の膜が、もしも多結晶であったとすると、積層構造膜を貫通する孔を形成した際、孔の側面には結晶の配向に起因した微小な凹凸が生じる。孔の中を、ゲート電極やチャネル、あるいは電気的内部配線などを構成する導電体で埋め込んだ場合、孔の側面に生じた微小な凹凸によって、上記導電体の電気的な容量にばらつきが生じる。このような電気的な容量のばらつきは、半導体集積回路装置の性能を落とす要因となる。
この点、トータルの熱履歴を減らし、熱に起因する結晶化の進行の抑制（一実施形態）、水素の脱離に起因する結晶化の抑制（工夫１）、および結晶化温度未満で成膜することによる結晶化の抑制（工夫２）をしている一実施形態によれば、積層構造膜中の膜を、アモルファスの状態を維持したまま成膜することができる。このため、積層構造膜を貫通する孔を形成した場合でも、孔の側面に微小な凹凸が生じることがない。このため、エッチングに関する加工性が良好となる。
このように、Ｂ-αシリコン膜４およびαシリコン膜５の結晶化を防ぐ工夫を施した一実施形態によれば、製造される半導体集積回路装置の、例えば、ゲート電極やチャネル、あるいは電気的内部配線導電体の電気的な容量にばらつきを生じ難くすることもでき、性能の良い半導体集積回路装置の製造に有利である、という利点についても得ることができる。
（工夫３）
３つめは、積層半導体膜の成膜に先立ち、被処理体の下地上にシリコンシード層３を形成することである。
シリコンシード層３を形成する狙いは、最も下層に形成される膜、一実施形態においては、Ｂ-αシリコン膜４の表面ラフネスの精度の、さらなる向上にある。
上記工夫１、工夫２は、積層半導体膜の積層中における表面ラフネスの精度の低下を抑制することに関している。上層まで良好な表面ラフネスを維持するには、最も下層に形成される膜に対し、表面ラフネスの精度をさらに高めるような別の工夫を施しておくことが好ましい。なぜならば、積層半導体膜において、上層に積層される膜の表面ラフネスの精度は、その下層の膜の表面ラフネスの精度を超えることは困難である、と考えられるからである。このような観点から、最も下層に形成される膜の表面ラフネスの精度は、積層半導体膜中において、最も良好なものとしておくことが望ましい。
一実施形態においては、最も下層にあるＢ-αシリコン膜４の表面ラフネスの精度を高めるため、Ｂ-αシリコン膜４を成膜する前に、下地の表面にシリコンシード層３を形成する。具体的には、下地の表面にシリコンを吸着させ、例えば、原子層レベルの薄いノンドープシリコンからなるシリコンシード層３を形成する。そして、最も下層の膜、一実施形態においては、Ｂ-αシリコン膜４をシリコンシード層３上に形成する。
このように、シリコンシード層３を形成しておくことによって、下地、例えば、シリコン酸化物膜２上においては、多結晶化しやすくなるＢ-αシリコン膜４であったとしても、良好なアモルファス状態、かつ、良好な表面ラフネスをもってシリコン酸化物膜２の上方に成膜することができる。
したがって、最も下層のＢ-αシリコン膜４の表面ラフネスの精度は、シリコンシード層３を形成しない場合に比較して、さらに向上する。しかも、Ｂ-αシリコン膜４がアモルファス状態で形成されることで、Ｂ-αシリコン膜４の上に形成されるαシリコン膜５もまた、良好なアモルファス状態で形成しやすくなる。さらに、αシリコン膜５の上に重ねて形成される第２層目のＢ-αシリコン膜４は、下地によっては多結晶化しやすい膜ではあるが、下地が良好なアモルファス状態を持つαシリコン膜５であれば、引き続き良好なアモルファス状態で形成することができるようになる。
このように、シリコンシード層３を形成し、最も下層の膜、一実施形態においては、第１層目のＢ-αシリコン膜４の表面ラフネスの精度を、より高めておくことによって、上層に形成されていく第１層目のαシリコン膜５、第２層目のＢ-αシリコン膜４、第２層目のαシリコン膜５、…、の表面ラフネスの精度をより高めることができる。
なお、シリコンシード層３は薄く形成されれば良い。このため、シリコンシード層３を形成するための吸着処理ガスとしては、シラン系ガスを用いることができる。このようなシラン系ガスとしては、
・ＳｉＨ４
・Ｓｉ２Ｈ６
・ＳｉｍＨ２ｍ＋２（ただし、ｍは３以上の自然数）の式で表されるシリコンの水素化物
・ＳｉｎＨ２ｎ（ただし、ｎは３以上の自然数）の式で表されるシリコンの水素化物
等を挙げることができる。
また、上記ＳｉｍＨ２ｍ＋２の具体的な例としては、
トリシラン（Ｓｉ３Ｈ８）
テトラシラン（Ｓｉ４Ｈ１０）
ペンタシラン（Ｓｉ５Ｈ１２）
ヘキサシラン（Ｓｉ６Ｈ１４）
ヘプタシラン（Ｓｉ７Ｈ１６）
等を挙げることができる。
さらに、上記ＳｉｎＨ２ｎの具体的な例としては、
シクロトリシラン（Ｓｉ３Ｈ６）
シクロテトラシラン（Ｓｉ４Ｈ８）
シクロペンタシラン（Ｓｉ５Ｈ１０）
シクロヘキサシラン（Ｓｉ６Ｈ１２）
シクロヘプタシラン（Ｓｉ７Ｈ１４）
等を挙げることができる。
しかも、シリコンシード層３は、原子層レベルの薄い膜厚で良いために、例えば、成膜レートが速すぎ、膜厚が厚くなるにつれて表面ラフネスやステップカバレッジが悪化しだすようなシラン系ガスでも用いることができる。このため、シリコン吸着処理ガスとしては、例えば、Ｂ-αシリコン膜４およびαシリコン膜５の原料ガスとして用いられたシラン系ガスよりも、高次のシラン系ガスを用いることが可能である。具体的な例としては、Ｂ-αシリコン膜４およびαシリコン膜５の原料ガスとしてモノシラン（ＳｉＨ４）を用いた場合には、シリコンシード層３を形成するための吸着処理ガスとしてジシラン（Ｓｉ２Ｈ６）を用いることである。ジシランはシリコン原料ガスとして、モノシランよりも成膜レートが速い物質として知られている。
さらに、吸着処理ガスとしては、シラン系ガスの他、アミノシラン系ガスも用いることができる。
アミノシラン系ガスの例としては、
ＢＡＳ（ブチルアミノシラン）
ＢＴＢＡＳ（ビスターシャリブチルアミノシラン）
ＤＭＡＳ（ジメチルアミノシラン）
ＢＤＭＡＳ（ビスジメチルアミノシラン）
ＴＤＭＡＳ（トリスジメチルアミノシラン）
ＤＥＡＳ（ジエチルアミノシラン）
ＢＤＥＡＳ（ビスジエチルアミノシラン）
ＤＰＡＳ（ジプロピルアミノシラン）
ＤＩＰＡＳ（ジイソプロピルアミノシラン）
等を挙げることができる。
アミノシラン系ガスを用いてシリコンシード層３を形成した場合の第１の利点としては、シリコンシード層３上に形成される膜のインキュベーション時間を短縮することができ、積層半導体膜中の膜の薄膜化を促進できることである。上記一実施形態では、Ｂ-αシリコン膜４の薄膜化、およびαシリコン膜５の薄膜化を促進できる。Ｂ-αシリコン膜４およびαシリコン膜５の薄膜化を促進できると、多数のＢ-αシリコン膜４およびαシリコン膜５が積層されつつも、高さ方向に、よりコンパクトな積層半導体膜を得ることができる。
また、第２の利点としては、シラン系ガスよりも、アミノシラン系ガスを用いて形成したシリコンシード層３上に形成された膜の方が、ステップカバレージが良いことである。このため、積層半導体膜を、例えば、段差がある下地上に形成する場合には、シリコンシード層３を形成するための吸着処理ガスとして、アミノシラン系ガスが選ばれることが良い。
なお、これらの工夫３に係る技術事項についても、積層半導体膜の成膜方法として単独で実施することも可能であるし、積層半導体膜の成膜に限らず、単層の半導体膜の成膜にも応用可能な事項でもある。
（成膜装置１）
次に、一実施形態に係る積層半導体膜の成膜方法を実施することが可能な縦型バッチ式成膜装置の第１例を説明する。
図５は、第１例に係る縦型バッチ式成膜装置を概略的に示す縦断面図である。
図５に示すように、第１例に係る縦型バッチ式成膜装置（以下成膜装置という）１００ａは、有天井の円筒体状の外壁１０１と、外壁１０１の内側に設けられ、円筒状の内壁１０２とを備えている。外壁１０１および内壁１０２は、例えば、石英製であり、内壁１０２の内側を、被処理体、本例では複数のシリコン基板１を収容し、収容された複数のシリコン基板１に対して一括した成膜処理を施す処理室１０３とする。処理室１０３の内部において、上記一実施形態において説明した積層半導体膜の成膜方法が、複数のシリコン基板１に対し、一括して実施される。外壁１０１と内壁１０２とは環状空間１０４を隔てつつ水平方向Ｘ沿って互いに離れており、各々の下端部において互いに接合されている。また、内壁１０２の上端部は、外壁１０１との天井部から離隔されており、処理室１０３の上方が環状空間１０４に連通されるようになっている。処理室１０３の上方に連通される環状空間１０４は排気路となる。処理室１０３に供給され、拡散されたガスは、処理室１０３の下方から処理室１０３の上方へと流れて、環状空間１０４に吸引される。環状空間１０４の、例えば、下端部には排気管１０５が接続されており、排気管１０５は、排気装置１０６に接続されている。排気装置１０６は図示せぬ真空ポンプ等を含んで構成され、処理に使用したガスを処理室１０３の内部から排気し、また、処理室１０３の内部の圧力を処理に適切な圧力となるように調節する。
外壁１０１の外側には、加熱装置１０７が、処理室１０３の周囲を取り囲むように設けられている。加熱装置１０７は、処理室１０３の内部の温度を処理に適切な温度となるように調節し、被処理体、本例では複数のシリコン基板１を加熱する。
外壁１０１および内壁１０２の下端部は開口となっている。この開口には、例えば、ステンレススチールにより円筒体状に成形されたマニホールド１０８がＯリング等のシール部材１０９を介して連結されている。マニホールド１０８は外壁１０１および内壁１０２の下端部を支持している。マニホールド１０８の下端部は開口となっており、この開口を介してボート１１０が処理室１０３の内部に挿入される。ボート１１０は、例えば、石英製であり、複数本の支柱１１１を有している。支柱１１１には、図示せぬ溝が形成されており、この溝により、複数枚の被処理体が一度に支持される。これにより、ボート１１０は、被処理体として複数枚、例えば、５０〜１５０枚のシリコン基板１を多段に載置することができる。複数のシリコン基板１を載置したボート１１０が、処理室１０３の内部に挿入されることで、処理室１０３の内部には、複数のシリコン基板１が収容され、複数のシリコン基板１それぞれに対して一括したバッチ処理による成膜処理が行なわれる。
ボート１１０は、石英製の保温筒１１２を介してテーブル１１３の上に載置される。テーブル１１３は、例えば、ステンレススチール製の蓋部１１４を貫通する回転軸１１５上に支持される。蓋部１１４は、マニホールド１０８の下端部の開口を開閉する。蓋部１１４の貫通部には、例えば、磁性流体シール１１６が設けられ、回転軸１１５を気密にシールしつつ回転可能に支持している。また、蓋部１１４の周辺部とマニホールド１０８の下端部との間には、例えば、Ｏリングよりなるシール部材１１７が介設され、処理室１０３の内部のシール性を保持している。回転軸１１５は、例えば、ボートエレベータ等の昇降機構（図示せず）に支持されたアーム１１８の先端に取り付けられている。これにより、ウエハボート１１０および蓋部１１４等は、一体的に鉛直方向Ｚに昇降されて処理室１０３に対して挿脱される。
成膜装置１００ａは、処理室１０３の内部に、処理に使用するガスを供給する処理ガス供給機構１２０、及び処理室１０３内にパージガスを供給するパージガス供給機構１２１を有している。
本例の処理ガス供給機構１２０は、シード層用吸着処理ガス供給源１２０ａ、シリコン原料ガス供給源１２０ｂ、およびドーパントガス供給源１２０ｃを含んでいる。吸着処理ガスの一例はジシランガス、シリコン原料ガスの一例はモノシランガス、およびドーパントガスの一例は三塩化ホウ素ガスである。
シード層用吸着処理ガス供給源１２０ａは、流量制御器（ＭＦＣ）１２２ａおよび開閉弁１２３ａを介してガス供給口１２４ａに接続されている。ガス供給口１２４ａは、マニホールド１０８の側壁に、マニホールド１０８の内側に向けて水平方向Ｘに沿って貫通するように設けられている。ガス供給口１２４ａは、マニホールド１０８の内部にガスを供給し、さらに、供給されたガスを、マニホールド１０８の上方にある処理室１０３の内部に向けて拡散させる。
シリコン原料ガス供給源１２０ｂは、流量制御器（ＭＦＣ）１２２ｂおよび開閉弁１２３ｂを介して、上記ガス供給口１２４ａに接続されている。これにより、図１に示したステップ１のシード層を形成する工程の際、ガス供給口１２４ａはシード層用吸着処理ガスをマニホールド１０８の内部に供給し、同じく図１に示したステップ３およびステップ５の第１、第２の半導体膜を形成する工程の際、シリコン原料ガスをマニホールド１０８の内部に供給する。
ドーパントガス供給源１２０ｃは、流量制御器（ＭＦＣ）１２２ｃおよび開閉弁１２３ｃを介してガス供給ノズル１２５ａ〜１２５ｅに接続されている。ガス供給ノズル１２５ａ〜１２５ｅは、マニホールド１０８の側壁に、マニホールド１０８の内側に向けて水平方向Ｘに沿って貫通し、さらに、マニホールド１０８の内側において屈曲し、処理室１０３の内部に向けて鉛直方向Ｚに沿って垂直に延びるように設けられている。
本例のパージガス供給機構１２１は、パージガス供給源１２１ａを含んでいる。パージガスの一例は水素ガスである。
パージガス供給源１２１ａは、流量制御器（ＭＦＣ）１２２ｄおよび開閉弁１２３ｄを介してガス供給口１２４ｂに接続されている。ガス供給口１２４ｂは、ガス供給口１２４ａと同様にマニホールド１０８の側壁に、マニホールド１０８の内側に向けて水平方向Ｘに沿って貫通するように設けられている。ガス供給口１２４ｂは、ガスをマニホールド１０８の内部に供給し、供給したガスをマニホールド１０８上方にある処理室１０３の内部に向けて拡散させる。
成膜装置１００ａには制御部１３０が接続されている。制御部１３０は、例えば、マイクロプロセッサ（コンピュータ）からなるプロセスコントローラ１３０ａを備えており、成膜装置１００ａの各構成部の制御は、プロセスコントローラ１３０ａが行う。プロセスコントローラ１３０ａには、ユーザーインターフェース１３０ｂと、記憶部１３０ｃとが接続されている。
ユーザーインターフェース１３０ｂは、オペレータが成膜装置１００ａを管理するためにコマンドの入力操作等を行うためのタッチパネルディスプレイやキーボードなどを含む入力部、および成膜装置１００ａの稼働状況を可視化して表示するディスプレイなどを含む表示部を備えている。
記憶部１３０ｃは、成膜装置１００ａで実行される各種処理をプロセスコントローラ１３０ａの制御にて実現するための制御プログラムや、成膜装置１００ａの各構成部に処理条件に応じた処理を実行させるためのプログラムを含んだ、いわゆるプロセスレシピが格納される。プロセスレシピは、記憶部１３０ｃの中の記憶媒体に記憶される。記憶媒体は、ハードディスクや半導体メモリであってもよいし、ＣＤ-ＲＯＭ、ＤＶＤ、フラッシュメモリ等の可搬性のものであってもよい。また、プロセスレシピは、他の装置から、例えば専用回線を介して適宜伝送させるようにしてもよい。
プロセスレシピは、必要に応じてユーザーインターフェース１３０ｂからのオペレータの指示等にて記憶部１３０ｃから読み出され、読み出されたプロセスレシピに従った処理をプロセスコントローラ１３０ａが実行することで、成膜装置１００ａは、プロセスコントローラ１３０ａの制御のもと、要求された処理を実行する。本例では、成膜装置１００ａは、プロセスコントローラ１３０ａの制御のもと、上記一実施形態において説明した積層半導体膜の成膜方法に従った処理を実行する。
図６は、第１例に係る成膜装置１００ａからボート１１０を取り出した状態を示す縦断面図である。なお、図６中には、ガスの流れを点線の矢印で示し、加熱装置１０７に持たせる温度勾配の一例を図中左側に示す。
図６に示すように、成膜装置１００ａの処理室１０３の内部は、複数のゾーン、本例ではマニホールド１０８側から順番に、“Ｂ（ボトム）“、“ＢＣ（ボトム-センター）”、“Ｃ（センター）”、“ＴＣ（トップ-センター）”および“Ｔ（トップ）”の５つのゾーンに区分けされている。ガス供給ノズル１２５ａ〜１２５ｅはそれぞれ、５つのゾーンＢ、ＢＣ、Ｃ、ＴＣおよびＴの各々に向けてドーパントガスを吐出する。ガス供給ノズル１２５ａ〜１２５ｅのガス吐出口は上端部にあり、ドーパントガスは、ガス供給ノズル１２５ａ〜１２５ｅの上端部から鉛直方向Ｚに向かって吐出される。このため、ガス供給ノズル１２５ａ〜１２５ｅの高さは各々異なっており、ガス供給ノズル１２５ａはゾーンＢの下方まで、ガス供給ノズル１２５ｂはゾーンＢＣの下方まで、ガス供給ノズル１２５ｃはゾーンＣの下方まで、ガス供給ノズル１２５ｄはゾーンＴＣの下方まで、ガス供給ノズル１２５ｅはゾーンＴの下方まで、とされている。
例えば、ドーパントガスについては、処理室１０３の内部を複数のゾーンに区分けし、ゾーン毎にガス供給ノズル１２５ａ〜１２５ｅを介してドーパントガスを供給する。このような工夫をすることで、処理室１０３の最も下方に配置されたシリコン基板１から、処理室１０３の最も上方に配置されたシリコン基板１まで、例えば、ドーパントを含有した半導体膜、本例では、Ｂ-αシリコン膜４をドーパントの濃度を均一にして成膜することが可能となる。
また、シリコン原料ガスについては、ガス供給口１２４ａを介してマニホールド１０８の内側から処理室１０３の下方に供給し、処理室１０３の下方から上方に向かって拡散させる。この場合には、処理室１０３の下方から上方にかけてシリコン原料ガスが消費されていくので、処理室１０３の上方においては、処理室１０３の下方に比較して成膜反応が鈍くなる。このため、第１例に係る成膜装置１００ａにおいては、加熱装置１０７として、処理室１０３の内部に温度勾配をつけることが可能な加熱装置１０７を用いる。そして、図６中に示すように、処理室１０３の下方においては温度を低く、処理室１０３の上方に向かうに従って温度を高くする。このように、処理室１０３の内部には、処理室１０３のシリコン原料ガスが供給される下方から、処理室１０３の上方に向かって温度が高くなる温度分布を持たせる。この構成を備えることで、処理室１０３の最も下方に配置されたシリコン基板１から、処理室１０３の最も上方に配置されたシリコン基板１まで、例えば、ドーパントを含有した半導体膜およびノンドープの半導体膜、本例では、Ｂ-αシリコン膜４およびαシリコン膜５の膜厚を均一にして成膜することができる。
また、処理室１０３の内部に温度勾配を持たせることが可能な加熱装置１０７の一例としては、内蔵されるヒーターを、例えば、分散型とし、分散されたヒーターをそれぞれ個別に温度調節可能に構成したものなどを挙げることができる。
また、加熱装置１０７に温度勾配を持たせた後は、ステップ１〜ステップ６の相互間でその温度勾配を変化させない。これにより、例えば、ステップ２、ステップ４およびステップ６における工程時間の短縮を実現することができる。
温度勾配の一例であるが、例えば、成膜温度として５００℃を選択した場合には、シリコン原料ガスの供給箇所に最も近い箇所において４５０〜４７５℃、シリコン原料ガスの供給箇所から最も遠い箇所において５２５℃〜５５０℃、最も近い箇所と最も遠い箇所との中間の箇所において５００℃とすることを挙げることができる。例えば、このようにシリコン原料ガスの供給箇所に最も近いゾーンＢと最も遠いゾーンＴとの間において、選択した成膜温度から±５〜１０％の温度勾配がつけられると、バッチ処理により成膜される複数のＢ-αシリコン膜４およびαシリコン膜５の各膜の膜厚の均一性の向上に有用であろう。
（成膜装置２）
次に、一実施形態に係る積層半導体膜の成膜方法を実施することが可能な縦型バッチ式成膜装置の第２例を説明する。
図７は第２例に係る縦型バッチ式成膜装置を概略的に示す縦断面図である。
図７に示すように、第２例に係る縦型バッチ式成膜装置（以下成膜装置という）１００ｂが、第１例に係る成膜装置１００ａと、特に異なっているところは、ガス供給ノズルを、分散型ガス供給ノズル２２５としたこと、内壁１０２を設けず、外壁１０１の内側の領域を処理室１０３としたこと、および排気管１０５を、マニホールド１０８の側壁にマニホールド１０８の内部に向けて水平方向Ｘに沿って貫通させ、排気を処理室１０３の下方にあるマニホールド１０８の部分から行うようにしたことである。分散型ガス供給ノズル２２５は、マニホールド１０８の側壁に、マニホールド１０８の内側に向けて水平方向Ｘに沿って貫通し、さらに、マニホールド１０８の内側において屈曲し、処理室１０３の内部に向けて鉛直方向Ｚに沿って垂直に延びるように設けられている。分散型ガス供給ノズル２２５は、複数のガス吐出孔２２６を有しており、複数のガス吐出孔２２６は各々、処理室１０３に複数配置された被処理体の被処理面、本例ではシリコン基板１の被処理面のそれぞれに対して直接にガスを供給する。
図８は図７中の８−８線に沿う水平断面図、図９は、第２例に係る成膜装置１００ｂからボート１１０を取り出した状態を示す縦断面図である。図９中には、ガスの流れを点線の矢印で示す。
図８および図９に示すように、本例の分散型ガス供給ノズル２２５は、処理室１０３の内部に複数本設けられる。本例では、一例として合計９本の分散型ガス供給ノズル２２５ａ〜２２５ｉが設けられている。
分散型ガス供給ノズル２２５ａ、２２５ｄおよび２２５ｇには、吸着処理ガス、本例ではジシランガスが、シード層用吸着処理ガス供給源１２０ａから流量制御器（ＭＦＣ）１２２ａおよび開閉弁１２３ａを介して供給される。また、分散型ガス供給ノズル２２５ａ、２２５ｄおよび２２５ｇには、吸着処理ガスの他、シリコン原料ガス、本例ではモノシランガスが、シリコン原料ガス供給源１２０ｂから流量制御器（ＭＦＣ）１２２ｂおよび開閉弁１２３ｂを介して供給される（図７参照）。
分散型ガス供給ノズル２２５ｃ、２２５ｆおよび２２５ｉには、ドーパントガス、本例では三塩化ホウ素ガスが、ドーパントガス供給源１２０ｃから流量制御器（ＭＦＣ）１２２ｃおよび開閉弁１２３ｃを介して供給される（図７参照）。
さらに、分散型ガス供給ノズル２２５ｂ、２２５ｅおよび２２５ｈには、パージガス、本例では水素ガスが、パージガス供給源１２１ａは、から流量制御器（ＭＦＣ）１２２ｄおよび開閉弁１２３ｄを介して供給される（図７参照）。
このようにして、本例では、処理室１０３に複数配置された被処理体の被処理面の各々、本例ではシリコン基板１の被処理面の各々に対して、吸着処理ガス、シリコン原料ガスドーパントガス、およびパージガスをそれぞれ直接に供給する。本例では、吸着処理ガス、シリコン原料ガスおよびパージガスが、シリコン基板１の被処理面の各々に対して平行に、即ち水平方向Ｘに沿って供給される。そして、これらのガスが、シリコン基板１の被処理面の上方を通過した後は、処理室１０３の下方にあるマニホールド１０８側に向かって向きを変え、鉛直方向Ｚに沿って流れ、排気管１０５を通じて排気されていく。
このように、シリコン基板１の被処理面の各々に対して、吸着処理ガス、シリコン原料ガスおよびパージガスをそれぞれ直接に供給する構成を備えることで、処理室１０３の最も下方に配置されたシリコン基板１から、処理室１０３の最も上方に配置されたシリコン基板１まで、例えば、ドーパントを含有した半導体膜およびノンドープの半導体膜、本例では、Ｂ-αシリコン膜４およびαシリコン膜５の膜厚を均一にして成膜することができる。
また、Ｂ-αシリコン膜４にあっては、ドーパントの濃度を、処理室１０３の最も下方に配置されたシリコン基板１から、処理室１０３の最も上方に配置されたシリコン基板１まで均一にすることができる。図９中の左側に加熱装置１０７に持たせる温度分布を示す。
また、第２例に係る成膜装置１００ｂにおいては、シリコン基板１の被処理面の各々に対して、吸着処理ガス、シリコン原料ガス、ドーパントガスおよびパージガスをそれぞれ直接に供給するので、加熱装置１０７の温度分布としては、第１例に係る成膜装置１００ａで行った温度勾配をもたせる必要は必ずしもなくなる。このため、図９に示すように、加熱装置１０７の一端から他端まで温度をフラットとし、処理室１０３のマニホールド１０８側の下端から処理室１０３の天井側の他端に向かって温度が一定となる温度分布を持たせて、積層半導体膜の成膜を行うことができる。
加熱装置１０７の全体に渡ってフラットな温度分布を持たせた後は、ステップ１〜ステップ６の相互間でその温度分布を変化させない。これにより、例えば、ステップ２、ステップ４およびステップ６における工程時間の短縮を実現することができる。
さらに、本例では、成膜装置１００ｂの処理室１０３の内部が、複数のゾーン、本例ではマニホールド１０８側から順番に、“Ｂ（ボトム）”、“Ｃ（センター）”および“Ｔ（トップ）”の３つのゾーンに区分けされている。分散型ガス供給ノズル２２５ａ〜２２５ｉはそれぞれ、上段のゾーンＴ用（２２５ａ〜２２５ｃ）、下段のゾーンＢ用（２２５ｄ〜２２５ｆ）および中段のゾーンＣ用（２２５ｇ〜２２５ｉ）に分けられている。分散型ガス供給ノズル２２５ａ〜２２５ｉをゾーン毎に分けることで、分散型ガス供給ノズル２２５の一本当たりに形成されるガス吐出孔２２６の数を減らすことができる。
さらに、ガス吐出孔２２６の数が減るとともに、分散型ガス供給ノズル２２５の側壁のうち、ガス吐出孔２２６が形成されている部分の長さＬを短くすることもできる。分散型ガス供給ノズル２２５において、ガス吐出孔２２６の数を減らし、かつ、ガス吐出孔２２６が形成されている部分の長さＬを短くすることで、複数のガス吐出孔２２６のうち、ガスが供給される供給箇所に最も近いところからのガス吐出量と、最も遠いところからのガス吐出量とをほぼ均等にすることができる。この構成をさらに備えると、本例ではＢ-αシリコン膜４およびαシリコン膜５の膜厚を、処理室１０３の最も下方に配置されたシリコン基板１から、処理室１０３の最も上方に配置されたシリコン基板１まで、さらに均一にして成膜することが可能となる。そして、Ｂ-αシリコン膜４にあっては、ドーパントの濃度を、処理室１０３の最も下方に配置されたシリコン基板１から、処理室１０３の最も上方に配置されたシリコン基板１まで、さらに均一にすることが可能となる。
以上、この発明を一実施形態に従って説明したが、この発明は、上記一実施形態に限定されることは無く、その趣旨を逸脱しない範囲で種々変形可能である。また、この発明の実施形態は、上記一実施形態が唯一のものでもない。
例えば、上記一実施形態においては、ステップ１〜ステップ６の工程それぞれにおける処理温度を同一とし、そして、ステップ１〜ステップ６の工程相互間で温度を一定とした。しかし、ステップ１およびステップ２については、成膜当初に一回だけある工程であり、繰り返されることがない。このため、ステップ１、又はステップ１とステップ２については、シード層の形成に適切な温度となるように変更されても良い。これらの場合には、ステップ２〜ステップ６の工程それぞれにおける処理温度を同一とし、そして、ステップ２〜ステップ６の工程相互間で温度を一定とする。又はステップ３〜ステップ６の工程それぞれにおける処理温度を同一とし、そして、ステップ３〜ステップ６の工程相互間で温度を一定とする。
また、下地として、シリコン酸化物膜２を例示したが、下地は、シリコン酸化物膜２に限られるものではない。例えば、シリコン窒化膜であっても良いし、多結晶シリコン膜であっても、シリコン基板であってもよい。もちろん、タングステンや銅などの内部配線層を構成するような金属膜であってもよい。さらには、キャパシタなどの誘電体膜として使用されるようなタンタル酸化膜などシリコン酸化膜よりも高い比誘電率を持つ誘電体膜であってもよい。
その他、この発明はその要旨を逸脱しない範囲で様々に変形することができる。
１…シリコン基板、２…シリコン酸化物膜、３…シリコンシード層、４…ボロンドープトアモルファスシリコン膜、５…ノンドープトアモルファスシリコン膜、６（６−１〜６−ｎ）…積層構造。

Claims (19)

  1. 被処理体の下地の上方に、第１、第２の半導体膜を交互に積層した積層半導体膜を成膜する積層半導体膜の成膜方法であって、
    （１） 前記第１の半導体膜を成膜する工程と、
    （２） 前記第２の半導体膜を成膜する工程と、
    を設計された積層数まで繰り返すとともに、
    前記（１）の工程における成膜温度と前記（２）の工程における成膜温度とを同一とし、前記（１）の工程と前記（２）工程との相互間で温度を一定とし、
    前記（１）の工程と前記（２）の工程との相互間におけるパージガスとして、成膜中に前記第１、第２の半導体膜から脱離する物質を含むガスを用いることを特徴とする積層半導体膜の成膜方法。
  2. 前記成膜温度は、前記第１、第２の半導体膜の結晶化温度未満とされることを特徴とする請求項１に記載の積層半導体膜の成膜方法。
  3. 前記第１、第２の半導体膜がシリコン膜であるとき、
    前記第１、第２の半導体膜から脱離する物質を含むガスが、水素を含むガスであることを特徴とする請求項１に記載の積層半導体膜の成膜方法。
  4. 被処理体の下地の上方に、第１、第２の半導体膜を交互に積層した積層半導体膜を成膜する積層半導体膜の成膜方法であって、
    （３） 前記第１の半導体膜を成膜する工程と、
    （４） 前記第２の半導体膜を成膜する工程と、
    を設計された積層数まで繰り返すとともに、
    前記（３）の工程と前記（４）の工程との相互間におけるパージガスとして、成膜中に前記第１、第２の半導体膜から脱離する物質を含むガスを用いて、前記第１、第２の半導体膜が交互に積層された積層半導体膜を成膜することを特徴とする積層半導体膜の成膜方法。
  5. 前記第１、第２の半導体膜がシリコン膜であるとき、
    前記第１、第２の半導体膜から脱離する物質を含むガスが、水素を含むガスであることを特徴とする請求項４に記載の積層半導体膜の成膜方法。
  6. 被処理体の下地の上方に、第１、第２の半導体膜を交互に積層した積層半導体膜を成膜する積層半導体膜の成膜方法であって、
    （５） 前記第１の半導体膜を成膜する工程と、
    （６） 前記第２の半導体膜を成膜する工程と、
    を設計された積層数まで繰り返し、前記第１、第２の半導体膜が交互に積層された積層半導体膜を成膜するとともに、
    （７） 前記積層半導体膜の成膜に先立ち、前記被処理体の下地上にシード層を形成する工程を具備し、
    前記（５）の工程における成膜温度と前記（６）の工程における成膜温度とを同一とし、前記（５）の工程と前記（６）工程との相互間で温度を一定とし、
    前記（７）の工程における処理温度を、さらに前記成膜温度と同一とし、前記（７）の工程と前記（５）の工程との相互間で温度を一定とすることを特徴とする積層半導体膜の成膜方法。
  7. 前記第１、第２の半導体膜はシリコン膜であり、
    前記シード層は、前記シリコン膜の原料ガスであるシラン系ガスよりも高次のシラン系ガスを用い、前記下地の表面にシリコンを吸着させて形成することを特徴とする請求項６に記載の積層半導体膜の成膜方法。
  8. 前記第１、第２の半導体膜はシリコン膜であり、
    前記シード層は、アミノシラン系ガスを用い、前記下地の表面にシリコンを吸着させて形成することを特徴とする請求項６に記載の積層半導体膜の成膜方法。
  9. 前記成膜温度は、前記第１、第２の半導体膜の結晶化温度未満とされることを特徴とする請求項６に記載の積層半導体膜の成膜方法。
  10. 前記（５）〜（７）の工程相互間におけるパージガスとして、成膜中に前記第１、第２の半導体膜から脱離する物質を含むガスを用いることを特徴とする請求項６から請求項９のいずれか一項に記載の積層半導体膜の成膜方法。
  11. 前記第１、第２の半導体膜がシリコン膜であるとき、
    前記第１、第２の半導体膜から脱離する物質を含むガスが、水素を含むガスであることを特徴とする請求項１０に記載の積層半導体膜の成膜方法。
  12. 前記第１、第２の半導体膜の一方が、ドーパントがドープされたドープト半導体膜であり、他方が、ドーパントがドープされていないノンドープ半導体膜であり、
    前記ノンドープ半導体膜を形成する工程、および前記ドープト半導体膜を形成する工程の双方において、前記第１、第２の半導体膜から脱離する物質を含んだガスを、さらに供給することを特徴とする請求項１、請求項３、請求項４、請求項５、請求項１０および請求項１１のいずれか一項に記載の積層半導体膜の成膜方法。
  13. 前記第１、第２の半導体膜の一方が、ドーパントがドープされたドープト半導体膜であり、他方が、ドーパントがドープされていないノンドープ半導体膜であり、
    前記ドープト半導体膜を形成する工程において、前記第１、第２の半導体膜から脱離する物質を含んだガスを、さらに供給し、
    前記ノンドープ半導体膜を形成する工程において、前記第１、第２の半導体膜から脱離する物質を含んだガスを、工程の途中からさらに供給することを特徴とする請求項１、請求項３、請求項４、請求項５、請求項１０および請求項１１のいずれか一項に記載の積層半導体膜の成膜方法。
  14. 請求項１から請求項１３のいずれか一項に係る積層半導体膜の成膜方法を、バッチ処理にて行うことを特徴とする積層半導体膜の成膜方法。
  15. 前記第１、第２の半導体膜の一方が、ドーパントがドープされたドープト半導体膜であり、他方が、ドーパントがドープされていないノンドープ半導体膜であり、
    前記被処理体は、前記積層半導体膜を成膜する成膜装置の処理室内に、前記処理室の一端から前記処理室の他端に向かって複数配置され、
    前記第１、第２の半導体膜の原料ガスは、前記処理室の一端から供給し、
    前記第１又は第２の半導体膜へのドーパントガスは、前記処理室の一端と前記処理室の他端との間において複数の箇所から供給することを特徴とする請求項１から請求項１３のいずれか一項に記載の積層半導体膜の成膜方法。
  16. 前記処理室の内部には、前記処理室の一端から前記処理室の他端に向かって温度が高くなる温度分布を持たせることを特徴とする請求項１５に記載の積層半導体膜の成膜方法。
  17. 前記第１、第２の半導体膜の一方が、ドーパントがドープされたドープト半導体膜であり、他方が、ドーパントがドープされていないノンドープ半導体膜であり、
    前記被処理体は、前記積層半導体膜を成膜する成膜装置の処理室内に、前記処理室の一端から前記処理室の他端に向かって複数配置され、
    前記第１、第２の半導体膜の原料ガス、及び前記第１又は第２の半導体膜へのドーパントガスは、前記処理室に複数配置された前記被処理体の被処理面のそれぞれに対して直接に供給することを特徴とする請求項１から請求項１３のいずれか一項に記載の積層半導体膜の成膜方法。
  18. 前記処理室には、前記処理室の一端から前記処理室の他端に向かって温度が一定となる温度分布を持たせることを特徴とする請求項１７に記載の積層半導体膜の成膜方法。
  19. 前記第１、第２の半導体膜をアモルファス状態で成膜することを特徴とする請求項１から請求項１８のいずれか一項に記載の積層半導体膜の成膜方法。
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