JP5780050B2 - 伝送システム - Google Patents
伝送システム Download PDFInfo
- Publication number
- JP5780050B2 JP5780050B2 JP2011178556A JP2011178556A JP5780050B2 JP 5780050 B2 JP5780050 B2 JP 5780050B2 JP 2011178556 A JP2011178556 A JP 2011178556A JP 2011178556 A JP2011178556 A JP 2011178556A JP 5780050 B2 JP5780050 B2 JP 5780050B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- transmitter
- transmission
- request signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/10—Flow control; Congestion control
- H04L47/30—Flow control; Congestion control in combination with information about buffer occupancy at either end or at transit nodes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Description
図1は、第1の実施形態による伝送システムの構成例を示す図である。伝送システムは、集積回路の半導体チップ内、半導体チップ間、装置内又は装置間でビットレートの高い信号を送受信することができる。送信装置は、データ送信回路101、FIFO(ファーストインファーストアウト)メモリ102、トランスミッタ103を有する。受信装置は、レシーバ105、FIFOメモリ106、データ受信回路107及びFIFOポインタモニタ回路108を有する。伝送システムは、リクエスト(要求)信号req及びアクノリッジ(確認)信号ackを用いた非同期インターフェースによりデータ伝送を行う。
Ta=2×Trt+(D/Dr−1)×Trt+Mo/(D−Dr)
FIFOメモリ106の使用量上限値Mmaxを超えると、受信データが失われるので、これは避ける必要がある。この条件を満たすためには、下記の条件を満たせばよい。
Mmax−Mo>(D−Dr)×Trt
FIFOメモリ106の中をデータが通過する遅延時間の最大値は、次式で表される。
{Mo+(D−Dr)×Trt}/Dr
この遅延時間を最少とするためには、データレートDと処理速度Drの差をできるだけ小さくし、閾値Moもできるだけ小さくすることが望ましい。D、Dr、Trtが与えられた条件で、FIFOメモリ106の遅延時間を最少にするには、閾値Moの値を最小、つまりゼロとすれば良いが、トランスミッタ103の電力削減という意味では閾値Moをむやみに小さくすることは得策ではない。
アクノリッジ信号ackが有効/無効を繰り返す周期Taが短すぎると、トランスミッタ103及びレシーバ105の停止/再開のための無駄時間及び停止/再開のための制御回路の消費電力の無駄が大きくなる問題がある。アクノリッジ信号ackの有効/無効が生ずる頻度1/TaがデータレートD及び処理速度Drに比べてある程度小さい(例えば5%以内)場合は、制御のための電力増加より、トランスミッタ103及びレシーバ105を停止することによる電力削減の効果が大きくなる。トランスミッタ103が動作する割合は、周期TaのうちTrt+Mo/(D−Dr)で与えられるため、トランスミッタ103の平均電力Paは、トランスミッタ103の停止/再開のためのエネルギ消費を1サイクル当たりEoとして、次式で表される。
Pa=Eo/Ta+Pt×{Trt+Mo/D−Dr)}/Ta
ここで、Ptはトランスミッタ103が連続動作した場合の消費電力である。想定されるTrtの範囲に対してPaの値が十分小さくなるように閾値Moの値を選ぶ必要がある。
図8は、第2の実施形態による受信装置の構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。レシーバ105は、トランスミッタ103からデータDT及びリクエスト信号reqをパラレルに受信する。具体的には、レシーバ105は、トランスミッタ103から、伝送路801を介してデータDTを受信し、伝送路802を介してリクエスト信号reqを受信する。レシーバ105は、リクエスト信号reqが有効であるときにはデータDTを書き込みセレクタ804に出力し、リクエスト信号reqが無効であるときにはアイドル信号IDLをFIFOポインタモニタ回路108に出力する。また、レシーバ105は、無効のリクエスト信号reqを受信すると、一部の動作を停止し、リクエスト信号reqのモニタのみを行う。また、レシーバ105は、クロック同期用信号を受信した場合にはクロック信号の位相調整を行う。
図10は、第3の実施形態による伝送システムの構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。トランスミッタ103は、トランスミッタ1001及び3値デジタルアナログ変換器1002を有する。トランスミッタ1001は、リクエスト信号reqをデータDTと共に送信するため3値デジタル信号を出力する。3値デジタルアナログ変換器1002は、3値デジタル信号をアナログ信号に変換し、第1の伝送路104を介してレシーバ105に送信する。3値デジタル信号は、通常のデータDTをバイナリで表現し、リクエスト信号reqが無効であることを0と1の中間電位(差動信号の場合は差動電圧が0)により表現する。例えば、3値デジタル信号は、図2に示すように、「−1」がデータDTの「0」を示し、「+1」がデータDTの「1」を示し、「0」がアイドル状態IDLを示す。
図12は、第4の実施形態による伝送システムの構成例を示す図である。本実施形態では、複数の第1の伝送路104a〜104d及び複数のレシーバ105a〜105dが設けられる。以下、本実施形態が第1の実施形態と異なる点を説明する。トランスミッタ103は、複数の第1の伝送路104a〜104dを介して複数のデータDT1〜DT3及び複数のデータDT1〜DT3に共通の一のリクエスト信号reqをレシーバ105a〜105dに送信する。レシーバ105a〜105cが受信したデータDT1〜DT3は、FIFOメモリ106に書き込まれる。
図13は、第5の実施形態による伝送システムの構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。トランスミッタ103は、第1のマルチプレクサ1301及び動作・停止制御回路1302を有する。第1のマルチプレクサ1301は、パラレルのデータDTをシリアルのデータDTに変換する。トランスミッタ103は、シリアルのデータDT及びリクエスト信号reqを第1の伝送路104を介してレシーバ105に送信する。動作・停止制御回路1302は、FIFOポインタモニタ回路108から受信するアクノリッジ信号ackに応じて、制御信号CTL1を第1のマルチプレクサ1301に出力し、第1のマルチプレクサ1301の動作・停止を制御する。第1のマルチプレクサ1301は、アクノリッジ信号ackが無効になると変換を停止して変換中のデータを保持し、その後にアクノリッジ信号ackが有効になると保持しているデータの変換を再開する。
図14は、第6の実施形態による伝送システムの構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。本実施形態では、第1の伝送路1401〜140n、レシーバ105、FIFOメモリ106及びデータ受信回路107の組みが複数(n個)設けられる。トランスミッタ103は、n個の第1の伝送路1401〜140nを介してn個のデータDT1〜DTn及びn個のデータDT1〜DTnに対応するn個のリクエスト信号req_1〜req_nをn個のレシーバ105に送信する。レシーバ105は、図13と同様に、判定回路1303及び第1のデマルチプレクサ1304を有する。FIFOポインタモニタ回路108は、n個のFIFOメモリ106のデータ蓄積量に対応するn個のアクノリッジ信号ack_1〜ack_nを生成する。第2のマルチプレクサ1401は、n個のアクノリッジ信号ack_1〜ack_nをパラレルからシリアルに変換し、第2の伝送路109を介して第2のデマルチプレクサ1402に送信する。第2のデマルチプレクサ1402は、n個のアクノリッジ信号ack_1〜ack_nをシリアルからパラレルに変換する。トランスミッタ103は、第1の実施形態と同様に、n個のアクノリッジ信号ack_1〜ack_nを基にn個のデータDT1〜DTn及びn個のリクエスト信号req_1〜req_nを送信する。
図15は、第7の実施形態による伝送システムの一部の構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。ハイブリッド回路1501は、トランスミッタ1501に接続され、トランスミッタ103のデータDT及びリクエスト信号reqを第1の伝送路104に送信する。ハイブリッド回路1502は、第1の伝送路104を介して、データDT及びリクエスト信号reqを受信し、レシーバ105に出力する。また、ハイブリッド回路1502は、FIFOポインタモニタ回路108に接続され、FIFOポインタモニタ回路108のアクノリッジ信号ackを第1の伝送路104に送信する。ハイブリッド回路1501は、第1の伝送路104を介して、アクノリッジ信号ackを受信し、トランスミッタ103に出力する。
図16は、第8の実施形態による伝送システムの構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。トランスミッタ103は、第1のマルチプレクサ1301及び数値制御発振器(NCO)1601を有する。レシーバ105は、図13と同様に、判定回路1303及び第1のデマルチプレクサ1304を有する。FIFOポインタモニタ回路108は、減算器1602及びアクノリッジ信号発生器1603を有する。減算器1602は、FIFOメモリ106のデータ蓄積量Pfから閾値Moを減算し、アクノリッジ信号発生器1603に出力する。アクノリッジ信号発生器1603は、減算器1602の出力値をアクノリッジ信号ackの値にして、アクノリッジ信号ackを第2の伝送路109を介してトランスミッタ103に送信する。ただし、アクノリッジ信号発生器1603は、減算器1602の出力値が0以下であるときにはアクノリッジ信号ackの値を「0」にする。
図17(A)〜(C)は、第9の実施形態による変調回路及び復調回路を示す図である。以下、本実施形態が第2の実施形態と異なる点を説明する。図8の伝送路802及び109は、容量結合を用いた伝送路である場合がある。その場合、伝送路802及び109は、それぞれリクエスト信号req及びアクノリッジ信号ackの直流成分を伝達することができない。そこで、本実施形態では、リクエスト信号req及びアクノリッジ信号ackを低周波数信号から高周波数信号に変調し、高周波数信号のリクエスト信号req及びアクノリッジ信号ackをそれぞれ伝送路802及び109に送信する。これにより、伝送路802及び109は、リクエスト信号ack及びアクノリッジ信号ackを伝達することができる。
102 FIFOメモリ
103 トランスミッタ
104 第1の伝送路
105 レシーバ
106 FIFOメモリ
107 データ受信回路
108 FIFOポインタモニタ回路
109 第2の伝送路
Claims (9)
- 第1の伝送路と、
前記第1の伝送路にデータ及びリクエスト信号を送信するトランスミッタと、
前記第1の伝送路を介して前記トランスミッタから前記データ及び前記リクエスト信号を受信するレシーバと、
前記レシーバにより受信されたデータが書き込まれるFIFOメモリと、
前記FIFOメモリ内のデータを読み出して受信処理するデータ受信回路と、
前記FIFOメモリのデータ蓄積量が閾値より小さい場合に有効の受信可能信号を前記トランスミッタに送信し、前記FIFOメモリのデータ蓄積量が閾値より大きい場合に無効の受信可能信号を前記トランスミッタに送信するモニタ回路とを有し、
前記トランスミッタは、前記受信可能信号が有効である場合に有効の前記リクエスト信号及び前記データを送信し、前記受信可能信号が無効である場合に前記データの送信処理を停止して無効の前記リクエスト信号を送信し、
前記レシーバは、前記リクエスト信号が有効である場合に前記データを受信処理し、前記リクエスト信号が無効である場合に前記データの受信処理を停止することを特徴とする伝送システム。 - 前記トランスミッタは、前記受信可能信号が無効である場合にクロック信号を停止することによりデータ送信処理部の動作を停止させ、
前記レシーバは、前記リクエスト信号が無効である場合にクロック信号を停止することによりデータ受信処理部の動作を停止させることを特徴とする請求項1記載の伝送システム。 - 前記トランスミッタは、前記リクエスト信号及び前記データを1本の前記第1の伝送路に送信するために3値以上の信号を前記第1の伝送路に送信することを特徴とする請求項1又は2記載の伝送システム。
- 前記第1の伝送路は、複数設けられ、
前記トランスミッタは、前記複数の第1の伝送路を介して複数のデータ及び前記複数のデータに共通の一のリクエスト信号を前記レシーバに送信することを特徴とする請求項1又は2記載の伝送システム。 - 前記トランスミッタは、パラレルのデータをシリアルのデータに変換する第1のマルチプレクサを有し、
前記第1のマルチプレクサは、前記受信可能信号が無効になると変換を停止して変換中のデータを保持し、その後に前記受信可能信号が有効になると前記保持しているデータの変換を再開し、
前記レシーバは、シリアルのデータをパラレルのデータに変換する第1のデマルチプレクサを有し、
前記第1のデマルチプレクサは、前記リクエスト信号が無効になると変換を停止して変換中のデータを保持し、その後に前記リクエスト信号が有効になると前記保持しているデータの変換を再開することを特徴とする請求項1〜3のいずれか1項に記載の伝送システム。 - 前記第1の伝送路、前記レシーバ、前記FIFOメモリ及び前記データ受信回路は、複数の組みが設けられ、
前記トランスミッタは、前記複数の第1の伝送路を介して複数のデータ及び前記複数のデータに対応する複数のリクエスト信号を前記複数のレシーバに送信し、
前記モニタ回路は、前記複数のFIFOメモリのデータ蓄積量に対応する複数の受信可能信号を生成し、
さらに、前記複数の受信可能信号をパラレルからシリアルに変換して前記トランスミッタに送信する第2のマルチプレクサを有し、
前記トランスミッタは、前記第2のマルチプレクサにより送信された受信可能信号を基に前記複数のデータ及び前記複数のリクエスト信号を送信することを特徴とする請求項1〜3のいずれか1項に記載の伝送システム。 - 前記モニタ回路は、同時双方向伝送により前記第1の伝送路を介して前記データに対して逆方向に前記受信可能信号を前記トランスミッタに送信することを特徴とする請求項1〜3のいずれか1項に記載の伝送システム。
- 前記モニタ回路は、前記FIFOメモリのデータ蓄積量が閾値より小さい場合に、前記FIFOメモリのデータ蓄積量に応じた値の有効の受信可能信号を前記トランスミッタに送信し、
前記トランスミッタは、前記有効の受信可能信号の値に応じて前記データの送信ビットレートを変えることを特徴とする請求項1〜3のいずれか1項に記載の伝送システム。 - 前記トランスミッタは、前記リクエスト信号を低周波数から高周波数に変調する第1の変調回路を有し、前記高周波数のリクエスト信号を前記第1の伝送路を介して前記レシーバに送信し、
前記レシーバは、受信した前記リクエスト信号を高周波数から低周波数に復調する第1の復調回路を有し、
前記モニタ回路は、前記受信可能信号を低周波数から高周波数に変調する第2の変調回路を有し、前記高周波数の受信可能信号を前記トランスミッタに送信し、
前記トランスミッタは、受信した前記受信可能信号を高周波数から低周波数に復調する第2の復調回路を有することを特徴とする請求項1又は2記載の伝送システム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011178556A JP5780050B2 (ja) | 2011-08-17 | 2011-08-17 | 伝送システム |
US13/546,094 US8964864B2 (en) | 2011-08-17 | 2012-07-11 | Transmission system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011178556A JP5780050B2 (ja) | 2011-08-17 | 2011-08-17 | 伝送システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013042397A JP2013042397A (ja) | 2013-02-28 |
JP5780050B2 true JP5780050B2 (ja) | 2015-09-16 |
Family
ID=47712658
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011178556A Expired - Fee Related JP5780050B2 (ja) | 2011-08-17 | 2011-08-17 | 伝送システム |
Country Status (2)
Country | Link |
---|---|
US (1) | US8964864B2 (ja) |
JP (1) | JP5780050B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013034133A (ja) * | 2011-08-02 | 2013-02-14 | Fujitsu Ltd | 送信装置、送受信システムおよび制御方法 |
JP2016136669A (ja) * | 2015-01-23 | 2016-07-28 | 株式会社デンソー | 電流ドライバ回路 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62143547A (ja) * | 1985-12-18 | 1987-06-26 | Fujitsu Ltd | 自動電源制御方式 |
JPH0575666A (ja) * | 1991-09-17 | 1993-03-26 | Toshiba Corp | 伝送フロー制御方式 |
US5659690A (en) * | 1992-10-15 | 1997-08-19 | Adaptec, Inc. | Programmably configurable host adapter integrated circuit including a RISC processor |
JPH08172426A (ja) | 1994-12-19 | 1996-07-02 | Hitachi Commun Syst Inc | 非同期データ伝送システム |
US6115823A (en) * | 1997-06-17 | 2000-09-05 | Amphus, Inc. | System and method for task performance based dynamic distributed power management in a computer system and design method therefor |
US20040098519A1 (en) * | 2001-03-16 | 2004-05-20 | Hugo Cheung | Method and device for providing high data rate for a serial peripheral interface |
JP2004318628A (ja) * | 2003-04-18 | 2004-11-11 | Hitachi Industries Co Ltd | 演算処理装置 |
JP4542334B2 (ja) * | 2003-12-18 | 2010-09-15 | シャープ株式会社 | データ送信制御装置およびデータ送信制御方法 |
DE102004047658B3 (de) * | 2004-09-30 | 2005-08-25 | Infineon Technologies Ag | Verfahren zur Steuerung der Datenkommunikation zwischen einem ersten Prozessor und einem mit dem ersten Prozessor gekoppelten zweiten Prozessor sowie Zweiprozessoranordnung und mobiles Funkkommunikationsgerät |
JP4606216B2 (ja) * | 2005-03-24 | 2011-01-05 | 富士通セミコンダクター株式会社 | 通信データ制御装置 |
US20090268747A1 (en) | 2005-10-03 | 2009-10-29 | Hiroshi Kurata | Communication apparatus |
US20080313363A1 (en) * | 2006-02-20 | 2008-12-18 | Freescale Semiconductor, Inc. | Method and Device for Exchanging Data Using a Virtual Fifo Data Structure |
JP2008263281A (ja) * | 2007-04-10 | 2008-10-30 | Nippon Telegr & Teleph Corp <Ntt> | 通信端末間の省電力制御方法、省電力制御システムおよび通信端末 |
US7673091B2 (en) * | 2007-04-24 | 2010-03-02 | Texas Instruments Incorporated | Method to hide or reduce access latency of a slow peripheral in a pipelined direct memory access system |
JP2011087135A (ja) * | 2009-10-15 | 2011-04-28 | Panasonic Corp | 通信端末、通信方法、プログラムおよび記録媒体 |
-
2011
- 2011-08-17 JP JP2011178556A patent/JP5780050B2/ja not_active Expired - Fee Related
-
2012
- 2012-07-11 US US13/546,094 patent/US8964864B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8964864B2 (en) | 2015-02-24 |
JP2013042397A (ja) | 2013-02-28 |
US20130044830A1 (en) | 2013-02-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP2867780B1 (en) | Device disconnect detection | |
KR102328014B1 (ko) | 싱글 와이어 인터페이스를 포함하는 장치와 이를 포함하는 데이터 처리 시스템 | |
US9239810B2 (en) | Low power universal serial bus | |
KR20110131129A (ko) | 저전력 대역 외 통신 방법 및 장치 | |
US8964905B1 (en) | Low power serial link | |
EP2501088A1 (en) | Driver circuit, receiver circuit, and method for controlling communication system including those circuits | |
US20060267632A1 (en) | Method and apparatus for buffering bi-directional open drain signal lines | |
US20140006653A1 (en) | Device connect detection | |
KR20090061515A (ko) | Gals 시스템용 접속회로 및 그의 동작방법 | |
JP5780050B2 (ja) | 伝送システム | |
JP2004289750A (ja) | 電流駆動型差動ドライバ及び電流駆動型差動ドライバを用いたデータ送信方法 | |
US8225017B1 (en) | Method and apparatus for reducing power supply introduced data dependent jitter in high-speed SerDes transmitters | |
US20200285602A1 (en) | eUSB2 to USB 2.0 Data Transmission with Surplus Sync Bits | |
US6664859B1 (en) | State machine based phase-lock-loop for USB clock recovery | |
US8957719B2 (en) | Clock synchronization circuit and semiconductor device | |
CN108959156A (zh) | 电路装置、电子设备、电缆束及数据传输方法 | |
US7248122B2 (en) | Method and apparatus for generating a serial clock without a PLL | |
US20140013144A1 (en) | Communication control apparatus, communication control method, and communication control circuit | |
CN210722404U (zh) | 驱动装置 | |
US20200204216A1 (en) | Communication circuit, communication system, and communication method | |
JP5521784B2 (ja) | データ伝送システムと装置と方法 | |
US6963628B2 (en) | Multiphase retiming mechanism | |
US20030033468A1 (en) | Data transmission system | |
Takahashi et al. | Asynchronous Peer-to-Peer Simplex/Duplex-Compatible Communication System Using a One-Phase Signaling Scheme | |
JP2008171242A (ja) | 通信仲介デバイス |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140404 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150324 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150331 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150526 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150616 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150629 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5780050 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |