JP5780050B2 - 伝送システム - Google Patents

Description

本発明は、伝送システムに関する。

通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内又は半導体チップ内の情報処理速度の向上が必要とされる。また、発熱の問題を避けるためには、速度向上と同時に性能当たりの消費電力を低下させる必要がある。同期回路では、消費電力の相当な部分（数十％）がクロック信号に費やされる。また、タイミング条件を満たすために論理回路の遅延を十分に小さくすることも消費電力の増加につながる。これらの問題を解決する方法として、必要なデータの準備ができたときのみ論理動作を行う非同期型論理方式がある。非同期論理回路では、すべての入力が有効になるのを待って論理動作が行われ、論理動作の完了を入力側に完了信号を返すことで知らせる。非同期回路では、同期のためのクロック信号を半導体チップ全体に配る必要がないこと、クロックサイクル内にすべての論理動作が完了する必要がないことから、同期回路に比べて低消費電力とすることが可能になる。

また、端末装置から非同期データを受け非同期／同期の速度変換を行い伝送路上では同期式データ通信を行う伝送システムにおいて、送信側においては、送信端末装置の非同期データをＦＩＦＯメモリへ非同期データ伝送速度で書き込む手段と、書き込み手段による書き込みの際に、ＦＩＦＯメモリがオーバフローしたとき送信端末装置に対して送信動作を一時中断させアイドル状態とする非同期データ伝送システムが知られている（例えば、特許文献１参照）。

また、他の通信装置から送信されたデータを受信する通信装置であって、データを受信する受信手段と、受信手段によって受信されたデータに対する他の通信装置への応答内容を示す確認応答パケットを生成し、他の通信装置に送信する第１のパケット生成手段と、受信手段によるデータの受信結果に関わらず、他の通信装置に対してデータの送信を要求するデータ要求パケットを生成し、他の通信装置に送信する第２のパケット生成手段とを備える通信装置が知られている（例えば、特許文献２参照）。

特開平８−１７２４２６号公報 国際公開第２００７／０４３３７３号

今日の情報処理装置にとって、消費電力の削減と処理性能の向上を両立させることは、大きな課題となっている。消費電力の削減の有効な方法の一つが、必要なときのみ回路を動作させる非同期的な動作を行うことである。半導体チップ内で非同期動作を行うことについては様々な方式が知られている。一般的な非同期論理回路では、入力データが処理可能な状態になったときに要求信号がアサートされ、信号が処理されて次の信号入力を受け入れることが可能になったときに完了信号がアサートされる。このような非同期方式によると、処理が必要なときのみ論理回路が動作するので消費電力の低減が可能になる。

非同期型の論理回路の規模が大きくなると、複数の半導体チップにわたって論理回路を構成する必要がある。その場合に、半導体チップ間の信号の受け渡しに半導体チップ内部と同様の通常の非同期方式を用いると、半導体チップ間通信のデータレートが著しく低下する問題が生ずる。その理由は、送信側から受信側に有効な信号が渡され、受信側がそれを処理し、完了信号を返すのに、最低でも往復分の伝送路の遅延及びトランシーバの遅延の和の時間が必要になる。これがデータレートを通常の高速Ｉ／Ｏの数十分の１に低下させるからである。この問題は、半導体チップ間通信に限らず、半導体チップの内部で信号遅延の大きな長距離の信号伝送を行う場合にも存在する。

また、半導体チップの処理性能が向上するのに伴って、半導体チップ間の信号伝送にはシリアル伝送を用いるいわゆる高速Ｉ／Ｏが用いられるようになっている。しかし、通常の高速Ｉ／Ｏは送受信を行っていない場合も内部回路が高速動作しているため非同期動作による消費電力低減効果がないという問題がある。

本発明の目的は、データレートの向上及び消費電力の低減を実現することができる伝送システムを提供することである。

伝送システムは、第１の伝送路と、前記第１の伝送路にデータ及びリクエスト信号を送信するトランスミッタと、前記第１の伝送路を介して前記トランスミッタから前記データ及び前記リクエスト信号を受信するレシーバと、前記レシーバにより受信されたデータが書き込まれるＦＩＦＯメモリと、前記ＦＩＦＯメモリ内のデータを読み出して受信処理するデータ受信回路と、前記ＦＩＦＯメモリのデータ蓄積量が閾値より小さい場合に有効の受信可能信号を前記トランスミッタに送信し、前記ＦＩＦＯメモリのデータ蓄積量が閾値より大きい場合に無効の受信可能信号を前記トランスミッタに送信するモニタ回路とを有し、前記トランスミッタは、前記受信可能信号が有効である場合に有効の前記リクエスト信号及び前記データを送信し、前記受信可能信号が無効である場合に前記データの送信処理を停止して無効の前記リクエスト信号を送信し、前記レシーバは、前記リクエスト信号が有効である場合に前記データを受信処理し、前記リクエスト信号が無効である場合に前記データの受信処理を停止する。

リクエスト信号及び受信可能信号を用いることにより、データレートを向上し、トランスミッタ及びレシーバの消費電力を低減することができる。

第１の実施形態による伝送システムの構成例を示す図である。 データ及びリクエスト信号をシリアルに第１の伝送路で伝送する例を示す図である。 ＦＩＦＯメモリの使用量を示す図である。 ＦＩＦＯメモリの使用量を示す図である。 ＦＩＦＯメモリの使用量を示す図である。 図６（Ａ）はトランスミッタの構成例を示す図であり、図６（Ｂ）はドライバの構成例を示す図である。 レシーバの構成例を示す図である。 第２の実施形態による受信装置の構成例を示す図である。 図９（Ａ）は図６（Ａ）のドライバの構成例を示す図であり、図９（Ｂ）は図７のレシーバ内のリクエスト検出回路の構成例を示す図であり、図９（Ｃ）は４相クロック信号を示す図である。 第３の実施形態による伝送システムの構成例を示す図である。 図１１（Ａ）はトランスミッタ内のドライバの構成例を示す図であり、図１１（Ｂ）はレシーバ内の中間電位検出回路の構成例を示す図である。 第４の実施形態による伝送システムの構成例を示す図である。 第５の実施形態による伝送システムの構成例を示す図である。 第６の実施形態による伝送システムの構成例を示す図である。 第７の実施形態による伝送システムの一部の構成例を示す図である。 第８の実施形態による伝送システムの構成例を示す図である。 図１７（Ａ）〜（Ｃ）は第９の実施形態による変調回路及び復調回路を示す図である。

（第１の実施形態）
図１は、第１の実施形態による伝送システムの構成例を示す図である。伝送システムは、集積回路の半導体チップ内、半導体チップ間、装置内又は装置間でビットレートの高い信号を送受信することができる。送信装置は、データ送信回路１０１、ＦＩＦＯ（ファーストインファーストアウト）メモリ１０２、トランスミッタ１０３を有する。受信装置は、レシーバ１０５、ＦＩＦＯメモリ１０６、データ受信回路１０７及びＦＩＦＯポインタモニタ回路１０８を有する。伝送システムは、リクエスト（要求）信号ｒｅｑ及びアクノリッジ（確認）信号ａｃｋを用いた非同期インターフェースによりデータ伝送を行う。

データ送信回路１０１は、有効（アサート）のリクエスト信号ｒｅｑをＦＩＦＯメモリ１０２に出力する。ＦＩＦＯメモリ１０２は、有効のリクエスト信号ｒｅｑを入力すると、有効のアクノリッジ信号ａｃｋをデータ送信回路１０１に出力する。データ送信回路１０１は、有効のアクノリッジ信号ａｃｋを入力すると、データＤＴをＦＩＦＯメモリ１０２に出力する。データＤＴは、ＦＩＦＯメモリ１０２に書き込まれる。

ＦＩＦＯメモリ１０２は、有効のリクエスト信号ｒｅｑをトランスミッタ１０３に出力する。トランスミッタ１０３は、有効のリクエスト信号ｒｅｑを入力すると、有効のアクノリッジ信号ａｃｋをＦＩＦＯメモリ１０２に出力する。ＦＩＦＯメモリ１０２は、有効のアクノリッジ信号ａｃｋを入力すると、データを読み出してトランスミッタ１０３に出力する。トランスミッタ１０３は、ＦＩＦＯメモリ１０２からの有効のリクエスト信号ｒｅｑ及び第２の伝送路１０９からの有効のアクノリッジ信号ａｃｋを入力すると、第１の伝送路１０４を介して、有効のリクエスト信号ｒｅｑ及びデータＤＴをレシーバ１０５に送信する。

レシーバ１０５は、第１の伝送路１０４を介して、トランスミッタ１０３からリクエスト信号ｒｅｑ及びデータＤＴを受信する。また、レシーバ１０５は、受信したリクエスト信号ｒｅｑが有効である場合にデータＤＴを受信処理し、有効のリクエスト信号ｒｅｑをＦＩＦＯメモリ１０６に出力する。ＦＩＦＯメモリ１０６は、有効のリクエスト信号ｒｅｑを入力すると、有効のアクノリッジ信号ａｃｋをレシーバ１０５に出力する。レシーバ１０５は、有効のアクノリッジ信号ａｃｋを入力すると、データＤＴをＦＩＦＯメモリ１０６に出力する。データＤＴは、ＦＩＦＯメモリ１０６に書き込まれる。

ＦＩＦＯメモリ１０６は、有効のリクエスト信号ｒｅｑをデータ受信回路１０７に出力する。データ受信回路１０７は、有効のリクエスト信号ｒｅｑを入力すると、有効のアクノリッジ信号ａｃｋをＦＩＦＯメモリ１０６に出力する。ＦＩＦＯメモリ１０６は、有効のアクノリッジ信号ａｃｋを入力すると、データＤＴをデータ受信回路１０７に出力する。データ受信回路１０７は、ＦＩＦＯメモリ１０６内のデータを読み出して受信処理する。

ＦＩＦＯポインタモニタ回路１０８は、ＦＩＦＯメモリ１０６のデータ蓄積量が閾値より小さい場合に有効のアクノリッジ信号ａｃｋを第２の伝送路１０９を介してトランスミッタ１０３に送信し、ＦＩＦＯメモリ１０６のデータ蓄積量が閾値より大きい場合に無効のアクノリッジ信号ａｃｋを第２の伝送路１０９を介してトランスミッタ１０３に送信する。

トランスミッタ１０３は、ＦＩＦＯポインタモニタ回路１０８から受信したアクノリッジ信号ａｃｋが有効である場合に有効のリクエスト信号ｒｅｑ及びデータＤＴを第１の伝送路１０４を介してレシーバ１０５に送信し、ＦＩＦＯポインタモニタ回路１０８から受信したアクノリッジ信号ａｃｋが無効である場合にデータＤＴの送信処理を停止して無効のリクエスト信号ｒｅｑを第１の伝送路１０４を介してレシーバ１０５に送信する。具体的には、トランスミッタ１０３は、受信したアクノリッジ信号ａｃｋが無効である場合にクロック信号を停止することによりデータ送信処理部の動作を停止させる。これにより、トランスミッタ１０３の消費電力を低減することができる。

レシーバ１０５は、トランスミッタ１０３から受信したリクエスト信号ｒｅｑが有効である場合にデータＤＴを受信処理し、トランスミッタ１０３から受信したリクエスト信号ｒｅｑが無効である場合にデータＤＴの受信処理を停止する。具体的には、レシーバ１０５は、受信したリクエスト信号ｒｅｑが無効である場合にクロック信号を停止することによりデータ受信処理部の動作を停止させる。これにより、レシーバ１０５の消費電力を低減することができる。

第１の伝送路１０４は、データＤＴ及びリクエスト信号ｒｅｑをパラレルに伝送してもよいし、シリアルに伝送してもよい。

データＤＴの伝送レートの１ビット時間（ユニットインターバル：ＵＩ）が第１の伝送路１０４の遅延時間より十分小さく、非同期的な動作により消費電力の削減可能な高速Ｉ／Ｏ回路を実現することができる。トランスミッタ１０３は、入力されるリクエスト信号ｒｅｑ及びアクノリッジ信号ａｃｋが有効な限り、連続してデータＤＴを送信する。ＦＩＦＯポインタモニタ回路１０８は、ＦＩＦＯメモリ１０６のデータ蓄積量をモニタリングする。例えば、ＦＩＦＯメモリ１０２がリングバッファである場合、ＦＩＦＯメモリ１０２の書き込みポインタはデータ送信回路１０１からデータＤＴがＦＩＦＯメモリ１０２に書き込まれると増加し、ＦＩＦＯメモリ１０２の読み出しポインタはＦＩＦＯメモリ１０２のデータＤＴがトランスミッタ１０３に出力されると増加する。書き込みポインタと読み出しポインタの差が蓄積データ量となる。同様に、レシーバ１０５からＦＩＦＯメモリ１０６にデータＤＴが書き込まれるとＦＩＦＯメモリ１０６の書き込みポインタが増加し、ＦＩＦＯメモリ１０６からデータ受信回路１０７にデータＤＴが読み出されるとＦＩＦＯメモリ１０６の読み出しポインタが増加する。書き込みポインタと読み出しポインタの差が蓄積データ量となる。

図２はデータＤＴ及びリクエスト信号ｒｅｑをシリアルに第１の伝送路１０４で伝送する例を示す図であり、図３はＦＩＦＯメモリ１０６の使用量を示す図である。ＦＩＦＯメモリ１０６の使用量上限値はＭｍａｘである。アクノリッジ信号ａｃｋは、ＦＩＦＯポインタモニタ回路１０８が伝送路１０９を介してトランスミッタ１０３に送信する信号であり、ハイレベルが有効（アサート）を示し、ローレベルが無効（デアサート）を示す。アクノリッジ信号ａｃｋが有効の場合、トランスミッタ１０３は、第１の伝送路１０４を介して、レシーバ１０５にデータＤＴを送信する。最初、ＦＩＦＯメモリ１０６の蓄積データ量は閾値Ｍｏより小さい。データ受信回路１０７の処理速度が遅い場合、やがて、ＦＩＦＯメモリ１０６の蓄積データ量は閾値Ｍｏより大きくなる。すると、ＦＩＦＯポインタモニタ回路１０８は、アクノリッジ信号ａｃｋを無効にする。すると、トランスミッタ１０３は、データＤＴの送信を停止し、データ終了信号ＥＮを送信することによりリクエスト信号ｒｅｑの無効を知らせる。その後、トランスミッタ１０３は、中間電位を出力することによりアイドル状態ＩＤＬになり、低消費電力状態になる。その後、やがて、ＦＩＦＯメモリ１０６の蓄積データ量は閾値Ｍｏより小さくなる。すると、ＦＩＦＯポインタモニタ回路１０８は、アクノリッジ信号ａｃｋを有効にする。すると、トランスミッタ１０３は、データ開始信号ＳＴを送信することによりリクエスト信号ｒｅｑの有効を知らせる。その後、トランスミッタ１０３は、第１の伝送路１０４を介して、レシーバ１０５にデータＤＴを送信する。データ終了信号ＥＮ及びデータ開始信号ＳＴは、特定ビットパターン（例えば、１０Ｂ／８Ｂのコンマ（Ｋ２８．５））である。

閾値Ｍｏは、アクノリッジ信号ａｃｋの有効／無効の遷移頻度が多くなり過ぎないように決める。ＦＩＦＯメモリ使用量上限値Ｍｍａｘは、トランスミッタ１０３がアクノリッジ信号ａｃｋを認識してデータＤＴの送信を停止するまでの遅延時間の間にＦＩＦＯメモリ１０６がオーバーフローしないような値にする。

データレートＤ［ビット／秒］がデータ受信回路１０７の平均処理速度Ｄｒ［ビット／秒］より大きい場合、ＦＩＦＯメモリ１０６にデータが蓄積されていく。ただし、ＦＩＦＯメモリ１０６の蓄積データ量が閾値Ｍｏを越えない限りレシーバ１０５は処理が追いついているとして、ＦＩＦＯポインタモニタ回路１０８は、アクノリッジ信号ａｃｋを有効にし続ける。データ蓄積量が閾値Ｍｏを超えたとき、ＦＩＦＯポインタモニタ回路１０８は、レシーバ１０５の処理が追いついていないと判断し、アクノリッジ信号ａｃｋを無効にする。トランスミッタ１０３は、ＦＩＦＯポインタモニタ回路１０８からのアクノリッジ信号ａｃｋ及びＦＩＦＯメモリ１０２からのリクエスト信号ｒｅｑの双方が有効である場合に限り、データＤＴを連続して送信し続ける。ＦＩＦＯメモリ１０２からのリクエスト信号ｒｅｑは、ＦＩＦＯメモリ１０２にデータが蓄積されている限り有効である。

Ｉ／Ｏ電力を削減するため、アクノリッジ信号ａｃｋが無効の場合にトランスミッタ１０３及びレシーバ１０５は直ちに動作を停止し、消費電力の小さなモードとなる。低消費電力モードでは、トランスミッタ１０３のドライバ段が低消費電力モードとなる。低消費電力モードに入ったことをレシーバ１０５に通知するため、トランスミッタ１０３は、他と認識可能なコード（又は信号）ＥＮ及びＳＴを作り出し、第１の伝送路１０４に送出する。トランスミッタ１０３はアクノリッジ信号ａｃｋのモニタ回路を動作させ、レシーバ１０５はリクエスト信号ｒｅｑのモニタ回路を動作させ、これらの信号検出により、速やかに低消費電力モードから通常モードに復帰する。データ伝送が停止中のアイドル状態ＩＤＬ中に同期専用の制御信号を適宜送受信することで、内部クロック信号の位相同期を行うことも可能である。

本実施形態によれば、伝送の１サイクルの時間が第１の伝送路１０４の遅延時間及び送受信装置の往復分の遅延時間の合計遅延時間以上である必要がない。このため、第１の伝送路１０４の遅延時間及び送受信装置の往復分の遅延時間により、データレートが制限を受けない。第１の伝送路１０４のデータレートが十分に大きい場合には、データ受信回路１０７の処理能力に見合った伝送速度が自然に得られる。Ｉ／Ｏが動作していない期間には、トランスミッタ１０３もレシーバ１０５も消費電力の小さなモードとなるため、消費電力の削減が可能である。

ここで、ＦＩＦＯメモリ１０６の閾値Ｍｏ、ＦＩＦＯメモリ１０６の使用量上限値Ｍｍａｘ、送受信装置の往復分の遅延時間Ｔｒｔと、トランスミッタ１０３及びレシーバ１０５の動作率の関係について説明する。ここで、信号伝送のデータレートをＤ［ビット／秒］、データ受信回路１０７のデータ処理速度をＤｒ［ビット／秒］とする。

以下は、図３と同様に、Ｄ＞Ｄｒの場合を説明する。図３のＦＩＦＯメモリ１０６のデータ蓄積量の変動の階段波を直線で近似すると、閾値Ｍｏの大きさに依存して図４又は図５のようになる。図４はＭｏ＜Ｄｒ×Ｔｒｔの場合であり、図５はＭｏ＞Ｄｒ×Ｔｒｔの場合である。図５のＭｏ＞Ｄｒ×Ｔｒｔの場合は、ＦＩＦＯメモリ１０６内でデータ蓄積量５０１による余分なデータ遅延が発生するため、必要以上に閾値Ｍｏの値を大きく設定することは望ましくないことがわかる。

以下、図４の場合（Ｍｏ＜Ｄｒ×Ｔｒｔ）を説明する。ＦＩＦＯメモリ１０６のデータ蓄積量が閾値Ｍｏを越えたときに、アクノリッジ信号ａｃｋが無効になる。図４で最初にアクノリッジ信号ａｃｋが無効になるタイミングからトランスミッタ１０３からのデータＤＴの入力が停止するまでの時間がＴｒｔである。ＦＩＦＯメモリ１０６のデータ蓄積量が減少して、再びデータ蓄積量が閾値Ｍｏに戻るまで時間が（Ｄ／Ｄｒ−１）×Ｔｒｔである。アクノリッジ信号ａｃｋが有効になって再びトランスミッタ１０３からのデータＤＴの入力が再開するまでの時間がＴｒｔである。ＦＩＦＯメモリ１０６のデータ蓄積量が再び閾値Ｍｏになる時間がＭｏ／（Ｄ−Ｄｒ）である。したがって、アクノリッジ信号ａｃｋが有効／無効になる周期Ｔａは、次式で表される。
Ｔａ＝２×Ｔｒｔ＋（Ｄ／Ｄｒ−１）×Ｔｒｔ＋Ｍｏ／（Ｄ−Ｄｒ）

これより、以下の３つの要因（１）〜（３）を考慮して、ＦＩＦＯメモリ１０６の使用量上限値Ｍｍａｘを定めればよいことがわかる。

（１）動作中にＦＩＦＯメモリ１０６の使用量上限値Ｍｍａｘを超えないこと。
ＦＩＦＯメモリ１０６の使用量上限値Ｍｍａｘを超えると、受信データが失われるので、これは避ける必要がある。この条件を満たすためには、下記の条件を満たせばよい。
Ｍｍａｘ−Ｍｏ＞（Ｄ−Ｄｒ）×Ｔｒｔ

（２）データがＦＩＦＯメモリ１０６を通過する遅延時間を最少とすること。
ＦＩＦＯメモリ１０６の中をデータが通過する遅延時間の最大値は、次式で表される。
｛Ｍｏ＋（Ｄ−Ｄｒ）×Ｔｒｔ｝／Ｄｒ
この遅延時間を最少とするためには、データレートＤと処理速度Ｄｒの差をできるだけ小さくし、閾値Ｍｏもできるだけ小さくすることが望ましい。Ｄ、Ｄｒ、Ｔｒｔが与えられた条件で、ＦＩＦＯメモリ１０６の遅延時間を最少にするには、閾値Ｍｏの値を最小、つまりゼロとすれば良いが、トランスミッタ１０３の電力削減という意味では閾値Ｍｏをむやみに小さくすることは得策ではない。

（３）トランスミッタ１０３の電力削減のために周期Ｔａが短すぎないこと。
アクノリッジ信号ａｃｋが有効／無効を繰り返す周期Ｔａが短すぎると、トランスミッタ１０３及びレシーバ１０５の停止／再開のための無駄時間及び停止／再開のための制御回路の消費電力の無駄が大きくなる問題がある。アクノリッジ信号ａｃｋの有効／無効が生ずる頻度１／ＴａがデータレートＤ及び処理速度Ｄｒに比べてある程度小さい（例えば５％以内）場合は、制御のための電力増加より、トランスミッタ１０３及びレシーバ１０５を停止することによる電力削減の効果が大きくなる。トランスミッタ１０３が動作する割合は、周期ＴａのうちＴｒｔ＋Ｍｏ／（Ｄ−Ｄｒ）で与えられるため、トランスミッタ１０３の平均電力Ｐａは、トランスミッタ１０３の停止／再開のためのエネルギ消費を１サイクル当たりＥｏとして、次式で表される。
Ｐａ＝Ｅｏ／Ｔａ＋Ｐｔ×｛Ｔｒｔ＋Ｍｏ／Ｄ−Ｄｒ）｝／Ｔａ
ここで、Ｐｔはトランスミッタ１０３が連続動作した場合の消費電力である。想定されるＴｒｔの範囲に対してＰａの値が十分小さくなるように閾値Ｍｏの値を選ぶ必要がある。

なお、Ｄｒ＞Ｄでトランスミッタ１０３が連続動作している場合には、トランスミッタ１０３を停止する必要は生じない。一般に、レシーバ１０５はレシーバ内部クロック信号と入力データの位相を比較する仕組みを持っているため、入力データと内部クロック信号の位相スリップをモニタすることができる。Ｄｒ＞Ｄの場合は、位相スリップが生ずる毎にレシーバ１０５の出力を１サイクル分無効とすればよく、データが失われることはない。

図６（Ａ）は、トランスミッタ１０３の構成例を示す図である。トランスミッタ１０３は、入力端子ＩＮ１からデータＤＴを入力し、出力端子ＯＵＴ１からデータＤＴ及びリクエスト信号ｒｅｑを出力する。トランスミッタ制御回路６０１は、ＦＩＦＯメモリ１０２からのリクエスト信号ｒｅｑ及びＦＩＦＯポインタモニタ回路１０８からのアクノリッジ信号ａｃｋの論理積（ＡＮＤ）信号をイネーブル信号ＥＮとして出力する。イネーブル信号ＥＮは、リクエスト信号ｒｅｑ及びアクノリッジ信号ａｃｋが共にハイレベル（有効）のときにのみハイレベルとなる。フリップフロップ６０２は、クロック信号ｃｌｋの立ち下がりエッジに同期してイネーブル信号ＥＮをラッチする。否定論理積（ＮＡＮＤ）回路６０３は、フリップフロップ６０２の出力信号及びクロック信号ｃｌｋの否定論理積信号を出力する。インバータ６０４は、否定論理積回路６０３の出力信号の論理反転信号を出力する。したがって、インバータ６０４は、イネーブル信号ＥＮがハイレベルであるときにはクロック信号ｃｌｋを出力し、イネーブル信号ＥＮがローレベルであるときにはローレベル固定信号を出力することによりクロック信号ｃｌｋを停止することができる。フリップフロップ６０５は、インバータ６０４が出力するクロック信号に同期して、入力端子ＩＮ１のデータＤＴをラッチする。マルチプレクサ６０６は、インバータ６０４が出力するクロック信号に同期して、フリップフロップ６０５が出力するデータＤＴをパラレルからシリアルに変換する。イネーブル信号ＥＮによりインバータ６０４が出力するクロック信号が停止すると、フリップフロップ６０５及びマルチプレクサ６０６の動作が停止し、消費電力を低減することができる。すなわち、トランスミッタ１０３は、アクノリッジ信号ａｃｋが無効である場合にクロック信号を停止することによりデータ送信処理部（フリップフロップ６０５及びマルチプレクサ６０６）の動作を停止させる。

ドライバ６０７は、イネーブル信号ＥＮがハイレベルであるときには、マルチプレクサ６０６が出力する２値のデータＤＴを増幅してハイレベル又はローレベルのデータＤＴを出力端子ＯＵＴ１に出力する。また、ドライバ６０７は、イネーブル信号ＥＮがローレベルであるときには、図２のアイドル状態ＩＤＬのように中間電位の信号を出力端子ＯＵＴ１に出力し、低消費電力モードになる。

図６（Ｂ）は、ドライバ６０７の構成例を示す図である。ドライバ６０７は、入力端子ＩＮ２にマルチプレクサ６０６の出力信号を入力し、出力端子ＯＵＴ１に信号を出力する。否定論理積回路６１２は、入力端子ＩＮ２の信号及びイネーブル信号ＥＮの否定論理積信号を出力する。インバータ６１１は、イネーブル信号ＥＮの論理反転信号を出力する。否定論理和（ＮＯＲ）回路６１３は、インバータ６１１の出力信号及び入力端子ＩＮ２の信号の否定論理和信号を出力する。ｐチャネル電界効果トランジスタ６１４は、ソースが電源電圧ノードに接続され、ゲートが否定論理積回路６１２の出力端子に接続され、ドレインが出力ノード６１６に接続される。ｎチャネル電界効果トランジスタ６１５は、ドレインが出力ノード６１６に接続され、ゲートが否定論理和回路６１３の出力端子に接続され、ソースがグランド電位ノードに接続される。抵抗６１７は、出力ノード６１６及び出力端子ＯＵＴ１間に接続される。

イネーブル信号ＥＮがハイレベルである場合、入力端子ＩＮ２のデータがハイレベルであるときにはトランジスタ６１４がオンし、トランジスタ６１５がオフし、出力端子ＯＵＴ１からハイレベルのデータが出力され、入力端子ＩＮ２のデータがローレベルであるときにはトランジスタ６１４がオフし、トランジスタ６１５がオンし、出力端子ＯＵＴ１からローレベルのデータが出力される。イネーブル信号ＥＮがローレベルである場合には、トランジスタ６１４及び６１５がオフし、出力端子ＯＵＴ１が中間電位となり、低消費電力モードとなる。トランスミッタ１０３は、第１の伝送路１０４のビット時間と同じオーダーの時間で停止及び再開が可能である。

図７は、レシーバ１０５の構成例を示す図である。位相ロックループ（ＰＬＬ）回路７０５は、電圧制御発振器（ＶＣＯ）７０６を有し、クロック信号ｃｌｋを生成する。サンプラ７０１は、クロック信号ｃｌｋに同期して、第１の伝送路１０４から受信した図２のデータＤＴ及びリクエスト信号ｒｅｑのシリアル信号をサンプリングして出力する。リクエスト検出回路７０２は、サンプラ７０１の出力信号を基にリクエスト信号ｒｅｑを検出する。例えば、リクエスト検出回路７０２は、図２に示すように、データ終了信号ＥＮを検出するとローレベル（無効）のリクエスト信号ｒｅｑを出力し、データ開始信号ＳＴを検出するとハイレベル（有効）のリクエスト信号ｒｅｑを出力する。フリップフロップ７０７は、クロック信号ｃｌｋの立ち下がりエッジに同期して、リクエスト信号ｒｅｑをラッチし、イネーブル信号ＥＮを出力する。リクエスト信号ｒｅｑがハイレベルになればイネーブル信号ＥＮもハイレベルになり、リクエスト信号ｒｅｑがローレベルになればイネーブル信号ＥＮもローレベルになる。否定論理積回路７０８は、イネーブル信号ＥＮ及びクロック信号ｃｌｋの否定論理積信号を出力する。インバータ７０９は、否定論理積回路７０８の出力信号の論理反転信号を出力する。したがって、インバータ７０９は、イネーブル信号ＥＮがハイレベルであるときにはクロック信号ｃｌｋを出力し、イネーブル信号ＥＮがローレベルであるときにはローレベル固定信号を出力することによりクロック信号ｃｌｋを停止することができる。コンパレータ７０３は、インバータ７０９が出力するクロック信号に同期して、サンプラ７０１の出力データをアナログからデジタルに変換する。デマルチプレクサ７０４は、インバータ７０９が出力するクロック信号に同期して、コンパレータ７０３の出力データをシリアルからパラレルに変換する。イネーブル信号ＥＮによりインバータ７０９が出力するクロック信号が停止すると、コンパレータ７０３及びデマルチプレクサ７０４の動作が停止し、消費電力を低減することができる。すなわち、レシーバ１０５は、リクエスト信号ｒｅｑが無効である場合にクロック信号を停止することによりデータ受信処理部（コンパレータ７０３及びデマルチプレクサ７０４）の動作を停止させる。停止の場合でも、リクエスト信号ｒｅｑを検出するためにサンプラ７０１及びリクエスト検出回路７０２を動作させ、位相ロックループ回路７０５も再開に時間がかかるので動作させる。なお、ＦＩＦＯメモリ１０６から入力されるリクエスト信号ｒｅｑが無効になると、デマルチプレクサ７０４からＦＩＦＯメモリ１０６へのデータ出力が停止される。

本実施形態は、第１の伝送路１０４の遅延時間及び送受信装置を往復する信号の遅延時間によりデータレートが制限されないという特徴を持つ。例えば、２０ｃｍの第１の伝送路１０４を往復する時間は約２ｎｓであるため、通常の非同期プロトコルを用いると、トランスミッタ１０３及びレシーバ１０５の遅延時間、アクノリッジ信号ａｃｋの発生時間、処理を行う回路の遅延時間がゼロだとしても、５００Ｍビット／秒以上の伝送を行うことができない。一方、本実施形態では、通常の高速Ｉ／Ｏと同等のデータレート（例えば１０Ｇビット／秒）が得られるため、１桁以上の速度改善が得られる。また、本実施形態では、余分な伝送遅延は存在しない。例えば、ＦＩＦＯメモリ１０６による遅延は常にデータ受信回路１０７の処理能力に合わせた最低限の値となる。また、データ伝送が行われない場合には、トランスミッタ１０３及びレシーバ１０５の双方が停止するため、高速Ｉ／Ｏの消費電力もデータレートにスケールして下がる利点がある。

（第２の実施形態）
図８は、第２の実施形態による受信装置の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。レシーバ１０５は、トランスミッタ１０３からデータＤＴ及びリクエスト信号ｒｅｑをパラレルに受信する。具体的には、レシーバ１０５は、トランスミッタ１０３から、伝送路８０１を介してデータＤＴを受信し、伝送路８０２を介してリクエスト信号ｒｅｑを受信する。レシーバ１０５は、リクエスト信号ｒｅｑが有効であるときにはデータＤＴを書き込みセレクタ８０４に出力し、リクエスト信号ｒｅｑが無効であるときにはアイドル信号ＩＤＬをＦＩＦＯポインタモニタ回路１０８に出力する。また、レシーバ１０５は、無効のリクエスト信号ｒｅｑを受信すると、一部の動作を停止し、リクエスト信号ｒｅｑのモニタのみを行う。また、レシーバ１０５は、クロック同期用信号を受信した場合にはクロック信号の位相調整を行う。

ＦＩＦＯメモリ１０６は、書き込みセレクタ８０４、リングバッファ８０５及び読み出しセレクタ８０６を有する。書き込みセレクタ８０４は、リングバッファ８０５の書き込みポインタにデータＤＴを書き込む。読み出しセレクタ８０６は、リングバッファ８０５の読み出しポインタからデータＤＴを読み出し、データ受信回路１０７に出力する。ＦＩＦＯポインタモニタ回路１０８は、書き込みセレクタ８０４の書き込みポインタ及び読み出しセレクタ８０６の読み出しポインタを基にリングバッファ８０５のデータ蓄積量を演算し、データ蓄積量に応じてアクノリッジ信号ａｃｋを伝送路１０９を介してトランスミッタ１０３に送信する。

ＦＩＦＯポインタモニタ回路１０８は、書き込みセレクタ８０４の書き込みポインタ及び読み出しセレクタ８０６の読み出しポインタを制御する。また、ＦＩＦＯポインタモニタ回路１０８は、リングバッファ８０５のデータ蓄積量をモニタし、データ蓄積量が閾値Ｍｏ以下であるときにはレシーバ１０５の処理速度が間に合っていると判断して、アクノリッジ信号ａｃｋを有効にする。また、ＦＩＦＯポインタモニタ回路１０８は、リングバッファ８０５のデータ蓄積量が閾値Ｍｏを越えると、アクノリッジ信号ａｃｋを無効にする。また、ＦＩＦＯポインタモニタ回路１０８は、データ受信回路１０７の処理速度が足りているかをデータ受信回路１０７が発行するアクノリッジ信号ａｃｋによりモニタし、このアクノリッジ信号ａｃｋが無効になった場合もトランスミッタ１０３へ送信するアクノリッジ信号ａｃｋを無効にする。

図９（Ａ）は、図６（Ａ）のドライバ６０７の構成例を示す図であり、図６（Ｂ）と基本的構成は同じである。以下、図９（Ａ）の回路が図６（Ｂ）の回路と異なる点を説明する。容量９０１は、例えば６０ｆＦであり、入力端子ＩＮ２及びグランド電位ノード間に接続される。容量９０２は、例えば８ｆＦであり、否定論理積回路６１２の出力端子及びグランド電位ノード間に接続される。容量９０３は、例えば８ｆＦであり、否定論理和回路６１３の出力端子及びグランド電位ノード間に接続される。容量９０４は、例えば７ｆＦであり、出力ノード６１６及びグランド電位ノード間に接続される。抵抗６１７は、例えば３２９Ωである。イネーブル信号ＥＮがローレベル（無効）になると、プルアップトランジスタ６１４及びプルダウントランジスタ６１５の双方がオフとなるため、出力端子ＯＵＴ１はハイインピーダンスとなり、消費電力が殆どゼロとなる。

図９（Ｂ）は図７のレシーバ１０５内のリクエスト検出回路７０２の構成例を示す図であり、図９（Ｃ）は４相クロック信号φ１〜φ４を示す図である。レシーバ１０５の停止状態ではリクエスト検出回路７０２のみを動作させ、コンパレータ７０３及びデマルチプレクサ７０４を停止させて消費電力を抑える。スイッチ９１１は、クロック信号φ２がハイレベルになると入力端子ＩＮ３及びノード９１６間を接続し、クロック信号φ２がローレベルになると入力端子ＩＮ３及びノード９１６間を切断する。スイッチ９１２は、クロック信号φ３がハイレベルになると入力端子ＩＮ３及びノード９１７間を接続し、クロック信号φ３がローレベルになると入力端子ＩＮ３及びノード９１７間を切断する。容量９１３は、ノード９１６及びグランド電位ノード間に接続される。容量９１４は、ノード９１７及びグランド電位ノード間に接続される。コンパレータ９１５は、クロック信号φ１に同期して、ノード９１６及び９１７の電圧の差が閾値を超えた場合に、データの遷移があると判定し、有効のリクエスト信号ｒｅｑを出力端子ＯＵＴ３に出力する。リクエスト検出回路７０２は、０．５ＵＩ間隔でデータをサンプリングし、連続したサンプルの値の差が閾値を超えたときにデータ遷移があると判定する。データ遷移があった場合、コンパレータ９１５は、トランスミッタ１０３からの有効のリクエスト信号ｒｅｑを認識し、有効のリクエスト信号ｒｅｑを出力する。

（第３の実施形態）
図１０は、第３の実施形態による伝送システムの構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。トランスミッタ１０３は、トランスミッタ１００１及び３値デジタルアナログ変換器１００２を有する。トランスミッタ１００１は、リクエスト信号ｒｅｑをデータＤＴと共に送信するため３値デジタル信号を出力する。３値デジタルアナログ変換器１００２は、３値デジタル信号をアナログ信号に変換し、第１の伝送路１０４を介してレシーバ１０５に送信する。３値デジタル信号は、通常のデータＤＴをバイナリで表現し、リクエスト信号ｒｅｑが無効であることを０と１の中間電位（差動信号の場合は差動電圧が０）により表現する。例えば、３値デジタル信号は、図２に示すように、「−１」がデータＤＴの「０」を示し、「＋１」がデータＤＴの「１」を示し、「０」がアイドル状態ＩＤＬを示す。

レシーバ１０５は、４ビットアナログデジタル変換器１００３及び判定回路１００４を有する。４ビットアナログデジタル変換器１００３は、第１の伝送路１０４から受信したアナログ信号を４ビットデジタル信号に変換する。判定回路１００４は、トランスミッタ１０３からの信号が中間電位（差動０電位）を脱したことを判定し、有効のリクエスト信号ｒｅｑを検出する。

図１１（Ａ）は、トランスミッタ１００１内のドライバ６０７（図６（Ａ））の構成例を示す図である。図１１（Ａ）の回路は、図６（Ｂ）の回路に対して、トランジスタ１１０６及び１１０７を追加したものである。以下、図１１（Ａ）の回路が図６（Ｂ）の回路と異なる点を説明する。ｎチャネル電界効果トランジスタ１１０６は、ドレインが中間電位ＶＤＤ／２のノードに接続され、ゲートがインバータ６１１の出力端子に接続され、ソースが出力ノード６１６に接続される。ｐチャネル電界効果トランジスタ１１０７は、ソースが中間電位ＶＤＤ／２のノードに接続され、ゲートがイネーブル信号ＥＮのノードに接続され、ドレインが出力ノード６１６に接続される。イネーブル信号ＥＮがローレベル（無効）になると、トランジスタ６１４及び６１５がオフし、トランジスタ１１０６及び１１０７がオンする。その結果、出力端子ＯＵＴ１は中間電位ＶＤＤ／２になる。また、イネーブル信号ＥＮがハイレベル（有効）である場合には、入力端子ＩＮ２のデータに応じて出力端子ＯＵＴ１は電源電圧ＶＤＤ又はグランド電位になる。これにより、ドライバ６０７は、３値デジタル信号を出力することができる。また、ドライバ６０７は、通常動作と同じ時定数で中間電位ＶＤＤ／２を発生させることができる。

図１１（Ｂ）は、レシーバ１０５内の中間電位検出回路の構成例を示す図である。レシーバ１０５は、図１０の４ビットアナログデジタル変換器１００３及び判定回路１００４の代わりに、中間電位検出回路により中間電位を検出してもよい。レシーバ１０５は、ウインドウコンパレータ１１１１及び１１１２を有し、入力端子ＩＮ５の信号を基に中間電位ＶＤＤ／２を検出し、検出信号を出力端子ＯＵＴ５に出力する。コンパレータ１１１１は、入力端子ＩＮ５の電圧が正電圧Ｖ＋より高いときにはハイレベルを出力し、入力端子ＩＮ５の電圧が正電圧Ｖ＋より低いときにはローレベルを出力する。コンパレータ１１１２は、入力端子ＩＮ５の電圧が負電圧Ｖ−より高いときにはハイレベルを出力し、入力端子ＩＮ５の電圧が負電圧Ｖ−より低いときにはローレベルを出力する。論理積回路１１１３は、コンパレータ１１１１の出力信号の論理反転信号とコンパレータ１１１２の出力信号との論理積信号を出力端子ＯＵＴ５に出力する。入力端子ＩＮ５の電圧が電源電圧ＶＤＤ又はグランド電位であるときには、出力端子ＯＵＴ５はローレベルになる。入力端子ＩＮ５の電圧が中間電気ＶＤＤ／２であるときには、出力端子ＯＵＴ５はハイレベルになる。出力端子ＯＵＴ５がハイレベルのときには、無効のリクエスト信号ｒｅｑが検出され、出力端子ＯＵＴ５がローレベルのときには、有効のリクエスト信号ｒｅｑが検出される。

本実施形態では、トランスミッタ１０３は、リクエスト信号ｒｅｑ及びデータＤＴを１本の第１の伝送路１０４に送信するために３値以上の信号を第１の伝送路１０４に送信する。これにより、トランスミッタ１０３がリクエスト信号ｒｅｑを送信する場合に専用の伝送路を使う必要がないため伝送路の配線本数を減らすことができるというメリットがある。また、リクエスト信号ｒｅｑとデータＤＴが同じ第１の伝送路１０４を共有するため、リクエスト信号ｒｅｑとデータＤＴ間のスキューを気にする必要がないというメリットがある。

（第４の実施形態）
図１２は、第４の実施形態による伝送システムの構成例を示す図である。本実施形態では、複数の第１の伝送路１０４ａ〜１０４ｄ及び複数のレシーバ１０５ａ〜１０５ｄが設けられる。以下、本実施形態が第１の実施形態と異なる点を説明する。トランスミッタ１０３は、複数の第１の伝送路１０４ａ〜１０４ｄを介して複数のデータＤＴ１〜ＤＴ３及び複数のデータＤＴ１〜ＤＴ３に共通の一のリクエスト信号ｒｅｑをレシーバ１０５ａ〜１０５ｄに送信する。レシーバ１０５ａ〜１０５ｃが受信したデータＤＴ１〜ＤＴ３は、ＦＩＦＯメモリ１０６に書き込まれる。

トランスミッタ１０３は、複数チャネルのデータＤＴ１〜ＤＴ３に対して１個のリクエスト信号ｒｅｑを送信する。複数チャネルのデータＤＴ１〜ＤＴ３で１個のリクエスト信号ｒｅｑを共有するため、複数チャネルのデータＤＴ１〜ＤＴ３に対応するトランスミッタ１０３は停止／動作の状態がすべて共通とする必要がある。本実施形態によれば、複数チャネルのデータＤＴ１〜ＤＴ３のバンドルに対して、１個のリクエスト信号ｒｅｑを送信すればよいため、信号線の本数を減らすことができるメリットがある。

（第５の実施形態）
図１３は、第５の実施形態による伝送システムの構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。トランスミッタ１０３は、第１のマルチプレクサ１３０１及び動作・停止制御回路１３０２を有する。第１のマルチプレクサ１３０１は、パラレルのデータＤＴをシリアルのデータＤＴに変換する。トランスミッタ１０３は、シリアルのデータＤＴ及びリクエスト信号ｒｅｑを第１の伝送路１０４を介してレシーバ１０５に送信する。動作・停止制御回路１３０２は、ＦＩＦＯポインタモニタ回路１０８から受信するアクノリッジ信号ａｃｋに応じて、制御信号ＣＴＬ１を第１のマルチプレクサ１３０１に出力し、第１のマルチプレクサ１３０１の動作・停止を制御する。第１のマルチプレクサ１３０１は、アクノリッジ信号ａｃｋが無効になると変換を停止して変換中のデータを保持し、その後にアクノリッジ信号ａｃｋが有効になると保持しているデータの変換を再開する。

レシーバ１０５は、判定回路１３０３、第１のデマルチプレクサ１３０４、及び動作・停止制御回路１３０５を有する。判定回路１３０３は、第１の伝送路１０４から受信した信号を基にリクエスト信号ｒｅｑを検出し、データＤＴを第１のデマルチプレクサ１３０４に出力し、リクエスト信号ｒｅｑを動作・停止制御回路１３０５に出力する。第１のデマルチプレクサ１３０４は、シリアルのデータＤＴをパラレルのデータＤＴに変換する。動作・停止制御回路１３０５は、リクエスト信号ｒｅｑに応じて、制御信号ＣＴＬ２を第１のデマルチプレクサ１３０４に出力し、第１のデマルチプレクサ１３０４の動作・停止を制御する。第１のデマルチプレクサ１３０４は、リクエスト信号ｒｅｑが無効になると変換を停止して変換中のデータを保持し、その後にリクエスト信号ｒｅｑが有効になると保持しているデータの変換を再開する。レシーバ１０５は、シリアルのデータＤＴをＦＩＦＯメモリ１０６に出力する。

以上のように、トランスミッタ１０３は、複数のパラレルのデータＤＴとリクエスト信号ｒｅｑを第１のマルチプレクサ１３０１によりシリアル信号に変換して第１の伝送路１０４に送信する。本実施形態によれば、トランスミッタ１０３とレシーバ１０５の間の第１の伝送路１０４の本数を削減することができると共に、リクエスト信号ｒｅｑとデータＤＴとの間のタイミングがチャネル毎に異なるスキューの問題を防止することができるメリットが生ずる。

（第６の実施形態）
図１４は、第６の実施形態による伝送システムの構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。本実施形態では、第１の伝送路１４０１〜１４０ｎ、レシーバ１０５、ＦＩＦＯメモリ１０６及びデータ受信回路１０７の組みが複数（ｎ個）設けられる。トランスミッタ１０３は、ｎ個の第１の伝送路１４０１〜１４０ｎを介してｎ個のデータＤＴ１〜ＤＴｎ及びｎ個のデータＤＴ１〜ＤＴｎに対応するｎ個のリクエスト信号ｒｅｑ＿１〜ｒｅｑ＿ｎをｎ個のレシーバ１０５に送信する。レシーバ１０５は、図１３と同様に、判定回路１３０３及び第１のデマルチプレクサ１３０４を有する。ＦＩＦＯポインタモニタ回路１０８は、ｎ個のＦＩＦＯメモリ１０６のデータ蓄積量に対応するｎ個のアクノリッジ信号ａｃｋ＿１〜ａｃｋ＿ｎを生成する。第２のマルチプレクサ１４０１は、ｎ個のアクノリッジ信号ａｃｋ＿１〜ａｃｋ＿ｎをパラレルからシリアルに変換し、第２の伝送路１０９を介して第２のデマルチプレクサ１４０２に送信する。第２のデマルチプレクサ１４０２は、ｎ個のアクノリッジ信号ａｃｋ＿１〜ａｃｋ＿ｎをシリアルからパラレルに変換する。トランスミッタ１０３は、第１の実施形態と同様に、ｎ個のアクノリッジ信号ａｃｋ＿１〜ａｃｋ＿ｎを基にｎ個のデータＤＴ１〜ＤＴｎ及びｎ個のリクエスト信号ｒｅｑ＿１〜ｒｅｑ＿ｎを送信する。

本実施形態は、ＦＩＦＯポインタモニタ回路１０８がトランスミッタ１０３にアクノリッジ信号ａｃｋを送信する際に、複数チャネルのアクノリッジ信号ａｃｋ＿１〜ａｃｋ＿ｎを第２のマルチプレサ１４０１によりマルチプレクスして送信する。アクノリッジ信号ａｃｋ＿１〜ａｃｋ＿ｎは、データレートより十分に低いレートであるため、数十本分をマルチプレクスしてもデータチャネルと同等以下の帯域しか必要としないため、十分に伝送することが可能である。本実施形態によれば、アクノリッジ信号ａｃｋ＿１〜ａｃｋ＿ｎを伝送するための第２の伝送路１０９の信号本数を大幅に削減できるメリットが生ずる。

（第７の実施形態）
図１５は、第７の実施形態による伝送システムの一部の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。ハイブリッド回路１５０１は、トランスミッタ１５０１に接続され、トランスミッタ１０３のデータＤＴ及びリクエスト信号ｒｅｑを第１の伝送路１０４に送信する。ハイブリッド回路１５０２は、第１の伝送路１０４を介して、データＤＴ及びリクエスト信号ｒｅｑを受信し、レシーバ１０５に出力する。また、ハイブリッド回路１５０２は、ＦＩＦＯポインタモニタ回路１０８に接続され、ＦＩＦＯポインタモニタ回路１０８のアクノリッジ信号ａｃｋを第１の伝送路１０４に送信する。ハイブリッド回路１５０１は、第１の伝送路１０４を介して、アクノリッジ信号ａｃｋを受信し、トランスミッタ１０３に出力する。

ハイブリッド回路１５０１及び１５０２は、第１の伝送路１０４を介して相互に接続される。ハイブリッド回路１５０１及び１５０２を用いることにより、ＦＩＦＯポインタモニタ回路１０８は、同時双方向伝送により第１の伝送路１０４を介してデータＤＴに対して逆方向にアクノリッジ信号ａｃｋをトランスミッタ１０３に送信する。

本実施形態では、ＦＩＦＯポインタモニタ回路１０８は、同時双方向伝送技術を用いて、第１の伝送路１０４を介して、データＤＴとは逆方向に、アクノリッジ信号ａｃｋをトランスミッタ１０３に送信する。ハイブリッド回路１５０１及び１５０２は、同時双方向伝送技術により、一つの伝送路１０４に同時に双方向に信号を伝送することができる。ハイブリッド回路１５０１及び１５０２は、送信されるデータＤＴと、それに重畳される受信アクノリッジ信号ａｃｋを分離する機能を有し、一本の伝送路１０４に双方向に信号を送ることができる。本実施形態によれば、第１の伝送路１０４とは別に、アクノリッジ信号ａｃｋ専用の第２の伝送路１０９を設けなくてもアクノリッジ信号ａｃｋの送信が可能となり、伝送路の信号本数を減らすことが可能となる。

（第８の実施形態）
図１６は、第８の実施形態による伝送システムの構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。トランスミッタ１０３は、第１のマルチプレクサ１３０１及び数値制御発振器（ＮＣＯ）１６０１を有する。レシーバ１０５は、図１３と同様に、判定回路１３０３及び第１のデマルチプレクサ１３０４を有する。ＦＩＦＯポインタモニタ回路１０８は、減算器１６０２及びアクノリッジ信号発生器１６０３を有する。減算器１６０２は、ＦＩＦＯメモリ１０６のデータ蓄積量Ｐｆから閾値Ｍｏを減算し、アクノリッジ信号発生器１６０３に出力する。アクノリッジ信号発生器１６０３は、減算器１６０２の出力値をアクノリッジ信号ａｃｋの値にして、アクノリッジ信号ａｃｋを第２の伝送路１０９を介してトランスミッタ１０３に送信する。ただし、アクノリッジ信号発生器１６０３は、減算器１６０２の出力値が０以下であるときにはアクノリッジ信号ａｃｋの値を「０」にする。

本実施形態は、ＦＩＦＯポインタモニタ回路１０８が送信するアクノリッジ信号ａｃｋとして、ＦＩＦＯメモリ１０６のデータ蓄積量Ｐｆから閾値Ｍｏを減算した値を用いる。トランスミッタ１０３は、受信したアクノリッジ信号ａｃｋが示すデータ蓄積量が設定値になるように、データＤＴ及びリクエスト信号ｒｅｑの送信データレートを調整する。具体的には、数値制御発振器１６０１は、アクノリッジ信号ａｃｋを基に発振周波数を制御し、その発振信号をマルチプレクサ１３０１に出力することにより、データレートを調整する。

以上のように、ＦＩＦＯポインタモニタ回路１０８は、ＦＩＦＯメモリ１０６のデータ蓄積量Ｐｆが閾値Ｍｏより大きい場合には無効のアクノリッジ信号ａｃｋを第２の伝送路１０９を介してトランスミッタ１０３に送信する。また、ＦＩＦＯポインタモニタ回路１０８は、ＦＩＦＯメモリ１０６のデータ蓄積量Ｐｆが閾値Ｍｏより小さい場合には、ＦＩＦＯメモリ１０６のデータ蓄積量Ｐｆに応じた値の有効のアクノリッジ信号ａｃｋを第２の伝送路１０９を介してトランスミッタ１０３に送信する。トランスミッタ１０３は、有効のアクノリッジ信号ａｃｋの値に応じてデータＤＴの送信ビットレートを変える。なお、アクノリッジ信号ａｃｋの値は、連続的である必要はなく、データ蓄積量Ｐｆに応じて複数段階（例えば４段階）に設定してもよい。本実施形態によれば、レシーバ１０５及びデータ受信回路１０７の処理能力に見合ったデータレートが選択されるため、トランスミッタ１０３の消費電力を最小化できるという利点がある。

（第９の実施形態）
図１７（Ａ）〜（Ｃ）は、第９の実施形態による変調回路及び復調回路を示す図である。以下、本実施形態が第２の実施形態と異なる点を説明する。図８の伝送路８０２及び１０９は、容量結合を用いた伝送路である場合がある。その場合、伝送路８０２及び１０９は、それぞれリクエスト信号ｒｅｑ及びアクノリッジ信号ａｃｋの直流成分を伝達することができない。そこで、本実施形態では、リクエスト信号ｒｅｑ及びアクノリッジ信号ａｃｋを低周波数信号から高周波数信号に変調し、高周波数信号のリクエスト信号ｒｅｑ及びアクノリッジ信号ａｃｋをそれぞれ伝送路８０２及び１０９に送信する。これにより、伝送路８０２及び１０９は、リクエスト信号ａｃｋ及びアクノリッジ信号ａｃｋを伝達することができる。

図１７（Ａ）は、リクエスト信号ｒｅｑ及びアクノリッジ信号ａｃｋを低周波数信号から高周波数信号に変調する変調回路を示す。変調回路は、低周波数のリクエスト信号ｒｅｑ又はアクノリッジ信号ａｃｋを高周波数のリクエスト信号ｒｅｑｔ又はアクノリッジ信号ａｃｋｔに変調する。排他的論理和回路１７０１は、図１７（Ｃ）に示す低周波数のリクエスト信号ｒｅｑ（又はアクノリッジ信号ａｃｋ）とフリップフロップ１７０２の出力信号ｒｅｑｔ（又はａｃｋｔ）との排他的論理和信号を出力する。フリップフロップ１７０２は、クロック信号に同期して、排他的論理和回路１７０１の出力信号をラッチし、図１７（Ｃ）に示す高周波数のリクエスト信号ｒｅｑｔ（又はアクノリッジ信号ａｃｋｔ）を出力する。

図１７（Ｂ）は、リクエスト信号ｒｅｑ及びアクノリッジ信号ａｃｋを高周波数信号から低周波数信号に復調する復調回路を示す。復調回路は、高周波数のリクエスト信号ｒｅｑｔ又はアクノリッジ信号ａｃｋｔを低周波数のリクエスト信号ｒｅｑ又はアクノリッジ信号ａｃｋに復調する。フリップフロップ１７１１は、クロック信号に同期して、図１７（Ｃ）に示す高周波数のリクエスト信号ｒｅｑｔ（又はアクノリッジ信号ａｃｋｔ）をラッチして出力する。排他的論理和回路１７１２は、高周波数のリクエスト信号ｒｅｑｔ（又はアクノリッジ信号ａｃｋｔ）とフリップフロップ１７１１の出力信号との排他的論理和信号を低周波数のリクエスト信号ｒｅｑ（又はアクノリッジ信号ａｃｋ）として出力する。

トランスミッタ１０３は、低周波数のリクエスト信号ｒｅｑを高周波数のリクエスト信号ｒｅｑｔに変調する第１の変調回路（図１７（Ａ））を有し、高周波数のリクエスト信号ｒｅｑｔを第１の伝送路８０２を介してレシーバ１０５に送信する。レシーバ１０５は、受信した高周波数のリクエスト信号ｒｅｑｔを低周波数のリクエスト信号ｒｅｑに復調する第１の復調回路（図１７（Ｂ））を有する。

ＦＩＦＯポインタモニタ回路１０８は、低周波数のアクノリッジ信号ａｃｋを高周波数のアクノリッジ信号ａｃｋｔに変調する第２の変調回路（図１７（Ａ））を有し、高周波数のアクノリッジ信号ａｃｋｔを第２の伝送路１０９を介してトランスミッタ１０３に送信する。トランスミッタ１０３は、受信した高周波数のアクノリッジ信号ａｃｋｔを低周波数のアクノリッジ信号ａｃｋに復調する第２の復調回路（図１７（Ｂ））を有する。

高周波数のリクエスト信号ｒｅｑｔ又はアクノリッジ信号ａｃｋｔは、低周波数のリクエスト信号ｒｅｑ又はアクノリッジ信号ａｃｋがローレベルであるときにはローレベル固定になり、低周波数のリクエスト信号ｒｅｑ又はアクノリッジ信号ａｃｋがハイレベルであるときには繰り返しパルスが発生する。伝送路８０２及び１０９に送出される高周波数のリクエスト信号ｒｅｑｔ及びアクノリッジ信号ａｃｋｔは、直流成分を持たないため、容量結合を用いた伝送路８０２及び１０９でも伝達可能になる利点がある。

以上のように、第１〜第９の実施形態によれば、ＦＩＦＯメモリ１０６のデータ蓄積量に応じてトランスミッタ１０３及びレシーバ１０５の動作を停止させ、動作停止状態ではトランスミッタ１０３及びレシーバ１０５を低消費電力モードにすることができる。また、リクエスト信号ｒｅｑ及びアクノリッジ信号ａｃｋを用いることにより、データレートを向上し、トランスミッタ１０３及びレシーバ１０５の消費電力を低減することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１ データ送信回路
１０２ ＦＩＦＯメモリ
１０３ トランスミッタ
１０４ 第１の伝送路
１０５ レシーバ
１０６ ＦＩＦＯメモリ
１０７ データ受信回路
１０８ ＦＩＦＯポインタモニタ回路
１０９ 第２の伝送路

Claims (9)

1. 第１の伝送路と、
   前記第１の伝送路にデータ及びリクエスト信号を送信するトランスミッタと、
   前記第１の伝送路を介して前記トランスミッタから前記データ及び前記リクエスト信号を受信するレシーバと、
   前記レシーバにより受信されたデータが書き込まれるＦＩＦＯメモリと、
   前記ＦＩＦＯメモリ内のデータを読み出して受信処理するデータ受信回路と、
   前記ＦＩＦＯメモリのデータ蓄積量が閾値より小さい場合に有効の受信可能信号を前記トランスミッタに送信し、前記ＦＩＦＯメモリのデータ蓄積量が閾値より大きい場合に無効の受信可能信号を前記トランスミッタに送信するモニタ回路とを有し、
   前記トランスミッタは、前記受信可能信号が有効である場合に有効の前記リクエスト信号及び前記データを送信し、前記受信可能信号が無効である場合に前記データの送信処理を停止して無効の前記リクエスト信号を送信し、
   前記レシーバは、前記リクエスト信号が有効である場合に前記データを受信処理し、前記リクエスト信号が無効である場合に前記データの受信処理を停止することを特徴とする伝送システム。
2. 前記トランスミッタは、前記受信可能信号が無効である場合にクロック信号を停止することによりデータ送信処理部の動作を停止させ、
   前記レシーバは、前記リクエスト信号が無効である場合にクロック信号を停止することによりデータ受信処理部の動作を停止させることを特徴とする請求項１記載の伝送システム。
3. 前記トランスミッタは、前記リクエスト信号及び前記データを１本の前記第１の伝送路に送信するために３値以上の信号を前記第１の伝送路に送信することを特徴とする請求項１又は２記載の伝送システム。
4. 前記第１の伝送路は、複数設けられ、
   前記トランスミッタは、前記複数の第１の伝送路を介して複数のデータ及び前記複数のデータに共通の一のリクエスト信号を前記レシーバに送信することを特徴とする請求項１又は２記載の伝送システム。
5. 前記トランスミッタは、パラレルのデータをシリアルのデータに変換する第１のマルチプレクサを有し、
   前記第１のマルチプレクサは、前記受信可能信号が無効になると変換を停止して変換中のデータを保持し、その後に前記受信可能信号が有効になると前記保持しているデータの変換を再開し、
   前記レシーバは、シリアルのデータをパラレルのデータに変換する第１のデマルチプレクサを有し、
   前記第１のデマルチプレクサは、前記リクエスト信号が無効になると変換を停止して変換中のデータを保持し、その後に前記リクエスト信号が有効になると前記保持しているデータの変換を再開することを特徴とする請求項１〜３のいずれか１項に記載の伝送システム。
6. 前記第１の伝送路、前記レシーバ、前記ＦＩＦＯメモリ及び前記データ受信回路は、複数の組みが設けられ、
   前記トランスミッタは、前記複数の第１の伝送路を介して複数のデータ及び前記複数のデータに対応する複数のリクエスト信号を前記複数のレシーバに送信し、
   前記モニタ回路は、前記複数のＦＩＦＯメモリのデータ蓄積量に対応する複数の受信可能信号を生成し、
   さらに、前記複数の受信可能信号をパラレルからシリアルに変換して前記トランスミッタに送信する第２のマルチプレクサを有し、
   前記トランスミッタは、前記第２のマルチプレクサにより送信された受信可能信号を基に前記複数のデータ及び前記複数のリクエスト信号を送信することを特徴とする請求項１〜３のいずれか１項に記載の伝送システム。
7. 前記モニタ回路は、同時双方向伝送により前記第１の伝送路を介して前記データに対して逆方向に前記受信可能信号を前記トランスミッタに送信することを特徴とする請求項１〜３のいずれか１項に記載の伝送システム。
8. 前記モニタ回路は、前記ＦＩＦＯメモリのデータ蓄積量が閾値より小さい場合に、前記ＦＩＦＯメモリのデータ蓄積量に応じた値の有効の受信可能信号を前記トランスミッタに送信し、
   前記トランスミッタは、前記有効の受信可能信号の値に応じて前記データの送信ビットレートを変えることを特徴とする請求項１〜３のいずれか１項に記載の伝送システム。
9. 前記トランスミッタは、前記リクエスト信号を低周波数から高周波数に変調する第１の変調回路を有し、前記高周波数のリクエスト信号を前記第１の伝送路を介して前記レシーバに送信し、
   前記レシーバは、受信した前記リクエスト信号を高周波数から低周波数に復調する第１の復調回路を有し、
   前記モニタ回路は、前記受信可能信号を低周波数から高周波数に変調する第２の変調回路を有し、前記高周波数の受信可能信号を前記トランスミッタに送信し、
   前記トランスミッタは、受信した前記受信可能信号を高周波数から低周波数に復調する第２の復調回路を有することを特徴とする請求項１又は２記載の伝送システム。

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