JP5779871B2 - 磁気抵抗素子、半導体メモリおよび磁気抵抗素子の製造方法 - Google Patents
磁気抵抗素子、半導体メモリおよび磁気抵抗素子の製造方法 Download PDFInfo
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Description
MR=(RAP−RP)/RP ...(1)
図5の特性では、磁気抵抗比MRは、自由層FL2の膜厚が1.5nm以上のときに飽和し、ほぼ一定になる。50原子%のTaを含む自由層FL2の特性は、破線を示すものと推定される。以上より、自由層FL2を設けるときにも、磁気抵抗比MRを従来と同等にできる。自由層FL2のTaの含有率は、磁気抵抗比MR(80%以上)およびエッチングの容易性を考慮すると、50原子%以下が望ましい。
例えば、強磁性トンネル接合素子MTJ内に矢印で示すように、固定層PLと自由層FL1の磁化方向が互いに逆(反平行)のとき、強磁性トンネル接合素子MTJは高抵抗状態に設定されている。これに対して、固定層PLと自由層FL1の磁化方向が同じ(平行)のとき、強磁性トンネル接合素子MTJは低抵抗状態に設定されている。なお、スピン注入型MRAMのメモリセルMCは、図11から書き込みワード線WWLを取り除いた構造にほぼ等しい。
(付記1)
半導体基板上に配置される固定層と、
前記固定層上に配置されるトンネル絶縁膜と、
前記トンネル絶縁膜上に配置され、Feを含む第1自由層と、
前記第1自由層上に配置され、FeおよびTaを含む第2自由層と、
前記第2自由層上に配置され、Ruを含むストッパー層と
前記ストッパー層上に配置されるハードマスクと
を備えていることを特徴とする磁気抵抗素子。
(付記2)
前記第2自由層の厚さは、前記第1自由層の厚さより大きいこと
を特徴とする付記1記載の磁気抵抗素子。
(付記3)
前記第2自由層は、さらにBを含むこと
を特徴とする付記1または付記2記載の磁気抵抗素子。
(付記4)
前記第2自由層は、さらにCo、Niの少なくともいずれかを含むこと
を特徴とする付記3記載の磁気抵抗素子。
(付記5)
半導体基板上に順に配置される固定層と、トンネル絶縁膜と、Feを含む第1自由層と、FeおよびTaを含む第2自由層と、Ruを含むストッパー層と、ハードマスクとを有する磁気抵抗素子と、
ドレインが前記固定層に接続される選択トランジスタと
を含むメモリセルと、
前記ハードマスクに接続されるビット線と、
前記選択トランジスタのソースに接続されるソース線と、
前記選択トランジスタのゲートに接続されるワード線と、
前記ビット線、前記ソース線および前記ワード線を駆動するドライバと
を備えていることを特徴とする半導体メモリ。
(付記6)
前記第2自由層の厚さは、前記第1自由層の厚さより大きいこと
を特徴とする付記5記載の半導体メモリ。
(付記7)
前記第2自由層は、さらにBを含むこと
を特徴とする付記5または付記6記載の半導体メモリ。
(付記8)
前記第2自由層は、さらにCo、Niの少なくともいずれかを含むこと
を特徴とする付記7記載の半導体メモリ。
(付記9)
半導体基板上に固定層と、トンネル絶縁膜と、Feを含む第1自由層と、FeおよびTaを含む第2自由層と、Ruを含むストッパー層と、ハードマスクとを順に積層する積層工程と、
フォトリソグラフィ技術を用いて前記ハードマスクを選択的にエッチングする第1エッチング工程と、
エッチング後に残された前記ハードマスクをマスクとして、前記ストッパー層と、前記第2自由層と、前記第1自由層と、前記トンネル絶縁膜と、前記固定層とを選択的にエッチングする第2エッチング工程と
を有することを特徴とする磁気抵抗素子の製造方法。
(付記10)
前記積層工程において、前記第2自由層の厚さを、前記第1自由層の厚さより大きく形成すること
を特徴とする付記9記載の磁気抵抗素子の製造方法。
Claims (3)
- 半導体基板上に配置される固定層と、
前記固定層上に配置されるトンネル絶縁膜と、
前記トンネル絶縁膜上に配置され、Feを含む第1自由層と、
前記第1自由層上に配置され、FeおよびTaを含む第2自由層と、
前記第2自由層上に配置され、Ruを含むストッパー層と
前記ストッパー層上に配置されるハードマスクとを備え、
前記第2自由層は、前記ストッパー層のRuによる前記トンネル絶縁膜の汚染と、エッチング容易性と、抵抗状態を変えるための書き込み電流とに関する制約に応じて設定された、前記第1自由層の厚さの2倍から3倍までの範囲内の厚さを有する
ことを特徴とする磁気抵抗素子。 - 半導体基板上に順に配置される固定層と、トンネル絶縁膜と、Feを含む第1自由層と、FeおよびTaを含む第2自由層と、Ruを含むストッパー層と、ハードマスクとを有する磁気抵抗素子と、
ドレインが前記固定層に接続される選択トランジスタと
を含むメモリセルと、
前記ハードマスクに接続されるビット線と、
前記選択トランジスタのソースに接続されるソース線と、
前記選択トランジスタのゲートに接続されるワード線と、
前記ビット線、前記ソース線および前記ワード線を駆動するドライバとを備え、
前記第2自由層は、前記ストッパー層のRuによる前記トンネル絶縁膜の汚染と、エッチング容易性と、抵抗状態を変えるための書き込み電流とに関する制約に応じて設定された、前記第1自由層の厚さの2倍から3倍までの範囲内の厚さを有する
ことを特徴とする半導体メモリ。 - 半導体基板上に固定層と、トンネル絶縁膜と、Feを含む第1自由層と、FeおよびTaを含む第2自由層と、Ruを含むストッパー層と、ハードマスクとを順に積層する積層工程と、
フォトリソグラフィ技術を用いて前記ハードマスクを選択的にエッチングする第1エッチング工程と、
エッチング後に残された前記ハードマスクをマスクとして、前記ストッパー層と、前記第2自由層と、前記第1自由層と、前記トンネル絶縁膜と、前記固定層とを選択的にエッチングする第2エッチング工程とを備え、
前記積層工程において、前記第2自由層を、前記ストッパー層のRuによる前記トンネル絶縁膜の汚染と、エッチング容易性と、抵抗状態を変えるための書き込み電流とに関する制約に応じて設定された、前記第1自由層の厚さの2倍から3倍までの範囲内の厚さに形成する
ことを特徴とする磁気抵抗素子の製造方法。
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