JP5772290B2

JP5772290B2 - 半導体装置の製造方法

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Publication number: JP5772290B2
Application number: JP2011142057A
Authority: JP
Inventors: 中田　義昭; 義昭中田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2011-06-27
Filing date: 2011-06-27
Publication date: 2015-09-02
Anticipated expiration: 2031-06-27
Also published as: JP2013008925A

Description

本発明は、量子ドットを含む半導体装置の製造方法及び半導体装置に関する。

化合物半導体基板上に、格子整合しない化合物半導体をヘテロエピタキシャル成長させると、成長初期にＳ−Ｋ（ストランスキ・クラスタノフ）モード成長が出現する。Ｓ−Ｋモード成長を利用することにより、下地表面に離散的に分布する微細な結晶（量子ドット）を形成することができる。例えば、ＧａＡｓ基板上に、ＩｎＡｓ組成が５０％程度のＩｎＧａＡｓを数分子層、分子線エピタキシ（ＭＢＥ）により成長させると、直径３０〜４０ｎｍ程度のＩｎＧａＡｓの量子ドットが形成される。

Ｓ−Ｋモード成長を利用することにより、リソグラフィ等による加工プロセスを用いた場合に比べて、簡便に量子ドットを形成することができる。さらに、Ｓ−Ｋモード成長を利用する場合には、加工プロセスを実行する必要がないため、加工時に導入され得る欠陥等のない高品質な量子ドットを得ることができる。

ＧａＡｓ基板上に、通常のＭＢＥによりＩｎＡｓ量子ドットを形成した光素子の発光波長は、１．１〜１．２μｍ程度である。波長１．３μｍ帯の通信用の光素子に、量子ドット素子を適用する場合には、発光波長を長波長化しなければならない。ＩｎＡｓ量子ドットを、ＩｎＡｓ組成が２０％程度で厚さが数ｎｍのＩｎＧａＡｓ層（歪緩和層）で覆うことにより、発光波長を長波長化できることが知られている。

ＩｎＡｓ量子ドットを形成した後、アンチモン照射等を行うことにより、巨大ドット構造等の結晶欠陥の発生を抑制し、量子ドットの結晶性を向上させる技術が知られている。

特開２００９−１７６８２１号公報

D. Leonard et al.: Appl. Phys. Lett., Vol. 63, No. 23, pp. 3203-3205 (1993) K. Nishi et al.: Appl. Phys. Lett., Vol. 74 (1999), p. 1111

歪緩和層は、基板と格子整合しないため、歪緩和層を配置しない場合に比べて、エピタキシャル層内に蓄積される歪が大きくなる。特に、量子ドットと歪緩和層とを積層する繰り返し回数を増やすと、ミスフィット転位が発生しやすくなる。ミスフィット転位の発生を抑制するために、量子ドットと歪緩和層とを積層する繰り返し回数の上限は、例えば１０回程度に制限される。

ミスフィット転位の発生を抑制しつつ、量子ドットからの発光波長を長波長化することができる半導体装置の製造技術が望まれている。

本発明の一観点によると、チャンバ内に単結晶基板を装填し、前記単結晶基板上に、分子線エピタキシにより、Ｉｎ及びＡｓを含む量子ドットを形成する工程と、前記チャンバ内で、前記量子ドットに、少なくともＡｓ_２分子線を照射しながら第１アニールを行う工程とを有し、前記第１のアニールの後、前記チャンバ内において、分子線エピタキシにより、前記量子ドットを覆うように、前記単結晶基板の上に、前記単結晶基板の格子定数と前記量子ドットの格子定数との中間の格子定数を持つ半導体からなる歪緩和層を形成する工程と、前記歪緩和層の上に、前記単結晶基板に格子整合する半導体からなる第１障壁層を、分子線エピタキシにより形成する工程と、前記第１障壁層を形成した後、前記第１障壁層にＡｓ _４分子線を照射しながら、前記単結晶基板を昇温させて、第２アニールを行う工程と、前記第２アニールの後、前記第１障壁層の上に、前記第１障壁層と同一の半導体材料からなる第２障壁層を、分子線エピタキシにより形成する工程とを、さらに有する半導体装置の製造方法が提供される。

第１アニールを行うことにより、量子ドットの寸法の減少を抑制することができる。これにより、発光波長の短波長化が抑制される。

実施例による方法で用いられるＭＢＥ装置の概略図である。クラッカーセルの概略図である。実施例による製造方法で適用される基板温度、及び原料供給装置のシャッタの開閉を示すタイミングチャートである。（４Ａ）〜（４Ｄ）は、実施例による製造方法で製造される半導体装置の、製造途中段階における断面図である。（４Ｅ）〜（４Ｆ）は、実施例による製造方法で製造される半導体装置の、製造途中段階における断面図であり、（４Ｇ）は、製造された半導体装置の断面図である。（５Ａ）は、実施李及び比較例による方法で製造した試料のＰＬスペクトルを示すグラフであり、（５Ｂ）は、歪緩和層のＩｎＡｓの組成比を異ならせ、量子ドット形成後のアニール条件を異ならせて製造した試料のＰＬ波長を示すグラフである。（６Ａ）は、量子ドット形成後のＡＦＭ写真であり、（６Ｂ）は、量子ドットをＧａＡｓ層で覆った後の断面ＴＥＭ写真であり、（６Ｃ）は、量子ドット形成後に、Ａｓ_２とＳｂの分子線照射アニールを行った後のＡＭ写真である。（７Ａ）は、実施例による方法で作製した量子ドットの近傍のＳｂ及びＩｎの原子濃度の測定結果を示すグラフであり、（７Ｂ）は、測定箇所を示す概略断面図である。（８Ａ）及び（８Ｂ）は、実施例による半導体製造方法を用いて製造したレーザダイオードの断面図である。

図１に、実施例による製造方法で用いられるＭＢＥ装置の概略図を示す。チャンバ１０内にステージ１１が収容されている。チャンバ１０内が、排気管１４を介して真空排気される。ステージ１１に、基板２８が保持される。ステージ１１内にヒータ１６が配置されており、基板２８を加熱することができる。温度測定器１３が、基板２８の温度を測定し、測定結果が制御装置２５に入力される。温度測定器１３には、例えば放射温度計（パイロメータ）が用いられる。また、ヒータ１６は、制御装置２５により制御される。

ステージ１１に対向する位置に原料供給装置２０が取り付けられている。原料供給装置２０は、Ａｓ_２、Ａｓ_４、Ｓｂ、Ｇａ、Ｉｎごとに準備される。Ａｓ_４、Ｓｂ、Ｇａ、Ｉｎの原料供給装置２０には、例えばクヌードセンセル（Ｋセル）が用いられる。Ａｓ_２の原料供給装置２０には、クラッカーセルが用いられる。供給量制御部２１が、制御装置２５からの指令を受けて各Ｋセル及びクラッカーセルの温度を制御することにより、原料ごとに供給量を変化させることができる。

原料供給装置２０から見てステージ１１の後方にビーム強度計１２が配置されている。ビーム強度計１２には、例えば電離真空計が用いられる。ビーム強度計１２は、ステージ１１をビーム経路から退避させた状態で、分子線のビーム強度を測定することができる。ビーム強度計１２による測定結果が制御装置２５に入力される。分子線のビーム強度は、等価圧力に換算することができる。

チャンバ１０に、反射高速電子回折（ＲＨＥＥＤ）測定器１５が取り付けられている。ＲＨＥＥＤ測定器１５は、電子銃１５Ａ及び回折ビーム検出器１５Ｂを含む。ＲＨＥＥＤ用電子銃１５Ａは、基板２８に電子ビームを入射させる。基板２８で回折された電子ビームが、検出器１５Ｂにより検出される。検出結果が制御装置２５に入力される。

図２に、Ａｓ_２用クラッカーセルの概略図を示す。原料貯蔵部３０内に、金属砒素３１が貯蔵されている。ヒータ３２で加熱されて金属砒素３１が昇華し、Ａｓ_４分子が生成される。Ａｓ_４分子は、輸送チューブ３３を通ってクラッキング部３５まで輸送される。輸送チューブ３３内にもヒータ３４が配置されている。

クラッキング部３５に配置されたヒータ３６が、Ａｓ_４分子を加熱する。Ａｓ_４分子が加熱されることにより、クラッキングされ、Ａｓ_２分子となって、チャンバ１０（図１）内に放出される。

図３、図４Ａ〜図４Ｇを参照して、実施例による半導体装置の製造方法について説明する。

図３に、基板温度、及び原料供給装置２０の各々のシャッタの開閉のタイミングチャートを示す。図３の横軸は、経過時間ｔを表す。なお、図３において、横軸方向の長さは、実際の時間の長さに対応していない。図３は、以下の製造方法の説明中で、適宜参照される。

図４Ａに示した単結晶基板２８を、チャンバ１０内のステージ１１（図１）によって保持する。単結晶基板２８には、例えば（１００）面のＧａＡｓ基板が用いられる。Ａｓ_４の原料供給装置２０のシャッタ（以下、単に「Ａｓ_４のシャッタ」という。他の原料供給装置２０のシャッタについても同様とする。）を開け、基板温度をＴ１まで上昇させる。Ａｓ_４分子線の強度は、基板表面からのＡｓの脱離を抑止するために、例えば２．６７×１０^−３Ｐａ（２×１０^−５Ｔｏｒｒ）とする。温度Ｔ１は、例えば５８０℃である。この状態を維持することにより、基板２８の表面に形成されていた酸化膜が消滅し、ＧａＡｓの清浄な表面が現れる。

基板２８の表面の酸化膜が除去されたことは、ＲＨＥＥＤの回折像を観測することにより検知することができる。基板２８の表面に酸化膜が残存している状態では、ブロードな回折像が現れる。清浄なＧａＡｓ表面が現れると、（１００）結晶面に対応したシャープなスポット像またはストリーク像が現れる。

清浄なＧａＡｓ表面が現れた後、基板温度を約２０℃昇温させ、数分間維持した後、再度、温度Ｔ１まで降下させる。

基板温度がＴ１まで降下した時刻ｔ２において、Ｇａのシャッタを開ける。Ａｓ_４分子線の強度は、２．６７×１０^−３Ｐａに維持されており、Ｇａ分子線の強度は、１．３３×１０^−５Ｐａ（１×１０^−７Ｔｏｒｒ）とする。この条件で、ＧａＡｓの成長速度は約０．８μｍ／ｈである。Ｇａのシャッタを開けてから３０分後の時刻ｔ３に、Ｇａのシャッタを閉じる。これにより、厚さ４０ｎｍのＧａＡｓバッファ層４０が形成される。

時刻ｔ３からｔ４の間に、基板温度をＴ１からＴ２まで低下させる。温度Ｔ２は、例えば５００℃である。このとき、Ａｓ_４のシャッタは開けたままとする。

図４Ｂに示すように、時刻ｔ４からｔ５までの間に、ＩｎＡｓ量子ドット４２を形成する。以下、時刻ｔ４からｔ５までの工程について説明する。

時刻ｔ４において、Ａｓ_４分子線の強度を１．０７×１０^−３Ｐａ（８×１０^−６Ｔｏｒｒ）まで下げ、Ｉｎのシャッタを開ける。Ｉｎの分子線の強度は、５．３３×１０^−６Ｐａ（４×１０^−８Ｔｏｒｒ）とする。この条件で、ＩｎＡｓの成長速度は、約０．０５分子層／ｓである。時刻ｔ４から約３０秒が経過するまでの間は、ストリーク状のＲＨＥＥＤ回折像が観測される。これは、基板表面が平坦であり、ＩｎＡｓの濡れ層４１が均一に形成されていることを意味する。

さらに成長を続けると、ＲＨＥＥＤ回折像がスポット状に変化する。これは、離散的に分布する量子ドット４２が形成され始めたことを意味する。ＲＨＥＥＤ回折像がスポット状に変化してからさらに２０秒程度、成長を継続した後、時刻ｔ５においてＩｎのシャッタを閉じる。これにより、ＩｎＡｓ量子ドット４２が形成される。量子ドット４２と濡れ層４１とを合わせて、量子ドット層４３ということとする。

なお、量子ドット４２を、Ｉｎ及びＡｓを含む他の化合物半導体で形成してもよい。例えば、ＩｎＧａＡｓで量子ドット４２を形成してもよい。

図４Ｃに示すように、時刻ｔ５からｔ６までの間、Ａｓ_２分子線及びＳｂ分子線を、基板表面（量子ドット層４３の表面）に照射しながら、基板温度Ｔ２でアニールを行う。アニール時間は、例えば約６０秒間とする。以下、時刻ｔ５からｔ６までの工程について説明する。

時刻ｔ５において、Ａｓ_４のシャッタ及びＩｎのシャッタを閉じ、Ａｓ_２のシャッタ及びＳｂのシャッタを開ける。これにより、基板に、Ａｓ_２分子線及びＳｂ分子線が照射される。Ａｓ_２分子線の強度は、１．３３×１０^−４Ｐａ〜１．０７×１０^−２Ｐａ（１×１０^−６Ｔｏｒｒ〜８×１０^−５Ｔｏｒｒ）の範囲内とする。クラッキング部３５（図２）の温度は、９００℃とした。Ｓｂ分子線の強度は、６．６７×１０^−６Ｐａ〜６．６７×１０^−５Ｐａ（５×１０^−８Ｔｏｒｒ〜５×１０^−７Ｔｏｒｒ）の範囲内とする。

基板にＡｓ_２分子線を照射する場合には、Ａｓ_４分子線を照射する場合に比べて、基板表面にＡｓ原子が付着しやすい。従って、量子ドット層４３の表面に、過剰なＡｓ原子が付着する。さらに、ＳｂはＡｓよりも、ＩｎＡｓ表面に、付着しやすいため、量子ドット層４３の表面にＳｂが残留する。これにより、量子ドット層４３の表面に、Ａｓ及びＳｂが過剰に付着した過剰付着層４５が形成されると考えられる。

図４Ｄに示すように、時刻ｔ６からｔ７の間に、量子ドット層４３の上に、ＩｎＧａＡｓからなる歪緩和層４７を形成する。以下、時刻ｔ６からｔ７までの工程について説明する。

時刻ｔ６において、Ａｓ_２のシャッタ及びＳｂのシャッタを閉じ、Ａｓ_４、Ｇａ、及びＩｎのシャッタを開ける。ＩｎＡｓの成長速度が０．０５μｍ／ｈ、ＧａＡｓの成長速度が０．２８μｍ／ｈになるように、Ａｓ_４、Ｇａ、及びＩｎの分子線の強度を調整する。これにより、ＩｎＡｓ組成が０．１５のＩｎＧａＡｓが成長する。時刻ｔ６から約５５秒後の時刻ｔ７において、Ｉｎのシャッタを閉じる。ここまでの工程で、ＩｎＧａＡｓからなる厚さ５ｎｍの歪緩和層４７が形成される。歪緩和層４７は、単結晶基板２８の格子定数と、量子ドット４２の格子定数との中間の格子定数を持つ。また、歪緩和層４７のバンドギャップは、量子ドット４２のバンドギャップより大きい。

量子ドット層４３の表面に過剰に付着していたＡｓ及びＳｂは、歪緩和層４７の表面に偏析すると考えられる。これにより、歪緩和層４７の上に、Ａｓ及びＳｂの過剰付着層４５が残留する。

図４Ｅに示すように、時刻ｔ７からｔ８の間に、歪緩和層４７の上に、ＧａＡｓからなる第１障壁層５０を形成する。第１障壁層５０は、単結晶基板２８に格子整合し、量子ドット４２のバンドギャップより大きなバンドギャップを有する。以下、時刻ｔ７からｔ８までの工程について説明する。

時刻ｔ７において、Ｉｎのシャッタを閉じることにより、ＧａＡｓが成長し始める。時刻ｔ７から約１分後の時刻ｔ８において、Ｇａのシャッタを閉じる。ここまでの工程で、ＧａＡｓからなる厚さ約５ｎｍの第１障壁層５０が形成される。

歪緩和層４７の上に過剰に付着していたＡｓ及びＳｂが、第１障壁層５０の表面に偏析する。これにより、第１障壁層５０の上に、Ａｓ及びＳｂの過剰付着層４５が残留する。

図４Ｆに示すように、時刻ｔ８からｔ１０の間に、過剰付着層４５のＡｓ及びＳｂを除去するためのアニールを行う。以下、時刻ｔ８からｔ１０までの工程について説明する。

時刻ｔ８において、Ｇａのシャッタを閉じた後、基板温度をＴ２からＴ３まで昇温させる。Ａｓ_４分子線は基板に照射されたままである。温度Ｔ３は、例えば５６０℃である。時刻ｔ９で基板温度がＴ３に達した後、時刻ｔ１０までの約１分間、温度Ｔ３でアニールを行う。これにより、第１障壁層５０の表面に過剰に付着していたＡｓ及びＳｂが除去され、過剰付着層４５（図４Ｅ）が消失する。過剰なＡｓ及びＳｂを除去するためには、このアニール工程の基板温度Ｔ３を、量子ドット層４３を形成するときの基板温度Ｔ２よりも高くすることが好ましい。

図４Ｇに示すように、時刻ｔ１０からｔ１１までの間に、第１障壁層５０の上に、第１障壁層５０と同一の材料、すなわちＧａＡｓからなる第２障壁層５１を形成する。以下、時刻ｔ１０からｔ１１までの工程について説明する。

時刻ｔ１０において、Ｇａのシャッタを開ける。これにより、ＧａＡｓの成長が始まる。時刻ｔ１０から約２１分が経過した時刻ｔ１１に、Ｇａのシャッタを閉じる。ここまでの工程で、ＧａＡｓからなる厚さ約９８ｎｍの第２障壁層５１が形成される。

必要に応じて、量子ドット層４３、歪緩和層４７、第１障壁層５０、及び第２障壁層５１からなる単位積層構造５５を複数回積み重ねてもよい。

次に、図５Ａ、図５Ｂを参照して、上記実施例の効果について説明する。

図５Ａに、上記実施例による方法で作製した試料からのフォトルミネッセンス（ＰＬ）スペクトルの測定結果を、比較例による方法で作製した試料と比較して示す。比較例による方法では、図４Ｃに示したアニール工程、図４Ｅに示した第１障壁層５０の形成工程、及び図４Ｆに示した過剰付着層４５除去のためのアニール工程が実施されない。なお、比較例による試料においては、図４Ｇに示した第２障壁層５１の膜厚を１００ｎｍとした。

図５Ａの実線が、実施例による方法で作製した試料のＰＬスペクトルを示し、破線が、比較例による方法で作製した試料のＰＬスペクトルを示す。比較例による試料のＰＬピーク波長が約１．２５μｍであるのに対し、実施例による試料のＰＬピーク波長は約１．３３μｍであった。実施例による方法を適用することにより、ＰＬ波長が長波長化し、１．３μｍ帯の発光が得られていることがわかる。

比較例による方法で、１．３３μｍ程度のＰＬ波長を実現するためには、歪緩和層４７のＩｎＡｓの組成比を０．２程度にしなければならない。これに対し、実施例による方法では、歪緩和層４７のＩｎＡｓの組成比が０．１５程度であっても、１．３３μｍ程度のＰＬ波長を実現することができた。歪緩和層４７のＩｎＡｓの組成比が小さいということは、その格子定数が、ＧａＡｓ基板の格子定数に近いということである。このため、歪緩和層４７内の歪量が小さくなる。

歪緩和層４７内の歪量が大きくなると、単位積層構造５５を積み重ねることができる積層数の上限が少なくなる。実施例においては、歪緩和層４７内の歪量を小さくすることができるため、単位積層構造５５の積み重ね数を多くすることが可能である。さらに、単位積層構造５５を積み重ねたときのミスフィット転位の発生を抑制することができる。

図５Ｂに、歪緩和層４７の組成が異なる複数の試料のＰＬ波長の測定結果を示す。横軸は、ＩｎＧａＡｓ歪緩和層４７のＩｎＡｓの組成比を表し、縦軸はＰＬ波長を単位「μｍ」で表す。図５Ｂ中の中空の丸記号、中空の三角記号、中実の四角記号、及び中実の三角記号は、それぞれ図４Ｃに示したアニール工程で照射する分子線を、Ａｓ_２＋Ｓｂ、Ａｓ_２、Ａｓ_４＋Ｓｂ、及びＡｓ_４として作製した試料を示す。

歪緩和層４７の組成を同一にした試料同士を比較すると、アニール工程で、Ａｓ_２＋Ｓｂ分子線を照射した試料のＰＬ波長が最も長いことがわかる。アニール工程で、Ａｓ_２分子線を照射した試料のＰＬ波長が２番目に長く、Ａｓ_４＋Ｓｂ分子線を照射した試料のＰＬ波長が３番目に長く、Ａｓ_４分子線を照射した試料のＰＬ波長が最も短い。

この評価結果から分かるように、図４Ｃに示したアニール工程で照射する分子線を、成膜時等に用いたＡｓ_４分子線からＡｓ_２分子線に切り替えることにより、ＰＬ波長を長くすることができる。さらに、アニール工程で照射する分子線に、Ｓｂ分子線を含めることにより、ＰＬ波長を、より長くすることができる。

次に、図６Ａ〜図６Ｃを参照して、上述の長波長化の効果が得られる理由について説明する。

図６Ａに、図４Ｂに示した量子ドット層４３を形成した状態の原子間力顕微鏡（ＡＦＭ）写真を示す。基板表面に点在する複数の量子ドットが観察される。量子ドットの高さは、６ｎｍ〜８ｎｍであった。

図６Ｂに、ＩｎＡｓ量子ドット層の上にＧａＡｓ障壁層を形成した状態の１つの量子ドットの透過型電子顕微鏡（ＴＥＭ）写真を示す。黒く表示された量子ドットの直下のＧａＡｓバッファ層、及び直上のＧａＡｓ障壁層も、歪が内在することによってやや黒く表示されている。上方の黒色の領域と、下方の黒色領域との間の白い湾曲した領域が、量子ドットの表面に対応する。このＴＥＭ写真から、量子ドットの高さは３ｎｍ〜５ｎｍであると見積もられる。

ＧａＡｓ障壁層を形成することによって、量子ドットの高さが、６ｎｍ〜８ｎｍから３ｎｍ〜５ｎｍまで低くなることがわかった。これは、ＧａＡｓ障壁層の成膜中に、量子ドット中のＩｎが障壁層内に偏析または拡散したためと考えられる。量子ドットの底面の直径は約２０ｎｍであり、その高さに比べて十分大きい。このため、ＰＬ波長は、量子ドットの高さに大きく依存する。量子ドットが低くなると、ＰＬ波長が短くなってしまう。

図６Ｃに、図４Ｃに示したアニール後の表面のＡＦＭ写真を示す。アニール後においても、量子ドットの高さが６ｎｍ〜８ｎｍに保たれていることが確認された。実施例による方法では、図４Ｄに示した歪緩和層４７を形成する際に、過剰付着層４５を構成するＡｓ及びＳｂが、歪緩和層４７の表面に偏析する。Ａｓ及びＳｂの偏析係数は、Ｉｎの偏析係数より大きいため、Ａｓ及びＳｂがＩｎよりも優先的に偏析し、量子ドット中のＩｎの偏析または拡散が抑制されると考えられる。これにより、量子ドットの高さの減少が防止される。

量子ドット４２が、ＩｎＧａＡｓ歪緩和層４７（図４Ｄ）で被われてしまうと、量子ドット４２は安定になる。このため、第１障壁層５０（図４Ｅ）及び第２障壁層５１（図４Ｇ）の成膜時には、Ｉｎの偏析は生じにくい。

実施例による方法では、量子ドットの高さを、６ｎｍ〜８ｎｍに維持することができるため、図５Ａに示した比較例に比べて、ＰＬ波長が長くなっていると考えられる。

Ｓｂが結晶内に残留すると、ＩｎＳｂやＧａＳｂが生成される。ＩｎＳｂ及びＧａＳｂは、基板のＧａＡｓに比べて格子定数が大きいため、歪源となる。また、Ｓｂは、アンチサイト欠陥を生じさせやすい元素である。アンチサイト欠陥は、非発光センターとして作用する。従って、Ｓｂを結晶内に残留させることは好ましくない。

実施例においては、図４Ｆに示したように、Ｓｂ除去のためのアニールを行っている。このため、Ｓｂに起因する素子特性の低下を抑制することができる。

図７Ａに、残留Ｓｂの濃度を測定した結果を示す。残留Ｓｂの濃度測定は、図７Ｂに示すように、量子ドット４２の中心を高さ方向に貫通する直線上で行った。図７Ａの横軸は、高さ方向の位置を単位「ｎｍ」で表し、縦軸は、原子濃度を単位「原子％」で表す。図７Ａ中の中空の丸記号がＳｂ濃度を示す。比較のために、Ｉｎ濃度を中実の丸記号で示す。Ｓｂは、量子ドット４２の近傍に残留していないことがわかる。

残留Ｓｂが観測されないのは、図４Ｃの工程で、量子ドット４２の表面に過剰に付着したＳｂが、図４Ｄ及び図４Ｅの工程で、それぞれ歪緩和層４７及び第１障壁層５０の表面に偏析し、図４Ｆの工程で除去されたためであると考えられる。

Ｓｂを除去するためのアニールは、相対的に厚い第２障壁層５１（図４Ｇ）を形成する前に、相対的に薄い第１障壁層５０を形成した時点で行われる。このため、Ｓｂを効率的に除去することができる。Ｓｂを効率的に除去するために、第１障壁層５０の厚さを１０ｎｍ以下にすることが好ましい。

第１障壁層５０を形成する前に、すなわち歪緩和層４７（図４Ｄ）を形成した直後に、Ｓｂ除去のためのアニールを行うと、歪緩和層４７内のＩｎの再蒸発起こる。これに伴って、量子ドット４２内のＩｎが歪緩和層４７内に拡散しやすくなり、量子ドット４２の高さが低くなってしまう。量子ドット４２の高さが低下する現象を防止するために、歪緩和層４７と第１障壁層５０との合計の厚さを、量子ドット４２の高さ以上にすることが好ましい。

上記実施例では、図４Ｃに示したアニール工程で、Ａｓ_２及びＳｂの分子線を照射したが、Ａｓ_２分子線のみを照射してもよい。Ａｓ_２分子線のみを照射する場合にも、図５Ｂに示したように、ＰＬ波長の長波長化の効果が得られる。

図３の時刻ｔ１〜ｔ５、及びｔ６〜ｔ１１の間に、Ａｓ_２分子線を基板に照射すると、チャンバ１０（図１）の内壁や、チャンバ１０内の種々の測定器に、Ａｓが付着しやすくなる。従って、クリーニング等のメンテナンス周期を短くしなければならない。このため、時刻ｔ１〜ｔ５、及びｔ６〜ｔ１１の間には、Ａｓ_２分子線ではなく、Ａｓ_４分子線を基板に照射することが好ましい。

上記実施例では、図４Ｃの工程でアニールを行い、過剰なＡｓ及びＳｂを量子ドット層４３の表面に付着させることにより、量子ドット４２の高さの減少を抑制した。量子ドットの成長速度を遅くすることによっても、量子ドットの寸法を大きくすることが可能である。ただし、成長速度を遅くすると、量子ドットの面内分布密度が低下してしまう。

上記実施例による方法を適用することにより、量子ドットの高さの低下を抑制し、かつ量子ドットの面内分布密度の低下も抑制することができる。実施例による方法では、例えば、面内分布密度が５×１０^１０ｃｍ^−２以上になり、かつ各々の量子ドットの高さが６ｎｍ〜８ｎｍの範囲内である半導体装置を製造することが可能である。従来の方法を用いて量子ドットの高さを６ｎｍ〜８ｎｍにすると、面内分布密度が５×１０^１０ｃｍ^−２よりも低くなってしまう。

図８Ａ及び図８Ｂに、上記実施例による方法を用いて製造されるレーザダイオードの断面図を示す。図８Ａは、レーザ光の伝搬方向に平行な断面図を示し、図８Ｂは、レーザ光の伝搬方向に垂直な断面図を示す。

以下、レーザダイオードの製造方法について説明する。（１００）面が露出したｎ^＋型ＧａＡｓ基板６０の上に、ｎ^＋型ＧａＡｓからなる厚さ４００ｎｍ〜５００ｎｍのバッファ層６１を形成する。バッファ層６１の上に、ｎ^＋型ＡｌＧａＡｓからなる厚さ約１３００ｎｍの下側クラッド層６２を形成する。下側クラッド層６２の上に、ｎ型ＧａＡｓからなる厚さ約１０ｎｍの下側導波層６３を形成する。下側導波層６３の上に、厚さ約２０ｎｍのアンドープＧａＡｓ層６４を形成する。これらの層は、例えば基板温度５８０℃の条件で、ＭＢＥにより形成される。

アンドープＧａＡｓ層６４の上に、活性層６５を形成する。活性層６５の形成は、図４Ｂに示した量子ドット層４３の形成から図４Ｇに示した第２障壁層５１の形成までの工程と同一である。なお、第２障壁層５１の厚さは、例えば２０ｎｍに設定される。この工程を、合計で１０回繰り返すことにより、活性層６５が形成される。すなわち、活性層６５は、図４Ｇに示した単位積層構造５５を１０層積み重ねることにより形成される。

活性層６５の上に、厚さ約２０ｎｍのアンドープＧａＡｓ層６６を形成する。アンドープＧａＡｓ層６６の上に、ｐ型ＧａＡｓからなる厚さ約２０ｎｍの上側導波層６７を形成する。上側導波層６７の上に、ｐ^＋型ＡｌＧａＡｓからなる厚さ約１３００ｎｍの上側クラッド層６８を形成する。上側クラッド層６８の上に、ｐ^＋型ＧａＡｓからなる厚さ約５０ｎｍのキャップ層６９を形成する。これらの層は、基板温度５８０℃の条件で、ＭＢＥにより形成される。

図８Ｂに示すように、キャップ層６９から下側クラッド層６２までを、バッファ層６１が露出するまでメサエッチングすることにより、メサ７２を形成する。メサエッチング後、バッファ層６１の表面、及びメサ７２の表面を、ＳｉＮからなる保護膜７０で覆う。この保護膜７０に、電極を形成するための複数の開口を形成する。開口内に、バッファ層６１の一部、及びキャップ層６９の一部が露出する。開口内に露出したキャップ層６９及びバッファ層６１の上に、それぞれ電極７１を形成する。電極形成後、基板６０をレーザダイオードごとに個片化する。

図８Ａに示すように、一方の端面に高反射膜７３を形成し、他方の端面に低反射膜７４を形成する。これにより、１．３μｍ帯のレーザダイオードが完成する。活性層６５の形成に、上記実施例による方法を適用するため、活性層６５内のミスフィット転位の発生が抑制される。このため、高品質なレーザダイオードが得られる。

なお、下側クラッド層６２と下側導波層６３との間に、回折格子を配置することにより、分布帰還型レーザダイオードを作製することもできる。また、図８Ａに示した一対の端面の両方に、低反射膜を形成することにより、光増幅器とすることもできる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

１０チャンバ
１１ステージ
１２ビーム強度計
１３温度測定器
１４排気管
１５ＲＨＥＥＤ測定器
１５Ａ電子銃
１５Ｂ検出器
１６ヒータ
２０原料供給装置
２１供給量制御部
２５制御装置
２８基板
３０原料貯蔵部
３１金属砒素
３２ヒータ
３３輸送チューブ
３４ヒータ
３５クラッキング部
３６ヒータ
４０バッファ層
４１濡れ層
４２量子ドット
４３量子ドット層
４５過剰付着層
４７歪緩和層
５０第１障壁層
５１第２障壁層
５５単位積層構造
６０ＧａＡｓ基板
６１バッファ層
６２下側クラッド層
６３下側導波層
６４アンドープＧａＡｓ層
６５活性層
６６アンドープＧａＡｓ層
６７上側導波層
６８上側クラッド層
６９キャップ層
７０保護膜
７１電極
７２メサ

Claims

チャンバ内に単結晶基板を装填し、前記単結晶基板上に、分子線エピタキシにより、Ｉｎ及びＡｓを含む量子ドットを形成する工程と、
前記チャンバ内で、前記量子ドットに、少なくともＡｓ_２分子線を照射しながら第１アニールを行う工程と
を有し、
前記第１のアニールの後、前記チャンバ内において、分子線エピタキシにより、前記量子ドットを覆うように、前記単結晶基板の上に、前記単結晶基板の格子定数と前記量子ドットの格子定数との中間の格子定数を持つ半導体からなる歪緩和層を形成する工程と、
前記歪緩和層の上に、前記単結晶基板に格子整合する半導体からなる第１障壁層を、分子線エピタキシにより形成する工程と、
前記第１障壁層を形成した後、前記第１障壁層にＡｓ _４分子線を照射しながら、前記単結晶基板を昇温させて、第２アニールを行う工程と、
前記第２アニールの後、前記第１障壁層の上に、前記第１障壁層と同一の半導体材料からなる第２障壁層を、分子線エピタキシにより形成する工程と
を、さらに有する半導体装置の製造方法。
前記第１アニールを行う工程において、さらに、Ｓｂ分子線を照射しながらアニールを行う請求項１に記載の半導体装置の製造方法。
前記量子ドットを形成する工程では、Ａｓの原料としてＡｓ_４分子線を、前記単結晶基板に照射する請求項１または２に記載の半導体装置の製造方法。