JP5767539B2 - 半導体装置 - Google Patents
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Description
前記半導体基板の主面の溝の内側にゲート絶縁膜を介して形成されたゲート電極と、
前記溝に隣接して前記半導体基板の主面に形成された前記第1導電型と異なる第2導電型を有するチャネル領域と、
前記チャネル領域の上面に形成された前記第1導電型の第1半導体層と、
前記半導体基板の主面の反対側の裏面に形成された前記第2導電型の第2半導体層と、
前記溝に隣接して前記半導体基板の主面に形成された前記第2導電型を有するウエル領域と、
前記半導体基板上に形成された層間絶縁膜と、
前記ウエル領域の直上の前記層間絶縁膜内に形成された電荷蓄積層と
を有するものである。
図1に本実施の形態のIGBTを含む半導体装置の平面図を示す。図1には、半導体基板を構成するN−−ドリフト層1と、その上面に形成され、N−−ドリフト層1の主面に沿う第1方向に延在するゲート電極9と、ゲート電極9よりも上層に形成され、第1方向に延在する電荷蓄積層13とを示している。また、図1にはN−−ドリフト層1の上方に形成された配線であって、第1方向に直交してN−−ドリフト層1の主面に沿う第2方向に延在するゲート配線9bと、ゲート配線9bを介してゲート電極9に電気的に接続されたゲート電極パッド16とを示している。ここでは、図を分かりやすくするために他の層間絶縁膜などの構造物の図示を省略しており、さらにゲート電極9にハッチングを付している。
図11を用いて本発明の第2の実施形態を説明する。図11は、本実施の形態のIGBTの断面図である。図11に示すように、本実施の形態のIGBTは前記実施の形態1のIGBTとほぼ同様の構造を有しているが、IGBTを構成するMOFETがトレンチ型ではなくプレーナ型である点で前記実施の形態1と異なる。すなわち、N−−ドリフト層1の上面上にはゲート絶縁膜8aを介してゲート電極9aが形成されており、ゲート電極9aの横側のN−−ドリフト層1の上面にはP+チャネル領域4aが形成され、P+チャネル領域4aの上面にはゲート電極9aを挟むようにN++エミッタ領域6aが形成されている。つまり、ゲート電極9aの直下のN−−ドリフト層1を挟むようにP+チャネル領域4aが形成されており、ゲート電極9aの直下のN−−ドリフト層1を挟むP+チャネル領域4aのそれぞれの上部にN++エミッタ領域6aが形成されている。半導体基板上には、このようにP+チャネル領域4aおよびN++エミッタ領域6aが近傍に形成されたゲート電極9aが複数形成されている。
前記実施の形態1、2では、形成した時点で負に帯電している電荷蓄積層を形成する場合のIGBTについて説明した。本実施の形態では、電荷蓄積層を形成した後に、当該電荷蓄積層に電子を供給することにより電荷蓄積層を負に帯電させることで前記実施の形態1と同様の効果を得るIGBTについて図12および図13を用いて説明する。図12は本実施の形態の半導体装置を構成するIGBTを示す断面図であり、図13は本実施の形態の半導体装置を示す平面図である。
前記実施の形態3で説明したように、配線から電荷蓄積層に電荷を供給する構造は前記実施の形態2に示すようなプレーナ型のMOSFETを含むIGBTに適用することもできる。すなわち図14に示すように、プレーナ型のMOSFETを含む複数のIGBT同士の間の層間絶縁膜内にポリシリコン膜または窒化シリコン膜などからなる電荷蓄積層13aを設け、電荷蓄積層13aの上面上に絶縁膜10cを介して電荷供給用配線14を形成することで、前記実施の形態2と同様の効果を得ることができる。また、前記実施の形態3と同様に、電荷供給用配線14から電荷蓄積層13aに電荷を供給することで、電荷蓄積層13aの負の電荷の量を制御することができるため、半導体装置の設計の自由度を高めることができる。
2 N+バッファ領域
3 P+コレクタ領域
4、4a P+チャネル領域
5 Pウエル領域
6、6a N++エミッタ領域
7 P++エミッタ領域
8、8a ゲート絶縁膜
9、9a ゲート電極
9b ゲート配線
10 層間絶縁膜
10a〜10c 絶縁膜
11 エミッタ電極
12 コレクタ電極
13、13a 電荷蓄積層
14、14b 電荷供給用配線
16 ゲート電極パッド
17 電荷供給用電極パッド
P1 ポリシリコン膜
TR トレンチ
Claims (18)
- 第1導電型を有する半導体基板と、
前記半導体基板の主面の溝の内側にゲート絶縁膜を介して形成されたゲート電極と、
前記溝に隣接して前記半導体基板の主面に形成された前記第1導電型と異なる第2導電型を有するチャネル領域と、
前記チャネル領域の上面に形成された前記第1導電型の第1半導体層と、
前記半導体基板の主面の反対側の裏面に形成された前記第2導電型の第2半導体層と、
前記溝に隣接して前記半導体基板の主面に形成された前記第2導電型を有するウエル領域と、
前記半導体基板上に形成された層間絶縁膜と、
前記ウエル領域の直上の前記層間絶縁膜内に形成された電荷蓄積層と
を有し、
前記電荷蓄積層は負に帯電していることを特徴とする半導体装置。 - 前記電荷蓄積層は金属酸化膜を含むことを特徴とする請求項1記載の半導体装置。
- 前記電荷蓄積層はポリシリコンまたは窒化シリコンを含むことを特徴とする請求項1記載の半導体装置。
- 前記ウエル領域の前記第2導電型の不純物の濃度は1017cm−3であることを特徴とする請求項1記載の半導体装置。
- 前記半導体基板の主面と前記電荷蓄積層との間の距離は1nmより大きく、10nmより小さいことを特徴とする請求項2記載の半導体装置。
- 前記電荷蓄積層の膜厚は0.1nm以上であることを特徴とする請求項2記載の半導体装置。
- 前記半導体基板の主面と前記電荷蓄積層との間の距離は5nmより大きく、10nmより小さいことを特徴とする請求項3記載の半導体装置。
- 前記電荷蓄積層の膜厚は5nmより大きいことを特徴とする請求項3記載の半導体装置。
- 前記電荷蓄積層の直上には絶縁膜が形成され、前記絶縁膜の直上には前記電荷蓄積層に電位を供給する配線が形成されていることを特徴とする請求項3記載の半導体装置。
- 第1導電型を有する半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の横の前記半導体基板の主面に形成された前記第1導電型と異なる第2導電型を有するチャネル領域と、
前記チャネル領域の上面に形成された前記第1導電型の第1半導体層と、
前記半導体基板の主面の反対側の裏面に形成された前記第2導電型の第2半導体層と、
前記ゲート電極から遠い方の前記チャネル領域の側面に隣接して前記半導体基板の主面に形成された前記第2導電型を有するウエル領域と、
前記半導体基板上に形成された層間絶縁膜と、
前記ウエル領域の直上の前記層間絶縁膜内に形成された電荷蓄積層と
を有し、
前記電荷蓄積層は負に帯電していることを特徴とする半導体装置。 - 前記電荷蓄積層は金属酸化膜を含むことを特徴とする請求項10記載の半導体装置。
- 前記電荷蓄積層はポリシリコンまたは窒化シリコンを含むことを特徴とする請求項10記載の半導体装置。
- 前記ウエル領域の前記第2導電型の不純物の濃度は1017cm−3であることを特徴とする請求項10記載の半導体装置。
- 前記半導体基板の主面と前記電荷蓄積層との間の距離は1nmより大きく、10nmより小さいことを特徴とする請求項11記載の半導体装置。
- 前記電荷蓄積層の膜厚は0.1nm以上であることを特徴とする請求項11記載の半導体装置。
- 前記半導体基板の主面と前記電荷蓄積層との間の距離は5nmより大きく、10nmより小さいことを特徴とする請求項12記載の半導体装置。
- 前記電荷蓄積層の膜厚は5nmより大きいことを特徴とする請求項12記載の半導体装置。
- 前記電荷蓄積層の直上には絶縁膜が形成され、前記絶縁膜の直上には前記電荷蓄積層に電位を供給する配線が形成されていることを特徴とする請求項12記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011198414A JP5767539B2 (ja) | 2011-09-12 | 2011-09-12 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011198414A JP5767539B2 (ja) | 2011-09-12 | 2011-09-12 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013062304A JP2013062304A (ja) | 2013-04-04 |
JP5767539B2 true JP5767539B2 (ja) | 2015-08-19 |
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ID=48186747
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP5767539B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6038737B2 (ja) * | 2013-06-24 | 2016-12-07 | 株式会社 日立パワーデバイス | 半導体装置及びそれを用いた電力変換装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006049455A (ja) * | 2004-08-03 | 2006-02-16 | Fuji Electric Device Technology Co Ltd | トレンチ型絶縁ゲート半導体装置 |
CN102217070B (zh) * | 2009-09-03 | 2013-09-25 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
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Publication number | Publication date |
---|---|
JP2013062304A (ja) | 2013-04-04 |
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A621 | Written request for application examination |
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