JP5766141B2 - Ceramic multilayer substrate and semiconductor package - Google Patents
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Description
本発明は、セラミック多層基板及びこれを使用した半導体パッケージに関する。 The present invention relates to a ceramic multilayer substrate and a semiconductor package using the same.
セラミック多層基板は、複数層の焼成前グリーンシートに回路パターンを形成した後、グリーンシートを積層し、プレスすることによって一つの積層体を形成し、積層体を焼成することで基板として完成する。さらに、実装性、劣化防止等の目的で基板に金めっき処理を施すことも多い。 The ceramic multilayer substrate is formed as a substrate by forming a circuit pattern on a plurality of green sheets before firing, then laminating and pressing the green sheets to form one laminate, and firing the laminate. Furthermore, the substrate is often subjected to a gold plating process for the purpose of mountability and prevention of deterioration.
基板にはキャビティが形成され、その部分に半導体チップなどの部品を実装し、金属部品で蓋をすることで、パッケージが形成される。パッケージは、半導体チップなどの部品の劣化を防ぐために気密性が求められることが多い。 A cavity is formed in the substrate, a part such as a semiconductor chip is mounted on the cavity, and a package is formed by covering with a metal part. The package is often required to be airtight in order to prevent deterioration of components such as a semiconductor chip.
高周波回路では線路長を最短化することで通過損失の低減が見込まれるため、実装した部品を基板回路に接続しさらにパッケージを外部の部品に接続する場合には、フィードスルー構造を形成する必要がある。 In high-frequency circuits, the path loss is expected to be reduced by minimizing the line length, so when connecting the mounted components to the board circuit and connecting the package to external components, it is necessary to form a feed-through structure. is there.
このようなセラミック多層基板や半導体パッケージは特許文献1〜3に開示されている。
Such ceramic multilayer substrates and semiconductor packages are disclosed in
しかしながら、上記従来の技術では、回路パターンと基材(セラミック部)との界面で気密漏れが発生する。 However, in the above conventional technique, an airtight leak occurs at the interface between the circuit pattern and the base material (ceramic part).
気密性を確保しようとした場合、リークパスを作らないように迂回した構造をとることになる。この場合、線路長の増加による通過損失増大や、配線スペース確保による基板サイズ増大などの問題が発生し、設計上の制約が大きくなる。 In order to ensure airtightness, a detour structure is adopted so as not to create a leak path. In this case, problems such as an increase in passage loss due to an increase in the line length and an increase in the substrate size due to securing of wiring space occur, resulting in a greater design constraint.
リークパスは、回路パターンに使用している金属材料の種類や、めっき時のダメージなどの材料やプロセスに起因して発生するため、これら全てを最適化することでリークパスが発生しないようにできる可能性がある。しかし、既存のプロセスを全て置き換えるとなると、コストの上昇や開発期間の長期化、同時形成している素子との相性の低下などを招く原因ともなるため、実現は難しい。 Since leak paths occur due to the type of metal material used in the circuit pattern and materials and processes such as damage during plating, there is a possibility that all of these can be optimized to prevent leak paths from occurring There is. However, if all the existing processes are replaced, it will be difficult to realize this because it may cause an increase in cost, a longer development period, and a decrease in compatibility with the simultaneously formed elements.
本発明は、上記に鑑みてなされたものであって、チップ部品が実装されるキャビティの気密を維持しつつ外部接続線路の線路長が最短化された構造を持つセラミック多層基板及び半導体パッケージを得ることを目的とする。 The present invention has been made in view of the above, and obtains a ceramic multilayer substrate and a semiconductor package having a structure in which the line length of the external connection line is minimized while maintaining the airtightness of the cavity in which the chip component is mounted. For the purpose.
上述した課題を解決し、目的を達成するために、本発明は、セラミック基材を複数積層して形成されたセラミック多層基板であって、チップ部品が実装される実装領域を囲むように環状に形成され、実装領域に実装されたチップ部品を気密封止して気密エリアを形成する上蓋が設置される上蓋取付部と、上蓋取付部の内周面よりも内側においてセラミック多層基板の表面に露出するように形成され、チップ部品に接続される第1の回路パターンと、第1の回路パターンが設けられた層よりも1層上のセラミック基材上かつ上蓋取付部の内周面よりも外側に形成されて第1の回路パターンと一部が重なり、上蓋取付部の外周面よりも外側でセラミック多層基板の表面に露出した第2の回路パターンと、第1の回路パターンと第2の回路パターンとが重なった部分に設けられて、第1の回路パターンと第2の回路パターンとを接続するビアと、を備えることを特徴とする。 In order to solve the above-mentioned problems and achieve the object, the present invention is a ceramic multilayer substrate formed by laminating a plurality of ceramic base materials, and is formed in an annular shape so as to surround a mounting region on which chip components are mounted. An upper lid mounting portion on which an upper lid is formed that hermetically seals chip components formed and mounted in the mounting area to form an airtight area, and is exposed on the surface of the ceramic multilayer substrate inside the inner peripheral surface of the upper lid mounting portion. A first circuit pattern formed to be connected to the chip component, and on the ceramic substrate one layer higher than the layer on which the first circuit pattern is provided and outside the inner peripheral surface of the upper lid mounting portion A second circuit pattern that partially overlaps with the first circuit pattern and is exposed on the surface of the ceramic multilayer substrate outside the outer peripheral surface of the upper lid mounting portion, and the first circuit pattern and the second circuit pattern Provided that overlapping part, characterized in that it comprises a via for connecting the first circuit pattern and second circuit pattern.
本発明によれば、気密エリア内に実装されるチップ部品と気密エリア外の外部部品とを接続するための外部接続線路はビアを一つだけ経由するため線路長を短くして通過損失を低減し、かつ気密エリアの気密性を確保できるという効果を奏する。 According to the present invention, the external connection line for connecting the chip component mounted in the hermetic area and the external component outside the hermetic area passes only one via, so the line length is shortened to reduce the passage loss. In addition, the airtightness of the airtight area can be secured.
以下に、本発明にかかる半導体パッケージの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。 Embodiments of a semiconductor package according to the present invention will be described below in detail with reference to the drawings. Note that the present invention is not limited to the embodiments.
実施の形態1.
図1は、本発明にかかる半導体パッケージの実施の形態1の構成を示す図である。半導体パッケージは、セラミック多層基板3、チップ部品1、上蓋5を有する。セラミック多層基板3は、セラミック基材である基材8が複数層積層された構造となっている。基材8は、グリーンシートを焼成して硬化させることによって形成される。セラミック多層基板3の上面中央部は、チップ部品1が実装される実装領域を形成する部品収容キャビティ3aが設けられて凹状に窪んでいる。部品収容キャビティ3aは、穴(キャビティ穴)が形成されたグリーンシートを重ねて焼成し、各グリーンシートを基材8とすることによって形成される。
FIG. 1 is a diagram showing a configuration of a semiconductor package according to a first embodiment of the present invention. The semiconductor package has a ceramic multilayer substrate 3, a
また、セラミック多層基板3は、部品収容キャビティ3aが形成された層よりも上層として、部品収容キャビティ3aを取り囲むように外部接続層12と上蓋取付部6とが形成されている。外部接続層12の詳細については後述する。上蓋取付部6は、部品収容キャビティ3aの上方に上蓋取付用キャビティ3bを形成する。上蓋取付用キャビティ3bは、穴(キャビティ穴)が形成されたグリーンシートを重ねて焼成し、各グリーンシートを基材8とすることによって形成される。上蓋取付部6に上蓋5が取り付けられることにより、部品収容キャビティ3a及び上蓋取付用キャビティ3bは気密エリア7を構成する。
Further, the ceramic multilayer substrate 3 is formed with an
部品収容キャビティ3aを形成する最上層(以下、部品接続層という)18の基材8の上面には第1の回路パターンとしての回路パターン9aが、上蓋取付部6の内周面よりも内側においてセラミック多層基板3の表面に露出するように形成されている。また、外部接続層12の上面には、第2の回路パターンとしての回路パターン9bが上蓋取付部6の内周面よりも外側に形成されている。回路パターン9bは、上蓋取付部6の外周面よりも外側でセラミック多層基板3の表面に露出している。回路パターン9aと回路パターン9bとは一部が重なっている。外部接続層12は、上蓋取付部6が積層される部分にビア12aを備えている。ビア12aは、回路パターン9aと回路パターン9bとが重なった部分に設けられているため、回路パターン9aと回路パターン9bとが接続されて、外部接続線路を構成している。外部接続層12は、グリーンシートを焼成することによって形成されている。
On the upper surface of the
図2は、実施の形態1にかかる半導体パッケージの上面図であり、上蓋5の図示は省略している。また、上蓋取付部6の部分は透過して示している。回路パターン9bは、気密エリア7まで達していないため、気密エリア7の外周部は、上蓋取付部6の最下層を形成する基材8と外部接続層12を形成する基材8との接合面13で囲まれている。
FIG. 2 is a top view of the semiconductor package according to the first embodiment, and illustration of the
チップ部品1は、部品収容キャビティ3aに実装され、回路パターン9aにボンディングワイヤ2で接続されている。回路パターン9bは、ワイヤ20で外部部品4に接続されている。これにより、チップ部品1と外部部品4とは、ボンディングワイヤ2、回路パターン9a、ビア12a、回路パターン9b及びワイヤ20を介して電気的に接続されている。
The
比較のため、従来の半導体パッケージの構造について説明する。図3は、従来の半導体パッケージの構造の一例を示す図である。半導体パッケージは、セラミック多層基板103、チップ部品101、上蓋105を有する。セラミック多層基板103は、基材108を複数積層した構造となっている。基材108は、グリーンシートを焼成して硬化させることによって形成される。セラミック多層基板103の上面中央部は、部品収容キャビティ103aが形成されて凹状に窪んでいる。部品収容キャビティ103aは、穴が形成されたグリーンシートを重ねて焼成し、各グリーンシートを基材108とすることによって形成される。
For comparison, the structure of a conventional semiconductor package will be described. FIG. 3 is a diagram showing an example of the structure of a conventional semiconductor package. The semiconductor package includes a
また、セラミック多層基板103は、部品収容キャビティ103aが形成された層よりも上層として、部品収容キャビティ103aを取り囲むように上蓋取付部106が形成されている。上蓋取付部106は、部品収容キャビティ103aの上方に上蓋取付用キャビティ103bを形成する。上蓋取付部106には上蓋105が取り付けられ、部品収容キャビティ103a及び上蓋取付用キャビティ103bは気密エリア107を構成する。
In addition, the
部品接続層118の基材108の上には回路パターン109が形成されている。回路パターン109は、気密エリア107の内外に跨りフィードスルー構造をなしている。
A
チップ部品101は、部品収容キャビティ103aに実装され、回路パターン109にボンディングワイヤ102で接続されている。回路パターン9は、ワイヤ120で外部部品104に接続されている。これにより、チップ部品101と外部部品104とは、ボンディングワイヤ102、回路パターン9及びワイヤ120を介して電気的に接続されている。
The
実装不良などの製造不良に起因するのではなく、構造的に発生する気密漏れは、導体(回路パターン)と基材との界面が気密エリア107の内外に跨る構造(図3)の場合に起きやすい。外部接続線路が曲がっていたり、長くなっていたりしても、気密漏れは発生する。図4は、外部接続線路が曲がった半導体パッケージの構造の一例を示す図であり、(a)は断面図、(b)は上面図である。なお、図4(b)では上蓋105の図示を省略し、上蓋取付部106を透過して示している。回路パターン109と基材108との界面が気密エリア107の内外に跨ることにより、リークパス111が形成されている。気密性を確保するためには、気密エリア107の外周全てを基材同士の接合面によって囲む必要がある。
Airtight leakage that occurs structurally, not due to a manufacturing failure such as mounting failure, occurs when the interface between the conductor (circuit pattern) and the substrate straddles the inside and outside of the airtight area 107 (FIG. 3). Cheap. Even if the external connection line is bent or lengthened, an airtight leak occurs. 4A and 4B are diagrams illustrating an example of the structure of a semiconductor package in which an external connection line is bent, in which FIG. 4A is a cross-sectional view and FIG. 4B is a top view. In FIG. 4B, the illustration of the
図5は、従来の半導体パッケージの構造のさらに別の一例を示す図である。図3に示した構造との違いは、部品接続層118の基材108には、回路パターン109aに繋がるビア110aが形成されていることである。ビア110aは、部品接続層118の一つ下の層119の基材108に形成された回路パターン110cに繋がっている。また、部品接続層118の基材108には、気密エリア107の外側に回路パターン109bが形成されている。部品接続層118の基材108には、回路パターン109bに繋がるビア110bが形成されている。ビア110bは、回路パターン110cに繋がっている。
FIG. 5 is a diagram showing still another example of the structure of a conventional semiconductor package. The difference from the structure shown in FIG. 3 is that a via 110a connected to the
図5に示した従来の半導体パッケージでは、外部接続線路は1層下に迂回した後に元の層に戻るために、気密エリアの外周全てを基材同士の接合面によって囲う構造となっており、気密エリアの気密性が確保されている。しかし、図5に示す構造では、外部接続線路は、ビアを二つ以上経由することになるため、線路長が長くなり、通過損失が増大してしまう。 In the conventional semiconductor package shown in FIG. 5, the external connection line has a structure in which the outer periphery of the hermetic area is surrounded by the joint surface between the base materials in order to return to the original layer after detouring one layer below. The airtightness of the airtight area is secured. However, in the structure shown in FIG. 5, since the external connection line goes through two or more vias, the line length becomes long and the passage loss increases.
本実施の形態にかかる半導体パッケージでは、外部接続線路はビアを一つだけ(ビア12aだけ)経由するため、外部接続線路の線路長を短くすることができ、通過損失を低減できる。 In the semiconductor package according to the present embodiment, since the external connection line passes through only one via (only the via 12a), the line length of the external connection line can be shortened and the passage loss can be reduced.
外部接続層12を形成する基材8は、シート厚の薄いグリーンシートを用いて形成することで、外部接続線路の線路長をより短くすることが可能となる。外部接続層12の元とするグリーンシートは、取り扱い性や製造上の制約を考慮した場合、概ね40μm以上(焼成後の基材8が30μm程度)ものを適用すると、歩留まりを大きく低下させることなくセラミック多層基板3を製造可能である。ただし、これはあくまでも一例であり、より薄いグリーンシートを用いて外部接続線路の線路長を短くするほど、通過損失を低減できる。
By forming the
また、ビア12aは、気密エリアから離れた位置に形成すると、上蓋取付部6を形成する基材8と外部接続層12を形成する基材8との接合面が大きくなり、気密エリア7の気密性を高めることができる。なお、上蓋取付部6よりも外側に形成すると、セラミック多層基板3の表面にビア12aが露出してデッドスペースが増えるため、基板サイズの増大の原因となる。これを防ぐためには、上蓋取付部6をなす基材8が積層される部分にビア12aを形成することが好ましい。
Further, when the via 12a is formed at a position away from the airtight area, the joint surface between the
このように、本実施の形態によれば、従来では気密を確保するために迂回させていた外部接続線路を直線化することが可能になり、基板を小型化できる。また、基板の設計の自由度が上がるため、より高機能な回路設計を行うことも可能である。また、既存の製造設備を利用して製造可能であるため、開発期間を短縮し開発コストを低減できる。また、特定の材料やプロセスによらずに製造可能であるため、要求される高周波特性における通過損失の許容値やコストに応じて材料やプロセスを選定できる。 As described above, according to the present embodiment, it is possible to straighten the external connection line that has been bypassed in order to ensure airtightness in the related art, and to reduce the size of the substrate. In addition, since the degree of freedom in designing the substrate is increased, it is possible to design a more sophisticated circuit. Moreover, since it can manufacture using the existing manufacturing equipment, a development period can be shortened and development cost can be reduced. Further, since it can be manufactured without depending on a specific material or process, the material or process can be selected according to the allowable value and cost of passing loss in the required high frequency characteristics.
実施の形態2.
図6は、本発明にかかる半導体パッケージの実施の形態2の構成を示す図である。実施の形態2にかかる半導体パッケージの構成は実施の形態1とほぼ同様であるが、部品接続層18の基材14の厚さ寸法は、外部接続層12の厚さ分他の層の基材8よりも薄くなっている。すなわち、部品接続層18の基材8と、外部接続層12の基材8との厚さの和が、これら以外の層の基材8の厚さと同じとなっている。
FIG. 6 is a diagram showing the configuration of the second embodiment of the semiconductor package according to the present invention. The configuration of the semiconductor package according to the second embodiment is substantially the same as that of the first embodiment, but the thickness dimension of the
本実施の形態にかかる半導体パッケージは、回路パターン9bの高さが従来の半導体パッケージ(図3)と同じであるため、半導体パッケージを使用する製品(デバイス)の寸法増加を抑えることができる。すなわち、セラミック多層基板3の構造変更による影響が半導体パッケージ内で収まる構造となる。
In the semiconductor package according to the present embodiment, since the height of the
この他については実施の形態1と同様であるため、重複する説明は割愛する。 Since other aspects are the same as those in the first embodiment, a duplicate description is omitted.
実施の形態3.
図7は、本発明にかかる半導体パッケージの実施の形態3の構成を示す図である。実施の形態3にかかる半導体パッケージの構成は実施の形態1とほぼ同様であるが、部品接続層18の基材8に外部接続層12が埋め込まれている。
Embodiment 3 FIG.
FIG. 7 is a diagram showing the configuration of the semiconductor package according to the third embodiment of the present invention. The configuration of the semiconductor package according to the third embodiment is substantially the same as that of the first embodiment, but the
本実施の形態にかかる半導体パッケージは、回路パターン9bの高さが従来の半導体パッケージ(図3)と同じであるため、半導体パッケージを使用する製品(デバイス)の寸法増加を抑えることができる。すなわち、セラミック多層基板3の構造変更による影響が半導体パッケージ内で収まる構造となる。
In the semiconductor package according to the present embodiment, since the height of the
なお、本実施の形態においては、部品接続層18と外部接続層12との間に溝が形成されるため、グリーンシートの厚さや製造プロセスによっては、溝がリークパスとなる可能性がある。
In the present embodiment, since a groove is formed between the
図8は、部品接続層と外部接続層との間に形成される溝の位置を示す図である。図8(a)に示す部品接続層18と外部接続層12との間に形成される溝16は、気密エリア7内に収まっており、リークパスを形成しない。図8(b)に示す部品接続層18と外部接続層12との間に形成される溝17は、気密エリア7の内外にまたがっており、リークパスを形成する可能性がある。図8(c)に示す部品接続層18と外部接続層12との間に形成される溝19は、気密エリア7内に形成されないため、リークパスを形成しない。
FIG. 8 is a diagram showing the position of the groove formed between the component connection layer and the external connection layer. The
このため、図8(b)のように、気密エリア外周を溝が分断するような構造は回避することが好ましい。ただし、溝がリークパスを形成しないことが保証できるのであれば、このような構造としても差し支えない。 For this reason, it is preferable to avoid a structure in which a groove divides the outer periphery of the hermetic area as shown in FIG. However, such a structure may be used as long as it can be ensured that the groove does not form a leak path.
本実施の形態のセラミック多層基板は、複数枚重ねた未焼成グリーンシートに回路パターン9aを形成した後、外部接続層12とするグリーンシートを積層し、プレスして一つの積層体としてから焼成することで形成される。
In the ceramic multilayer substrate according to the present embodiment, after forming a
本実施の形態のセラミック多層基板を形成する一つ目の方法は、外部接続層12とするグリーンシートとして、ビア、回路パターン及びキャビティ穴が形成されたものを用意する。基板製造時には、外部接続層12となるグリーンシートを部品接続層18の基材8となるグリーンシートの上に重ね、平坦なプレートでプレスする。この際には、部品接続層18の基材8となるグリーンシートと外部接続層12となるグリーンシートとの段差が無くなるように平坦なプレートを用いてプレスする。これにより、グリーンシートの境界部が平坦になるため、これ以降の工程は従来のセラミック多層基板の製造工程と同様となる。
In the first method of forming the ceramic multilayer substrate of the present embodiment, a green sheet for forming the
本実施の形態のセラミック多層基板を形成する二つ目の方法は、外部接続層12となるグリーンシートに予めビアや回路パターンを形成するのではなく、プレスで積層体としてから印刷する方法である。
The second method of forming the ceramic multilayer substrate according to the present embodiment is a method in which a via and a circuit pattern are not formed in advance on the green sheet to be the
外部接続層12とするグリーンシートとして、ビア用の穴及びキャビティ穴が形成されたものを用意する。なお、この時点ではビア用の穴には導体は充填されていない。基板製造時には、外部接続層12となるグリーンシートを部品接続層18の基材8となるグリーンシートの上に重ね、平坦なプレートでプレスする。プレス後の積層体に回路パターンを印刷する。この際に、ビア用の穴に導体を充填する。これ以降の工程は、従来のセラミック多層基板の製造工程と同様である。
A green sheet having via holes and cavity holes is prepared as a green sheet for the
上記の例のように、外部接続層12となるグリーンシートを部品接続層18の基材8となるグリーンシートの上に重ね、平坦なプレートでプレスすることで、外部接続層12を部品接続層18の基材8に埋め込むことができる。
As in the above example, the green sheet to be the
この他については実施の形態1と同様である。 Others are the same as in the first embodiment.
実施の形態4.
図9は、本発明にかかる半導体パッケージの実施の形態4の構成を示す図である。実施の形態4にかかる半導体パッケージの構成は実施の形態1とほぼ同様であるが、外部接続層を備えない点で相違している。部品接続層18の基材8には第1の回路パターンとしての回路パターン8a及びビア8bが形成されている。回路パターン8aは、上蓋取付部6の外周面よりも内側に、上蓋取付部6の内周面よりも内側においてセラミック多層基板3の表面に露出するように形成されている。また、部品接続層18の一つ下の層の基材8には第2の回路パターンとしての回路パターン8cが形成されている。回路パターン8cは、回路パターン8aと一部が重なり、上蓋取付部6の外周面よりも外側でセラミック多層基板3の表面に露出している。ビア8bは、回路パターン8aと回路パターン8cとが重なった部分に設けられて、回路パターン8aと回路パターン8cとを接続している。
Embodiment 4 FIG.
FIG. 9 is a diagram showing the configuration of the semiconductor package according to the fourth embodiment of the present invention. The configuration of the semiconductor package according to the fourth embodiment is substantially the same as that of the first embodiment, but is different in that it does not include an external connection layer. A
図10は、実施の形態4にかかる半導体パッケージの別の構成を示す図である。部品接続層18の基材8は、キャビティ穴の一部が上蓋取付部6を構成する基材8のキャビティ穴と同程度に広がっており、部品接続層18の一つ下の層の基材8の上面が露出している。また、部品接続層の基材8は、ビア8e及び回路パターン8dを備えている。回路パターン8dは、上蓋取付部6の内周面よりも外側に形成されて、上蓋取付部6の外周面よりも外側でセラミック多層基板3の表面に露出している。また、部品接続層18の一つ下の層の基材8には回路パターン8fが形成されている。回路パターン8fは、回路パターン8dと一部が重なっている。ビア8eは、回路パターン8dと回路パターン8fとが重なった部分に設けられて、回路パターン8dと回路パターン8fとを接続している。
FIG. 10 is a diagram illustrating another configuration of the semiconductor package according to the fourth embodiment. The
本実施の形態においては、チップ部品と外部接続線路との接続位置及び外部接続線路と外部部品との接続位置のいずれかが、従来の半導体パッケージよりも一段上下にずれることとなるが、このずれを許容できるのであれば、外部接続層を設けることなく外部接続線路の線路長を短縮することができる。 In the present embodiment, any one of the connection position between the chip component and the external connection line and the connection position between the external connection line and the external component is shifted up and down by one level from the conventional semiconductor package. Can be reduced, the line length of the external connection line can be shortened without providing an external connection layer.
この他については実施の形態1と同様である。 Others are the same as in the first embodiment.
以上のように、本発明にかかる半導体パッケージは、既存のセラミック多層基板の製造設備を変更することなく設計を変更するだけで製造できる点で有用であり、特に、これまでは導体の材料やプロセスの制約でフィードスルー構造を形成できなかった半導体パッケージへの適用に適している。 As described above, the semiconductor package according to the present invention is useful in that it can be manufactured only by changing the design without changing the existing manufacturing equipment for the ceramic multilayer substrate. It is suitable for application to a semiconductor package in which a feedthrough structure could not be formed due to the above restrictions.
1、101 チップ部品
2、102 ボンディングワイヤ
3、103 セラミック多層基板
3a、103a 部品収容キャビティ
3b、103b 上蓋取付用キャビティ
4、104 外部部品
5、105 上蓋
6、106 上蓋取付部
7、107 気密エリア
8、14、108 基材
8a、8c、8d、8f、9a、9b、109、109a、109b、110c 回路パターン
8b、8e、12a、110a、110b ビア
12 外部接続層
13 接合面
16、17、19 溝
18、118 部品接続層
20、120 ワイヤ
111 リークパス
DESCRIPTION OF SYMBOLS 1,101 Chip component 2,102 Bonding wire 3,103
Claims (5)
チップ部品が実装される実装領域を囲むように環状に形成され、該実装領域に実装された前記チップ部品を気密封止して気密エリアを形成する上蓋が設置される上蓋取付部と、
前記上蓋取付部の内周面よりも内側において前記セラミック多層基板の表面に露出するように前記上蓋取付部と一部が重なって形成され、前記チップ部品に接続される第1の回路パターンと、
前記第1の回路パターンが設けられた層よりも1層上の前記セラミック基材上かつ前記上蓋取付部の内周面よりも外側に形成されて前記第1の回路パターン及び前記上蓋取付部と一部が重なり、前記上蓋取付部の外周面よりも外側で前記セラミック多層基板の表面に露出した第2の回路パターンと、
前記第1の回路パターンと前記第2の回路パターンと前記上蓋取付部とが重なった部分に設けられて、前記第1の回路パターンと前記第2の回路パターンとを接続するビアと、
を備えることを特徴とするセラミック多層基板。 A ceramic multilayer substrate formed by laminating a plurality of ceramic base materials,
An upper lid mounting portion that is formed in an annular shape so as to surround a mounting region on which the chip component is mounted, and an upper lid is installed to form an airtight area by hermetically sealing the chip component mounted in the mounting region;
A first circuit pattern formed to partially overlap the upper lid mounting portion so as to be exposed on the surface of the ceramic multilayer substrate inside the inner peripheral surface of the upper lid mounting portion, and connected to the chip component;
The first circuit pattern and the upper lid mounting portion are formed on the ceramic base material one layer higher than the layer on which the first circuit pattern is provided and outside the inner peripheral surface of the upper lid mounting portion . A second circuit pattern partially overlapping and exposed on the surface of the ceramic multilayer substrate outside the outer peripheral surface of the upper lid mounting portion;
A via that connects the first circuit pattern and the second circuit pattern, provided in a portion where the first circuit pattern, the second circuit pattern, and the upper lid attaching portion overlap;
A ceramic multilayer substrate comprising:
前記実装領域に実装され、前記第1の回路パターンにワイヤボンディングされたチップ部品と、
前記上蓋取付部に設置されて前記気密エリアを気密封止した上蓋とを備えることを特徴とする半導体パッケージ。 A semiconductor package using the ceramic multilayer substrate according to any one of claims 1 to 4 ,
A chip component mounted in the mounting region and wire-bonded to the first circuit pattern;
A semiconductor package comprising: an upper lid that is installed on the upper lid mounting portion and hermetically seals the hermetic area.
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