JP5765063B2

JP5765063B2 - Manufacturing method of semiconductor device

Info

Publication number: JP5765063B2
Application number: JP2011126072A
Authority: JP
Inventors: 酒井　久弥; 久弥酒井
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2011-06-06
Filing date: 2011-06-06
Publication date: 2015-08-19
Anticipated expiration: 2031-06-06
Also published as: JP2012253258A

Description

本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.

近年、ＬＳＩ（Large Scale Integration）などの半導体装置には、高速化や高集積化が要求されている。これに伴って、半導体回路の配線の微細化や、薄膜化、低抵抗化、高電流密度化が図られている。例えば、配線の微細化に用いられる配線材料は、抵抗が低く電気伝導率に優れたＣｕ膜が用いられる。Ｃｕ膜を用いた配線の形成は、予め絶縁膜上に配線溝を形成した後に、例えば、電解めっき法にて配線溝内にＣｕ膜を成長させる。 In recent years, semiconductor devices such as LSI (Large Scale Integration) have been required to have higher speed and higher integration. Along with this, miniaturization, thinning, low resistance, and high current density of semiconductor circuit wiring have been achieved. For example, as a wiring material used for miniaturization of wiring, a Cu film having low resistance and excellent electric conductivity is used. In forming the wiring using the Cu film, after forming a wiring groove on the insulating film in advance, the Cu film is grown in the wiring groove by, for example, electrolytic plating.

電解めっき法では、最初に、Ｃｕが絶縁膜中に拡散することを防止する拡散防止膜（Barrier Metal）を形成し、配線溝を覆う。さらに、拡散防止膜を覆うようにシード層を形成する。シード層は、例えば物理気相成長（Physical Vapor Deposition；PVD）法によって形成される。拡散防止膜とシード層は真空中で連続して形成される。この後、基板をカソード電極に接続し、めっき液中に浸漬させる。さらに、基板とアノード電極との間に通電して、めっき液中のＣｕイオンを還元させ、Ｃｕを電解析出させる。 In the electrolytic plating method, first, a diffusion prevention film (Barrier Metal) for preventing Cu from diffusing into the insulating film is formed to cover the wiring groove. Further, a seed layer is formed so as to cover the diffusion prevention film. The seed layer is formed by, for example, a physical vapor deposition (PVD) method. The diffusion prevention film and the seed layer are continuously formed in a vacuum. Thereafter, the substrate is connected to the cathode electrode and immersed in the plating solution. Furthermore, electricity is applied between the substrate and the anode electrode to reduce Cu ions in the plating solution and to cause Cu to be electrolytically deposited.

微細配線に用いられる電解めっき法では、開口した配線溝の底部から上部へとＣｕの充填が進む、いわゆるボトムアップ成長が知られている。ボトムアップ成長は、めっき液に数種類の有機添加剤や無機添加剤を添加することで実施される。例えば、めっき液として硫酸銅水溶液を用いたＣｕの電解めっきでは、Ｃｕの析出を抑制する効果をもつ抑制剤と、Ｃｕの析出を促進する効果を持つ促進剤が添加される。この場合、配線溝の表面の各所において抑制剤と促進剤のそれぞれの吸着濃度差によって、配線溝の底部におけるＣｕの成長率が顕著になり、ボトムアップ成長が実現すると考えられる。 In the electroplating method used for fine wiring, so-called bottom-up growth is known in which the filling of Cu proceeds from the bottom to the top of the opened wiring groove. Bottom-up growth is performed by adding several kinds of organic additives and inorganic additives to the plating solution. For example, in the electrolytic plating of Cu using a copper sulfate aqueous solution as a plating solution, an inhibitor having an effect of suppressing the precipitation of Cu and an accelerator having an effect of promoting the precipitation of Cu are added. In this case, it is considered that the growth rate of Cu at the bottom of the wiring groove becomes significant due to the difference in adsorption concentration between the inhibitor and the promoter at various points on the surface of the wiring groove, and bottom-up growth is realized.

Ｃｕ膜を形成した後は、絶縁膜の表面に形成された余分なＣｕ膜を化学機械研磨（ＣＭＰ）法によって取り除く。Ｃｕ膜の膜厚が不均一であった場合には、ディッシングのばらつきによって配線抵抗がばらつくことがある。このために、従来では、Ｃｕ膜を形成中に電解めっき槽内で基板を所定速度で回転させている。基板の回転速度としては、例えば、基板の直径Ｄ、回転数Ｎとした場合に、Ｄ×Ｎ×πで定義される基板周辺の速度が、めっき浸漬から１０ｓｅｃ以内の第一工程では６０００×πｍｍ／分以下にし、続く第二工程では６０００×πｍｍ／分より大きくしている。 After the Cu film is formed, the excess Cu film formed on the surface of the insulating film is removed by a chemical mechanical polishing (CMP) method. If the thickness of the Cu film is not uniform, the wiring resistance may vary due to variations in dishing. For this reason, conventionally, the substrate is rotated at a predetermined speed in the electrolytic plating tank during the formation of the Cu film. As the rotation speed of the substrate, for example, when the substrate diameter is D and the rotation speed is N, the speed around the substrate defined by D × N × π is 6000 × π mm in the first step within 10 sec from plating immersion. / Min or less, and in the subsequent second step, it is greater than 6000 × π mm / min.

特開２００９−２７７７７２JP 2009-277772 A 特開２００９−２２８０７８JP2009-228078

ここで、Ｃｕの電解めっきの際には、めっき液中にシード層が溶解することがある。一般にＰＶＤ法を用いた成膜では、シャドウ効果により配線溝の内壁に対するＣｕのカバレジが低下し易い。さらに、ＰＶＤ法にて形成したＣｕ膜は、めっき液である硫酸銅水溶液に若干溶解する性質を有する。このために、カバレジが低下した箇所がめっき液に触れることで、シード層が溶解して、欠損する可能性がある。シード層が欠損すると、その部分に局所的な導通不足が生じる。シード欠損による局所的な導通不足が生じると、Ｃｕの電解めっき時に配線溝内に空孔が発生するなど、Ｃｕの埋込み不良を誘発し易くなる。 Here, in the electrolytic plating of Cu, the seed layer may be dissolved in the plating solution. In general, in the film formation using the PVD method, the coverage of Cu with respect to the inner wall of the wiring groove tends to decrease due to the shadow effect. Furthermore, the Cu film formed by the PVD method has a property of being slightly dissolved in a copper sulfate aqueous solution that is a plating solution. For this reason, there is a possibility that the seed layer dissolves and is lost due to the portion where the coverage is lowered being in contact with the plating solution. When the seed layer is lost, local conduction shortage occurs in that portion. When local conduction shortage due to seed loss occurs, Cu embedding defects are likely to be induced, for example, voids are generated in the wiring grooves during Cu electroplating.

ＰＶＤ法によるシード層でシャドウ効果を緩和する手段としては、シード層を厚くことがある。しかしながら、シード層を厚くすると、配線溝の上端の開口部分においてシード層がひさし形状（Overhang）に突出し易くなる。その結果、電解めっき時に配線溝の底部にＣｕ膜が埋め込まれる前に、配線溝の開口部分がＣｕ膜で先に塞がるPinch-off現象が誘発され、配線内に空孔を生じさせ易くなる。Pinch-off現象は、配線が微細になるほど発現し易い。Pinch-off現象を防止するためにシード層を薄くすると、シード溶解が生じ易くなる。 As a means for alleviating the shadow effect with the seed layer by the PVD method, there is a thick seed layer. However, if the seed layer is thickened, the seed layer tends to protrude into an eaves shape (Overhang) at the opening at the upper end of the wiring trench. As a result, before the Cu film is buried in the bottom of the wiring groove during electrolytic plating, a pinch-off phenomenon in which the opening portion of the wiring groove is first closed with the Cu film is induced, and it becomes easy to generate voids in the wiring. The pinch-off phenomenon is more likely to occur as the wiring becomes finer. If the seed layer is thinned to prevent the pinch-off phenomenon, seed dissolution is likely to occur.

また、ＰＶＤ法よりも被覆性に優れた化学気相成長（Chemical Vapor Deposition；CVD）法を用いてシード層を形成すると、シャドウ効果は低減されるが、膜中不純物濃度が高くなり易いため、他の膜との密着性を確保し難い。
この発明は、このような事情に鑑みてなされたものであり、電解めっき法によるＣｕ膜の析出を確実にすることを目的とする。 In addition, when the seed layer is formed using a chemical vapor deposition (CVD) method, which has better coverage than the PVD method, the shadow effect is reduced, but the impurity concentration in the film tends to increase. It is difficult to ensure adhesion with other films.
This invention is made | formed in view of such a situation, and it aims at ensuring precipitation of Cu film | membrane by the electroplating method.

実施の形態の一観点によれば、基板の上方に絶縁膜を形成する工程と、前記絶縁膜に溝を形成する工程と、前記溝の内壁に導電性のシード層を形成する工程と、金属塩と、前記金属の析出を促進する促進剤と、促進剤分子より分子量が大きい抑制剤とを含む電解めっき液と前記基板の外周部分の相対速度が前記抑制剤で前記シード層の表面が被覆される第１の相対速度となる回転速度で回転させながら、前記基板を電解めっき液に浸漬させる工程と、電解めっき液と前記基板の外周部分の相対速度を、前記第１の相対速度より遅く、前記溝内で前記抑制剤の吸着が前記基板を電解めっき液に浸漬させる工程より少なくなる第２の相対速度で回転させながら、電解めっき液に浸漬させた前記基板に通電して前記溝の内部に導電膜であるＣｕ膜を成長させる工程と、を含む半導体装置の製造方法が提供される。
According to one aspect of the embodiment, a step of forming an insulating film above the substrate, a step of forming a groove in the insulating film, a step of forming a conductive seed layer on the inner wall of the groove, a metal The surface of the seed layer is coated with an electrolytic plating solution containing a salt, an accelerator for promoting the deposition of the metal, and an inhibitor having a molecular weight larger than that of the accelerator molecule and the outer peripheral portion of the substrate with the inhibitor. A step of immersing the substrate in an electrolytic plating solution while rotating at a rotation speed that is a first relative speed, and a relative speed between the electrolytic plating solution and the outer peripheral portion of the substrate is slower than the first relative speed. In the groove, the substrate is immersed in the electrolytic plating solution while rotating at a second relative speed at which the adsorption of the inhibitor is less than the step of immersing the substrate in the electrolytic plating solution. Inside the Cu film that is a conductive film The method of manufacturing a semiconductor device including a step to length, is provided.

基板をめっき槽に浸漬させる過程におけるシード溶解が抑制される。シード溶解に起因する導通不良が防止され、配線溝に導電膜を確実に形成できる。 Seed dissolution in the process of immersing the substrate in the plating tank is suppressed. Conduction failure due to seed dissolution is prevented, and a conductive film can be reliably formed in the wiring trench.

図１Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。FIG. 1A is a cross-sectional view (part 1) illustrating an example of the manufacturing process of the semiconductor device according to the first embodiment of the present invention. 図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。FIG. 1B is a cross-sectional view (part 2) illustrating the example of the manufacturing process of the semiconductor device according to the first embodiment of the present invention. 図１Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。FIG. 1C is a sectional view (part 3) showing an example of the manufacturing process of the semiconductor device according to the first embodiment of the present invention. 図１Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その４）である。FIG. 1D is a cross-sectional view (No. 4) showing an example of the manufacturing process of the semiconductor device according to the first embodiment of the invention. 図１Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その５）である。FIG. 1E is a sectional view (No. 5) showing an example of the manufacturing process of the semiconductor device according to the first embodiment of the invention. 図２は、本発明の第１の実施の形態に係る半導体装置の製造工程で使用されるめっき装置の概略構成の一例を示す図である。FIG. 2 is a diagram showing an example of a schematic configuration of a plating apparatus used in the manufacturing process of the semiconductor device according to the first embodiment of the present invention. 図３は、本発明の第１の実施の形態に係る半導体装置の電解めっき工程のシーケンス図である。FIG. 3 is a sequence diagram of the electroplating process of the semiconductor device according to the first embodiment of the present invention. 図４Ａは、本発明の第１の実施の形態に係る半導体装置の電解めっき工程の一例を示す断面図（その１）である。FIG. 4A is a cross-sectional view (part 1) illustrating an example of an electrolytic plating process of the semiconductor device according to the first embodiment of the present invention. 図４Ｂは、本発明の第１の実施の形態に係る半導体装置の電解めっき工程の一例を示す断面図（その２）である。FIG. 4B is a sectional view (No. 2) showing an example of the electrolytic plating step of the semiconductor device according to the first embodiment of the present invention. 図４Ｃは、本発明の第１の実施の形態に係る半導体装置の電解めっき工程の一例を示す断面図（その３）である。FIG. 4C is a cross-sectional view (part 3) illustrating the example of the electrolytic plating process of the semiconductor device according to the first embodiment of the present invention. 図４Ｄは、本発明の第１の実施の形態に係る半導体装置の電解めっき工程の一例を示す断面図（その４）である。FIG. 4D is a cross-sectional view (part 4) illustrating the example of the electrolytic plating process of the semiconductor device according to the first embodiment of the present invention. 図４Ｅは、本発明の第１の実施の形態に係る半導体装置の電解めっき工程の一例を示す断面図（その５）である。FIG. 4E is a sectional view (No. 5) showing an example of the electrolytic plating step of the semiconductor device according to the first embodiment of the present invention. 図５は、本発明の第１の実施の形態に係る半導体装置の電解めっき工程の浸漬段階における側壁のシード溶解面積率と抑制剤濃度の関係を調べた図である。FIG. 5 is a diagram showing the relationship between the seed dissolution area ratio of the sidewall and the inhibitor concentration in the immersion stage of the electrolytic plating process of the semiconductor device according to the first embodiment of the present invention. 図６は、本発明の第１の実施の形態に係る半導体装置の電解めっき工程において抑制剤が吸着する過程の概念図である。FIG. 6 is a conceptual diagram of a process in which an inhibitor is adsorbed in the electrolytic plating process of the semiconductor device according to the first embodiment of the present invention. 図７は、本発明の第１の実施の形態に係る半導体装置の電解めっき工程のボトム成長段階における側壁のシード溶解面積率と相対速度の関係を調べた図である。FIG. 7 is a diagram showing the relationship between the seed dissolution area ratio of the sidewall and the relative speed in the bottom growth stage of the electrolytic plating process of the semiconductor device according to the first embodiment of the present invention. 図８は、本発明の第１の実施の形態に係る半導体装置の電解めっき工程においてめっき液と基板の相対速度とめっき膜の成長速度の関係を示す図である。FIG. 8 is a diagram showing the relationship between the relative speed of the plating solution and the substrate and the growth rate of the plating film in the electrolytic plating process of the semiconductor device according to the first embodiment of the present invention. 図９は、本発明の第２の実施の形態に係る半導体装置の電解めっき工程のシーケンス図である。FIG. 9 is a sequence diagram of an electrolytic plating process for a semiconductor device according to the second embodiment of the present invention.

発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない。 The objects and advantages of the invention will be realized and attained by means of the elements and combinations particularly pointed out in the appended claims.
The foregoing general description and the following detailed description are exemplary and explanatory only and are not intended to limit the invention.

（第１の実施の形態）
第１の実施の形態について、図面を参照して実施の形態について詳細に説明する。
最初に、図１Ａに示す断面構造を得るまでの工程について説明する。まず、ｎ型又はｐ型のシリコン（半導体）基板１の一方の面である表面を熱酸化することにより素子分離絶縁膜２を例えば３０ｎｍの深さに形成し、この素子分離絶縁膜２でトランジスタの活性領域を画定する。このような素子分離構造は、ＬＯＣＯＳ(Local Oxidation of Silicon)と呼ばれる。素子分離構造には、ＳＴＩ(Shallow Trench Isolation)を用いても良い。 (First embodiment)
The first embodiment will be described in detail with reference to the drawings.
First, steps required until a sectional structure shown in FIG. 1A is obtained will be described. First, a surface which is one surface of an n-type or p-type silicon (semiconductor) substrate 1 is thermally oxidized to form an element isolation insulating film 2 to a depth of, for example, 30 nm. Defining the active region. Such an element isolation structure is called LOCOS (Local Oxidation of Silicon). STI (Shallow Trench Isolation) may be used for the element isolation structure.

次いで、シリコン基板１の活性領域にイオン注入法により、ドーパント不純物を導入してウェルを形成する。ドーパント不純物としてp型不純物、例えばボロンを導入すると、シリコン基板１にpウェル３が形成される。ｐウェル３を形成した後、その活性領域の表面を熱酸化してゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば熱酸化膜を約６ｎｍ〜７ｎｍの厚さに形成する。なお、以下においては、ｐウェル３を形成した場合について説明するが、シリコン基板１にｎウェルを形成した場合も同様の工程が実施される。 Next, a dopant impurity is introduced into the active region of the silicon substrate 1 by ion implantation to form a well. When a p-type impurity such as boron is introduced as a dopant impurity, a p-well 3 is formed in the silicon substrate 1. After forming the p-well 3, the surface of the active region is thermally oxidized to form the gate insulating film 5. As the gate insulating film 5, for example, a thermal oxide film is formed to a thickness of about 6 nm to 7 nm. In the following, the case where the p-well 3 is formed will be described, but the same process is performed when the n-well is formed in the silicon substrate 1.

続いて、シリコン基板１の上側全面に、ポリシリコン膜を例えばＣＶＤ法を用いて２００ｎｍの膜厚に形成する。その後に、フォトリソグラフィ技術及びエッチング技術を用いてポリシリコン膜をパターニングして、シリコン基板１上にゲート電極６を形成する。ゲート電極６は、ｐウェル３上に互いに平行に複数形成される。 Subsequently, a polysilicon film is formed to a thickness of 200 nm on the entire upper surface of the silicon substrate 1 by using, for example, a CVD method. Thereafter, the polysilicon film is patterned using a photolithography technique and an etching technique to form a gate electrode 6 on the silicon substrate 1. A plurality of gate electrodes 6 are formed in parallel with each other on the p-well 3.

さらに、ゲート電極６をマスクにしてｐウェル３にイオンを注入し、ｐウェル３のゲート電極６の両側の領域に、ｎ型不純物としてリンを導入する。これにより、第１、第２ソース／ドレインエクステンション８が形成される。第１、第２ソース／ドレインエクステ
ンション８は、エクステンションソース／ドレイン領域の浅い領域を構成する。その後に、シリコン基板１の上側全面に、絶縁膜としてシリコン酸化膜を例えばＣＶＤ法を用いて３００ｎｍの厚さに形成する。その後、絶縁膜を異方性エッチングする。絶縁膜がエッチバックされ、ゲート電極６の側部に絶縁性サイドウォール１０が形成される。 Further, ions are implanted into the p-well 3 using the gate electrode 6 as a mask, and phosphorus is introduced as an n-type impurity into regions on both sides of the gate electrode 6 in the p-well 3. Thereby, the first and second source / drain extensions 8 are formed. The first and second source / drain extensions 8 constitute a shallow region of the extension source / drain region. Thereafter, a silicon oxide film as an insulating film is formed on the entire upper surface of the silicon substrate 1 to a thickness of 300 nm by using, for example, a CVD method. Thereafter, the insulating film is anisotropically etched. The insulating film is etched back, and an insulating sidewall 10 is formed on the side of the gate electrode 6.

続いて、ゲート電極６及び絶縁性サイドウォール１０をマスクとして用い、シリコン基板１に砒素等のｎ型のドーパント不純物を再びイオン注入する。これにより、ゲート電極６の側方のｐウェル３に、ソース／ドレイン拡散層１１が形成される。ソース／ドレイン拡散層１１は、エクステンションソース／ドレインの深い領域を構成する。 Subsequently, n-type dopant impurities such as arsenic are ion-implanted again into the silicon substrate 1 using the gate electrode 6 and the insulating sidewall 10 as a mask. As a result, source / drain diffusion layers 11 are formed in the p-well 3 on the side of the gate electrode 6. The source / drain diffusion layer 11 forms a deep region of the extension source / drain.

さらに、シリコン基板１の全面に、例えば、スパッタリング法によりコバルト膜等の高融点金属膜を１０ｎｍの厚さに形成する。この後、高融点金属膜を例えば、５００℃で３０秒加熱してシリコンと反応させる。これにより、ソース／ドレイン拡散層１１におけるシリコン基板１上にコバルトシリサイド層等の高融点金属シリサイド層が形成され、各ソース／ドレイン拡散層１１が低抵抗化する。この後、素子分離絶縁膜２の上などに未反応のまま残っている高融点金属膜を例えば硫酸と過酸化水素水の混合液によってウエットエッチングして除去する。この後、窒素雰囲気中、８００℃で３０秒のアニールを２回行う。これにより、ソース／ドレイン拡散層１１上に、例えばコバルトシリサイドで形成されるソース／ドレイン電極１２Ａが形成される。また、ゲート電極６の上部に、例えばコバルトシリサイドからなるシリサイド層１２Ｂが形成される。 Further, a refractory metal film such as a cobalt film is formed to a thickness of 10 nm on the entire surface of the silicon substrate 1 by sputtering, for example. Thereafter, the refractory metal film is heated at 500 ° C. for 30 seconds to react with silicon, for example. As a result, a refractory metal silicide layer such as a cobalt silicide layer is formed on the silicon substrate 1 in the source / drain diffusion layer 11, and the resistance of each source / drain diffusion layer 11 is reduced. Thereafter, the refractory metal film remaining unreacted on the element isolation insulating film 2 or the like is removed by wet etching using, for example, a mixed solution of sulfuric acid and hydrogen peroxide. Thereafter, annealing is performed twice in a nitrogen atmosphere at 800 ° C. for 30 seconds. As a result, a source / drain electrode 12A made of, for example, cobalt silicide is formed on the source / drain diffusion layer 11. Further, a silicide layer 12B made of, for example, cobalt silicide is formed on the gate electrode 6.

ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜５、ゲート電極６、及びソース／ドレイン電極１２Ａ等から構成される半導体素子であるトランジスタＴ１，Ｔ２が形成される。 Through the steps so far, transistors T1 and T2, which are semiconductor elements composed of the gate insulating film 5, the gate electrode 6, the source / drain electrode 12A, and the like, are formed in the active region of the silicon substrate 1.

次に、シリコン基板１の上側の全面に、酸化膜１４として、例えば酸化シリコン膜（ＳＩＯ膜）をプラズマＣＶＤ法によって１０００ｎｍの厚さに形成する。この後、ＣＭＰ法によって酸化膜１４の表面を研磨して平坦化する。 Next, as an oxide film 14, for example, a silicon oxide film (SIO film) is formed on the entire upper surface of the silicon substrate 1 to a thickness of 1000 nm by plasma CVD. Thereafter, the surface of the oxide film 14 is polished and planarized by a CMP method.

続いて、不図示のレジスト膜をマスクに用いて酸化膜１４をエッチングして、コンタクトホール１５を形成する。コンタクトホール１５の径は、例えば０．２５μｍとし、ソース／ドレイン電極１２Ａに到達するまでとする。 Subsequently, the contact hole 15 is formed by etching the oxide film 14 using a resist film (not shown) as a mask. The diameter of the contact hole 15 is, for example, 0.25 μm, and reaches the source / drain electrode 12A.

そして、コンタクトホール１５を用いてソース／ドレイン電極１２Ａに電気的に接続される導電性プラグ１６を形成する。具体的には、コンタクトホール１５の内面に密着膜として、例えばＴｉ／ＴｉＮ膜をＴｉＣｌ_４ガスを用いたＣＶＤ法によって形成する。さらに、密着膜上にＷ膜を成長させる。Ｗ膜は、例えば、ＷＦ_６ガスとＳｉＨ_４ガス、又はＷＦ_６ガスとＨ_２ガスを用いたＣＶＤ法によって形成する。Ｗ膜は、酸化膜１４上で例えば３００ｎｍに達する厚さとする。これにより、Ｗ膜でコンタクトホール１５の空隙が埋まる。この後、酸化膜１４の上面上に成長した余分なＷ膜及び密着膜をＣＭＰ法で除去する。これにより、各コンタクトホール１５に、導電性プラグ１６が１つずつ形成される。 Then, a conductive plug 16 that is electrically connected to the source / drain electrode 12A is formed using the contact hole 15. Specifically, for example, a Ti / TiN film is formed on the inner surface of the contact hole 15 by a CVD method using TiCl ₄ gas. Further, a W film is grown on the adhesion film. The W film is formed by, for example, a CVD method using WF ₆ gas and SiH ₄ gas, or WF ₆ gas and H ₂ gas. The W film has a thickness that reaches, for example, 300 nm on the oxide film 14. As a result, the gap of the contact hole 15 is filled with the W film. Thereafter, the excess W film and the adhesion film grown on the upper surface of the oxide film 14 are removed by the CMP method. As a result, one conductive plug 16 is formed in each contact hole 15.

次に、図１Ｂに示す断面構造を得るまでの工程について説明する。
酸化膜１４の上に、ライナー膜２１として、例えば、ＣやＮを含む酸化膜をプラズマＣＶＤ法により数十ｎｍの厚さに形成する。続いて、ライナー膜２１の上に、絶縁層間膜２２として、有機又は無機の低誘電率膜を１００ｎｍ〜３００ｎｍの厚さに形成する。絶縁層間膜２２は、例えば、スピン型塗布装置を用いてライナー膜２１上に均一に塗布した後、熱処理によって硬化させる。ライナー膜２１と絶縁層間膜２２との積層膜によって１層目の層間絶縁膜２０が形成される。 Next, steps required until a sectional structure shown in FIG.
On the oxide film 14, as the liner film 21, for example, an oxide film containing C or N is formed to a thickness of several tens of nm by plasma CVD. Subsequently, an organic or inorganic low dielectric constant film is formed on the liner film 21 as an insulating interlayer film 22 to a thickness of 100 nm to 300 nm. The insulating interlayer film 22 is uniformly applied on the liner film 21 using, for example, a spin coating apparatus, and then cured by heat treatment. A first interlayer insulating film 20 is formed by a laminated film of the liner film 21 and the insulating interlayer film 22.

この後、層間絶縁膜２０上に、ハードマスクとなるシリコンカーバイト系の絶縁膜２３を数十ｎｍの厚さに形成する。さらに、絶縁膜２３の上に、フォトレジスト膜をスピンコート法によって５０ｎｍ〜５００ｎｍの厚さに形成する。続いて、レジスト膜をパターニングして配線溝に対応した開口を有するマスク２４を形成する。 Thereafter, a silicon carbide insulating film 23 serving as a hard mask is formed on the interlayer insulating film 20 to a thickness of several tens of nm. Further, a photoresist film is formed to a thickness of 50 nm to 500 nm on the insulating film 23 by spin coating. Subsequently, the resist film is patterned to form a mask 24 having an opening corresponding to the wiring groove.

次に、図１Ｃに示す断面構造を得るまでの工程について説明する。
さらに、マスク２４を用いて、絶縁膜２３をドライエッチングしてハードマスク２３Ａを形成する。さらに、層間絶縁膜２０、ライナー膜２１を順番にドライエッチングして配線溝２６を形成する。ドライエッチングは、例えば、ＣＦ_４などＣＦ系のガス、ＮＨ_３ガス、あるいはＮ_２／Ｈ_２ガスを添加した反応性プラズマエッチングが用いられる。配線溝２６は、下層の導電性プラグ１６が露出する深さまで形成される。配線溝２６を形成した後は、マスク２４を有機系の洗浄液で洗い流して除去しても良い。さらに、層間絶縁膜２０に吸着した水分を除去するために、例えば１５０℃〜３００℃で熱処理する。処理時間は、例えば、０．５分〜３分とする。その後、洗浄のために、Ａｒプラズマを用いてハードマスク２３Ａ及び配線溝２６を５ｎｍ〜１５ｎｍの範囲で物理的にエッチングする。又は、Ｈ_２ガスを含む還元性ガスを導入しながら、１５０℃〜３５０℃で熱処理を０．５分〜３分実施しても良い。 Next, steps required until a sectional structure shown in FIG.
Further, the insulating film 23 is dry etched using the mask 24 to form a hard mask 23A. Further, the interlayer insulating film 20 and the liner film 21 are sequentially dry-etched to form a wiring groove 26. As the dry etching, for example, reactive plasma etching to which a CF-based gas such as CF ₄ , NH ₃ gas, or N ₂ / H ₂ gas is added is used. The wiring trench 26 is formed to a depth at which the underlying conductive plug 16 is exposed. After the wiring trench 26 is formed, the mask 24 may be removed by washing with an organic cleaning solution. Further, in order to remove moisture adsorbed on the interlayer insulating film 20, heat treatment is performed at 150 ° C. to 300 ° C., for example. The processing time is, for example, 0.5 minutes to 3 minutes. Thereafter, for cleaning, the hard mask 23A and the wiring trench 26 are physically etched in the range of 5 nm to 15 nm using Ar plasma. Alternatively, the heat treatment may be performed at 150 to 350 ° C. for 0.5 to 3 minutes while introducing a reducing gas containing H ₂ gas.

次に、図１Ｄに示す断面構造を得るまでの工程について説明する。
最初に、配線溝２６の内面とハードマスク２３Ａを覆うようにバリアメタル膜２７を形成する。さらに、バリアメタル膜２７の上に不図示のシード層を形成する。バリアメタル膜２７とシード層は、例えば、同一の成膜装置に付属されたそれぞれの専用チャンバにおいてＰＶＤ法によって形成される。即ち、バリアメタル膜２７とシード層は、大気に暴露されることなく、真空下にて連続して形成される。バリアメタル膜２７には、タンタル系化合物やチタン系化合物が用いられ、配線溝２６及びハードマスク２３Ａ上に形成される。バリアメタル膜２７の厚さは、平坦部で３ｎｍ〜３０ｎｍとする。シード層は、例えば、銅や銅合金が用いられる。シード層の厚さは、平坦部において１０ｎｍ〜１００ｎｍとする。次に、電解めっき法によって配線溝２６内にＣｕからなる導電膜２８を充填する。導電膜２８は、ハードマスク２３Ａの上方にも形成される。 Next, steps required until a sectional structure shown in FIG.
First, a barrier metal film 27 is formed so as to cover the inner surface of the wiring groove 26 and the hard mask 23A. Further, a seed layer (not shown) is formed on the barrier metal film 27. The barrier metal film 27 and the seed layer are formed by, for example, the PVD method in each dedicated chamber attached to the same film forming apparatus. That is, the barrier metal film 27 and the seed layer are continuously formed under vacuum without being exposed to the atmosphere. The barrier metal film 27 is made of a tantalum compound or a titanium compound and is formed on the wiring trench 26 and the hard mask 23A. The thickness of the barrier metal film 27 is 3 nm to 30 nm in the flat portion. For example, copper or a copper alloy is used for the seed layer. The thickness of the seed layer is 10 nm to 100 nm in the flat portion. Next, a conductive film 28 made of Cu is filled in the wiring groove 26 by electrolytic plating. The conductive film 28 is also formed above the hard mask 23A.

次に、図１Ｅに示すように、配線溝２６上の余分なＣｕや、パターニングされていない平坦部のＣｕ、バリアメタル膜２７、ハードマスク２３Ａを除去するために、ＣＭＰ（Chemical Mechanical Polishing）法により研磨する。ＣＭＰ法には、有機酸スラリー液を用いる。研磨後は、基板表面の残留物を除去するため、有機酸洗浄液を用いた表面洗浄を行う場合もある。これによって、層間絶縁膜２０に配線７１が埋め込まれた配線層７２が形成された半導体装置７３が形成される。半導体装置７３は、２層以上の配線層を有しても良い。この場合には、図１Ｂから図１Ｅに示す工程を繰り返す。 Next, as shown in FIG. 1E, a CMP (Chemical Mechanical Polishing) method is used to remove excess Cu on the wiring trench 26, unpatterned flat portion Cu, barrier metal film 27, and hard mask 23A. Polish by. In the CMP method, an organic acid slurry is used. After polishing, surface cleaning using an organic acid cleaning solution may be performed to remove residues on the substrate surface. As a result, a semiconductor device 73 is formed in which the wiring layer 72 in which the wiring 71 is embedded in the interlayer insulating film 20 is formed. The semiconductor device 73 may have two or more wiring layers. In this case, the steps shown in FIGS. 1B to 1E are repeated.

ここで、図１Ｄを用いて説明した電解めっき工程の詳細について、以下に説明する。
図２に示すように、電解めっきに使用するめっき装置３１は、上部に給電機構を備える回転ユニット３２を有し、下部にめっき槽３３が配置されている。回転ユニット３２は、回転軸３４の下端に基板ホルダ３５が取り付けられている。基板ホルダ３５の下面には、クランプ３６が複数配置されており、シリコン基板１を下向き、即ち配線溝２６の開口が下側に配置されるように、保持される。回転ユニット３２は、回転コントローラ３７によって制御される。 Here, the details of the electrolytic plating process described with reference to FIG. 1D will be described below.
As shown in FIG. 2, a plating apparatus 31 used for electrolytic plating has a rotation unit 32 having a power feeding mechanism in the upper part, and a plating tank 33 is arranged in the lower part. The rotation unit 32 has a substrate holder 35 attached to the lower end of the rotation shaft 34. A plurality of clamps 36 are disposed on the lower surface of the substrate holder 35 and are held so that the silicon substrate 1 faces downward, that is, the opening of the wiring groove 26 is disposed on the lower side. The rotation unit 32 is controlled by a rotation controller 37.

めっき槽３３内には、アノード電極３８が、シリコン基板１と対向する位置に配置される。アノード電極３８には、例えば、純銅又は含リン銅Ｉ（０ａｔ％〜数ａｔ％）が用いられる。アノード電極３８とカソード電極（シリコン基板１）間には、シリコン基板１にめっき液が均一に接触するよう拡散板３９が設置される。アノード電極３８及び拡散板３
９は、めっき液内に浸漬されている。めっき槽３３は、配管４１を介してめっきタンク４２が接続されており、めっき液はめっき槽３３とめっきタンク４２の間で、循環ポンプ４３によって５ｌ／分〜４０ｌ／分の速度で循環させられる。めっきタンク４２には、めっき液中に添加剤を供給する添加剤供給機４４が設けられており、めっき液中の添加剤濃度を調整可能になっている。めっき液には、抑制剤と促進剤が添加された硫酸銅水溶液を用いる。抑制剤には、比較的分子量の大きい（Ｍ．Ｗ．＝１０００〜５０００）鎖状構造の有機高分子、例えば、ポリエチレングリコールやポリプロピレングリコールなどが用いられる。また、促進剤には、比較的分子量の小さく（Ｍ．Ｗ．＝１００〜５００）、かつＣｕと親和力が高い元素（例えばＳ：硫黄）を含む有機あるいは無機化合物が用いられる。 An anode electrode 38 is disposed in the plating tank 33 at a position facing the silicon substrate 1. For the anode electrode 38, for example, pure copper or phosphorous copper I (0 at% to several at%) is used. A diffusion plate 39 is installed between the anode electrode 38 and the cathode electrode (silicon substrate 1) so that the plating solution contacts the silicon substrate 1 uniformly. Anode electrode 38 and diffusion plate 3
9 is immersed in the plating solution. The plating tank 33 is connected to a plating tank 42 via a pipe 41, and the plating solution is circulated between the plating tank 33 and the plating tank 42 by a circulation pump 43 at a speed of 5 l / min to 40 l / min. . The plating tank 42 is provided with an additive supplier 44 that supplies the additive into the plating solution, and the concentration of the additive in the plating solution can be adjusted. For the plating solution, an aqueous copper sulfate solution to which an inhibitor and an accelerator are added is used. As the inhibitor, an organic polymer having a chain structure having a relatively large molecular weight (MW = 1000 to 5000), for example, polyethylene glycol or polypropylene glycol is used. As the promoter, an organic or inorganic compound containing an element (for example, S: sulfur) having a relatively small molecular weight (Mw = 100 to 500) and high affinity for Cu is used.

さらに、めっき装置３１には、外部電源４５が設けられており、めっき槽３３内のアノード電極３８と、回転ユニット３２のクランプ３６との間に電力を印加可能になっている。Ｃｕの成長に必要な電流は、クランプ３６を介してシリコン基板１に供給される。回転ユニット３２に装着されたシリコン基板１はカソード電極に相当し、電解析出により表面がＣｕで被覆される。めっき槽３３内へのめっき液及び添加剤の供給は、めっき槽３３下部から行われ、めっき槽３３上方へ流れた後、めっき槽３３の側部のドレイン３３Ａを通って排出される。 Further, the plating apparatus 31 is provided with an external power supply 45 so that electric power can be applied between the anode electrode 38 in the plating tank 33 and the clamp 36 of the rotary unit 32. A current required for Cu growth is supplied to the silicon substrate 1 through the clamp 36. The silicon substrate 1 mounted on the rotating unit 32 corresponds to a cathode electrode, and the surface is coated with Cu by electrolytic deposition. Supply of the plating solution and the additive into the plating tank 33 is performed from the lower part of the plating tank 33, flows to the upper side of the plating tank 33, and then is discharged through the drain 33 </ b> A on the side of the plating tank 33.

さらに、図３に電解めっき工程のシーケンスを示す。横軸は時間の経過を示す。縦軸は上から、基板浸漬率、めっき液とシリコン基板の相対速度、めっき膜成長量を示す。最初の第１のステップＳ１では、回転ユニット３２にシリコン基板１を装着する。この段階では、基板浸漬率、相対速度、めっき膜成長量は、共にゼロである。 Further, FIG. 3 shows a sequence of the electrolytic plating process. The horizontal axis shows the passage of time. From the top, the vertical axis indicates the substrate immersion rate, the relative speed between the plating solution and the silicon substrate, and the growth amount of the plating film. In the first first step S 1, the silicon substrate 1 is mounted on the rotation unit 32. At this stage, the substrate immersion rate, relative speed, and plating film growth amount are all zero.

続く第２のステップＳ２では、シリコン基板１をめっき液に浸漬させる。このとき、基板浸漬率は、徐々に増加する。シリコン基板１は、めっき面、即ち配線溝２６が開口する面を下側にして回転ユニット３２に装着される。回転ユニット３２は、シリコン基板１を回転させながらめっき槽３３に近接する方向へ移動し、シリコン基板１をめっき液へ浸漬させる。この回転によりシリコン基板１とめっき液の相対速度が生じる。相対速度は、１００ｍ／分以上の第１の速度Ｖ１に保持される。相対速度の詳細は、後に説明する。めっき膜成長量は、ゼロである。基板浸漬率が１００％になった後も相対速度は、１００ｍ／分以上で保持され、この後、第３のステップＳ３であるボトムアップ成長段階に移行する。 In the subsequent second step S2, the silicon substrate 1 is immersed in the plating solution. At this time, the substrate immersion rate gradually increases. The silicon substrate 1 is mounted on the rotating unit 32 with the plating surface, that is, the surface where the wiring groove 26 is opened, facing downward. The rotation unit 32 moves in the direction approaching the plating tank 33 while rotating the silicon substrate 1 and immerses the silicon substrate 1 in the plating solution. This rotation generates a relative speed between the silicon substrate 1 and the plating solution. The relative speed is maintained at the first speed V1 of 100 m / min or more. Details of the relative speed will be described later. The amount of plating film growth is zero. Even after the substrate immersion rate reaches 100%, the relative speed is maintained at 100 m / min or more, and thereafter, the process proceeds to the bottom-up growth stage which is the third step S3.

第３のステップＳ３以降では、基板浸漬率はめっき成長が終了するまで、１００％に維持される。基板とめっき液の相対速度は、３０ｍ／分以下の第２の速度Ｖ２に維持される。相対速度の詳細は、後に説明する。シリコン基板１に対する通電によって、めっき膜の成長が開始される。続くステップＳ４で配線溝２６に導電膜２８が埋め込まれる。配線溝２６への導電膜２８の埋め込みが終了したら、第４のステップＳ５に移行する。 After the third step S3, the substrate immersion rate is maintained at 100% until the plating growth is completed. The relative speed of the substrate and the plating solution is maintained at the second speed V2 of 30 m / min or less. Details of the relative speed will be described later. By energizing the silicon substrate 1, the growth of the plating film is started. In subsequent step S <b> 4, the conductive film 28 is embedded in the wiring trench 26. When the embedding of the conductive film 28 into the wiring groove 26 is completed, the process proceeds to the fourth step S5.

第４のステップＳ５では、平坦部を含めたシリコン基板１の上方の全面に導電膜２８を均一に成長させる。めっき液４０を攪拌する観点から、相対速度を増加させる。しかしながら、相対速度は、第４のステップＳ４から変化させなくても良い。 In the fourth step S5, the conductive film 28 is uniformly grown on the entire upper surface of the silicon substrate 1 including the flat portion. From the viewpoint of stirring the plating solution 40, the relative speed is increased. However, the relative speed may not be changed from the fourth step S4.

ここで、電解めっき工程におけるシリコン基板１とめっき液の相対速度（第１の速度Ｖ１）の詳細について説明する。
ステップＳ２でシリコン基板１をめっき液に浸漬させるときは、シリコン基板１とめっき液の相対速度が１００ｍ／分以上になるように制御する。シリコン基板１を回転運動させるので基板面内で相対速度に差が生じることになるが、シード溶解が起き易い箇所における相対速度が１００ｍ／分以上になるようにする。シード溶解が起き易い箇所とは、シリコン基板１の外周部付近であり、ＰＶＤ法によるシード層の成膜時にシャドウ効果が発
生し易い場所である。 Here, the details of the relative speed (first speed V1) between the silicon substrate 1 and the plating solution in the electrolytic plating process will be described.
When the silicon substrate 1 is immersed in the plating solution in step S2, the relative speed between the silicon substrate 1 and the plating solution is controlled to be 100 m / min or more. Since the silicon substrate 1 is rotated, a difference occurs in the relative speed in the surface of the substrate, but the relative speed in a portion where the seed dissolution is likely to occur is set to 100 m / min or more. The location where the seed dissolution is likely to occur is the vicinity of the outer peripheral portion of the silicon substrate 1 and the location where the shadow effect is likely to occur when the seed layer is formed by the PVD method.

図４Ａにシャドウ効果が現われた箇所の一部拡大図を示す。図４Ａでは、シリコン基板１が下向きにめっき装置３１の回転ユニット３２に保持されている状態における一部拡大図である。下向きに配置されたシリコン基板１には、配線溝２６とハードマスク２３Ａを覆うようにバリアメタル膜２７が形成されている。バリアメタル膜２７の表面に形成されたシード層２８Ａは、配線溝２６の奥部分がシャドウ効果によって相対的に薄くなっている。 FIG. 4A shows a partially enlarged view of a portion where the shadow effect appears. FIG. 4A is a partially enlarged view in a state where the silicon substrate 1 is held downward by the rotating unit 32 of the plating apparatus 31. A barrier metal film 27 is formed on the silicon substrate 1 disposed downward so as to cover the wiring trench 26 and the hard mask 23A. In the seed layer 28A formed on the surface of the barrier metal film 27, the inner portion of the wiring trench 26 is relatively thin due to the shadow effect.

シード溶解の多くは、図４Ｂに示すようにシリコン基板１をめっき液へ浸漬するタイミングで起こると考えられる。めっき添加剤である抑制剤が、シード溶解を抑制する効果を有することを検証するために、配線溝２６が形成されたシリコン基板１にバリアメタル膜２７とシード層２８ＡをＰＶＤ法にて形成し、抑制剤を０ｍｌ／ｌ(無添加)しためっき液と、抑制剤を０．１ｍｌ／ｌ添加しためっき液とに、それぞれ数秒間、シリコン基板１を浸漬させた。 Most of the seed dissolution is considered to occur at the timing when the silicon substrate 1 is immersed in the plating solution as shown in FIG. 4B. In order to verify that the inhibitor, which is a plating additive, has an effect of suppressing seed dissolution, a barrier metal film 27 and a seed layer 28A are formed on the silicon substrate 1 on which the wiring trench 26 is formed by the PVD method. The silicon substrate 1 was immersed for several seconds in a plating solution containing 0 ml / l (no addition) of the inhibitor and a plating solution containing 0.1 ml / l of the inhibitor.

図５に示すように、抑制剤が無添加の場合の側壁のシード溶解の面積に比べて、抑制剤を０．１ｍｌ／ｌ添加しためっき液では、配線溝２６の側壁のシード溶解の面積が大幅に減少した。これは、抑制剤がシード層２８Ａの表面を被覆し、シード層２８Ａが保護されたためであると考えられる。 As shown in FIG. 5, compared to the area of seed dissolution on the side wall when no inhibitor is added, in the plating solution with 0.1 ml / l of inhibitor added, the area of seed dissolution on the side wall of the wiring groove 26 is larger. It decreased significantly. This is presumably because the inhibitor coated the surface of the seed layer 28A and the seed layer 28A was protected.

図６に概念図を示すように、シリコン基板１の表面とめっき液４０との界面には、拡散層５１と呼ばれるミクロな領域が形成されると考えられる。シリコン基板１の表面から離れた領域は、流動層５２になっている。めっき液４０中の添加剤分子５３は、液循環によりシリコン基板１の近傍に運ばれ、拡散層５１を通って基板表面に到着（吸着）する。一般には、拡散層５１内は限りなく静止系と見なされる。また、抑制剤分子５３は分子量が比較的大きく、拡散層５１中の移動速度は遅いと予想される。したがって、抑制剤分子５３が基板表面に吸着する速度は、抑制剤分子５３が拡散層５１を通過する過程に律速されると考えられる。 As shown in the conceptual diagram of FIG. 6, it is considered that a micro area called a diffusion layer 51 is formed at the interface between the surface of the silicon substrate 1 and the plating solution 40. A region away from the surface of the silicon substrate 1 is a fluidized bed 52. The additive molecules 53 in the plating solution 40 are carried to the vicinity of the silicon substrate 1 by liquid circulation, and arrive (adsorb) on the substrate surface through the diffusion layer 51. In general, the inside of the diffusion layer 51 is regarded as a stationary system without limit. In addition, the inhibitor molecule 53 has a relatively large molecular weight, and the movement speed in the diffusion layer 51 is expected to be slow. Therefore, it is considered that the rate at which the inhibitor molecules 53 are adsorbed on the substrate surface is limited by the process in which the inhibitor molecules 53 pass through the diffusion layer 51.

ここで、流動液体と固体界面に発生する拡散層５１の厚さは、液体の流動速度に依存して変化し、流動速度が増すほど拡散層５１の厚さは減少する。例として、溶液中に浸した回転電極の表面に発生する拡散層５１の厚さは、Y. G. Levich（Physicochemical Hydrodynamics, Prentice-Hall, Englewood Cliffs, N.J., 1962)によると、拡散層厚さ： δ=１．６１×Ｄ^１／３ν^１／６ω^−１／２となる。ここで、Ｄ：拡散係数（ｄｍ^２／ｓ）、ν：動粘度（ｄｍ^２／ｓ）、ω：角速度（ｓ−１）又は２πＮ／６０(Ｎは回転数；ｒｐｍ)であり、この式中の角速度が流動速度に相当する。 Here, the thickness of the diffusion layer 51 generated at the interface between the fluid liquid and the solid changes depending on the flow speed of the liquid, and the thickness of the diffusion layer 51 decreases as the flow speed increases. As an example, according to YG Levich (Physicochemical Hydrodynamics, Prentice-Hall, Englewood Cliffs, NJ, 1962), the thickness of the diffusion layer 51 generated on the surface of the rotating electrode immersed in the solution is: 1.61 × D ^1/3 ν ^1/6 ω ^−1/2 . Where D: diffusion coefficient (dm ² / s), ν: kinematic viscosity (dm ² / s), ω: angular velocity (s-1) or 2πN / 60 (N is the number of revolutions; rpm), The angular velocity in the middle corresponds to the flow velocity.

この実施の形態では、流動速度はシリコン基板１とめっき液４０の相対速度に相当する。つまり、シリコン基板１とめっき液４０の相対速度を増大させて拡散層５１の厚さを減らせば、シリコン基板１への抑制剤分子５３の吸着速度が大きくなる。 In this embodiment, the flow velocity corresponds to the relative velocity between the silicon substrate 1 and the plating solution 40. That is, if the relative speed between the silicon substrate 1 and the plating solution 40 is increased to reduce the thickness of the diffusion layer 51, the adsorption speed of the inhibitor molecules 53 on the silicon substrate 1 is increased.

ここで、シリコン基板１とめっき液４０の相対速度と、シード溶解の関係を調べた結果を図７に示す。めっき液４０には、抑制剤が１ｍｌ／ｌ添加し、相対速度は１４ｍ／分と、１２０ｍ／分とした。図７からは、相対速度が１４ｍ／分に比べて、相対速度が１２０ｍ／分ではシード溶解が軽減されていることがわかる。これは、相対速度が大きい方が、抑制剤の吸着速度が増加するためである。さらに、相対速度を変化させながら電解めっきをした結果、シリコン基板１とめっき液の相対速度が１００ｍ／分以上であれば、配線溝２６に導電膜２８を空隙なく形成できることがわかった。ここで、相対速度は、シード溶解が起き易い箇所、即ちシリコン基板１の外周部分におけるシリコン基板１とめっき液の
相対速度とする。 Here, the result of investigating the relationship between the relative speed between the silicon substrate 1 and the plating solution 40 and the seed dissolution is shown in FIG. 1 ml / l of an inhibitor was added to the plating solution 40, and the relative speed was 14 m / min and 120 m / min. From FIG. 7, it can be seen that seed dissolution is reduced at a relative speed of 120 m / min compared to a relative speed of 14 m / min. This is because the adsorption rate of the inhibitor increases as the relative speed increases. Further, as a result of electrolytic plating while changing the relative speed, it was found that the conductive film 28 can be formed in the wiring groove 26 without a gap if the relative speed between the silicon substrate 1 and the plating solution is 100 m / min or more. Here, the relative speed is a relative speed between the silicon substrate 1 and the plating solution in a portion where the seed dissolution is likely to occur, that is, the outer peripheral portion of the silicon substrate 1.

シリコン基板１の回転速度は、めっき装置３１の回転コントローラ３７によって制御されている。また、めっき液の移動速度は、循環ポンプ４３の性能などによって決まり、ほぼ一定の値にできる。したがって、シリコン基板１とめっき液の相対速度は、めっき装置３１によって簡単に制御できる。 The rotation speed of the silicon substrate 1 is controlled by a rotation controller 37 of the plating apparatus 31. Further, the moving speed of the plating solution is determined by the performance of the circulation pump 43 and the like, and can be set to a substantially constant value. Therefore, the relative speed between the silicon substrate 1 and the plating solution can be easily controlled by the plating apparatus 31.

次に、図３のステップＳ３におけるシリコン基板１とめっき液の相対速度（第２の速度Ｖ２）について説明する。
ステップＳ３では、図４Ｃに示すように、シリコン基板１をめっき液４０に浸漬させた後、シリコン基板１に電流を流してめっき成膜を行う。この際、シリコン基板１とめっき液４０の相対速度が３０ｍ／分以下になるように、回転速度を回転コントローラ３７で制御する。ここでは、シード溶解が起き易い箇所、即ちシリコン基板１の外周部分におけるシリコン基板１とめっき液の相対速度が３０ｍ／分以下になるようにする。配線溝２６に導電膜２８が充填される過程では、添加剤の効果によりボトムアップ成長が支配的に進行する。 Next, the relative speed (second speed V2) between the silicon substrate 1 and the plating solution in step S3 in FIG. 3 will be described.
In step S3, as shown in FIG. 4C, after the silicon substrate 1 is immersed in the plating solution 40, a current is passed through the silicon substrate 1 to form a plating film. At this time, the rotation speed is controlled by the rotation controller 37 so that the relative speed between the silicon substrate 1 and the plating solution 40 is 30 m / min or less. Here, the relative velocity between the silicon substrate 1 and the plating solution in the portion where the seed dissolution is likely to occur, that is, the outer peripheral portion of the silicon substrate 1 is set to 30 m / min or less. In the process in which the conductive film 28 is filled in the wiring trench 26, bottom-up growth proceeds predominantly due to the effect of the additive.

ここで、ボトムアップ成長中にシード溶解が発生するケースもある。例えば、配線溝２６の開口部分では、配線溝２６の側壁に沿って空孔が発生することがある。これは、シード溶解に起因して発生すると考えられる。添加剤が比較的に吸着し易い配線溝２６の開口付近に空孔が発生し易いことから、一度吸着した抑制剤が、電気分解などの作用によりシード層２８Ａの表面から脱離する機構が考えられる。したがって、ボトムアップ成長は、抑制剤が配線溝２６の側壁のシード層２８Ａから脱離する前に完了させる必要がある。 Here, seed dissolution may occur during bottom-up growth. For example, a hole may be generated along the side wall of the wiring groove 26 in the opening portion of the wiring groove 26. This is believed to occur due to seed dissolution. Since a hole is likely to be generated in the vicinity of the opening of the wiring groove 26 where the additive is relatively easily adsorbed, a mechanism in which the inhibitor once adsorbed is desorbed from the surface of the seed layer 28A by an action such as electrolysis. It is done. Therefore, the bottom-up growth needs to be completed before the inhibitor is desorbed from the seed layer 28A on the sidewall of the wiring trench 26.

ボトムアップ成長速度を増加させるには、配線溝２６の底部２６Ａにおける促進剤の吸着濃度（吸着速度）を増すか、あるいは抑制剤の吸着濃度を減少させれば良い。ここで、比較的分子量の小さい促進剤は、シリコン基板１への吸着速度が早く、拡散層５１を通過する時間が短い。さらに、促進剤の吸着速度を増すのは困難である。一方、抑制剤の吸着速度は、拡散層５１の厚さに依存するため、拡散層５１を厚くすることで吸着速度を減少できる。 In order to increase the bottom-up growth rate, the adsorption concentration (adsorption rate) of the promoter at the bottom portion 26A of the wiring groove 26 may be increased, or the adsorption concentration of the inhibitor may be decreased. Here, the accelerator having a relatively small molecular weight has a high adsorption speed to the silicon substrate 1 and a short time for passing through the diffusion layer 51. Furthermore, it is difficult to increase the adsorption rate of the accelerator. On the other hand, since the adsorption rate of the inhibitor depends on the thickness of the diffusion layer 51, the adsorption rate can be reduced by increasing the thickness of the diffusion layer 51.

抑制剤の吸着程度は、ボトムアップ成長速度と配線溝２６以外の平坦領域におけるめっき成長速度の比較から把握可能であり、配線溝２６の内外に抑制剤が十分吸着した状態では、ボトムアップ成長速度と平坦領域でのめっき成長速度は等しくなる。一方、抑制剤の供給が十分でなく、配線溝２６の内部の抑制剤の吸着が乏しい場合は、ボトムアップ成長速度と平坦領域でのめっき成長速度の差は大きくなる。 The degree of adsorption of the inhibitor can be grasped from a comparison between the bottom-up growth rate and the plating growth rate in a flat region other than the wiring groove 26. When the inhibitor is sufficiently adsorbed inside and outside the wiring groove 26, the bottom-up growth rate. And the plating growth rate in the flat region becomes equal. On the other hand, when the supply of the inhibitor is not sufficient and the adsorption of the inhibitor inside the wiring groove 26 is poor, the difference between the bottom-up growth rate and the plating growth rate in the flat region becomes large.

図８にめっき液４０とシリコン基板１の相対速度とめっき成長速度の関係を示す。横軸は相対速度を示し、縦軸はめっき成長速度を示す。ラインＬ１はボトムアップ成長速度を示し、ラインＬ２は平坦部のめっき成長速度を示す。ボトムアップ成長速度は、幅７０ｎｍの配線溝２６を用いて算出し、めっき液４０中には１ｍｌ／ｌの抑制剤を添加した。相対速度が３０ｍ／分以下では、ボトムアップ成長速度と平坦領域でのめっき成長速度の差が大きい。この領域では、配線溝２６の内部の抑制剤の吸着が少ないためである。一方、相対速度が１００ｍ／分以上ではボトムアップ成長速度と平坦部でのめっき成長速度がほぼ等しくなる。この領域では、配線溝２６の内部の抑制剤吸着が十分進んでおり、吸着速度が速いことを示唆する。 FIG. 8 shows the relationship between the relative speed between the plating solution 40 and the silicon substrate 1 and the plating growth rate. The horizontal axis represents the relative speed, and the vertical axis represents the plating growth rate. Line L1 indicates the bottom-up growth rate, and line L2 indicates the plating growth rate of the flat portion. The bottom-up growth rate was calculated using a wiring groove 26 having a width of 70 nm, and 1 ml / l inhibitor was added to the plating solution 40. When the relative speed is 30 m / min or less, the difference between the bottom-up growth rate and the plating growth rate in the flat region is large. This is because in this region, the adsorption of the inhibitor inside the wiring groove 26 is small. On the other hand, when the relative speed is 100 m / min or more, the bottom-up growth rate is substantially equal to the plating growth rate at the flat portion. In this region, the adsorption of the inhibitor inside the wiring groove 26 is sufficiently advanced, suggesting that the adsorption rate is fast.

従って、図４Ｄに示すように、ボトムアップ成長によって配線溝２６に導電膜２８が充填されるまでは、ボトムアップ成長速度が平坦部に比べて顕著になる相対速度で導電膜２８を成長させる。この後、図４Ｅに示すように、ハードマスク２３Ａの上に２００ｎｍ〜
３０００ｎｍの厚さに導電膜２８を成膜する。これは、後のＣＭＰ工程において研磨マージンを確保するためである。図４Ｃから図４Ｅにおける導電膜２８の成長は、例えば、電流密度７〜３０Ａ／ｃｍ^２にて行われる。めっき成膜後は、導電膜２８の残留応力を緩和するため、１００℃〜３５０℃で１分〜１０分間熱処理を行っても良い。 Therefore, as shown in FIG. 4D, the conductive film 28 is grown at a relative speed at which the bottom-up growth rate becomes remarkable as compared with the flat portion until the wiring groove 26 is filled with the conductive film 28 by bottom-up growth. Thereafter, as shown in FIG. 4E, 200 nm˜
A conductive film 28 is formed to a thickness of 3000 nm. This is to ensure a polishing margin in the subsequent CMP process. The growth of the conductive film 28 in FIGS. 4C to 4E is performed at a current density of 7 to 30 A / cm ² , for example. After plating film formation, heat treatment may be performed at 100 ° C. to 350 ° C. for 1 minute to 10 minutes in order to relieve residual stress of the conductive film 28.

以上、説明したように、この実施の形態では、シリコン基板１をめっき液に浸漬させるときには、シリコン基板１とめっき液の相対速度を１００ｍ／分以上にした。これによって、シード層２８Ａの表面に対する抑制剤の吸着が促進され、シード溶解が低減される。これによって、配線溝２６内の空隙発生を抑制できる。また、シリコン基板１をめっき液に浸漬させた後、導電膜２８を成長させるときには、シリコン基板１とめっき液の相対速度を３０ｍ／分以下にしたので、配線溝２６内の抑制剤の吸着が少なくなって、ボトムアップ成長が促進される。これによって、シード溶解が進行するよりも速やかに配線溝２６内の導電膜２８を埋め込むことができる。これによって、配線溝２６の空隙発生を抑制できる。 As described above, in this embodiment, when the silicon substrate 1 is immersed in the plating solution, the relative speed between the silicon substrate 1 and the plating solution is set to 100 m / min or more. Thereby, the adsorption of the inhibitor to the surface of the seed layer 28A is promoted, and the seed dissolution is reduced. Thereby, generation | occurrence | production of the space | gap in the wiring groove | channel 26 can be suppressed. In addition, when the conductive film 28 is grown after the silicon substrate 1 is immersed in the plating solution, the relative speed between the silicon substrate 1 and the plating solution is set to 30 m / min or less, so that the inhibitor in the wiring groove 26 is adsorbed. Less and promotes bottom-up growth. As a result, the conductive film 28 in the wiring trench 26 can be buried more quickly than the seed dissolution proceeds. As a result, the generation of voids in the wiring groove 26 can be suppressed.

ここで、ステップＳ３のボトムアップ成長中にシード溶解が発生しない場合には、ステップＳ２のシリコン基板１の浸漬時のみ相対速度を制御しても良い。また、ステップＳ３のシリコン基板１の浸漬時のシード溶解を考慮する必要がない場合には、ステップＳ３のボトムアップ成長時のみ相対速度を制御しても良い。 Here, when seed dissolution does not occur during the bottom-up growth in step S3, the relative speed may be controlled only when the silicon substrate 1 is immersed in step S2. In addition, when it is not necessary to consider the seed dissolution during the immersion of the silicon substrate 1 in step S3, the relative speed may be controlled only during the bottom-up growth in step S3.

（第２の実施の形態）
第２の実施の形態について図面を参照して説明する。第１の実施の形態と同じ構成要素には同一の符号を付している。また、第１の実施の形態と重複する説明は省略する。
この実施の形態では、シード溶解を防止するために、バイアス電圧を印加しながらシリコン基板１をめっき液に浸漬することを特徴とする。 (Second Embodiment)
A second embodiment will be described with reference to the drawings. The same components as those in the first embodiment are denoted by the same reference numerals. Moreover, the description which overlaps with 1st Embodiment is abbreviate | omitted.
In this embodiment, in order to prevent seed dissolution, the silicon substrate 1 is immersed in a plating solution while applying a bias voltage.

図９に電解めっき工程のシーケンスを示す。横軸は時間の経過を示す。縦軸は上から、基板浸漬率、めっき液とシリコン基板の相対速度、バイアス電圧、めっき膜成長量を示す。第１のステップＳ１では、回転ユニット３２にシリコン基板１を装着する。この段階では、基板浸漬率、相対速度、バイアス電圧、めっき膜成長量は、共にゼロである。 FIG. 9 shows a sequence of the electrolytic plating process. The horizontal axis shows the passage of time. From the top, the vertical axis shows the substrate immersion rate, the relative speed between the plating solution and the silicon substrate, the bias voltage, and the growth amount of the plating film. In the first step S 1, the silicon substrate 1 is mounted on the rotation unit 32. At this stage, the substrate immersion rate, relative speed, bias voltage, and plating film growth amount are all zero.

続く第２のステップＳ２では、シリコン基板１をめっき液４０に浸漬させる。このとき、基板浸漬率は、徐々に増加する。相対速度は、１００ｍ／分以上の第１の速度Ｖ１に保持される。バイアス電圧は、めっき成長の際の電圧以下の値であって、シリコン基板１とアノード電極３８の間に導電膜２８を析出させない程度に調整された電圧を印加する。バイアス電圧の大きさは、導電膜２８の成長時より小さい値であって、シリコン基板１の大きさやパターン、めっき装置３１によって異なる値が用いられる。この段階でのめっき膜成長量は、ゼロである。基板浸漬率が１００％になった後も相対速度は、１００ｍ／分以上で保持され、この後、第３のステップＳ３であるボトムアップ成長段階に移行する。 In the subsequent second step S <b> 2, the silicon substrate 1 is immersed in the plating solution 40. At this time, the substrate immersion rate gradually increases. The relative speed is maintained at the first speed V1 of 100 m / min or more. The bias voltage is a value equal to or lower than the voltage during plating growth, and a voltage adjusted to such an extent that the conductive film 28 is not deposited between the silicon substrate 1 and the anode electrode 38 is applied. The magnitude of the bias voltage is smaller than that during the growth of the conductive film 28, and a different value is used depending on the size and pattern of the silicon substrate 1 and the plating apparatus 31. The growth amount of the plating film at this stage is zero. Even after the substrate immersion rate reaches 100%, the relative speed is maintained at 100 m / min or more, and thereafter, the process proceeds to the bottom-up growth stage which is the third step S3.

第３のステップＳ３以降では、基板浸漬率はめっき成長が終了するまで、１００％に維持される。相対速度は、３０ｍ／分以下の第２の速度Ｖ２に維持される。バイアス電圧は、ゼロに設定され、代わりに所定の電流がシリコン基板１に供給される。これによって、めっき膜の成長が開始される。続くステップＳ４で配線溝２６に導電膜２８が埋め込まれる。 After the third step S3, the substrate immersion rate is maintained at 100% until the plating growth is completed. The relative speed is maintained at the second speed V2 of 30 m / min or less. The bias voltage is set to zero, and a predetermined current is supplied to the silicon substrate 1 instead. Thereby, the growth of the plating film is started. In subsequent step S <b> 4, the conductive film 28 is embedded in the wiring trench 26.

この後、余分な導電膜２８をＣＭＰ法によって研磨すると、図１Ｅに示すような半導体装置７３が形成される。この実施の形態では、シリコン基板１をめっき液に浸漬させるときにバイアス電圧を印加することで、シード溶解がさらに抑制される。これによって、配線溝２６の空隙発生をさらに抑制できる。その他の効果は第１の実施の形態と同様である。 Thereafter, when the excess conductive film 28 is polished by the CMP method, a semiconductor device 73 as shown in FIG. 1E is formed. In this embodiment, the seed dissolution is further suppressed by applying a bias voltage when the silicon substrate 1 is immersed in the plating solution. As a result, the generation of voids in the wiring groove 26 can be further suppressed. Other effects are the same as those of the first embodiment.

ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができる。 All examples and conditional expressions given here are intended to help the reader understand the inventions and concepts that have contributed to the promotion of technology, such examples and It is to be construed without being limited to the conditions, and the organization of such examples in the specification is not related to showing the superiority or inferiority of the invention. While embodiments of the present invention have been described in detail, various changes, substitutions and variations can be made thereto without departing from the spirit and scope of the present invention.

１シリコン基板
２０層間絶縁膜
２６配線溝（パターン）
２８導電膜
２８Ａシード層
４０めっき液
Ｖ１第１の速度
Ｖ２第２の速度 1 Silicon substrate 20 Interlayer insulating film 26 Wiring groove (pattern)
28 conductive film 28A seed layer 40 plating solution V1 first speed V2 second speed

Claims

基板の上方に絶縁膜を形成する工程と、
前記絶縁膜に溝を形成する工程と、
前記溝の内壁に導電性のシード層を形成する工程と、
金属塩と、前記金属の析出を促進する促進剤と、促進剤分子より分子量が大きい抑制剤とを含む電解めっき液と前記基板の外周部分の相対速度が前記抑制剤で前記シード層の表面が被覆される第１の相対速度となる回転速度で回転させながら、前記基板を電解めっき液に浸漬させる工程と、
電解めっき液と前記基板の外周部分の相対速度を、前記第１の相対速度より遅く、前記溝内で前記抑制剤の吸着が前記基板を電解めっき液に浸漬させる工程より少なくなる第２の相対速度で回転させながら、電解めっき液に浸漬させた前記基板に通電して前記溝の内部に導電膜であるＣｕ膜を成長させる工程と、
を含む半導体装置の製造方法。 Forming an insulating film above the substrate;
Forming a groove in the insulating film;
Forming a conductive seed layer on the inner wall of the groove;
An electroplating solution containing a metal salt , an accelerator that promotes the precipitation of the metal, and an inhibitor having a molecular weight larger than that of the accelerator molecule, and the surface of the seed layer is the relative speed of the outer peripheral portion of the substrate. A step of immersing the substrate in an electrolytic plating solution while rotating at a rotation speed that is a first relative speed to be coated ;
A second relative speed in which the relative velocity between the electrolytic plating solution and the outer peripheral portion of the substrate is slower than the first relative velocity , and the adsorption of the inhibitor in the groove is less than the step of immersing the substrate in the electrolytic plating solution. A process of growing a Cu film as a conductive film inside the groove by energizing the substrate immersed in an electrolytic plating solution while rotating at a speed;
A method of manufacturing a semiconductor device including:

前記第１の相対速度は１００ｍ／分以上であり、前記第２の相対速度は３０ｍ／分以下であることを特徴とする請求項１に記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the first relative speed is 100 m / min or more, and the second relative speed is 30 m / min or less.

前記溝の内部に導電膜を成長させる工程では、前記溝内での前記導電膜の成長速度が前記溝外での前記導電膜の成長速度に比べて大きいことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。2. The step of growing a conductive film inside the groove, wherein the growth rate of the conductive film inside the groove is larger than the growth rate of the conductive film outside the groove. Item 3. A method for manufacturing a semiconductor device according to Item 2.

前記基板を電解めっき液に浸漬させる工程は、前記溝の内部に導電膜を成長させるときに前記基板に印加する電圧より低い電圧を前記基板に印加する請求項１乃至請求項３のいずれか一項に記載の半導体装置の製造方法。
Step of immersing the substrate in an electrolytic plating solution, any one of claims 1 to 3 for applying a voltage lower than the voltage applied to the substrate when growing a conductive film inside the groove on the substrate A method for manufacturing the semiconductor device according to the item .