JP5755939B2 - 半導体装置及びその製造方法 - Google Patents
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Description
前記縦型バイポーラトランジスタは、前記分離層により分離された前記半導体層の表面に形成された第2導電型のベース領域と、前記ベース領域の表面に形成された第1導電型のエミッタ領域と、前記エミッタ領域の下の前記ベース領域が浅くなるように、前記エミッタ領域の下の前記ベース領域の底部に接触して形成された第1導電型のベース幅制御層と、を備え、前記ベース領域は前記第1のウエル領域の形成工程を用いて形成され、前記ベース幅制御層は、前記第2のウエル領域の形成工程を用いて形成されたことを特徴とするものである。
前記縦型バイポーラトランジスタを形成する工程は、前記分離層により分離された前記半導体層の表面に第2導電型のベース領域を形成する工程と、前記ベース領域の表面に第1導電型のエミッタ領域を形成する工程と、前記エミッタ領域の下の前記ベース領域が浅くなるように、前記エミッタ領域の下の前記ベース領域の底部に接触して第1導電型のベース幅制御層を形成する工程と、を備え、
前記ベース領域は、前記第1のウエル領域の形成工程を用いて形成され、前記ベース幅制御層は、前記第2のウエル領域の形成工程を用いて形成されることを特徴とするものである。
図1は、本発明の第1の実施形態における半導体装置の断面図である。図2は、半
導体装置のV−NPNトランジスタの平面図である。図2のA−A線における断面図が、図1のV−NPNトランジスタの断面図に対応している。
図4は、本発明の第2の実施形態における半導体装置の断面図である。本実施形態が第1の実施形態(図1)と異なるのは、N+型エミッタ領域14Eの底部に接して、N+型エミッタ領域14Eより低濃度のN−型エミッタ領域12Eが形成されていることである。工程合理化のために、N+型エミッタ領域14Eは、NMOSトランジスタのN+型ソース層14S及びN+型ドレイン層14Dの形成工程(N型不純物のイオン注入)を用いて形成することが好ましい。N−型エミッタ領域12Eは、NMOSトランジスタのN−型ソース層12S及びN−型ドレイン層12Dの形成工程(N型不純物のイオン注入)を用いて形成することが好ましい。
図5は、本発明の第3の実施形態における半導体装置の断面図である。本実施形態が第2の実施形態(図4)と異なるのは、N−型エミッタ領域12Eの底部に接して、P型ベース領域7の濃度を高めたP+型ベース領域11Bが形成されていることである。工程合理化のために、P+型ベース領域11Bは、PMOSトランジスタの深いP−型ソース層11S及びP−型ドレイン層11Dの形成工程(P型不純物、例えばボロンのイオン注入)を用いて形成することが好ましい。
図6は、本発明の第4の実施形態における半導体装置の断面図である。本実施形態が第2の実施形態(図4)と異なるのは、N型ベース幅制御層9を削除した点である。N+型エミッタ領域14Eの底部に接して、N+型エミッタ領域14Eより低濃度のN−型エミッタ領域12Eが形成されている点は変わりがない。
3A,3B N+型埋め込み層 4A P型下分離層 4B P型上分離層
4 P型分離層 5 LOCOS膜 6 P型ウエル領域
7 P型ベース領域 8 N型ウエル領域 9 N型ベース幅制御層
10A,10B ゲート電極 11S P−型ソース層
11B P+型ベース領域 11D P−型ドレイン層
12S N−型ソース層 12D N−型ドレイン層
12E N−型エミッタ領域 13B P+型ベース電極取り出し層
13S P+型ソース層 13D P+型ドレイン層
14C N+型コレクタ電極取り出し層 14S N+型ドレイン層
14D N+型ドレイン層 14E N+型エミッタ領域
15 層間絶縁膜 16S ソース電極 16D ドレイン電極
17S ソース電極 17D ドレイン電極 18B ベース電極
18C コレクタ電極 18E エミッタ電極
Claims (8)
- 第1導電型の半導体層と、
前記半導体層の表面に形成された第2導電型の第1のウエル領域と、
前記第1のウエル領域に形成された第1導電チャネル型の第1のMOSトランジスタと、
前記半導体層の表面に形成された第1導電型の第2のウエル領域と、
前記第2のウエル領域に形成された第2導電チャネル型の第2のMOSトランジスタと、
前記半導体層の中に形成された縦型バイポーラトランジスタと、
前記縦型バイポーラトランジスタが形成された前記半導体層の部分を前記第1及び第2のMOSトランジスタから電気的に分離する第2導電型の分離層と、を備え、
前記縦型バイポーラトランジスタは、前記分離層により分離された前記半導体層の表面に形成された第2導電型のベース領域と、前記ベース領域の表面に形成された第1導電型のエミッタ領域と、前記エミッタ領域の下の前記ベース領域が浅くなるように、前記エミッタ領域の下の前記ベース領域の底部に接触して形成された第1導電型のベース幅制御層と、を備え、前記ベース領域は前記第1のウエル領域の形成工程を用いて形成され、前記ベース幅制御層は、前記第2のウエル領域の形成工程を用いて形成されたことを特徴とする半導体装置。 - 前記縦型バイポーラトランジスタは、前記エミッタ領域の底部に接した第1導電型の低濃度エミッタ領域を備え、
前記第1のMOSトランジスタは、第1導電型の高濃度ドレイン層と、この第1導電型の高濃度ドレイン層より深い第1導電型の低濃度ドレイン層を備え、
前記エミッタ領域は前記第1導電型の高濃度ドレイン層の形成工程を用いて形成され、前記低濃度エミッタ領域は、前記第1導電型の低濃度ドレイン層の形成工程を用いて形成されたことを特徴とする請求項1に記載の半導体装置。 - 前記縦型バイポーラトランジスタは、前記低濃度エミッタ領域の底部に接した第2導電型の高濃度ベース領域を備え、
前記第2のMOSトランジスタは、第2導電型の高濃度ドレイン層と、この第2導電型の高濃度ドレイン層より深い第2導電型の低濃度ドレイン層を備え、
前記高濃度ベース領域は、前記第2導電型の低濃度ドレイン層の形成工程を用いて形成されたことを特徴とする請求項2に記載の半導体装置。 - 前記縦型バイポーラトランジスタは、前記ベース領域の表面に形成された第2導電型のベース電極取り出し層を備え、このベース電極取り出し層は、前記第2のMOSトランジスタの前記第2導電型の高濃度ドレイン層の形成工程を用いて形成されたことを特徴とする請求項3に記載の半導体装置。
- 前記縦型バイポーラトランジスタは、前記分離層により分離された前記半導体層の表面に、第1導電型のコレクタ電極取り出し層を備え、このコレクタ電極取り出し層は、前記第1のMOSトランジスタの前記第1導電型の高濃度ドレイン層の形成工程を用いて形成されたことを特徴とする請求項2乃至4のいずれかに記載の半導体装置。
- 前記分離層は、前記第1のウエル領域の形成工程を用いて形成されていることを特徴とする請求項1乃至5のいずれかに記載の半導体装置。
- 第1導電型の半導体層の表面に第2導電型の第1のウエル領域を形成する工程と、
前記第1のウエル領域に第1導電チャネル型の第1のMOSトランジスタを形成する工程と、
前記半導体層の表面に第1導電型の第2のウエル領域を形成する工程と、
前記第2のウエル領域に第2導電チャネル型の第2のMOSトランジスタを形成する工程と、
前記半導体層の中に縦型バイポーラトランジスタを形成する工程と、
前記縦型バイポーラトランジスタが形成された前記半導体層の部分を前記第1及び第2のMOSトランジスタから電気的に分離する第2導電型の分離層を形成する工程と、を備え、
前記縦型バイポーラトランジスタを形成する工程は、
前記分離層により分離された前記半導体層の表面に第2導電型のベース領域を形成する工程と、
前記ベース領域の表面に第1導電型のエミッタ領域を形成する工程と、
前記エミッタ領域の下の前記ベース領域が浅くなるように、前記エミッタ領域の下の前記ベース領域の底部に接触して第1導電型のベース幅制御層を形成する工程と、を備え、
前記ベース領域は、前記第1のウエル領域の形成工程を用いて形成され、前記ベース幅制御層は、前記第2のウエル領域の形成工程を用いて形成されることを特徴とする半導体装置の製造方法。 - 前記縦型バイポーラトランジスタを形成する工程は、前記エミッタ領域の底部に接した第1導電型の低濃度エミッタ領域を形成する工程と、を備え、
前記第1のMOSトランジスタを形成する工程は、第1導電型の高濃度ドレイン層を形成する工程と、この第1導電型の高濃度ドレイン層より深い第1導電型の低濃度ドレイン層を形成する工程を備え、
前記エミッタ領域は前記第1導電型の高濃度ドレイン層の形成工程を用いて形成され、前記低濃度エミッタ領域は、前記第1導電型の低濃度ドレイン層の形成工程を用いて形成されることを特徴とする請求項7に記載の半導体装置の製造方法。
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