JP5747843B2 - スイッチング素子の駆動装置 - Google Patents

Description

本発明は、電圧制御形のスイッチング素子を駆動対象スイッチング素子とするスイッチング素子の駆動装置に関する。

従来、下記特許文献１に見られるように、半導体スイッチング素子（ＩＧＢＴ）の駆動状態をオン状態及びオフ状態のうち一方の状態から他方の状態に切り替えるに際し、他方の状態とするためのゲート電荷の充電速度を変更する技術（いわゆるアクティブゲートコントロール）が知られている。この技術について、スイッチング素子をオフ状態とするためのゲート電荷の充電を主にして説明すると、スイッチング素子のゲートには、一対の充電経路が接続されている。これら充電経路のそれぞれには、抵抗体が備えられ、これら抵抗体の抵抗値は、互いに相違している。そして、上記充電経路のそれぞれには、充電経路を開閉するトランジスタが備えられている。

こうした構成において、まず、スイッチング素子に対するオフ操作指令を入力として、抵抗値の低い方の抵抗体と同じ充電経路に備えられたトランジスタがオン状態とされることで、充電速度を高速度としてゲート電荷が充電される。その後、上記トランジスタがオフ状態とされてかつ、抵抗値の高い方の抵抗体と同じ充電経路に備えられたトランジスタがオン状態とされることで、充電速度を低速度としてゲート電荷が充電される。

上記技術によれば、スイッチング素子の駆動状態がオン状態及びオフ状態のうち一方の状態から他方の状態に切り替えられる場合に生じるサージ電圧の増大を抑制し、また、スイッチング損失の低減を図ることができる。

特許第３３３９３１１号公報

ところで、上記トランジスタ等、ゲート電荷の充電速度の変更に関わる機能に異常が生じると、充電速度が適切なものからずれることで、サージ電圧の増大を抑制できなかったり、スイッチング損失を低減できなかったりするおそれがある。

本発明は、上記課題を解決するためになされたものであり、その目的は、充電速度の変更に関わる機能に異常が生じたことを適切に検出することのできるスイッチング素子の駆動装置を提供することにある。

以下、上記課題を解決するための手段、及びその作用効果について記載する。

請求項１記載の発明は、電圧制御形のスイッチング素子を駆動対象スイッチング素子（Ｓ＊＃）とするスイッチング素子の駆動装置において、前記駆動対象スイッチング素子の開閉制御端子には、該駆動対象スイッチング素子をオン状態とするための電荷を前記開閉制御端子に充電するオン側充電経路と、前記駆動対象スイッチング素子をオフ状態とするための電荷を前記開閉制御端子に充電するオフ側充電経路（Ｌｄａ，Ｌｄｂ）とが接続され、前記オン側充電経路には、該オン側充電経路を開閉すべくオンオフ操作されるオン側開閉素子と、オン側抵抗体とが備えられ、前記オフ側充電経路には、該オフ側充電経路を開閉すべくオンオフ操作されるオフ側開閉素子（３２ａ，３２ｂ）と、オフ側抵抗体（３０ａ，３０ｂ）とが備えられ、前記オン側開閉素子及び前記オフ側開閉素子のうち少なくとも１つを操作対象素子としてかつ、前記電荷の充電速度を変更すべく前記操作対象素子の操作状態を変更する速度変更手段と、前記操作対象素子と同じ前記充電経路に備えられた前記抵抗体の両端の電位差又は前記開閉制御端子の電位と、前記オフ側開閉素子の操作状態と、前記オン側開閉素子の操作状態とに基づき、前記操作対象素子に異常、該操作対象素子が備えられた前記充電経路にオープン異常、又は該操作対象素子と同じ前記充電経路に備えられた前記抵抗体に異常が生じているか否かを判断する処理を行う異常判断手段とを備えることを特徴とする。

オン側開閉素子及びオフ側開閉素子のうち少なくとも１つである操作対象素子、又は操作対象素子と同じ上記充電経路に備えられた抵抗体に異常が生じたり、操作対象素子が備えられた上記充電経路にオープン異常が生じたりすると、操作対象素子の操作状態に応じて定まる電荷の充電速度が、サージ電圧やスイッチング損失を低減するための適切な充電速度からずれることがある。この場合、上記抵抗体の両端の電位差又は開閉制御端子の電位について、実際の値が上記異常が生じない場合の値からずれることとなる。この点に着目すると、上記抵抗体の両端の電位差又は開閉制御端子の電位と、オフ側開閉素子及びオン側開閉素子の操作状態とは、上記異常の有無を判断するためのパラメータとなる。ここで、上記発明では、異常判断手段を備えることで、充電速度の変更に関わる機能に異常が生じたことを適切に検出することができる。

なお、駆動対象スイッチング素子の駆動状態をオン状態及びオフ状態のうち一方から他方とするための電荷とは、正の電荷に限らず、負の電荷のこともある。このため、負の電荷を開閉制御端子に充電するとは、正の電荷を開閉制御端子から放電することを意味する。

第１の実施形態にかかるシステム構成図。 同実施形態にかかるドライブユニットの構成図。 同実施形態にかかる放電処理の概要を示す図。 同実施形態にかかる異常判断処理の手順を示す流れ図。 同実施形態にかかる異常判断の順序を示す図。 同実施形態にかかるフェールセーフ処理の手順を示す流れ図。 第２の実施形態にかかるドライブユニットの構成図。 同実施形態にかかる異常判断処理の手順を示す流れ図。 第３の実施形態にかかる異常判断処理の手順を示す流れ図。 第４の実施形態にかかるドライブユニットの構成図。 第７の実施形態にかかる異常判断処理の手順を示す流れ図。 その他の実施形態にかかる異常判断の順序を示す図。

（第１の実施形態）
以下、本発明にかかるスイッチング素子の駆動装置を車載主機として回転機のみを備えた電動車両に適用した第１の実施形態について、図面を参照しつつ説明する。

図１に、本実施形態にかかるシステムの全体構成を示す。

モータジェネレータ１０は、車載主機であり、図示しない駆動輪に機械的に連結されている。モータジェネレータ１０は、直流交流変換回路としてのインバータＩＶと、直流電源としてのコンバータＣＶを介して高電圧バッテリ１２に接続されている。ここで、コンバータＣＶは、コンデンサＣと、コンデンサＣに並列接続された一対のスイッチング素子Ｓｃｐ，Ｓｃｎと、一対のスイッチング素子Ｓｃｐ，Ｓｃｎの接続点と高電圧バッテリ１２の正極とを接続するリアクトルＬとを備えている。詳しくは、コンバータＣＶは、スイッチング素子Ｓｃｐ，Ｓｃｎのオンオフ操作によって、高電圧バッテリ１２の電圧（例えば「２８８Ｖ」）を所定の電圧（例えば「６６６Ｖ」）を上限として昇圧する機能を有する。

一方、インバータＩＶは、スイッチング素子Ｓｕｐ，Ｓｕｎの直列接続体と、スイッチング素子Ｓｖｐ，Ｓｖｎの直列接続体と、スイッチング素子Ｓｗｐ，Ｓｗｎの直列接続体とを備えている。これら各直列接続体の接続点は、モータジェネレータ１０のＵ，Ｖ，Ｗ相にそれぞれ接続されている。

なお、本実施形態では、スイッチング素子Ｓ＊＃（＊＝ｃ，ｕ，ｖ，ｗ；＃＝ｐ，ｎ）として、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が用いられている。また、これらスイッチング素子Ｓ＊＃にはそれぞれ、フリーホイールダイオードＤ＊＃が逆並列に接続されている。

制御装置１４は、低電圧バッテリ１６を電源としてかつ、モータジェネレータ１０を制御対象とする。制御装置１４は、モータジェネレータ１０の制御量（例えばトルク）を所望に制御する通常制御を行うべく、インバータＩＶやコンバータＣＶを操作する。詳しくは、制御装置１４は、インバータＩＶの入力電圧ＶＨ（コンデンサＣの電圧）を検出する電圧センサ１８等の各種センサの検出値を取り込む。そして、制御装置１４は、コンバータＣＶの出力電圧を所望とすべく、各種センサの検出値に基づき生成される操作信号ｇｃｐ、ｇｃｎをドライブユニットＤＵｃｐ，ＤＵｃｎに出力し、コンバータＣＶのスイッチング素子Ｓｃｐ，Ｓｃｎを操作する。また、制御装置１４は、上記各種センサの検出値に基づき生成される操作信号ｇｕｐ，ｇｕｎ，ｇｖｐ，ｇｖｎ，ｇｗｐ，ｇｗｎをドライブユニットＤＵｕｐ，ＤＵｕｎ，ＤＵｖｐ，ＤＵｖｎ，ＤＵｗｐ，ＤＵｗｎに出力し、インバータＩＶのスイッチング素子Ｓｕｐ，Ｓｕｎ，Ｓｖｐ，Ｓｖｎ，Ｓｗｐ，Ｓｗｎを操作する。ここで、高電位側のスイッチング素子Ｓ＊ｐに対する操作信号ｇ＊ｐと、対応する低電位側のスイッチング素子Ｓ＊ｎに対する操作信号ｇ＊ｎとは、互いに相補的な信号となっている。換言すれば、高電位側のスイッチング素子Ｓ＊ｐと、対応する低電位側のスイッチング素子Ｓ＊ｎとは、交互にオン状態とされる。

インターフェース２０は、高電圧バッテリ１２を備える高電圧システムと低電圧バッテリ１６を備える低電圧システムとの間を絶縁しつつ、これらの間の信号の授受を行うための機器である。なお、本実施形態では、インターフェース２０として、光絶縁素子（フォトカプラ）が用いられている。

次に、図２を用いて、上記ドライブユニットＤＵ＊＃の構成を示す。

図示されるように、ドライブユニットＤＵ＊＃は、１チップ化された半導体集積回路であるドライブＩＣ２２と、スイッチング素子Ｓ＊＃の開閉制御端子（ゲート）に電圧を印加するための定電圧電源２４とを備えている。

定電圧電源２４は、ドライブＩＣ２２の端子Ｔ１を介して定電流用抵抗体２６の一端に接続されている。定電流用抵抗体２６の他端は、ドライブＩＣ２２の端子Ｔ２、ＰチャネルＭＯＳＦＥＴ（定電流用スイッチング素子２８）及びドライブＩＣ２２の端子Ｔ３を介してスイッチング素子Ｓ＊＃のゲートに接続されている。なお、定電圧電源２４とゲートとを接続する電気経路がオン側充電経路に相当する。

スイッチング素子Ｓ＊＃のゲートは、第1の放電用抵抗体３０ａを介してドライブＩＣ２２の端子Ｔ４に接続されており、端子Ｔ４は、ＮチャネルＭＯＳＦＥＴ（第1の放電用スイッチング素子３２ａ）を介してスイッチング素子Ｓ＊＃の出力端子（エミッタ）に接続されている。

また、スイッチング素子Ｓ＊＃のゲートは、第２の放電用抵抗体３０ｂを介してドライブＩＣ２２の端子Ｔ５に接続されており、端子Ｔ５は、ＮチャネルＭＯＳＦＥＴ（第２の放電用スイッチング素子３２ｂ）を介してエミッタに接続されている。ここで、第２の放電用抵抗体３０ｂの抵抗値Ｒｂは、第1の放電用抵抗体３０ａの抵抗値Ｒａよりも高く設定されている。なお、第1の放電用抵抗体３０ａ及び第1の放電用スイッチング素子３２ａを介してゲートとエミッタとを接続する電気経路と、第２の放電用抵抗体３０ｂ及び第２の放電用スイッチング素子３２ｂを介してゲートとエミッタとを接続する電気経路とがオフ側充電経路に相当する。

上記スイッチング素子Ｓ＊＃は、コレクタ電流と相関を有する微少電流を出力するセンス端子Ｓｔを備えている。センス端子Ｓｔは、センス抵抗３４を介してスイッチング素子Ｓ＊＃のエミッタに接続されている。これにより、センス端子Ｓｔから出力される微少電流によってセンス抵抗３４に電圧降下が生じるため、センス抵抗３４のうちセンス端子Ｓｔ側の電位（以下、センス電圧Ｖｓｅ）を、コレクタ電流と相関を有する電気的な状態量とすることができる。なお、センス電圧Ｖｓｅは、ドライブＩＣ２２の端子Ｔ６を介してドライブＩＣ２２内の駆動制御部３６に入力される。

スイッチング素子Ｓ＊＃付近には、スイッチング素子Ｓ＊＃の温度（以下、素子温度ＴＤ）を検出するための感温ダイオードＳＤ＊＃が設けられている。詳しくは、感温ダイオードＳＤ＊＃は、スイッチング素子Ｓ＊＃の温度に応じた出力電圧を出力する。なお、感温ダイオードＳＤ＊＃の出力電圧とスイッチング素子Ｓ＊＃の温度とは負の相関を有する。また、感温ダイオードＳＤ＊＃の出力電圧は、ドライブＩＣ２２の端子Ｔ７を介して駆動制御部３６に入力される。駆動制御部３６は、端子Ｔ７の電圧に基づき素子温度ＴＤを検出し、また、検出された素子温度ＴＤをインターフェース２０を介して制御装置１４に伝達する。

スイッチング素子Ｓ＊＃のゲートには、端子Ｔ８を介して差動増幅回路３８の非反転入力端子が接続され、差動増幅回路３８の反転入力端子には、端子Ｔ５が接続されている。すなわち、差動増幅回路３８は、第２の放電用抵抗体３０ｂの両端の電位差を増幅する機能を有する。

差動増幅回路３８の出力端子は、第１のコンパレータＣＭＰ１の非反転入力端子と、第２のコンパレータＣＭＰ２の反転入力端子とに接続されている。第１のコンパレータＣＭＰ１の反転入力端子には、第１の基準電圧Ｖｒｅｆ１を端子電圧とする電源４０が接続されている。また、第２のコンパレータＣＭＰ２の非反転入力端子には、第２の基準電圧Ｖｒｅｆ２を端子電圧とする電源４２が接続されている。これらコンパレータＣＭＰ１，ＣＭＰ２の出力端子同士は互いに接続され、この接続点の信号は、第１の判断信号Ｓｉｇ１として異常判断部５０に入力される。

一方、スイッチング素子Ｓ＊＃のゲートには、端子Ｔ８を介して差動増幅回路４４の非反転入力端子が接続され、差動増幅回路４４の反転入力端子には、端子Ｔ４が接続されている。すなわち、差動増幅回路４４は、第1の放電用抵抗体３０ａの両端の電位差を増幅する機能を有する。

差動増幅回路４４の出力端子は、第３のコンパレータＣＭＰ３の非反転入力端子と、第４のコンパレータＣＭＰ４の反転入力端子とに接続されている。第３のコンパレータＣＭＰ３の反転入力端子には、第３の基準電圧Ｖｒｅｆ３を端子電圧とする電源４６が接続されている。また、第４のコンパレータＣＭＰ４の非反転入力端子には、第４の基準電圧Ｖｒｅｆ４を端子電圧とする電源４８が接続されている。これらコンパレータＣＭＰ３，ＣＭＰ４の出力端子同士は互いに接続され、この接続点の信号は、第２の判断信号Ｓｉｇ２として異常判断部５０に入力される。

異常判断部５０は、第１の判断信号Ｓｉｇ１及び第２の判断信号Ｓｉｇ２の論理に基づき、ドライブＩＣ２２の端子Ｔ１１及びインターフェース２０を介して制御装置１４にフェール信号ＦＬを伝達する。

次に、駆動制御部３６によって行われるスイッチング素子Ｓ＊＃のゲートの充放電処理について説明する。

まず、ゲートの充電処理について説明する。

ゲートの充電処理は、ドライブＩＣ２２の端子Ｔ９を介して入力される操作信号ｇ＊＃がオン操作指令とされることで行われる。本実施形態では、ゲートの充電処理を定電流制御によって行う。定電流制御は、ドライブＩＣ２２の端子Ｔ１０を介して検出される定電流用抵抗体２６の電圧降下量をその目標値（例えば１Ｖ）とすべく、定電流用スイッチング素子２８のゲート電圧を操作するものである。これにより、スイッチング素子Ｓ＊＃のゲートの充電電流を一定値に制御することで、スイッチング素子Ｓ＊＃がオン状態に切り替えられる場合に生じるサージ電圧を抑制する。なお、ゲートの充電処理が行われる期間において、第1，第２の放電用スイッチング素子３２ａ，３２ｂはオフ操作される。

次に、ゲートの放電処理について説明する。

ゲートの放電処理は、操作信号ｇ＊＃がオフ操作指令とされることで行われる。本実施形態では、ゲートの放電処理として、ゲート電荷の放電（負の電荷の充電）が開始されてから完了されるまでの期間の途中において、スイッチング素子Ｓ＊＃のゲートに接続される放電経路（負の電荷の充電経路）の抵抗値を変更するアクティブゲートコントロールを行う。これは、スイッチング素子Ｓ＊＃がオン状態からオフ状態に切り替えられる場合のサージ電圧やスイッチング損失の増大を抑制するための制御である。

詳しくは、操作信号ｇ＊＃がオフ操作指令とされることで、第1の放電用スイッチング素子３２ａをオン操作してかつ、第２の放電用スイッチング素子３２ｂをオフ操作し、ゲート電荷の放電速度を高速度とする。これにより、第１の放電用抵抗体３０ａ及び第1の放電用スイッチング素子３２ａを介してゲートとエミッタとを接続する第１の放電経路Ｌｄａによってゲートから電荷を放電させる。その後、第1の放電用スイッチング素子３２ａをオフ操作に切り替えてかつ、第２の放電用スイッチング素子３２ｂをオン操作に切り替えることで、ゲート電荷の放電速度を低速度に変更する。これにより、第２の放電用抵抗体３０ｂ及び第２の放電用スイッチング素子３２ｂを介してゲートとエミッタとを接続する第２の放電経路Ｌｄｂによってゲートから電荷を放電させる。なお、ゲートの放電処理が行われる期間において、定電流用スイッチング素子２８はオフ操作される。

ここで、本実施形態では、放電速度の変更タイミングを、センス電圧Ｖｓｅに基づき把握する。

図３を用いて、放電速度の変更タイミングについて説明する。詳しくは、図３（ａ）は、操作信号ｇ＊＃の推移を示し、図３（ｂ）は、ゲート電圧Ｖｇｅの推移を示し、図３（ｃ）は、コレクタ・エミッタ間電圧Ｖｃｅ及びコレクタ電流Ｉｃｅの推移を示し、図４（ｄ）は、センス電圧Ｖｓｅの推移を示す。また、図３（ｅ），図３（ｆ）は、第１，第２の放電用スイッチング素子３２ａ，３２ｂの操作状態の推移を示し、図３（ｇ）は、ゲート電荷の放電速度の推移を示す。

図示されるように、時刻ｔ１においてゲート電荷の放電が開始された後、センス電圧Ｖｓｅが閾値電圧Ｖｔｈを下から上に跨ぐタイミング（時刻ｔ２）を放電速度の変更タイミングとして把握する。ここで、放電速度の変更タイミングの把握にセンス電圧Ｖｓｅを用いるのは、スイッチング素子Ｓ＊＃がオン状態からオフ状態に切り替えられる場合におけるサージ電圧を抑制しつつ、スイッチング損失を低減可能な放電速度の変更タイミングと、センス電圧Ｖｓｅが閾値電圧Ｖｔｈを跨ぐタイミングとを関係付けることが可能であるためである。

なお、スイッチング素子Ｓ＊＃がオン状態からオフ状態に移行される期間内の時刻ｔ２近傍において、センス電圧Ｖｓｅが大きく上昇する現象が生じる。この現象は、スイッチング素子Ｓ＊＃のコレクタやエミッタとゲートとの間の寄生容量等を介してセンス電圧Ｖｓｅにサージ電圧が重畳するために生じると考えられる。

次に、異常判断部５０によって実行される異常判断処理について説明する。

本実施形態では、この処理として、第1の放電用抵抗体３０ａ及び第２の放電用抵抗体３０ｂのそれぞれの両端の電位差に基づき、アクティブゲートコントロール機能（第1の放電用抵抗体３０ａ，第２の放電用抵抗体３０ｂ，第1の放電用スイッチング素子３２ａ、第２の放電用スイッチング素子３２ｂ、第１の放電経路Ｌｄａ、第２の放電経路Ｌｄｂ）に異常が生じているか否かを判断する処理を行う。本実施形態では、この処理を、モータジェネレータ１０の通常制御前に行う。

図４に、本実施形態にかかる異常判断処理の手順を示す。なお、本実施形態にかかる駆動制御部３６は、ハードウェア処理手段であるため、図４に示す処理は、実際にはロジック回路によって実行される。

この一連の処理では、まずステップＳ１０において、駆動制御部３６の起動時であるか否かを判断する。この処理は、モータジェネレータ１０の通常制御前であるか否かを判断するための処理であり、異常判断処理を行う状況であるか否かを判断するための処理である。

ステップＳ１０において肯定判断された場合には、ステップＳ１２に進み、定電流用スイッチング素子２８及び第１の放電用スイッチング素子３２ａの双方をオン操作してかつ、第２の放電用スイッチング素子３２ｂをオフ操作する。なお、本ステップにおける定電流用スイッチング素子２８のオン操作とは、定電流制御による操作ではなく、定電流用スイッチング素子２８を常時オン状態とするための操作である。

続くステップＳ１４では、定電流用スイッチング素子２８及び第1の放電用スイッチング素子３２ａの双方のオン操作が開始されてから第１の規定時間ＴＡ経過するまで待機する。この処理は、アクティブゲートコントロール機能の異常検出精度を高めるための処理である。つまり、定電流用スイッチング素子２８及び第1の放電用スイッチング素子３２ａがオン操作された直後は、第1の放電用抵抗体３０ａの両端の電位差が安定していない。こうした状況下において上記電位差に基づき異常判断処理を行うと、アクティブゲートコントロール機能に異常が生じていないにもかかわらず、異常が生じた旨誤判断されるおそれがある。

続くステップＳ１６では、第２の判断信号Ｓｉｇ２の論理が「Ｈ」であるか否かを判断する。この処理は、第２の放電用抵抗体３０ｂにオープン異常もしくはショート異常、第２の放電用スイッチング素子３２ｂにオープン異常、第１の放電経路Ｌｄａのうち第1の放電用抵抗体３０ａから端子Ｔ４までの経路にオープン異常（以下、電気経路ＬＡ１にオープン異常）、又は第１の放電経路Ｌｄａのうち端子Ｔ４からエミッタまでの経路にオープン異常（以下、電気経路ＬＡ２にオープン異常）が生じているか否かを判断するための処理である。すなわち、放電速度を高速度とする放電経路に異常が生じているか否かを判断するための処理である。以下、第２の判断信号Ｓｉｇ２を用いた異常判断の原理について説明する。

本実施形態では、電源４６の第３の基準電圧Ｖｒｅｆ３が、アクティブゲートコントロール機能に異常が生じておらず、また、定電流用スイッチング素子２８及び第1の放電用スイッチング素子３２ａの双方がオン状態とされてかつ第２の放電用スイッチング素子３２ｂがオフ状態とされた場合における差動増幅回路４４の出力電圧よりも高くてかつ、定電圧電源２４の端子電圧よりも低い電圧に設定されている。また、電源４８の第４の基準電圧Ｖｒｅｆ４が、アクティブゲートコントロール機能に異常が生じておらず、また、定電流用スイッチング素子２８及び第1の放電用スイッチング素子３２ａの双方がオン状態とされてかつ第２の放電用スイッチング素子３２ｂがオフ状態とされた場合における差動増幅回路４４の出力電圧よりも低くてかつ、０よりも高い電圧に設定されている。

こうした基準電圧の設定によれば、アクティブゲートコントロール機能に異常が生じていない場合、第１の放電用抵抗体３０ａの両端の電位差は、定電流用抵抗体２６及び第１の放電用抵抗体３０ａによって定電圧電源２４の端子電圧が分圧された値となる。このため、差動増幅回路４４の出力電圧が第３の基準電圧Ｖｒｅｆ３を下回ることで第３のコンパレータＣＭＰ３の出力信号の論理が「Ｌ」とされ、また、上記出力電圧が第４の基準電圧Ｖｒｅｆ４を上回ることで第４のコンパレータＣＭＰ４の出力信号の論理が「Ｌ」とされる。これにより、第２の判断信号Ｓｉｇ２の論理が「Ｌ」とされる。

これに対し、第１の放電用抵抗体３０ａ又は上記電気経路ＬＡ１にオープン異常が生じた場合、第1の放電用抵抗体３０ａの両端の電位差が定電圧電源２４の端子電圧まで上昇する。このため、差動増幅回路４４の出力電圧が第３の基準電圧Ｖｒｅｆ３を上回ることで第３のコンパレータＣＭＰ３の出力信号の論理が「Ｈ」に切り替えられる。これにより、第２の判断信号Ｓｉｇ２の論理が「Ｈ」に切り替えられる。一方、第１の放電用抵抗体３０ａにショート異常、又は第１の放電用スイッチング素子３２ａもしくは上記電気経路ＬＡ２にオープン異常が生じた場合、第1の放電用抵抗体３０ａの両端の電位差が０となることから、差動増幅回路４４の出力電圧が第４の基準電圧Ｖｒｅｆ４を下回り、第４のコンパレータＣＭＰ４の出力信号の論理が「Ｈ」に切り替えられる。これにより、第２の判断信号Ｓｉｇ２の論理が「Ｈ」に切り替えられる。

ステップＳ１６において肯定判断された場合には、ステップＳ１８に進み、第１の放電用抵抗体３０ａにオープン異常もしくはショート異常、第１の放電用スイッチング素子３２ａにオープン異常、又は上記電気経路ＬＡ１もしくは電気経路ＬＡ２にオープン異常が生じている旨判断する。

続くステップＳ２０では、第1の放電用スイッチング素子３２ａのオン操作を禁止してかつ、第２の放電用スイッチング素子３２ｂのみで放電処理を継続させる旨を駆動制御部３６に指示する。この処理は、スイッチング素子Ｓ＊＃がオン状態からオフ状態に切り替えられる場合に生じるサージ電圧によってスイッチング素子Ｓ＊＃の信頼性が低下することを回避するための処理である。

つまり、上記ステップＳ１６で肯定判断された状況は、第1の放電用抵抗体３０ａにショート異常が生じたおそれがある状況である。こうした状況において放電処理が開始されると、放電速度が高速度とされる場合の放電経路の抵抗値が第1の放電用抵抗体３０ａに異常が生じていない場合の上記抵抗値よりも低くなる。このことに起因して、アクティブゲートコントロールによるサージ電圧の低減効果が低下し、スイッチング素子Ｓ＊＃がオフ状態に切り替えられる場合におけるエミッタ・コレクタ間電圧がその許容上限値を超えることで、スイッチング素子Ｓ＊＃の信頼性が低下するおそれがある。こうした事態を回避すべく、本ステップの処理を設ける。

一方、上記ステップＳ１６において否定判断された場合には、ステップＳ２２に進み、第1の放電用スイッチング素子３２ａをオフ操作に切り替えてかつ、第２の放電用スイッチング素子３２ｂをオン操作に切り替える。

続くステップＳ２４では、定電流用スイッチング素子２８及び第２の放電用スイッチング素子３２ｂの双方のオン操作が開始されてから第２の規定時間ＴＢ経過するまで待機する。この処理は、上記ステップＳ１４の処理と同趣旨で設けられる処理である。

続くステップＳ２６では、第１の判断信号Ｓｉｇ１の論理が「Ｈ」であるか否かを判断する。この処理は、第２の放電用抵抗体３０ｂにオープン異常もしくはショート異常、第２の放電用スイッチング素子３２ｂにオープン異常、第２の放電経路Ｌｄｂのうち第２の放電用抵抗体３０ｂから端子Ｔ５までの経路にオープン異常（以下、電気経路ＬＢ１にオープン異常）、又は第２の放電経路Ｌｄｂのうち端子Ｔ５からエミッタまでの経路にオープン異常（以下、電気経路ＬＢ２にオープン異常）が生じているか否かを判断するための処理である。すなわち、放電速度を低速度とする放電経路に異常が生じているか否かを判断するための処理である。第１の判断信号Ｓｉｇ１を用いた異常判断手法は、第２の判断信号Ｓｉｇ２を用いた異常判断手法に準じた手法で行われる。以下、第１の判断信号Ｓｉｇ１を用いた異常判断の原理について説明する。

本実施形態では、電源４０の第１の基準電圧Ｖｒｅｆ１が、アクティブゲートコントロール機能に異常が生じておらず、また、定電流用スイッチング素子２８及び第２の放電用スイッチング素子３２ｂの双方がオン状態とされてかつ第1の放電用スイッチング素子３２ａがオフ状態とされた場合における差動増幅回路３８の出力電圧よりも高くてかつ、定電圧電源２４の端子電圧よりも低い電圧に設定されている。また、電源４２の第２の基準電圧Ｖｒｅｆ２が、アクティブゲートコントロール機能に異常が生じておらず、また、定電流用スイッチング素子２８及び第２の放電用スイッチング素子３２ｂの双方がオン状態とされてかつ第1の放電用スイッチング素子３２ａがオフ状態とされた場合における上記出力電圧よりも低くてかつ、０よりも高い電圧に設定されている。

こうした基準電圧の設定によれば、アクティブゲートコントロール機能に異常が生じていない場合、第２の放電用抵抗体３０ｂの両端の電位差は、定電流用抵抗体２６及び第２の放電用抵抗体３０ｂによって定電圧電源２４の端子電圧が分圧された値となる。このため、差動増幅回路３８の出力電圧が第１の基準電圧Ｖｒｅｆ１を下回ることで第１のコンパレータＣＭＰ１の出力信号の論理が「Ｌ」とされ、また、上記出力電圧が第２の基準電圧Ｖｒｅｆ２を上回ることで第２のコンパレータＣＭＰ２の出力信号の論理が「Ｌ」とされる。これにより、第１の判断信号Ｓｉｇ１の論理が「Ｌ」とされる。

これに対し、第２の放電用抵抗体３０ｂ又は上記電気経路ＬＢ１にオープン異常が生じた場合、第２の放電用抵抗体３０ｂの両端の電位差が定電圧電源２４の端子電圧まで上昇することから、差動増幅回路３８の出力電圧が第１の基準電圧Ｖｒｅｆ１を上回り、第１のコンパレータＣＭＰ１の出力信号の論理が「Ｈ」に切り替えられる。これにより、第１の判断信号Ｓｉｇ１の論理が「Ｈ」に切り替えられる。一方、第２の放電用抵抗体３０ｂにショート異常又は第２の放電用スイッチング素子３２ｂもしくは上記電気経路ＬＢ２にオープン異常が生じた場合、第２の放電用抵抗体３０ｂの両端の電位差が０となることから、差動増幅回路３８の出力電圧が第２の基準電圧Ｖｒｅｆ２を下回り、第２のコンパレータＣＭＰ２の出力信号の論理が「Ｈ」に切り替えられる。これにより、第１の判断信号Ｓｉｇ１の論理が「Ｈ」に切り替えられる。

ステップＳ２６において肯定判断された場合には、ステップＳ２８に進み、第２の放電用抵抗体３０ｂにオープン異常もしくはショート異常、第２の放電用スイッチング素子３２ｂにオープン異常、又は上記電気経路ＬＢ１もしくは電気経路ＬＢ２にオープン異常が生じている旨判断する。

続くステップＳ３０では、第２の放電用スイッチング素子３２ｂのオン操作を禁止してかつ、第１の放電用スイッチング素子３２ａのみで放電処理を継続させる。この処理は、上記ステップＳ２０の処理と同様に、スイッチング素子Ｓ＊＃の信頼性が低下することを回避するための処理である。

ステップＳ２０、Ｓ３０の処理が完了した場合には、ステップＳ３２に進む。ステップＳ３２では、放電速度を低速度とする放電経路、及び放電速度を高速度とする放電経路のうちいずれに異常が生じているかをフェール信号ＦＬによって制御装置１４に対して通知する通知処理を行う。本実施形態では、フェール信号ＦＬとしてパルスを用い、パルスの周波数を変更することで、上記いずれに異常が生じているかをフェール信号ＦＬによって通知可能となっている。

なお、上記ステップＳ１０、Ｓ２６において否定判断された場合や、ステップＳ３２の処理が完了した場合には、この一連の処理を一旦終了する。

ちなみに、本実施形態では、インバータＩＶに備えられた高電位側のスイッチング素子Ｓ￥ｐ（￥＝ｕ，ｖ，ｗ）と、低電位側のスイッチング素子Ｓ￥ｎとについて、異常判断処理が同時に行われないようにする。具体的には、図５に示すように、まず、高電位側のスイッチング素子Ｓ￥ｐについて、Ｕ，Ｖ，Ｗ相の順に異常判断処理を行った後、低電位側のスイッチング素子Ｓ￥ｎについて、Ｗ，Ｖ，Ｕ相の順に異常判断処理を行う。これは、これらスイッチング素子Ｓ￥ｐ，Ｓ￥ｎの双方がオン状態とされることで、スイッチング素子Ｓ￥＃に短絡電流が流れることを回避するためである。

次に、図６を用いて、制御装置１４によって実行されるフェールセーフ処理について説明する。図６は、フェールセーフ処理の手順を示す図である。

この一連の処理では、まずステップＳ３４においてフェール信号ＦＬが入力されたか否かを判断する。

ステップＳ３４において肯定判断された場合には、ステップＳ３６に進み、フェール信号ＦＬに基づき、放電速度を高速度とする放電経路の異常が生じているか否かを判断する。なお、本ステップの処理と併せて、異常が生じた旨をユーザに報知する報知処理を行う。

ステップＳ３６において肯定判断された場合には、ステップＳ３８に進み、素子温度ＴＤが規定温度Ｔαを超えるか否かを判断する。この処理は、スイッチング素子Ｓ＊＃の信頼性が過度に低下することを回避するための処理である。

つまり、例えば、放電速度を高速度とする放電経路の異常が生じ、放電速度が低速度に固定されて放電処理が行われると、スイッチング損失が増大することとなる。スイッチング損失が増大すると、スイッチング素子Ｓ＊＃の発熱量が増大し、スイッチング素子Ｓ＊＃の信頼性が過度に低下するおそれがある。こうした事態を回避する観点から、上記ステップＳ３６において肯定判断された場合に、全てのスイッチング素子Ｓ＊＃の駆動を禁止させることも考えられる。しかしながら、この場合、その後車両を修理工場まで走行させることができなくなる等の不都合が生じるおそれがある。こうした不都合を回避すべく、本ステップにおいてスイッチング素子Ｓ＊＃の信頼性が過度に低下しないと判断される間は、第２の放電用スイッチング素子３２ｂによる放電処理を継続させる。

ステップＳ３８において肯定判断された場合には、スイッチング素子Ｓ＊＃の信頼性が過度に低下するおそれがあると判断し、ステップＳ４０に進む。ステップＳ４０では、インバータＩＶ及びコンバータＣＶのスイッチング素子Ｓ＊＃を強制的にオフ操作するシャットダウン処理を行う。

一方、上記ステップＳ３６において否定判断された場合には、放電速度を低速度とする放電経路の異常が生じていると判断し、ステップＳ４２に進む。ステップＳ４２では、コレクタ電流Ｉｃｅを低下させる処理を行う。この処理は、スイッチング素子Ｓ＊＃がオン状態からオフ状態に切り替えられる場合に生じるサージ電圧によってスイッチング素子Ｓ＊＃の信頼性が低下することを回避するための処理である。

つまり、放電速度を低速度とする放電経路の異常が生じると、放電処理において放電速度が高速度に固定されることから、アクティブゲートコントロールによるサージ電圧の低減効果が得られず、エミッタ・コレクタ間電圧が許容上限値を超えるおそれがある。ここで、スイッチング素子Ｓ＊＃がオフ状態に切り替えられる場合に生じるサージ電圧は、コレクタ電流Ｉｃｅが小さいほど小さくなる傾向にある。これは、コレクタ電流Ｉｃｅが小さいほど、スイッチング素子Ｓ＊＃がオフ状態に切り替えられる場合におけるコレクタ電流Ｉｃｅの低下速度が低くなることによる。こうした点に鑑み、本ステップの処理を行うことで、スイッチング素子Ｓ＊＃の信頼性の低下を回避する。

続くステップＳ４４では、入力電圧ＶＨが規定電圧Ｖαを超えるか否かを判断する。この処理は、第1の放電用スイッチング素子３２ａのみで放電処理を継続可能であるか否かを判断するための処理である。

つまり、入力電圧ＶＨが低い状況は、コレクタ・エミッタ間電圧と許容上限値との間の余裕代が大きくなる状況である。こうした状況下においてゲート電荷の放電速度を高速度に固定して放電処理を行ったとしても、コレクタ・エミッタ間電圧が上記許容上限値に到達しないと考えられる。このため、本ステップにおいて否定判断される間は、第1の放電用スイッチング素子３２ａによって放電処理を継続させたとしても、スイッチング素子Ｓ＊＃の信頼性が過度に低下しないと考えられる。

ステップＳ４４において否定判断された場合には、上記ステップＳ３８に進む。一方、上記ステップＳ４４において肯定判断された場合には、スイッチング素子Ｓ＊＃の信頼性が過度に低下するおそれのある状況であると判断し、上記ステップＳ４０に進む。

なお、上記ステップＳ３４、Ｓ３８において否定判断された場合や、ステップＳ４０の処理が完了した場合には、この一連の処理を一旦終了する。

以上詳述した本実施形態によれば、以下の効果が得られるようになる。

（１）定電流用スイッチング素子２８及び第1の放電用スイッチング素子３２ａの双方がオン操作されてかつ、第２の放電用スイッチング素子３２ｂがオフ操作される状況下において、第２の判断信号Ｓｉｇ２の論理が「Ｈ」であると判断された場合、第１の放電用抵抗体３０ａにオープン異常もしくはショート異常、第１の放電用スイッチング素子３２ａにオープン異常、又は第１の放電経路Ｌｄａの一部である上記電気経路ＬＡ１もしくは電気経路ＬＡ２にオープン異常が生じている旨判断した。また、定電流用スイッチング素子２８及び第２の放電用スイッチング素子３２ｂの双方がオン操作されてかつ、第１の放電用スイッチング素子３２ａがオフ操作される状況下において、第１の判断信号Ｓｉｇ１の論理が「Ｈ」であると判断された場合、第２の放電用抵抗体３０ｂにオープン異常もしくはショート異常、第２の放電用スイッチング素子３２ｂにオープン異常、又は第２の放電経路Ｌｄｂの一部である上記電気経路ＬＢ１もしくは電気経路ＬＢ２にオープン異常が生じている旨判断した。これにより、アクティブゲートコントロール機能に異常が生じたことを適切に検出することができる。

（２）定電流用スイッチング素子２８及び第1の放電用スイッチング素子３２ａの双方のオン操作が開始されてから第１の規定時間ＴＡが経過したことを条件として異常判断処理を行った。また、定電流用スイッチング素子２８及び第２の放電用スイッチング素子３２ｂの双方のオン操作が開始されてから第２の規定時間ＴＢが経過したこと条件として異常判断処理を行った。これにより、アクティブゲートコントロール機能の異常検出精度を高めることができる。

（３）インバータＩＶに備えられた高電位側のスイッチング素子Ｓ￥ｐ及び低電位側のスイッチング素子Ｓ￥ｎの双方について、異常判断処理が同時に行われないようにした。これにより、スイッチング素子Ｓ￥＃に短絡電流が流れることを回避することができ、異常判断処理の実行によってスイッチング素子Ｓ￥＃の信頼性が低下する事態を回避できる。

（４）フェール信号ＦＬのパルスの周波数を変更することで、放電速度を低速度とする放電経路、及び放電速度を高速度とする放電経路のうちいずれに異常が生じているかを制御装置１４に対して通知する通知処理を行った。これにより、異常発生箇所を制御装置１４に把握させることができ、ひいてはその後のフェールセーフ処理を適切に行うことができる。

（５）放電速度を高速度とする放電経路の異常が生じていると判断された場合、第1の放電用スイッチング素子３２ａのオン操作を禁止してかつ、第２の放電用スイッチング素子３２ｂにて放電処理を継続させた。一方、放電速度を低速度とする放電経路の異常が生じていると判断された場合、第２の放電用スイッチング素子３２ｂのオン操作を禁止してかつ、第１の放電用スイッチング素子３２ａにて放電処理を継続させた。このため、スイッチング素子Ｓ＊＃の信頼性の低下を抑制しつつ、放電処理を極力継続させることができる。これにより、その後車両を修理工場まで走行させることなどができる。

（６）制御装置１４にフェール信号ＦＬが入力された場合、素子温度ＴＤが規定温度Ｔαを超えると判断されるまで放電処理を継続させた。これにより、スイッチング素子Ｓ＊＃の信頼性の過度の低下を抑制しつつ、その後車両を修理工場まで走行させることなどができる。

（７）放電速度を低速度とする放電経路の異常が生じていると判断された場合、コレクタ電流Ｉｃｅを低下させる処理を行った。これにより、スイッチング素子Ｓ＊＃の信頼性の低下を回避することができる。

（８）素子温度ＴＤが規定温度Ｔαを超えると判断された場合、又は入力電圧ＶＨが規定電圧Ｖαを超えると判断された場合、シャットダウン処理を行った。これにより、スイッチング素子Ｓ＊＃の信頼性が低下した状態でコンバータＣＶやインバータＩＶが継続して使用される事態を回避できる。

（９）モータジェネレータ１０の通常制御前に異常判断処理を行った。このため、車両の走行が開始される前にアクティブゲートコントロールを行う上で重要な素子の異常の有無を判断することができる。

（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図７に、本実施形態にかかるドライブユニットＤＵの構成を示す。なお、図７において、先の図２の部材と同一の部材については、便宜上同一の符号を付している。

図示されるように、差動増幅回路３８の出力端子は、第５のコンパレータＣＭＰ５の非反転入力端子に接続されている。第５のコンパレータＣＭＰ５の反転入力端子には、第５の基準電圧Ｖｒｅｆ５を端子電圧とする電源５２が接続されている。

また、差動増幅回路４４の出力端子は、第６のコンパレータＣＭＰ６の非反転入力端子に接続されている。第６のコンパレータＣＭＰ６の反転入力端子には、第６の基準電圧Ｖｒｅｆ６を端子電圧とする電源５４が接続されている。

第５，第６のコンパレータＣＭＰ５，ＣＭＰ６の出力端子同士は互いに接続され、この接続点の信号は、判断信号ＳｉｇＡとして異常判断部５０に入力される。

次に、本実施形態にかかる異常判断処理について説明する。

本実施形態では、異常判断処理をモータジェネレータ１０の通常制御が行われる期間に行う。

図８に、駆動制御部３６によって実行される上記異常判断処理の手順を示す。

この一連の処理では、まずステップＳ４６において、操作信号ｇ＊＃がオフ操作指令からオン操作指令に切り替えられたか否かを判断する。

ステップＳ４６において肯定判断された場合には、ステップＳ４８に進み、判断信号ＳｉｇＡの論理が「Ｈ」であるか否かを判断する。この処理は、第1の放電用スイッチング素子３２ａ又は第２の放電用スイッチング素子３２ｂにショート異常が生じているか否かを判断するための処理である。以下、本ステップにおける異常判断の原理について説明する。

本実施形態では、電源５２の第５の基準電圧Ｖｒｅｆ５及び電源５４の第６の基準電圧Ｖｒｅｆ６が「０」よりもやや高い電圧に設定されている。

こうした基準電圧の設定によれば、第1の放電用スイッチング素子３２ａ又は第２の放電用スイッチング素子３２ｂにショート異常が生じていない場合、第１の放電用抵抗体３０ａ又は第２の放電用抵抗体３０ｂに電流が流れないことから、これら抵抗体３０ａ，３０ｂのそれぞれの両端の電位差が「０」とされる。これにより、第５，第６のコンパレータＣＭＰ５，ＣＭＰ６の出力信号の論理が「Ｌ」とされ、判断信号ＳｉｇＡの論理が「Ｌ」とされる。

これに対し、第1の放電用スイッチング素子３２ａ又は第２の放電用スイッチング素子３２ｂにショート異常が生じた場合、定電流制御が行われる期間において第1の放電用抵抗体３０ａ又は第２の放電用抵抗体３０ｂに電流が流れ、抵抗体の両端に電位差が生じる。このため、第５のコンパレータＣＭＰ５及び第６のコンパレータＣＭＰ６のうちいずれかの出力信号の論理が「Ｈ」に切り替えられ、判断信号ＳｉｇＡの論理が「Ｈ」に切り替えられる。

なお、異常判断に用いる判断信号ＳｉｇＡの取得タイミングは、オン操作指令がなされる期間中の任意のタイミングとすることができる。ただし、異常判断を速やかに行う上では、例えば、オン操作指令に切り替えられた直後における判断信号ＳｉｇＡを用いるのが望ましい。

ステップＳ４８において肯定判断された場合には、ステップＳ５０に進み、第1の放電用スイッチング素子３２ａ又は第２の放電用スイッチング素子３２ｂにショート異常が生じている旨判断する。

続くステップＳ５２では、第1の放電用スイッチング素子３２ａ又は第２の放電用スイッチング素子３２ｂにショート異常が生じている旨をフェール信号ＦＬによって制御装置１４に通知する通知処理を行う。なお、制御装置１４に上記ショート異常が生じている旨が通知されると、本実施形態では、制御装置１４においてシャットダウン処理が行われる。

なお、上記ステップＳ４６、Ｓ４８において否定判断された場合や、ステップＳ５２の処理が完了した場合には、この一連の処理を一旦終了する。

このように、本実施形態では、上記態様の異常判断処理を行うことで、第1の放電用スイッチング素子３２ａ又は第２の放電用スイッチング素子３２ｂにショート異常が生じたことを適切に検出することができる。

（第３の実施形態）
以下、第３の実施形態について、先の第２の実施形態との相違点を中心に図面を参照しつつ説明する。なお、本実施形態では、先の図７において、差動増幅回路３８、電源５２及び第５のコンパレータＣＭＰ５が備えられていない。すなわち、第６のコンパレータＣＭＰ６の出力信号が判断信号ＳｉｇＡとなる。

図９に、駆動制御部３６によって実行される上記異常判断処理の手順を示す。

この一連の処理では、まずステップＳ５４において、操作信号ｇ＊＃がオン操作指令からオフ操作指令に切り替えられたか否かを判断する。

ステップＳ５４において肯定判断された場合には、ステップＳ５６に進み、判断信号ＳｉｇＡの論理が「Ｌ」であるか否かを判断する。この処理は、第1の放電用スイッチング素子３２ａにオープン異常、第1の放電用抵抗体３０ａにショート異常、又は第１の放電経路Ｌｄａのうち端子Ｔ４からエミッタまでの経路である上記電気経路ＬＡ２にオープン異常が生じているか否かを判断するための処理である。以下、本ステップにおける異常判断の原理について説明する。

本実施形態では、電源５４の第６の基準電圧Ｖｒｅｆ６が、定電圧電源２４の端子電圧よりも低くてかつ「０」よりも高い電圧に設定されている。こうした基準電圧の設定によれば、第1の放電用スイッチング素子３２ａにオープン異常、第1の放電用抵抗体３０ａにショート異常又は上記電気経路ＬＡ２にオープン異常が生じていない場合、放電処理の開始時において第１の放電用抵抗体３０ａの両端の電位差が定電圧電源２４の端子電圧程度となり、判断信号ＳｉｇＡの論理が「Ｈ」とされる。

これに対し、第1の放電用スイッチング素子３２ａにオープン異常、第1の放電用抵抗体３０ａにショート異常又は上記電気経路ＬＡ２にオープン異常が生じた場合、第1の放電用抵抗体３０ａの両端の電位差が「０」となることから、判断信号ＳｉｇＡの論理が「Ｌ」に切り替えられる。

ステップＳ５６において肯定判断された場合には、ステップＳ５８に進み、第1の放電用スイッチング素子３２ａにオープン異常、第1の放電用抵抗体３０ａにショート異常又は上記電気経路ＬＡ２にオープン異常が生じている旨判断する。

続くステップＳ６０では、第1の放電用スイッチング素子３２ａにオープン異常、第1の放電用抵抗体３０ａにショート異常又は上記電気経路ＬＡ２にオープン異常が生じている旨をフェール信号ＦＬによって制御装置１４に通知する通知処理を行う。なお、制御装置１４に上記ショート異常等が生じている旨が通知されると、制御装置１４においてシャットダウン処理が行われる。

なお、上記ステップＳ５４、Ｓ５６において否定判断された場合や、ステップＳ６０の処理が完了した場合には、この一連の処理を一旦終了する。

このように、本実施形態では、上記態様の異常判断処理を行うことで、第1の放電用スイッチング素子３２ａにオープン異常、第1の放電用抵抗体３０ａにショート異常又は第１の放電経路Ｌｄａの一部である上記電気経路ＬＡ２にオープン異常が生じたことを適切に検出することができる。

（第４の実施形態）
以下、第４の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図１０に、本実施形態にかかるドライブユニットＤＵの構成を示す。なお、図１０において、先の図２の部材と同一の部材については、便宜上同一の符号を付している。

図示されるように、端子Ｔ８は、第７のコンパレータＣＭＰ７の非反転入力端子と、第８のコンパレータＣＭＰ８の反転入力端子に接続されている。第７のコンパレータＣＭＰ７の反転入力端子には、第７の基準電圧Ｖｒｅｆ７を端子電圧とする電源５６が接続されている。また、第８のコンパレータＣＭＰ８の非反転入力端子には、第８の基準電圧Ｖｒｅｆ８を端子電圧とする電源５８が接続されている。

第７，第８のコンパレータＣＭＰ７，ＣＭＰ８の出力端子同士は互いに接続され、この接続点の信号は、判断信号ＳｉｇＢとして異常判断部５０に入力される。

次に、本実施形態にかかる異常判断処理について説明する。

本実施形態では、ゲート電圧Ｖｇｅに基づき上記異常判断処理を行う。本実施形態にかかる異常判断処理は、先の図４に示した処理に準じた処理によって行うことができる。具体的には、ステップＳ１６、Ｓ２６の処理を、判断信号ＳｉｇＢの論理が「Ｈ」であるか否かを判断する処理に置き換える。また、ステップＳ１８の処理における上記電気経路ＬＡ１もしくは電気経路ＬＡ２のオープン異常を第１の放電経路Ｌｄａのオープン異常に置き換えてかつ、ステップＳ２８の処理における上記電気経路ＬＢ１もしくは電気経路ＬＢ２のオープン異常を第２の放電経路Ｌｄｂのオープン異常に置き換える。以下、異常判断の原理について説明する。

本実施形態では、電源５６の第７の基準電圧Ｖｒｅｆ７が、アクティブゲートコントロール機能に異常が生じておらず、また、定電流用スイッチング素子２８及び第２の放電用スイッチング素子３２ｂの双方がオン状態とされてかつ第１の放電用スイッチング素子３２ａがオフ状態とされた場合におけるゲート電圧よりも高くてかつ、定電圧電源２４の端子電圧よりも低い電圧に設定されている。

また、電源５８の第８の基準電圧Ｖｒｅｆ８が、アクティブゲートコントロール機能に異常が生じておらず、また、定電流用スイッチング素子２８及び第1の放電用スイッチング素子３２ａの双方がオン状態とされてかつ第２の放電用スイッチング素子３２ｂがオフ状態とされた場合におけるゲート電圧よりも低くてかつ、０よりも高い電圧に設定されている。

こうした基準電圧の設定によれば、アクティブゲートコントロール機能に異常が生じていない場合、ゲート電圧が、定電圧電源２４の端子電圧を定電流用抵抗体２６と、第1の放電用抵抗体３０ａ又は第２の放電用抵抗体３０ｂとで分圧した値となる。これにより、第７のコンパレータＣＭＰ７及び第８のコンパレータＣＭＰ８の出力信号の論理が「Ｌ」とされ、判断信号ＳｉｇＢの論理が「Ｌ」とされる。

これに対し、第1の放電用抵抗体３０ａ、第1の放電用スイッチング素子３２ａ又は第１の放電経路Ｌｄａにオープン異常が生じたり、第２の放電用抵抗体３０ｂ、第２の放電用スイッチング素子３２ｂ又は第２の放電経路Ｌｄｂにオープン異常が生じたりする場合、ゲート電圧が定電圧電源２４の端子電圧とされる。これにより、第７のコンパレータＣＭＰ７の出力信号の論理が「Ｈ」に切り替えられ、判断信号ＳｉｇＢの論理が「Ｈ」に切り替えられる。一方、第1の放電用抵抗体３０ａ又は第２の放電用抵抗体３０ｂにショート異常が生じた場合、ゲート電圧が接地電位（０Ｖ）となることから、第８のコンパレータＣＭＰ８の出力信号の論理が「Ｈ」に切り替えられる。これにより、判断信号ＳｉｇＢの論理が「Ｈ」に切り替えられる。

なお、本実施形態では、第1の放電用抵抗体３０ａ又は第２の放電用抵抗体３０ｂにショート異常が生じた場合、いずれのショート異常が生じたかを特定することはできない。

このように、本実施形態では、ゲート電圧に基づく異常判断処理を行うことで、上記第１の実施形態で得られる効果に準じた効果を得ることができる。さらに、本実施形態では、異常判断処理を行うための構成を簡素化でき、異常判断を行うための部品（差動増幅回路及びコンパレータ等）の数を低減させることもできる。

（第５の実施形態）
以下、第５の実施形態について、先の第４の実施形態との相違点を中心に図面を参照しつつ説明する。なお、本実施形態では、先の図１０において、電源５８及び第８のコンパレータＣＭＰ８が備えられていない。すなわち、第７のコンパレータＣＭＰ７の出力信号が判断信号ＳｉｇＢとなる。

次に、本実施形態にかかる異常判断処理について説明する。

本実施形態では、異常判断処理をモータジェネレータ１０の通常制御が行われる期間であってかつ、操作信号ｇ＊＃がオフ操作指令からオン操作指令に切り替えられた場合に行う。本実施形態にかかる異常判断処理は、先の図８に示した処理に準じた処理によって行うことができる。具体的には、ステップＳ４８の処理を、判断信号ＳｉｇＢの論理が「Ｈ」であるか否かを判断する処理に置き換えることで実現できる。以下、異常判断の原理について説明する。

本実施形態では、電源５６の第７の基準電圧Ｖｒｅｆ７が、アクティブゲートコントロール機能に異常が生じておらず、また、定電流用スイッチング素子２８及び第１の放電用スイッチング素子３２ａの双方がオン状態とされてかつ第２の放電用スイッチング素子３２ｂがオフ状態とされた場合におけるゲート電圧よりも低くてかつ、０よりも高い電圧に設定されている。

こうした基準電圧の設定によれば、第1の放電用スイッチング素子３２ａ又は第２の放電用スイッチング素子３２ｂにショート異常が生じていない場合、オン操作指令に切り替えられた直後のゲート電圧は０とされる。これにより、判断信号ＳｉｇＢの論理が「Ｌ」とされる。

これに対し、第1の放電用スイッチング素子３２ａ又は第２の放電用スイッチング素子３２ｂにショート異常が生じた場合、オン操作指令に切り替えられた後、定電流制御が行われるために第1の放電用抵抗体３０ａ又は第２の放電用抵抗体３０ｂに電流が流れる。このため、ゲート電圧が、定電流用抵抗体２６と、第1の放電用抵抗体３０ａ又は第２の放電用抵抗体３０ｂとで定電圧電源２４の端子電圧を分圧した値とされる。これにより、判断信号ＳｉｇＢの論理が「Ｈ」に切り替えられる。

このように、本実施形態では、上記態様の異常判断処理を行うことで、第1の放電用スイッチング素子３２ａ又は第２の放電用スイッチング素子３２ｂにショート異常が生じているか否かを適切に判断することができる。

（第６の実施形態）
以下、第６の実施形態について、先の第５の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、異常判断処理を、モータジェネレータ１０が通常制御される期間であってかつ、操作信号ｇ＊＃がオン操作指令からオフ操作指令に切り替えられた直後において行う。本実施形態にかかる異常判断処理は、先の図９に示した処理に準じた処理によって行うことができる。具体的には、ステップＳ５６の処理を、判断信号ＳｉｇＢの論理が「Ｌ」であるか否かを判断する処理に置き換えることで実現できる。そして、判断信号ＳｉｇＢの論理が「Ｌ」であると判断された場合、第1の放電用抵抗体３０ａ又は第２の放電用スイッチング素子３２ｂにショート異常が生じている旨判断する。以下、異常判断の原理について説明する。

本実施形態では、電源５６の第７の基準電圧Ｖｒｅｆ７が、上記第４の実施形態で説明した基準電圧と同じ電圧に設定されている。こうした基準電圧の設定によれば、第1の放電用抵抗体３０ａ又は第２の放電用スイッチング素子３２ｂにショート異常が生じていない場合、放電処理の開始直後におけるゲート電圧が定電圧電源２４の端子電圧となり、判断信号ＳｉｇＢの論理が「Ｈ」とされる。

これに対し、第1の放電用抵抗体３０ａにショート異常が生じた場合、ゲート電圧が接地電位とされることから、判断信号ＳｉｇＢの論理が「Ｌ」に切り替えられる。一方、第２の放電用スイッチング素子３２ｂにショート異常が生じた場合、ゲート電圧が、定電流用抵抗体２６と、第２の放電用抵抗体３０ｂとで定電圧電源２４の端子電圧を分圧した値とされることから、判断信号ＳｉｇＢの論理が「Ｌ」に切り替えられる。

このように、本実施形態では、上記態様の異常判断処理を行うことで、第1の放電用抵抗体３０ａ又は第２の放電用スイッチング素子３２ｂにショート異常が生じているか否かを適切に判断することができる。

（第７の実施形態）
以下、第７の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、放電処理におけるアクティブゲートコントロールとして、第１の放電用スイッチング素子３２ａ及び第２の放電用スイッチング素子３２ｂの双方をオン操作してゲート電荷の放電速度を高速度とし、その後、これらスイッチング素子３２ａ，３２ｂのうち第２の放電用スイッチング素子３２ｂをオフ操作して放電速度を低速度に変更する制御を行う。なお、本実施形態において、第1の放電用抵抗体３０ａ及び第２の放電用抵抗体３０ｂの抵抗値は、互いに同一であってもよいし、相違していてもよい。

ちなみに、本実施形態では、先の図２において、第１〜第４のコンパレータＣＭＰ１〜ＣＭＰ４と、電源４０，４２，４６，４８が備えられておらず、差動増幅回路３８，４４の出力信号が異常判断部５０に直接取り込まれるようになっている。ここで、本実施形態では、以降、差動増幅回路４４の出力信号を第１の出力信号Ｖａと称し、差動増幅回路３８の出力信号を第２の出力信号Ｖｂと称すこととする。

次に、図１１を用いて、本実施形態にかかる異常判断処理の手順を示す。

この一連の処理では、ステップＳ５４において肯定判断された場合には、ステップＳ６２に進み、オフ操作指令に切り替えられた直後における第１の出力信号Ｖａが「０」を上回るとの条件、及びオフ操作指令に切り替えられた直後における第２の出力信号Ｖｂが「０」を上回るとの条件の論理和が真であるか否かを判断する。この処理は、第1の放電用抵抗体３０ａもしくは第２の放電用抵抗体３０ｂにショート異常、又は第1の放電用スイッチング素子３２ａ、第２の放電用スイッチング素子３２ｂ、第１の放電経路Ｌｄａの一部である上記電気経路ＬＡ１もしくは第２の放電経路Ｌｄｂの一部である上記電気経路ＬＢ１にオープン異常が生じているか否かを判断するための処理である。

つまり、上記ショート異常が生じると、これら抵抗体３０ａ，３０ｂの両端の電位差が０となる。一方、上記オープン異常が生じると、第1の放電用抵抗体３０ａ又は第２の放電用抵抗体３０ｂに電流が流れないことから、抵抗体の両端の電位差が０となる。

ステップＳ６２において肯定判断された場合には、ステップＳ６４に進み、第1の放電用抵抗体３０ａもしくは第２の放電用抵抗体３０ｂにショート異常、又は第1の放電用スイッチング素子３２ａ、第２の放電用スイッチング素子３２ｂ、上記電気経路ＬＡ１もしくは電気経路ＬＢ１にオープン異常が生じている旨判断する。そして、ステップＳ５２に進む。

一方、上記ステップＳ６２において否定判断された場合には、ステップＳ６６に進み、放電速度が高速度から低速度に変更された場合における第２の出力信号Ｖｂが０を上回るか否かを判断する。この処理は、第２の放電用スイッチング素子３２ｂにショート異常が生じているか否かを判断するための処理である。

つまり、放電速度が低速度に変更された状況下において、第２の放電用スイッチング素子３２ｂにショート異常が生じると、ゲート電荷が第２の放電用スイッチング素子３２ｂを介して流れるようになることから、第２の放電用抵抗体３０ｂの両端に電位差が生じることとなる。

ステップＳ６６において肯定判断された場合には、ステップＳ６８に進み、第２の放電用スイッチング素子３２ｂにショート異常が生じている旨判断する。そして、上記ステップＳ５２に進む。

ちなみに、ステップＳ６６を経由してステップＳ５２に進んだ場合、その後制御装置１４によってシャットダウン処理が行われる。

なお、上記ステップＳ５４、Ｓ６６において否定判断された場合や、ステップＳ５２の処理が完了した場合には、この一連の処理を一旦終了する。

このように、本実施形態では、放電速度の変更前における第１の出力信号Ｖａ及び第２の出力信号Ｖｂに基づく異常判断処理を行ってかつ、放電速度の変更後における第２の出力信号Ｖｂに基づく異常判断処理を行った。こうした処理によれば、例えば上記第２の実施形態と比較して、アクティブゲートコントロール機能についての異常判断対象を拡大することができる。

（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。

・上記第１の実施形態において、図２における第１〜第４のコンパレータＣＭＰ１〜ＣＭＰ４のそれぞれの出力信号が各別に異常判断部５０に入力される回路構成を採用してもよい。この場合、例えば、定電流用スイッチング素子２８及び第1の放電用スイッチング素子３２ａがオン操作されてかつ、第２の放電用スイッチング素子３２ｂがオフ操作されるとき、第１の放電用抵抗体３０ａのショート異常又は第1の放電用スイッチング素子３２ａもしくは第１の放電経路Ｌｄａの一部である上記電気経路ＬＡ２にオープン異常が生じたことと、第1の放電用抵抗体３０ａ又は第１の放電経路Ｌｄａの一部である上記電気経路ＬＡ１にオープン異常が生じたこととを判別することができる。

また、上記第１の実施形態において、第１〜第４のコンパレータＣＭＰ１〜ＣＭＰ４のそれぞれの出力端子同士を互いに接続し、この接続点の信号を判断信号として異常判断部５０に入力される回路構成を採用してもよい。この場合、定電流用スイッチング素子２８、第1の放電用スイッチング素子３２ａ及び第２の放電用スイッチング素子３２ｂの全てをオン操作し、上記判断信号の論理が「Ｈ」であると判断されたとき、第1の放電用抵抗体３０ａもしくは第２の放電用抵抗体３０ｂのオープン異常もしくはショート異常、第1の放電用スイッチング素子３２ａもしくは第２の放電用スイッチング素子３２ｂのオープン異常、又は上記電気経路ＬＡ１、電気経路ＬＡ２、第２の放電経路Ｌｄｂの一部である上記電気経路ＬＢ１もしくは電気経路ＬＢ２のオープン異常が生じている旨判断すればよい。

・放電速度を低速度とする放電経路、及び放電速度を高速度とする放電経路のうちいずれに異常が生じているかを制御装置１４に通知する手法としては、上記第１の実施形態に例示したものに限らない。例えば、放電速度を低速度とする放電経路に異常が生じている旨をフェール信号によって伝達するためのインターフェース、及び放電速度を高速度とする放電経路に異常が生じている旨をフェール信号によって伝達するためのインターフェースを各別に備え、いずれの放電経路に異常が生じているかに応じてフェール信号ＦＬを伝達するインターフェースを選択する手法を採用してもよい。

・上記第２の実施形態において、図７における第５，第６のコンパレータＣＭＰ５，ＣＭＰ６のそれぞれの出力信号が各別に異常判断部５０に入力される回路構成を採用してもよい。この場合、第1の放電用スイッチング素子３２ａのショート異常及び第２の放電用スイッチング素子３２ｂのショート異常のうちいずれが生じているかを判別することができる。

・上記第２の実施形態にかかる異常判断手法と、上記第３の実施形態にかかる異常判断手法との双方を実行可能な構成をドライブユニットＤＵに備えてもよい。

・上記第４の実施形態において、先の図１０における第７，第８のコンパレータＣＭＰ７，ＣＭＰ８のそれぞれの出力信号が各別に異常判断部５０に入力される回路構成を採用してもよい。この場合、第1の放電用抵抗体３０ａ、第1の放電用スイッチング素子３２ａ、第１の放電経路Ｌｄａ、第２の放電用抵抗体３０ｂ、第２の放電用スイッチング素子３２ｂ又は第２の放電経路Ｌｄｂにオープン異常が生じたことと、第1の放電用抵抗体３０ａ又は第２の放電用抵抗体３０ｂにショート異常が生じたこととを判別することができる。

また、上記第４の実施形態において、第７のコンパレータＣＭＰ７又は第８のコンパレータＣＭＰ８を除去してもよい。ここで、例えば、第７のコンパレータＣＭＰ７を削除した場合、第1の放電用抵抗体３０ａ又は第２の放電用抵抗体３０ｂにショート異常が生じているか否かを判断することができる。

・上記第１の実施形態において、先の図５に示した手法に代えて、図１２に示すように、複数の高電位側のスイッチング素子Ｓ￥ｐ及び複数の低電位側のスイッチング素子Ｓ￥ｎのうち高電位側について異常判断処理を同時に行った後、低電位側について異常判断処理を同時に行う手法を採用してもよい。

・ゲート電荷の充電処理において、定電流制御に代えて、放電処理と同様に、抵抗値の相違する一対の充電経路（正の電荷の充電経路）を用いたアクティブゲートコントロールを行ってもよい。ここでは、ゲート電荷の充電が開始されてから完了されるまでの期間の途中において、ゲート電荷の充電速度を低速度から高速度に変更すべく、抵抗値の高い方の充電経路を選択した後、抵抗値の低い方の充電経路が選択されることとなる。こうした構成を採用する場合、充電処理におけるアクティブゲートコントロール機能の異常判断処理を、上記第１〜第７の実施形態で説明した異常判断手法に準じた手法で行うことができる。

・アクティブゲートコントロールを行うための回路構成としては、上記第１の実施形態の図２に例示したものに限らない。例えば、ゲートとエミッタとを接続する１つの放電経路と、この放電経路に設けられた複数の抵抗体と、これら抵抗体の一部の両端を短絡する短絡経路と、短絡経路を開閉すべくオンオフ操作される操作対象素子（例えばＭＯＳＦＥＴ）とを備えた回路構成を採用してもよい。この場合、放電速度を高速度としたい初期に限って上記操作対象素子をオン操作し、その後、操作対象素子をオフ操作することで放電速度を低速度に変更する。こうした構成においても、操作対象素子等の異常判断処理が有効である。なお、上記回路構成において、上記１つの放電経路と、この放電経路のうち上記短絡経路によって短絡される部分以外の経路及び短絡経路とが複数のオフ側充電経路に相当する。

また、アクティブゲートコントロールを行うための回路構成としては、放電経路の抵抗値を変更する回路構成に限らない。例えば、放電速度を高速度としたい放電処理の初期において、スイッチング素子Ｓ＊＃のゲートとエミッタとを接続する代わりに、ゲートをエミッタよりも低電位となる箇所に接続し、その後、ゲートをエミッタに接続することによって放電速度を変更する回路構成を採用してもよい。こうした構成においても、放電経路に備えられた放電用スイッチング素子に対する異常判断処理が有効である。

・放電速度の変更タイミングを把握する手法としては、上記第１の実施形態に例示したものに限らない。例えば、コレクタ・エミッタ間電圧Ｖｃｅに基づき上記変更タイミングを把握する手法を採用してもよい。この場合、具体的には例えば、上記第１の実施形態において、オフ操作指令に切り替えられた後、コレクタ・エミッタ間電圧Ｖｃｅが所定電圧を上回るタイミングを上記変更タイミングとして把握すればよい。

さらに、例えば、ゲート電圧又はオフ操作指令を用いて上記変更タイミングを把握する手法を採用してもよい。この場合、具体的には例えば、ゲートの放電処理によってゲート電圧Ｖｇｅの低下が開始されるタイミング又はオフ操作指令が入力されるタイミング（先の図３の時刻ｔ１）から所定時間経過後のタイミングを上記変更タイミングとして把握する手法を採用すればよい。この手法は、ゲート電圧Ｖｇｅの低下が開始されてからコレクタ電流Ｉｃｅが低下し始めるまでの時間を予め実験等によって把握可能なことに基づくものである。

・上記第７の実施形態の図１１のステップＳ６６において、放電速度が高速度から低速度に変更された場合における第１の出力信号Ｖａが所定電圧（＞０）を下回るか否かを判断する処理を行ってもよい。ここで、上記所定電圧は、アクティブゲートコントロール機能に異常が生じていない場合において、放電速度が低速度に変更された直後の平均的な第１の出力信号Ｖａとして設定される。第２の放電用スイッチング素子３２ｂにショート異常が生じた場合、第1の放電用抵抗体３０ａを流れる電流が低下する。このため、上記処理によっても、第２の放電用スイッチング素子３２ｂにショート異常が生じているか否かを判断することができる。

・上記各実施形態では、ゲート電荷の放電が開始されてから完了されるまでの期間の途中においてゲート電荷の放電速度を変更するアクティブゲートコントロールを採用したがこれに限らない。例えば、上記期間の途中で切り替えずに、オン操作指令がなされる期間におけるコレクタ電流Ｉｃｅ（センス電圧Ｖｓｅ）に基づき、放電速度を低速度又は高速度のいずれかに固定して放電処理を行う制御ロジックを採用してもよい。なお、上記制御ロジックについて詳しく説明すると、この制御は、コレクタ電流Ｉｃｅが規定電流（＞０）以上であると判断された場合、放電速度を低速度とし、コレクタ電流Ｉｃｅが規定電流未満であると判断された場合、放電速度を高速度とする制御である。この制御は、オン操作指令におけるコレクタ電流が小さいと、次回オフ操作される場合に高速度としてもコレクタ・エミッタ間電圧が許容上限値以下になると考えられることによるものである。

・高電圧バッテリ１２とインバータＩＶとの間にコンバータＣＶを介在させないシステムを採用してもよい。この場合、高電圧バッテリ１２が直流電源となる。

・駆動対象スイッチング素子としては、ＩＧＢＴに限らず、例えばＭＯＳＦＥＴであってもよい。また、オン側開閉素子及びオフ側開閉素子としては、電圧制御形のスイッチング素子（ＭＯＳＦＥＴ）に限らず、例えば、電流制御形のスイッチング素子（例えばバイポーラトランジスタ）であってもよい。

・本願発明の適用対象としては、車両に搭載される電力変換回路（インバータＩＶ及びコンバータＣＶ）に限らない。また、本願発明の適用対象としては、電力変換回路に限らない。

２６…定電流用抵抗体、２８…定電流用スイッチング素子、３０ａ…第1の放電用抵抗体、３０ｂ…第２の放電用抵抗体、３２ａ…第1の放電用スイッチング素子、３２ｂ…第２の放電用スイッチング素子、Ｓ＊＃…スイッチング素子。

Claims (17)

1. 電圧制御形のスイッチング素子を駆動対象スイッチング素子（Ｓ＊＃）とするスイッチング素子の駆動装置において、
   前記駆動対象スイッチング素子の開閉制御端子には、該駆動対象スイッチング素子をオン状態とするための電荷を前記開閉制御端子に充電するオン側充電経路と、前記駆動対象スイッチング素子をオフ状態とするための電荷を前記開閉制御端子に充電するオフ側充電経路（Ｌｄａ，Ｌｄｂ）とが接続され、
   前記オン側充電経路には、該オン側充電経路を開閉すべくオンオフ操作されるオン側開閉素子（２８）と、オン側抵抗体（２６）とが備えられ、
   前記オフ側充電経路には、該オフ側充電経路を開閉すべくオンオフ操作されるオフ側開閉素子（３２ａ，３２ｂ）と、オフ側抵抗体（３０ａ，３０ｂ）とが備えられ、
   前記オン側開閉素子及び前記オフ側開閉素子のうち少なくとも１つを操作対象素子としてかつ、前記電荷の充電速度を変更すべく前記操作対象素子の操作状態を変更する速度変更手段と、
   前記操作対象素子と同じ前記充電経路に備えられた前記抵抗体の両端の電位差又は前記開閉制御端子の電位と、前記オフ側開閉素子の操作状態と、前記オン側開閉素子の操作状態とに基づき、前記操作対象素子に異常、該操作対象素子が備えられた前記充電経路にオープン異常、又は該操作対象素子と同じ前記充電経路に備えられた前記抵抗体に異常が生じているか否かを判断する処理を行う異常判断手段とを備えることを特徴とするスイッチング素子の駆動装置。
2. 前記速度変更手段は、前記オン側開閉素子及び前記オフ側開閉素子のうち少なくとも該オフ側開閉素子を前記操作対象素子としてかつ、前記オフ状態とするための電荷の前記充電速度を高速度から低速度に変更すべく前記オフ側開閉素子の操作状態を変更し、
   前記異常判断手段は、前記オフ側開閉素子がオン操作されてかつ前記オン側開閉素子がオフ操作された場合における前記電位差又は前記電位に基づき、前記オフ側抵抗体にショート異常が生じているか否かを判断する処理を行うことを特徴とする請求項１記載のスイッチング素子の駆動装置。
3. 前記オフ側充電経路は、複数であり、
   複数の前記オフ側充電経路のそれぞれには、前記オフ側開閉素子及び前記オフ側抵抗体が備えられ、
   前記速度変更手段は、前記電荷の充電が開始されてから完了されるまでの期間の途中において前記充電速度を前記高速度から前記低速度に変更すべく、複数の前記オフ側充電経路に備えられた全ての前記オフ側開閉素子をオン操作した後、これらオフ側開閉素子のうち一部をオフ操作し、
   前記異常判断手段は、前記速度変更手段による前記充電速度の変更前後において、前記判断する処理を行うことを特徴とする請求項２記載のスイッチング素子の駆動装置。
4. 前記異常判断手段は、前記オフ側開閉素子がオフ操作されてかつ前記オン側開閉素子がオン操作された場合における前記電位差又は前記電位に基づき、前記オフ側開閉素子にショート異常が生じているか否かを判断する処理を行うことを特徴とする請求項２又は３記載のスイッチング素子の駆動装置。
5. 前記異常判断手段は、前記オフ側開閉素子及び前記オン側開閉素子の双方がオン操作された場合における前記電位差又は前記電位に基づき、前記操作対象素子にオープン異常、該操作対象素子が備えられた前記充電経路にオープン異常、又は該操作対象素子と同じ前記充電経路に備えられた前記抵抗体にショート異常もしくはオープン異常が生じているか否かを判断する処理を行うことを特徴とする請求項１記載のスイッチング素子の駆動装置。
6. 前記駆動対象スイッチング素子は、直流電源（ＣＶ，１２）の正極側に接続された高電位側スイッチング素子（Ｓ＊ｐ）と、前記直流電源の負極側に接続された低電位側スイッチング素子（Ｓ＊ｎ）とであり、
   前記高電位側スイッチング素子及び前記低電位側スイッチング素子は、直列接続され、
   前記異常判断手段は、前記直列接続された前記高電位側スイッチング素子及び前記低電位側スイッチング素子の双方について前記判断する処理が同時に行われないように前記判断する処理を行うことを特徴とする請求項５記載のスイッチング素子の駆動装置。
7. 前記高電位側スイッチング素子及び前記低電位側スイッチング素子の直列接続体は複数であってかつ、これら直列接続体は、直流交流変換回路を構成し、
   前記異常判断手段は、複数の前記高電位側スイッチング素子及び複数の前記低電位側スイッチング素子のうちいずれか一方について前記判断する処理を同時に行った後、他方について前記判断する処理を同時に行うことを特徴とする請求項６記載のスイッチング素子の駆動装置。
8. 前記駆動対象スイッチング素子は、高電位側スイッチング素子（Ｓ＊ｐ）と、低電位側スイッチング素子（Ｓ＊ｎ）とであり、
   前記高電位側スイッチング素子及び前記低電位側スイッチング素子は直列接続され、
   前記高電位側スイッチング素子及び前記低電位側スイッチング素子の直列接続体は、電力変換回路を構成し、
   前記異常判断手段は、前記電力変換回路の通常制御前に前記判断する処理を行うことを特徴とする請求項５〜７のいずれか１項に記載のスイッチング素子の駆動装置。
9. 前記異常判断手段は、前記オフ側開閉素子及び前記オン側開閉素子の双方のオン操作が開始されてから規定時間経過したことを条件として前記判断する処理を行うことを特徴とする請求項５〜８のいずれか１項に記載のスイッチング素子の駆動装置。
10. 前記異常判断手段によって前記異常が生じている旨判断された場合、その旨の情報を外部に通知する通知手段を更に備え、
    前記通知手段は、前記異常の発生箇所に応じて前記通知の態様を変更することを特徴とする請求項１〜９のいずれか１項に記載のスイッチング素子の駆動装置。
11. 前記通知手段によって前記異常が生じている旨の情報が通知された場合、所定のフェールセーフ処理を行うフェールセーフ手段を更に備えることを特徴とする請求項１０記載のスイッチング素子の駆動装置。
12. 前記速度変更手段は、前記充電速度を高速度及び低速度のうち一方から他方に変更すべく前記操作対象素子の操作状態を変更し、
    前記フェールセーフ手段は、前記高速度とするための前記操作対象素子もしくは該操作対象素子と同じ前記充電経路に備えられた前記抵抗体に異常、又は前記高速度とするための前記操作対象素子が備えられた前記充電経路にオープン異常が生じた旨の情報が前記通知手段によって通知された場合、前記フェールセーフ処理として、前記充電速度を前記低速度として前記駆動対象スイッチング素子の駆動を継続させる処理を行うことを特徴とする請求項１１記載のスイッチング素子の駆動装置。
13. 前記フェールセーフ手段は、前記フェールセーフ処理として、前記駆動対象スイッチング素子の状態が所定の状態になると判断されるまで前記駆動対象スイッチング素子の駆動を継続させる処理を行い、
    前記所定の状態になることとは、前記駆動対象スイッチング素子の温度が規定温度を超えることであることを特徴とする請求項１２記載のスイッチング素子の駆動装置。
14. 前記速度変更手段は、前記充電速度を高速度及び低速度のうち一方から他方に変更すべく前記操作対象素子の操作状態を変更し、
    前記フェールセーフ手段は、前記低速度とするための前記操作対象素子もしくは該操作対象素子と同じ前記充電経路に備えられた前記抵抗体に異常、又は前記低速度とするための前記操作対象素子が備えられた前記充電経路にオープン異常が生じた旨の情報が前記通知手段によって通知された場合、前記フェールセーフ処理として、前記駆動対象スイッチング素子の状態が所定の状態になると判断されるまで前記充電速度を前記高速度として前記駆動対象スイッチング素子の駆動を継続させる処理を行い、
    前記所定の状態になることとは、前記駆動対象スイッチング素子の入力端子の印加電圧が規定電圧を超えることであることを特徴とする請求項１１〜１３のいずれか１項に記載のスイッチング素子の駆動装置。
15. 前記フェールセーフ手段は、前記駆動対象スイッチング素子の状態が前記所定の状態になると判断された場合、前記フェールセーフ処理として、前記駆動対象スイッチング素子を強制的にオフ操作するシャットダウン処理を行うことを特徴とする請求項１３又は１４記載のスイッチング素子の駆動装置。
16. 前記速度変更手段は、前記充電速度を高速度及び低速度のうち一方から他方に変更すべく前記操作対象素子の操作状態を変更し、
    前記フェールセーフ手段は、前記低速度とするための前記操作対象素子もしくは該操作対象素子と同じ前記充電経路に備えられた前記抵抗体に異常、又は前記低速度とするための前記操作対象素子が備えられた前記充電経路にオープン異常が生じた旨の情報が前記通知手段によって通知された場合、前記フェールセーフ処理として、前記駆動対象スイッチング素子の入出力端子間を流れる電流を低下させる処理を行うことを特徴とする請求項１１〜１５のいずれか１項に記載のスイッチング素子の駆動装置。
17. 前記速度変更手段は、前記充電速度を高速度及び低速度のうち一方から他方に変更すべく前記操作対象素子の操作状態を変更し、
    前記フェールセーフ手段は、前記操作対象素子と同じ前記充電経路に備えられた前記抵抗体にショート異常が生じた旨の情報が前記通知手段によって通知された場合、前記フェールセーフ処理として、前記操作対象素子の操作を禁止する処理を行うことを特徴とする請求項１１〜１６のいずれか１項に記載のスイッチング素子の駆動装置。

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