JP5742132B2 - Voltage regulator circuit - Google Patents
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Description
本発明は、電圧レギュレータ回路に関する。 The present invention relates to a voltage regulator circuit.
近年、携帯機器の高性能化や機能多様化のため、携帯機器向け半導体集積回路も高性能化・高機能化し、その電力は増加傾向にある。電力が増加すると、バッテリーの稼働時間は減少し、半導体集積回路に放熱部品が必要になる。しかし、携帯機器では、バッテリー稼働時間の増加が求められており、実装基板面積が小さいことから実装部品数に制限がある。それゆえ、半導体集積回路の電力を下げる必要があり、そのために半導体集積回路には電力効率の向上が求められている。 In recent years, in order to improve the performance and diversification of functions of portable devices, semiconductor integrated circuits for portable devices have also been improved in performance and functionality, and their power is increasing. When the power increases, the operating time of the battery decreases, and a heat dissipation component is required for the semiconductor integrated circuit. However, in portable devices, an increase in battery operating time is required, and the number of mounted components is limited due to the small mounting board area. Therefore, it is necessary to reduce the power of the semiconductor integrated circuit. For this reason, the semiconductor integrated circuit is required to improve the power efficiency.
半導体集積回路の電力効率を向上させる方法として、半導体集積回路の動作状況に応じて電源電圧を制御する方法がある。たとえば、高速動作が必要なときは電源電圧を上げるが、低速動作でも十分なときは電源電圧を下げる、待機状態の時は電圧を0Vにする、という制御を行う。半導体集積回路に電圧を供給する電源回路として、電圧レギュレータ回路が利用されることが多い。 As a method for improving the power efficiency of a semiconductor integrated circuit, there is a method of controlling a power supply voltage in accordance with the operating state of the semiconductor integrated circuit. For example, the power supply voltage is raised when high speed operation is necessary, but the power supply voltage is lowered when low speed operation is sufficient, and the voltage is set to 0 V in the standby state. A voltage regulator circuit is often used as a power supply circuit for supplying a voltage to a semiconductor integrated circuit.
電圧レギュレータ回路の出力電圧は、負荷電流に依存しないことが望ましい。例えば、プロセッサコアの消費電流が、0Aから1Aに変化したとしても、出力は1.2V一定になっていることが望ましい。しかしながら、電圧レギュレータ回路の出力電圧は、出力トランジスタ抵抗成分で電位差を発生しており、かつ、そのフィードバック制御には一定の時間を要する。このフィードバック制御速度を上回る速さで急峻に負荷電流が増加した場合は、抵抗成分による電圧降下が発生し、出力電圧が低下する。電圧が下がると、半導体集積回路の最大動作周波数が低下し、所定の動作周波数では動作しなくなる(タイミングエラーを起こす)ので、電圧低下は避けなければならない。 It is desirable that the output voltage of the voltage regulator circuit does not depend on the load current. For example, even if the current consumption of the processor core changes from 0 A to 1 A, it is desirable that the output is constant at 1.2V. However, the output voltage of the voltage regulator circuit generates a potential difference due to the output transistor resistance component, and the feedback control requires a certain time. When the load current suddenly increases at a speed exceeding the feedback control speed, a voltage drop due to the resistance component occurs, and the output voltage decreases. When the voltage is lowered, the maximum operating frequency of the semiconductor integrated circuit is lowered, and the semiconductor integrated circuit does not operate at a predetermined operating frequency (causes a timing error). Therefore, the voltage drop must be avoided.
また、負荷電流要求の過渡現象の間にその負荷に対し有効に電流をもたらすための電流供給源回路と、負荷電流超過の過渡現象の間に負荷から有効に電流を減少させるための電流減少回路とを含んで構成されるダイナミック・レギュレータが知られている(例えば、特許文献1参照)。 Also, a current supply circuit for effectively providing current to the load during the transient of the load current request, and a current reduction circuit for effectively reducing the current from the load during the transient of the load current There is known a dynamic regulator configured to include (for example, see Patent Document 1).
また、低消費電流化を図りながら、異なる消費電流量のモードに切り換えて使用できるとともに、出力電圧の変動を抑えることができるシリーズレギュレータ回路が知られている(例えば、特許文献2参照)。 In addition, a series regulator circuit is known that can be used by switching to a mode of different current consumption while reducing current consumption, and can suppress fluctuations in output voltage (see, for example, Patent Document 2).
本発明の目的は、負荷変動による出力電圧の変動を防止することができる電圧レギュレータ回路を提供することである。 An object of the present invention is to provide a voltage regulator circuit that can prevent fluctuations in output voltage due to load fluctuations.
電圧レギュレータ回路は、ソースが電源電圧ノードに接続され、ドレインが第1の回路の電源電圧端子に接続される第1の電界効果トランジスタと、前記第1の電界効果トランジスタのドレイン電圧又はそれに応じた電圧と参照電圧との差電圧を前記第1の電界効果トランジスタのゲートに出力するエラーアンプと、前記第1の回路の負荷変動を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を制御する制御回路と、前記第1の電界効果トランジスタのゲートを第1の電位ノードに接続することにより前記第1の電界効果トランジスタを完全にオンさせる第1のスイッチとを有し、前記制御回路は、前記第1の回路の負荷増加を引き起こす論理回路のイベントを検出すると、前記エラーアンプを第1の動作速度で動作させ、前記第1のスイッチをオンし、第2の期間経過後に、前記第1のスイッチをオフし、第3の期間経過後に、前記エラーアンプを前記第1の動作速度より速い第2の動作速度で動作させる。
また、電圧レギュレータ回路は、ソースが電源電圧ノードに接続され、ドレインが第1の回路の電源電圧端子に接続される第1の電界効果トランジスタと、前記第1の電界効果トランジスタのドレイン電圧又はそれに応じた電圧と参照電圧との差電圧を前記第1の電界効果トランジスタのゲートに出力するエラーアンプと、前記第1の回路の負荷変動を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を制御する制御回路とを有し、前記制御回路は、前記第1の回路の負荷減少を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を第2の動作速度から前記第2の動作速度より遅い第1の動作速度に変え、前記制御回路は、前記第1の回路の負荷が減り、かつ負荷減少後に有負荷を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を前記第2の動作速度から前記第1の動作速度に変え、第1の期間経過後に、前記エラーアンプを前記第2の動作速度で動作させる。
The voltage regulator circuit includes: a first field effect transistor having a source connected to a power supply voltage node and a drain connected to a power supply voltage terminal of the first circuit; and a drain voltage of the first field effect transistor or a voltage corresponding thereto When an error amplifier that outputs a voltage difference between a voltage and a reference voltage to the gate of the first field effect transistor and an event of a logic circuit that causes a load fluctuation of the first circuit are detected, the operation speed of the error amplifier is A control circuit for controlling, and a first switch for completely turning on the first field effect transistor by connecting a gate of the first field effect transistor to a first potential node; Upon detecting an event in the logic circuit that causes an increase in load on the first circuit, the error amplifier is turned on at a first operating speed. The first switch is turned on, the first switch is turned off after a lapse of a second period, and the error amplifier is made faster than the first operating speed after the lapse of a third period. Operate at the operating speed.
The voltage regulator circuit includes: a first field effect transistor having a source connected to a power supply voltage node and a drain connected to a power supply voltage terminal of the first circuit; and a drain voltage of the first field effect transistor or When an error amplifier that outputs a difference voltage between the corresponding voltage and a reference voltage to the gate of the first field effect transistor and a logic circuit event that causes a load fluctuation of the first circuit is detected, the operation of the error amplifier A control circuit for controlling the speed, and when the control circuit detects an event of a logic circuit that causes a load reduction of the first circuit, the operation speed of the error amplifier is changed from the second operation speed to the second operation speed. The control circuit reduces the load on the first circuit and causes a load after the load is reduced. When an event of the logic circuit is detected, the operating speed of the error amplifier is changed from the second operating speed to the first operating speed, and the error amplifier is operated at the second operating speed after a first period has elapsed. Let
負荷変動による出力電圧の変動を防止することができる。 The fluctuation of the output voltage due to the load fluctuation can be prevented.
図1(A)は、電圧レギュレータ回路の構成例を示す図である。直流電圧源301は、電源電圧Vinを出力する。pチャネル電界効果トランジスタ304は、ソースが直流電圧源301に接続され、ドレインがノードN11に接続される。抵抗R1は、ノードN11及びN12間に接続される。抵抗R2は、ノードN12及びグランド電位ノード間に接続される。容量305は、ノードN11及びN12間に接続される。エラーアンプ303は、ノードN12の電圧及び参照電圧Vrefを比較し、比較結果の電圧をトランジスタ304のゲートに出力する。ノードN11の電圧Voutは、論理回路313に電源電圧として供給される。エラーアンプ303の動作により、ノードN12の電圧が参照電圧Vrefと同一になるようにフィードバック制御され、一定値の電圧Voutが生成される。
FIG. 1A illustrates a configuration example of a voltage regulator circuit. The
図1(B)は、エラーアンプ303の動作速度が遅い場合の生成電圧Voutを示す図である。論理回路313の負荷電流Iaが増加すると、電圧Voutが低下する。すると、エラーアンプ303の動作により、電圧Voutは一定値に戻る。しかし、エラーアンプ303の動作速度が遅いと、負荷電流Iaの増加時に、電圧Voutの電圧降下が大きく、電圧Voutの復帰時間が長くなってしまう問題がある。
FIG. 1B is a diagram illustrating the generated voltage Vout when the operation speed of the
図2は、エラーアンプ303の動作速度が速い場合の生成電圧Voutを示す図である。領域202において、論理回路313の負荷電流Iaが増加すると、エラーアンプ303は高速で電圧Voutを一定値に戻すので、電圧Voutの電圧降下は小さく、電圧Voutの復帰時間は短くなる。しかし、領域203において、論理回路313の負荷電流Iaが減少すると、電圧Voutのバウンス変動後、電圧Voutが戻りすぎて、アンダーシュートが起こる。負荷電流Iaが減少するときは、増加するときとは逆に、電圧Voutが一時的に上昇してしまうが、これが一定値に戻るとき、アンダーシュートが起こる。このアンダーシュートも電圧の低下であり、論理回路313の最大動作周波数を低下させる原因となる。また、エラーアンプ303の動作速度が速いと、無負荷の時に位相余裕が無くなり、領域201において、フィードバック制御が不安定になりやすく、安定化容量が無い場合には、出力電圧Voutにリップルが出る場合がある。
FIG. 2 is a diagram illustrating the generated voltage Vout when the operation speed of the
特に、電圧レギュレータ回路を、その負荷となる論理回路313と一緒に半導体集積回路上に実装する場合には(オンチップ電圧レギュレータ回路の場合には)、安定化容量を付けることが出来ない。オンチップ電圧レギュレータ回路の出力に安定化容量を付ける場合には、半導体集積回路にそのための端子が必要になる上に、基板上に安定化容量を配置することになり、基板上の実装部品が増えるので電圧レギュレータ回路をオンチップ化するメリットが無くなる。そのため、負荷過渡応答性を落とさずに、無負荷から最大負荷の範囲で、フィードバック制御を安定にするのは難しい。
In particular, when a voltage regulator circuit is mounted on a semiconductor integrated circuit together with a
図3は、実施形態による電圧レギュレータ回路の構成例を示す図である。直流電圧源301は、グランド電位ノードに接続され、電源電圧Vinを出力する。pチャネル電界効果トランジスタ304は、ソースが直流電圧源301に接続され、ドレインがノードN11に接続される。抵抗R1は、ノードN11及びN12間に接続される。抵抗R2は、ノードN12及びグランド電位ノード間に接続される。容量305は、ノードN11及びN12間に接続される。なお、容量305は、削除してもよい。直流電圧源302は、グランド電位ノードに接続され、参照電圧Vrefを出力する。エラーアンプ303は、ノードN12の電圧及び参照電圧Vrefを比較し、比較結果の電圧を出力する。nチャネル電界効果トランジスタ310は、エラーアンプ303の電流源であり、ドレイン及びソースがエラーアンプ303及びグランド電位間に接続される。なお、電流源は1個のnチャネル電界効果トランジスタ310で構成されることに限定されず、nチャネル電界効果トランジスタ310はバイアス電圧Vbにより電流量を制御する電流源を示すものであり、種々の電流源が適用可能である。バイアス生成回路311は、制御信号CTLに応じて、バイアス電圧Vbを生成し、トランジスタ310のゲートに出力する。インバータ308は、信号BOOSTの論理反転信号を出力する。nチャネル電界効果トランジスタ306は、ソースがエラーアンプ303の出力端子に接続され、ドレインがトランジスタ304のゲートに接続され、ゲートがインバータ308の出力端子に接続される。nチャネルトランジスタ307は、ソースがグランド電位ノードに接続され、ドレインがトランジスタ304のゲートに接続され、ゲートには信号BOOSTが供給される。ノードN11の電圧Voutは、論理回路(第1の回路)313に電源電圧として供給される。エラーアンプ303の動作により、ノードN12の電圧が参照電圧Vrefと同一になるようにフィードバック制御され、一定値の電圧Voutが生成される。制御回路312は、クロック信号CK1〜CKn、周波数スケーリング通知信号FREQ_UP,FREQ_DN、及びステート通知信号STATEを論理回路313から入力し、論理回路313の負荷の変動に応じて、信号BOOST及びCTLを生成する。論理回路313は、周波数が増加すると周波数スケーリング通知信号FREQ_UPを出力し、周波数が減少すると周波数スケーリング通知信号FREQ_DNを出力する。
FIG. 3 is a diagram illustrating a configuration example of the voltage regulator circuit according to the embodiment. The
トランジスタ304は、ソースが電圧源301の電源電圧ノードに接続され、ドレインが論理回路313の電源電圧端子に接続される。エラーアンプ303は、トランジスタ304のドレイン電圧又はそれに応じた電圧と参照電圧Vrefとの差電圧をトランジスタ304のゲートに出力する。トランジスタ(第1のスイッチ)307は、トランジスタ304のゲートをグランド電位ノード(第1の電位ノード)に接続する。制御回路312は、論理回路313の負荷の変動を検出すると、エラーアンプ303の動作速度を制御する。
The
図4は、論理回路313の負荷が無負荷から有負荷に変動した場合のタイミングチャートである。制御回路312は、領域401において、論理回路313のすべてのクロック信号CK1〜CKnが遮断されているときには、論理回路313の負荷が無負荷であると判断する。無負荷であるときには、制御回路312は、信号BOOST及びCTLをローレベルにする。信号BOOSTがローレベルのとき、トランジスタ306がオンし、トランジスタ307がオフする。その結果、トランジスタ307のゲート電圧Vpは、エラーアンプ303の出力電圧と同一になり、電圧Voutが一定値になる。また、信号CTLがローレベルのとき、バイアス生成回路311は、低いバイアス電圧Vbを出力する。すると、電流源310の電流値が小さくなり、エラーアンプ303の動作速度が低速の第1の動作速度になる。領域402の無負荷時には、エラーアンプ303の動作速度を遅くすることにより、電圧Voutのリップルを防止することができる。
FIG. 4 is a timing chart when the load of the
その後、制御回路312は、論理回路313のクロック信号CK1〜CKnのうちの少なくとも一部のクロック信号でパルスが発生していれば有負荷であると判断する。有負荷になると、負荷が増加するので、制御回路312は、信号BOOSTをハイレベルにする。信号BOOSTがハイレベルのとき、トランジスタ306がオフし、トランジスタ307がオンする。その結果、トランジスタ307のゲート電圧Vpは0Vになり、トランジスタ307は完全にオンする。すると、電圧Voutは、電源電圧Vinと同一になり、負荷変動による電圧Voutの低下を防止できる。その後、第2の期間経過後、制御回路312は、信号BOOSTをローレベルにする。すると、トランジスタ306はオンし、トランジスタ307はオフし、上記の無負荷と同じ動作を行う。この際、信号CTLはローレベルであり、エラーアンプ303の動作速度は遅いので、領域404において、電圧Voutの変化のアンダーシュートを防止することができる。
After that, the
その後、第3の期間403経過後、制御回路312は、信号CTLをハイレベルにする。第3の期間403は、電圧Voutが一定値に戻るのに十分な期間である。信号CTLがハイレベルになると、バイアス生成回路311は、高いバイアス電圧Vbを出力する。すると、電流源310の電流値が大きくなり、エラーアンプ303の動作速度が高速の第2の動作速度になる。負荷電流Iaが流れているときには、エラーアンプ303を高速動作させることにより、負荷過渡応答特性を良くし、安定した一定の電圧Voutを生成することができる。
Thereafter, after the
図5は、論理回路313の負荷が増加する場合のタイミングチャートである。制御回路312は、論理回路313のクロック信号CK1〜CKnのうちでパルスが発生しているクロック信号の数が増えると、負荷の増加であると判断する。負荷が増加すると、制御回路312は、信号BOOSTをローレベルからハイレベルに変え、信号CTLをハイレベルからローレベルに変える。図4と同様に、信号BOOSTをハイレベルにすることにより、電圧Voutを電源電圧Vinと同一にし、負荷増加による電圧Voutの低下を防止できる。また、信号CTLをローレベルにすることにより、エラーアンプ303の動作速度を低速にすることができる。その後の動作は、図4と同様であり、領域404における電圧Voutのアンダーシュートを防止できる。
FIG. 5 is a timing chart when the load of the
図6は、周波数スケーリング通知信号FREQ_UPによる負荷増加の場合のタイミングチャートである。制御回路312は、周波数スケーリング通知信号FREQ_UPにパルスが発生すると、論理回路313の動作周波数が高くなると判断し、負荷の増加であると判断する。負荷が増加すると、制御回路312は、信号BOOSTをローレベルからハイレベルに変え、信号CTLをハイレベルからローレベルに変える。図4と同様に、信号BOOSTをハイレベルにすることにより、電圧Voutを電源電圧Vinと同一にし、負荷増加による電圧Voutの低下を防止できる。また、信号CTLをローレベルにすることにより、エラーアンプ303の動作速度を低速にすることができる。その後の動作は、図4と同様であり、領域404における電圧Voutのアンダーシュートを防止できる。
FIG. 6 is a timing chart when the load increases due to the frequency scaling notification signal FREQ_UP. When a pulse is generated in the frequency scaling notification signal FREQ_UP, the
図7は、ステート通知信号STATEによる負荷増加の場合のタイミングチャートである。制御回路312は、ステート通知信号STATEが論理回路313のアイドル(IDLE)状態を示す状態から、ステート通知信号STATEが論理回路313の非アイドル状態を示す状態に変化すると、論理回路313の負荷が増加したと判断する。負荷が増加すると、制御回路312は、信号BOOSTをローレベルからハイレベルに変え、信号CTLをハイレベルからローレベルに変える。図4と同様に、信号BOOSTをハイレベルにすることにより、電圧Voutを電源電圧Vinと同一にし、負荷増加による電圧Voutの低下を防止できる。また、信号CTLをローレベルにすることにより、エラーアンプ303の動作速度を低速にすることができる。その後の動作は、図4と同様であり、領域404における電圧Voutのアンダーシュートを防止できる。
FIG. 7 is a timing chart when the load is increased by the state notification signal STATE. The
以上のように、制御回路312は、論理回路313の負荷が増えると、エラーアンプ303を第1の動作速度で動作させ、トランジスタ307をオンし、第2の期間経過後に、トランジスタ307をオフし、第3の期間経過後に、エラーアンプ303を第1の動作速度より速い第2の動作速度で動作させる。
As described above, when the load on the
また、図4に示すように、制御回路312は、論理回路313が無負荷になると、エラーアンプ303を低速の第1の動作速度で動作させ、論理回路313が有負荷になると、トランジスタ307をオンし、第2の期間経過後に、トランジスタ307をオフし、第3の期間経過後に、エラーアンプ303を高速の第2の動作速度で動作させる。
As shown in FIG. 4, the
図8は、論理回路313の負荷が減少する場合のタイミングチャートである。制御回路312は、論理回路313のクロック信号CK1〜CKnのうちのパルスが発生しているクロック信号の数が減少すると、論理回路313の負荷が減少したと判断する。負荷が減少すると、制御回路312は、信号BOOSTのローレベルを維持し、信号CTLをハイレベルからローレベルに変える。上記と同様に、信号CTLをローレベルにすることにより、エラーアンプ303の動作速度を低速にすることができる。領域801において、負荷減少により電圧Voutのバウンス変動が生じる。この際、エラーアンプ303の動作速度は低速であるので、領域802において電圧Voutのアンダーシュートを防止できる。電圧Voutが一定値に戻った第1の期間経過後、制御回路312は、信号CTLをハイレベルにする。すると、エラーアンプ303の動作速度が速くなり、負荷過渡応答特性を良くし、安定した一定値の電圧Voutを出力することができる。
FIG. 8 is a timing chart when the load on the
図9は、周波数スケーリング通知信号FREQ_DNによる負荷減少の場合のタイミングチャートである。制御回路312は、周波数スケーリング通知信号FREQ_DNにパルスが発生すると、論理回路313の動作周波数が低くなると判断し、負荷の減少であると判断する。負荷が減少すると、図8と同様に、制御回路312は、信号BOOSTのローレベルを維持し、信号CTLをハイレベルからローレベルに変える。信号CTLをローレベルにすることにより、エラーアンプ303の動作速度を低速にすることができ、領域802における電圧Voutのアンダーシュートを防止できる。
FIG. 9 is a timing chart in the case of load reduction due to the frequency scaling notification signal FREQ_DN. When a pulse is generated in the frequency scaling notification signal FREQ_DN, the
図10は、ステート通知信号STATEによる負荷減少の場合のタイミングチャートである。制御回路312は、ステート通知信号STATEが論理回路313の非アイドル状態を示す状態からアイドル状態を示す状態に変化すると、論理回路313の負荷が減少したと判断する。負荷が減少すると、図8と同様に、制御回路312は、信号BOOSTのローレベルを維持し、信号CTLをハイレベルからローレベルに変える。信号CTLをローレベルにすることにより、エラーアンプ303の動作速度を低速にすることができ、領域802における電圧Voutのアンダーシュートを防止できる。
FIG. 10 is a timing chart in the case of load reduction by the state notification signal STATE. When the state notification signal STATE changes from the state indicating the non-idle state of the
図11は、論理回路313の負荷が有負荷から無負荷に変動した場合のタイミングチャートである。制御回路312は、論理回路313のクロック信号CK1〜CKnのうちの少なくも一部のクロック信号でパルスが発生している状態から、すべてのクロック信号CK1〜CKnが遮断された状態に変化すると、論理回路313の負荷が有負荷から無負荷に変動したとして負荷の減少を判断する。制御回路312は、有負荷から無負荷に変動すると、図8と同様に、信号BOOSTのローレベルを維持し、信号CTLをハイレベルからローレベルに変える。ただし、無負荷になった場合には、信号CTLのローレベルを維持する。これにより、無負荷時の電圧Voutのリップルを防止することができる。
FIG. 11 is a timing chart when the load of the
以上のように、制御回路312は、論理回路313の負荷が減ると、エラーアンプ303の動作速度を第2の動作速度から第2の動作速度より遅い第1の動作速度に変える。
As described above, when the load on the
また、図8〜10に示すように、制御回路312は、論理回路313の負荷が減り、かつ負荷減少後に有負荷であるときには、エラーアンプ303の動作速度を高速の第2の動作速度から低速の第1の動作速度に変え、第1の期間経過後に、エラーアンプ303を高速の第2の動作速度で動作させる。
As shown in FIGS. 8 to 10, the
また、図11に示すように、制御回路312は、論理回路313の負荷が減り、かつ負荷減少後に無負荷であるときには、エラーアンプ303の動作速度を高速の動作速度から低速の第1の動作速度に変えて維持する。
Further, as shown in FIG. 11, when the load of the
また、制御回路312は、論理回路313の負荷の増減、論理回路313の無負荷若しくは有負荷、論理回路313の動作周波数の変動、又は論理回路313のアイドル状態若しくは非アイドル状態を検出することにより、論理回路313の負荷の変動を検出する。
Further, the
また、制御回路312は、論理回路313のクロック信号CK1〜CKn、論理回路313の周波数スケーリング通知信号FREQ_UP,FREQ_DN、又はステート通知信号STATEを基に、論理回路313の負荷の変動を検出する。
Further, the
また、制御回路312は、エラーアンプ303の電流源310の電流値を制御することにより、エラーアンプ303の動作速度を変える。
Further, the
図12は、図3のバイアス生成回路311の構成例を示す図である。バンドギャップリファレンス回路1201は、バンドギャップ電圧Vbgを生成する。抵抗R3、R4及びR5の直列接続回路は、バンドギャップリファレンス回路1201及びグランド電位ノード間に接続される。電圧Vbgを分圧抵抗R3, R4, R5で分圧し、信号CTLにより出力する電圧を切り替える。インバータ1204は、信号CTLの論理反転信号を出力する。信号CTLがローレベルのときには、トランジスタ1203がオンし、トランジスタ1202がオフし、ノードN22の電圧Vb=Vbg×R5/(R3+R4+R5)が出力される。信号CTLがハイレベルのときには、トランジスタ1203がオフし、トランジスタ1202がオンし、ノードN21の電圧Vb=Vbg×(R4+R5)/(R3+R4+R5)が出力される。
FIG. 12 is a diagram illustrating a configuration example of the
図13は、ステート通知信号STATEの生成方法の一例を示す図である。論理回路313は、自己のステートマシンのステートを表すレジスタの値がアイドル状態(IDLE)1301を表すコードと一致するのであればステート通知信号STATEをハイレベルにし、一致しなければ非アイドル状態であるとしてステート通知信号STATEをローレベルにする。
FIG. 13 is a diagram illustrating an example of a method for generating the state notification signal STATE. The
図14は、図3の制御回路312の構成例を示す図である。クロックパルス検出回路1401は、クロック信号CK1及びパルス幅Tw1を入力し、クロック信号CK1のパルスを検出する。クロックパルス検出回路1402〜140nは、それぞれクロックパルス検出回路1401と同様に、クロック信号CK2〜CKnのパルスを検出する。ポジティブエッジ検出回路1411〜141nは、それぞれクロックパルス検出回路1401〜140nの出力信号の立ち上がりエッジを検出する。ポジティブエッジ検出回路1421は、周波数スケーリング通知信号FREQ_UPの立ち上がりエッジを検出する。ポジティブエッジ検出回路1422は、ステート通知信号STATEの立ち上がりエッジを検出する。論理和回路1423は、ポジティブエッジ検出回路1411〜141n、1421、1422の出力信号の論理和信号N1を出力する。
FIG. 14 is a diagram illustrating a configuration example of the
ネガティブエッジ検出回路1431〜143nは、それぞれクロックパルス検出回路1401〜140nの出力信号の立ち下がりエッジを検出する。ポジティブエッジ検出回路1441は、周波数スケーリング通知信号FREQ_DNの立ち上がりエッジを検出する。ネガティブエッジ検出回路1442は、ステート通知信号STATEの立ち下がりエッジを検出する。論理和回路1443は、検出回路1431〜143n、1441、1442の出力信号の論理和信号N2を出力する。
The negative
論理和回路1424は、クロックパルス検出回路1401〜140nの論理和信号N3を出力する。パルス生成回路1451は、パルス幅Tw2及び信号N1を入力し、信号BOOSTを出力する。パルス生成回路1452は、信号BOOST、パルス幅Tw3,Tw4、信号N2,N3を入力し、信号CTLを出力する。
The OR
図15は、図4に対応し、図14の制御回路312の動作例を示すタイミングチャートである。クロック信号CK1〜CKnの遮断状態(無負荷状態)からクロック信号CK1,CL2のパルスが発生すると、負荷が増加し、信号N1のパルスが発生し、信号N3がハイレベルになり、信号BOOSTがローレベルからハイレベルになる。信号BOOSTは、パルス幅Tw2のパルスになる。信号BOOSTがローレベルになると、パルス幅Tw4の後、信号CTLはローレベルからハイレベルに変化する。
FIG. 15 corresponds to FIG. 4 and is a timing chart showing an operation example of the
図16は、図5に対応し、図14の制御回路312の動作例を示すタイミングチャートである。クロック信号CK1〜CKnのうちのパルスが発生するクロック信号の数が増えると、負荷が増加し、信号N1のパルスが発生し、信号BOOSTがローレベルからハイレベルになり、信号CTLがハイレベルからローレベルになる。信号BOOSTは、パルス幅Tw2のパルスになる。信号BOOSTがローレベルになると、パルス幅Tw4の後、信号CTLはローレベルからハイレベルに変化する。
FIG. 16 corresponds to FIG. 5 and is a timing chart showing an operation example of the
図17は、図6に対応し、図14の制御回路312の動作例を示すタイミングチャートである。周波数スケーリング通知号FREQ_UPのパルスが発生すると、負荷が増加し、信号N1のパルスが発生し、信号BOOSTがローレベルからハイレベルになり、信号CTLがハイレベルからローレベルになる。信号BOOSTは、パルス幅Tw2のパルスになる。信号BOOSTがローレベルになると、パルス幅Tw4の後、信号CTLはローレベルからハイレベルに変化する。
FIG. 17 corresponds to FIG. 6 and is a timing chart showing an operation example of the
図18は、図7に対応し、図14の制御回路312の動作例を示すタイミングチャートである。ステート通知号STATEがローレベル(アイドル状態)からハイレベル(非アイドル状態)に変化すると、負荷が増加し、信号N1のパルスが発生し、信号BOOSTがローレベルからハイレベルになり、信号CTLがハイレベルからローレベルになる。信号BOOSTは、パルス幅Tw2のパルスになる。信号BOOSTがローレベルになると、パルス幅Tw4の後、信号CTLはローレベルからハイレベルに変化する。
18 corresponds to FIG. 7 and is a timing chart showing an operation example of the
図19は、図8に対応し、図14の制御回路312の動作例を示すタイミングチャートである。クロック信号CK1〜CKnのうちのパルスが発生するクロック信号の数が減ると、負荷が減少し、パルス幅Tw1の後、信号N2のパルスが発生し、信号CTLがハイレベルからローレベルになる。パルス幅Tw1は、連続クロックパルスの停止を判断するために必要は期間である。信号CTLは、パルス幅Tw3の後、ハイレベルになる。
FIG. 19 is a timing chart corresponding to FIG. 8 and showing an operation example of the
図20は、図9に対応し、図14の制御回路312の動作例を示すタイミングチャートである。周波数スケーリング通知号FREQ_DNのパルスが発生すると、負荷が減少し、信号N2のパルスが発生し、信号CTLがハイレベルからローレベルになる。信号CTLは、パルス幅Tw3の後、ハイレベルになる。
FIG. 20 corresponds to FIG. 9 and is a timing chart showing an operation example of the
図21は、図10に対応し、図14の制御回路312の動作例を示すタイミングチャートである。ステート通知号STATEがハイレベル(非アイドル状態)からローレベル(アイドル状態)に変化すると、負荷が減少し、信号N2のパルスが発生し、信号CTLがハイレベルからローレベルになる。信号CTLは、パルス幅Tw3の後、ハイレベルになる。
FIG. 21 corresponds to FIG. 10 and is a timing chart showing an operation example of the
図22は、図11に対応し、図14の制御回路312の動作例を示すタイミングチャートである。クロック信号CK1、CK2のパルスが発生している状態からクロック信号CK1〜CKの遮断状態(無負荷状態)に変化すると、負荷が減少し、パルス幅Tw1の後、信号N2のパルスが発生し、信号N3がハイレベルからローレベルになり、信号CTLがハイレベルからローレベルになる。信号CTLは、ローレベルを維持する。
FIG. 22 is a timing chart corresponding to FIG. 11 and showing an operation example of the
図23は、クロックパルス検出回路1401の構成例を示す図である。ポジティブエッジ検出回路2301は、インバータ2302及び論理積回路2303を有し、クロック信号CK1の立ち上がりエッジを検出し、信号N1を出力する。インバータ2304は、信号N1の論理反転信号を出力する。論理積回路2305は、インバータ2304の出力信号及び信号N5の論理積信号を出力する。D型フリップフロップ2306は、入力端子に電源電圧Vinを入力し、クロック端子に信号N1を入力し、リセットバー端子RBに信号N5を入力し、出力端子から信号N2を出力する。バッファ2307は、信号N2を増幅し、出力端子OUTに出力する。リング発振器2308は、否定論理積回路2309、及びインバータ2310,2311を有し、信号N2がハイレベルの期間に発振信号N3を出力する。カウンタ2312は、リセットバー端子RBが論理積回路2305の出力端子に接続され、信号N3のパルスをカウントし、mビットのカウント値を出力する。比較器2313は、入力端子Cにカウンタ2312のmビットのカウント値を入力し、入力端子Rにmビットのパルス幅Tw1を入力し、出力端子OUTから比較結果の信号N4を出力する。具体的には、比較器1708は、カウント値及びパルス幅Tw1が同じであればハイレベルの信号N4を出力し、異なればローレベルの信号N4を出力する。D型フリップフロップ2314は、入力端子に信号N4を入力し、クロック端子に信号N3を入力し、リセットバー端子RBに信号N5を入力する。D型フリップフロップ2315は、入力端子に電源電圧Vinを入力し、クロック端子にD型フリップフロップ2314の出力信号を入力し、リセットバー端子RBに信号N5を入力する。インバータ2316は、D型フリップフロップ2315の出力信号の論理反転信号を出力する。論理積回路2317は、インバータ2316の出力信号及びリセット信号RS1の論理積信号N5を出力する。
FIG. 23 is a diagram illustrating a configuration example of the clock
図24(A)及び(B)は、図23のクロックパルス検出回路1401の動作例を示すタイミングチャートである。図24(A)において、クロック信号CK1のパルスが発生すると、信号N3の連続パルスが発生し、出力端子OUTがハイレベルになる。すなわち、クロック信号CK1の最初の立ち上がりエッジが検出されると、出力端子OUTがローレベルからハイレベルになる。
24A and 24B are timing charts showing an operation example of the clock
図24(B)において、クロック信号CK1のパルスが停止すると、パルス幅Tw1の経過後に、信号N4のパルスが発生し、フリップフロップ2306,2314,2315がリセットされる。信号N4がローレベルからハイレベルになると、出力端子OUTはハイレベルからローレベルになる。
In FIG. 24B, when the pulse of the clock signal CK1 is stopped, the pulse of the signal N4 is generated after the lapse of the pulse width Tw1, and the flip-
図25は、図14のパルス生成回路1451の構成例を示す図である。図25は、図23に対して、ポジティブエッジ検出回路2310、インバータ2304及び論理積回路2305を削除したものである。以下、図25が図23と異なる点を説明する。フリップフロップ2306のクロック端子は、入力端子INに接続される。カウンタ2312のリセットバー端子RBには、信号N5が入力される。比較器2313は、パルス幅Tw1の代わりにパルス幅Tw2を入力する。
FIG. 25 is a diagram illustrating a configuration example of the
図26は、図25のパルス生成回路1451の動作例を示すタイミングチャートである。入力端子INの信号にパルスが発生すると、パルス幅Tw2の期間、信号N3の連続パルスが発生する。入力端子INの信号の立ち上がりエッジが検出されると、出力端子OUTはローレベルからハイレベルになる。パルス幅Tw2の経過後、信号N4のパルスが発生し、フリップフロップ2306,2314,2315がリセットされる。信号N4がローレベルからハイレベルになると、出力端子OUTはハイレベルからローレベルになる。
FIG. 26 is a timing chart showing an operation example of the
図27は、図14のパルス生成回路1452の構成例を示す図である。第1のパルス生成回路2701は、入力信号IN1及びパルス幅Tw3を入力し、信号N1を出力する。第2のパルス生成回路2702は、信号BOOST及びパルス幅Tw4を入力し、信号N2を出力する。論理積回路2703は、信号N1、N2及びIN2の論理積信号を出力端子OUTに出力する。
FIG. 27 is a diagram illustrating a configuration example of the
図28は、図27のパルス生成回路1452の動作例を示すタイミングチャートである。領域2801は、図4に対応し、無負荷から有負荷に変動する場合を示す。信号IN2及びBOOSTがローレベルからハイレベルになり、信号N2がハイレベルからローレベルになる。その後、信号BOOSTがローレベルになり、パルス幅Tw4の後、信号N2がハイレベルになり、出力端子OUTがハイレベルになる。
FIG. 28 is a timing chart showing an operation example of the
領域2802は、図5〜図7に対応し、負荷が増加する場合を示す。信号BOOSTがローレベルからハイレベルになり、信号N2がハイレベルからローレベルになり、出力端子OUTがハイレベルからローレベルになる。その後、信号BOOSTがローレベルになり、パルス幅Tw4の後、信号N2がハイレベルになり、出力端子OUTがハイレベルになる。
A
領域2803は、図8〜図10に対応し、負荷が減少する場合を示す。信号IN1のパルスが発生し、信号N1及び出力端子OUTがハイレベルからローレベルになる。その後、パルス幅Tw3の後、信号N1がハイレベルになり、出力端子OUTがハイレベルになる。
An
領域2804は、図11に対応し、有負荷から無負荷に変動する場合を示す。信号IN1のパルスが発生し、信号N1、IN2及び出力端子OUTがハイレベルからローレベルになる。その後、パルス幅Tw3の後、信号N1がハイレベルになる。
An
図29は、図27の第1のパルス生成回路2701の構成例を示す図である。図29は、図25に対して、バッファ2307の代わりにインバータ2901を設けたものである。以下、図29が図25と異なる点を説明する。インバータ2901は、信号N2の論理反転信号を出力端子OUTに出力する。フリップフロップ2306のクロック端子には、入力信号IN1が入力される。比較器2313は、パルス幅Tw2の代わりにパルス幅Tw3を入力する。
FIG. 29 is a diagram illustrating a configuration example of the first
図30は、図29の第1のパルス生成回路2701の動作例を示すタイミングチャートである。入力信号IN1のパルスが発生すると、パルス幅Tw3の期間、信号N3の連続パルスが発生する。入力信号IN1の信号の立ち上がりエッジが検出されると、出力端子OUTはハイレベルからローレベルになる。パルス幅Tw3の経過後、信号N4のパルスが発生し、フリップフロップ2306,2314,2315がリセットされる。信号N4がローレベルからハイレベルになると、出力端子OUTはローレベルからハイレベルになる。
FIG. 30 is a timing chart showing an operation example of the first
図31は、図27の第2のパルス生成回路2702の構成例を示す図である。図31は、図29に対して、インバータ2901を削除し、インバータ3101,3103及びD型フリップフロップ3102を追加したものである。以下、図31が図29と異なる点を説明する。インバータ3101は、信号BOOSTの論理反転信号N1をフリップフロップ2306のクロック端子に出力する。フリップフロップ3102は、入力端子に電源電圧Vinを入力し、クロック端子に信号BOOSTを入力し、リセットバー端子RBに信号N5を入力する。インバータ3103は、フリップフロップ3102の出力信号の論理反転信号を出力端子OUTに出力する。比較器2313は、パルス幅Tw3の代わりにパルス幅Tw4を入力する。
FIG. 31 is a diagram illustrating a configuration example of the second
図32は、図31の第2のパルス生成回路2702の動作例を示すタイミングチャートである。信号BOOSTがローレベルからハイレベルになると、信号N1及び出力端子OUTがハイレベルからローレベルになる。信号BOOSTがハイレベルからローレベルになると、信号N1がローレベルからハイレベルになり、パルス幅Tw4の期間、信号N3の連続パルスが発生する。パルス幅Tw4の経過後、信号N4のパルスが発生し、フリップフロップ2306,2314,2315がリセットされる。信号N4がローレベルからハイレベルになると、出力端子OUTはローレベルからハイレベルになる。
FIG. 32 is a timing chart showing an operation example of the second
図33(A)は図14のポジティブエッジ検出回路の構成例を示す図であり、図33(B)はその動作例を示すタイミングチャートである。インバータ3301は、入力端子INの信号の論理反転信号を出力する。論理積回路3302は、インバータ3301の出力信号及び入力端子INの信号の論理積信号を出力端子OUTに出力する。ポジティブエッジ検出回路は、入力端子INの信号の立ち上がりエッジを検出すると、出力端子OUTからパルス信号を出力する。
FIG. 33A is a diagram showing a configuration example of the positive edge detection circuit of FIG. 14, and FIG. 33B is a timing chart showing an operation example thereof. The
図34(A)は図14のネガティブエッジ検出回路の構成例を示す図であり、図34(B)はその動作例を示すタイミングチャートである。インバータ3401は、入力端子INの信号の論理反転信号を出力する。否定論理和回路3402は、インバータ3401の出力信号及び入力端子INの信号の否定論理和信号を出力端子OUTに出力する。ネガティブエッジ検出回路は、入力端子INの信号の立ち下がりエッジを検出すると、出力端子OUTからパルス信号を出力する。
FIG. 34A is a diagram showing a configuration example of the negative edge detection circuit of FIG. 14, and FIG. 34B is a timing chart showing an operation example thereof. The
上記のように、負荷電流Iaの状態を判定することで、安定化容量無しで電圧レギュレータ回路のフィードバック制御を安定にすることができる。また、負荷電流Iaの変化を判定することで、電圧レギュレータ回路の負荷過渡応答性を一時的に落とすだけで、出力電圧Voutのバウンス時にアンダーシュートを抑えることができる。 As described above, by determining the state of the load current Ia, the feedback control of the voltage regulator circuit can be stabilized without a stabilization capacitor. Further, by determining the change in the load current Ia, it is possible to suppress the undershoot when the output voltage Vout is bounced by merely temporarily reducing the load transient response of the voltage regulator circuit.
図4に示すように、最初、無負荷の時は、負荷過渡応答(フィードバック制御の速度)を遅くしておく。こうしておくことで、安定化容量無しでも無負荷時に出力電圧Voutにリップルが出ない。無負荷の状態から負荷電流Iaが流れ出すことを、全クロックドメインのクロックが遮断された状態から、一部もしくは全クロックドメインのクロック供給が開始されることを以て判定する。このとき、負荷電流Iaが増加するので、出力電圧ブースト信号BOOSTが発動される。出力電圧ブースト信号BOOSTの解除後、一定時間経過後に、出力電圧Voutがレギュレーション電圧に落ち着いたら、負荷過渡応答を速くする。出力電圧Voutがレギュレーション電圧に落ち着いてから、負荷過渡応答が速くなるので、出力電圧Voutの戻りすぎによるアンダーシュートが抑えられる。 As shown in FIG. 4, first, when there is no load, the load transient response (feedback control speed) is slowed down. In this way, no ripple appears in the output voltage Vout when there is no load even without a stabilizing capacitor. Whether the load current Ia flows out from the no-load state is determined by starting supply of a part of the clock domain in all clock domains from a state in which the clocks in all clock domains are cut off. At this time, since the load current Ia increases, the output voltage boost signal BOOST is activated. After the output voltage boost signal BOOST is canceled, if the output voltage Vout settles to the regulation voltage after a certain time has elapsed, the load transient response is accelerated. Since the load transient response becomes faster after the output voltage Vout has settled down to the regulation voltage, undershoot due to excessive return of the output voltage Vout can be suppressed.
図5〜図7に示すように、負荷電流Iaが流れている状態で、負荷電流Iaが増加することを検知すれば、出力電圧ブースト信号BOOSTが発動され、それと同時に、負荷過渡応答を遅くする。出力電圧ブースト信号BOOSTの解除後、一定時間経過後に、出力電圧Voutがレギュレーション電圧に落ち着いたら、負荷過渡応答を速くする。出力電圧Voutがレギュレーション電圧に落ち着いてから、負荷過渡応答が速くなるので、出力電圧Voutの戻りすぎによるアンダーシュートが抑えられる。 As shown in FIG. 5 to FIG. 7, when it is detected that the load current Ia increases while the load current Ia is flowing, the output voltage boost signal BOOST is activated, and at the same time, the load transient response is delayed. . After the output voltage boost signal BOOST is canceled, if the output voltage Vout settles to the regulation voltage after a certain time has elapsed, the load transient response is accelerated. Since the load transient response becomes faster after the output voltage Vout has settled down to the regulation voltage, undershoot due to excessive return of the output voltage Vout can be suppressed.
図8〜図10に示すように、負荷電流Iaが流れている状態で、負荷電流Iaが減少することを検知すれば、負荷過渡応答を遅くし、一定時間経過後に、出力電圧Voutがレギュレーション電圧に落ち着いたら、負荷過渡応答を速くする。出力電圧Voutがレギュレーション電圧に落ち着いてから、負荷過渡応答が速くなるので、出力電圧Voutの戻りすぎによるアンダーシュートが抑えられる。 As shown in FIGS. 8 to 10, if it is detected that the load current Ia decreases while the load current Ia is flowing, the load transient response is delayed, and the output voltage Vout becomes the regulation voltage after a certain period of time. When settled, speed up the load transient response. Since the load transient response becomes faster after the output voltage Vout has settled down to the regulation voltage, undershoot due to excessive return of the output voltage Vout can be suppressed.
図11に示すように、負荷電流Iaが流れている状態から無負荷になることを、クロックドメインにクロックが供給されている状態から全クロックドメインのクロックが遮断された状態になることを以て判定する。このとき、負荷電流Iaが減少するので、負荷過渡応答性を遅くするが、一定時間経過後も、負荷過渡応答は遅いままに維持する。負荷過渡応答が遅い状態なので、アンダーシュートが抑えられ、無負荷時もフィードバック制御が安定し、出力電圧Voutにリップルが出ない。 As shown in FIG. 11, it is determined that the load current Ia flows to no load by determining that the clocks in all clock domains are shut off from the state in which the clock is supplied to the clock domain. . At this time, since the load current Ia decreases, the load transient response is slowed down, but the load transient response is kept slow even after a certain time has elapsed. Since the load transient response is slow, undershoot is suppressed, feedback control is stable even when there is no load, and no ripple appears in the output voltage Vout.
以上のように、安定化容量無しで電圧レギュレータ回路のフィードバック制御を安定にすることができる。オンチップ電圧レギュレータ回路で安定化容量をつける場合には、半導体集積回路にそのための端子が必要になり、実装部品として安定化容量を基板上に配置することになるが、安定化容量が不要であれば、このための端子が不要になる。また、実装面積に制限がある携帯機器の基板では、実装部品である安定化容量が不要になることは実装面積の削減というメリットがある。出力電圧Voutのバウンス後、ならびに、出力電圧ブースト信号BOOSTの解除後のアンダーシュートを抑えることができ、その結果として最大動作周波数の低下を抑えることができる。 As described above, the feedback control of the voltage regulator circuit can be stabilized without a stabilization capacitor. When a stabilization capacitor is added with an on-chip voltage regulator circuit, a terminal for that purpose is required for the semiconductor integrated circuit, and the stabilization capacitor is placed on the board as a mounting component, but the stabilization capacitor is not required. If so, there is no need for a terminal for this purpose. Moreover, in the board | substrate of a portable device with a restriction | limiting in a mounting area, there exists a merit of reduction of a mounting area that the stabilization capacity | capacitance which is a mounting component becomes unnecessary. Undershoot after bounce of the output voltage Vout and after cancellation of the output voltage boost signal BOOST can be suppressed, and as a result, a decrease in the maximum operating frequency can be suppressed.
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.
以上の実施形態に関し、さらに以下の付記を開示する。 Regarding the above embodiment, the following additional notes are disclosed.
(付記1)
ソースが電源電圧ノードに接続され、ドレインが第1の回路の電源電圧端子に接続される第1の電界効果トランジスタと、
前記第1の電界効果トランジスタのドレイン電圧又はそれに応じた電圧と参照電圧との差電圧を前記第1の電界効果トランジスタのゲートに出力するエラーアンプと、
前記第1の回路の負荷の変動を検出すると、前記エラーアンプの動作速度を制御する制御回路と
を有することを特徴とする電圧レギュレータ回路。
(付記2)
さらに、前記第1の電界効果トランジスタのゲートを第1の電位ノードに接続することにより前記第1の電界効果トランジスタを完全にオンさせる第1のスイッチを有し、
前記制御回路は、前記第1の回路の負荷が増えると、前記エラーアンプを第1の動作速度で動作させ、前記第1のスイッチをオンし、第2の期間経過後に、前記第1のスイッチをオフし、第3の期間経過後に、前記エラーアンプを前記第1の動作速度より速い第2の動作速度で動作させることを特徴とする付記1記載の電圧レギュレータ回路。
(付記3)
前記制御回路は、前記第1の回路の負荷が減ると、前記エラーアンプの動作速度を第2の動作速度から前記第2の動作速度より遅い第1の動作速度に変えることを特徴とする付記1又は2記載の電圧レギュレータ回路。
(付記4)
前記制御回路は、前記第1の回路が無負荷になると、前記エラーアンプを前記第1の動作速度で動作させ、前記第1の回路が有負荷になると、前記第1のスイッチをオンし、前記第2の期間経過後に、前記第1のスイッチをオフし、前記第3の期間経過後に、前記エラーアンプを前記第2の動作速度で動作させることを特徴とする付記2記載の電圧レギュレータ回路。
(付記5)
前記制御回路は、前記第1の回路の負荷が減り、かつ負荷減少後に有負荷であるときには、前記エラーアンプの動作速度を前記第2の動作速度から前記第1の動作速度に変え、前記第1の期間経過後に、前記エラーアンプを前記第2の動作速度で動作させることを特徴とする付記3記載の電圧レギュレータ回路。
(付記6)
前記制御回路は、前記第1の回路の負荷が減り、かつ負荷減少後に無負荷であるときには、前記エラーアンプの動作速度を前記第2の動作速度から前記第1の動作速度に変えて維持することを特徴とする付記3記載の電圧レギュレータ回路。
(付記7)
前記制御回路は、前記第1の回路の負荷の増減、前記第1の回路の無負荷若しくは有負荷、前記第1の回路の動作周波数の変動、又は前記第1の回路のアイドル状態若しくは非アイドル状態を検出することにより、前記第1の回路の負荷の変動を検出することを特徴とする付記1〜6のいずれか1項に記載の電圧レギュレータ回路。
(付記8)
前記制御回路は、前記第1の回路のクロック信号、前記第1の回路の周波数スケーリング通知信号、又はステート通知信号を基に、前記第1の回路の負荷の変動を検出することを特徴とする付記1〜7のいずれか1項に記載の電圧レギュレータ回路。
(付記9)
前記制御回路は、前記エラーアンプの電流源の電流値を制御することにより、前記エラーアンプの動作速度を変えることを特徴とする付記1〜8のいずれか1項に記載の電圧レギュレータ回路。
(Appendix 1)
A first field effect transistor having a source connected to a power supply voltage node and a drain connected to a power supply voltage terminal of the first circuit;
An error amplifier that outputs a drain voltage of the first field effect transistor or a voltage difference between the drain voltage and a reference voltage to the gate of the first field effect transistor;
A voltage regulator circuit comprising: a control circuit that controls an operation speed of the error amplifier when a change in load of the first circuit is detected.
(Appendix 2)
A first switch for completely turning on the first field-effect transistor by connecting a gate of the first field-effect transistor to a first potential node;
When the load on the first circuit increases, the control circuit operates the error amplifier at a first operating speed, turns on the first switch, and after the second period has elapsed, the first switch The voltage regulator circuit according to
(Appendix 3)
The control circuit changes the operating speed of the error amplifier from a second operating speed to a first operating speed that is slower than the second operating speed when the load on the first circuit decreases. 3. The voltage regulator circuit according to 1 or 2.
(Appendix 4)
The control circuit operates the error amplifier at the first operation speed when the first circuit is unloaded, and turns on the first switch when the first circuit is loaded. 3. The voltage regulator circuit according to
(Appendix 5)
The control circuit changes the operating speed of the error amplifier from the second operating speed to the first operating speed when the load on the first circuit is reduced and the load is loaded after the load is reduced. 4. The voltage regulator circuit according to appendix 3, wherein the error amplifier is operated at the second operation speed after a lapse of one period.
(Appendix 6)
The control circuit maintains the operation speed of the error amplifier by changing the operation speed from the second operation speed to the first operation speed when the load of the first circuit is reduced and there is no load after the load is reduced. The voltage regulator circuit according to appendix 3, wherein
(Appendix 7)
The control circuit is configured to increase or decrease the load of the first circuit, no load or load of the first circuit, fluctuation of the operating frequency of the first circuit, or idle state or non-idle of the first circuit. The voltage regulator circuit according to any one of
(Appendix 8)
The control circuit detects a change in a load of the first circuit based on a clock signal of the first circuit, a frequency scaling notification signal of the first circuit, or a state notification signal. The voltage regulator circuit according to any one of
(Appendix 9)
The voltage regulator circuit according to any one of
301,302 直流電圧源
303 エラーアンプ
304,306,307 トランジスタ
305 容量
308 インバータ
311 バイアス生成回路
312 制御回路
313 論理回路
301, 302
Claims (4)
前記第1の電界効果トランジスタのドレイン電圧又はそれに応じた電圧と参照電圧との差電圧を前記第1の電界効果トランジスタのゲートに出力するエラーアンプと、
前記第1の回路の負荷変動を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を制御する制御回路と、
前記第1の電界効果トランジスタのゲートを第1の電位ノードに接続することにより前記第1の電界効果トランジスタを完全にオンさせる第1のスイッチとを有し、
前記制御回路は、前記第1の回路の負荷増加を引き起こす論理回路のイベントを検出すると、前記エラーアンプを第1の動作速度で動作させ、前記第1のスイッチをオンし、第2の期間経過後に、前記第1のスイッチをオフし、第3の期間経過後に、前記エラーアンプを前記第1の動作速度より速い第2の動作速度で動作させることを特徴とする電圧レギュレータ回路。 A first field effect transistor having a source connected to a power supply voltage node and a drain connected to a power supply voltage terminal of the first circuit;
An error amplifier that outputs a drain voltage of the first field effect transistor or a voltage difference between the drain voltage and a reference voltage to the gate of the first field effect transistor;
A control circuit that controls an operation speed of the error amplifier upon detecting an event of a logic circuit that causes a load fluctuation of the first circuit;
And a first switch to completely turn on the first field effect transistor by connecting the gate of said first field-effect transistor to a first potential node,
When the control circuit detects an event of a logic circuit that causes an increase in load of the first circuit, the control circuit operates the error amplifier at a first operation speed, turns on the first switch, and a second period elapses. later, the first switch off, after a lapse third period, the to that voltage regulator circuit, characterized in that operating the error amplifier at the higher than first operating speed second operating speed.
前記制御回路は、前記第1の回路の負荷が減り、かつ負荷減少後に有負荷を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を前記第2の動作速度から前記第1の動作速度に変え、第1の期間経過後に、前記エラーアンプを前記第2の動作速度で動作させることを特徴とする請求項1記載の電圧レギュレータ回路。 When the control circuit detects an event of a logic circuit that causes a load decrease of the first circuit, the control circuit changes the operation speed of the error amplifier from the second operation speed to the first operation speed,
When the load of the first circuit is reduced and the control circuit detects an event of a logic circuit that causes a load after the load is reduced, the control circuit changes the operation speed of the error amplifier from the second operation speed to the first operation. changing the speed, after a lapse first period, the voltage regulator circuit of claim 1, wherein said error amplifier, characterized in that to operate in the second operating speed.
前記第1の電界効果トランジスタのドレイン電圧又はそれに応じた電圧と参照電圧との差電圧を前記第1の電界効果トランジスタのゲートに出力するエラーアンプと、
前記第1の回路の負荷変動を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を制御する制御回路とを有し、
前記制御回路は、前記第1の回路の負荷減少を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を第2の動作速度から前記第2の動作速度より遅い第1の動作速度に変え、
前記制御回路は、前記第1の回路の負荷が減り、かつ負荷減少後に有負荷を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を前記第2の動作速度から前記第1の動作速度に変え、第1の期間経過後に、前記エラーアンプを前記第2の動作速度で動作させることを特徴とする電圧レギュレータ回路。 A first field effect transistor having a source connected to a power supply voltage node and a drain connected to a power supply voltage terminal of the first circuit;
An error amplifier that outputs a drain voltage of the first field effect transistor or a voltage difference between the drain voltage and a reference voltage to the gate of the first field effect transistor;
A control circuit that controls an operation speed of the error amplifier when detecting an event of a logic circuit that causes a load fluctuation of the first circuit;
When the control circuit detects an event of a logic circuit that causes a load decrease of the first circuit, the operation speed of the error amplifier is changed from a second operation speed to a first operation speed that is lower than the second operation speed. Change
When the load of the first circuit is reduced and the control circuit detects an event of a logic circuit that causes a load after the load is reduced, the control circuit changes the operation speed of the error amplifier from the second operation speed to the first operation. changing the speed, after a lapse first period, wherein a to that voltage regulator circuit to operate the said error amplifier in the second operating speed.
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