JP5730702B2

JP5730702B2 - Optical element manufacturing method and optical element

Info

Publication number: JP5730702B2
Application number: JP2011162086A
Authority: JP
Inventors: 舟橋　政樹; 政樹舟橋; 英明長谷川
Original assignee: THE FURUKAW ELECTRIC CO., LTD.
Current assignee: THE FURUKAW ELECTRIC CO., LTD.
Priority date: 2011-07-25
Filing date: 2011-07-25
Publication date: 2015-06-10
Anticipated expiration: 2031-07-25
Also published as: JP2013025242A

Description

本発明は、光素子の製造方法及び光素子に関する。 The present invention relates to an optical element manufacturing method and an optical element.

従来、光通信ネットワークシステムにおいて、半導体レーザまたは半導体フォトダイオードのような光能動素子と、光導波路または光合波器などの光受動素子を同一基板上にモノリシック集積する技術が知られている。例えば、光増幅領域においては埋込メサ型導波路構造を使用し、曲導波路または分波器においてはハイメサ型導波路構造を使用して同一基板上にモノリシック集積した半導体リングレーザがある（例えば、特許文献１参照）。
特許文献１特開２００２−１１８３２４号公報 2. Description of the Related Art Conventionally, in an optical communication network system, a technique is known in which an optical active device such as a semiconductor laser or a semiconductor photodiode and an optical passive device such as an optical waveguide or an optical multiplexer are monolithically integrated on the same substrate. For example, there is a semiconductor ring laser monolithically integrated on the same substrate using a buried mesa waveguide structure in the optical amplification region and a high mesa waveguide structure in a curved waveguide or a duplexer (for example, , See Patent Document 1).
Japanese Patent Application Laid-Open No. 2002-118324

しかし、埋込メサ型導波路とハイメサ型導波路を同一基板上に形成することは困難である。例えば、埋込メサを形成するエッチング工程において、ハイメサも同時に形成すると、埋込メサの周辺に埋込部分を積層する工程において、ハイメサの周辺にも埋込部分が積層される。この場合、ハイメサの周辺の埋込部分を除去すべく、ハイメサ周辺を再度エッチングしなければならない。このためハイメサが更にエッチングされ、ハイメサの幅が当初の幅よりも小さくなってしまう。 However, it is difficult to form the embedded mesa waveguide and the high mesa waveguide on the same substrate. For example, if a high mesa is formed at the same time in the etching process for forming the embedded mesa, the embedded part is also stacked around the high mesa in the process of stacking the embedded part around the embedded mesa. In this case, the periphery of the high mesa must be etched again in order to remove the buried portion around the high mesa. For this reason, the high mesa is further etched, and the width of the high mesa becomes smaller than the initial width.

本発明の第１の態様においては、共通の基板に形成され、構造の異なる複数のメサ型導波路を含む光素子を製造する製造方法であって、基板の異なる領域に第１半導体積層部および第２半導体積層部を形成する積層段階と、第１半導体積層部の上面において、埋込メサ型導波路を形成すべき領域に第１形成マスクを形成し、且つ、第２半導体積層部の上面において、ハイメサ型導波路を形成すべき領域を含む領域に第１保護マスクを形成する第１マスク形成段階と、第１形成マスクおよび第１保護マスクが形成されていない半導体層をエッチングし、エッチングした領域に第３半導体積層部を結晶成長させ、埋込メサ型導波路を形成する埋込メサ形成段階と、第１形成マスクおよび第１保護マスクを除去して、コンタクト層を含む第４半導体積層部を結晶成長させるコンタクト形成段階と、第４半導体積層部上における、埋込メサ型導波路を含む領域に第２保護マスクを形成し、且つ、第４半導体積層部上における、ハイメサ型導波路を形成すべき領域に、第１保護マスクより幅の小さい第２形成マスクを形成する第２マスク形成段階と、第２保護マスクおよび第２形成マスクが形成されていない半導体層をエッチングして、ハイメサ型導波路を形成するハイメサ形成段階とを備え、前記ハイメサ型導波路のメサストライプの方向が（０１１）方向であり、第１保護マスクの幅Ｘが下式を満たす（但し、Ｗは前記ハイメサ型導波路の幅、ｄは第４半導体積層部の厚みを示す）Ｘ≧Ｗ＋２ｄ、製造方法が提供される。 According to a first aspect of the present invention, there is provided a manufacturing method for manufacturing an optical element including a plurality of mesa-type waveguides formed on a common substrate and having different structures. Forming a second semiconductor multilayer portion; forming a first formation mask in a region where a buried mesa waveguide is to be formed on an upper surface of the first semiconductor multilayer portion; and an upper surface of the second semiconductor multilayer portion , A first mask forming step of forming a first protective mask in a region including a region where a high mesa waveguide is to be formed, and etching the semiconductor layer in which the first formed mask and the first protective mask are not formed A third semiconductor stacked portion is crystal-grown in the formed region to form a buried mesa waveguide, and a fourth semiconductor including a contact layer by removing the first formation mask and the first protection mask. Forming a contact portion for crystal growth of the layer portion; forming a second protective mask on a region including the embedded mesa waveguide on the fourth semiconductor stacked portion; and forming a high mesa conductive layer on the fourth semiconductor stacked portion. A second mask forming step of forming a second formation mask having a width smaller than that of the first protection mask in a region where the waveguide is to be formed; and etching the semiconductor layer on which the second protection mask and the second formation mask are not formed. A high mesa formation step of forming a high mesa waveguide , wherein the direction of the mesa stripe of the high mesa waveguide is the (011) direction, and the width X of the first protective mask satisfies the following equation (where W is the high-mesa waveguide width, d denotes the thickness of the fourth semiconductor lamination portion) X ≧ W + 2d, manufacturing method is provided.

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 It should be noted that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.

第１実施形態にかかる光素子の平面図である。It is a top view of the optical element concerning 1st Embodiment. 図１の光素子の一部拡大図である。FIG. 2 is a partially enlarged view of the optical element in FIG. 1. 図２に示す光素子の製造方法を説明する工程図である。It is process drawing explaining the manufacturing method of the optical element shown in FIG. 図３の後工程を説明する工程図である。It is process drawing explaining the post process of FIG. 図４の後工程を説明する工程図である。It is process drawing explaining the post process of FIG. 図５の後工程を説明する工程図である。It is process drawing explaining the post process of FIG. 図６に示す光素子の平面図である。It is a top view of the optical element shown in FIG. 図６の後工程を説明する工程図である。It is process drawing explaining the post process of FIG. 図８の後工程を説明する工程図である。It is process drawing explaining the post process of FIG. 図９の後工程を説明する工程図である。FIG. 10 is a process diagram illustrating a subsequent process of FIG. 9. 図１０に示す光素子の平面図である。It is a top view of the optical element shown in FIG. 図１０の後工程を説明する工程図である。It is process drawing explaining the post process of FIG. 図１２のＥ−Ｅ'断面図である。It is EE 'sectional drawing of FIG. 図１２のＦ−Ｆ'断面図である。It is FF 'sectional drawing of FIG. メサストライプの方向が（０１１）方向の場合の図８のＣ−Ｃ'断面図である。It is CC 'sectional drawing of FIG. 8 when the direction of a mesa stripe is a (011) direction. メサストライプの方向が（０１１）方向の場合の図９のＤ−Ｄ'断面図である。FIG. 10 is a cross-sectional view taken along the line DD ′ of FIG. 9 when the mesa stripe direction is the (011) direction. メサストライプの方向が（０１−１）方向の場合の図８のＣ−Ｃ'断面図である。It is CC 'sectional drawing of FIG. 8 in case the direction of a mesa stripe is a (01-1) direction. メサストライプの方向が（０１−１）方向の場合の図９のＤ−Ｄ'断面図である。FIG. 10 is a cross-sectional view taken along the line DD ′ of FIG. 9 when the direction of the mesa stripe is the (01-1) direction. 第１保護マスクの幅Ｘが小さい場合の図９のＤ−Ｄ'断面図である。FIG. 10 is a cross-sectional view taken along the line DD ′ of FIG. 9 when the width X of the first protective mask is small. 第１保護マスクの幅Ｘが大きい場合の図９のＤ−Ｄ'断面図である。FIG. 10 is a cross-sectional view taken along the line DD ′ of FIG. 9 when the width X of the first protective mask is large. 図１に示す光素子を製造する段階で使用する第１マスクの平面図である。It is a top view of the 1st mask used in the step which manufactures the optical element shown in FIG. 図１のＡ−Ａ'断面の拡大図である。It is an enlarged view of the AA 'cross section of FIG. 図１のＢ−Ｂ'断面の拡大図である。It is an enlarged view of the BB 'cross section of FIG. 第２実施形態にかかる光素子の平面図である。It is a top view of the optical element concerning 2nd Embodiment. 図２４のＧ−Ｇ'断面の拡大図である。It is an enlarged view of the GG 'cross section of FIG. 図２４のＨ−Ｈ'断面の拡大図である。It is an enlarged view of the HH 'cross section of FIG.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.

図１は、本発明の第１実施形態にかかる光素子１００の上面図を示す。光素子１００は、半導体基板１１０と、半導体基板１１０の（１００）面に形成される構造の異なる複数のメサ型導波路を備える。本例の半導体基板１１０は、ＩｎＰ基板である。 FIG. 1 shows a top view of an optical element 100 according to the first embodiment of the present invention. The optical element 100 includes a semiconductor substrate 110 and a plurality of mesa waveguides having different structures formed on the (100) plane of the semiconductor substrate 110. The semiconductor substrate 110 in this example is an InP substrate.

本例の複数のメサ型導波路は、並列に設けられた複数の分布帰還形レーザ（ＤＦＢレーザ１２０）および多モード干渉合波部（MMI合波部１６０）における導波路である。ＤＦＢレーザ１２０およびMMI合波部１６０は、同一の半導体基板１１０上にモノリシックに形成される。それぞれのＤＦＢレーザ１２０は、埋込メサ型導波路構造を有する。また、MMI合波部１６０は、ハイメサ型導波路構造を有する。 The plurality of mesa waveguides in this example are waveguides in a plurality of distributed feedback lasers (DFB laser 120) and multimode interference multiplexer (MMI multiplexer 160) provided in parallel. The DFB laser 120 and the MMI multiplexer 160 are formed monolithically on the same semiconductor substrate 110. Each DFB laser 120 has a buried mesa waveguide structure. Further, the MMI multiplexer 160 has a high mesa waveguide structure.

ＤＦＢレーザ１２０は、互いに等間隔に並列に配置され、且つ、ＤＦＢレーザ１２０の埋込メサストライプの方向が、半導体基板１１０上の（０１１）方向となるように形成される。埋込メサストライプの幅は、約２μｍであってよい。 The DFB lasers 120 are arranged in parallel at equal intervals, and are formed so that the direction of the embedded mesa stripe of the DFB laser 120 is the (011) direction on the semiconductor substrate 110. The width of the embedded mesa stripe may be about 2 μm.

MMI合波部１６０は、複数の曲げ導波路１３０、ＭＭＩカプラ１４０および出力導波路１５０を有する。複数の曲げ導波路１３０、ＭＭＩカプラ１４０および出力導波路１５０は、ハイメサ型導波路構造を有する。複数の曲げ導波路１３０は、複数のＤＦＢレーザ１２０と、ＭＭＩカプラ１４０とを光学的に接続する。それぞれの曲げ導波路１３０は、バットジョイント領域１７０においてＤＦＢレーザ１２０と接続される。 The MMI multiplexer 160 includes a plurality of bending waveguides 130, an MMI coupler 140, and an output waveguide 150. The plurality of bending waveguides 130, the MMI coupler 140, and the output waveguide 150 have a high-mesa waveguide structure. The plurality of bending waveguides 130 optically connect the plurality of DFB lasers 120 and the MMI coupler 140. Each bending waveguide 130 is connected to the DFB laser 120 in the butt joint region 170.

複数の曲げ導波路１３０の、ＭＭＩカプラ１４０近傍における間隔は、複数のＤＦＢレーザ１２０の間隔よりも狭い。それぞれの曲げ導波路１３０は、中央に配置された曲げ導波路１３０からの距離が大きくなるに従って曲率が大きくなるように構成されている。ＭＭＩカプラ１４０は、複数の曲げ導波路１３０から入力されるレーザ光を合波する。出力導波路１５０は、ＭＭＩカプラ１４０が合波したレーザ光を出力する。 The intervals between the plurality of bending waveguides 130 in the vicinity of the MMI coupler 140 are narrower than the intervals between the plurality of DFB lasers 120. Each bending waveguide 130 is configured such that the curvature increases as the distance from the bending waveguide 130 disposed in the center increases. The MMI coupler 140 multiplexes laser beams input from the plurality of bending waveguides 130. The output waveguide 150 outputs the laser beam combined by the MMI coupler 140.

図２は、光素子１００のバットジョイント領域１７０を拡大して示す。図２における埋込メサ型導波路１２２は、ＤＦＢレーザ１２０に対応する。また、ハイメサ型導波路１３６は、曲げ導波路１３０に対応する。また、埋込メサ型導波路１２２は、半導体光増幅器（ＳＯＡ）であってもよい。 FIG. 2 shows the butt joint region 170 of the optical element 100 in an enlarged manner. The embedded mesa waveguide 122 in FIG. 2 corresponds to the DFB laser 120. The high mesa waveguide 136 corresponds to the bending waveguide 130. The embedded mesa waveguide 122 may be a semiconductor optical amplifier (SOA).

バットジョイント領域１７０において、埋込メサ型導波路１２２は、ハイメサ型導波路１３６と光学的に結合している。ハイメサ型導波路１３６は、結合部１３２とメサ部１３４を有する。本例の結合部１３２は、メサ部１３４から埋込メサ型導波路１２２に向かってテーパー状に大きくなる幅を有する。このように構成することにより結合損失を低減することができる。埋込メサ型導波路１２２及びハイメサ型導波路１３６は光軸が一致するように形成される。埋込メサ型導波路１２２の幅は、例えば、約２μｍである。結合部１３２の最大幅は、例えば、約３．５μｍである。メサ部１３４の幅は、例えば、約２．０μｍである。 In the butt joint region 170, the embedded mesa waveguide 122 is optically coupled to the high mesa waveguide 136. The high mesa waveguide 136 has a coupling portion 132 and a mesa portion 134. The coupling portion 132 of this example has a width that increases in a tapered manner from the mesa portion 134 toward the embedded mesa waveguide 122. With this configuration, the coupling loss can be reduced. The embedded mesa waveguide 122 and the high mesa waveguide 136 are formed so that their optical axes coincide. The width of the embedded mesa waveguide 122 is, for example, about 2 μm. The maximum width of the coupling part 132 is, for example, about 3.5 μm. The width of the mesa unit 134 is, for example, about 2.0 μm.

次に、埋込メサ型導波路１２２およびハイメサ型導波路１３６の製造方法の概略を説明する。当該製造方法は、共通の基板上に複数の半導体層をエピタキシャル成長させて半導体積層構造を形成する半導体積層構造形成段階と、基板の異なる領域に第１半導体積層部および第２半導体積層部を形成する積層段階と、第１形成マスク及び第１保護マスクを含む第１マスク形成段階と、エッチングした領域に第３半導体積層部を結晶成長させ、埋込メサ型導波路を形成する埋込メサ形成段階と、コンタクト層を含む第４半導体積層部を結晶成長させるコンタクト形成段階と、第２保護マスク及び第２形成マスクを含む第２マスク形成段階と、ハイメサ型導波路を形成するハイメサ形成段階と、パッシベーション膜を基板の上面全体に堆積させるパッシベーション段階と、埋込メサ型導波路の上面にｐ型電極を形成するｐ型電極形成段階と、基板の裏面全体にｎ型電極を形成するｎ型電極形成段階とを備える。 Next, an outline of a manufacturing method of the embedded mesa waveguide 122 and the high mesa waveguide 136 will be described. The manufacturing method includes forming a semiconductor multilayer structure by epitaxially growing a plurality of semiconductor layers on a common substrate, and forming a first semiconductor multilayer portion and a second semiconductor multilayer portion in different regions of the substrate. A stacking step, a first mask forming step including a first forming mask and a first protective mask, and a buried mesa forming step of crystal-growing a third semiconductor stacked portion in the etched region to form a buried mesa waveguide A contact formation stage for crystal growth of a fourth semiconductor multilayer including a contact layer, a second mask formation stage including a second protective mask and a second formation mask, and a high mesa formation stage for forming a high mesa waveguide, A passivation step of depositing a passivation film over the entire top surface of the substrate, a p-type electrode forming step of forming a p-type electrode on the top surface of the buried mesa waveguide, And an n-type electrode formation step of forming a n-type electrode on the entire back surface of the plate.

図３は、半導体積層構造形成段階を説明する工程図である。図３は、図２に示した埋込メサ型導波路１２２およびハイメサ型導波路１３６の光軸における断面を示す。半導体積層構造形成段階では、ｎ型ＩｎＰ（１００）の基板１０上に、例えばＭＯＣＶＤ法によって、ｎ型ＩｎＰを含むバッファ層２０、ＩｎＧａＡｓＰを含む多重量子井戸構造（ＭＱＷ−ＳＣＨ）の活性層３０、ｐ型ＩｎＰを含む上部クラッド層４０を順次エピタキシャル成長させる。バッファ層２０は、光素子１００の下部クラッド層を兼ねてよい。上部クラッド層４０及びバッファ層２０は、活性層３０より屈折率が小さい。したがって、上部クラッド層４０とバッファ層２０とで活性層３０を上下に挟むことにより、光を基板１０と垂直方向に閉じこめることができる。ここで、「上」とは、基板１０に対して垂直方向に基板１０から離れる方向を指す。「下」とは「上」の逆方向であり、基板１０に近づく方向を指す。つまり、光素子の実装時の上下方向を指すものではない。 FIG. 3 is a process diagram for explaining a semiconductor multilayer structure forming step. FIG. 3 shows cross sections along the optical axis of the embedded mesa waveguide 122 and the high mesa waveguide 136 shown in FIG. In the semiconductor stacked structure formation stage, an n-type InP (100) substrate 10 is formed by, for example, MOCVD, a buffer layer 20 containing n-type InP, an active layer 30 containing multiple quantum well structures (MQW-SCH) containing InGaAsP, The upper cladding layer 40 containing p-type InP is epitaxially grown sequentially. The buffer layer 20 may also serve as the lower cladding layer of the optical element 100. The upper cladding layer 40 and the buffer layer 20 have a refractive index smaller than that of the active layer 30. Therefore, light can be confined in the direction perpendicular to the substrate 10 by sandwiching the active layer 30 between the upper cladding layer 40 and the buffer layer 20 in the vertical direction. Here, “up” refers to a direction away from the substrate 10 in a direction perpendicular to the substrate 10. “Lower” is the opposite direction of “upper” and refers to the direction approaching the substrate 10. That is, it does not indicate the vertical direction when the optical element is mounted.

図４は、積層段階の前工程を説明する工程図である。積層段階では、第１半導体積層部１２１を形成すべき領域における上部クラッド層４０の上面にＣＶＤ法及びフォトリソグラフィー技術によってバットジョイントマスク５０を形成する。例えばバットジョイントマスク５０は、ＳｉＮｘ膜である。次に、バットジョイントマスク５０で覆われていない第２半導体積層部１３１を形成すべき領域をバッファ層２０に至るまでエッチングする。例えば当該エッチングはイオン反応性のドライエッチングである。 FIG. 4 is a process diagram illustrating a pre-process in the stacking stage. In the stacking step, the butt joint mask 50 is formed on the upper surface of the upper cladding layer 40 in the region where the first semiconductor stacked portion 121 is to be formed by the CVD method and the photolithography technique. For example, the butt joint mask 50 is a SiNx film. Next, the region where the second semiconductor stacked portion 131 that is not covered with the butt joint mask 50 is to be formed is etched until the buffer layer 20 is reached. For example, the etching is ion reactive dry etching.

図５は、積層段階の後工程を説明する工程図である。積層段階の後工程では、前工程においてエッチングした領域のバッファ層２０上に、ＩｎＧａＡｓＰを含むコア層６０及びｐ型ＩｎＰを含むクラッド層６２をバットジョイント成長により順次エピタキシャル成長する。次に、バットジョイントマスク５０を除去する。こうして、共通の基板１０の異なる領域に第１半導体積層部１２１及び第２半導体積層部１３１が形成される。第２半導体積層部１３１においても、コア層６０は、当該コア層６０より屈折率が小さいクラッド層６２及びバッファ層２０により上下方向に挟まれているため、光を上下方向に閉じこめることができる。 FIG. 5 is a process diagram for explaining the post-process of the stacking stage. In the post process of the stacking step, the core layer 60 containing InGaAsP and the clad layer 62 containing p-type InP are sequentially epitaxially grown by butt joint growth on the buffer layer 20 in the region etched in the previous process. Next, the butt joint mask 50 is removed. Thus, the first semiconductor stacked unit 121 and the second semiconductor stacked unit 131 are formed in different regions of the common substrate 10. Also in the second semiconductor stacked portion 131, the core layer 60 is sandwiched in the vertical direction by the cladding layer 62 and the buffer layer 20 having a refractive index smaller than that of the core layer 60, and thus can confine light in the vertical direction.

図６は、第１マスク形成段階を説明する工程図である。第１マスク形成段階は、ＣＶＤ法により第１半導体積層部１２１及び第２半導体積層部１３１の表面全体にＳｉＮｘ膜を堆積する段階と、フォトリソグラフィー技術によりパターニングして、第１半導体積層部１２１の上面において、埋込メサ型導波路１２２を形成すべき領域に第１形成マスク７２を形成し、且つ、第２半導体積層部１３１の上面において、ハイメサ型導波路１３６を形成すべき領域を含む領域に第１保護マスク７４を形成する段階を有する。ハイメサ型導波路１３６を形成すべき領域を含む領域は、ハイメサ型導波路１３６を形成すべき領域よりも幅が大きい。 FIG. 6 is a process diagram illustrating the first mask formation stage. In the first mask forming step, a SiNx film is deposited on the entire surface of the first semiconductor stacked unit 121 and the second semiconductor stacked unit 131 by a CVD method, and patterning is performed by a photolithography technique to form the first semiconductor stacked unit 121. On the upper surface, the first formation mask 72 is formed in the region where the embedded mesa waveguide 122 is to be formed, and the upper semiconductor layer 131 includes the region where the high mesa waveguide 136 is to be formed. Forming a first protective mask 74. The region including the region where the high mesa waveguide 136 is to be formed has a larger width than the region where the high mesa waveguide 136 is to be formed.

図７は、第１マスク形成段階により形成された第１マスク７０を含むバットジョイント領域１７０の平面図である。埋込メサ型導波路１２２を形成すべき領域に形成された第１形成マスク７２は、埋込メサ型導波路１２２の幅が所定の幅となるような幅Ｙを有する。幅Ｙはエッチング時のサイドエッチング量を考慮して決定する。例えば、埋込メサ型導波路１２２の所定の幅が２．０μｍの場合、第１形成マスク７２の片側のサイドエッチング量を０．５μｍと仮定すると、第１形成マスク７２の幅Ｙは約３．０μｍである。ハイメサ型導波路１３６を形成すべき領域を含む領域に形成された第１保護マスク７４は、以下で説明する幅Ｘを有する。幅Ｘは幅Ｙより大きくてよい。 FIG. 7 is a plan view of the butt joint region 170 including the first mask 70 formed by the first mask formation step. The first formation mask 72 formed in the region where the buried mesa waveguide 122 is to be formed has a width Y such that the width of the buried mesa waveguide 122 becomes a predetermined width. The width Y is determined in consideration of the side etching amount during etching. For example, when the predetermined width of the embedded mesa waveguide 122 is 2.0 μm, assuming that the side etching amount on one side of the first formation mask 72 is 0.5 μm, the width Y of the first formation mask 72 is about 3 mm. 0.0 μm. The first protective mask 74 formed in a region including a region where the high mesa waveguide 136 is to be formed has a width X described below. The width X may be larger than the width Y.

図８は、埋込メサ形成段階を説明する工程図である。図８は、図７において第１マスク７０が形成されていない領域の断面を示す。埋込メサ形成段階は、第１形成マスク７２および第１保護マスク７４が形成されていない半導体層（コア層６０、クラッド層６２、バッファ層２０の少なくとも一部、上部クラッド層４０および活性層３０）をエッチングする段階と、エッチングした領域に第３半導体積層部１１２を結晶成長させ、埋込メサ型導波路１２２を形成する段階を有する。半導体層のエッチングは、第１マスク７０を使って、バッファ層２０の中間または下面に至るまで行う。例えばエッチングはドライエッチングである。第３半導体積層部１１２は、エッチングされたバッファ層２０上にｐ型ＩｎＰ層８０（Ｆｅドープ半絶縁性ＩｎＰ層）及びｎ型ＩｎＰ層８２を順に埋込再成長させることにより形成される。 FIG. 8 is a process diagram for explaining the embedded mesa formation stage. FIG. 8 shows a cross section of a region where the first mask 70 is not formed in FIG. In the embedded mesa formation step, the semiconductor layer (the core layer 60, the cladding layer 62, at least a part of the buffer layer 20, the upper cladding layer 40, and the active layer 30 in which the first formation mask 72 and the first protective mask 74 are not formed). ) And a step of crystal-growing the third semiconductor stacked portion 112 in the etched region to form a buried mesa waveguide 122. Etching of the semiconductor layer is performed using the first mask 70 until the middle or bottom surface of the buffer layer 20 is reached. For example, the etching is dry etching. The third semiconductor stacked unit 112 is formed by sequentially filling and regrowing a p-type InP layer 80 (Fe-doped semi-insulating InP layer) and an n-type InP layer 82 on the etched buffer layer 20.

第３半導体積層部１１２は、エッチングにより形成された埋込メサの両側及び第１保護マスク７４で保護された領域の両側に形成される。第３半導体積層部１１２は、光路に沿って埋込メサの両側に結晶成長され埋込メサを挟むように形成される。第３半導体積層部１１２は、屈折率が活性層３０に比べ小さいため光路と垂直で且つ基板１０と平行な方向に対して光を閉じこめる。また、第３半導体積層部１１２は抵抗が大きいため、活性層３０に注入される電流を狭窄する電流阻止層としても機能する。 The third semiconductor stacked portion 112 is formed on both sides of the embedded mesa formed by etching and on both sides of the region protected by the first protective mask 74. The third semiconductor stacked unit 112 is formed so that crystals are grown on both sides of the embedded mesa along the optical path so as to sandwich the embedded mesa. Since the third semiconductor stacked unit 112 has a refractive index smaller than that of the active layer 30, it confines light in a direction perpendicular to the optical path and parallel to the substrate 10. In addition, since the third semiconductor stacked portion 112 has a large resistance, it also functions as a current blocking layer that constricts the current injected into the active layer 30.

図９は、コンタクト形成段階を説明する工程図である。図９は、図３と同一の位置における断面を示す。コンタクト形成段階では、第１形成マスク７２および第１保護マスク７４を除去して、第４半導体積層部１１４を結晶成長させる。第４半導体積層部１１４は、第１マスク７０を除去した後、基板表面全体にｐ型ＩｎＰを含むクラッド層８４及びＩｎＧａＡｓを含むコンタクト層８６を順にエピタキシャル成長することにより形成される。 FIG. 9 is a process diagram illustrating the contact formation stage. FIG. 9 shows a cross section at the same position as FIG. In the contact formation stage, the first formation mask 72 and the first protective mask 74 are removed, and the fourth semiconductor stacked unit 114 is crystal-grown. After removing the first mask 70, the fourth semiconductor stacked unit 114 is formed by sequentially epitaxially growing a cladding layer 84 containing p-type InP and a contact layer 86 containing InGaAs on the entire substrate surface.

図１０は、第２マスク形成段階を説明する工程図である。第２マスク形成段階では、第２保護マスク及び第２形成マスクを含む第２マスク９０をＣＶＤ法及びリソグラフィー技術によりパターニングして形成する。例えば第２マスク９０は、ＳｉＮｘ膜である。 FIG. 10 is a process diagram illustrating the second mask formation stage. In the second mask formation step, the second mask 90 including the second protective mask and the second formation mask is formed by patterning using a CVD method and a lithography technique. For example, the second mask 90 is a SiNx film.

図１１は、第２マスク９０を形成したバットジョイント領域１７０の平面図である。第２マスク９０は、図１１に示す第２保護マスク９２および第２形成マスク９４を含む。第２保護マスク９２は、第４半導体積層部１１４上における、埋込メサ型導波路１２２を含む領域に形成される。ここで埋込メサ型導波路１２２を含む領域とは、埋込メサ型導波路１２２及びその左右両側の第３半導体積層部１１２を含む領域を指す。例えば第２保護マスク９２は、埋込メサ型導波路１２２及びその左右両側の第３半導体積層部１１２の全体を覆って形成される。第２保護マスク９２は、当該領域をエッチングから保護する。つまり、第２保護マスク９２の幅は、第２形成マスク９４の幅より大きい。また、第２保護マスク９２は第１形成マスク７２より幅が大きい。マスクの幅とは、基板１０と平行な面において、導波路の光軸と垂直な方向における幅を指す。 FIG. 11 is a plan view of the butt joint region 170 in which the second mask 90 is formed. The second mask 90 includes a second protective mask 92 and a second formation mask 94 shown in FIG. The second protective mask 92 is formed in a region including the embedded mesa waveguide 122 on the fourth semiconductor stacked unit 114. Here, the region including the embedded mesa waveguide 122 refers to a region including the embedded mesa waveguide 122 and the third semiconductor stacked portions 112 on the left and right sides thereof. For example, the second protective mask 92 is formed so as to cover the entire embedded mesa waveguide 122 and the third semiconductor stacked portion 112 on both the left and right sides thereof. The second protective mask 92 protects the region from etching. That is, the width of the second protective mask 92 is larger than the width of the second formation mask 94. The second protective mask 92 is wider than the first formation mask 72. The width of the mask refers to the width in a direction perpendicular to the optical axis of the waveguide on a plane parallel to the substrate 10.

第２形成マスク９４は、第４半導体積層部１１４上における、ハイメサ型導波路１３６を形成すべき領域に形成される。第２形成マスク９４の幅は、形成すべきハイメサ型導波路１３６の最大幅に対して、サイドエッチング量を考慮して決定する。例えば、ハイメサ型導波路１３６の最大幅が３．５μｍの場合、第２形成マスク９４の片側のサイドエッチング量を０．１μｍと仮定すると、第２形成マスク９４の幅Ｗは約３．７μｍである。第２形成マスク９４の幅Ｗは第１保護マスク７４の幅Ｘより小さい。 The second formation mask 94 is formed in a region where the high mesa waveguide 136 is to be formed on the fourth semiconductor stacked portion 114. The width of the second formation mask 94 is determined in consideration of the side etching amount with respect to the maximum width of the high mesa waveguide 136 to be formed. For example, when the maximum width of the high-mesa waveguide 136 is 3.5 μm, assuming that the side etching amount on one side of the second formation mask 94 is 0.1 μm, the width W of the second formation mask 94 is about 3.7 μm. is there. The width W of the second formation mask 94 is smaller than the width X of the first protective mask 74.

このように、埋込メサを形成するべく半導体層をエッチングする段階において、第２形成マスク９４よりも幅の大きい第１保護マスク７４を設けることで、ハイメサを形成する領域が侵食されることを防ぐことができる。 As described above, in the step of etching the semiconductor layer to form the embedded mesa, by providing the first protective mask 74 having a width larger than that of the second formation mask 94, the region where the high mesa is formed is eroded. Can be prevented.

ハイメサ形成段階は、第２保護マスク９２および第２形成マスク９４が形成されていない半導体層をエッチングする段階を有する。エッチングはドライエッチングであってよい。エッチングが終了した後、第２保護マスク９２および第２形成マスク９４を除去する。 The high mesa formation step includes a step of etching the semiconductor layer on which the second protective mask 92 and the second formation mask 94 are not formed. The etching may be dry etching. After the etching is completed, the second protective mask 92 and the second formation mask 94 are removed.

図１２は、パッシベーション段階を説明する工程図である。パッシベーション段階は、基板１０の表面全体にＣＶＤ法によりパッシベーション膜９６を堆積する段階を有する。例えばパッシベーション膜９６はＳｉＮｘである。次に、埋込メサ型導波路１２２の上面の一部にｐ型電極を形成する。ｐ型電極形成段階は、埋込メサ型導波路１２２の上面におけるパッシベーション膜９６の少なくとも一部をフォトリソグラフィー技術により除去する段階と、リフトオフ法によりｐ型電極９７を形成する段階を有する。ｐ型電極９７は、コンタクト層８６とオーミック接触する。続いて、基板１０の裏面全体にｎ型電極を形成する。ｎ型電極形成段階は、基板１０の裏面全体を研磨する段階と、裏面全体にｎ型電極９８を蒸着により形成する段階を有する。 FIG. 12 is a process diagram illustrating the passivation stage. The passivation step includes a step of depositing a passivation film 96 over the entire surface of the substrate 10 by a CVD method. For example, the passivation film 96 is SiNx. Next, a p-type electrode is formed on a part of the upper surface of the embedded mesa waveguide 122. The p-type electrode forming step includes a step of removing at least a part of the passivation film 96 on the upper surface of the buried mesa waveguide 122 by a photolithography technique and a step of forming the p-type electrode 97 by a lift-off method. The p-type electrode 97 is in ohmic contact with the contact layer 86. Subsequently, an n-type electrode is formed on the entire back surface of the substrate 10. The n-type electrode forming step includes a step of polishing the entire back surface of the substrate 10 and a step of forming an n-type electrode 98 on the entire back surface by vapor deposition.

図１３は、図１２のＥ−Ｅ'断面図を示す。図１３に示すように、埋込メサ型導波路１２２が形成されている。図１４は、図１２のＦ−Ｆ'断面図を示す。図１４に示すように、ハイメサ型導波路１３６が形成されている。以上、共通の基板１０上に埋込メサ型導波路１２２とハイメサ型導波路１３６をモノリシック集積したバットジョイント領域１７０の製造方法について説明したが、光素子１００の他の領域についても、同様の方法で同時に形成することができる。 FIG. 13 is a cross-sectional view taken along the line EE ′ of FIG. As shown in FIG. 13, a buried mesa waveguide 122 is formed. FIG. 14 is a cross-sectional view taken along the line FF ′ of FIG. As shown in FIG. 14, a high mesa waveguide 136 is formed. The manufacturing method of the butt joint region 170 in which the embedded mesa waveguide 122 and the high mesa waveguide 136 are monolithically integrated on the common substrate 10 has been described above, but the same method can be applied to other regions of the optical element 100. Can be formed simultaneously.

次に、第１マスク７０における第１保護マスク７４の幅Ｘについて説明する。上述したように、第１保護マスク７４の幅Ｘは、第２形成マスク９４の幅Ｗより大きい。これにより、第２形成マスク９４のパターンを形成する段階におけるリソグラフィーの幅の作製精度、パターンの位置合わせ精度、埋込メサ形成段階、ハイメサ形成段階におけるエッチングに伴うサイドエッチング量、及び、そのエッチング量のばらつきなどを考慮して適当なマージンをとることができる。例えば、リソグラフィーにおける典型的なパターン位置合わせ精度は、コンタクトアライナー装置を用いた場合は±０．５μｍ以下であり、ステッパー装置を用いた場合は±０．１μｍ以下である。 Next, the width X of the first protective mask 74 in the first mask 70 will be described. As described above, the width X of the first protective mask 74 is larger than the width W of the second formation mask 94. Thereby, the lithography width production accuracy, the pattern alignment accuracy, the embedding mesa formation step, the side etching amount accompanying the etching in the high mesa formation step, and the etching amount in the step of forming the pattern of the second formation mask 94 Appropriate margins can be taken in consideration of variations in data. For example, typical pattern alignment accuracy in lithography is ± 0.5 μm or less when a contact aligner is used, and ± 0.1 μm or less when a stepper device is used.

また、埋込メサ形成段階において、ハイメサ型導波路を形成すべき領域にも第１保護マスク７４をマスクとして第３半導体積層部１１２が埋込再成長される。その際、第１保護マスク７４と第３半導体積層部１１２との境界において、選択成長効果により、第３半導体積層部１１２の表面に凸形状の***部が形成される。この上に第４半導体積層部１１４を成長させると、第４半導体積層部１１４の表面に***部が形成され、ハイメサの上面を平坦に形成することが困難となる。 In addition, in the buried mesa formation stage, the third semiconductor stacked portion 112 is buried and regrown using the first protective mask 74 as a mask in the region where the high mesa waveguide is to be formed. At this time, at the boundary between the first protective mask 74 and the third semiconductor stacked portion 112, a convex raised portion is formed on the surface of the third semiconductor stacked portion 112 due to the selective growth effect. When the fourth semiconductor multilayer portion 114 is grown on this, a raised portion is formed on the surface of the fourth semiconductor multilayer portion 114, and it becomes difficult to form the upper surface of the high mesa flat.

図１０および図１１において説明したように、第４半導体積層部１１４上に第２形成マスク９４を形成してエッチングを行う。しかし、第２形成マスク９４の端が、第４半導体積層部１１４上の***部にかかってしまうと、エッチングの精度が悪化してしまう。このため、第１保護マスク７４の幅は、第４半導体積層部１１４上の***部が第２形成マスク９４よりも十分外側に形成されるように設定することが好ましい。 As described in FIGS. 10 and 11, the second formation mask 94 is formed on the fourth semiconductor stacked portion 114 and etching is performed. However, if the end of the second formation mask 94 reaches the raised portion on the fourth semiconductor stacked portion 114, the etching accuracy is deteriorated. For this reason, it is preferable to set the width of the first protective mask 74 so that the raised portion on the fourth semiconductor stacked portion 114 is formed sufficiently outside the second formation mask 94.

図１５は、ハイメサ型導波路１３６のメサストライプの方向が（０１１）方向である場合の図８のＣ−Ｃ'断面図を示す。第３半導体積層部１１２は、第１保護マスク７４との境界付近において、上に凸形状の***部８１を有する。***部８１は、選択成長効果により成長速度が他の領域より速くなるために形成される。 FIG. 15 is a cross-sectional view taken along the line CC ′ of FIG. 8 when the direction of the mesa stripe of the high mesa waveguide 136 is the (011) direction. The third semiconductor stacked unit 112 has a convex raised portion 81 on the upper side in the vicinity of the boundary with the first protective mask 74. The raised portion 81 is formed because the growth rate becomes faster than other regions due to the selective growth effect.

図１６は、ハイメサ型導波路１３６のメサストライプの方向が（０１１）方向である場合の図９のＤ−Ｄ'断面図を示す。第４半導体積層部１１４の表面は、２つの***部８１に対応して形成された２つの***部８３及び当該２つの***部８３の間に挟まれて形成された平坦部８９を有する。第１保護マスク７４の幅Ｘは、平坦部８９内に第２形成マスク９４を形成できるように設定される。平坦部８９の幅をＷＦｌａｔとすると、実験結果より、以下の関係式が得られた。
ＷＦｌａｔ≒Ｘ−２ｄ
ここで、ｄは第４半導体積層部１１４の厚さを示す。 FIG. 16 is a cross-sectional view taken along the line DD ′ of FIG. 9 when the direction of the mesa stripe of the high mesa waveguide 136 is the (011) direction. The surface of the fourth semiconductor stacked portion 114 has two raised portions 83 formed corresponding to the two raised portions 81 and a flat portion 89 formed between the two raised portions 83. The width X of the first protective mask 74 is set so that the second formation mask 94 can be formed in the flat portion 89. When the width of the flat portion 89 is WFlat, the following relational expression is obtained from the experimental results.
WFlat ≒ X-2d
Here, d indicates the thickness of the fourth semiconductor stacked portion 114.

図１７は、ハイメサ型導波路１３６のメサストライプの方向が（０１−１）方向である場合の図８のＣ−Ｃ'断面図を示す。第３半導体積層部１１２は、第１保護マスク７４との境界付近において、上に凸形状の***部８５を有する。***部８５は、選択成長効果により成長速度が他の領域より速くなるために形成される。***部８５は、***部８１に比べ突起の高さが大きい。つまり、ＭＯＣＶＤ法の選択成長効果には面方位依存性がある。 FIG. 17 is a cross-sectional view taken along the line CC ′ of FIG. 8 when the direction of the mesa stripe of the high mesa waveguide 136 is the (01-1) direction. The third semiconductor stacked portion 112 has a convex raised portion 85 in the vicinity of the boundary with the first protective mask 74. The raised portion 85 is formed because the growth rate becomes faster than other regions due to the selective growth effect. The raised portion 85 has a larger projection height than the raised portion 81. That is, the selective growth effect of the MOCVD method has a plane orientation dependency.

図１８は、ハイメサ型導波路１３６のメサストライプの方向が（０１−１）方向である場合の図９のＤ−Ｄ'断面図を示す。第４半導体積層部１１４は、２つの***部８５に対応して形成された２つの***部８７及び当該２つの***部８７の間に挟まれて形成された平坦部８９を有する。実験結果より、以下の関係式が得られた。
ＷＦｌａｔ≒Ｘ−０．８ｄ
以上の結果から、メサストライプの方向が（０１１）方向よりも（０１−１）方向の方が、平坦部８９の幅ＷＦｌａｔが大きいことがわかる。 FIG. 18 is a cross-sectional view taken along the line DD ′ of FIG. 9 when the mesa stripe direction of the high mesa waveguide 136 is the (01-1) direction. The fourth semiconductor stacked portion 114 includes two raised portions 87 formed corresponding to the two raised portions 85 and a flat portion 89 formed between the two raised portions 87. From the experimental results, the following relational expression was obtained.
WFlat ≒ X-0.8d
From the above results, it can be seen that the width WFlat of the flat portion 89 is larger in the direction of the mesa stripe in the (01-1) direction than in the (011) direction.

平坦部８９の幅ＷＦｌａｔが、第２形成マスク９４の幅Ｗより小さいと、エッチングの境界が***部８７にかかってしまうので、エッチングの精度が悪化し、また、ハイメサの上面を平坦に形成することが困難となる。したがって、ハイメサ型導波路１３６のメサストライプの方向が（０１１）方向である場合には、Ｗ≦ＷＦｌａｔ≒Ｘ−２ｄとなり、Ｘ≧Ｗ＋２ｄの関係を満たすように、第１保護マスク７４の幅Ｘを決定する。 If the width WFlat of the flat portion 89 is smaller than the width W of the second formation mask 94, the etching boundary is applied to the raised portion 87, so that the etching accuracy deteriorates and the upper surface of the high mesa is formed flat. It becomes difficult. Therefore, when the direction of the mesa stripe of the high mesa waveguide 136 is the (011) direction, W ≦ WFlat≈X−2d, and the width X of the first protective mask 74 satisfies the relationship of X ≧ W + 2d. To decide.

同様に、ハイメサ型導波路１３６のメサストライプの方向が（０１−１）方向である場合には、Ｗ≦ＷＦｌａｔ≒Ｘ−０．８ｄとなり、Ｘ≧Ｗ＋０．８ｄの関係を満たすように、第１保護マスク７４の幅Ｘを決定する。また、Ｗ＝ＷＦｌａｔでは位置合わせが困難となるので、Ｗにマージンαを加算した値を用いてもよい。ここで、αはリソグラフィーの幅の作製精度またはパターンの位置合わせ精度、エッチングに伴うサイドエッチング量と当該サイドエッチング量のばらつき等を考慮して決定されるマージンである。 Similarly, when the direction of the mesa stripe of the high mesa waveguide 136 is the (01-1) direction, W ≦ WFlat≈X−0.8d, so that the relationship of X ≧ W + 0.8d is satisfied. 1 The width X of the protective mask 74 is determined. In addition, since it is difficult to perform alignment when W = WFlat, a value obtained by adding a margin α to W may be used. Here, α is a margin determined in consideration of the production accuracy of the lithography width or the alignment accuracy of the pattern, the side etching amount accompanying the etching, the variation in the side etching amount, and the like.

図１９は、メサストライプの方向が（０１１）方向であり、第１保護マスク７４の幅Ｘが比較的小さい場合のハイメサ型導波路１３６を形成すべき領域の断面図を示す。幅Ｘは例えば、７μｍ≦Ｘ＜１５μｍである。実験により、第１保護マスク７４の幅Ｘが比較的小さい場合、クラッド層８４は、凸部９１及び凹部９３が交互に形成された表面を有することがわかった。ただし、実験の結果、Ｘ≦６μｍの場合、選択成長効果が小さくなり、***部８１の高さが無視できる程度となることがわかった。この場合、Ｘの下限値は、ハイメサ形成パターンである第２形成マスク９４の幅Ｗにマージンを付加した値となる。例えば、ハイメサ形成パターンの幅Ｗが２μｍで、マージンが約１μｍである場合には、第１保護マスク７４の幅Ｘは、３μｍ≦Ｘ≦６μｍであってよい。 FIG. 19 is a sectional view of a region where the high mesa waveguide 136 is to be formed when the direction of the mesa stripe is the (011) direction and the width X of the first protective mask 74 is relatively small. The width X is, for example, 7 μm ≦ X <15 μm. From experiments, it was found that when the width X of the first protective mask 74 is relatively small, the cladding layer 84 has a surface on which the convex portions 91 and the concave portions 93 are alternately formed. However, as a result of the experiment, it was found that when X ≦ 6 μm, the selective growth effect is reduced and the height of the raised portion 81 is negligible. In this case, the lower limit value of X is a value obtained by adding a margin to the width W of the second formation mask 94 that is the high mesa formation pattern. For example, when the width W of the high mesa formation pattern is 2 μm and the margin is about 1 μm, the width X of the first protective mask 74 may be 3 μm ≦ X ≦ 6 μm.

図２０は、メサストライプの方向が（０１１）方向であり、第１保護マスク７４の幅Ｘが非常に大きい場合のハイメサ型導波路１３６を形成すべき領域の断面図を示す。実験により、幅Ｘが８０μｍ以上では、埋込再成長時に本来結晶成長されないはずのマスク領域で異常成長が生じ、マスク表面に多結晶が堆積することがわかった。したがって、第１保護マスク７４の幅Ｘは８０μｍ以下とするのが好ましい。よって、メサストライプの方向が（０１１）方向の場合、第１保護マスク７４の幅Ｘは、Ｗ＋２ｄ≦Ｘ≦８０μｍであることが好ましい。また、メサストライプの方向が（０１−１）方向の場合、第１保護マスク７４の幅Ｘは、Ｗ＋０．８ｄ≦Ｘ≦８０μｍであることが好ましい。 FIG. 20 is a sectional view of a region where the high mesa waveguide 136 is to be formed when the direction of the mesa stripe is the (011) direction and the width X of the first protective mask 74 is very large. From experiments, it has been found that when the width X is 80 μm or more, abnormal growth occurs in the mask region that should not be crystal-grown at the time of buried regrowth, and polycrystals are deposited on the mask surface. Therefore, the width X of the first protective mask 74 is preferably 80 μm or less. Therefore, when the direction of the mesa stripe is the (011) direction, the width X of the first protective mask 74 is preferably W + 2d ≦ X ≦ 80 μm. When the mesa stripe direction is the (01-1) direction, the width X of the first protective mask 74 is preferably W + 0.8d ≦ X ≦ 80 μm.

光集積素子の集積度が高い場合には、隣接するハイメサ型導波路の間隔が狭くなり、第１保護マスク７４同士が干渉することがある。これを避けるために、第１保護マスク７４の幅Ｘは、下限値≦Ｘ≦下限値＋５μｍが好ましい。したがって、並列に設けられた複数のハイメサ型導波路を有する高集積の光素子では、メサストライプの方向が（０１１）方向の場合、第１保護マスク７４の幅Ｘは、Ｗ＋２ｄ≦Ｘ≦Ｗ＋２ｄ＋５μｍであってよい。また、メサストライプの方向が（０１−１）方向の場合、第１保護マスク７４の幅Ｘは、Ｗ＋０．８ｄ≦Ｘ≦Ｗ＋０．８ｄ＋５μｍであってよい。 When the integration degree of the optical integrated device is high, the interval between the adjacent high mesa waveguides becomes narrow, and the first protective masks 74 may interfere with each other. In order to avoid this, the width X of the first protective mask 74 is preferably lower limit value ≦ X ≦ lower limit value + 5 μm. Therefore, in a highly integrated optical element having a plurality of high mesa waveguides provided in parallel, when the direction of the mesa stripe is the (011) direction, the width X of the first protective mask 74 is W + 2d ≦ X ≦ W + 2d + 5 μm. It may be. When the mesa stripe direction is the (01-1) direction, the width X of the first protective mask 74 may be W + 0.8d ≦ X ≦ W + 0.8d + 5 μm.

具体的には、例えばマージンα＝５．０μｍとし、第２形成マスク９４の幅Ｗ＝２．０μｍとすると、ＷＦｌａｔ＝Ｗ＋α＝７．０μｍとなる。第４半導体積層部１１４の厚さｄ＝４．０μｍとすると、メサストライプの方向が（０１１）方向では、第１保護マスク７４の幅Ｘの下限値は７．０μｍ＋２*４．０μｍ＝１５μｍとなる。また、メサストライプの方向が（０１−１）方向では、第１保護マスク７４の幅Ｘの下限値は７．０μｍ＋０．８*４．０μｍ＝１０．２μｍとなる。 Specifically, for example, when the margin α is 5.0 μm and the width W of the second formation mask 94 is 2.0 μm, WFlat = W + α = 7.0 μm. Assuming that the thickness d of the fourth semiconductor stacked portion 114 is 4.0 μm, the lower limit value of the width X of the first protective mask 74 is 7.0 μm + 2 * 4.0 μm = 15 μm when the mesa stripe direction is the (011) direction. Become. When the mesa stripe direction is the (01-1) direction, the lower limit value of the width X of the first protective mask 74 is 7.0 μm + 0.8 * 4.0 μm = 10.2 μm.

ＩｎＰ（１００）基板を用いて、（０１１）方向及び（０１−１）方向に導波路を形成する光素子の場合には、（０１１）方向において平坦部８９が狭くなるのでＷＦｌａｔを充分に確保するために第１保護マスク７４の幅Ｘを大きめに設定するのが好ましい。したがって、第１保護マスク７４の幅Ｘは、１５μｍ≦Ｘ≦８０μｍであってよい。 In the case of an optical element using an InP (100) substrate and forming a waveguide in the (011) direction and the (01-1) direction, the flat portion 89 becomes narrow in the (011) direction, so that a sufficient WFlat is secured. Therefore, it is preferable to set the width X of the first protective mask 74 to be large. Therefore, the width X of the first protective mask 74 may be 15 μm ≦ X ≦ 80 μm.

並列に設けられた複数のハイメサ型導波路を有する高集積の光素子の場合には、第１保護マスク７４の干渉を防ぐために第１保護マスク７４の幅Ｘを小さめに設定するのが好ましい。したがって、メサストライプの方向が（０１１）方向では、第１保護マスク７４の幅Ｘは、１５μｍ≦Ｘ≦２０μｍであってよい。メサストライプの方向が（０１−１）方向では、第１保護マスク７４の幅Ｘは、１０μｍ≦Ｘ≦１５μｍであってよい。 In the case of a highly integrated optical element having a plurality of high mesa waveguides provided in parallel, the width X of the first protective mask 74 is preferably set to be small in order to prevent the interference of the first protective mask 74. Therefore, when the mesa stripe direction is the (011) direction, the width X of the first protective mask 74 may satisfy 15 μm ≦ X ≦ 20 μm. When the mesa stripe direction is the (01-1) direction, the width X of the first protective mask 74 may be 10 μm ≦ X ≦ 15 μm.

次に、光素子１００の製造方法について説明する。第１マスク形成段階以外は上述したバットジョイント領域１７０の製造方法と同様なので説明を省略する。図２１は、光素子１００の製造方法の第１マスク形成段階を説明する工程図である。第１マスク３００形成段階は、埋込メサ型導波路構造のＤＦＢレーザ１２０のアレイを形成すべき領域に並列に設けられた第１形成マスク３２０を形成し、ハイメサ型導波路を形成すべき領域に設けられた複数の曲げ導波路１３０の各導波路、ＭＭＩカプラ１４０、及び出力導波路１５０を保護する第１保護マスク３４０を形成する段階を含む。 Next, a method for manufacturing the optical element 100 will be described. Except for the first mask formation stage, the method is the same as the method for manufacturing the butt joint region 170 described above, and a description thereof will be omitted. FIG. 21 is a process diagram for explaining a first mask formation stage of the method for manufacturing the optical element 100. In the first mask 300 formation step, a first formation mask 320 provided in parallel to a region where an array of DFB lasers 120 having a buried mesa waveguide structure is to be formed is formed, and a region where a high mesa waveguide is to be formed Forming a first protective mask 340 that protects each of the plurality of bending waveguides 130, the MMI coupler 140, and the output waveguide 150.

ＤＦＢレーザ１２０を構成する埋込メサの所定の幅が例えば２．０μｍである場合、埋込メサ形成段階におけるエッチングのサイドエッチング量を第１形成マスク３２０の片側あたり１．０μｍとして、第１形成マスク３２０の幅Ｙを４．０μｍとしてよい。曲げ導波路１３０の各導波路を保護する第１保護マスク３４０の幅Ｘは、ハイメサ形成パターンである第２形成マスク９４の幅Ｗを２．０μｍ、マージンαを５．０μｍとした場合、平坦部８９の幅ＷＦｌａｔが７μｍ程度となる。第４半導体積層部１１４の膜厚ｄは４．０μｍ程度であってよい。したがって、メサストライプの方向が（０１１）方向であることから、第１保護マスク３４０の幅Ｘ＝７μｍ＋２*４μｍ＝１５μｍとしてよい。 When the predetermined width of the embedded mesa constituting the DFB laser 120 is, for example, 2.0 μm, the first formation is performed by setting the etching side etching amount in the embedded mesa formation stage to 1.0 μm per one side of the first formation mask 320. The width Y of the mask 320 may be 4.0 μm. The width X of the first protective mask 340 that protects each waveguide of the bent waveguide 130 is flat when the width W of the second formation mask 94 that is the high mesa formation pattern is 2.0 μm and the margin α is 5.0 μm. The width WFlat of the portion 89 is about 7 μm. The film thickness d of the fourth semiconductor multilayer portion 114 may be about 4.0 μm. Accordingly, since the direction of the mesa stripe is the (011) direction, the width X of the first protective mask 340 may be 7 μm + 2 * 4 μm = 15 μm.

ＭＭＩカプラ１４０においては、ＭＭＩカプラ１４０の幅が例えば６０μｍの場合、マージンαを５．０μｍとすると、平坦部８９の幅ＷＦｌａｔが６５μｍとなる。したがって、第１保護マスク３４０の幅Ｘ＝６５μｍ＋２*４μｍ＝７３μｍとしてよい。ハイメサ領域を保護する第１保護マスクの幅Ｘを最適化したので、導波路が高集積で形成される本例において、隣接する第１保護マスク同士が干渉することがない。また、ハイメサを形成すべき領域では平坦部８９が充分な大きさで形成されるので、第２形成マスク９４のマスクパターンのリソグラフィーを容易かつ適切に行なうことができる。 In the MMI coupler 140, when the width of the MMI coupler 140 is 60 μm, for example, when the margin α is 5.0 μm, the width WFlat of the flat portion 89 is 65 μm. Accordingly, the width X of the first protective mask 340 may be 65 μm + 2 * 4 μm = 73 μm. Since the width X of the first protective mask that protects the high mesa region is optimized, the adjacent first protective masks do not interfere with each other in this example in which the waveguides are formed with high integration. Further, since the flat portion 89 is formed in a sufficient size in the region where the high mesa is to be formed, the lithography of the mask pattern of the second formation mask 94 can be performed easily and appropriately.

図２２は、図１のＡ−Ａ'断面図を示す。埋込メサ型導波路構造の複数のＤＦＢレーザ１２０が隣接して並列に形成されている。各ＤＦＢレーザ１２０の埋込メサは、第３半導体積層部１１２によって離隔され、電気的に絶縁されている。また、第３半導体積層部１１２は、活性層３０に注入される電流を狭窄する。さらに、第３半導体積層部１１２は、活性層３０を導波路に沿って左右両側から挟み込んで形成されるので、基板１０と平行でかつ光路と垂直な方向にＤＦＢレーザ光を閉じこめる。実験の結果、ＤＦＢレーザ１２０は、電流狭窄特性及び信頼性が非常に良好であった。 FIG. 22 is a cross-sectional view taken along the line AA ′ of FIG. A plurality of DFB lasers 120 having a buried mesa waveguide structure are formed adjacent to each other in parallel. The embedded mesas of each DFB laser 120 are separated by the third semiconductor stacked unit 112 and are electrically insulated. Further, the third semiconductor stacked unit 112 constricts the current injected into the active layer 30. Furthermore, since the third semiconductor stacked unit 112 is formed by sandwiching the active layer 30 from the left and right sides along the waveguide, the DFB laser beam is confined in a direction parallel to the substrate 10 and perpendicular to the optical path. As a result of the experiment, the DFB laser 120 has very good current confinement characteristics and reliability.

図２３は、図１のＢ−Ｂ'断面図を示す。複数のハイメサ型導波路１３６が等間隔に並列に形成されている。各ハイメサ型導波路１３６は、パッシベーション膜９６および空気等の気体によって離隔されている。パッシベーション膜９６および空気はコア層６０より屈折率が小さいため、光路と垂直でかつ基板と平行な方向に光を閉じこめる。実験の結果、ハイメサ型導波路１３６は非常に低損失であった。また、MMI合波部１６０は合波特性が良好であった。 FIG. 23 is a sectional view taken along line BB ′ of FIG. A plurality of high mesa waveguides 136 are formed in parallel at equal intervals. Each high mesa waveguide 136 is separated by a passivation film 96 and a gas such as air. Since the passivation film 96 and air have a refractive index smaller than that of the core layer 60, the light is confined in a direction perpendicular to the optical path and parallel to the substrate. As a result of the experiment, the high mesa waveguide 136 has a very low loss. Moreover, the MMI multiplexing unit 160 had good multiplexing characteristics.

したがって、以上において説明した光素子１００の製造方法によれば、電流狭窄特性及び信頼性が高い埋込メサ型導波路構造のＤＦＢレーザ１２０と、低損失で合波特性が良好なハイメサ型導波路構造のMMI合波部１６０を同一基板上にモノリシック集積することができる。 Therefore, according to the manufacturing method of the optical element 100 described above, the buried mesa waveguide structure DFB laser 120 with high current confinement characteristics and high reliability and the high mesa type waveguide with low loss and good multiplexing characteristics. The MMI multiplexer 160 having the waveguide structure can be monolithically integrated on the same substrate.

図２４は、本発明の第２実施形態にかかる光素子２００の平面図である。光素子２００は、埋込メサ型導波路構造部２２０に形成された平行な２つのＳＯＡ２４０と、ハイメサ型導波路構造で形成されたＵ字形導波路２１０を備える。２つのＳＯＡ２４０とＵ字形導波路２１０は、ＩｎＰ（１００）基板上にモノリシック集積されている。平行な２つのＳＯＡ２４０はメサストライプの方向が（０１１）方向となるように形成されている。Ｕ字形導波路２１０は曲率半径が例えば１２５μｍである。Ｕ字形導波路２１０のメサストライプの方向は、ＳＯＡ２４０との接続部付近では（０１１）方向であり、ＳＯＡ２４０から最も遠い位置では（０１−１）方向である。（０１１）方向と（０１−１）方向は直交する。２つのＳＯＡ２４０は、埋込メサ型導波路構造部２２０において対称な位置に設けられる。 FIG. 24 is a plan view of an optical element 200 according to the second embodiment of the present invention. The optical element 200 includes two parallel SOAs 240 formed in the embedded mesa waveguide structure 220 and a U-shaped waveguide 210 formed of a high mesa waveguide structure. Two SOAs 240 and a U-shaped waveguide 210 are monolithically integrated on an InP (100) substrate. The two parallel SOAs 240 are formed so that the direction of the mesa stripe is the (011) direction. The U-shaped waveguide 210 has a radius of curvature of, for example, 125 μm. The direction of the mesa stripe of the U-shaped waveguide 210 is the (011) direction in the vicinity of the connection portion with the SOA 240 and the (01-1) direction at the farthest position from the SOA 240. The (011) direction and the (01-1) direction are orthogonal. The two SOAs 240 are provided at symmetrical positions in the embedded mesa waveguide structure 220.

２つのＳＯＡ２４０とＵ字形導波路２１０とは、結合部２３０を介して光学的に結合されている。結合部２３０は、Ｕ字形導波路２１０において、Ｕ字形導波路２１０側からＳＯＡ２４０側に向かってメサ幅が徐々に大きくなるフレア形状の導波路側結合部２１２と、埋込メサ型導波路構造部２２０において、ＳＯＡ２４０側からＵ字形導波路２１０側に向かってメサ幅が徐々に大きくなるフレア形状のＳＯＡ側結合部２２２を有する。結合部２３０をフレア形状とすることにより、ＳＯＡ２４０の光軸とＵ字形導波路２１０の光軸との光軸ずれによる結合損失を抑制することができる。導波路側結合部２１２とＳＯＡ側結合部２２２は、いずれか一方がフレア形状であってもよい。また、導波路側結合部２１２とＳＯＡ側結合部２２２は、フレア形状でなくともよい。 The two SOAs 240 and the U-shaped waveguide 210 are optically coupled via a coupling unit 230. In the U-shaped waveguide 210, the coupling unit 230 includes a flare-shaped waveguide side coupling unit 212 in which the mesa width gradually increases from the U-shaped waveguide 210 side toward the SOA 240 side, and an embedded mesa-type waveguide structure unit. 220 includes a flare-shaped SOA side coupling portion 222 whose mesa width gradually increases from the SOA 240 side toward the U-shaped waveguide 210 side. By making the coupling part 230 into a flare shape, it is possible to suppress coupling loss due to an optical axis shift between the optical axis of the SOA 240 and the optical axis of the U-shaped waveguide 210. Either one of the waveguide side coupling portion 212 and the SOA side coupling portion 222 may have a flare shape. Further, the waveguide side coupling part 212 and the SOA side coupling part 222 do not have to have a flare shape.

次に、光素子２００の製造方法について説明する。第１マスク形成段階以外は、上述したバットジョイント領域１７０の製造方法と同様なので説明を省略する。第１マスク形成段階は、埋込メサ型構造のＳＯＡ２４０を形成すべき領域に幅Ｙの第１形成マスク７２を形成し、ハイメサ型導波路構造のＵ字形導波路２１０を形成すべき領域に幅Ｘの第１保護マスク７４を形成する段階を有する。第１保護マスク７４は、Ｕ字形導波路２１０に沿ってＵ字形に形成される。第１形成マスク７２の幅Ｙは、ＳＯＡ２４０の所望の埋込メサ幅に、埋込メサ形成段階のエッチングによるサイドエッチング量を考慮したマージンを加算することにより得られる。例えば、ＳＯＡ２４０の所望の埋込メサ幅が、２．５μｍである場合、サイドエッチング量を片側約１μｍと仮定するとマージンが２μｍなので、第１形成マスク７２の幅Ｙは２．５μｍ＋２μｍ＝４．５μｍとなる。 Next, a method for manufacturing the optical element 200 will be described. Except for the first mask formation stage, the method is the same as the method for manufacturing the butt joint region 170 described above, and a description thereof will be omitted. In the first mask formation step, a first formation mask 72 having a width Y is formed in a region where the SOA 240 having a buried mesa structure is to be formed, and a width is formed in a region where the U-shaped waveguide 210 having a high mesa waveguide structure is to be formed. Forming a first protective mask 74 for X. The first protective mask 74 is formed in a U shape along the U-shaped waveguide 210. The width Y of the first formation mask 72 is obtained by adding a margin in consideration of the amount of side etching by etching in the embedded mesa formation stage to the desired embedded mesa width of the SOA 240. For example, if the desired embedded mesa width of the SOA 240 is 2.5 μm, assuming that the side etching amount is about 1 μm on one side, the margin is 2 μm. Therefore, the width Y of the first formation mask 72 is 2.5 μm + 2 μm = 4.5 μm. It becomes.

Ｕ字形導波路２１０のメサストライプの方向は、（０１１）方向から徐々に変化し、（０１−１）方向となり、そこから折り返して逆方向に変化し（０１１）方向に戻る。つまり、Ｕ字形導波路２１０のメサストライプは、ＩｎＰ（１００）基板上において、全方向に変化する。埋込メサ形成段階においてＭＯＣＶＤ法により第３半導体積層部１１２を埋込再成長させる際、成長速度は面方位に依存して変化する。つまり、平坦部８９の幅ＷＦｌａｔは、Ｕ字形導波路２１０に沿って変化している。また、Ｕ字形導波路２１０の曲率半径が小さいためマスクパターンのリソグラフィーが容易ではない。その結果、Ｕ字形導波路２１０のハイメサ幅に揺らぎが生じる。また、ハイメサの上面が凹凸形状を有するようになる。 The direction of the mesa stripe of the U-shaped waveguide 210 gradually changes from the (011) direction to become the (01-1) direction, and then turns back and changes in the opposite direction to return to the (011) direction. That is, the mesa stripe of the U-shaped waveguide 210 changes in all directions on the InP (100) substrate. When the third semiconductor stacked portion 112 is buried and regrown by MOCVD in the buried mesa formation stage, the growth rate changes depending on the plane orientation. That is, the width WFlat of the flat portion 89 changes along the U-shaped waveguide 210. Further, since the curvature radius of the U-shaped waveguide 210 is small, lithography of the mask pattern is not easy. As a result, fluctuation occurs in the high mesa width of the U-shaped waveguide 210. Further, the upper surface of the high mesa has an uneven shape.

例えば、ハイメサの所望の幅Ｗ＝２．０μｍ、マージンα＝５．０μｍとすると、平坦部の幅ＷＦｌａｔ＝７．０μｍとなる。第４半導体積層部１１４の膜厚ｄ＝４．０μｍとすると、第１保護マスクの幅Ｘは、（０１１）方向では７μｍ＋２*４μｍ＝１５μｍ以上、（０１−１）方向では７μｍ＋０．８*４μｍ＝１０．２μｍ以上とすればよい。したがって、本例では、両方の条件を満たすように、第１保護マスク７４の幅Ｘはハイメサの幅Ｗより１３μｍ大きい１５μｍとするのが好ましい。尚、幅Ｘは均一でなくともよい。 For example, if the desired width W of the high mesa is 2.0 μm and the margin α is 5.0 μm, the width WFlat of the flat portion is 7.0 μm. Assuming that the film thickness d of the fourth semiconductor stack 114 is 4.0 μm, the width X of the first protective mask is 7 μm + 2 * 4 μm = 15 μm or more in the (011) direction, and 7 μm + 0.8 * 4 μm in the (01-1) direction. = 10.2 μm or more. Therefore, in this example, the width X of the first protective mask 74 is preferably set to 15 μm, which is 13 μm larger than the high mesa width W so as to satisfy both conditions. The width X need not be uniform.

導波路側結合部２１２において、第１保護マスク７４はフレア形状に形成される。例えば、導波路側結合部２１２のＳＯＡ側端部の幅が９．１μｍであるとすると、フレア形状の第１保護マスク７４の幅Ｘは端部において９．１μｍ＋１３μｍ＝２２．１μｍとしてよい。尚、ＳＯＡ側結合部２２２の導波路側端部の幅は８．０μｍであってよい。この場合、埋込メサ形成段階のエッチングのサイドエッチング量を第１形成マスク７２の片側１μｍと仮定して、第１形成マスク７２の幅Ｙは８．０μｍ＋２．０μｍ＝１０．０μｍとしてよい。 In the waveguide side coupling part 212, the first protective mask 74 is formed in a flare shape. For example, if the width of the SOA side end portion of the waveguide side coupling portion 212 is 9.1 μm, the width X of the flare-shaped first protective mask 74 may be 9.1 μm + 13 μm = 22.1 μm at the end portion. Note that the width of the end portion on the waveguide side of the SOA side coupling portion 222 may be 8.0 μm. In this case, the width Y of the first formation mask 72 may be set to 8.0 μm + 2.0 μm = 10.0 μm, assuming that the side etching amount of the etching in the embedded mesa formation stage is 1 μm on one side of the first formation mask 72.

図２５は、図２４のＧ−Ｇ'断面図を示す。ＳＯＡ２４０は埋込メサ型導波路である。ＳＯＡ２４０において、活性層３０は、埋込再成長した第３半導体積層部１１２によって左右両側から挟まれている。第３半導体積層部１１２は抵抗が高いため活性層３０に注入される電流を狭窄する。また、第３半導体積層部は活性層３０に比べ屈折率が小さいので、光路と垂直でかつ基板１０と平行な方向に光を閉じこめる。よって、光素子２００の２つのＳＯＡ２４０は電流狭窄特性及び信頼性に優れている。 FIG. 25 is a cross-sectional view taken along the line GG ′ of FIG. The SOA 240 is a buried mesa waveguide. In the SOA 240, the active layer 30 is sandwiched between the left and right sides by the buried semiconductor layer 112 that has been regrown. Since the third semiconductor stacked portion 112 has a high resistance, the current injected into the active layer 30 is narrowed. Further, since the third semiconductor stacked portion has a refractive index smaller than that of the active layer 30, the third semiconductor stacked portion can confine light in a direction perpendicular to the optical path and parallel to the substrate 10. Therefore, the two SOAs 240 of the optical element 200 are excellent in current confinement characteristics and reliability.

図２６は、図２４のＨ−Ｈ'断面図を示す。Ｕ字形導波路２１０は、ハイメサ型導波路である。第１保護マスク７４の幅Ｘを最適化しているので、（０１１）方向及び（０１−１）方向を含むすべての方向において、ハイメサ表面が平坦であり、かつ、ハイメサ幅の揺らぎが抑制されている。また、屈折率の小さいパッシベーション膜９６および空気によって挟まれているため光路と垂直でかつ基板１０と平行な方向に光を効率よく閉じこめることができる。したがって、導波路の損失が小さい。また、Ｕ字形導波路２１０は、曲率半径が１２５μｍ程度と比較的小さいにも関わらず、曲げによる放射損失は無視できる程度に小さい。 FIG. 26 is a sectional view taken along the line HH ′ of FIG. The U-shaped waveguide 210 is a high mesa waveguide. Since the width X of the first protective mask 74 is optimized, the high mesa surface is flat in all directions including the (011) direction and the (01-1) direction, and fluctuations in the high mesa width are suppressed. Yes. Further, since it is sandwiched between the passivation film 96 having a small refractive index and air, the light can be efficiently confined in a direction perpendicular to the optical path and parallel to the substrate 10. Therefore, the loss of the waveguide is small. Further, although the U-shaped waveguide 210 has a relatively small radius of curvature of about 125 μm, the radiation loss due to bending is small enough to be ignored.

したがって、以上説明した光素子２００の製造方法によれば、電流狭窄特性及び信頼性が良好な埋込メサ型導波路構造のＳＯＡと、曲率半径が小さく低損失なハイメサ型導波路構造のＵ字形導波路を同一基板上にモノリシック集積することができる。 Therefore, according to the manufacturing method of the optical element 200 described above, the SOA of the embedded mesa type waveguide structure with good current confinement characteristics and reliability and the U-shape of the high mesa type waveguide structure with a small curvature radius and low loss. Waveguides can be monolithically integrated on the same substrate.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The order of execution of each process such as operations, procedures, steps, and stages in the apparatus, system, program, and method shown in the claims, the description, and the drawings is particularly “before” or “prior to”. It should be noted that the output can be realized in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the description, and the drawings, even if it is described using “first”, “next”, etc. for convenience, it means that it is essential to carry out in this order. It is not a thing.

１０基板、２０バッファ層、３０活性層、４０上部クラッド層、５０バットジョイントマスク、６０コア層、６２クラッド層、７０第１マスク、７２第１形成マスク、７４第１保護マスク、８０ｐ型ＩｎＰ層、８１、８５ ***部、８２ｎ型ＩｎＰ層、８３、８７ ***部、８４クラッド層、８６コンタクト層、８９平坦部、９０第２マスク、９１凸部、９２第２保護マスク、９３凹部、９４第２形成マスク、９６パッシベーション膜、９７ｐ型電極、９８ｎ型電極、１００光素子、１１０半導体基板、１１２第３半導体積層部、１１４第４半導体積層部、１２０ＤＦＢレーザ、１２１第１半導体積層部、１２２埋込メサ型導波路、１３０曲げ導波路、１３１第２半導体積層部、１３２結合部、１３４メサ部、１３６ハイメサ型導波路、１４０ＭＭＩカプラ、１５０出力導波路、１６０ MMI合波部、１７０バットジョイント領域、２００光素子、２１０Ｕ字形導波路、２１２導波路側結合部、２２０埋込メサ型導波路構造部、２２２ＳＯＡ側結合部、２３０結合部、２４０ＳＯＡ、３００第１マスク、３２０第１形成マスク、３４０第１保護マスク 10 substrate, 20 buffer layer, 30 active layer, 40 upper cladding layer, 50 butt joint mask, 60 core layer, 62 cladding layer, 70 first mask, 72 first formation mask, 74 first protection mask, 80 p-type InP Layer, 81, 85 raised portion, 82 n-type InP layer, 83, 87 raised portion, 84 cladding layer, 86 contact layer, 89 flat portion, 90 second mask, 91 convex portion, 92 second protective mask, 93 concave portion, 94 second formation mask, 96 passivation film, 97 p-type electrode, 98 n-type electrode, 100 optical element, 110 semiconductor substrate, 112 third semiconductor laminated portion, 114 fourth semiconductor laminated portion, 120 DFB laser, 121 first semiconductor Laminated portion, 122 buried mesa waveguide, 130 bent waveguide, 131 second semiconductor laminated portion, 132 coupling portion, 134 mesa section, 136 high mesa waveguide, 140 MMI coupler, 150 output waveguide, 160 MMI coupling section, 170 butt joint region, 200 optical element, 210 U-shaped waveguide, 212 waveguide side coupling section, 220 embedded Mesa waveguide structure part, 222 SOA side coupling part, 230 coupling part, 240 SOA, 300 first mask, 320 first formation mask, 340 first protective mask

Claims

共通の基板に形成され、構造の異なる複数のメサ型導波路を含む光素子を製造する製造方法であって、
前記基板の異なる領域に第１半導体積層部および第２半導体積層部を形成する積層段階と、
前記第１半導体積層部の上面において、埋込メサ型導波路を形成すべき領域に第１形成マスクを形成し、且つ、前記第２半導体積層部の上面において、ハイメサ型導波路を形成すべき領域を含む領域に第１保護マスクを形成する第１マスク形成段階と、
前記第１形成マスクおよび前記第１保護マスクが形成されていない半導体層をエッチングし、エッチングした領域に第３半導体積層部を結晶成長させ、前記埋込メサ型導波路を形成する埋込メサ形成段階と、
前記第１形成マスクおよび前記第１保護マスクを除去して、コンタクト層を含む第４半導体積層部を結晶成長させるコンタクト形成段階と、
前記第４半導体積層部上における、前記埋込メサ型導波路を含む領域に第２保護マスクを形成し、且つ、前記第４半導体積層部上における、前記ハイメサ型導波路を形成すべき領域に、前記第１保護マスクより幅の小さい第２形成マスクを形成する第２マスク形成段階と、
前記第２保護マスクおよび前記第２形成マスクが形成されていない半導体層をエッチングして、前記ハイメサ型導波路を形成するハイメサ形成段階と
を備え、
前記ハイメサ型導波路のメサストライプの方向が（０１１）方向であり、
前記第１保護マスクの幅Ｘが下式を満たす（但し、Ｗは前記ハイメサ型導波路の幅、ｄは前記第４半導体積層部の厚みを示す）
Ｘ≧Ｗ＋２ｄ
製造方法。 A manufacturing method for manufacturing an optical element including a plurality of mesa waveguides formed on a common substrate and having different structures,
A stacking step of forming a first semiconductor stack and a second semiconductor stack in different regions of the substrate;
A first formation mask is formed in a region where a buried mesa waveguide is to be formed on the upper surface of the first semiconductor multilayer portion, and a high mesa waveguide is to be formed on the upper surface of the second semiconductor multilayer portion. A first mask forming step of forming a first protective mask in a region including the region;
Forming a buried mesa for etching the semiconductor layer on which the first formation mask and the first protection mask are not formed, crystal-growing a third semiconductor stacked portion in the etched region, and forming the buried mesa waveguide Stages,
A contact formation step of removing the first formation mask and the first protection mask and crystal-growing a fourth semiconductor stacked portion including a contact layer;
A second protective mask is formed in a region including the buried mesa waveguide on the fourth semiconductor stacked portion, and a region in which the high mesa waveguide is to be formed on the fourth semiconductor stacked portion. Forming a second mask having a width smaller than that of the first protective mask;
A high mesa forming step of etching the semiconductor layer on which the second protective mask and the second formation mask are not formed to form the high mesa waveguide;
With
The mesa stripe direction of the high mesa waveguide is the (011) direction,
The width X of the first protective mask satisfies the following formula (W is the width of the high-mesa waveguide, and d is the thickness of the fourth semiconductor stack).
X ≧ W + 2d
Manufacturing method.

共通の基板に形成され、構造の異なる複数のメサ型導波路を含む光素子を製造する製造方法であって、
前記基板の異なる領域に第１半導体積層部および第２半導体積層部を形成する積層段階と、
前記第１半導体積層部の上面において、埋込メサ型導波路を形成すべき領域に第１形成マスクを形成し、且つ、前記第２半導体積層部の上面において、ハイメサ型導波路を形成すべき領域を含む領域に第１保護マスクを形成する第１マスク形成段階と、
前記第１形成マスクおよび前記第１保護マスクが形成されていない半導体層をエッチングし、エッチングした領域に第３半導体積層部を結晶成長させ、前記埋込メサ型導波路を形成する埋込メサ形成段階と、
前記第１形成マスクおよび前記第１保護マスクを除去して、コンタクト層を含む第４半導体積層部を結晶成長させるコンタクト形成段階と、
前記第４半導体積層部上における、前記埋込メサ型導波路を含む領域に第２保護マスクを形成し、且つ、前記第４半導体積層部上における、前記ハイメサ型導波路を形成すべき領域に、前記第１保護マスクより幅の小さい第２形成マスクを形成する第２マスク形成段階と、
前記第２保護マスクおよび前記第２形成マスクが形成されていない半導体層をエッチングして、前記ハイメサ型導波路を形成するハイメサ形成段階と
を備え、
前記ハイメサ型導波路のメサストライプの方向が（０１−１）方向であり、
前記第１保護マスクの幅Ｘが下式を満たす（但し、Ｗは前記ハイメサ型導波路の幅、ｄは前記第４半導体積層部の厚みを示す）
Ｘ≧Ｗ＋０．８ｄ
製造方法。 A manufacturing method for manufacturing an optical element including a plurality of mesa waveguides formed on a common substrate and having different structures,
A stacking step of forming a first semiconductor stack and a second semiconductor stack in different regions of the substrate;
A first formation mask is formed in a region where a buried mesa waveguide is to be formed on the upper surface of the first semiconductor multilayer portion, and a high mesa waveguide is to be formed on the upper surface of the second semiconductor multilayer portion. A first mask forming step of forming a first protective mask in a region including the region;
Forming a buried mesa for etching the semiconductor layer on which the first formation mask and the first protection mask are not formed, crystal-growing a third semiconductor stacked portion in the etched region, and forming the buried mesa waveguide Stages,
A contact formation step of removing the first formation mask and the first protection mask and crystal-growing a fourth semiconductor stacked portion including a contact layer;
A second protective mask is formed in a region including the buried mesa waveguide on the fourth semiconductor stacked portion, and a region in which the high mesa waveguide is to be formed on the fourth semiconductor stacked portion. Forming a second mask having a width smaller than that of the first protective mask;
A high mesa formation step of etching the semiconductor layer on which the second protective mask and the second formation mask are not formed to form the high mesa waveguide;
With
The mesa stripe direction of the high mesa waveguide is the (01-1) direction,
The width X of the first protective mask satisfies the following formula (W is the width of the high-mesa waveguide, and d is the thickness of the fourth semiconductor stack).
X ≧ W + 0.8d
Manufacturing method.

前記基板は、ＩｎＰで形成され、
前記複数のメサ型導波路は、前記基板の（１００）面に形成される
請求項１または２に記載の製造方法。 The substrate is formed of InP;
Wherein the plurality of mesa-type waveguide manufacturing method according to claim 1 or 2 is formed on the (100) plane of the substrate.

前記第１保護マスクの幅Ｘは、８０μｍ以下である
請求項３に記載の製造方法。 The manufacturing method according to claim 3 , wherein a width X of the first protective mask is 80 μm or less.

前記第２保護マスクは、前記第１形成マスクより幅が大きい
請求項１から４のいずれか一項に記載の製造方法。 The manufacturing method according to claim 1, wherein the second protective mask is wider than the first formation mask.

前記光素子は、並列に設けられた複数の前記ハイメサ型導波路を有し、
それぞれの前記第１保護マスクの幅Ｘは下式を満たす
Ｗ＋２ｄ＋５μｍ≧Ｘ≧Ｗ＋２ｄ
請求項１に記載の製造方法。 The optical element has a plurality of the high mesa waveguides provided in parallel,
The width X of each first protective mask satisfies the following formula: W + 2d + 5 μm ≧ X ≧ W + 2d
The manufacturing method according to claim 1 .

前記光素子は、並列に設けられた複数の前記ハイメサ型導波路を有し、
それぞれの前記第１保護マスクの幅Ｘは下式を満たす
Ｗ＋０．８ｄ＋５μｍ≧Ｘ≧Ｗ＋０．８ｄ
請求項２に記載の製造方法。 The optical element has a plurality of the high mesa waveguides provided in parallel,
The width X of each of the first protective masks satisfies the following formula: W + 0.8d + 5 μm ≧ X ≧ W + 0.8d
The manufacturing method according to claim 2 .

請求項１から７のいずれか一項に記載の製造方法で製造された光素子。 The optical element manufactured with the manufacturing method as described in any one of Claim 1 to 7 .