JP5713956B2 - Ｃｍｏｓイメージ・センサー及びその製造方法 - Google Patents
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Description
本発明は、ＣＭＯＳイメージ・センサー及びその製造方法に関し、特に、フォトダイオ
ードの製造に使われてきた第２のｐ型イオン注入工程（２ｎｄ ｐ０工程）を省略し、そ
の代りに、フォトダイオード用ｎ型イオン注入領域を二重に形成することによって、第２
のｐ型イオン注入領域（２ｎｄ ｐ０領域）の不均一性による素子特性の劣化を防止する
と共に、電荷移送効率を確保することができるＣＭＯＳイメージ・センサー及びその製造
方法に関する。
ードの製造に使われてきた第２のｐ型イオン注入工程（２ｎｄ ｐ０工程）を省略し、そ
の代りに、フォトダイオード用ｎ型イオン注入領域を二重に形成することによって、第２
のｐ型イオン注入領域（２ｎｄ ｐ０領域）の不均一性による素子特性の劣化を防止する
と共に、電荷移送効率を確保することができるＣＭＯＳイメージ・センサー及びその製造
方法に関する。
一般に、イメージ・センサーは、光学像を電気的信号に変換する半導体装置であって、
代表的なイメージ・センサー素子には電荷結合素子（ＣＣＤ）と、ＣＭＯＳイメージ・セ
ンサーとが挙げられる。
代表的なイメージ・センサー素子には電荷結合素子（ＣＣＤ）と、ＣＭＯＳイメージ・セ
ンサーとが挙げられる。
そのうち、電荷結合素子は個々のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）
キャパシタが極めて相隣した位置に配置されており、電荷キャリアがキャパシタに保存さ
れて移送される素子である。ＣＭＯＳイメージ・センサーは、制御回路及び信号処理回路
を周辺回路として使用するＣＭＯＳ技術を用いて、画素数に応じた数のＭＯＳトランジス
タを作り、これを用いて順次的に出力を検出する切換え方式を採用する素子である。
キャパシタが極めて相隣した位置に配置されており、電荷キャリアがキャパシタに保存さ
れて移送される素子である。ＣＭＯＳイメージ・センサーは、制御回路及び信号処理回路
を周辺回路として使用するＣＭＯＳ技術を用いて、画素数に応じた数のＭＯＳトランジス
タを作り、これを用いて順次的に出力を検出する切換え方式を採用する素子である。
図１は、通常のＣＭＯＳイメージ・センサーにおいて１つのフォトダイオード（ＰＤ）
と４つのＭＯＳトランジスタとから構成される単位画素を示す回路図である。ＣＭＯＳイ
メージ・センサーは、光を受けて光電荷を生成するフォトダイオード１００と、フォトダ
イオード１００で集められた光電荷をフローティング拡散領域１０２へ移送するためのト
ランスファー・トランジスタ１０１と、フローティング拡散領域の電位を所望の値にセッ
トして電荷を排出してフローティング拡散領域１０２をリセットさせるリセット・トラン
ジスタ１０３と、フローティング拡散領域の電圧がゲートに加えられて、ソース・フォロ
ア・バッファ増幅器の機能を果たすドライブ・トランジスタ１０４と、切換え手段であり
アドレッシングの役割を果たすセレクト・トランジスタ１０５とから構成される。単位画
素の外部には、出力信号を読取ることが出来るようにロード・トランジスタ１０６が設け
られている。
と４つのＭＯＳトランジスタとから構成される単位画素を示す回路図である。ＣＭＯＳイ
メージ・センサーは、光を受けて光電荷を生成するフォトダイオード１００と、フォトダ
イオード１００で集められた光電荷をフローティング拡散領域１０２へ移送するためのト
ランスファー・トランジスタ１０１と、フローティング拡散領域の電位を所望の値にセッ
トして電荷を排出してフローティング拡散領域１０２をリセットさせるリセット・トラン
ジスタ１０３と、フローティング拡散領域の電圧がゲートに加えられて、ソース・フォロ
ア・バッファ増幅器の機能を果たすドライブ・トランジスタ１０４と、切換え手段であり
アドレッシングの役割を果たすセレクト・トランジスタ１０５とから構成される。単位画
素の外部には、出力信号を読取ることが出来るようにロード・トランジスタ１０６が設け
られている。
このようなＣＭＯＳイメージ・センサーの製造工程において、光特性の具現に最も重要
な工程はフォトダイオード具現工程であり、フォトダイオードの場合、低照度での特性向
上のためにフォトダイオードの最上層には、２回のｐ型イオン注入工程によって形成され
たｐ型イオン注入領域を備えている。
な工程はフォトダイオード具現工程であり、フォトダイオードの場合、低照度での特性向
上のためにフォトダイオードの最上層には、２回のｐ型イオン注入工程によって形成され
たｐ型イオン注入領域を備えている。
図２Ａ及び図２Ｂは、従来技術に係るＣＭＯＳイメージ・センサーの製造工程を示す断
面図であり、これを参照して従来技術を説明する。
面図であり、これを参照して従来技術を説明する。
まず、ｐ型半導体基板１１の上にアクチィブ領域及びフィールド領域を画定する素子分
離膜１２を形成する。ここで、ｐ型半導体基板１１は、高濃度のｐ型基板と低濃度のｐ型
エピタキシャル層とが積層されて形成された構造であってもよい。
離膜１２を形成する。ここで、ｐ型半導体基板１１は、高濃度のｐ型基板と低濃度のｐ型
エピタキシャル層とが積層されて形成された構造であってもよい。
次に、トランスファー・トランジスタのゲート電極１３を始めとする各種ゲート電極を
パターンニングする。以下では、トランスファー・トランジスタのゲート電極をトランス
ファー・ゲートと称する。
パターンニングする。以下では、トランスファー・トランジスタのゲート電極をトランス
ファー・ゲートと称する。
続いて、トランスファー・ゲート１３の一側に整列され、半導体基板１１の深部にフォ
トダイオード用ｎ型イオン注入領域（または、Ｄｅｅｐ Ｎ領域）１４が形成され、その
後にフォトダイオード用ｐ型イオン注入領域（または、Ｐ０領域）を形成するためのイオ
ン注入工程が行われる。
トダイオード用ｎ型イオン注入領域（または、Ｄｅｅｐ Ｎ領域）１４が形成され、その
後にフォトダイオード用ｐ型イオン注入領域（または、Ｐ０領域）を形成するためのイオ
ン注入工程が行われる。
詳述すると、フォトダイオード用ｎ型イオン注入領域（または、Ｄｅｅｐ Ｎ領域）１
４を形成するための工程が行われる。その後、同じマスクを連続的に使用して、ｐ型イオ
ン注入を施してフォトダイオード用ｎ型イオン注入領域１４の上に第１のｐ型イオン注入
領域１５を形成する。
４を形成するための工程が行われる。その後、同じマスクを連続的に使用して、ｐ型イオ
ン注入を施してフォトダイオード用ｎ型イオン注入領域１４の上に第１のｐ型イオン注入
領域１５を形成する。
次に、図２Ｂに示すように、ゲート電極１３の両側壁にスペーサ１６を形成する。詳述
すると、トランスファー・ゲートを含む半導体基板１１の上にスペーサ絶縁膜を一定の厚
さで蒸着した後、全面エッチング工程を行ない、ゲート電極１３の両側壁にスペーサ１６
が形成される。
すると、トランスファー・ゲートを含む半導体基板１１の上にスペーサ絶縁膜を一定の厚
さで蒸着した後、全面エッチング工程を行ない、ゲート電極１３の両側壁にスペーサ１６
が形成される。
このようなスペーサ形成工程を終了した後、フォトダイオードの表面に薄厚の残留酸化
膜１７が残存し、残留酸化膜１７が残存した状態でマスク無しで行われるブランケット第
２のｐ型イオン注入工程（２nｄ ｐ０工程）が行われて、図２Ｂに示すような第２のｐ
型イオン注入領域１８が形成される。
膜１７が残存し、残留酸化膜１７が残存した状態でマスク無しで行われるブランケット第
２のｐ型イオン注入工程（２nｄ ｐ０工程）が行われて、図２Ｂに示すような第２のｐ
型イオン注入領域１８が形成される。
ここで、第２のｐ型イオン注入領域１８は、フォトダイオード用ｎ型イオン注入領域１
４の上に形成され、ゲート・スペーサ１６に整列されて第１のｐ型イオン注入領域１５と
接している。
４の上に形成され、ゲート・スペーサ１６に整列されて第１のｐ型イオン注入領域１５と
接している。
このように第１のｐ型イオン注入領域１８及び第２のｐ型イオン注入領域１５のドーピ
ング・プロフィールが図２Ｂに示すような場合には、電荷移送を助けるフリンジング・フ
ィールド（ｆｒｉｎｇｉｎｇ ｆｉｅｌｄ）が生じ、電荷移送効率にとって有利となる長
所がある。
ング・プロフィールが図２Ｂに示すような場合には、電荷移送を助けるフリンジング・フ
ィールド（ｆｒｉｎｇｉｎｇ ｆｉｅｌｄ）が生じ、電荷移送効率にとって有利となる長
所がある。
しかしながら、前述した第２のｐ型イオン注入工程を行う前に、残留した酸化膜１７の
厚さはチップによって一様でなく、そのバラツキも非常に大きく、それを一様に調節する
のが難しい。
厚さはチップによって一様でなく、そのバラツキも非常に大きく、それを一様に調節する
のが難しい。
その結果として、イオン注入時バッファ層の働きを果たす残留酸化膜１７の厚さが一様
でないため、第２のｐ型イオン注入領域のイオン注入の深さも一様でなく、その結果、チ
ップ間の特性に直接的な影響を及ぼすようになって、工程の安定化、歩留まりなどにとっ
て大きな問題をとなる。
でないため、第２のｐ型イオン注入領域のイオン注入の深さも一様でなく、その結果、チ
ップ間の特性に直接的な影響を及ぼすようになって、工程の安定化、歩留まりなどにとっ
て大きな問題をとなる。
本発明はこのような点に鑑みて成されたものであって、第２のｐ型イオン注入工程を省
略する代わりに、ｎ型イオン注入領域を二重に設けることによって、素子の均一度を低下
させること無く、良好な電荷移送効率を確保することができるＣＭＯＳイメージ・センサ
ー及びその製造方法を提供することを目的とする。
略する代わりに、ｎ型イオン注入領域を二重に設けることによって、素子の均一度を低下
させること無く、良好な電荷移送効率を確保することができるＣＭＯＳイメージ・センサ
ー及びその製造方法を提供することを目的とする。
上記の目的を達成するために、本発明によれば、素子分離膜が形成された半導体基板の
上にトランスファー・ゲートを形成する第１ステップと、前記トランスファー・ゲートの
一側面に整列し、第１の幅を有し、第１のイオン注入深さを有するフォトダイオード用第
１のｎ型イオン注入領域を、前記半導体基板の表面下に形成する第２ステップと、前記ト
ランスファー・ゲートの一側面に整列し、前記フォトダイオード用第１のｎ型イオン注入
領域を含み、前記第１の幅よりも広い第２の幅を有し、前記第１のイオン注入深さよりも
深い第２のイオン注入深さを有するフォトダイオード用第２のｎ型イオン注入領域を形成
する第３ステップと、前記トランスファー・ゲートの一側面に整列し、前記フォトダイオ
ード用第１のｎ型イオン注入領域と一部が重なるフォトダイオード用ｐ型イオン注入領域
を、前記半導体基板の表面と前記フォトダイオード用第１のｎ型イオン注入領域との間に
形成する第４ステップと、前記トランスファー・ゲートの両側壁にスペーサを形成する第
５ステップと、前記トランスファー・ゲートの他側にフローティング拡散領域を形成する
第６ステップとを含むＣＭＯＳイメージ・センサーの製造方法を提供することができる。
上にトランスファー・ゲートを形成する第１ステップと、前記トランスファー・ゲートの
一側面に整列し、第１の幅を有し、第１のイオン注入深さを有するフォトダイオード用第
１のｎ型イオン注入領域を、前記半導体基板の表面下に形成する第２ステップと、前記ト
ランスファー・ゲートの一側面に整列し、前記フォトダイオード用第１のｎ型イオン注入
領域を含み、前記第１の幅よりも広い第２の幅を有し、前記第１のイオン注入深さよりも
深い第２のイオン注入深さを有するフォトダイオード用第２のｎ型イオン注入領域を形成
する第３ステップと、前記トランスファー・ゲートの一側面に整列し、前記フォトダイオ
ード用第１のｎ型イオン注入領域と一部が重なるフォトダイオード用ｐ型イオン注入領域
を、前記半導体基板の表面と前記フォトダイオード用第１のｎ型イオン注入領域との間に
形成する第４ステップと、前記トランスファー・ゲートの両側壁にスペーサを形成する第
５ステップと、前記トランスファー・ゲートの他側にフローティング拡散領域を形成する
第６ステップとを含むＣＭＯＳイメージ・センサーの製造方法を提供することができる。
また、本発明によれば、素子分離膜が形成された半導体基板の上に形成されたトランス
ファー・ゲートと、第１の幅及び第１のイオン注入深さを有し、前記トランスファー・ゲ
ートの一側面に整列し、前記半導体基板の表面下部に形成されたフォトダイオード用第１
のｎ型イオン注入領域と、前記第１の幅よりも広い第２の幅及び前記第１のイオン注入深
さよりも深い第２のイオン注入深さを有し、前記トランスファー・ゲートの一側面に整列
し、前記フォトダイオード用第１のｎ型イオン注入領域を含んでいるフォトダイオード用
第２のｎ型イオン注入領域と、前記トランスファー・ゲートの一側面に整列し、前記フォ
トダイオード用第１のｎ型イオン注入領域と一部が重なり、前記半導体基板の表面と前記
フォトダイオード用第１のｎ型イオン注入領域との間に形成されたフォトダイオード用ｐ
型イオン注入領域と、前記トランスファー・ゲートの両側壁に形成されたスペーサと、前
記トランスファー・ゲートの他側に形成されたフローティング拡散領域とを備えるＣＭＯ
Ｓイメージ・センサーを提供することができる。
ファー・ゲートと、第１の幅及び第１のイオン注入深さを有し、前記トランスファー・ゲ
ートの一側面に整列し、前記半導体基板の表面下部に形成されたフォトダイオード用第１
のｎ型イオン注入領域と、前記第１の幅よりも広い第２の幅及び前記第１のイオン注入深
さよりも深い第２のイオン注入深さを有し、前記トランスファー・ゲートの一側面に整列
し、前記フォトダイオード用第１のｎ型イオン注入領域を含んでいるフォトダイオード用
第２のｎ型イオン注入領域と、前記トランスファー・ゲートの一側面に整列し、前記フォ
トダイオード用第１のｎ型イオン注入領域と一部が重なり、前記半導体基板の表面と前記
フォトダイオード用第１のｎ型イオン注入領域との間に形成されたフォトダイオード用ｐ
型イオン注入領域と、前記トランスファー・ゲートの両側壁に形成されたスペーサと、前
記トランスファー・ゲートの他側に形成されたフローティング拡散領域とを備えるＣＭＯ
Ｓイメージ・センサーを提供することができる。
本発明ではフォトダイオード製造時に使用されてきた第２のｐ型イオン注入工程（２n
ｄ ｐ０工程）を省略する代りに、フォトダイオード用ｎ型イオン注入領域を二重に形成
することによって、素子の均一度を低下させること無く、電荷移送効率、Ｄａｒｋ Ｂａ
ｄ Ｐｉｘｅｌ特性などの素子特性を向上させることができる。
ｄ ｐ０工程）を省略する代りに、フォトダイオード用ｎ型イオン注入領域を二重に形成
することによって、素子の均一度を低下させること無く、電荷移送効率、Ｄａｒｋ Ｂａ
ｄ Ｐｉｘｅｌ特性などの素子特性を向上させることができる。
このため、本発明では、フォトダイオードに使用されるトランスファー・ゲートのスペ
ーサの下部に形成されるｎ型イオン注入領域のドーピング・プロフィール、ドーズ量を他
の部分と異ならせ、チューニングした。
ーサの下部に形成されるｎ型イオン注入領域のドーピング・プロフィール、ドーズ量を他
の部分と異ならせ、チューニングした。
本発明によれば、従来問題となっていた、スペーサのエッチング後に残存する残留酸化
膜の厚さの不均一性に起因するチップ間の工程マージン不足、歩留まりの変化、及びチッ
プ間の光特性のバラツキの発生と関連する問題を解決すると共に、電荷移送効率を確保す
ることができ、イメージ・センサーの製品競争力の確保及び特性安定化に供することがで
きる効果を奏する。
膜の厚さの不均一性に起因するチップ間の工程マージン不足、歩留まりの変化、及びチッ
プ間の光特性のバラツキの発生と関連する問題を解決すると共に、電荷移送効率を確保す
ることができ、イメージ・センサーの製品競争力の確保及び特性安定化に供することがで
きる効果を奏する。
以下、本発明の好適な実施の形態について、添付図面を参照しながらより詳しく説明す
る。
る。
図３Ａ〜図３Ｄは、本発明の実施の形態に係るＣＭＯＳイメージ・センサーの製造工程
を示す断面図であり、これらを参照して本発明の実施の形態を説明する。
を示す断面図であり、これらを参照して本発明の実施の形態を説明する。
まず、図３Ａの上段に示すように、半導体基板２１の上にアクティブ領域及びフィール
ド領域を画定する素子分離膜２２を形成する。ここで、半導体基板２１としては、高濃度
の半導体基板及び低濃度のエピタキシャル層が積層された構造の基板を使用してもよい。
ド領域を画定する素子分離膜２２を形成する。ここで、半導体基板２１としては、高濃度
の半導体基板及び低濃度のエピタキシャル層が積層された構造の基板を使用してもよい。
このように高濃度の基板の上に低濃度のエピタキシャル層が積層した構造を使用すると
、エピタキシャル層に形成されるフォトダイオードの空乏層の深さを増加させてフォトダ
イオードの電荷保存能力を拡張させると共に、高濃度の基板が隣接した単位画素間で生じ
るクロストークを防止する働きをすることができる。
、エピタキシャル層に形成されるフォトダイオードの空乏層の深さを増加させてフォトダ
イオードの電荷保存能力を拡張させると共に、高濃度の基板が隣接した単位画素間で生じ
るクロストークを防止する働きをすることができる。
そして素子分離膜２２には、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓ
ｉｌｉｃｏｎ）技術を用いて形成された素子分離膜が使用されてもよく、またはトレンチ
を利用した浅いトレンチ素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏ
ｎ：ＳＴＩ）が使用されてもよい。
ｉｌｉｃｏｎ）技術を用いて形成された素子分離膜が使用されてもよく、またはトレンチ
を利用した浅いトレンチ素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏ
ｎ：ＳＴＩ）が使用されてもよい。
次に、半導体基板２１の上に、ゲート絶縁膜（図示せず）及びゲート導電材料を順に積
層して形成し、適切なマスクを利用したパターンニング工程を行ってトランジスタのゲー
ト電極を形成する。
層して形成し、適切なマスクを利用したパターンニング工程を行ってトランジスタのゲー
ト電極を形成する。
図３Ａには、フォトダイオードと接しているトランスファー・トランジスタのゲート電
極２３のみが示されており、単位画素を構成する残りのトランジスタ（リセット・トラン
ジスタ、ドライブ・トランジスタなど）は省略している。以下では、トランスファー・ト
ランジスタのゲート電極２３をトランスファー・ゲート２３と称する。
極２３のみが示されており、単位画素を構成する残りのトランジスタ（リセット・トラン
ジスタ、ドライブ・トランジスタなど）は省略している。以下では、トランスファー・ト
ランジスタのゲート電極２３をトランスファー・ゲート２３と称する。
このように、トランスファー・ゲート２３を形成した後、トランスファー・ゲート２３
の一側面に整列するフォトダイオード用第１のｎ型イオン注入領域２４を形成する。
の一側面に整列するフォトダイオード用第１のｎ型イオン注入領域２４を形成する。
ここで、フォトダイオード用第１のｎ型イオン注入領域２４は、その幅が約０．５ｍｍ
であることが望ましく、その長さはトランスファー・ゲートの長さと同じにする。
であることが望ましく、その長さはトランスファー・ゲートの長さと同じにする。
また、フォトダイオード用第１のｎ型イオン注入領域２４を形成する工程は、後続する
第２のｎ型イオン注入工程よりもドーズ量及びイオン注入エネルギーの両方が共に減少し
た条件で行われる。
第２のｎ型イオン注入工程よりもドーズ量及びイオン注入エネルギーの両方が共に減少し
た条件で行われる。
詳述すると、フォトダイオード用第１のｎ型イオン注入領域２４を形成する工程では、
後続する第２のｎ型イオン注入工程よりも０．２×1０1２程度減少したドーズ量を使用し
、６０ｋｅＶ程度のイオン注入エネルギーを使用した。そして、フォトダイオード用第１
のｎ型イオン注入領域２４のイオン注入された深さも、従来のｎ型イオン注入領域に比べ
て浅い。
後続する第２のｎ型イオン注入工程よりも０．２×1０1２程度減少したドーズ量を使用し
、６０ｋｅＶ程度のイオン注入エネルギーを使用した。そして、フォトダイオード用第１
のｎ型イオン注入領域２４のイオン注入された深さも、従来のｎ型イオン注入領域に比べ
て浅い。
図３Ａの下段に示す図は、フォトダイオード用第１のｎ型イオン注入領域２４を形成す
るためのマスクを示す平面図であって、正方形のフォトダイオード、トランスファー・ゲ
ート、及びトランスファー・ゲートのエッジに整列し、フォトダイオード用第１のｎ型イ
オン注入領域を形成するための、幅が約０．５μｍのマスクが示されている。
るためのマスクを示す平面図であって、正方形のフォトダイオード、トランスファー・ゲ
ート、及びトランスファー・ゲートのエッジに整列し、フォトダイオード用第１のｎ型イ
オン注入領域を形成するための、幅が約０．５μｍのマスクが示されている。
また、このようなマスクの露出される部分の長さは、トランスファー・トランジスタの
長さと実質的に同じである。本発明の実施の形態では、図３Ａの下段に示したマスクを使
用する場合、フォトダイオード用第１のｎ型イオン注入領域２４の長さはトランスファー
・ゲートと同じであるが、これに限定されず、フォトダイオード用第１のｎ型イオン注入
領域２４の長さは、トランスファー・ゲートよりも長くてもよい。
長さと実質的に同じである。本発明の実施の形態では、図３Ａの下段に示したマスクを使
用する場合、フォトダイオード用第１のｎ型イオン注入領域２４の長さはトランスファー
・ゲートと同じであるが、これに限定されず、フォトダイオード用第１のｎ型イオン注入
領域２４の長さは、トランスファー・ゲートよりも長くてもよい。
このように、フォトダイオード用第１のｎ型イオン注入領域２４を形成した後、図３Ｂ
に示すようにフォトダイオード用第２のｎ型イオン注入領域２５を形成する。
に示すようにフォトダイオード用第２のｎ型イオン注入領域２５を形成する。
詳述すると、適切なマスク（図示せず）を用いてトランスファー・ゲート２３の一側エ
ッジに整列し、基板深くに位置するフォトダイオード用第２のｎ型イオン注入領域を形成
する。
ッジに整列し、基板深くに位置するフォトダイオード用第２のｎ型イオン注入領域を形成
する。
フォトダイオード用第２のｎ型イオン注入領域２５を形成するためのイオン注入工程は
、従来技術において通常使用される工程であり、結果的に図３Ｂに示したようなイオン注
入領域２４及び２５を得ることができる。
、従来技術において通常使用される工程であり、結果的に図３Ｂに示したようなイオン注
入領域２４及び２５を得ることができる。
次に、同じマスクを使用するｐ型イオン注入工程を行って、フォトダイオード用第２の
ｎ型イオン注入領域２５の上に、フォトダイオード用第１のｎ型イオン注入領域２４と一
部重なるフォトダイオード用ｐ型イオン注入領域２６を形成する。
ｎ型イオン注入領域２５の上に、フォトダイオード用第１のｎ型イオン注入領域２４と一
部重なるフォトダイオード用ｐ型イオン注入領域２６を形成する。
続いて、図３Ｄに示すようにトランスファー・ゲート２３の両側壁にスペーサ２７を形
成した後、トランスファー・ゲート２３の他側、即ち、フォトダイオード用第１のｎ型イ
オン注入領域２４を形成した側と反対の側にフローティング拡散領域２８を形成する。
成した後、トランスファー・ゲート２３の他側、即ち、フォトダイオード用第１のｎ型イ
オン注入領域２４を形成した側と反対の側にフローティング拡散領域２８を形成する。
図３Ｄの下段には、トランスファー・ゲート２３がオンした場合に、フォトダイオード
領域、トランスファー・ゲート（Ｔｘ）２３及びフローティング拡散領域（ＦＤ）の電位
分布が示されている。
領域、トランスファー・ゲート（Ｔｘ）２３及びフローティング拡散領域（ＦＤ）の電位
分布が示されている。
同図から分かるように、本発明においては、２nｄ ｐ０イオン注入工程を省略したに
もかかわらず、図３Ｄに示したようにフォトダイオード用ｎ型イオン注入領域２４、２５
を二重に設けたため、電荷移送に有利なフリンジング・フィールドを得ることができる。
もかかわらず、図３Ｄに示したようにフォトダイオード用ｎ型イオン注入領域２４、２５
を二重に設けたため、電荷移送に有利なフリンジング・フィールドを得ることができる。
また、本発明においては、スペーサ形成後に、厚さが一様でない残留酸化膜が残ってい
る状態にて行わなければならなかった２nｄ ｐ０イオン注入工程を省略することによっ
て、チップごとに２nｄ ｐ０イオン注入の厚さが異なるため生じていた素子特性の不均
一性をなくすことができ、歩留まりを改善する効果を奏する。
る状態にて行わなければならなかった２nｄ ｐ０イオン注入工程を省略することによっ
て、チップごとに２nｄ ｐ０イオン注入の厚さが異なるため生じていた素子特性の不均
一性をなくすことができ、歩留まりを改善する効果を奏する。
以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明
はかかる実施の形態に限定されない。当業者であれば種々の改変をなし得るであろう。
はかかる実施の形態に限定されない。当業者であれば種々の改変をなし得るであろう。
２１ 基板
２２ 素子分離膜
２３ トランスファー・ゲート
２４ フォトダイオード用第１のｎ型イオン注入領域
２５ フォトダイオード用第２のｎ型イオン注入領域
２６ フォトダイオード用ｐ型イオン注入領域
２７ スペーサ
２８ フローティング拡散領域
２２ 素子分離膜
２３ トランスファー・ゲート
２４ フォトダイオード用第１のｎ型イオン注入領域
２５ フォトダイオード用第２のｎ型イオン注入領域
２６ フォトダイオード用ｐ型イオン注入領域
２７ スペーサ
２８ フローティング拡散領域
Claims (14)
- 半導体基板と、
前記半導体基板内に形成され、第１の導電型を有する第１のイオン注入領域と、
前記第１のイオン注入領域を囲むように形成され、第１の導電型を有する第２のイオン注入領域と、
第２の導電型を有する第３のイオン注入領域と、
前記半導体基板内に形成されたフローティング拡散領域と、
前記第１のイオン注入領域と前記フローティング拡散領域との間にある前記半導体基板内に形成されたトランスファー・ゲートと、
前記トランスファー・ゲートの両側壁に形成されたスペーサと
を含んでなり、
前記第３のイオン注入領域は、前記トランスファー・ゲートの一側面から前記第１のイオン注入領域を介して前記第２のイオン注入領域へと、前記半導体基板の表面に沿って延びており、
第１のスペーサは、前記第３のイオン注入領域が延びている前記半導体基板の表面に沿って、前記第１のイオン注入領域の少なくとも一部の上に延びており、
前記フローティング拡散領域は、前記トランスファー・ゲート上に形成された第２のスペーサに整列している、イメージ・センサー。 - 前記第２のイオン注入領域のイオン注入深さは、前記第１のイオン注入領域のイオン注入深さよりも深いものである、請求項１に記載のイメージ・センサー。
- 前記第１のイオン注入領域のイオン注入深さは、前記第３のイオン注入領域のイオン注入深さよりも深いものである、請求項２に記載のイメージ・センサー。
- 前記第２のイオン注入領域の幅は、前記第１のイオン注入領域の幅よりも大きいものである、請求項３に記載のイメージ・センサー。
- 前記第３のイオン注入領域の幅は、前記第２のイオン注入領域の幅と実質的に同じである、請求項４に記載のイメージ・センサー。
- 前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、請求項１に記載のイメージ・センサー。
- 前記第１のイオン注入領域は、前記第２のイオン注入領域よりも少ないドーズ量のｎ型の注入イオンを有している、請求項６に記載のイメージ・センサー。
- 半導体基板上にトランスファー・ゲートを形成する工程と、
前記半導体基板の露出した第１の表面領域を介して第１の領域にイオン注入する工程であって、前記第１の領域が前記トランスファー・ゲートの第１の側面に整列している、第１の導電型を有する不純物を第１の領域にイオン注入する工程と、
前記半導体基板の露出した第２の表面領域を介して第２の領域にイオン注入する工程であって、前記第２の領域が前記トランスファー・ゲートの前記第１の側面に整列しており、前記第２の領域の幅が前記第１の領域の幅よりも大きく、前記第２の領域の深さが前記第１の領域の深さよりも深いものである、第１の導電型を有する不純物を第２の領域にイオン注入する工程と、
前記半導体基板の露出した第３の表面領域を介して第３の領域にイオン注入する工程であって、前記第３の領域が前記トランスファー・ゲートの前記第１の側面に整列しており、前記第３の領域の幅が前記第１の領域の幅よりも大きく、前記第３の領域の深さが前記第１の領域の深さよりも浅いものである、第２の導電型を有する不純物を第３の領域にイオン注入する工程と、
前記第１の領域の一部に延びるスペーサを、前記トランスファー・ゲートの前記第１の側面に形成する工程と
を含んでなる方法。 - 前記第１の領域にイオン注入する工程は、前記第１の領域の第１のエッジが前記トランスファー・ゲートの前記第１の側面に整列するように、前記第１の導電型のイオンをイオン注入することを含み、
前記スペーサは前記第１の領域の一部の上に延びており、前記第１の領域の前記第１のエッジと該第１のエッジに対向する第２のエッジとの間に該スペーサのエッジを備えている、請求項８に記載の方法。 - 前記第１の領域にイオン注入する工程は、前記トランスファー・ゲートの長さと実質的に同じ長さをもつ前記第１の領域を形成することを含む、請求項８に記載の方法。
- 前記第２の領域にイオン注入する工程は、前記第１の領域にイオン注入されたイオンドーズ量よりも大きいイオンドーズ量でイオン注入することを含む、請求項８に記載の方法。
- 前記半導体基板の第１の表面領域を露出した開口部を含む第１のマスクを形成する工程をさらに含み、前記第１の領域にイオン注入する工程は、該開口部を介して、前記半導体基板へとイオンを注入することを含む、請求項８に記載の方法。
- 前記第１のマスクの開口部によって露出した第１の表面領域よりも広い領域を備えた、前記半導体基板の第２の表面領域を露出する開口部を含む第２のマスクを形成する工程をさらに含み、
前記第２の領域にイオン注入する工程および前記第３の領域にイオン注入する工程は、前記第２のマスクの前記開口部を介して、前記半導体基板へとイオンを注入することを含む、請求項１２に記載の方法。 - 前記第１の領域にイオン注入する工程および前記第２の領域にイオン注入する工程は、前記半導体基板へとｎ型イオンをイオン注入することを含み、前記第３の領域にイオン注入する工程は、前記半導体基板へとｐ型イオンをイオン注入することを含む、請求項８に記載の方法。
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