以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
(実施の形態1)
<携帯電話機の構成および動作>
図1は、携帯電話機の送受信部の構成を示すブロック図である。図1に示すように、携帯電話機1は、制御部CU、インターフェース部IFU、ベースバンド部BBU、RF集積回路部RFIC、電力増幅器HPA、低雑音増幅器LNA、アンテナスイッチASWおよびアンテナANTを有している。
インターフェース部IFUは、ユーザ(通話者)からの音声信号を処理する機能を有している。すなわち、インターフェース部IFUは、ユーザと携帯電話機とのインターフェースをとる機能を有している。そして、ベースバンド部BBUは、中央制御部であるCPUを内蔵し、送信時には、操作部を介したユーザ(通話者)からの音声信号(アナログ信号)をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。さらに、制御部CUは、ベースバンド部BBUと接続されており、ベースバンド部BBUにおけるベースバンド信号の信号処理を制御する機能を有している。
RF集積回路部RFICは、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。このとき、制御部CUは、RF集積回路部RFICとも接続されており、RF集積回路部RFICにおける送信信号の変調や受信信号の復調を制御する機能も有している。
電力増幅器HPAは、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。一方、低雑音増幅器LNAは、受信信号に含まれるノイズを増幅することなく、受信信号を増幅するように構成されている。
アンテナスイッチASWは、携帯電話機1に入力される受信信号と携帯電話機1から出力される送信信号とを分離するためのものであり、アンテナANTは、電波を送受信するためのものである。アンテナスイッチASWは、例えば、送信端子TXと受信端子RXとアンテナ端子ANT(OUT)を有している。この送信端子TXは電力増幅器HPAと接続されており、受信端子RXは低雑音増幅器LNAと接続されている。さらに、アンテナ端子ANT(OUT)はアンテナANTと電気的に接続されている。アンテナスイッチASWは制御部CUと接続されており、アンテナスイッチASWにおけるスイッチの切り替え動作は、制御部CUによって制御されている。
携帯電話機1は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。インターフェース部IFUを介して音声信号などの信号がベースバンド部BBUに入力されると、ベースバンド部BBUは、音声信号などのアナログ信号をデジタル処理する。これにより、生成されたベースバンド信号は、RF集積回路部RFICに入力する。RF集積回路部RFICでは、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数(RF(Radio Frequency)周波数)の信号に変換する。無線周波数に変換された信号は、RF集積回路部RFICから電力増幅器(RFモジュール)HPAに出力される。電力増幅器HPAに入力した無線周波数の信号は、電力増幅器HPAで増幅された後、アンテナスイッチASWを介してアンテナANTより送信される。具体的に、アンテナスイッチASWでは、電力増幅器HPAと電気的に接続されている送信端子TXをアンテナANTと電気的に接続するようにスイッチの切り替えが行なわれる。これにより、電力増幅器HPAで増幅された無線周波数の信号はアンテナスイッチASWを介してアンテナANTから送信される。
次に、信号を受信する場合について説明する。アンテナANTにより受信された無線周波数の信号(受信信号)は、アンテナスイッチASWを介して低雑音増幅器LNAに入力される。具体的に、アンテナスイッチASWでは、アンテナANTと受信端子RXとを電気的に接続するようにスイッチの切り替えが行なわれる。これにより、アンテナANTで受信した受信信号は、アンテナスイッチASWの受信端子RXに伝達される。アンテナスイッチASWの受信端子RXは、低雑音増幅器LNAと接続されているので、受信信号は、アンテナスイッチASWの受信端子RXから低雑音増幅器LNAに入力される。そして、受信信号は低雑音増幅器LNAで増幅された後、RF集積回路部RFICに入力する。RF集積回路部RFICでは、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、RF集積回路部RFICからベースバンド部BBUに出力される。このベースバンド信号がベースバンド部BBUで処理され、インターフェース部IFUを介して携帯電話機1から音声信号が出力される。以上は、シングルバンドの信号を送受信する携帯電話機1の簡単な構成およびその動作である。
近年、携帯電話機では音声通話機能だけでなく様々なアプリケーション機能が追加されている。すなわち、携帯電話機を用いた配信音楽の視聴、動画伝送、データ転送などの音声通話機能以外の機能が携帯電話機に追加されている。このような携帯電話機の多機能化に伴い、世界各国での周波数帯や変調方式が多数存在することになっている。したがって、携帯電話機では、複数の異なる周波数帯や異なる変調方式に対応した送受信信号に対応するものが存在する。
図2は、例えば、デュアルバンドの信号を送受信する携帯電話機1の構成を示すブロック図である。図2に示す携帯電話機1の構成は、図1に示す携帯電話機1の基本構成とほぼ同様である。異なる点は、複数の異なる周波数帯の信号を送受信するために、それぞれの周波数帯の信号に対応し電力増幅器と低雑音増幅器が設けられている点である。例えば、複数の異なる周波数帯の信号として第1周波数帯の信号と第2周波数帯の信号がある。第1周波数帯の信号としては、GSM(Global System for Mobile Communication)方式を利用した信号が挙げられ、周波数帯としては、GSM低周波帯域の824MHz〜915MHzを使用している信号である。一方、第2周波数帯の信号としては、GSM(Global System for Mobile Communication)方式を利用した信号が挙げられ、周波数帯としては、GSM高周波帯域の1710MHz〜1910MHzを使用している信号である。
図2に示す携帯電話機1において、インターフェース部IFU、ベースバンド部BBU、RF集積回路部RFICおよび制御部CUは、第1周波数帯の信号と第2周波数帯の信号とを信号処理できるように構成されている。そして、第1周波数帯の信号に対応して電力増幅器HPA1と低雑音増幅器LNA1が設けられており、第2周波数帯の信号に対応して電力増幅器HPA2と低雑音増幅器LNA2が設けられている。すなわち、図2に示すデュアルバンド方式の携帯電話機1では、異なる複数の周波数帯の信号に対応して2つの送信経路と2つの受信経路が存在する。
したがって、アンテナスイッチASWでは切り替え端子が4つ存在することになる。つまり、第1周波数帯の送信信号に対応して送信端子TX1が設けられており、第1周波数帯の受信信号に対応して受信端子RX1が設けられている。そして、第2周波数帯の送信信号に対応して送信端子TX2が設けられており、第2周波数帯の受信信号に対応して受信端子RX2が設けられている。このようにアンテナスイッチASWには4つの切り替え端子が存在するが、これらの端子の切り替えは制御部CUによって制御される。以上は、デュアルバンドの信号を送受信する携帯電話機1の簡単な構成であり、その動作はシングルバンドの信号を送受信する携帯電話機1と同様である。
<比較例におけるアンテナスイッチの回路構成>
次に、アンテナスイッチの回路構成について説明する。本明細書では、図1に示すシングルバンド方式の携帯電話機1で使用されるアンテナスイッチASWの回路構成について主に説明するが、図2に示すデュアルバンド方式の携帯電話機1で使用されるアンテナスイッチASWの回路構成もほぼ同様である。
図3は、本発明者が検討した比較例におけるアンテナスイッチASWの回路構成を示す図である。図3に示すように、比較例におけるアンテナスイッチASWは、送信端子TXと、受信端子RXと、アンテナ端子ANT(OUT)とを有している。そして、比較例におけるアンテナスイッチASWは、送信端子TXとアンテナ端子ANT(OUT)との間にTXシリーズトランジスタSE(TX)を有し、受信端子RXとアンテナ端子ANT(OUT)との間にRXシリーズトランジスタSE(RX)を有している。さらに、比較例におけるアンテナスイッチASWは、送信端子TXとGND端子の間にTXシャントトランジスタSH(TX)を有し、受信端子RXとGND端子の間にRXシャントトランジスタSH(RX)を有している。
送信端子TXとアンテナ端子ANT(OUT)との間に設けられているTXシリーズトランジスタSE(TX)は、例えば、直列に接続された5つのMISFET(Metal Insulator semiconductor Field Effect Transistor)QNから構成されている。このとき、各MISFETQNは、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、MISFETQNのソース領域とドレイン領域とは対称になっているが、TXシリーズトランジスタSE(TX)を構成するMISFETQNにおいては、送信端子TX側の領域をドレイン領域とし、アンテナ端子ANT(OUT)側の領域をソース領域と定義することにする。さらに、MISFETQNのゲート電極はゲート抵抗GRを介して制御端子VTXに接続されている。ゲート抵抗GRは、制御端子VTXに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗GRは高周波信号を減衰させる機能を有している。このように構成されているTXシリーズトランジスタSE(TX)では、制御端子VTXに印加する電圧を制御することより、直列に接続されたMISFETQNのオン/オフを制御して、送信端子TXとアンテナ端子ANT(OUT)との間を電気的に接続したり、電気的に遮断するようになっている。つまり、TXシリーズトランジスタSE(TX)は、送信端子TXとアンテナ端子ANT(OUT)との電気的な接続/非接続を切り替えるスイッチとして機能する。
TXシリーズトランジスタSE(TX)を構成する5つのMISFETQNのゲート幅(Wg=W1)は同一であり、このゲート幅(Wg=W1)は比較的大きくなっている。これは、ゲート幅が大きいほどオン抵抗を小さくすることができるからであり、これによって、送信端子TXとアンテナ端子ANT(OUT)とを電気的に接続して送信信号を伝達する場合、送信経路のオン抵抗を低減して電力損失を低減させることができる。
続いて、受信端子RXとアンテナ端子ANT(OUT)との間に設けられているRXシリーズトランジスタSE(RX)も、例えば、TXシリーズトランジスタSE(TX)と同様に、直列に接続された5つのMISFETQNから構成されている。このとき、各MISFETQNは、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、MISFETQNのソース領域とドレイン領域とは対称になっているが、RXシリーズトランジスタSE(RX)を構成するMISFETQNにおいては、アンテナ端子ANT(OUT)側の領域をドレイン領域とし、受信端子RX側の領域をソース領域と定義することにする。さらに、MISFETQNのゲート電極はゲート抵抗GRを介して制御端子VRXに接続されている。ゲート抵抗GRは、制御端子VRXに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗GRは高周波信号を減衰させる機能を有している。このように構成されているRXシリーズトランジスタSE(RX)では、制御端子VRXに印加する電圧を制御することより、直列に接続されたMISFETQNのオン/オフを制御して、受信端子RXとアンテナ端子ANT(OUT)との間を電気的に接続したり、電気的に遮断するようになっている。つまり、RXシリーズトランジスタSE(RX)は、受信端子RXとアンテナ端子ANT(OUT)との電気的な接続/非接続を切り替えるスイッチとして機能する。
RXシリーズトランジスタSE(RX)を構成する5つのMISFETQNのゲート幅(Wg=W2)も同一であり、このゲート幅(Wg=W2)は比較的大きくなっている。これは、ゲート幅が大きいほどオン抵抗を小さくすることができるからであり、これによって、受信端子RXとアンテナ端子ANT(OUT)とを電気的に接続して受信信号を伝達する場合、受信経路のオン抵抗を低減して電力損失を低減させることができる。
次に、送信端子TXとGND端子との間に設けられているTXシャントトランジスタSH(TX)は、例えば、直列に接続された5つのMISFETQN1〜MISFETQN5から構成されている。この場合、各MISFETQN1〜MISFETQN5は、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、MISFETQN1〜MISFETQN5のソース領域とドレイン領域とは対称になっているが、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5においては、送信端子TX側の領域をドレイン領域とし、GND端子側の領域をソース領域と定義することにする。さらに、MISFETQN1〜MISFETQN5のゲート電極はゲート抵抗GRを介して制御端子VRXに接続されている。ゲート抵抗GRは、制御端子VRXに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗GRは高周波信号を減衰させる機能を有している。
ここで、上述したTXシリーズトランジスタSE(TX)は、送信端子TXとアンテナ端子ANT(OUT)との間で、送信信号を伝達する送信経路の接続/非接続を切り替えるスイッチとして機能することからアンテナスイッチASWとして必要な構成要素である。これに対し、TXシャントトランジスタSH(TX)は送信端子TXとGND端子との間の接続/非接続を切り替えるものであり、送信端子TXとGND端子間の経路は直接送信信号が伝達されないことから、TXシャントトランジスタSH(TX)を設ける必要があるのか疑問となる。しかし、TXシャントトランジスタSH(TX)は、アンテナで受信信号を受信する際に重要な機能を有しているのである。
以下では、TXシャントトランジスタSH(TX)の機能について説明する。アンテナから受信信号を受信する場合、アンテナスイッチASWでは、RXシリーズトランジスタSE(RX)をオンしてアンテナ端子ANT(OUT)と受信端子RXとを電気的に接続する。これにより、アンテナで受信された受信信号は、アンテナ端子ANT(OUT)から受信端子RXを介して受信回路に伝達される。このとき、送信経路側には受信信号を伝達させない必要があるので、アンテナ端子ANT(OUT)と送信端子TXとの間に設けられているTXシリーズトランジスタSE(TX)はオフされる。これにより、アンテナからアンテナ端子ANT(OUT)に入力された受信信号は、送信端子TX側には伝達されない。TXシリーズトランジスタSE(TX)をオフすることにより、アンテナ端子ANT(OUT)と送信端子TXとの送信経路は電気的に遮断されるので、理想的には受信信号が送信経路に漏れこむことはないと考えられる。しかし、実際には、TXシリーズトランジスタSE(TX)を構成するMISFETQNにおいて、TXシリーズトランジスタSE(TX)をオフしているということは、電気的にMISFETQNのソース領域とドレイン領域の間にオフ容量が発生しているとみなすことができる。このため、高周波信号である受信信号は、このオフ容量を介して送信端子TX側に漏れるのである。受信信号の電力は小さいので、効率良くアンテナ端子ANT(OUT)から受信端子RX側に伝達させることが望ましい。すなわち、TXシリーズトランジスタSE(TX)のオフ容量を介した受信信号の送信端子TX側への漏れこみを抑制する必要がある。特に、TXシリーズトランジスタSE(TX)を構成する各MISFETQNのゲート幅はオン抵抗を低減する観点から大きくなっている。このようにMISFETQNのゲート幅が大きくなっていることは、言い換えれば、オフ容量が大きくなるとも言える。いまの場合、TXシリーズトランジスタSE(TX)は5つのMISFETQNを直列に接続しているので、TXシリーズトランジスタSE(TX)の合成容量は、1つのMISFETQNのオフ容量よりも小さくなるものの、TXシリーズトランジスタSE(TX)のオフ容量は無視できないくらいに大きくなる。TXシリーズトランジスタSE(TX)のオフ容量が大きくなるということは、それだけ、高周波信号である受信信号が漏れこみやすくなることを意味している。したがって、送信端子TXとアンテナ端子ANT(OUT)との間にTXシリーズトランジスタSE(TX)を設ける構成だけでは、受信信号の漏れこみを充分に抑制することができないのである。
そこで、送信端子TXとGND端子との間にTXシャントトランジスタSH(TX)を設けているのである。つまり、TXシリーズトランジスタSE(TX)をオフしている状態でも受信信号が送信端子TX側に漏れこむが、送信端子TX側に漏れこんだ受信信号を送信端子TXで充分に反射させることができれば、送信端子TX側に漏れこむ受信信号を抑制できるのである。すなわち、送信端子TXとGND端子との間に設けられているTXシャントトランジスタSH(TX)は、送信端子TXにおける受信信号の反射を充分に行なう目的で設けられているのである。
送信端子TXにおいて高周波信号である受信信号を充分に反射させるには、送信端子TXをGNDに接地することで実現できる。言い換えれば、送信端子TXとGND端子との間をできるだけ低インピーダンス状態にすることができれば、送信端子TXでの受信信号の反射を充分に行なうことができるのである。このため、受信時に送信端子TX側では、TXシリーズトランジスタSE(TX)をオフするとともに、TXシャントトランジスタSH(TX)をオンすることにより、送信端子TXとGND端子とを電気的に接続しているのである。これにより、送信端子TX側に受信信号が漏れこんできても送信端子TXで充分に反射させることができるので、送信端子TX側に漏れこむ受信信号を抑制することできる。
TXシャントトランジスタSH(TX)は、例えば、5つのMISFETQN1〜MISFETQN5から構成されている。ここで、複数のMISFETQN1〜MISFETQN5を直列に接続しているのは、送信時に送信端子TXに大電力の送信信号が流れる関係上、送信端子TXとGND端子との間には大きな電圧振幅が印加されるからである。すなわち、複数のMISFETQN1〜MISFETQN5を直列に接続することにより、送信端子TXとGND端子との間に大きな電圧振幅が印加される場合であっても、各MISFETQN1〜MISFETQN5に印加される電圧振幅を耐圧以下にすることができるようにしたものである。さらに、TXシャントトランジスタSH(TX)においても、オン抵抗を低減することが望ましい。なぜなら、TXシャントトランジスタSH(TX)をオンした場合、送信端子TXとGND端子が電気的に接続されることになるが、この場合、TXシャントトランジスタSH(TX)のオン抵抗が大きいと、送信端子TXとGND端子との間のインピーダンスが大きくなってしまう結果、送信端子TX側に漏れてくる受信信号を送信端子TXで充分に反射できなくなるからである。したがって、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のゲート幅を、TXシリーズトランジスタSE(TX)と同様に大きくすることが考えられる。
ところが、実際には、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のゲート幅は、TXシリーズトランジスタSE(TX)を構成するMISFETQNのゲート幅よりも1/10程度に小さくなっている。これは、以下に示す理由による。すなわち、送信信号をアンテナから送信する場合、TXシリーズトランジスタSE(TX)をオンすることにより、送信端子TXとアンテナ端子ANT(OUT)を電気的に接続する。このとき、送信端子TXとGND端子との間に設けられているTXシャントトランジスタSH(TX)はオフしている。この場合、TXシャントトランジスタSH(TX)を構成しているMISFETQN1〜MISFETQN5のゲート幅を大きくすると、オフ容量が大きくなる。TXシャントトランジスタSH(TX)のオフ容量が大きくなるということは、送信端子TXからTXシャントトランジスタSH(TX)のオフ容量を介してGND端子へ漏れ出る送信信号が増加することを意味する。つまり、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のゲート幅は、送信端子TXからGND端子へ漏れ出る送信信号の増加を抑制する必要があることから、TXシリーズトランジスタSE(TX)と同様に大きくすることができないのである。以上のことから、TXシャントトランジスタSH(TX)を構成する5つのMISFETQN1〜MISFETQN5のゲート幅(Wg=W3)は、TXシリーズトランジスタSE(TX)を構成するMISFETQNのゲート幅よりも小さくなっている。なお、TXシャントトランジスタSH(TX)を構成する5つのMISFETQN1〜MISFETQN5のゲート幅(Wg=W3)は同一となっている。
続いて、受信端子RXとGND端子との間に設けられているRXシャントトランジスタSH(RX)は、例えば、1つのMISFETQNから構成されている。この場合、MISFETQNは、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、MISFETQNのソース領域とドレイン領域とは対称になっているが、RXシャントトランジスタSH(RX)を構成するMISFETQNにおいては、受信端子RX側の領域をドレイン領域とし、GND端子側の領域をソース領域と定義することにする。さらに、MISFETQNのゲート電極はゲート抵抗GRを介して制御端子VTXに接続されている。ゲート抵抗GRは、制御端子VTXに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗GRは高周波信号を減衰させる機能を有している。
ここで、送信時においてRXシリーズトランジスタSE(TX)をオフしている状態でも、RXシリーズトランジスタSE(RX)にはオフ容量があることから、送信信号が受信端子RX側に漏れこむが、受信端子RX側に漏れこんだ送信信号を受信端子RXで充分に反射させることができれば、受信端子RX側に漏れこむ送信信号を抑制できるのである。すなわち、受信端子RXとGND端子との間に設けられているRXシャントトランジスタSH(RX)は、受信端子RXにおける送信信号の反射を充分に行なう目的で設けられているのである。
受信端子RXにおいて高周波信号である送信信号を充分に反射させるには、受信端子RXをGNDに接地することで実現できる。言い換えれば、受信端子RXとGND端子との間をできるだけ低インピーダンス状態にすることができれば、受信端子RXでの送信信号の反射を充分に行なうことができるのである。このため、送信時に受信端子RX側では、RXシリーズトランジスタSE(RX)をオフするとともに、RXシャントトランジスタSH(RX)をオンすることにより、受信端子RXとGND端子とを電気的に接続しているのである。これにより、受信端子RX側に送信信号が漏れこんできても受信端子RXで充分に反射させることができるので、受信端子RX側に漏れこむ送信信号を抑制することできる。
RXシャントトランジスタSH(RX)は、例えば、1つのMISFETQNから構成されている。ここで、TXシャントトランジスタSH(TX)と異なり、複数のMISFETQNを直列に接続していないのは、受信時に受信端子RXには微小電力の受信信号しか流れない関係上、1つのMISFETQNでも充分に耐圧を確保できるからである。さらに、RXシャントトランジスタSH(RX)でも、オン抵抗を低減することが望ましい。つまり、RXシャントトランジスタSH(RX)をオンした場合、受信端子RXとGND端子が電気的に接続されることになるが、この場合、RXシャントトランジスタSH(RX)のオン抵抗が大きいと、受信端子RXとGND端子との間のインピーダンスが大きくなってしまう結果、受信端子RX側に漏れてくる送信信号を受信端子RXで充分に反射できなくなるからである。ただし、RXシャントトランジスタSH(RX)でも、オン抵抗を低減するためにゲート幅を大きくしすぎると、アンテナ端子ANT(OUT)からRXシャントトランジスタSH(RX)のオフ容量を介してGND端子へ漏れ出る受信信号が増加してしまう。このため、RXシャントトランジスタSH(RX)を構成するMISFETQN1のゲート幅は、送信端子TXからGND端子へ漏れ出る送信信号の増加を抑制する必要があることから、TXシリーズトランジスタSE(TX)と同様に大きくすることができないのである。以上のことから、TXシャントトランジスタSH(TX)を構成する1つのMISFETQNのゲート幅(Wg=W4)は、RXシリーズトランジスタSE(RX)を構成するMISFETQNのゲート幅よりも小さくなっている。
比較例におけるアンテナスイッチASWは上記のように構成されており、以下にその動作について説明する。まず、送信時の動作について説明する。図3において、送信時には、TXシリーズトランジスタSE(TX)とRXシャントトランジスタSH(RX)とをオンし、かつ、TXシャントトランジスタSH(TX)とRXシリーズトランジスタSE(RX)とをオフする。これにより、送信端子TXとアンテナ端子ANT(OUT)が電気的に接続され、かつ、受信端子RXとアンテナ端子ANT(OUT)が電気的に遮断される。この結果、送信端子TXからアンテナ端子ANT(OUT)に向って送信信号が出力される。このとき、RXシリーズトランジスタSE(RX)はオフしているが、オフ容量が存在するので、高周波信号である送信信号の一部はRXシリーズトランジスタSE(RX)のオフ容量を介して、受信端子RX側に漏れ出る。ところが、受信端子RXとGND端子とはRXシャントトランジスタSH(RX)がオンしていることから、電気的に接続され、受信端子RXとGND端子との間のインピーダンスは低インピーダンス状態となる。このため、受信端子RX側に漏れ出た送信信号は受信端子RXで充分に反射される。この結果、受信端子RXに漏れ出る送信信号は抑制されるので、送信端子TXから送信信号が効率良くアンテナ端子ANT(OUT)に伝達される。このようにして、送信信号がアンテナ端子ANT(OUT)から出力される。
次に、受信時の動作について説明する。図3において、受信時には、RXシリーズトランジスタSE(RX)とTXシャントトランジスタSH(TX)とをオンし、かつ、RXシャントトランジスタSH(RX)とTXシリーズトランジスタSE(TX)とをオフする。これにより、受信端子RXとアンテナ端子ANT(OUT)が電気的に接続され、かつ、送信端子TXとアンテナ端子ANT(OUT)が電気的に遮断される。この結果、アンテナ端子ANT(OUT)から受信端子RXに向って受信信号が伝達される。このとき、TXシリーズトランジスタSE(TX)はオフしているが、オフ容量が存在するので、高周波信号である受信信号の一部はTXシリーズトランジスタSE(TX)のオフ容量を介して、送信端子TX側に漏れ出る。ところが、送信端子TXとGND端子とはTXシャントトランジスタSH(TX)がオンしていることから、電気的に接続され、送信端子TXとGND端子との間のインピーダンスは低インピーダンス状態となる。このため、送信端子TX側に漏れ出た受信信号は送信端子TXで充分に反射される。この結果、送信端子TXに漏れ出る受信信号は抑制されるので、アンテナ端子ANT(OUT)から効率良く受信端子RX側に伝達される。このようにして、受信信号がアンテナ端子ANT(OUT)から受信端子RX側に伝達される。
<比較例におけるアンテナスイッチの問題点>
比較例におけるアンテナスイッチASWは上記のように構成されているが、比較例におけるアンテナスイッチASWでは送信信号の非線形性(高調波歪み)が増大するという問題点が発生する。アンテナスイッチASWには、大電力の送信信号の高品質性を確保し、かつ、他の周波数帯の通信に悪影響を与える妨害波(高次高調波)の発生を低減する性能が要求されるが、比較例におけるアンテナスイッチASWでは、特に、高次高調波の発生が問題となる。以下に、この問題点が発生するメカニズムについて説明する。
図4は、比較例であるアンテナスイッチASWの送信時の状態を示す回路図である。図4において、アンテナスイッチASWのアンテナ端子ANT(OUT)とGND端子との間に接続されている負荷を負荷ZLとし、アンテナスイッチASWの受信端子RXとGND端子との間に接続されている負荷を負荷Z0とする。この状態で、アンテナスイッチASWの送信端子TXから電力Pinの送信信号が入力される場合を考える。このとき、アンテナスイッチASWにおいて、TXシリーズトランジスタSE(TX)とRXシャントトランジスタSH(RX)はオンし、かつ、TXシャントトランジスタSH(TX)とRXシリーズトランジスタSE(RX)はオフしている。したがって、送信端子TXとGND端子との間に接続されているTXシャントトランジスタSH(TX)と、アンテナ端子ANT(OUT)と受信端子RXとの間に接続されているRXシリーズトランジスタSE(RX)とには、負荷ZLに印加される電圧振幅とほぼ同じ電圧振幅が印加される。この電圧振幅の最大値を電圧振幅VL(peak)とする。
ここで、TXシャントトランジスタSH(TX)に着目すると、TXシャントトランジスタSH(TX)は、送信端子TXとGND端子との間に直列に接続された5つのMISFETQN1〜MISFETQN5から構成されていることから、これらのMISFETQN1〜MISFETQN5のそれぞれに電圧振幅VL(peak)が等分に分配されると考えられる。つまり、図5に示すように、TXシャントトランジスタSH(TX)を構成する5つのMISFETQN1〜MISFETQN5に、それぞれ、電圧振幅VL(peak)/5が印加されることが理想である。しかし、実際には、5つのMISFETQN1〜MISFETQN5には均等な電圧振幅VL(peak)/5が印加されないのである。実際には、図6に示すように、5つのMISFETQN1〜MISFETQN5には、それぞれ、電圧振幅VL1(peak)〜電圧振幅VL5(peak)が印加される。すなわち、MISFETQN1には電圧振幅VL1(peak)が印加され、MISFETQN2には電圧振幅VL2(peak)が印加される。同様に、MISFETQN3には電圧振幅VL3(peak)が印加され、MISFETQN4には電圧振幅VL4(peak)が印加される。さらに、MISFETQN5には電圧振幅VL5(peak)が印加される。このとき、電圧振幅VL1(peak)〜電圧振幅VL5(peak)は、電圧振幅VL1(peak)>電圧振幅VL2(peak)>電圧振幅VL3(peak)>電圧振幅VL4(peak)>電圧振幅VL5(peak)の関係が成立している。つまり、MISFETQN1〜MISFETQN5のうち、GND端子により近い位置に配置されているトランジスタの方が印加される電圧振幅は小さくなるのである。言い換えれば、送信端子TXにより近い位置に配置されているトランジスタにはより大きな電圧振幅が印加されることになる。具体的に、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のうち、MISFETQN1に印加される電圧振幅VL1(peak)が最も大きくなる。
このように同じ構造をしているMISFETQN1〜MISFETQN5であっても、印加される電圧振幅が等分されずに不均一になる理由について説明する。TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5に印加される電圧振幅が不均一になる原因は、例えば、以下に示すようなものである。すなわち、それぞれのMISFETQN1〜MISFETQN5の半導体基板(GND電位になっている)に対する寄生容量、MISFETQN1〜MISFETQN5のゲート電極に接続されているゲート抵抗GRの半導体基板に対する寄生容量、および、MISFETQN1〜MISFETQN5と接続する配線の半導体基板に対する寄生容量が存在することが原因となっている。これらの寄生容量が存在すると、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5に印加される電圧振幅が不均一になるのである。
図7は、送信端子TXとGND端子の間に直列に接続されたMISFETQN1〜MISFETQN5を等価回路で示した図である。つまり、送信端子TXとGND端子の間には、直列接続されたMISFETQN1〜MISFETQN5からなるTXシャントトランジスタSH(TX)が形成されているが、図7では、送信信号の送信時を示しており、TXシャントトランジスタSH(TX)はオフしている。この状態では、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5はすべてオフしている。したがって、オフしているMISFETQN1〜MISFETQN5は、それぞれ、ソース領域とドレイン領域間に生成されるオフ容量Coff1〜オフ容量Coff5で表すことができる。したがって、図7では、直列接続されているMISFETQN1〜MISFETQN5を、直列に接続された5つのオフ容量Coff1〜オフ容量Coff5で表している。MISFETQN1〜MISFETQN5は同等の構成をしていることから、等価回路として示している5つのオフ容量Coff1〜オフ容量Coff5は同等の静電容量値を有している(Coff1=Coff2=Coff3=Coff4=Coff5=Coff)。そして、図7では、MISFETQN1〜MISFETQN5のそれぞれにおいて存在する寄生容量(GND電位に対する)を寄生容量Cpara1〜寄生容量Cpara5で示している。この寄生容量Cpara1〜寄生容量Cpara5は、それぞれのオフ容量Coff1〜オフ容量Coff5に対応して形成されている。
図7に示す等価回路図において、送信端子TXに送信信号の電力が加わって、送信端子TX側に電荷量Qが発生した場合を考える。このとき、寄生容量Cpara1〜寄生容量Cpara5が存在しないと仮定した場合には、オフ容量Coff1〜オフ容量Coff5に蓄積される電荷量はすべて同じ電荷量Qとなる。したがって、寄生容量Cpara1〜寄生容量Cpara5が存在しない理想状態では、オフ容量Coff1〜オフ容量Coff5の容量値が同じで、かつ、蓄積される電荷量が同じ電荷量Qであることから、オフ容量Coff1〜オフ容量Coff5のそれぞれに印加される電圧振幅は等しくなる。
しかし、実際には、寄生容量Cpara1〜寄生容量Cpara5が存在する。このため、例えば、電荷量Qのうち寄生容量Cpara1に電荷量Qaが蓄積されることになるので、オフ容量Coff1には電荷量Q−Qaが蓄えられることになる。さらに、オフ容量Coff2には、寄生容量Cpara2に電荷量Qaが蓄積されるので、電荷量Q−2Qaが蓄積されることになる。同様にして、オフ容量Coff3には電荷量Q−3Qaが蓄積され、オフ容量Coff4には電荷量Q−4Qaが蓄積される。そして、オフ容量Coff5には電荷量Q−5Qaが蓄積されることになる。このことから、寄生容量Cpara1〜寄生容量Cpara5を考慮すると、オフ容量Coff1〜オフ容量Coff5に蓄積される電荷量は相違することになる。具体的には、送信端子TXに最も近いオフ容量Coff1に蓄積される電荷量が最も大きく(電荷量Q−Qa)、送信端子TXから離れてGND端子に近づくほどオフ容量に蓄積される電荷量は小さくなっていく。そして、GND端子と接続されているオフ容量Coff5に蓄積されている電荷量が最も小さくなる(電荷量Q−5Qa)。このとき、オフ容量Coff1〜オフ容量Coff5の静電容量値は同等であるので、オフ容量Coff1〜オフ容量Coff5にそれぞれ印加される電圧振幅はオフ容量Coff1〜オフ容量Coff5に蓄積されている電荷量に比例する。いまの場合、オフ容量Coff1〜オフ容量Coff5に蓄積されている電荷量が異なっているので、オフ容量Coff1〜オフ容量Coff5に印加される電圧振幅は均一ではなく不均一になる。具体的には、オフ容量Coff1に印加される電圧振幅が最も大きくなり、オフ容量Coff2〜オフ容量Coff4になるにつれて印加される電圧振幅が小さくなる。そして、GND端子に接続されているオフ容量Coff5で最も印加される電圧振幅が小さくなる。したがって、寄生容量Cpara1〜寄生容量Cpara5を考慮しない場合には、送信端子TXとGND端子の間に印加される最大電圧振幅の1/5がそれぞれのオフ容量Coff1〜オフ容量Coff5に印加される最大の電圧振幅となる。これに対し、実際には、寄生容量Cpara1〜寄生容量Cpara5が存在するので、上述したようにオフ容量Coff1〜寄生容量Coff5に印加される電圧振幅は不均一となる。例えば、オフ容量Coff1は最も大きな電圧が印加されるので、送信端子TXとGND端子の間に印加される最大電圧振幅の1/5以上の大きな電圧振幅がオフ容量Coff1に印加される最大の電圧振幅となる。
以上のように、送信端子TXとGND端子との間に設けられているTXシャントトランジスタSH(TX)がオフしている場合、寄生容量を考慮すると、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅が不均一になることがわかる。
次に、MISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅が不均一になると、高次高調波の発生が増大することについて説明する。図8は、送信端子TXとGND端子との間に設けられているTXシャントトランジスタSH(TX)がオフしている場合において、TXシャントトランジスタSH(TX)を構成する5つのMISFETQN1〜MISFETQN5の等価回路を説明する図である。図8に示すように、MISFETQN1〜MISFETQN5が、オフしている場合、ドレイン領域DRとソース領域SRの間に形成されているオフ容量Coffは、ドレイン領域DRに接続されている配線とソース領域SRに接続されている配線の間に形成されている配線間容量Cdsと、ドレイン領域DRとゲート電極GEの間に形成されている容量Cgdと、ソース領域SRとゲート電極GEの間に形成されている容量Cgsより表すことができる。このとき、配線間容量Cdsは略一定であるが、ドレイン領域DRとゲート電極GEの間に形成されている容量Cgdと、ソース領域SRとゲート電極GEの間に形成されている容量Cgsは、可変容量となる。これは、ソース領域SRとドレイン領域DRを構成する拡散層(半導体領域)に形成される空乏層の幅が変化するためである。つまり、容量Cgdと容量Cgsは、印加される電圧値に対して静電容量値の依存性が存在する。
図9は、容量Cgd(容量Cgs)と、ゲート電極Gおよびドレイン領域DRとの間に印加される電圧Vgd(ゲート電極Gおよびソース領域SRとの間に印加される電圧Vgs)との関係を示すグラフである。図9に示すように、例えば、電圧Vgd(電圧Vgs)に対して、容量Cgd(容量Cgs)が大きく変化していることがわかる。そして、この容量Cgd(容量Cgs)に変化を示す曲線をみると非線形成分を多く含む曲線であることがわかる。したがって、電圧Vgd(電圧Vgs)に印加される電圧振幅が大きくなればなるほど、容量Cgd(容量Cgs)の静電容量値の変化も大きくなる。この容量Cgd(容量Cgs)の容量変化は、図9からもわかるように、非線形性であるので、この非線形性の容量Cgd(容量Cgs)の変化に応じて高次高調波が発生するのである。
TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅が不均一になる結果、送信端子TXの最も近くに接続されているMISFETQN1に印加される電圧振幅が大きくなる。この電圧振幅はMISFETQN1のソース領域とドレイン領域との間に印加される電圧振幅である。MISFETQN1のソース領域とドレイン領域との間に印加される電圧振幅が大きくなるということは、同時に、MISFETQN1のソース領域とゲート電極との間に印加される電圧振幅やドレイン領域とゲート電極との間に印加される電圧振幅が大きくなることを意味している。したがって、MISFETQN1の電圧Vgdや電圧Vgsの変化が大きくなり、それに依存して容量Cgd(容量Cgs)の容量変化は大きくなる。この結果、容量変化の非線形性を反映して高次高調波が増大するのである。つまり、比較例では、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅が不均一になることから、送信端子TXの最も近くに接続されているMISFETQN1に印加される電圧振幅が必要以上に大きくなり、高次高調波の発生が増大するのである。
さらに、比較例では、高次高調波の発生が増大することについて説明する。例えば、寄生容量が大きい場合などによって、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅の不均一性は増大する。この場合、例えば、MISFETQN1に印加される電圧振幅は、電圧振幅が均一に等分される平均値よりも非常に大きくなる。このため、MISFETQN1のソース領域とドレイン領域との間に印加される電圧が、MISFETQN1の耐圧(ソース領域とドレイン領域との間の耐圧BVds)を超えることが生じる。一方、例えば、GND端子に接続されているMISFETQN5では、印加される電圧振幅は、電圧振幅が均一に等分される平均値よりも小さくなる。このように、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅の不均一性が増大すると、特に、大きな電圧振幅が印加されるMISFETQN1だけがブレークダウンすることが生じる。すると、ブレークダウンしたMISFETQN1からの高次高調波の発生が増大するのである。
図10は、ブレークダウンしたMISFETQN1と、このMISFETQN1の電圧波形を対応付けたものと、ブレークダウンしていないMISFETQN5と、このMISFETQN5の電圧波形を対応付けたものとを示す図である。図10において、ブレークダウンしていないMISFETQN5の電圧波形は正弦波に近い形状となっており非線形成分はほとんど発生しない。これに対し、ブレークダウンしたMISFETQN1の電圧波形は正弦波の上部がクリッピングされたように変化するため、非線形性が急激に増加する。このため、ブレークダウンしたMISFETQN1からは、非線形性に起因した高次高調波の発生が増大するのである。
以上のように、アンテナスイッチから出力される高次高調波は、主に、オフとなっているTXシャントトランジスタSH(TX)から発生するものであり、特に、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅の不均一性が増加すると高次高調波の発生が増大することがわかる。したがって、アンテナスイッチから出力される高次高調波を抑制するには、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅の不均一性を抑制することができればよいことになる。そこで、以下に示す本実施の形態1におけるアンテナスイッチでは、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅の不均一性を抑制することができる技術的思想について説明する。
<本実施の形態1におけるアンテナスイッチの回路構成>
続いて、本実施の形態1におけるアンテナスイッチの回路構成について説明する。本明細書では、図1に示すシングルバンド方式の携帯電話機1で使用されるアンテナスイッチASWの回路構成について主に説明するが、図2に示すデュアルバンド方式の携帯電話機1で使用されるアンテナスイッチASWの回路構成もほぼ同様である。
図11は、本実施の形態1におけるアンテナスイッチASWの回路構成を示す図である。図11に示すように、本実施の形態1におけるアンテナスイッチASWは、送信端子TXと、受信端子RXと、アンテナ端子ANT(OUT)とを有している。そして、本実施の形態1におけるアンテナスイッチASWは、送信端子TXとアンテナ端子ANT(OUT)との間にTXシリーズトランジスタSE(TX)を有し、受信端子RXとアンテナ端子ANT(OUT)との間にRXシリーズトランジスタSE(RX)を有している。さらに、本実施の形態1におけるアンテナスイッチASWは、送信端子TXとGND端子の間にTXシャントトランジスタSH(TX)を有し、受信端子RXとGND端子の間にRXシャントトランジスタSH(RX)を有している。アンテナスイッチASWに形成されている送信端子TXは、図1に示す電力増幅器HPAと電気的に接続されており、受信端子RXは、図1に示す低雑音増幅器LNAと電気的に接続されている。このとき、低雑音増幅器LNAは受信回路の一部であることから、アンテナスイッチASWの受信端子RXは、受信回路と電気的に接続されているということができる。さらに、アンテナスイッチASWに形成されているアンテナ端子ANT(OUT)は、図1に示すアンテナANTと電気的に接続されている。
図11に示す本実施の形態1におけるアンテナスイッチASWにおいて、TXシリーズトランジスタSE(TX)、RXシリーズトランジスタSE(RX)およびRXシャントトランジスタSH(RX)の構成は、上述した図3に示す比較例と同様の構成をしている。すなわち、本実施の形態1におけるアンテナスイッチASWにおいても、TXシリーズトランジスタSE(TX)は、例えば、送信端子TXとアンテナ端子ANT(OUT)の間に直列接続された5つのMISFETQNから構成されており、RXシリーズトランジスタSE(RX)は、例えば、アンテナ端子ANT(OUT)と受信端子RXの間に直列接続された5つのMISFETQNから構成されている。そして、RXシャントトランジスタSH(RX)は、例えば、受信端子RXとGND端子との間に接続された1つのMISFETQNから構成されている。
ここで、本実施の形態1におけるアンテナスイッチASWの特徴は、TXシャントトランジスタSH(TX)の構成にある。上述したように、大電力の送信信号を出力する際に、オフしているTXシャントトランジスタSH(TX)から発生する高次高調波が特に問題となる。このことから、本実施の形態1では、オフしているTXシャントトランジスタSH(TX)からの高次高調波の発生を抑制するため、比較例におけるTXシャントトランジスタSH(TX)の構成を改良することにより、オフしているTXシャントトランジスタSH(TX)から発生する高次高調波を抑制している。
具体的に、本実施の形態1の特徴であるTXシャントトランジスタSH(TX)の構成について説明する。図11に示す本実施の形態1におけるアンテナスイッチASWでも、TXシャントトランジスタSH(TX)は、例えば、送信端子TXとGND端子との間に直列接続された5つのMISFETQN1〜MISFETQN5から構成されている。この点は比較例と同じであるが、本実施の形態1のTXシャントトランジスタSH(TX)を構成する5つのMISFETQN1〜MISFETQN5では、それぞれのトランジスタのゲート幅が異なるように構成されている点が比較例と相違する。つまり、比較例では、TXシャントトランジスタSH(TX)を構成する5つのMISFETQN1〜MISFETQN5のそれぞれのゲート幅Wgが同一(図3参照(Wg=W3))であるように構成されているのに対し、本実施の形態1では、TXシャントトランジスタSH(TX)を構成する5つのMISFETQN1〜MISFETQN5のそれぞれのゲート幅Wgが相違している。詳細には、図11に示すように、MISFETQN1のゲート幅Wg=Wa、MISFETQN2のゲート幅Wg=Wb、MISFETQN3のゲート幅Wg=Wc、MISFETQN4のゲート幅Wg=Wd、MISFETQN5のゲート幅Wg=Weとすると、Wa>Wb>Wc>Wd>Weの関係が成立するように、MISFETQN1〜MISFETQN5のそれぞれのゲート電極が形成されている。言い換えれば、本実施の形態1の特徴は、複数のMISFETQN1〜MISFETQN5において、GND端子に近い側に接続されたMISFETQN5から送信端子TXに近い側に接続されたMISFETQN1になるに連れて、ゲート幅Wgが大きくなっているということができる。これにより、本実施の形態1によれば、大電力の送信信号を出力する際に、オフしているTXシャントトランジスタSH(TX)から発生する高次高調波を抑制することができるのである。
以下に、本実施の形態1におけるアンテナスイッチASWによれば、オフしているTXシャントトランジスタSH(TX)から発生する高次高調波を抑制できることについて図面を参照しながら説明する。
図12は、送信端子TXとGND端子の間に直列に接続されたMISFETQN1〜MISFETQN5を等価回路で示した図である。つまり、送信端子TXとGND端子の間には、直列接続されたMISFETQN1〜MISFETQN5からなるTXシャントトランジスタSH(TX)が形成されているが、図12では、送信信号の送信時を示しており、TXシャントトランジスタSH(TX)はオフしている。この状態では、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5はすべてオフしている。したがって、オフしているMISFETQN1〜MISFETQN5は、それぞれ、ソース領域とドレイン領域間に生成されるオフ容量Coff1〜オフ容量Coff5で表すことができる。したがって、図12では、直列接続されているMISFETQN1〜MISFETQN5を、直列に接続された5つのオフ容量Coff1〜オフ容量Coff5で表している。
ここで、本実施の形態1の特徴は、送信端子TXとGND端子の間に直列接続された5つのオフ容量Coff1〜オフ容量Coff5の容量値が相違していることにある。すなわち、本実施の形態1では、5つのオフ容量Coff1〜オフ容量Coff5の容量値がCoff1>Coff2>Coff3>Coff4>Coff5の関係を満たすようになっている。
そして、図12では、MISFETQN1〜MISFETQN5のそれぞれにおいて存在する寄生容量(GND電位に対する)を寄生容量Cpara1〜寄生容量Cpara5で示している。この寄生容量Cpara1〜寄生容量Cpara5は、それぞれのオフ容量Coff1〜オフ容量Coff5に対応して形成されている。
図12に示す等価回路図において、送信端子TXに送信信号の電力が加わって、送信端子TX側に電荷量Qが発生した場合を考える。このとき、寄生容量Cpara1〜寄生容量Cpara5が存在することから、例えば、電荷量Qのうち寄生容量Cpara1に電荷量Qaが蓄積されることになるので、オフ容量Coff1には電荷量Q−Qaが蓄えられることになる。さらに、オフ容量Coff2には、寄生容量Cpara2に電荷量Qaが蓄積されるので、電荷量Q−2Qaが蓄積されることになる。同様にして、オフ容量Coff3には電荷量Q−3Qaが蓄積され、オフ容量Coff4には電荷量Q−4Qaが蓄積される。そして、オフ容量Coff5には電荷量Q−5Qaが蓄積されることになる。このことから、寄生容量Cpara1〜寄生容量Cpara5を考慮すると、オフ容量Coff1〜オフ容量Coff5に蓄積される電荷量は相違することになる。具体的には、送信端子TXに最も近いオフ容量Coff1に蓄積される電荷量が最も大きく(電荷量Q−Qa)、送信端子TXから離れてGND端子に近づくほどオフ容量に蓄積される電荷量は小さくなっていく。そして、GND端子と接続されているオフ容量Coff5に蓄積されている電荷量が最も小さくなる(電荷量Q−5Qa)。
図12に示すように、オフ容量Coff1に印加される電圧振幅を電圧振幅VL1(peak)、オフ容量Coff2に印加される電圧振幅を電圧振幅VL2(peak)、オフ容量Coff3に印加される電圧振幅を電圧振幅VL3(peak)、オフ容量Coff4に印加される電圧振幅を電圧振幅VL4(peak)、オフ容量Coff5に印加される電圧振幅を電圧振幅VL5(peak)とする。すると、静電容量の式から、VL1(peak)∝(Q−Qa)/Coff1、VL2(peak)∝(Q−2Qa)/Coff2、VL3(peak)∝(Q−3Qa)/Coff3、VL4(peak)∝(Q−4Qa)/Coff4、VL5(peak)∝(Q−5Qa)/Coff5となる。
したがって、比較例のようにオフ容量Coff1〜オフ容量Coff5の静電容量値が同等である場合には、オフ容量Coff1〜オフ容量Coff5にそれぞれ印加される電圧振幅VL1(peak)〜電圧振幅VL5(peak)はオフ容量Coff1〜オフ容量Coff5に蓄積されている電荷量に比例する。この場合、オフ容量Coff1〜オフ容量Coff5に蓄積されている電荷量が異なっているので、オフ容量Coff1〜オフ容量Coff5に印加される電圧振幅は均一ではなく不均一になる。具体的には、オフ容量Coff1に印加される電圧振幅が最も大きくなり、オフ容量Coff2〜オフ容量Coff4になるにつれて印加される電圧振幅が小さくなる。そして、GND端子に接続されているオフ容量Coff5で最も印加される電圧振幅が小さくなる。
一方、本実施の形態1では、オフ容量Coff1〜オフ容量Coff5の静電容量値は、互いに異なるようになっており、Coff1>Coff2>Coff3>Coff4>Coff5の関係を満たすように構成されている。このため、本実施の形態1では、静電容量の式(V=Q/C)において、分子にある電荷量だけでなく、分母にあるオフ容量も変化することになる。そして、本実施の形態1では、オフ容量Coff1〜オフ容量Coff5において、電荷量がQ−Qa>Q−2Qa>Q−3Qa>Q−4Qa>Q−5Qaへ減少しているのに対応して、オフ容量もCoff1>Coff2>Coff3>Coff4>Coff5と減少している。したがって、(Q−Qa)/Coff1≒(Q−2Qa)/Coff2≒(Q−3Qa)/Coff3≒(Q−4Qa)/Coff4≒(Q−5Qa)/Coff5となる。このことは、電圧振幅VL1(peak)≒電圧振幅VL2(peak)≒電圧振幅VL3(peak)≒電圧振幅VL4(peak)≒電圧振幅VL5(peak)となることを意味している。つまり、本実施の形態1では、オフ容量Coff1〜オフ容量Coff5の静電容量値を、Coff1>Coff2>Coff3>Coff4>Coff5の関係を満たすように構成することにより、オフ容量Coff1〜オフ容量Coff5のそれぞれに印加される電圧振幅VL1(peak)〜電圧振幅VL5(peak)を均一化することができるのである。言い換えれば、本実施の形態1によれば、送信端子TXとGND端子との間に設けられているTXシャントトランジスタSH(TX)がオフしている場合、寄生容量を考慮した場合であっても、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅を均一にすることができるのである。このように本実施の形態1によれば、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅の不均一性が抑制されるので、特定のMISFET(特に、送信端子TXと直接接続されているMISFETQN1)に大きな電圧振幅が印加されることが抑制され、特定のMISFETに大きな電圧振幅が印加されることによるブレークダウンが生じにくくなる。このため、本実施の形態1によれば、オフしているTXシャントトランジスタSH(TX)から発生する高次高調波を抑制できるという顕著な効果を得ることができる。
以上のように本実施の形態1における技術的思想は、送信端子TXとGND端子の間に設けられているTXシャントトランジスタSH(TX)に工夫を施すものである。具体的に、本実施の形態1における技術的思想の本質は、TXシャントトランジスタSH(TX)を構成するために、送信端子TXとGND端子の間に直列接続された複数のMISFETにおいて、GND端子に近い側に接続されたMISFETから送信端子TXに近い側に接続されたMISFETになるに連れて、MISFETがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなるように構成していることにある。
そして、MISFETのオフ容量が、MISFETのゲート幅の大きさに概ね比例することに着目することにより、上述した技術的思想を具現化している。具体的に、送信端子TXとGND端子の間に直列接続された複数のMISFETにおいて、GND端子に近い側に接続されたMISFETから送信端子TXに近い側に接続されたMISFETになるに連れて、MISFETのゲート幅が大きくなるように構成しているのである。これにより、TXシャントトランジスタSH(TX)がオフしている場合、寄生容量を考慮した場合であっても、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅を均一にすることができるのである。
つまり、本実施の形態1では、オフ容量Coff1〜オフ容量Coff5の静電容量値を、Coff1>Coff2>Coff3>Coff4>Coff5の関係を満たすように、複数のMISFETのゲート幅を変化させることに特徴があるが、この関係を満たすように複数のMISFETのゲート幅を変化させるには様々な方法がある。以下では、上述したCoff1>Coff2>Coff3>Coff4>Coff5の関係を満たすように複数のMISFETのゲート幅を変化させる例として、特に、複数のMISFETのゲート幅を一次関数的に変化させる場合と、複数のMISFETのゲート幅を二次関数的に変化させる場合について説明する。ただし、本実施の形態1における技術的思想は、これに限定されるものではなく、複数のMISFETのゲート幅を三次関数的、四次関数的、五次関数的、あるいは、指数関数的に変化させる場合であっても適用することができる。これらの場合であっても、オフしているTXシャントトランジスタSH(TX)を構成する複数のMISFETのそれぞれに印加される電圧振幅を均一にすることができ、この結果、オフしているTXシャントトランジスタSH(TX)から発生する高次高調波を抑制することができる。
図13は、送信端子TXとGND端子との間に直列接続されているMISFETの番号と、それぞれのMISFETのゲート幅Wgとの関係を示すグラフである。図13において、横軸は直列接続されているMISFETの番号を示しており、縦軸はそれぞれのMISFETのゲート幅Wgの大きさを示している。図13では、1番目のMISFETが送信端子TXに直接接続されているMISFETであり、2番目のMISFET、3番目のMISFET、4番目のMISFET、5番目のMISFET、6番目のMISFET、7番目のMISFETとなるに連れてGND端子側に近づくように配置されているMISFETであることを示している。そして、8番目のMISFETがGND端子に直接接続されているMISFETである。つまり、図13の例では、送信端子TXからGND端子に向って、1番目のMISFETから8番目のMISFETが直列接続されている構成が示されているものである。
このことを前提として、まず、図13に示すグラフ(1)について説明する。図13からわかるように、グラフ(1)は、1番目のMISFET〜8番目のMISFETのすべてのゲート幅Wgが一定となっている例を示しており、比較例に対応している。
次に、図13に示すグラフ(2)について説明する。グラフ(2)は、1番目のMISFET〜8番目のMISFETになるに連れて、ゲート幅Wgが一次関数的に減少している場合を示している。すなわち、グラフ(2)は、送信端子TXとGND端子の間に直列接続された8つのMISFETにおいて、送信端子TXに近い側に接続されたMISFETからGND端子に近い側に接続されたMISFETになるに連れて、MISFETのゲート幅Wgが一次関数的に小さくなるように構成している例を示している。言い換えれば、グラフ(2)は、送信端子TXとGND端子の間に直列接続された8つのMISFETにおいて、GND端子に近い側に接続されたMISFETから送信端子TXに近い側に接続されたMISFETになるに連れて、MISFETのゲート幅Wgが一次関数的に大きくなるように構成している例を示している。
続いて、図13に示すグラフ(3)について説明する。グラフ(3)は、1番目のMISFET〜8番目のMISFETになるに連れて、ゲート幅Wgが二次関数的に減少している場合を示している。すなわち、グラフ(3)は、送信端子TXとGND端子の間に直列接続された8つのMISFETにおいて、送信端子TXに近い側に接続されたMISFETからGND端子に近い側に接続されたMISFETになるに連れて、MISFETのゲート幅Wgが二次関数的に小さくなるように構成している例を示している。言い換えれば、グラフ(3)は、送信端子TXとGND端子の間に直列接続された8つのMISFETにおいて、GND端子に近い側に接続されたMISFETから送信端子TXに近い側に接続されたMISFETになるに連れて、MISFETのゲート幅Wgが二次関数的に大きくなるように構成している例を示している。
以上のことから、図13のグラフ(1)では、TXシャントトランジスタSH(TX)を構成する複数のMISFETのゲート幅が均一である構成が示されおり、図13のグラフ(2)では、TXシャントトランジスタSH(TX)を構成する複数のMISFETのゲート幅がGND端子に近い側に接続されたMISFETから送信端子TXに近い側に接続されたMISFETになるに連れて、MISFETのゲート幅Wgが一次関数的に大きくなる構成が示されているといえる。さらに、図13のグラフ(3)では、TXシャントトランジスタSH(TX)を構成する複数のMISFETのゲート幅がGND端子に近い側に接続されたMISFETから送信端子TXに近い側に接続されたMISFETになるに連れて、MISFETのゲート幅Wgが二次関数的に大きくなる構成が示されているといえる。
続いて、図13のグラフ(1)〜グラフ(3)で示された構造を有するTXシャントトランジスタSH(TX)がオフしている際に、TXシャントトランジスタSH(TX)を構成する1番目のMISFET〜8番目のMISFETのそれぞれに印加される電圧振幅について説明する。
図14は、送信端子TXとGND端子との間に直列接続されているMISFETの番号と、それぞれのMISFETに印加される電圧振幅VL(peak)との関係を示すグラフである。図14において、横軸は直列接続されているMISFETの番号を示しており、縦軸はそれぞれのMISFETに印加される電圧振幅VL(peak)の大きさを示している。図14では、1番目のMISFETが送信端子TXに直接接続されているMISFETであり、2番目のMISFET、3番目のMISFET、4番目のMISFET、5番目のMISFET、6番目のMISFET、7番目のMISFETとなるに連れてGND端子側に近づくように配置されているMISFETであることを示している。そして、8番目のMISFETがGND端子に直接接続されているMISFETである。つまり、図14の例では、送信端子TXからGND端子に向って、1番目のMISFETから8番目のMISFETが直列接続されている構成が示されているものである。
このことを前提として、まず、図14に示すグラフ(1)について説明する。図14に示すグラフ(1)は、図13のグラフ(1)で示された構造(ゲート幅均一)に対応するグラフである。図14のグラフ(1)に示すように、TXシャントトランジスタSH(TX)を構成する1番目のMISFET〜8番目のMISFETのそれぞれに印加される電圧振幅VL(peak)が不均一になっていることがわかる。具体的には、1番目のMISFETに印加される電圧振幅VL(peak)が最も大きくなっており、2番目のMISFET〜8番目のMISFETになるに連れて、MISFETに印加される電圧振幅VL(peak)が小さくなっていることがわかる。したがって、比較例を示す図14のグラフ(1)では、TXシャントトランジスタSH(TX)を構成する1番目のMISFET〜8番目のMISFETのそれぞれに印加される電圧振幅VL(peak)の不均一が増大しており、最も大きな電圧振幅VL(peak)が印加される1番目のMISFETがブレークダウンしやすくなることがわかる。この結果、オフしている1番目のMISFETがブレークダウンすることにより、高次高調波の発生が増大すると考えることができる。
次に、図14のグラフ(2)について説明する。図14に示すグラフ(2)は、図13のグラフ(2)で示された構造(ゲート幅が一次関数的に変化)に対応するグラフである。図14のグラフ(2)では、図14のグラフ(1)に比べて、TXシャントトランジスタSH(TX)を構成する1番目のMISFET〜8番目のMISFETのそれぞれに印加される電圧振幅VL(peak)の不均一が緩和されていることがわかる。具体的には、1番目のMISFETから5番目のMISFETまでにおいては、MISFETに印加される電圧振幅VL(peak)が徐々に減少し、6番目のMISFETから8番目のMISFETまでにおいては、MISFETに印加される電圧振幅VL(peak)が徐々に増加していることがわかる。したがって、図14のグラフ(2)では、図14のグラフ(1)のように1番目のMISFETから8番目のMISFETまで、MISFETに印加される電圧振幅VL(peak)が単調減少していないことから、1番目のMISFET〜8番目のMISFETのそれぞれに印加される電圧振幅VL(peak)の不均一(ばらつき)が小さくなっていることがわかる。このように、本実施の形態1の一例(図14のグラフ(2))では、TXシャントトランジスタSH(TX)を構成する1番目のMISFET〜8番目のMISFETのそれぞれに印加される電圧振幅VL(peak)の不均一を抑制できる結果、高次高調波の発生を抑制できることがわかる。
続いて、図14のグラフ(3)について説明する。図14に示すグラフ(3)は、図13のグラフ(3)で示された構造(ゲート幅が二次関数的に変化)に対応するグラフである。図14のグラフ(3)では、図14のグラフ(1)に比べて、TXシャントトランジスタSH(TX)を構成する1番目のMISFET〜8番目のMISFETのそれぞれに印加される電圧振幅VL(peak)の不均一が緩和されていることがわかる。具体的には、1番目のMISFETから8番目のMISFETまでにおいて、MISFETに印加される電圧振幅VL(peak)がほぼ均一であることがわかる。したがって、図14のグラフ(3)では、比較例である図14のグラフ(1)に比べて、1番目のMISFET〜8番目のMISFETのそれぞれに印加される電圧振幅VL(peak)の不均一(ばらつき)が小さくなっていることがわかる。このように、本実施の形態1の一例(図14のグラフ(3))では、TXシャントトランジスタSH(TX)を構成する1番目のMISFET〜8番目のMISFETのそれぞれに印加される電圧振幅VL(peak)の不均一を抑制できる結果、高次高調波の発生を抑制できることがわかる。
本実施の形態1の一例を説明している図14のグラフ(2)(ゲート幅が一次関数的に変化)と、図14のグラフ(3)(ゲート幅が二次関数的に変化)とを比較すると、どちらも比較例(図14のグラフ(1))よりも、1番目のMISFET〜8番目のMISFETのそれぞれに印加される電圧振幅VL(peak)の不均一(ばらつき)を小さくすることができている。さらに、図14のグラフ(2)と図14のグラフ(3)とを比較すると、図14のグラフ(2)よりも図14のグラフ(3)の方が、さらに、1番目のMISFET〜8番目のMISFETのそれぞれに印加される電圧振幅VL(peak)の不均一(ばらつき)を小さくできることがわかる。このことから、TXシャントトランジスタSH(TX)を構成する複数のMISFETのゲート幅を一次関数的に変化させる場合と、複数のMISFETのゲート幅を二次関数的に変化させる場合では、複数のMISFETのゲート幅を二次関数的に変化させる場合の方が、複数のMISFETのそれぞれに印加される電圧振幅を均一化する観点から望ましいことがわかる。
以上のように、本実施の形態1の特徴は、送信端子TXとGND端子の間に直列接続された複数のMISFETにおいて、GND端子に近い側に接続されたMISFETから送信端子TXに近い側に接続されたMISFETになるに連れて、MISFETのゲート幅が大きくなるように構成することにある。以下では、この特徴を実現するMISFETのレイアウト構成について説明する。MISFETのレイアウト構成を説明するにあたっては、まず、アンテナスイッチの実装構成を説明し、その後、アンテナスイッチを形成した半導体チップのレイアウト構成を説明する。そして、半導体チップに形成されているMISFETのレイアウト構成を説明する。
<本実施の形態1におけるアンテナスイッチの実装構成>
次に、本実施の形態1におけるアンテナスイッチASWの実装構成について説明する。本実施の形態1におけるアンテナスイッチASWは、電力増幅器HPAとともに1つのRFモジュールRFMを構成している。図15は、本実施の形態1におけるRFモジュールRFMの実装構成を示す斜視図である。図15に示すように、本実施の形態1におけるRFモジュールRFMは、配線基板WB上に、半導体チップCHP1、半導体チップCHP2および受動部品PCが搭載されている。半導体チップCHP1は、例えば、電力増幅器HPAを構成するLDMOSFET(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散MOSFET)などが形成された半導体チップである。一方、半導体チップCHP2は、例えば、アンテナスイッチASWを構成するMISFETなどが形成された半導体チップである。受動部品PCは、抵抗素子(例えばチップ抵抗)、容量素子(例えばチップコンデンサ)またはインダクタ素子(例えばチップインダクタ)などの受動素子からなり、例えばチップ部品からなる。受動部品PCは、例えば、整合回路などを構成する受動部品である。
配線基板WB上に搭載されている半導体チップCHP1は、配線基板WB上に形成されている導体パターンとワイヤで接続されている。さらに、この導体パターンは受動部品PCと接続されている。同様に、配線基板WB上に搭載されている半導体チップCHP2は、配線基板WB上に形成されている導体パターンとワイヤで接続されている。このようにして、半導体チップCHP1、半導体チップCHP2および受動部品PCが導体パターンを介して電気的に接続されていることになる。
<アンテナスイッチを形成した半導体チップのレイアウト構成>
続いて、アンテナスイッチASWを形成した半導体チップCHP2のレイアウト構成について説明する。図16は、本実施の形態1におけるアンテナスイッチASWを形成した半導体チップCHP2を示す平面図である。図16に示すように、半導体チップCHP2は矩形形状の半導体基板(SOI基板)1S上に複数の端子および複数の素子が形成されている。具体的には、図16において、半導体基板1Sの上部に受信端子RXとGND端子GND(RX)が形成されており、このGND端子GND(RX)の下側に1つのMISFETからなるRXシャントトランジスタSH(RX)が形成されている。RXシャントトランジスタSH(RX)の下側には、5つのMISFETからなるRXシリーズトランジスタSE(RX)が形成されている。そして、RXシャントトランジスタSH(RX)とRXシリーズトランジスタSE(RX)の右側にはゲート抵抗GRが形成されており、このゲート抵抗GRのさらに右側には制御端子VTXおよび制御端子VRXが形成されている。
RXシリーズトランジスタSE(RX)の下側には、アンテナ端子ANT(OUT)が形成されており、このアンテナ端子ANT(OUT)の下側に、5つのMISFETからなるTXシリーズトランジスタSE(TX)が形成されている。さらに、TXシリーズトランジスタSE(TX)の下側には、送信端子TXが形成されており、TXシリーズトランジスタSE(TX)の右側には、ゲート抵抗GRを介して、TXシャントトランジスタSH(TX)が形成されている。TXシャントトランジスタSH(TX)は、5つのMISFETから構成されており、このTXシャントトランジスタSH(TX)の上部にGND端子GND(TX)が形成されている。
ここで、本実施の形態1では、GND端子GND(TX)と送信端子TXとの間に直列接続されている5つのMISFETにおいて、GND端子GND(TX)に近い側に接続されたMISFETから送信端子TXに近い側に接続されたMISFETになるに連れて、MISFETのゲート幅が大きくなるように構成されている。
一方、図17は、比較例におけるアンテナスイッチASWを形成した半導体チップCHP2を示す平面図である。図17に示す比較例は、図16に示す本実施の形態1とほぼ同様のレイアウト構成をしているが、TXシャントトランジスタSH(TX)の構成が異なる。つまり、図17に示す比較例でも、TXシャントトランジスタSH(TX)を5つのMISFETから構成しているが、5つのすべてのMISFETのゲート幅が同一となっている。
<TXシャントトランジスタのレイアウト構成>
次に、本実施の形態1におけるTXシャントトランジスタSH(TX)のレイアウト構成について図面を参照しながら説明する。図18は、本実施の形態1におけるTXシャントトランジスタSH(TX)のレイアウト構成を示す平面図である。図18において、送信端子TXとGND端子GND(TX)との間にTXシャントトランジスタSH(TX)が形成されている。このTXシャントトランジスタSH(TX)は、送信端子TXとGND端子の間に直列に接続されたMISFETQN1〜MISFETQN5から構成されている。具体的に、送信端子TXからGND端子GND(TX)に向かって、順次、MISFETQN1〜MISFETQN5が直列接続されている。
以下に、TXシャントトランジスタSH(TX)を構成する5つのMISFETQN1〜MISFETQN5のレイアウト構成について順次説明する。
まず、MISFETQN1のレイアウト構成について説明する。図18に示すように、送信端子TXと電気的に接続されたドレイン配線DL1が櫛歯状に形成されており、櫛歯状に形成されたドレイン配線DL1の下層の半導体基板内にMISFETQN1のドレイン領域(図示せず)が形成されている。このMISFETQN1のドレイン領域は、プラグ(図示せず)を介してドレイン配線DL1と電気的に接続されている。一方、櫛歯状に形成されたドレイン配線DL1と相対するように櫛歯状のソース配線SL1が形成されており、櫛歯状に形成されたソース配線SL1の下層の半導体基板内にMISFETQN1のソース領域(図示せず)が形成されている。このMISFETQN1のソース領域は、プラグ(図示せず)を介してソース配線SL1と電気的に接続されている。つまり、ドレイン配線DL1の一部を構成する櫛歯電極と、ソース配線SL1の一部を構成する櫛歯電極が交互に噛み合うようにドレイン配線DL1とソース配線SL1が形成されている。そして、噛み合わされたドレイン配線DL1の櫛歯電極とソース配線SL1の櫛歯電極の間に、MISFETQN1の単位ゲート電極Gが形成されている。このとき、ドレイン配線DL1の一部を構成する櫛歯電極は複数あり、かつ、ソース配線SL1の一部を構成する櫛歯電極も複数あるので、ドレイン配線DL1の櫛歯電極とソース配線SL1の櫛歯電極の間に形成される隙間も複数存在し、この複数存在する隙間のそれぞれに単位ゲート電極Gが形成されている。これらの複数の単位ゲート電極Gは互いに電気的に接続されており、図18の左側に設けられているゲート抵抗GRと電気的に接続されている。
ここで、図18に示すMISFETQN1では、12本の単位ゲート電極Gが紙面の左右方向に並んで配置されている。この12本の単位ゲート電極Gのうち、1本の単位ゲート電極GをフィンガFGと呼び、MISFETQN1を構成する12本の単位ゲート電極Gをまとめてゲート電極と呼ぶことにすると、MISFETQN1のゲート電極は、12本のフィンガFGから構成されていることになる。そして、このフィンガFGの長さをフィンガ長FLと呼ぶことにすると、本実施の形態1において、MISFETQN1のゲート電極は、線分状のフィンガFGを単位として、フィンガFGを線分と交差する方向に複数本並べ、かつ、複数本のフィンガFGを電気的に接続したフィンガ構造から構成されているということができる。このとき、MISFETQN1のゲート幅Wgは、単位となるフィンガFGのフィンガ長FLと、フィンガFGの本数によって規定されることになる。例えば、図18に示すMISFETQN1のゲート幅Wgは、フィンガ長がFLである12本のフィンガFGで規定される値(Wa)となる。
続いて、MISFETQN2のレイアウト構成について説明する。図18に示すように、MISFETQN1のソース配線SL1は、MISFETQN2のドレイン配線DL2として機能する。このドレイン線DL2は櫛歯状に形成されており、櫛歯状に形成されたドレイン配線DL2の下層の半導体基板内にMISFETQN2のドレイン領域(図示せず)が形成されている。このMISFETQN2のドレイン領域は、プラグ(図示せず)を介してドレイン配線DL2と電気的に接続されている。一方、櫛歯状に形成されたドレイン配線DL2と相対するように櫛歯状のソース配線SL2が形成されており、櫛歯状に形成されたソース配線SL2の下層の半導体基板内にMISFETQN2のソース領域(図示せず)が形成されている。このMISFETQN2のソース領域は、プラグ(図示せず)を介してソース配線SL2と電気的に接続されている。つまり、ドレイン配線DL2の一部を構成する櫛歯電極と、ソース配線SL2の一部を構成する櫛歯電極が交互に噛み合うようにドレイン配線DL2とソース配線SL2が形成されている。そして、噛み合わされたドレイン配線DL2の櫛歯電極とソース配線SL2の櫛歯電極の間に、MISFETQN2の単位ゲート電極Gが形成されている。このとき、ドレイン配線DL2の一部を構成する櫛歯電極は複数あり、かつ、ソース配線SL2の一部を構成する櫛歯電極も複数あるので、ドレイン配線DL2の櫛歯電極とソース配線SL2の櫛歯電極の間に形成される隙間も複数存在し、この複数存在する隙間のそれぞれに単位ゲート電極Gが形成されている。これらの複数の単位ゲート電極Gは互いに電気的に接続されており、図18の左側に設けられているゲート抵抗GRと電気的に接続されている。
ここで、図18に示すMISFETQN2では、8本の単位ゲート電極Gが紙面の左右方向に並んで配置されている。この8本の単位ゲート電極Gのうち、1本の単位ゲート電極GをフィンガFGと呼び、MISFETQN2を構成する8本の単位ゲート電極Gをまとめてゲート電極と呼ぶことにすると、MISFETQN2のゲート電極は、8本のフィンガFGから構成されていることになる。そして、このフィンガFGの長さをフィンガ長FLと呼ぶことにすると、本実施の形態1において、MISFETQN2のゲート電極は、線分状のフィンガFGを単位として、フィンガFGを線分と交差する方向に複数本並べ、かつ、複数本のフィンガFGを電気的に接続したフィンガ構造から構成されているということができる。このとき、MISFETQN2のゲート幅Wgは、単位となるフィンガFGのフィンガ長FLと、フィンガFGの本数によって規定されることになる。例えば、図18に示すMISFETQN2のゲート幅Wgは、フィンガ長がFLである8本のフィンガFGで規定される値(Wb)となる。
次に、MISFETQN3のレイアウト構成について説明する。図18に示すように、MISFETQN2のソース配線SL2は、MISFETQN3のドレイン配線DL3として機能する。このドレイン線DL3は櫛歯状に形成されており、櫛歯状に形成されたドレイン配線DL3の下層の半導体基板内にMISFETQN3のドレイン領域(図示せず)が形成されている。このMISFETQN3のドレイン領域は、プラグ(図示せず)を介してドレイン配線DL3と電気的に接続されている。一方、櫛歯状に形成されたドレイン配線DL3と相対するように櫛歯状のソース配線SL3が形成されており、櫛歯状に形成されたソース配線SL3の下層の半導体基板内にMISFETQN3のソース領域(図示せず)が形成されている。このMISFETQN3のソース領域は、プラグ(図示せず)を介してソース配線SL3と電気的に接続されている。つまり、ドレイン配線DL3の一部を構成する櫛歯電極と、ソース配線SL3の一部を構成する櫛歯電極が交互に噛み合うようにドレイン配線DL3とソース配線SL3が形成されている。そして、噛み合わされたドレイン配線DL3の櫛歯電極とソース配線SL3の櫛歯電極の間に、MISFETQN3の単位ゲート電極Gが形成されている。このとき、ドレイン配線DL3の一部を構成する櫛歯電極は複数あり、かつ、ソース配線SL3の一部を構成する櫛歯電極も複数あるので、ドレイン配線DL3の櫛歯電極とソース配線SL3の櫛歯電極の間に形成される隙間も複数存在し、この複数存在する隙間のそれぞれに単位ゲート電極Gが形成されている。これらの複数の単位ゲート電極Gは互いに電気的に接続されており、図18の左側に設けられているゲート抵抗GRと電気的に接続されている。
ここで、図18に示すMISFETQN3では、6本の単位ゲート電極Gが紙面の左右方向に並んで配置されている。この6本の単位ゲート電極Gのうち、1本の単位ゲート電極GをフィンガFGと呼び、MISFETQN3を構成する6本の単位ゲート電極Gをまとめてゲート電極と呼ぶことにすると、MISFETQN3のゲート電極は、6本のフィンガFGから構成されていることになる。そして、このフィンガFGの長さをフィンガ長FLと呼ぶことにすると、本実施の形態1において、MISFETQN3のゲート電極は、線分状のフィンガFGを単位として、フィンガFGを線分と交差する方向に複数本並べ、かつ、複数本のフィンガFGを電気的に接続したフィンガ構造から構成されているということができる。このとき、MISFETQN3のゲート幅Wgは、単位となるフィンガFGのフィンガ長FLと、フィンガFGの本数によって規定されることになる。例えば、図18に示すMISFETQN3のゲート幅Wgは、フィンガ長がFLである6本のフィンガFGで規定される値(Wc)となる。
さらに、MISFETQN4のレイアウト構成について説明する。図18に示すように、MISFETQN3のソース配線SL3は、MISFETQN4のドレイン配線DL4として機能する。このドレイン線DL4は櫛歯状に形成されており、櫛歯状に形成されたドレイン配線DL4の下層の半導体基板内にMISFETQN4のドレイン領域(図示せず)が形成されている。このMISFETQN4のドレイン領域は、プラグ(図示せず)を介してドレイン配線DL4と電気的に接続されている。一方、櫛歯状に形成されたドレイン配線DL4と相対するように櫛歯状のソース配線SL4が形成されており、櫛歯状に形成されたソース配線SL4の下層の半導体基板内にMISFETQN4のソース領域(図示せず)が形成されている。このMISFETQN4のソース領域は、プラグ(図示せず)を介してソース配線SL4と電気的に接続されている。つまり、ドレイン配線DL4の一部を構成する櫛歯電極と、ソース配線SL4の一部を構成する櫛歯電極が交互に噛み合うようにドレイン配線DL4とソース配線SL4が形成されている。そして、噛み合わされたドレイン配線DL4の櫛歯電極とソース配線SL4の櫛歯電極の間に、MISFETQN4の単位ゲート電極Gが形成されている。このとき、ドレイン配線DL4の一部を構成する櫛歯電極は複数あり、かつ、ソース配線SL4の一部を構成する櫛歯電極も複数あるので、ドレイン配線DL4の櫛歯電極とソース配線SL4の櫛歯電極の間に形成される隙間も複数存在し、この複数存在する隙間のそれぞれに単位ゲート電極Gが形成されている。これらの複数の単位ゲート電極Gは互いに電気的に接続されており、図18の左側に設けられているゲート抵抗GRと電気的に接続されている。
ここで、図18に示すMISFETQN4では、4本の単位ゲート電極Gが紙面の左右方向に並んで配置されている。この4本の単位ゲート電極Gのうち、1本の単位ゲート電極GをフィンガFGと呼び、MISFETQN4を構成する4本の単位ゲート電極Gをまとめてゲート電極と呼ぶことにすると、MISFETQN4のゲート電極は、4本のフィンガFGから構成されていることになる。そして、このフィンガFGの長さをフィンガ長FLと呼ぶことにすると、本実施の形態1において、MISFETQN4のゲート電極は、線分状のフィンガFGを単位として、フィンガFGを線分と交差する方向に複数本並べ、かつ、複数本のフィンガFGを電気的に接続したフィンガ構造から構成されているということができる。このとき、MISFETQN4のゲート幅Wgは、単位となるフィンガFGのフィンガ長FLと、フィンガFGの本数によって規定されることになる。例えば、図18に示すMISFETQN4のゲート幅Wgは、フィンガ長がFLである4本のフィンガFGで規定される値(Wd)となる。
次に、MISFETQN5のレイアウト構成について説明する。図18に示すように、MISFETQN4のソース配線SL4は、MISFETQN5のドレイン配線DL5として機能する。このドレイン線DL5は櫛歯状に形成されており、櫛歯状に形成されたドレイン配線DL5の下層の半導体基板内にMISFETQN5のドレイン領域(図示せず)が形成されている。このMISFETQN5のドレイン領域は、プラグ(図示せず)を介してドレイン配線DL5と電気的に接続されている。一方、櫛歯状に形成されたドレイン配線DL5と相対するように櫛歯状のソース配線SL5が形成されており、櫛歯状に形成されたソース配線SL5の下層の半導体基板内にMISFETQN5のソース領域(図示せず)が形成されている。このMISFETQN5のソース領域は、プラグ(図示せず)を介してソース配線SL5と電気的に接続されている。つまり、ドレイン配線DL5の一部を構成する櫛歯電極と、ソース配線SL5の一部を構成する櫛歯電極が交互に噛み合うようにドレイン配線DL5とソース配線SL5が形成されている。そして、噛み合わされたドレイン配線DL5の櫛歯電極とソース配線SL5の櫛歯電極の間に、MISFETQN5の単位ゲート電極Gが形成されている。このとき、ドレイン配線DL5の一部を構成する櫛歯電極は複数あり、かつ、ソース配線SL5の一部を構成する櫛歯電極も複数あるので、ドレイン配線DL5の櫛歯電極とソース配線SL5の櫛歯電極の間に形成される隙間も複数存在し、この複数存在する隙間のそれぞれに単位ゲート電極Gが形成されている。これらの複数の単位ゲート電極Gは互いに電気的に接続されており、図18の左側に設けられているゲート抵抗GRと電気的に接続されている。なお、ソース配線SL5は、GND端子GND(TX)と接続されている。
ここで、図18に示すMISFETQN5では、4本の単位ゲート電極Gが紙面の左右方向に並んで配置されている。この4本の単位ゲート電極Gのうち、1本の単位ゲート電極GをフィンガFGと呼び、MISFETQN5を構成する4本の単位ゲート電極Gをまとめてゲート電極と呼ぶことにすると、MISFETQN5のゲート電極は、4本のフィンガFGから構成されていることになる。そして、このフィンガFGの長さをフィンガ長FLと呼ぶことにすると、本実施の形態1において、MISFETQN5のゲート電極は、線分状のフィンガFGを単位として、フィンガFGを線分と交差する方向に複数本並べ、かつ、複数本のフィンガFGを電気的に接続したフィンガ構造から構成されているということができる。このとき、MISFETQN5のゲート幅Wgは、単位となるフィンガFGのフィンガ長FLと、フィンガFGの本数によって規定されることになる。例えば、図18に示すMISFETQN5のゲート幅Wgは、フィンガ長がFLである4本のフィンガFGで規定される値(We)となる。
以上のようにして、本実施の形態1では、MISFETQN1のゲート幅Wg(Wa)>MISFETQN2のゲート幅Wg(Wb)>MISFETQN3のゲート幅Wg(Wc)>MISFETQN4のゲート幅Wg(Wd)=MISFETQN5のゲート幅Wg(We)の関係が成立するように、TXシャントトランジスタSH(TX)がレイアウト構成されている。すなわち、本実施の形態1では、MISFETQN1〜MISFETQN5において、フィンガFGのフィンガ長FLを一定とする一方、フィンガFGの本数を変えることにより、GND端子GND(TX)に近い側に接続されたMISFETから送信端子TXに近い側に接続されたMISFETになるに連れて、MISFETのゲート幅が大きくなるように構成している。これにより、TXシャントトランジスタSH(TX)がオフしている場合、寄生容量を考慮した場合であっても、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅を均一にすることができる。
特に、図18に示すTXシャントトランジスタSH(TX)のレイアウト構成は、MISFETQN1〜MISFETQN5において、GND端子GND(TX)に近い側に接続されたMISFETから送信端子TXに近い側に接続されたMISFETになるに連れて、MISFETのゲート幅が二次関数的に大きくなる場合のレイアウト構成例を示している。
ここで、本実施の形態1における特徴は、送信端子TXとGND端子の間に直列接続されたMISFETQN1〜MISFETQN5において、GND端子に近い側に接続されたMISFETから送信端子TXに近い側に接続されたMISFETになるに連れて、MISFETのゲート幅が大きくなるように構成している点にある。このことは、MISFETQN1〜MISFETQN5のゲート幅WgをWa〜Weで表した場合、Wa>Wb>Wc>Wd>Weで表すことができる。
MISFETQN1〜MISFETQN5から構成されるTXシャントトランジスタSH(TX)がオフしている際に、MISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅を均一化する観点からは、上述したWa>Wb>Wc>Wd>Weの関係が成立している方が望ましい。ただし、図18に示すレイアウト構成では、Wa>Wb>Wc>Wd=Weの関係となっている。この場合であっても、比較例(Wa=Wb=Wc=Wd=We)に比べて、MISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅を充分に均一化することができ、この結果、オフしているTXシャントトランジスタSH(TX)から発生する高次高調波を充分に抑制することができるのである。つまり、本実施の形態1における望ましい形態は、Wa>Wb>Wc>Wd>Weの関係が成立している場合であるが、本実施の形態1における技術的思想が解決しようとする課題(高次高調波の低減)を実現できる条件は、上述した関係に限定されるものではないのである。例えば、図18のレイアウト構成で示しているWa>Wb>Wc>Wd=Weの関係が成立している場合であっても、比較例よりも高次高調波の発生を抑制するという目的を達成することができるのである。すなわち、本実施の形態1における技術的思想は、課題を解決できる範囲で上位概念化すれば、TXシャントトランジスタSH(TX)を構成する複数のMISFETおいて、少なくとも、送信端子TXと接続されたMISFETの方が、GND端子GND(TX)と接続されたMISFETよりも、MISFETがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなるように構成するものである。これにより、少なくとも、比較例(Wa=Wb=Wc=Wd=We)に比べて、TXシャントトランジスタSH(TX)を構成する複数のMISFETのそれぞれに印加される電圧振幅を充分に均一化することができ、この結果、オフしているTXシャントトランジスタSH(TX)から発生する高次高調波を充分に抑制することができるという顕著な効果を得ることができるのである。
<TXシャントトランジスタのレイアウト構成(変形例1)>
次に、本変形例1におけるTXシャントトランジスタSH(TX)のレイアウト構成について図面を参照しながら説明する。図19は、本変形例1におけるTXシャントトランジスタSH(TX)のレイアウト構成を示す平面図である。図19において、送信端子TXとGND端子GND(TX)との間にTXシャントトランジスタSH(TX)が形成されている。このTXシャントトランジスタSH(TX)は、送信端子TXとGND端子の間に直列に接続されたMISFETQN1〜MISFETQN5から構成されている。具体的に、送信端子TXからGND端子GND(TX)に向かって、順次、MISFETQN1〜MISFETQN5が直列接続されている。
図19から分かるように、TXシャントトランジスタSH(TX)を構成する5つのMISFETQN1〜MISFETQN5のそれぞれのゲート電極は、12本のフィンガFG(単位ゲート電極G)で形成されている。すなわち、本変形例1では、5つのMISFETQN1〜MISFETQN5のそれぞれのゲート電極が同一本数のフィンガFGから形成されている。ただし、本変形例1では、5つのMISFETQN1〜MISFETQN5のそれぞれに含まれるフィンガFGのフィンガ長が異なっている。具体的に、MISFETQN1のフィンガ長FL1、MISFETQN2のフィンガ長FL2、MISFETQN3のフィンガ長FL3、MISFETQN4のフィンガ長FL4、MISFETQN5のフィンガ長FL5において、FL1>FL2>FL3>FL4>FL5の関係が成立している。このとき、MISFETQN1〜MISFETQN5のゲート幅Wgは、単位となるフィンガFGのフィンガ長FLと、フィンガFGの本数によって規定される。いまの変形例1においては、MISFETQN1〜MISFETQN5のフィンガFG数(12本)は同一であるが、フィンガ長が異なっているため、FL1>FL2>FL3>FL4>FL5の関係が成立するようにフィンガ長をそれぞれ設定することにより、本変形例1では、MISFETQN1のゲート幅Wg(Wa)>MISFETQN2のゲート幅Wg(Wb)>MISFETQN3のゲート幅Wg(Wc)>MISFETQN4のゲート幅Wg(Wd)>MISFETQN5のゲート幅Wg(We)の関係が成立するように、TXシャントトランジスタSH(TX)をレイアウト構成することができる。
すなわち、本変形例1では、MISFETQN1〜MISFETQN5において、フィンガFGの本数を一定とする一方、フィンガFGのフィンガ長FL1〜FL5を変えることにより、GND端子GND(TX)に近い側に接続されたMISFETから送信端子TXに近い側に接続されたMISFETになるに連れて、MISFETのゲート幅Wgが大きくなるように構成している。これにより、TXシャントトランジスタSH(TX)がオフしている場合、寄生容量を考慮した場合であっても、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅を均一にすることができる。
このようにレイアウト構成されている本変形例1(図19参照)は、前記実施の形態1(図18参照)に比べて以下に示す利点を有している。つまり、図18に示すレイアウト構成例では、MISFETQN1〜MISFETQN5において、フィンガFG(単位ゲート電極G)の本数を変えているため、階段状のレイアウト構成となり、余分な余白領域が多くなってしまう。これに対し、図19に示すレイアウト構成例では、MISFETQN1〜MISFETQN5において、フィンガFG(単位ゲート電極G)の本数を変えずに、フィンガ長FL1〜FL5だけを変えている。このため、MISFETQN1〜MISFETQN5の外形を矩形形状に合わせることができる。言い換えれば、図19に示すレイアウト構成例では、余分な余白領域が形成されないので、効率良くMISFETQN1〜MISFETQN5をレイアウトすることができる。この結果、本変形例では、TXシャントトランジスタSH(TX)を含むアンテナスイッチASWを形成した半導体チップCHP2の小型化を図ることができる。
<TXシャントトランジスタのレイアウト構成(変形例2)>
次に、本変形例2におけるTXシャントトランジスタSH(TX)のレイアウト構成について図面を参照しながら説明する。図20は、本変形例2におけるTXシャントトランジスタSH(TX)のレイアウト構成を示す平面図である。図20において、送信端子TXとGND端子GND(TX)との間にTXシャントトランジスタSH(TX)が形成されている。このTXシャントトランジスタSH(TX)は、送信端子TXとGND端子の間に直列に接続されたMISFETQN1〜MISFETQN5から構成されている。具体的に、送信端子TXからGND端子GND(TX)に向かって、順次、MISFETQN1〜MISFETQN5が直列接続されている。
図20に示すTXシャントトランジスタSH(TX)のレイアウト構成は、MISFETQN1〜MISFETQN5において、GND端子GND(TX)に近い側に接続されたMISFETから送信端子TXに近い側に接続されたMISFETになるに連れて、MISFETのゲート幅が一次関数的に大きくなる場合のレイアウト構成例を示している。
ここで、図20に示すMISFETQN1では、12本の単位ゲート電極Gが紙面の左右方向に並んで配置されている。この12本の単位ゲート電極Gのうち、1本の単位ゲート電極GをフィンガFGと呼び、MISFETQN1を構成する12本の単位ゲート電極Gをまとめてゲート電極と呼ぶことにすると、MISFETQN1のゲート電極は、12本のフィンガFGから構成されていることになる。そして、このフィンガFGの長さをフィンガ長FLと呼ぶことにすると、本変形例2において、MISFETQN1のゲート電極は、線分状のフィンガFGを単位として、フィンガFGを線分と交差する方向に複数本並べ、かつ、複数本のフィンガFGを電気的に接続したフィンガ構造から構成されているということができる。このとき、MISFETQN1のゲート幅Wgは、単位となるフィンガFGのフィンガ長FLと、フィンガFGの本数によって規定されることになる。例えば、図20に示すMISFETQN1のゲート幅Wgは、フィンガ長がFLである12本のフィンガFGで規定される値(Wa)となる。
また、図20に示すMISFETQN2では、10本の単位ゲート電極Gが紙面の左右方向に並んで配置されている。この10本の単位ゲート電極Gのうち、1本の単位ゲート電極GをフィンガFGと呼び、MISFETQN2を構成する10本の単位ゲート電極Gをまとめてゲート電極と呼ぶことにすると、MISFETQN2のゲート電極は、10本のフィンガFGから構成されていることになる。そして、このフィンガFGの長さをフィンガ長FLと呼ぶことにすると、本変形例2において、MISFETQN2のゲート電極は、線分状のフィンガFGを単位として、フィンガFGを線分と交差する方向に複数本並べ、かつ、複数本のフィンガFGを電気的に接続したフィンガ構造から構成されているということができる。このとき、MISFETQN2のゲート幅Wgは、単位となるフィンガFGのフィンガ長FLと、フィンガFGの本数によって規定されることになる。例えば、図20に示すMISFETQN2のゲート幅Wgは、フィンガ長がFLである10本のフィンガFGで規定される値(Wb)となる。
さらに、図20に示すMISFETQN3では、8本の単位ゲート電極Gが紙面の左右方向に並んで配置されている。この8本の単位ゲート電極Gのうち、1本の単位ゲート電極GをフィンガFGと呼び、MISFETQN3を構成する8本の単位ゲート電極Gをまとめてゲート電極と呼ぶことにすると、MISFETQN3のゲート電極は、8本のフィンガFGから構成されていることになる。そして、このフィンガFGの長さをフィンガ長FLと呼ぶことにすると、本変形例2において、MISFETQN3のゲート電極は、線分状のフィンガFGを単位として、フィンガFGを線分と交差する方向に複数本並べ、かつ、複数本のフィンガFGを電気的に接続したフィンガ構造から構成されているということができる。このとき、MISFETQN3のゲート幅Wgは、単位となるフィンガFGのフィンガ長FLと、フィンガFGの本数によって規定されることになる。例えば、図20に示すMISFETQN3のゲート幅Wgは、フィンガ長がFLである8本のフィンガFGで規定される値(Wc)となる。
また、図20に示すMISFETQN4では、6本の単位ゲート電極Gが紙面の左右方向に並んで配置されている。この6本の単位ゲート電極Gのうち、1本の単位ゲート電極GをフィンガFGと呼び、MISFETQN4を構成する6本の単位ゲート電極Gをまとめてゲート電極と呼ぶことにすると、MISFETQN4のゲート電極は、6本のフィンガFGから構成されていることになる。そして、このフィンガFGの長さをフィンガ長FLと呼ぶことにすると、本変形例2において、MISFETQN4のゲート電極は、線分状のフィンガFGを単位として、フィンガFGを線分と交差する方向に複数本並べ、かつ、複数本のフィンガFGを電気的に接続したフィンガ構造から構成されているということができる。このとき、MISFETQN4のゲート幅Wgは、単位となるフィンガFGのフィンガ長FLと、フィンガFGの本数によって規定されることになる。例えば、図20に示すMISFETQN4のゲート幅Wgは、フィンガ長がFLである6本のフィンガFGで規定される値(Wd)となる。
同様に、図20に示すMISFETQN5では、4本の単位ゲート電極Gが紙面の左右方向に並んで配置されている。この4本の単位ゲート電極Gのうち、1本の単位ゲート電極GをフィンガFGと呼び、MISFETQN5を構成する4本の単位ゲート電極Gをまとめてゲート電極と呼ぶことにすると、MISFETQN5のゲート電極は、4本のフィンガFGから構成されていることになる。そして、このフィンガFGの長さをフィンガ長FLと呼ぶことにすると、本変形例2において、MISFETQN5のゲート電極は、線分状のフィンガFGを単位として、フィンガFGを線分と交差する方向に複数本並べ、かつ、複数本のフィンガFGを電気的に接続したフィンガ構造から構成されているということができる。このとき、MISFETQN5のゲート幅Wgは、単位となるフィンガFGのフィンガ長FLと、フィンガFGの本数によって規定されることになる。例えば、図20に示すMISFETQN5のゲート幅Wgは、フィンガ長がFLである4本のフィンガFGで規定される値(We)となる。
以上のようにして、本変形例2では、MISFETQN1のゲート幅Wg(Wa)>MISFETQN2のゲート幅Wg(Wb)>MISFETQN3のゲート幅Wg(Wc)>MISFETQN4のゲート幅Wg(Wd)=MISFETQN5のゲート幅Wg(We)の関係が成立している。そして、MISFETQN5〜MISFETQN1のゲート幅が一次関数的に大きくなるように、TXシャントトランジスタSH(TX)がレイアウト構成されている。すなわち、本変形例2では、MISFETQN1〜MISFETQN5において、フィンガFGのフィンガ長FLを一定とする一方、フィンガFGの本数を変えることにより、GND端子GND(TX)に近い側に接続されたMISFETから送信端子TXに近い側に接続されたMISFETになるに連れて、MISFETのゲート幅が一次関数的に大きくなるように構成している。これにより、TXシャントトランジスタSH(TX)がオフしている場合、寄生容量を考慮した場合であっても、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅を均一にすることができる。
なお、本変形例2においても、前記変形例1のように、フィンガFG(単位ゲート電極G)の本数を変えずに、フィンガ長だけを変えることにより、GND端子GND(TX)に近い側に接続されたMISFETから送信端子TXに近い側に接続されたMISFETになるに連れて、MISFETのゲート幅が一次関数的に大きくなるように構成してもよい。
<TXシャントトランジスタのレイアウト構成(変形例3)>
次に、本変形例3におけるTXシャントトランジスタSH(TX)のレイアウト構成について図面を参照しながら説明する。図21は、本変形例3におけるTXシャントトランジスタSH(TX)のレイアウト構成を示す平面図である。図21において、送信端子TXとGND端子GND(TX)との間にTXシャントトランジスタSH(TX)が形成されている。このTXシャントトランジスタSH(TX)は、送信端子TXとGND端子の間に直列に接続されたMISFETQN1〜MISFETQN5から構成されている。具体的に、送信端子TXからGND端子GND(TX)に向かって、順次、MISFETQN1〜MISFETQN5が直列接続されている。
ここで、図21に示すMISFETQN1〜MISFETQN3では、10本の単位ゲート電極Gが紙面の左右方向に並んで配置されている。この10本の単位ゲート電極Gのうち、1本の単位ゲート電極GをフィンガFGと呼び、MISFETQN1〜MISFETQN3を構成する10本の単位ゲート電極Gをまとめてゲート電極と呼ぶことにすると、MISFETQN1〜MISFETQN3のゲート電極は、10本のフィンガFGから構成されていることになる。そして、このフィンガFGの長さをフィンガ長FLと呼ぶことにすると、本変形例3において、MISFETQN1〜MISFETQN3のゲート電極は、線分状のフィンガFGを単位として、フィンガFGを線分と交差する方向に複数本並べ、かつ、複数本のフィンガFGを電気的に接続したフィンガ構造から構成されているということができる。このとき、MISFETQN1〜MISFETQN3のゲート幅Wgは、単位となるフィンガFGのフィンガ長FLと、フィンガFGの本数によって規定されることになる。例えば、図21に示すMISFETQN1〜MISFETQN3のゲート幅Wgは、フィンガ長がFLである10本のフィンガFGで規定される値(W3a)となる。
また、図21に示すMISFETQN4〜MISFETQN5では、6本の単位ゲート電極Gが紙面の左右方向に並んで配置されている。この6本の単位ゲート電極Gのうち、1本の単位ゲート電極GをフィンガFGと呼び、MISFETQN4〜MISFETQN5を構成する6本の単位ゲート電極Gをまとめてゲート電極と呼ぶことにすると、MISFETQN4〜MISFETQN5のゲート電極は、6本のフィンガFGから構成されていることになる。そして、このフィンガFGの長さをフィンガ長FLと呼ぶことにすると、本変形例3において、MISFETQN4〜MISFETQN5のゲート電極は、線分状のフィンガFGを単位として、フィンガFGを線分と交差する方向に複数本並べ、かつ、複数本のフィンガFGを電気的に接続したフィンガ構造から構成されているということができる。このとき、MISFETQN4〜MISFETQN5のゲート幅Wgは、単位となるフィンガFGのフィンガ長FLと、フィンガFGの本数によって規定されることになる。例えば、図21に示すMISFETQN4〜MISFETQN5のゲート幅Wgは、フィンガ長がFLである6本のフィンガFGで規定される値(W3b)となる。
このように、図21のレイアウト構成で示しているW3a=W3a=W3a>W3b=W3bの関係が成立している場合であっても、比較例よりも高次高調波の発生を抑制するという目的を達成することができる。すなわち、本変形例3における技術的思想は、TXシャントトランジスタSH(TX)を構成する複数のMISFETおいて、少なくとも、送信端子TXと接続されたMISFETQN1の方が、GND端子GND(TX)と接続されたMISFETQN5よりも、MISFETがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなるように構成するものである。これにより、少なくとも、比較例(Wa=Wb=Wc=Wd=We)に比べて、TXシャントトランジスタSH(TX)を構成する複数のMISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅を充分に均一化することができ、この結果、オフしているTXシャントトランジスタSH(TX)から発生する高次高調波を充分に抑制することができる。
<アンテナスイッチのデバイス構造>
次に、アンテナスイッチを構成するMISFETのデバイス構造について説明する。アンテナスイッチには、大電力の送信信号の高品質性を確保し、かつ、他の周波数帯の通信に悪影響を与える妨害波(高次高調波)の発生を低減する性能が要求される。このため、アンテナスイッチを構成するスイッチング素子として電界効果トランジスタを使用する場合、この電界効果トランジスタには、高耐圧性だけでなく、高次高調波歪を低減できる性能が要求される。
このことから、アンテナスイッチを構成する電界効果トランジスタは、低損失や低高調波歪みを実現するため、寄生容量が少なく、線形性に優れたGaAs基板やサファイア基板上に形成される電界効果トランジスタ(例えば、HEMT(High Electron Mobility Transistor))が使用されている。しかし、高周波特性に優れている化合物半導体基板は、高価であり、アンテナスイッチのコスト低下の観点から望ましいとはいえない。アンテナスイッチのコスト低下を実現するには、安価なシリコン基板上に形成された電界効果トランジスタを使用することが効果的である。しかし、安価なシリコン基板は、高価な化合物半導体基板に比べて寄生容量が大きく、化合物半導体基板上に形成された電界効果トランジスタよりも高調波歪みが大きくなる。
そこで、本実施の形態1では、アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できることを想定して説明する。具体的に、本実施の形態1では、SOI(silicon on insulator)基板上にMISFETQNを形成する例について説明する。本実施の形態1では、TXシリーズトランジスタSE(TX)、RXシリーズトランジスタSE(RX)、TXシャントトランジスタSH(TX)およびRXシャントトランジスタSH(RX)を構成するMISFETQNの構造について説明する。
図22は、本実施の形態1におけるMISFETのデバイス構造を示す平面図である。図22において、MISFETQNは、ソース配線SLとドレイン配線DLとに接続されており、ソース配線SLとドレイン配線DLが交互に位置するように配置されている。そして、ソース配線SLとドレイン配線DLの間に単位ゲート電極Gが形成されている。ソース配線SLにはプラグPLG1を介してMISFETQNのソース領域(図22では図示せず)が接続され、ドレイン配線DLにはプラグPLG2を介してMISFETQNのドレイン領域(図22では図示せず)が接続されている。
次に、MISFETQNの断面構造について説明する。図23は、MISFETQNの断面を示す断面図である。図23において、半導体基板(支持基板)SUB上には、埋め込み絶縁層BOXが形成されており、この埋め込み絶縁層BOX上にシリコン層が形成されている。この半導体基板SUBと埋め込み絶縁層BOXとシリコン層とによりSOI基板が形成されている。そして、このSOI基板上にMISFETQNが形成されている。SOI基板のシリコン層には、ボディ領域BDが形成されている。このボディ領域BDは、例えば、p型不純物であるボロンなどを導入したp型半導体領域から形成されている。ボディ領域BD上にはゲート絶縁膜GOX1が形成されており、このゲート絶縁膜GOX1上に単位ゲート電極Gが形成されている。ゲート絶縁膜GOX1は、例えば、酸化シリコン膜から形成されている。一方、単位ゲート電極Gは、ポリシリコン膜PFとコバルトシリサイド膜CSとの積層膜から形成されている。単位ゲート電極Gの一部を構成するコバルトシリサイド膜CSは、単位ゲート電極Gの低抵抗化のために形成されている。
続いて、単位ゲート電極Gの両側の側壁にはサイドウォールSWが形成されており、このサイドウォールSWの下層にあるシリコン層内には低濃度不純物拡散領域EX1s、EX1dが形成されている。この低濃度不純物拡散領域EX1s、EX1dは単位ゲート電極Gに整合して形成されている。そして、低濃度不純物拡散領域EX1sの外側には、高濃度不純物拡散領域NR1sが形成され、低濃度不純物拡散領域EX1dの外側には、高濃度不純物拡散領域NR1dが形成されている。高濃度不純物拡散領域NR1s、NR1dは、サイドウォールSWに整合して形成されている。さらに、高濃度不純物拡散領域NR1s、NR1dの表面にはコバルトシリサイド膜CSが形成されている。低濃度不純物拡散領域EX1sと高濃度不純物拡散領域NR1sとコバルトシリサイド膜CSによりソース領域SRが形成され、低濃度不純物拡散領域EX1dと高濃度不純物拡散領域NR1dとコバルトシリサイド膜CSによりドレイン領域DRが形成される。
低濃度不純物拡散領域EX1s、EX1dおよび高濃度不純物拡散領域NR1s、NR1dは、ともに、例えば、リンや砒素などのn型不純物を導入した半導体領域であり、低濃度不純物拡散領域EX1s、EX1dに導入されている不純物の濃度は、高濃度不純物拡散領域NR1s、NR1dに導入されている不純物の濃度よりも小さくなっている。
本実施の形態1におけるMISFETQNは上記のように構成されており、以下に、MISFETQN上に形成される配線構造について説明する。図23において、本実施の形態1におけるMISFETQNを覆うように層間絶縁膜ILが形成されている。この層間絶縁膜ILは、例えば、酸化シリコン膜から形成されている。そして、層間絶縁膜ILにはソース領域SRに達するコンタクトホールCNTや、ドレイン領域DRに達するコンタクトホールCNTが形成されている。そして、コンタクトホールCNT内にチタン/窒化チタン膜およびタングステン膜が埋め込まれてプラグPLG1、PLG2が形成されている。プラグPLG1およびプラグPLG2を形成した層間絶縁膜IL上には配線L1(ソース配線SL、ドレイン配線DL)が形成されている。例えば、配線L1は、チタン/窒化チタン膜、アルミニウム膜およびチタン/窒化チタン膜の積層膜から形成される。さらに、この配線L1上に多層配線が形成されるが、図23では省略している。以上のようにして、本実施の形態1におけるMISFETQNが形成されている。
<本実施の形態1による効果>
最後に、本実施の形態1における効果について図面を参照しながら説明する。図24は、本実施の形態1における技術的思想を適用したアンテナスイッチと、比較例のアンテナスイッチにおいて、周波数0.9GHzでの2次高調波歪(2HD)の入力電力(Pin)に対する依存性を示すグラフである。図24において、横軸は入力電力(Pin)を示しており、縦軸は2次高調波歪(2HD)を示している。図24のうち実線で示されているグラフが本実施の形態1における技術的思想を適用したアンテナスイッチに対応し、破線で示されているグラフが比較例のアンテナスイッチに対応している。ここで、図24では、2次高調波歪(2HD)をデシベルで表示しているが、このデシベル表示は、高次高調波の大きさが入力電力の電力からどれだけ減衰させているかを示している。すなわち、高次高調波のデシベル表示が小さくなるほど減衰が小さくなり、高次高調波の大きさが増大していることを示していることになる。したがって、図24を見ると、比較例のアンテナスイッチでは、入力電力(Pin)が34dBm以上になると、オフしているTXシャントトランジスタの各MISFETに印加される電圧振幅の不均一性によって、2次高調波歪が大きくなっていることがわかる。これに対し、本実施の形態1のアンテナスイッチでは、入力電圧(Pin)が37dBm程度になっても、2次高調波歪の発生を充分に抑制できていることがわかる。具体的には、本実施の形態1におけるアンテナスイッチによれば、比較例と比べて、周波数0.9GHz、入力電力(Pin)での2次高調波歪を5dB低減することができることがわかる。
続いて、図25は、本実施の形態1における技術的思想を適用したアンテナスイッチと、比較例のアンテナスイッチにおいて、周波数0.9GHzでの3次高調波歪(3HD)の入力電力(Pin)に対する依存性を示すグラフである。図25において、横軸は入力電力(Pin)を示しており、縦軸は3次高調波歪(3HD)を示している。図25のうち実線で示されているグラフが本実施の形態1における技術的思想を適用したアンテナスイッチに対応し、破線で示されているグラフが比較例のアンテナスイッチに対応している。ここで、図25では、3次高調波歪(3HD)をデシベルで表示しているが、このデシベル表示は、高次高調波の大きさが入力電力の電力からどれだけ減衰させているかを示している。すなわち、高次高調波のデシベル表示が小さくなるほど減衰が小さくなり、高次高調波の大きさが増大していることを示していることになる。したがって、図25を見ると、比較例のアンテナスイッチでは、入力電力(Pin)が34dBm以上になると、オフしているTXシャントトランジスタの各MISFETに印加される電圧振幅の不均一性によって、3次高調波歪が大きくなっていることがわかる。これに対し、本実施の形態1のアンテナスイッチでは、入力電圧(Pin)が37dBm程度になっても、2次高調波歪の発生を充分に抑制できていることがわかる。具体的には、本実施の形態1におけるアンテナスイッチによれば、比較例と比べて、周波数0.9GHz、入力電力(Pin)での3次高調波歪を5dB低減することができることがわかる。
なお、変形例1におけるアンテナスイッチによっても、比較例と比べて、周波数0.9GHz、入力電力(Pin)35dBmでの2次高調波歪および3次高調波歪をそれぞれ5dB低減することができる。また、変形例2におけるアンテナスイッチにおいても、比較例と比べて、周波数0.9GHz、入力電力(Pin)35dBmでの2次高調波歪および3次高調波歪をそれぞれ4dB低減することができる。さらに、変形例3におけるアンテナスイッチにおいても、比較例と比べて、周波数0.9GHz、入力電力(Pin)35dBmでの2次高調波歪および3次高調波歪をそれぞれ3dB低減することができる。
(実施の形態2)
前記実施の形態1では、TXシャントトランジスタSH(TX)に本願発明の技術的思想を適用する例について説明したが、本実施の形態2では、RXシリーズトランジスタSE(RX)にも本願発明の技術的思想を適用する例について説明する。
例えば、図4に示すように、TXシリーズトランジスタSE(TX)をオンして、送信端子TXとアンテナ端子ANT(OUT)とを導通させることにより、送信端子TXを通ってアンテナ端子ANT(OUT)から送信信号を送信する場合を考える。この場合、図4に示すように、オフしているTXシャントトランジスタSH(TX)には、電圧振幅VL(peak)が印加されるとともに、オフしているRXシリーズトランジスタSE(RX)にも、電圧振幅VL(peak)が印加される。したがって、オフしているTXシャントトランジスタSH(TX)を構成する各MISFETに印加される電圧振幅の不均一性によって、高次高調波が発生するメカニズムと同様のメカニズムによって、オフしているRXシリーズトランジスタSE(RX)においても高次高調波が発生すると考えられる。
ただし、同じ電圧振幅VL(peak)が印加されるTXシャントトランジスタSH(TX)とRXシリーズトランジスタSE(RX)であっても、TXシャントトランジスタSH(TX)からの高次高調波の発生が、RXシリーズトランジスタSE(RX)からの高次高調波の発生よりも問題となる。このため、前記実施の形態1では、TXシャントトランジスタSH(TX)に本願発明における技術的思想を適用する例について説明した。
なぜなら、TXシャントトランジスタSH(TX)のオフ容量が大きいと、送信端子TXからGND端子に漏れる送信信号が大きくなるため、TXシャントトランジスタSH(TX)のオフ容量は、RXシリーズトランジスタSE(RX)のオフ容量の約1/10程度しているからである。一方、RXシリーズトランジスタSE(RX)では、オフ容量が大きくても、受信端子RXとGND端子との間に設けられているRXシャントトランジスタSH(RX)をオンすることにより、受信端子RXを接地電位にしているため問題ないのである。つまり、RXシリーズトランジスタSE(RX)のオフ容量を大きくする場合、送信信号がアンテナ端子ANT(OUT)から受信端子RXに漏れる量が大きくなるが、受信端子RXに漏れてきた送信信号は、受信端子RXを接地することにより、充分に反射されるから問題ないのである。それよりも、RXシリーズトランジスタSE(RX)では、オン抵抗を小さくする必要することが重要であることから、オフ容量が大きくなっても、オン抵抗を小さくするために、RXシリーズトランジスタSE(RX)を構成する各MISFETのゲート幅は大きくなっているのである。
以上のことから、TXシャントトランジスタSH(TX)とRXシリーズトランジスタSE(RX)の相違点は、TXシャントトランジスタSH(TX)を構成する各MISFETのオフ容量が、RXシリーズトランジスタSE(RX)を構成する各MISFETのオフ容量も小さくなっている点にある。
ここで、例えば、図7に示すように、オフ容量に対する寄生容量(対グランド容量)の割合が大きいほど、直列接続されたMISFETの電圧振幅の不均一性が増大する。上述したように、TXシャントトランジスタSH(TX)のオフ容量は、RXシリーズトランジスタSE(RX)のオフ容量の約1/10程度である。オフ容量は、ゲート幅にほぼ比例することから、TXシャントトランジスタSH(TX)を構成する各MISFETのゲート幅は、RXシリーズトランジスタSE(RX)を構成する各MISFETのゲート幅の約1/10程度となる。一方、寄生容量は、ゲート幅とは無関係なゲート抵抗に付随した部分の比率が大きいために、TXシャントトランジスタSH(TX)の寄生容量と、RXシリーズトランジスタSE(RX)の寄生容量の差はほとんどない。したがって、TXシャントトランジスタSH(TX)のほうが、RXシリーズトランジスタSE(RX)よりもオフ容量に対する寄生容量の比が大きくなる。このため、TXシャントトランジスタSH(TX)を構成する各MISFETに印加される電圧振幅の不均一性が大きくなり、これに起因した高次高調波の発生が問題となるのである。
ただし、RXシリーズトランジスタSE(RX)においても、大きさに差があるにしても、TXシャントトランジスタSH(TX)からの高次高調波の発生メカニズムは同じであるので、RXシリーズトランジスタSE(RX)から高次高調波は発生している。したがって、このRXシリーズトランジスタSE(RX)でも本願発明の技術的思想を適用することにより、さらに、アンテナスイッチから発生する高次高調波を抑制することができる。
図26は、本実施の形態2におけるアンテナスイッチASWの回路構成を示す図である。図26に示すように、本実施の形態2におけるアンテナスイッチASWは、送信端子TXと、受信端子RXと、アンテナ端子ANT(OUT)とを有している。そして、本実施の形態2におけるアンテナスイッチASWは、送信端子TXとアンテナ端子ANT(OUT)との間にTXシリーズトランジスタSE(TX)を有し、受信端子RXとアンテナ端子ANT(OUT)との間にRXシリーズトランジスタSE(RX)を有している。さらに、本実施の形態2におけるアンテナスイッチASWは、送信端子TXとGND端子の間にTXシャントトランジスタSH(TX)を有し、受信端子RXとGND端子の間にRXシャントトランジスタSH(RX)を有している。
ここで、図26に示す本実施の形態2におけるアンテナスイッチASWでも、TXシャントトランジスタSH(TX)は、例えば、送信端子TXとGND端子との間に直列接続された5つのMISFETQN1〜MISFETQN5から構成されている。本実施の形態2でも前記実施の形態1と同様に、TXシャントトランジスタSH(TX)を構成する5つのMISFETQN1〜MISFETQN5は、それぞれのトランジスタのゲート幅が異なるように構成されている。つまり、本実施の形態2でも、TXシャントトランジスタSH(TX)を構成する5つのMISFETQN1〜MISFETQN5のそれぞれのゲート幅Wgが相違している。詳細には、図26に示すように、MISFETQN1のゲート幅Wg=Wa、MISFETQN2のゲート幅Wg=Wb、MISFETQN3のゲート幅Wg=Wc、MISFETQN4のゲート幅Wg=Wd、MISFETQN5のゲート幅Wg=Weとすると、Wa>Wb>Wc>Wd>Weの関係が成立するように、MISFETQN1〜MISFETQN5のそれぞれのゲート電極が形成されている。言い換えれば、本実施の形態2でも、複数のMISFETQN1〜MISFETQN5において、GND端子に近い側に接続されたMISFETQN5から送信端子TXに近い側に接続されたMISFETQN1になるに連れて、ゲート幅Wgが大きくなっているということができる。これにより、本実施の形態2によれば、大電力の送信信号を出力する際に、オフしているTXシャントトランジスタSH(TX)から発生する高次高調波を抑制することができるのである。
さらに、本実施の形態2では、RXシリーズトランジスタSE(RX)を構成する5つのMISFETQN6〜MISFETQN10は、それぞれのトランジスタのゲート幅が異なるように構成されている。つまり、本実施の形態2では、RXシリーズトランジスタSE(RX)を構成する5つのMISFETQN6〜MISFETQN10のそれぞれのゲート幅Wgが相違している。詳細には、図26に示すように、MISFETQN6のゲート幅Wg=Wf、MISFETQN7のゲート幅Wg=Wh、MISFETQN8のゲート幅Wg=Wi、MISFETQN9のゲート幅Wg=Wj、MISFETQN10のゲート幅Wg=Wkとすると、Wf>Wh>Wi>Wj>Wkの関係が成立するように、MISFETQN6〜MISFETQN10のそれぞれのゲート電極が形成されている。言い換えれば、本実施の形態2では、複数のMISFETQN6〜MISFETQN10において、受信端子RXに近い側に接続されたMISFETQN10からアンテナ端子ANT(OUT)に近い側に接続されたMISFETQN6になるに連れて、ゲート幅Wgが大きくなっているということができる。これにより、本実施の形態2によれば、大電力の送信信号を出力する際に、オフしているRXシリーズトランジスタSE(RX)から発生する高次高調波を抑制することができるのである。以上のように、本実施の形態2では、本願発明の技術的思想を、TXシャントトランジスタSH(TX)だけでなく、RXシリーズトランジスタSE(RX)にも適用することで、アンテナスイッチASWからの高次高調波の発生を、さらに、抑制することができる。
特に、RXシリーズトランジスタSE(RX)を構成する5つのMISFETQN6〜MISFETQN10において、Wf>Wh>Wi>Wj>Wkの関係を具現化する手段の一例として、受信端子RXに近い側に接続されたMISFETからアンテナ端子ANT(OUT)に近い側に接続されたMISFETになるに連れて、MISFETのゲート幅が一次関数的や二次関数的に大きくなっているようにレイアウト構成することが考えられる。
なお、本実施の形態2における技術的思想の本質は、RXシリーズトランジスタSE(RX)を構成する複数のMISFETおいて、少なくとも、アンテナ端子ANT(OUT)と接続されたMISFETの方が、受信端子RXと接続されたMISFETよりも、MISFETがオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が大きくなるように構成することにある。これにより、少なくとも、Wf=Wh=Wi=Wj=Wkが成立する場合に比べて、RXシリーズトランジスタSE(RX)を構成する複数のMISFETのそれぞれに印加される電圧振幅を充分に均一化することができ、この結果、オフしているRXシリーズトランジスタSE(RX)から発生する高次高調波を充分に抑制することができるという顕著な効果を得ることができる。
(実施の形態3)
<本実施の形態3におけるアンテナスイッチの回路構成>
本実施の形態3では、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれと並列に静電容量値の異なる容量素子を接続する例について説明する。
図27は、本実施の形態3におけるアンテナスイッチASWの回路構成を示す図である。図27に示すように、本実施の形態3におけるアンテナスイッチASWは、送信端子TXと、受信端子RXと、アンテナ端子ANT(OUT)とを有している。そして、本実施の形態3におけるアンテナスイッチASWは、送信端子TXとアンテナ端子ANT(OUT)との間にTXシリーズトランジスタSE(TX)を有し、受信端子RXとアンテナ端子ANT(OUT)との間にRXシリーズトランジスタSE(RX)を有している。さらに、本実施の形態3におけるアンテナスイッチASWは、送信端子TXとGND端子の間にTXシャントトランジスタSH(TX)を有し、受信端子RXとGND端子の間にRXシャントトランジスタSH(RX)を有している。
ここで、図27に示す本実施の形態3におけるアンテナスイッチASWでも、TXシャントトランジスタSH(TX)は、例えば、送信端子TXとGND端子との間に直列接続された5つのMISFETQN1〜MISFETQN5から構成されている。このとき、MISFETQN1〜MISFETQN5のゲート幅Wgは同一となっている(Wg=W3)。
ただし、本実施の形態3では、GND端子と直接接続されているMISFETQN5を除くMISFETQN1〜MISFETQN4と並列に静電容量値の異なる容量素子が接続されている。具体的には、MISFETQN1と並列に静電容量値Caの容量素子CP1が接続され、MISFETQN2と並列に静電容量値Cbの容量素子CP2が接続されている。また、MISFETQN3と並列に静電容量値Ccの容量素子CP3が接続され、MISFETQN4と並列に静電容量値Cdの容量素子CP4が接続されている。このとき、Ca>Cb>Cc>Cdが成立している。
したがって、MISFETQN1のオフ容量と容量素子CP1の静電容量値Caを合わせた容量>MISFETQN2のオフ容量と容量素子CP2の静電容量値Cbを合わせた容量>MISFETQN3のオフ容量と容量素子CP3の静電容量値Ccを合わせた容量>MISFETQN4のオフ容量と容量素子CP4の静電容量値Cdを合わせた容量>MISFETQN5のオフ容量の関係が成立する。これにより、本実施の形態3によれば、大電力の送信信号を出力する際に、オフしているTXシャントトランジスタSH(TX)から発生する高次高調波を抑制することができる。つまり、前記実施の形態1では、TXシャントトランジスタSH(TX)を構成する5つのMISFETQN1〜MISFETQN5のそれぞれのトランジスタのゲート幅を変える構成をとることにより、各MISFETQN1〜MISFETQN5のオフ容量を変化させている構成をとっていた。これに対し、本実施の形態3では、GND端子と直接接続されているMISFETQN5を除くMISFETQN1〜MISFETQN4と並列に静電容量値の異なる容量素子を接続することにより、各MISFETQN1〜MISFETQN5のオフ容量を変化させているのと同等の構成を実現しているのである。
特に、TXシャントトランジスタSH(TX)を構成する5つのMISFETQN1〜MISFETQN5のそれぞれと並列に接続される容量素子CP1〜容量素子CP4おいて、Ca>Cb>Cc>Cdの関係を具現化する手段の一例として、GND端子に近い側に接続されたMISFETQN4から送信端子TXに近い側に接続されたMISFETQN1になるに連れて、容量素子CP1〜容量素子CP4の静電容量値が一次関数的や二次関数的に大きくなっているように構成することが考えられる。
<TXシャントトランジスタのレイアウト構成>
次に、本実施の形態3におけるTXシャントトランジスタSH(TX)および容量素子CP1〜容量素子CP4のレイアウト構成について図面を参照しながら説明する。図28は、本実施の形態3におけるTXシャントトランジスタSH(TX)と容量素子CP1〜容量素子CP4のレイアウト構成を示す平面図である。図28において、送信端子TXとGND端子GND(TX)との間にTXシャントトランジスタSH(TX)と容量素子CP1〜容量素子CP4が形成されている。このTXシャントトランジスタSH(TX)は、送信端子TXとGND端子の間に直列に接続されたMISFETQN1〜MISFETQN5から構成されている。具体的に、送信端子TXからGND端子GND(TX)に向かって、順次、MISFETQN1〜MISFETQN5が直列接続されている。本実施の形態3では、MISFETQN1〜MISFETQN5のそれぞれのゲート幅は同一となっている(フィンガ長同一、フィンガ本数は4本で同一)。
続いて、容量素子CP1〜容量素子CP2のレイアウト構成について説明する。図28において、容量素子CP1は、ドレイン配線DL1とソース配線SL1の間に設けられている。したがって、容量素子CP1は、MISFETQN1と並列に接続されていることになる。また、容量素子CP2は、ドレイン配線DL2とソース配線SL2の間に設けられている。このため、容量素子CP2は、MISFETQN2と並列に接続されていることになる。さらに、容量素子CP3は、ドレイン配線DL3とソース配線SL3の間に設けられている。したがって、容量素子CP3は、MISFETQN3と並列に接続されていることになる。同様に、容量素子CP4は、ドレイン配線DL4とソース配線SL4の間に設けられている。このため、容量素子CP4は、MISFETQN4と並列に接続されていることになる。なお、GND端子GND(TX)と直接接続されているMISFETQN5と並列に容量素子は接続されていない。
ここで、図28に示すように、容量素子CP1の電極面積は容量素子CP2の電極面積よりも大きく形成されており、容量素子CP2の電極面積は容量素子CP3の電極面積よりも大きく形成されている。さらに、容量素子CP3の電極面積は容量素子CP4の電極面積よりも大きく形成されている。容量素子の静電容量値は、電極面積に比例することから、図28では、容量素子CP1の静電容量値Ca>容量素子CP2の静電容量値Cb>容量素子CP3の静電容量値Cc>容量素子CP4の静電容量値Cdの関係が成立する。
これにより、各MISFETQN1〜MISFETQN5のオフ容量を変化させているのと同等の構成を実現していることができ、大電力の送信信号を出力する際に、オフしているTXシャントトランジスタSH(TX)から発生する高次高調波を抑制することができる。
なお、MISFETQN1〜MISFETQN5から構成されるTXシャントトランジスタSH(TX)がオフしている際に、MISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅を均一化する観点からは、上述した容量素子CP1〜容量素子CP4において、Ca>Cb>Cc>Cdの関係が成立している方が望ましい。
ただし、本実施の形態1における技術的思想が解決しようとする課題(高次高調波の低減)を実現できる条件は、上述した関係に限定されるものではないのである。例えば、送信端子TXに直接接続されているMISFETQN1にだけ並列に容量素子CP1を設けるように構成してもよい。この場合であっても、容量素子を設けない場合に比べて、高次高調波の発生を抑制するという目的を達成することができるのである。すなわち、本実施の形態1における技術的思想は、課題を解決できる範囲で上位概念化すれば、MISFETQN1〜MISFETQN5において、複数のMISFETQN1〜MISFETQN5がオフしている際のソース領域とドレイン領域間の容量を示すオフ容量が同一である一方、送信端子TXに接続されたMISFETQN1のソース領域とドレイン領域の間には容量素子CP1が接続されているものである。
これにより、少なくとも、容量素子を設けない場合に比べて、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれに印加される電圧振幅を充分に均一化することができ、この結果、オフしているTXシャントトランジスタSH(TX)から発生する高次高調波を充分に抑制することができるという顕著な効果を得ることができる。
また、本実施の形態3では、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれのゲート幅を同一としているが、これに限らず、MISFETQN1〜MISFETQN4と並列に静電容量値の異なる容量素子を接続するとともに、前記実施の形態1のように、5つのMISFETQN1〜MISFETQN5のそれぞれのトランジスタのゲート幅を変える構成をとることにより、各MISFETQN1〜MISFETQN5のオフ容量を変化させる構成を併用してもよい。
<容量素子の構成>
次に、TXシャントトランジスタSH(TX)と並列に接続される容量素子CP1〜容量素子CP4の構成について説明する。例えば、容量素子CP1〜容量素子CP4は、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5と同様のSOI基板に形成される。具体的に、容量素子CP1〜容量素子CP4は、SOI基板上に形成された配線層で形成することができる。すなわち、容量素子CP1〜容量素子CP4は、例えば、金属配線からなる下層配線を下部電極とし、この下部電極上に容量絶縁膜を形成して、さらに、この容量絶縁膜上に金属配線からなる上層配線を上部電極とするMIM(Metal Insulator Metal)容量から形成することができる。また、容量素子CP1〜容量素子CP4は、例えば、MOS容量から形成することもできる。つまり、SOI基板のシリコン層を下部電極とし、この下部電極上にMISFETQN1〜MISFETQN5のゲート絶縁膜と同層の容量絶縁膜を形成する。そして、この容量絶縁膜上に、MISFETQN1〜MISFETQN5のゲート電極と同層のポリシリコン膜から上部電極を形成することにより、容量素子CP1〜容量素子CP4を、例えば、MOS容量から形成することもできる。
<本実施の形態3による効果>
本実施の形態3におけるアンテナスイッチによっても、容量素子を設けない場合と比べて、周波数0.9GHz、入力電力(Pin)35dBmでの2次高調波歪および3次高調波歪をそれぞれ4dB低減することができる。
<変形例4におけるアンテナスイッチの回路構成>
前記実施の形態3では、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれのソース領域とドレイン領域の間に静電容量値の異なる容量素子を接続する例について説明した。本変形例4では、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれのソース領域とゲート電極の間およびゲート電極とドレイン領域の間とに容量素子を接続する例について説明する。
図29は、本変形例4におけるアンテナスイッチASWの回路構成を示す図である。図29に示すように、本変形例4におけるアンテナスイッチASWは、前記実施の形態3におけるアンテナスイッチASWとほぼ同様の構成をしている。つまり、図29に示す本変形例4におけるアンテナスイッチASWでも、TXシャントトランジスタSH(TX)は、例えば、送信端子TXとGND端子との間に直列接続された5つのMISFETQN1〜MISFETQN5から構成されている。このとき、MISFETQN1〜MISFETQN5のゲート幅Wgは同一となっている(Wg=W3)。
ただし、本変形例4では、GND端子と直接接続されているMISFETQN5を除くMISFETQN1〜MISFETQN4のそれぞれのソース領域とゲート電極の間およびゲート電極とドレイン領域の間に容量素子が接続されている。具体的には、MISFETQN1のソース領域とゲート電極の間に容量素子CP1(静電容量値Ca)が接続され、MISFETQN1のゲート電極とドレイン領域の間に容量素子CP1´(静電容量値Ca´)が接続されている。同様に、MISFETQN2のソース領域とゲート電極の間に容量素子CP2(静電容量値Cb)が接続され、MISFETQN2のゲート電極とドレイン領域の間に容量素子CP2´(静電容量値Cb´)が接続されている。また、MISFETQN3のソース領域とゲート電極の間に容量素子CP3(静電容量値Cc)が接続され、MISFETQN3のゲート電極とドレイン領域の間に容量素子CP3´(静電容量値Cc´)が接続されている。さらに、MISFETQN4のソース領域とゲート電極の間に容量素子CP4(静電容量値Cd)が接続され、MISFETQN4のゲート電極とドレイン領域の間に容量素子CP4´(静電容量値Cd´)が接続されている。このとき、CaCa´/(Ca+Ca´)>CbCb´/(Cb+Cb´)>CcCc´/(Cc+Cc´)>CdCd´/(Cd+Cd´)が成立している。
したがって、MISFETQN1のオフ容量と容量素子CP1(静電容量値Ca)および容量素子CP1´(静電容量値Ca´)を合わせた容量>MISFETQN2のオフ容量と容量素子CP2(静電容量値Cb)および容量素子CP2´(静電容量値Cb´)を合わせた容量が成立する。さらに、MISFETQN2のオフ容量と容量素子CP2(静電容量値Cb)および容量素子CP2´(静電容量値Cb´)を合わせた容量>MISFETQN3のオフ容量と容量素子CP3(静電容量値Cc)および容量素子CP3´(静電容量値Cc´)を合わせた容量が成立する。そして、MISFETQN3のオフ容量と容量素子CP3(静電容量値Cc)および容量素子CP3´(静電容量値Cc´)を合わせた容量>MISFETQN4のオフ容量と容量素子CP4(静電容量値Cd)および容量素子CP4´(静電容量値Cd´)を合わせた容量>MISFETQN5のオフ容量の関係が成立する。これにより、本変形例4によれば、大電力の送信信号を出力する際に、オフしているTXシャントトランジスタSH(TX)から発生する高次高調波を抑制することができる。つまり、本変形例4では、MISFETQN1〜MISFETQN4のそれぞれのソース領域とゲート電極の間およびゲート電極とドレイン領域の間に容量素子が接続されている。この容量構成は、間接的に、ソース領域とゲート電極の間に形成された容量素子と、ゲート電極とドレイン領域の間に形成された容量素子の合成容量が、MISFETQN1〜MISFETQN4のそれぞれのソース領域とドレイン領域の間に形成されていると考えることができる。このことから、本変形例4の構成は、前記実施の形態3の構成と同等であり、この結果、大電力の送信信号を出力する際に、オフしているTXシャントトランジスタSH(TX)から発生する高次高調波を抑制することができる。
<変形例5におけるアンテナスイッチの回路構成>
本変形例5では、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のそれぞれのソース領域とゲート電極の間およびゲート電極とドレイン領域の間およびソース領域とドレイン領域の間とに容量素子を接続する例について説明する。
図30は、本変形例5におけるアンテナスイッチASWの回路構成を示す図である。図30に示すように、本変形例5におけるアンテナスイッチASWは、前記実施の形態3におけるアンテナスイッチASWとほぼ同様の構成をしている。つまり、図30に示す本変形例5におけるアンテナスイッチASWでも、TXシャントトランジスタSH(TX)は、例えば、送信端子TXとGND端子との間に直列接続された5つのMISFETQN1〜MISFETQN5から構成されている。このとき、MISFETQN1〜MISFETQN5のゲート幅Wgは同一となっている(Wg=W3)。
ただし、本変形例5では、GND端子と直接接続されているMISFETQN5を除くMISFETQN1〜MISFETQN4のそれぞれのソース領域とゲート電極の間と、ゲート電極とドレイン領域の間と、ソース領域とドレイン領域の間に容量素子が接続されている。具体的には、MISFETQN1のソース領域とドレイン領域の間に容量素子CP1(静電容量値Ca)が形成され、ソース領域とゲート電極の間に容量素子CP1´(静電容量値Ca´)が接続され、MISFETQN1のゲート電極とドレイン領域の間に容量素子CP1´´(静電容量値Ca´´)が接続されている。同様に、MISFETQN2のソース領域とドレイン領域の間に容量素子CP2(静電容量値Cb)が形成され、ソース領域とゲート電極の間に容量素子CP2´(静電容量値Cb´)が接続され、MISFETQN2のゲート電極とドレイン領域の間に容量素子CP2´´(静電容量値Cb´´)が接続されている。また、MISFETQN3のソース領域とドレイン領域の間に容量素子CP3(静電容量値Cc)が形成され、ソース領域とゲート電極の間に容量素子CP3´(静電容量値Cc´)が接続され、MISFETQN3のゲート電極とドレイン領域の間に容量素子CP3´´(静電容量値Cc´´)が接続されている。さらに、MISFETQN4のソース領域とドレイン領域の間に容量素子CP4(静電容量値Cd)が形成され、ソース領域とゲート電極の間に容量素子CP4´(静電容量値Cd´)が接続され、MISFETQN4のゲート電極とドレイン領域の間に容量素子CP4´´(静電容量値Cd´´)が接続されている。このとき、[Ca+Ca´Ca´´/(Ca´+Ca´´)]>[Cb+Cb´Cb´´/(Cb´+Cb´´)]>[Cc+Cc´Cc´´/(Cc´+Cc´´)>[Cd+Cd´Cd´´/(Cd´+Cd´´)]が成立している。
したがって、MISFETQN1のオフ容量と容量素子CP1(静電容量値Ca)、容量素子CP1´(静電容量値Ca´)および容量素子CP1´´(静電容量値Ca´´)を合わせた容量>MISFETQN2のオフ容量と容量素子CP2(静電容量値Cb)、容量素子CP2´(静電容量値Cb´)および容量素子CP2´´(静電容量値Cb´´)を合わせた容量が成立する。さらに、MISFETQN2のオフ容量と容量素子CP2(静電容量値Cb)、容量素子CP2´(静電容量値Cb´)および容量素子CP2´´(静電容量値Cb´´)を合わせた容量>MISFETQN3のオフ容量と容量素子CP3(静電容量値Cc)、容量素子CP3´(静電容量値Cc´)および容量素子CP3´´(静電容量値Cc´´)を合わせた容量が成立する。そして、MISFETQN3のオフ容量と容量素子CP3(静電容量値Cc)、容量素子CP3´(静電容量値Cc´)および容量素子CP3´´(静電容量値Cc´´)を合わせた容量>MISFETQN4のオフ容量と容量素子CP4(静電容量値Cd)、容量素子CP4´(静電容量値Cd´)および容量素子CP4´´(静電容量値Cd´´)を合わせた容量>MISFETQN5のオフ容量の関係が成立する。これにより、本変形例5によれば、大電力の送信信号を出力する際に、オフしているTXシャントトランジスタSH(TX)から発生する高次高調波を抑制することができる。つまり、本変形例5では、MISFETQN1〜MISFETQN4のそれぞれのソース領域とドレイン領域の間、ソース領域とゲート電極の間およびゲート電極とドレイン領域の間に容量素子が接続されている。この容量構成は、間接的に、ソース領域とドレイン領域の間に形成された容量素子と、ソース領域とゲート電極の間に形成された容量素子と、ゲート電極とドレイン領域の間に形成された容量素子の合成容量が、MISFETQN1〜MISFETQN4のそれぞれのソース領域とドレイン領域の間に形成されていると考えることができる。このことから、本変形例5の構成は、前記実施の形態3の構成と同等であり、この結果、大電力の送信信号を出力する際に、オフしているTXシャントトランジスタSH(TX)から発生する高次高調波を抑制することができる。
(実施の形態4)
前記実施の形態1では、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5をソース領域とドレイン領域の間上に1本の単位ゲート電極が形成されているシングルゲート構造のMISFETから構成する例について説明した。本実施の形態4では、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5をソース領域とドレイン領域の間上に複数本の単位ゲート電極が形成されているマルチゲート構造のMISFETから構成する例について説明する。
マルチゲート構造のMISFETには、ソース領域とドレイン領域の間上に2本の単位ゲート電極が形成されているデュアルゲート構造のMISFETや、ソース領域とドレイン領域の間上に3本の単位ゲート電極が形成されているトリプルゲート構造のMISFETなどが存在する。以下の説明では、マルチゲート構造のMISFETの一例として、デュアルゲート構造のMISFETを例に挙げて説明する。
本実施の形態4では、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5をデュアルゲート構造のMISFETから形成するものである。
図31は、本実施の形態4におけるMISFETのデバイス構造を示す平面図である。図31において、デュアルゲート構造のMISFETQMは、ソース配線SLとドレイン配線DLとに接続されており、ソース配線SLとドレイン配線DLが交互に位置するように配置されている。そして、ソース配線SLとドレイン配線DLの間に単位ゲート電極G1および単位ゲート電極G2が形成されている。ソース配線SLにはプラグPLG1を介してMISFETQMのソース領域(図31では図示せず)が接続され、ドレイン配線DLにはプラグPLG2を介してMISFETQMのドレイン領域(図31では図示せず)が接続されている。
次に、デュアルゲート構造のMISFETQMの断面構造について説明する。図32は、MISFETQMの断面を示す断面図である。図32において、半導体基板(支持基板)SUB上には、埋め込み絶縁層BOXが形成されており、この埋め込み絶縁層BOX上にシリコン層が形成されている。この半導体基板SUBと埋め込み絶縁層BOXとシリコン層とによりSOI基板が形成されている。そして、このSOI基板上にMISFETQMが形成されている。SOI基板のシリコン層には、ボディ領域BDが形成されている。このボディ領域BDは、例えば、p型不純物であるボロンなどを導入したp型半導体領域から形成されている。ボディ領域BDの第1領域上にはゲート絶縁膜GOX1が形成されており、このゲート絶縁膜GOX1上に単位ゲート電極G1が形成されている。同様に、ボディ領域BDの第2領域上にはゲート絶縁膜GOX1が形成されており、このゲート絶縁膜GOX1上に単位ゲート電極G2が形成されている。
ゲート絶縁膜GOX1は、例えば、酸化シリコン膜から形成されている。一方、単位ゲート電極G1および単位ゲート電極G2は、ポリシリコン膜PFとコバルトシリサイド膜CSとの積層膜から形成されている。単位ゲート電極G1や単位ゲート電極G2の一部を構成するコバルトシリサイド膜CSは、単位ゲート電極G1や単位ゲート電極G2の低抵抗化のために形成されている。
続いて、単位ゲート電極G1と単位ゲート電極G2の両側の側壁にはサイドウォールSWが形成されており、単位ゲート電極G1の右下にあるシリコン層内には低濃度不純物拡散領域EX1dが形成されている。一方、単位ゲート電極G2の左下にあるシリコン層内には、低濃度不純物拡散領域EX1sが形成されている。そして、単位ゲート電極G1と単位ゲート電極G2に挟まれたシリコン層内には、低濃度不純物拡散領域EX1が形成されている。
さらに、低濃度不純物拡散領域EX1dの外側には、高濃度不純物拡散領域NR1dが形成され、低濃度不純物拡散領域EX1sの外側には、高濃度不純物拡散領域NR1sが形成されている。また、低濃度不純物拡散領域EX1の中央部には、高濃度不純物拡散領域NR1が形成されている。これらの高濃度不純物拡散領域NR1s、NR1d、NR1の表面にはコバルトシリサイド膜CSが形成されている。低濃度不純物拡散領域EX1sと高濃度不純物拡散領域NR1sとコバルトシリサイド膜CSによりソース領域SRが形成され、低濃度不純物拡散領域EX1dと高濃度不純物拡散領域NR1dとコバルトシリサイド膜CSによりドレイン領域DRが形成される。
低濃度不純物拡散領域EX1s、EX1d、EX1および高濃度不純物拡散領域NR1s、NR1d、NR1は、ともに、例えば、リンや砒素などのn型不純物を導入した半導体領域であり、低濃度不純物拡散領域EX1s、EX1d、EX1に導入されている不純物の濃度は、高濃度不純物拡散領域NR1s、NR1d、NR1に導入されている不純物の濃度よりも小さくなっている。
本実施の形態1におけるデュアルゲート構造のMISFETQMは上記のように構成されており、以下に、MISFETQM上に形成される配線構造について説明する。図32において、本実施の形態4におけるMISFETQMを覆うように層間絶縁膜ILが形成されている。この層間絶縁膜ILは、例えば、酸化シリコン膜から形成されている。そして、層間絶縁膜ILにはソース領域SRに達するコンタクトホールCNTや、ドレイン領域DRに達するコンタクトホールCNTが形成されている。そして、コンタクトホールCNT内にチタン/窒化チタン膜およびタングステン膜が埋め込まれてプラグPLG1、PLG2が形成されている。プラグPLG1およびプラグPLG2を形成した層間絶縁膜IL上には配線L1(ソース配線SL、ドレイン配線DL)が形成されている。例えば、配線L1は、チタン/窒化チタン膜、アルミニウム膜およびチタン/窒化チタン膜の積層膜から形成される。さらに、この配線L1上に多層配線が形成されるが、図32では省略している。以上のようにして、本実施の形態4におけるデュアルゲート構造のMISFETQMが形成されている。
このように構成されているデュアルゲート構造のMISFETQMの利点は、シングルゲート構造のMISFETに比べて占有面積を小さくできる点にある。具体的に、図23に示すシングルゲート構造のMISFETQNでは、2本の単位ゲート電極の間にプラグPLG1が形成されている。これに対し、図32に示すデュアルゲート構造のMISFETQMでは、2本の単位ゲート電極G1および単位ゲート電極G2の間にプラグが形成されないことから、プラグの形成領域を確保する必要がなく、単位ゲート電極G1と単位ゲート電極G2の間の間隔を狭めることができる。したがって、デュアルゲート構造のMISFETQMでは、シングルゲート構造のMISFETQNに比べて占有面積を小さくできる利点があることがわかる。
このような利点を有するデュアルゲート構造のMISFETQMに本願発明の技術的思想を適用する場合、以下のようになる。すなわち、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5をデュアルゲート構造のMISFETQMから構成し、デュアルゲート構造の複数のMISFETQMにおいて、フィンガ(単位ゲート電極G1や単位ゲート電極G2)のフィンガ長を一定とする一方、フィンガの本数を変える。これにより、GND端子GND(TX)に近い側に接続されたMISFETQMから送信端子TXに近い側に接続されたMISFETQMになるに連れて、MISFETQMのゲート幅が大きくなるように構成する。この結果、TXシャントトランジスタSH(TX)がオフしている場合、寄生容量を考慮した場合であっても、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5(複数のMISFETQM)のそれぞれに印加される電圧振幅を均一にすることができる。
なお、本実施の形態4では、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5をデュアルゲート構造のMISFETQMから構成する例について説明したが、TXシャントトランジスタSH(TX)を構成するMISFETQN1〜MISFETQN5のうち一部をシングルゲート構造のMISFETQNから構成し、他の一部をデュアルゲート構造のMISFETQMから構成することもできる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態では、SOI基板上に形成された電界効果トランジスタからアンテナスイッチを構成する例について説明したが、本願発明の技術的思想は、例えば、化合物半導体基板上に形成された電界効果トランジスタからアンテナスイッチを構成する場合にも適用することができる。化合物半導体基板では半絶縁性基板を使用している。半絶縁性基板とは、化合物半導体であるGaAs基板から構成される以下に示すような基板である。つまり、禁制帯幅の大きい化合物半導体では、ある種の不純物を添加すると、禁制帯の内部に深い準位が形成される。そして、この深い準位の電子および正孔が固定され、伝導帯の電子密度あるいは価電子帯の正孔密度が非常に小さくなり絶縁体に近くなる。このような基板を半絶縁性基板と呼ぶ。GaAs基板では、Cr、In、酸素などを添加したり、過剰に砒素を導入することにより深い準位が形成され、半絶縁性基板となる。この半絶縁性基板によれば、対GNDによる寄生容量を低減できる。ただし、その場合であっても、本願発明の技術的思想を適用することにより、直列接続された各MISFETに印加される電圧振幅の不均一性を抑制することにより、さらなる高次高調波の発生を抑制することができる。
さらに、前記実施の形態では、MISFETに代表される電界効果トランジスタを例に挙げて説明したが、接合FET(JFET)、HEMT、あるいは、バイポーラトランジスタを使用する場合にも本発明の技術的思想を適用することができる。