JP5704314B2 - Integrated circuit device and electronic apparatus - Google Patents
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Description
本発明は、集積回路装置及びこれを含んで構成される電子機器等に関する。 The present invention relates to an integrated circuit device and an electronic apparatus including the integrated circuit device.
水晶発振回路を有し、その発振出力である発振クロックを用いてクロック信号を生成する集積回路装置は、一般的に、水晶発振回路を構成するインバーター回路の電源を内蔵のレギュレーター（電圧発生回路、定電圧発生回路）により生成する。 An integrated circuit device that has a crystal oscillation circuit and generates a clock signal using an oscillation clock that is an oscillation output of the crystal oscillation circuit generally includes a power supply of an inverter circuit that constitutes the crystal oscillation circuit as a built-in regulator (voltage generation circuit, It is generated by a constant voltage generation circuit.
ところが、この種の集積回路装置が携帯型の電子機器に搭載される場合、通常動作時とバックアップ時には電源（例えば電池）の切り替えが行われ、低消費電力化が図られる。そのため、集積回路装置内のシステム電源電圧ＶＤＤが、例えば１．６Ｖから５．５Ｖに急激に上昇することがある。これにより、レギュレーターにより生成される電源電圧が上昇し、水晶発振回路が生成する発振クロックが「歯抜け」になるという問題が生じる。この結果、発振クロックに基づいて生成されるクロック信号のカウント数が不正確になり、集積回路装置が計時用に用いられる場合には正確な計時が不可能となる。 However, when this type of integrated circuit device is mounted on a portable electronic device, the power source (for example, battery) is switched during normal operation and during backup, thereby reducing power consumption. For this reason, the system power supply voltage VDD in the integrated circuit device may suddenly increase from 1.6 V to 5.5 V, for example. This raises a problem that the power supply voltage generated by the regulator rises and the oscillation clock generated by the crystal oscillation circuit becomes “missing”. As a result, the count number of the clock signal generated based on the oscillation clock becomes inaccurate, and when the integrated circuit device is used for timing, accurate timing is impossible.
図９に、一般的なレギュレーター及び水晶発振回路の構成例を示す。図９では、水晶発振回路の発振クロックを整形する後段回路の一部もあわせて図示している。 FIG. 9 shows a configuration example of a general regulator and a crystal oscillation circuit. FIG. 9 also shows a part of a subsequent circuit that shapes the oscillation clock of the crystal oscillation circuit.
レギュレーター１０は、差動回路と出力回路とにより構成され、システム電源電圧ＶＤＤとシステム接地電圧ＶＳＳとの差を動作電圧として、出力電圧ＶＯＳＣを生成する。差動回路において入力差動対を構成する一方のトランジスターのゲートには、基準電圧Ｖｒｅｆが供給され、該入力差動対を構成する他方のトランジスターのゲートには、出力回路の所定ノードの電圧が印加される。出力回路は、出力制御トランジスターＴｒＡを有し、出力制御トランジスターＴｒＡのゲート及びドレインの間に接続される位相補償容量Ｃ１を含む。低消費電力化を図るため、差動回路の定電流源の電流値は、かなり小さく設定される。
The
水晶発振回路２０は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバーター回路を含んで構成される。ＣＭＯＳインバーター回路は、出力電圧ＶＯＳＣとシステム接地電圧ＶＳＳとの差を動作電圧として動作する。ＣＭＯＳインバーター回路の入力及び出力には、集積回路装置の外部に設けられた水晶振動子３０が接続端子ＴＭ１、ＴＭ２を介して接続される。ＣＭＯＳインバーター回路の出力である発振クロックは、後段回路２２に供給される。また、レギュレーター１０の出力電圧ＶＯＳＣが供給される出力電圧供給線と、システム接地電圧ＶＳＳが供給される電圧供給線との間には、安定化容量Ｃ２が接続される。一般的に、集積回路装置には安定化容量Ｃ２を外付けするための接続端子は用意されず、安定化容量Ｃ２は集積回路装置内に内蔵される（例えば約１０ｐＦ）。
The crystal oscillation circuit 20 includes a CMOS (Complementary Metal Oxide Semiconductor) inverter circuit. The CMOS inverter circuit operates using the difference between the output voltage VOSC and the system ground voltage VSS as an operating voltage. A
このような集積回路装置において、システム電源電圧ＶＤＤが急激に上昇した場合、出力制御トランジスターＴｒＡのゲートであるノードＰＧでは、位相補償容量Ｃ１と安定化容量Ｃ２とによりその電位は保持される。このとき、システム電源電圧ＶＤＤが上昇する一方、ノードＰＧの電位が保持されるため、出力制御トランジスターＴｒＡのゲート・ソース間の電位差が大きくなり、出力制御トランジスターＴｒＡに流れる電流が増加する。この結果、出力電圧ＶＯＳＣの電圧が上昇する。出力電圧ＶＯＳＣの電圧が上昇すると、ノードＰＧの電圧が上昇する。そして、出力制御トランジスターＴｒＡがオフするまでノードＰＧの電圧が上昇したところで、出力電圧ＶＯＳＣの電圧の上昇が停止する。 In such an integrated circuit device, when the system power supply voltage VDD rises rapidly, the potential is held by the phase compensation capacitor C1 and the stabilization capacitor C2 at the node PG that is the gate of the output control transistor TrA. At this time, the system power supply voltage VDD rises, while the potential of the node PG is held, so that the potential difference between the gate and source of the output control transistor TrA increases, and the current flowing through the output control transistor TrA increases. As a result, the output voltage VOSC rises. When the voltage of the output voltage VOSC increases, the voltage of the node PG increases. Then, when the voltage at the node PG increases until the output control transistor TrA is turned off, the increase in the output voltage VOSC stops.
このように出力電圧ＶＯＳＣの電圧が急激に上昇すると、水晶発振が追従できず、水晶発振回路２０を構成するＣＭＯＳインバーター回路からの発振クロックを後段回路２２に伝播できなくなり、後段回路２２で生成されるクロック信号が停止してしまう。これにより、集積回路装置が計時用に用いられる場合には、クロック信号が停止している期間では、計時が遅れることになり、正確な計時が不可能になる。
When the output voltage VOSC rises rapidly in this way, crystal oscillation cannot follow, and the oscillation clock from the CMOS inverter circuit constituting the crystal oscillation circuit 20 cannot be propagated to the
例えば、システム電源電圧ＶＤＤが１．６Ｖで安定しているとき、ノードＰＧの電圧が１．０Ｖ、出力電圧ＶＯＳＣが０．９Ｖであるものとする。このとき、位相補償容量Ｃ１には、電位差０．１（＝１．０−０．９）Ｖ分の電荷が蓄積される。一方、システム電源電圧ＶＤＤが５．５Ｖになって安定すると、ノードＰＧの電圧が４．９Ｖ、出力電圧ＶＯＳＣが０．９Ｖになり、位相補償容量Ｃ１には、電位差４．０（＝４．９−０．９）Ｖ分の電荷が蓄積されることになる。 For example, when the system power supply voltage VDD is stable at 1.6 V, the voltage of the node PG is 1.0 V and the output voltage VOSC is 0.9 V. At this time, charges corresponding to a potential difference of 0.1 (= 1.0−0.9) V are accumulated in the phase compensation capacitor C1. On the other hand, when the system power supply voltage VDD becomes stable at 5.5V, the voltage at the node PG becomes 4.9V, the output voltage VOSC becomes 0.9V, and the potential difference 4.0 (= 4. 9-0.9) The charge for V is accumulated.
システム電源電圧ＶＤＤが１．６Ｖから５．５Ｖに急激に上昇したとき、出力電圧ＶＯＳＣの上昇よりも短時間で位相補償容量Ｃ１を充電することができれば、出力電圧ＶＯＳＣの上昇を抑えることができる。この位相補償容量Ｃ１の充電時間は、位相補償容量Ｃ１の容量値とレギュレーター１０の定電流源の電流値Ｉｃとにより決まる。そのため、位相補償容量Ｃ１の充電時間を短くするため、位相補償容量Ｃ１の容量値を小さくするか、電流値Ｉｃを大きくすればよい。ところが、位相補償容量Ｃ１の容量値を小さくすると、発振しやすくなるという問題が生ずる。また、電流値Ｉｃを大きくすると、消費電流が増大し低消費電力化を阻害するという問題が生ずる。
When the system power supply voltage VDD suddenly increases from 1.6V to 5.5V, if the phase compensation capacitor C1 can be charged in a shorter time than the increase in the output voltage VOSC, the increase in the output voltage VOSC can be suppressed. . The charging time of the phase compensation capacitor C1 is determined by the capacitance value of the phase compensation capacitor C1 and the current value Ic of the constant current source of the
このような電源電圧の急峻な変動に対して誤動作しない集積回路装置については、例えば特許文献１に開示されている。この特許文献１には、電源電圧が急激に上昇したとき、レギュレーターの入力差動対を構成するトランジスターに流れる定電流を増加させることで、位相補償容量の電荷を充放電する時間を短縮し、その出力を一定の定電圧に保つ技術が開示されている。 An integrated circuit device that does not malfunction due to such a steep change in power supply voltage is disclosed in Patent Document 1, for example. In this Patent Document 1, when the power supply voltage suddenly increases, the constant current flowing through the transistors constituting the input differential pair of the regulator is increased, thereby shortening the time for charging and discharging the charge of the phase compensation capacitor, A technique for maintaining the output at a constant voltage is disclosed.
しかしながら、特許文献１に開示された技術では、電源電圧が急激に上昇したとき、レギュレーターの入力差動対を構成するトランジスターに流れる電流を、必要な電荷量にかかわらず切り替える。そのため、発振等の問題が生じ、発振を考慮した複雑な設計が必要となる場合がある。 However, in the technique disclosed in Patent Document 1, when the power supply voltage rises rapidly, the current flowing through the transistors constituting the input differential pair of the regulator is switched regardless of the necessary charge amount. For this reason, problems such as oscillation occur, and a complicated design that takes oscillation into account may be required.
また、特許文献１に開示された技術では、システム電源電圧ＶＤＤの上昇は、Ｎ型のＭＯＳトランジスターの閾値電圧以上上昇しなければ検知できず、出力電圧の変動抑制を精度よく行うことができないという問題がある。 Further, in the technique disclosed in Patent Document 1, an increase in the system power supply voltage VDD cannot be detected unless the threshold voltage of the N-type MOS transistor increases or higher, and the output voltage fluctuation cannot be accurately controlled. There's a problem.
上記のような水晶発振回路に電源電圧を供給するレギュレーターに限らず、レギュレーター等の電圧発生回路の電源電圧が上昇した場合でも、該電圧発生回路で発生した電圧の変動を抑制できることが望まれる。 It is desired that the voltage fluctuation generated in the voltage generation circuit can be suppressed even when the power supply voltage of the voltage generation circuit such as the regulator rises, not limited to the regulator that supplies the power supply voltage to the crystal oscillation circuit as described above.
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、簡素な構成で、電圧発生回路の電源電圧が上昇した場合でも出力電圧の変動を精度よく抑制できる集積回路装置及び電子機器等を提供することができる。 The present invention has been made in view of the above technical problems. According to some aspects of the present invention, it is possible to provide an integrated circuit device, an electronic device, and the like that can accurately suppress fluctuations in the output voltage even when the power supply voltage of the voltage generation circuit rises with a simple configuration.
（１）本発明の第１の態様は、集積回路装置が、ソース同士が接続された第１の入力トランジスター及び第２の入力トランジスターにより構成される入力差動対と、第１の電圧が供給される第１の電圧供給線に接続され、前記第１の入力トランジスターのドレイン電圧に基づいてゲート電圧を制御される出力トランジスターと、前記第１の電圧供給線に接続され、前記第２の入力トランジスターのドレイン電流をミラーして、前記第１の入力トランジスターのドレイン電流と前記第２の入力トランジスターのドレイン電流との差の電流を前記出力トランジスターのゲートに供給するカレントミラー回路と、前記出力トランジスターのゲート及びドレインの間に挿入される第１の容量と、前記第１の入力トランジスター及び前記第２の入力トランジスターの少なくとも一方のソース・ドレイン間に流れる電荷量に対して、第２の電圧に対する前記第１の電圧の上昇分に対応した電荷量を増加させる電圧変動抑制回路とを含む。 (1) In the first aspect of the present invention, an integrated circuit device supplies an input differential pair composed of a first input transistor and a second input transistor whose sources are connected to each other, and a first voltage. An output transistor connected to the first voltage supply line, the gate voltage of which is controlled based on the drain voltage of the first input transistor, and the second input connected to the first voltage supply line A current mirror circuit that mirrors a drain current of a transistor to supply a difference current between a drain current of the first input transistor and a drain current of the second input transistor to a gate of the output transistor; and the output transistor A first capacitor inserted between the gate and drain of the first input transistor and the second input transistor. The charge amount flowing between at least one of the source and drain of Jisuta, and a voltage fluctuation suppression circuit to increase the amount of charge corresponding to the rise of the relative second voltage the first voltage.
本態様によれば、第１の電圧と第２の電圧の電位差が急激に広がった場合でも、入力差動対を構成するトランジスターの少なくとも一方のソース・ドレイン間に流れる電荷量に対して、第２の電圧に対する第１の電圧の上昇分に対応した電荷量を増加させるようにしている。これにより、電圧発生回路として、発振等の問題が生じることなく、出力トランジスターのドレイン電圧である出力電圧の変動を抑制し、且つ、集積回路装置の構成を簡素化できるようになる。また、トランジスターの閾値電圧以上、例えば第１の電圧が上昇した場合に限定されることなく、その上昇分に応じて出力電圧の変動を抑制できるため、該出力電圧の変動抑制を精度よく行うことができる。更に、定常状態における消費電流を増加させることなく、出力電圧の変動を抑制することが可能となる。 According to this aspect, even when the potential difference between the first voltage and the second voltage suddenly widens, the charge amount flowing between at least one source / drain of the transistors constituting the input differential pair is reduced. The amount of charge corresponding to the increase in the first voltage with respect to the voltage of 2 is increased. As a result, the voltage generation circuit can suppress fluctuations in the output voltage, which is the drain voltage of the output transistor, without causing problems such as oscillation, and can simplify the configuration of the integrated circuit device. Moreover, since the fluctuation of the output voltage can be suppressed according to the increase amount without being limited to the case where the first voltage rises, for example, higher than the threshold voltage of the transistor, the fluctuation of the output voltage is accurately suppressed. Can do. Furthermore, it is possible to suppress fluctuations in the output voltage without increasing the current consumption in the steady state.
（２）本発明の第２の態様に係る集積回路装置は、第１の態様において、前記第１の容量の容量値をＣ１、前記第１の電圧の上昇分をΔＶとしたとき、前記第１の電圧の上昇分に対応した電荷量は、Ｃ１×ΔＶより大きい電荷量である。 (2) In an integrated circuit device according to a second aspect of the present invention, in the first aspect, when the capacitance value of the first capacitor is C1 and the increase in the first voltage is ΔV, the first circuit The amount of charge corresponding to the voltage increase of 1 is a charge amount larger than C1 × ΔV.
本態様によれば、第１の電圧の上昇分に対応した電荷量として、Ｃ１×ΔＶより大きい電荷量としたので、第１の容量を急速充電でき、確実に、出力電圧の変動を精度良く抑制できるようになる。 According to this aspect, since the charge amount corresponding to the increase in the first voltage is set to a charge amount larger than C1 × ΔV, the first capacitor can be rapidly charged, and the fluctuation of the output voltage can be reliably performed with high accuracy. It becomes possible to suppress.
（３）本発明の第３の態様に係る集積回路装置は、第１の態様又は第２の態様において、前記第１の入力トランジスターのソース及び前記第２の入力トランジスターのソースと前記第２の電圧が供給される第２の電圧供給線との間に挿入される電流源を含み、前記電圧変動抑制回路は、一端が前記第１の電圧供給線に接続される第１の電流源と、ドレイン及びゲートが前記第１の電流源の他端に接続され、ソースが前記第２の電圧供給線に接続される第１のトランジスターと、ソースが前記第２の電圧供給線に接続され、ゲートが前記第１のトランジスターのゲートに接続され、ドレインが前記第１の入力トランジスターのソースと接続される第２のトランジスターと、前記第１の電圧供給線と、前記第１のトランジスターのゲートとの間に挿入される第２の容量とを含む。 (3) In the integrated circuit device according to the third aspect of the present invention, in the first aspect or the second aspect, the source of the first input transistor, the source of the second input transistor, and the second A current source inserted between a second voltage supply line to which a voltage is supplied, and the voltage fluctuation suppression circuit includes a first current source having one end connected to the first voltage supply line; A drain and a gate are connected to the other end of the first current source, a source is connected to the second voltage supply line, a source is connected to the second voltage supply line, and a gate Are connected to the gate of the first transistor, the drain is connected to the source of the first input transistor, the first voltage supply line, and the gate of the first transistor. Between And a second capacitance input.
本態様においては、入力差動対と第２の電圧供給線との間に電流源を設けると共に、電圧変動抑制回路を、第１の電流源、第１のトランジスター、第２のトランジスター及び第２の容量により構成した。これにより、上記の効果に加えて、非常に簡素な構成で、第１の電圧の上昇分に応じた電荷量を、入力差動対を構成するトランジスターに流すことができるようになる。 In this aspect, a current source is provided between the input differential pair and the second voltage supply line, and the voltage fluctuation suppression circuit includes the first current source, the first transistor, the second transistor, and the second transistor. The capacity was configured. As a result, in addition to the above effects, the amount of charge corresponding to the increase in the first voltage can be supplied to the transistors constituting the input differential pair with a very simple configuration.
（４）本発明の第４の態様に係る集積回路装置は、第３の態様において、前記第１の入力トランジスター、前記第２の入力トランジスター、前記第１のトランジスター、及び前記第２のトランジスターの各々は、第１導電型のトランジスターであり、前記カレントミラー回路を構成するトランジスター及び前記出力トランジスターは、第２導電型のトランジスターである。 (4) An integrated circuit device according to a fourth aspect of the present invention is the integrated circuit device according to the third aspect, wherein the first input transistor, the second input transistor, the first transistor, and the second transistor are Each is a first conductivity type transistor, and the transistor constituting the current mirror circuit and the output transistor are second conductivity type transistors.
本態様によれば、上記の効果を有する集積回路装置を、Ｐ型及びＮ型のＭＯＳトランジスターで構成することができる。 According to this aspect, the integrated circuit device having the above-described effects can be configured with P-type and N-type MOS transistors.
（５）本発明の第５の態様に係る集積回路装置は、第３の態様又は第４の態様において、前記第１の容量の容量値をＣ１、前記第２の容量の容量値をＣｄｅｔ、前記第１のトランジスターの電流駆動能力をβ１、前記第２のトランジスターの電流駆動能力をβ２としたとき、Ｃｄｅｔ×β２／β１＞Ｃ１である。 (5) In an integrated circuit device according to a fifth aspect of the present invention, in the third aspect or the fourth aspect, the capacitance value of the first capacitor is C1, the capacitance value of the second capacitor is Cdet, When the current driving capability of the first transistor is β1, and the current driving capability of the second transistor is β2, Cdet × β2 / β1> C1.
本態様によれば、第２のトランジスターに十分な電荷量を流すことで、第１の容量を瞬時に充電することができ、確実に出力電圧の変動を抑制することができるようになる。 According to this aspect, by supplying a sufficient amount of charge to the second transistor, the first capacitor can be charged instantaneously, and fluctuations in the output voltage can be reliably suppressed.
（６）本発明の第６の態様に係る集積回路装置は、第１の態様乃至第５の態様のいずれかにおいて、前記出力トランジスターのドレイン電圧と前記第２の電圧との差を動作電圧として動作する負荷回路を含む。 (6) An integrated circuit device according to a sixth aspect of the present invention is the integrated circuit device according to any one of the first to fifth aspects, wherein the difference between the drain voltage of the output transistor and the second voltage is an operating voltage. Includes an operating load circuit.
本態様によれば、出力トランジスターのドレイン電圧である出力電圧を用いて動作電圧として動作する負荷回路を更に含む構成としたので、動作電圧が上昇した場合でも誤動作しない負荷回路を有する集積回路装置を提供することができるようになる。 According to this aspect, since the load circuit that operates as the operating voltage using the output voltage that is the drain voltage of the output transistor is further included, an integrated circuit device having a load circuit that does not malfunction even when the operating voltage rises is provided. Will be able to provide.
（７）本発明の第７の態様に係る集積回路装置は、第６の態様において、前記負荷回路は、その入力及び出力に発振振動子の接続が可能に構成されるインバーター回路を含む。 (7) In an integrated circuit device according to a seventh aspect of the present invention, in the sixth aspect, the load circuit includes an inverter circuit configured such that an oscillation oscillator can be connected to an input and an output thereof.
本態様によれば、負荷回路として、発振振動子の接続が可能なインバーター回路を採用したので、インバーター回路の電源を生成する電圧発生回路の動作電圧が変動しても、発振クロックが「歯抜け」になることを防止する集積回路装置を提供することができるようになる。 According to this aspect, since the inverter circuit capable of connecting the oscillation vibrator is employed as the load circuit, the oscillation clock is “toothless” even if the operating voltage of the voltage generation circuit that generates the power supply of the inverter circuit fluctuates. It becomes possible to provide an integrated circuit device that prevents the
（８）本発明の第８の態様に係る集積回路装置は、第７の態様において、前記インバーター回路の出力を分周する分周回路と、前記分周回路の出力に基づいて計時する計時回路とを含む。 (8) An integrated circuit device according to an eighth aspect of the present invention is the integrated circuit device according to the seventh aspect, wherein a frequency dividing circuit that divides the output of the inverter circuit and a time measuring circuit that counts based on the output of the frequency dividing circuit Including.
本態様によれば、電源の切り替えや電源起動等による電圧発生回路の動作電圧が上昇した場合でも、誤動作することなく計時が可能な集積回路装置を提供することができるようになる。 According to this aspect, it is possible to provide an integrated circuit device that can measure time without malfunction even when the operating voltage of the voltage generation circuit rises due to power source switching, power source activation, or the like.
（９）本発明の第９の態様は、電子機器が、第１の態様乃至第８の態様のいずれか記載の集積回路装置を含む。 (9) In a ninth aspect of the present invention, an electronic device includes the integrated circuit device according to any one of the first to eighth aspects.
本態様によれば、簡素な構成で、電圧発生回路の電源電圧が上昇した場合でも出力電圧の変動を精度よく抑制できる集積回路装置が適用された電子機器を提供することができるようになる。 According to this aspect, it is possible to provide an electronic apparatus to which an integrated circuit device that can accurately suppress fluctuations in the output voltage even when the power supply voltage of the voltage generation circuit increases with a simple configuration.
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The embodiments described below do not unduly limit the contents of the present invention described in the claims. In addition, all of the configurations described below are not necessarily indispensable configuration requirements for solving the problems of the present invention.
図１に、本発明に係る一実施形態における集積回路装置の構成例のブロック図を示す。 FIG. 1 is a block diagram showing a configuration example of an integrated circuit device according to an embodiment of the present invention.
集積回路装置１００は、基準電圧発生回路１１０と、電圧発生回路１２０と、電圧変動抑制回路１３０とを備える。電圧発生回路１２０は、差動回路１２２と、出力回路１２４とを有するレギュレーターにより構成される。この集積回路装置１００には、第１の電圧Ｖ１が第１の電圧供給線ＰＬ１を介して上記の各部に供給されると共に、第２の電圧Ｖ２が第２の電圧供給線ＰＬ２を介して上記の各部に供給される。第１の電圧Ｖ１及び第２の電圧Ｖ２は、集積回路装置１００の外部又は内部で生成される。
The
基準電圧発生回路１１０は、第１の電圧供給線ＰＬ１及び第２の電圧供給線ＰＬ２に接続（より具体的には、電気的に接続。以下同様。）され、例えば定電圧である基準電圧Ｖｒｅｆを生成する。この基準電圧発生回路１１０は、集積回路装置１００の外部に設けられていてもよい。
The reference
電圧発生回路１２０は、第１の電圧Ｖ１と第２の電圧Ｖ２との差を動作電圧として第３の電圧Ｖ３を生成し、該第３の電圧Ｖ３を出力電圧供給線ＰＬＯに供給する。より具体的には、電圧発生回路１２０は、基準電圧Ｖｒｅｆに基づいて、例えば定電圧である第３の電圧Ｖ３を生成する。この電圧発生回路１２０において、差動回路１２２は、入力差動対と、カレントミラー回路とを有し、基準電圧Ｖｒｅｆと出力回路１２４の所定のノードの電圧（第３の電圧Ｖ３に対応した電圧）とに基づいて差動動作を行う。出力回路１２４は、差動回路１２２の差動動作結果に基づいて、第３の電圧Ｖ３を出力する。
The
電圧変動抑制回路１３０は、電圧発生回路１２０の動作電圧が上昇したとき、差動回路１２２の入力差動対を構成するトランジスターのソース・ドレイン間に流れる電荷量に対して、第２の電圧Ｖ２に対する第１の電圧Ｖ１の上昇分に対応した電荷量を増加させる。より具体的には、位相補償容量Ｃ１の容量値をそのままＣ１、第２の電圧Ｖ２に対する第１の電圧Ｖ１の上昇分をΔＶとしたとき、電圧変動抑制回路１３０は、Ｃ１×ΔＶより大きい電荷量を、上昇分に対応した電荷量として増加させる。こうすることで、電圧変動抑制回路１３０は、第３の電圧Ｖ３の変動を精度よく抑えると共に、電圧発生回路１２０の構成の簡素化に寄与することができる。
When the operating voltage of the
図２に、図１の集積回路装置１００の構成例の回路図を示す。図２では、第１の電圧Ｖ１がシステム電源電圧ＶＤＤ、第２の電圧Ｖ２がシステム電源電圧ＶＤＤより低電位側のシステム接地電圧ＶＳＳ、第３の電圧Ｖ３が出力電圧ＶＯＳＣであるものとする。なお、図２において、図１と同様の部分には同一符号を付し、適宜説明を省略する。
FIG. 2 shows a circuit diagram of a configuration example of the
基準電圧発生回路１１０は、電流源ＣＳ１、Ｎ型（第１導電型）のＭＯＳトランジスターＴｒ１を含む。電流源ＣＳ１は、一端が第１の電圧供給線ＰＬ１に接続され、他端がＭＯＳトランジスターＴｒ１のゲート及びドレインに接続される。ＭＯＳトランジスターＴｒ１のソースは、第２の電圧供給線ＰＬ２に接続される。このような構成において、ＭＯＳトランジスターＴｒ１のドレイン電圧（ゲート電圧）が、基準電圧Ｖｒｅｆとなる。
The reference
電圧発生回路１２０の差動回路１２２は、入力差動対を構成しソース同士が接続されるＮ型のＭＯＳトランジスターＴｒ２、Ｔｒ３と、電流源ＣＳ２とを含む。電流源ＣＳ２は、ＭＯＳトランジスターＴｒ２、Ｔｒ３のソースと第２の電圧供給線ＰＬ２との間に接続される。ＭＯＳトランジスターＴｒ２は、第１の入力トランジスターに対応し、ＭＯＳトランジスターＴｒ３は、第２の入力トランジスターに対応する。また、差動回路１２２は、カレントミラー回路を構成しゲート及びソース同士が接続されるＰ型（第２導電型）のＭＯＳトランジスターＴｒ４、Ｔｒ５を含む。ＭＯＳトランジスターＴｒ４、Ｔｒ５のソースは、第１の電圧供給線ＰＬ１に接続される。ＭＯＳトランジスターＴｒ４のドレインは、ＭＯＳトランジスターＴｒ２のドレインに接続される。ＭＯＳトランジスターＴｒ５のゲート及びドレインは、ＭＯＳトランジスターＴｒ３のドレインに接続される。即ち、カレントミラー回路は、第１の電圧供給線ＰＬ１に接続され、ＭＯＳトランジスターＴｒ５のドレイン電流をミラーして、ＭＯＳトランジスターＴｒ４のドレイン電流とＭＯＳトランジスターＴｒ５のドレイン電流との差の電流をＭＯＳトランジスターＴｒ６のゲートに供給する。ＭＯＳトランジスターＴｒ５のドレイン電流は、第２の入力トランジスターとしてのＭＯＳトランジスターＴｒ３のドレイン電流と同等である。ここで、トランジスターのドレイン電流は、該トランジスターのソース・ドレイン間電流を意味する（以下、同様）。
The
出力回路１２４は、電流源ＣＳ３と、Ｐ型のＭＯＳトランジスターＴｒ６、Ｔｒ７と、位相補償容量Ｃ１とを含む。ＭＯＳトランジスターＴｒ６が出力トランジスターに対応し、位相補償容量Ｃ１が第１の容量に対応する。電流源ＣＳ３は、一端が第２の電圧供給線ＰＬ２に接続され、他端がＭＯＳトランジスターＴｒ７のゲート及びドレインに接続される。ＭＯＳトランジスターＴｒ７のソースは、ＭＯＳトランジスターＴｒ６のドレインに接続される。ＭＯＳトランジスターＴｒ６のソースは、第１の電圧供給線ＰＬ１に接続される。位相補償容量Ｃ１は、ＭＯＳトランジスターＴｒ６のゲート（ノードＰＧ）及びドレイン間に接続される。このような構成において、ＭＯＳトランジスターＴｒ６のゲートは、ＭＯＳトランジスターＴｒ２のドレインに接続される。また、ＭＯＳトランジスターＴｒ３のゲートは、ＭＯＳトランジスターＴｒ７のゲート及びドレインに接続される。ここで、ＭＯＳトランジスターＴｒ６のドレイン電圧が、出力電圧ＶＯＳＣとなる。
The
図２において、基準電圧発生回路１１０では、ＭＯＳトランジスターＴｒ１のドレイン及びソース間に電流源ＣＳ１からの定電流が流れ、入力差動対を構成する一方のＭＯＳトランジスターＴｒ２のゲートには、基準電圧Ｖｒｅｆが供給される。また、該入力差動対を構成する他方のＭＯＳトランジスターＴｒ３のゲートには、ＭＯＳトランジスターＴｒ７のドレインが接続される。ＭＯＳトランジスターＴｒ７のドレイン及びソース間には、電流源ＣＳ３からの定電流が流れ、出力電圧ＶＯＳＣから定電圧だけ低いフィードバック電圧が、ＭＯＳトランジスターＴｒ３のゲートに供給される。これにより、差動回路１２２は、基準電圧Ｖｒｅｆとフィードバック電圧とが等しくなるように制御され、定電流が流れるＭＯＳトランジスターＴｒ７を介して出力電圧ＶＯＳＣは定電圧となる。こうすることで、出力電圧ＶＯＳＣは、システム接地電圧ＶＳＳを基準として、ＭＯＳトランジスターＴｒ１で発生した電位差と、ＭＯＳトランジスターＴｒ７で発生した電位差との和に対応した定電圧となる。
In FIG. 2, in the reference
電圧変動抑制回路１３０は、電流源ＣＳ４と、Ｎ型のＭＯＳトランジスターＴｒ８、Ｔｒ９と、検知容量Ｃｄｅｔとを含む。電流源ＣＳ４が第１の電流源に対応し、ＭＯＳトランジスターＴｒ８が第１のトランジスターに対応し、ＭＯＳトランジスターＴｒ９が第２のトランジスターに対応し、検知容量Ｃｄｅｔが第２の容量に対応する。
The voltage
電流源ＣＳ４は、一端が第１の電圧供給線ＰＬ１に接続され、他端がＭＯＳトランジスターＴｒ８のドレイン及びゲートに接続される。電流源ＣＳ４は、定電流Ｉ４を流す。ＭＯＳトランジスターＴｒ８のソースは、第２の電圧供給線ＰＬ２に接続される。ＭＯＳトランジスターＴｒ８（Ｔｒ９）のゲートと第１の電圧供給線ＰＬ１との間に検知容量Ｃｄｅｔが挿入される。 The current source CS4 has one end connected to the first voltage supply line PL1, and the other end connected to the drain and gate of the MOS transistor Tr8. The current source CS4 flows a constant current I4. The source of the MOS transistor Tr8 is connected to the second voltage supply line PL2. A detection capacitor Cdet is inserted between the gate of the MOS transistor Tr8 (Tr9) and the first voltage supply line PL1.
ＭＯＳトランジスターＴｒ９は、ゲートがＭＯＳトランジスターＴｒ８のゲートに接続され、ソースが第２の電圧供給線ＰＬ２に接続される。また、ＭＯＳトランジスターＴｒ９のドレインは、ＭＯＳトランジスターＴｒ２、Ｔｒ３のソースに接続される。即ち、ＭＯＳトランジスターＴｒ９は、電流源ＣＳ２と並列に設けられる。 The MOS transistor Tr9 has a gate connected to the gate of the MOS transistor Tr8 and a source connected to the second voltage supply line PL2. The drain of the MOS transistor Tr9 is connected to the sources of the MOS transistors Tr2 and Tr3. That is, the MOS transistor Tr9 is provided in parallel with the current source CS2.
図２に示す構成において、位相補償容量Ｃ１の容量値をそのままＣ１、検知容量Ｃｄｅｔの容量値をそのままＣｄｅｔ、ＭＯＳトランジスターＴｒ８の電流駆動能力をβ１、ＭＯＳトランジスターＴｒ９の電流駆動能力をβ２とする。このとき、Ｃｄｅｔ×β２／β１＞Ｃ１である。こうすることで、電圧変動抑制回路１３０は、ＭＯＳトランジスターＴｒ９に十分な電荷量を流し、位相補償容量Ｃ１を瞬時に充電することができ、確実に出力電圧ＶＯＳＣの変動を抑制することができるようになる。
In the configuration shown in FIG. 2, the capacitance value of the phase compensation capacitor C1 is C1, the capacitance value of the detection capacitor Cdet is Cdet, the current drive capability of the MOS transistor Tr8 is β1, and the current drive capability of the MOS transistor Tr9 is β2. At this time, Cdet × β2 / β1> C1. By doing so, the voltage
なお、図２では、安定化容量Ｃ２を省略した構成を採用しているが、出力電圧供給線ＰＬＯと第２の電圧供給線ＰＬ２との間に安定化容量Ｃ２を接続するようにしてもよい。 In FIG. 2, a configuration in which the stabilization capacitor C2 is omitted is employed. However, the stabilization capacitor C2 may be connected between the output voltage supply line PLO and the second voltage supply line PL2. .
ここで、電流源ＣＳ４の電流値をＩ４とする。システム電源電圧ＶＤＤが安定している定常状態では、ＭＯＳトランジスターＴｒ８、Ｔｒ９の電流駆動能力が等しいとすると、ＭＯＳトランジスターＴｒ８、Ｔｒ９に流れる定電流はＩ４となる。システム電源電圧ＶＤＤが急激に上昇すると、検知容量ＣｄｅｔによりノードＮ１の電位が押し上げられ、ＭＯＳトランジスターＴｒ８、Ｔｒ９のゲート・ソース間の電位差が大きくなる。これにより、ＭＯＳトランジスターＴｒ８、Ｔｒ９のドレイン電流が増加する。ここで、システム電源電圧ＶＤＤが上昇した電圧をΔＶとすると、ＭＯＳトランジスターＴｒ８には、電流源ＣＳ４の電流値Ｉ４とは別に、Ｃｄｅｔ×ΔＶの電荷に対応した電流が流れたところで、ノードＮ１の電位が定常状態に戻る。 Here, the current value of the current source CS4 is I4. In a steady state where the system power supply voltage VDD is stable, assuming that the current drive capabilities of the MOS transistors Tr8 and Tr9 are equal, the constant current flowing through the MOS transistors Tr8 and Tr9 is I4. When the system power supply voltage VDD increases rapidly, the potential of the node N1 is pushed up by the detection capacitor Cdet, and the potential difference between the gate and source of the MOS transistors Tr8 and Tr9 increases. As a result, the drain currents of the MOS transistors Tr8 and Tr9 increase. Here, assuming that the voltage at which the system power supply voltage VDD has increased is ΔV, a current corresponding to the charge of Cdet × ΔV flows to the MOS transistor Tr8 separately from the current value I4 of the current source CS4. The potential returns to a steady state.
ＭＯＳトランジスターＴｒ９のソース・ドレイン間も、ＭＯＳトランジスターＴｒ８と同等の電流が流れる。システム電源電圧ＶＤＤが上昇したときに位相補償容量Ｃ１を充電するために必要な電荷量はＣ１×ΔＶであり、Ｃｄｅｔ＞Ｃ１であれば、位相補償容量Ｃ１を瞬時に充電することができる。なお、入力差動対を構成するＭＯＳトランジスターのソース・ドレイン間に流れる電流のすべてが位相補償容量Ｃ１の充電に寄与するわけではなく、その分、検知容量Ｃｄｅｔの容量値を位相補償容量Ｃ１の容量値より大きくすることが望ましい。 A current equivalent to that of the MOS transistor Tr8 flows between the source and drain of the MOS transistor Tr9. The amount of charge required to charge the phase compensation capacitor C1 when the system power supply voltage VDD rises is C1 × ΔV. If Cdet> C1, the phase compensation capacitor C1 can be charged instantaneously. Note that not all of the current flowing between the source and drain of the MOS transistors constituting the input differential pair contributes to the charging of the phase compensation capacitor C1, and accordingly, the capacitance value of the detection capacitor Cdet is set to that of the phase compensation capacitor C1. It is desirable to make it larger than the capacitance value.
以上のように、図２の構成によれば、システム電源電圧ＶＤＤが急激に上昇したとき、レギュレーターの入力差動対を構成するトランジスターに流れる電流を、必要な電荷量に応じて切り替えることができる。そのため、発振等の問題が生じることなく、例えば図２に示すようにレギュレーターの構成を簡素化できる。 As described above, according to the configuration of FIG. 2, when the system power supply voltage VDD rapidly increases, the current flowing through the transistors constituting the input differential pair of the regulator can be switched according to the required charge amount. . Therefore, the configuration of the regulator can be simplified as shown in FIG. 2, for example, without causing problems such as oscillation.
また、例えばＭＯＳトランジスターの閾値電圧以上上昇しなくても、その上昇分に応じて出力電圧の変動を抑制できるため、出力電圧の変動抑制を精度よく行うことができる。 Further, for example, even if the voltage does not increase more than the threshold voltage of the MOS transistor, the fluctuation of the output voltage can be suppressed according to the increase, so that the fluctuation of the output voltage can be suppressed with high accuracy.
更に、定常状態における消費電流を増加させることなく、出力電圧の変動を抑制することが可能となる。 Furthermore, it is possible to suppress fluctuations in the output voltage without increasing the current consumption in the steady state.
例えば、ＭＯＳトランジスターＴｒ８についてチャネル幅Ｗ＝２μｍ、チャネル長Ｌ＝２０μｍ、ＭＯＳトランジスターＴｒ９についてチャネル幅Ｗ＝２μｍ、チャネル長Ｌ＝２０μｍとする。このとき、電流源ＣＳ４の電流値Ｉ４＝５ｎＡ、電流源ＣＳ２の電流値Ｉ２＝１０ｎＡ、検知容量Ｃｄｅｔの容量値１０ｐＦ、位相補償容量Ｃ１の容量値３ｐＦとすることができる。
For example, the channel width W = 2 μm and the channel length L = 20 μm for the MOS transistor Tr8, and the channel width W = 2 μm and the channel length L = 20 μm for the MOS transistor Tr9. At this time, the current value I4 of the current source CS4 = 5 nA, the current value I2 of the current source CS2 = 10 nA, the
図３に、図１又は図２の電圧発生回路１２０が適用された集積回路装置の構成例の回路図を示す。図３では、電圧発生回路１２０が発生した出力電圧ＶＯＳＣを動作電圧とする負荷回路として水晶発振回路が採用されている。図３では、安定化容量Ｃ２を省略した構成を採用しているが、出力電圧供給線ＰＬＯと第２の電圧供給線ＰＬ２との間に安定化容量Ｃ２を接続するようにしてもよい。なお、図３において、図１又は図２と同様の部分には同一符号を付し、適宜説明を省略する。
FIG. 3 shows a circuit diagram of a configuration example of an integrated circuit device to which the
集積回路装置１００は、レギュレーターとしての電圧発生回路１２０と、水晶発振回路１４０と、動作回路としての分周回路１６０とを含む。
The
水晶発振回路１４０には、集積回路装置１００の接続端子ＴＭａ、ＴＭｂを介して外部に設けられた水晶振動子（広義には、発振振動子）１５０が接続される。水晶発振回路１４０は、出力電圧ＶＯＳＣ（第３の電圧Ｖ３）とシステム接地電圧ＶＳＳ（第２の電圧Ｖ２）との差を動作電圧として水晶発振動作を行い、発振クロックＣＬＫＯを出力する。水晶発振回路１４０の発振出力である発振クロックＣＬＫＯは、分周回路１６０に供給される。
The
水晶発振回路１４０は、Ｐ型のＭＯＳトランジスターＴｒ１０とＮ型のＭＯＳトランジスターＴｒ１１とから構成されるＣＭＯＳインバーター回路であり、出力電圧ＶＯＳＣとシステム接地電圧ＶＳＳとの差を動作電圧として動作する。ＭＯＳトランジスターＴｒ１０のゲート及びＭＯＳトランジスターＴｒ１１のゲートは、集積回路装置１００の接続端子ＴＭａに接続される。ＭＯＳトランジスターＴｒ１０のドレイン及びＭＯＳトランジスターＴｒ１１のドレインは、集積回路装置１００の接続端子ＴＭｂに接続される（具体的には、ドレイン抵抗を介して接続される）。集積回路装置１００の外部には、水晶振動子１５０が設けられ、接続端子ＴＭａ、ＴＭｂを介して、水晶発振回路１４０を構成するＣＭＯＳインバーター回路の入力及び出力間に、水晶振動子１５０の接続が可能に構成される。
The
なお、図３では図示を省略しているが、水晶発振回路１４０は、更に、帰還抵抗Ｒｆ、ドレイン抵抗ＲＤ、ゲート容量ＣＧ、ドレイン容量ＣＤを含むことができる。帰還抵抗Ｒｆは、ＣＭＯＳインバーター回路の入力及び出力間に接続される。ドレイン抵抗ＲＤは、ＣＭＯＳインバーター回路の出力と接続端子ＴＭｂとの間に直列に挿入される。ゲート容量ＣＧは、水晶振動子１５０の一端が接続される接続端子ＴＭａとシステム接地電圧ＶＳＳとの間に挿入される。ドレイン容量ＣＤは、水晶振動子１５０の他端が接続される接続端子ＴＭｂとシステム接地電圧ＶＳＳとの間に挿入される。ゲート容量ＣＧ及びドレイン容量ＣＤを設けることで、発振条件を満たし、発振周波数を調整することができるようにしている。
Incidentally, although not shown in FIG. 3,
分周回路１６０（広義には動作回路）は、水晶発振回路１４０からの発振クロックＣＬＫＯをバッファリングするインバーター回路を少なくとも含む。このインバーター回路は、Ｐ型のＭＯＳトランジスターＴｒ１２と、Ｎ型のＭＯＳトランジスターＴｒ１３とを含み、出力電圧ＶＯＳＣとシステム接地電圧ＶＳＳとの差を動作電圧として動作する。
The frequency dividing circuit 160 (an operation circuit in a broad sense) includes at least an inverter circuit that buffers the oscillation clock CLKO from the
このような構成において、システム電源電圧ＶＤＤが上昇した場合でも、上記のように出力電圧ＶＯＳＣの変動を抑制することができるので、水晶発振を継続できる。そのため、水晶発振回路１４０を構成するＣＭＯＳインバーター回路からの発振クロックを後段回路に伝播でき、後段回路で生成されるクロック信号が停止してしまう事態を回避できる。これにより、集積回路装置が計時用に用いられる場合に、正確な計時が可能となる。
In such a configuration, even when the system power supply voltage VDD rises, fluctuations in the output voltage VOSC can be suppressed as described above, so that crystal oscillation can be continued. Therefore, the oscillation clock from the CMOS inverter circuit constituting the
〔変形例〕
本発明は、上記の実施形態で説明した構成に限定されるものではなく、例えば次のような構成であってもよい。
[Modification]
The present invention is not limited to the configuration described in the above embodiment, and may have the following configuration, for example.
図４に、本実施形態の変形例における集積回路装置１００の構成例の回路図を示す。図４では、第１の電圧Ｖ１がシステム接地電圧ＶＳＳ、第２の電圧Ｖ２がシステム電源電圧ＶＤＤ、第３の電圧Ｖ３が出力電圧ＶＯＳＣであるものとする。従って、図４では、システム電源電圧ＶＤＤが供給される電圧供給線を第２の電圧供給線ＰＬ２とし、システム接地電圧ＶＳＳが供給される電圧供給線を第１の電圧供給線ＰＬ１と図示している。なお、図４において、図２と同様の部分には同一符号を付し、適宜説明を省略する。
FIG. 4 shows a circuit diagram of a configuration example of the
図４の構成は、図２の構成におけるＮ型のＭＯＳトランジスターをＰ型のＭＯＳトランジスターに置き換えると共に、Ｐ型のＭＯＳトランジスターをＮ型のＭＯＳトランジスターに置き換えた構成を有している。これに伴い、図２の構成における各電流源の配置も変更され、図４に示すように、対応する各電流源が配置されている。 4 has a configuration in which the N-type MOS transistor in the configuration of FIG. 2 is replaced with a P-type MOS transistor, and the P-type MOS transistor is replaced with an N-type MOS transistor. Accordingly, the arrangement of the current sources in the configuration of FIG. 2 is also changed, and the corresponding current sources are arranged as shown in FIG.
即ち、本変形例における集積回路装置１００ａは、基準電圧発生回路１１０ａと、電圧発生回路１２０ａと、電圧変動抑制回路１３０ａとを備える。電圧発生回路１２０ａは、差動回路１２２ａと、出力回路１２４ａとを備える。
That is, the
基準電圧発生回路１１０ａは、電流源ＣＳ１ａ、Ｐ型のＭＯＳトランジスターＴｒ１ａを含む。電流源ＣＳ１ａは、一端が第１の電圧供給線ＰＬ１に接続され、他端がＭＯＳトランジスターＴｒ１ａのゲート及びドレインに接続される。ＭＯＳトランジスターＴｒ１ａのソースは、第２の電圧供給線ＰＬ２に接続される。このような構成において、ＭＯＳトランジスターＴｒ１ａのドレイン電圧が、基準電圧Ｖｒｅｆとなる。
The reference
電圧発生回路１２０ａの差動回路１２２ａは、入力差動対を構成しソース同士が接続されるＰ型のＭＯＳトランジスターＴｒ２ａ、Ｔｒ３ａと、電流源ＣＳ２ａとを含む。電流源ＣＳ２ａは、ＭＯＳトランジスターＴｒ２ａ、Ｔｒ３ａのソースと第２の電圧供給線ＰＬ２との間に接続される。差動回路１２２ａは、カレントミラー回路を構成しゲート及びソース同士が接続されるＮ型のＭＯＳトランジスターＴｒ４ａ、Ｔｒ５ａを含む。ＭＯＳトランジスターＴｒ４ａ、Ｔｒ５ａのソースは、第１の電圧供給線ＰＬ１に接続される。ＭＯＳトランジスターＴｒ４ａのドレインは、ＭＯＳトランジスターＴｒ２ａのドレインに接続される。ＭＯＳトランジスターＴｒ５ａのゲート及びドレインは、ＭＯＳトランジスターＴｒ３ａのドレインに接続される。即ち、カレントミラー回路は、第１の電圧供給線ＰＬ１に接続され、ＭＯＳトランジスターＴｒ５ａのドレイン電流をミラーして、ＭＯＳトランジスターＴｒ４ａのドレイン電流とＭＯＳトランジスターＴｒ５ａのドレイン電流との差の電流をＭＯＳトランジスターＴｒ６ａのゲートに供給する。ＭＯＳトランジスターＴｒ５ａのドレイン電流は、第２の入力トランジスターとしてのＭＯＳトランジスターＴｒ３ａのドレイン電流と同等である。
The
出力回路１２４ａは、電流源ＣＳ３ａと、Ｎ型のＭＯＳトランジスターＴｒ６ａ、Ｔｒ７ａと、位相補償容量Ｃ１とを含む。電流源ＣＳ３ａは、一端が第２の電圧供給線ＰＬ２に接続され、他端がＭＯＳトランジスターＴｒ７ａのゲート及びドレインに接続される。ＭＯＳトランジスターＴｒ７ａのソースは、ＭＯＳトランジスターＴｒ６ａのドレインに接続される。ＭＯＳトランジスターＴｒ６ａのソースは、第１の電圧供給線ＰＬ１に接続される。位相補償容量Ｃ１は、ＭＯＳトランジスターＴｒ６ａのゲート（ノードＰＧａ）及びドレイン間に接続される。このような構成において、ＭＯＳトランジスターＴｒ６ａのゲートは、ＭＯＳトランジスターＴｒ２ａのドレインに接続される。また、ＭＯＳトランジスターＴｒ３ａのゲートは、ＭＯＳトランジスターＴｒ７ａのゲート及びドレインに接続される。ここで、ＭＯＳトランジスターＴｒ６ａのドレイン電圧が、出力電圧ＶＯＳＣとなる。
The
図４において、基準電圧発生回路１１０ａの差動回路１２２ａは、差動回路１２２と同様に、基準電圧Ｖｒｅｆとフィードバック電圧とが等しくなるように制御され、定電流が流れるＭＯＳトランジスターＴｒ７ａを介して出力電圧ＶＯＳＣは定電圧となる。こうすることで、出力電圧ＶＯＳＣは、システム接地電圧ＶＳＳを基準として、ＭＯＳトランジスターＴｒ１ａで発生した電位差と、ＭＯＳトランジスターＴｒ７ａで発生した電位差との和に対応した定電圧となる。
In FIG. 4, the
電圧変動抑制回路１３０ａは、電流源ＣＳ４ａと、Ｐ型のＭＯＳトランジスターＴｒ８ａ、Ｔｒ９ａと、検知容量Ｃｄｅｔとを含む。
The voltage
電流源ＣＳ４ａは、一端が第１の電圧供給線ＰＬ１に接続され、他端がＭＯＳトランジスターＴｒ８ａのドレイン及びゲートに接続される。電流源ＣＳ４ａは、定電流Ｉ４ａを流す。ＭＯＳトランジスターＴｒ８ａのソースは、第２の電圧供給線ＰＬ２に接続される。ＭＯＳトランジスターＴｒ８ａ（Ｔｒ９ａ）のゲートと第１の電圧供給線ＰＬ１との間に検知容量Ｃｄｅｔが挿入される。 The current source CS4a has one end connected to the first voltage supply line PL1 and the other end connected to the drain and gate of the MOS transistor Tr8a. The current source CS4a passes a constant current I4a. The source of the MOS transistor Tr8a is connected to the second voltage supply line PL2. A detection capacitor Cdet is inserted between the gate of the MOS transistor Tr8a (Tr9a) and the first voltage supply line PL1.
ＭＯＳトランジスターＴｒ９ａは、ゲートがＭＯＳトランジスターＴｒ８ａのゲートに接続され、ソースが第２の電圧供給線ＰＬ２に接続される。また、ＭＯＳトランジスターＴｒ９ａのドレインは、ＭＯＳトランジスターＴｒ２ａ、Ｔｒ３ａのソースに接続される。即ち、ＭＯＳトランジスターＴｒ９ａは、電流源ＣＳ２ａと並列に設けられる。 The MOS transistor Tr9a has a gate connected to the gate of the MOS transistor Tr8a and a source connected to the second voltage supply line PL2. The drain of the MOS transistor Tr9a is connected to the sources of the MOS transistors Tr2a and Tr3a. That is, the MOS transistor Tr9a is provided in parallel with the current source CS2a.
図４に示す構成において、位相補償容量Ｃ１の容量値をそのままＣ１、検知容量Ｃｄｅｔの容量値をそのままＣｄｅｔ、ＭＯＳトランジスターＴｒ８ａの電流駆動能力をβ１ａ、ＭＯＳトランジスターＴｒ９ａの電流駆動能力をβ２ａとする。このとき、Ｃｄｅｔ×β２ａ／β１ａ＞Ｃ１である。こうすることで、電圧変動抑制回路１３０ａは、ＭＯＳトランジスターＴｒ９ａに十分な電荷量を流し、位相補償容量Ｃ１を瞬時に充電することができ、確実に出力電圧ＶＯＳＣの変動を抑制することができる。
In the configuration shown in FIG. 4, the capacitance value of the phase compensation capacitor C1 is C1, the capacitance value of the detection capacitor Cdet is Cdet, the current drive capability of the MOS transistor Tr8a is β1a, and the current drive capability of the MOS transistor Tr9a is β2a. At this time, Cdet × β2a / β1a> C1. In this way, the voltage
なお、図４では、安定化容量Ｃ２を省略した構成を採用しているが、出力電圧供給線ＰＬＯと第２の電圧供給線ＰＬ２との間に安定化容量Ｃ２を接続するようにしてもよい。 In FIG. 4, a configuration in which the stabilization capacitor C2 is omitted is employed. However, the stabilization capacitor C2 may be connected between the output voltage supply line PLO and the second voltage supply line PL2. .
ここで、電流源ＣＳ４ａの電流値をＩ４ａとする。システム電源電圧ＶＤＤが安定している定常状態では、ＭＯＳトランジスターＴｒ８ａ、Ｔｒ９ａの電流駆動能力が等しいとすると、ＭＯＳトランジスターＴｒ８ａ、Ｔｒ９ａに流れる定電流はＩ４ａとなる。システム接地電圧ＶＳＳに対してシステム電源電圧ＶＤＤが急激に上昇すると、検知容量Ｃｄｅｔにより、ＭＯＳトランジスターＴｒ８ａ、Ｔｒ９ａのゲート・ソース間の電位差が大きくなる。これにより、ＭＯＳトランジスターＴｒ８ａ、Ｔｒ９ａのドレイン電流が増加する。ここで、システム接地電圧ＶＳＳに対してシステム電源電圧ＶＤＤが上昇した電圧をΔＶとする。ＭＯＳトランジスターＴｒ８ａには、電流源ＣＳ４ａの電流値Ｉ４ａとは別に、Ｃｄｅｔ×ΔＶの電荷に対応した電流が流れ、そこでノードＮ１ａの電位が定常状態に戻る。 Here, the current value of the current source CS4a is assumed to be I4a. In a steady state where the system power supply voltage VDD is stable, assuming that the current drive capabilities of the MOS transistors Tr8a and Tr9a are equal, the constant current flowing through the MOS transistors Tr8a and Tr9a is I4a. When the system power supply voltage VDD rapidly rises with respect to the system ground voltage VSS, the potential difference between the gate and source of the MOS transistors Tr8a and Tr9a increases due to the detection capacitor Cdet. Thereby, the drain currents of the MOS transistors Tr8a and Tr9a are increased. Here, a voltage obtained by increasing the system power supply voltage VDD with respect to the system ground voltage VSS is defined as ΔV. In addition to the current value I4a of the current source CS4a, a current corresponding to the charge of Cdet × ΔV flows through the MOS transistor Tr8a, where the potential of the node N1a returns to a steady state.
ＭＯＳトランジスターＴｒ９ａのソース・ドレイン間も、ＭＯＳトランジスターＴｒ８ａと同等の電流が流れる。システム接地電圧ＶＳＳに対してシステム電源電圧ＶＤＤが上昇したときに位相補償容量Ｃ１を充電するために必要な電荷量はＣ１×ΔＶであり、Ｃｄｅｔ＞Ｃ１であれば、位相補償容量Ｃ１を瞬時に充電することができる。なお、入力差動対を構成するＭＯＳトランジスターのソース・ドレイン間に流れる電流のすべてが位相補償容量Ｃ１の充電に寄与するわけではなく、その分、検知容量Ｃｄｅｔの容量値を位相補償容量Ｃ１の容量値より大きくすることが望ましい。 A current equivalent to that of the MOS transistor Tr8a also flows between the source and drain of the MOS transistor Tr9a. The amount of charge required to charge the phase compensation capacitor C1 when the system power supply voltage VDD rises with respect to the system ground voltage VSS is C1 × ΔV. If Cdet> C1, the phase compensation capacitor C1 is instantaneously set. Can be charged. Note that not all of the current flowing between the source and drain of the MOS transistors constituting the input differential pair contributes to the charging of the phase compensation capacitor C1, and accordingly, the capacitance value of the detection capacitor Cdet is set to that of the phase compensation capacitor C1. It is desirable to make it larger than the capacitance value.
以上のように、図４の構成によれば、システム接地電圧ＶＳＳに対してシステム電源電圧ＶＤＤが急激に上昇したとき、レギュレーターの入力差動対を構成するトランジスターに流れる電流を必要な電荷量に応じて切り替えることができる。そのため、発振等の問題が生じることなく、例えば図４に示すようにレギュレーターの構成を簡素化できる。 As described above, according to the configuration of FIG. 4, when the system power supply voltage VDD rapidly rises with respect to the system ground voltage VSS, the current flowing through the transistors constituting the input differential pair of the regulator is set to a necessary charge amount. It can be switched accordingly. Therefore, the configuration of the regulator can be simplified as shown in FIG. 4, for example, without causing problems such as oscillation.
また、例えばＭＯＳトランジスターの閾値電圧以上上昇しなくても、その上昇分に応じて出力電圧の変動を抑制できるため、出力電圧の変動抑制を精度よく行うことができる。 Further, for example, even if the voltage does not increase more than the threshold voltage of the MOS transistor, the fluctuation of the output voltage can be suppressed according to the increase, so that the fluctuation of the output voltage can be suppressed with high accuracy.
更に、定常状態における消費電流を増加させることなく、出力電圧の変動を抑制することが可能となる。 Furthermore, it is possible to suppress fluctuations in the output voltage without increasing the current consumption in the steady state.
図５に、図４の電圧発生回路１２０ａが適用された集積回路装置の構成例の回路図を示す。図５では、電圧発生回路１２０ａが発生した出力電圧ＶＯＳＣを動作電圧とする負荷回路として水晶発振回路が採用されている。図５では、安定化容量Ｃ２を省略した構成を採用しているが、出力電圧供給線ＰＬＯと第２の電圧供給線ＰＬ２との間に安定化容量Ｃ２を接続するようにしてもよい。なお、図５において、図３と同様の部分には同一符号を付し、適宜説明を省略する。
FIG. 5 shows a circuit diagram of a configuration example of an integrated circuit device to which the
集積回路装置１００ａは、レギュレーターとしての電圧発生回路１２０ａと、水晶発振回路１４０ａと、動作回路としての分周回路１６０ａとを含む。
The
水晶発振回路１４０ａには、集積回路装置１００ａの接続端子ＴＭａ、ＴＭｂを介して外部に設けられた水晶振動子１５０が接続される。水晶発振回路１４０ａは、出力電圧ＶＯＳＣとシステム接地電圧ＶＳＳとの差を動作電圧として水晶発振動作を行い、発振クロックＣＬＫＯを出力する。水晶発振回路１４０ａの発振出力である発振クロックＣＬＫＯは、分周回路１６０ａに供給される。
A
水晶発振回路１４０ａは、Ｐ型のＭＯＳトランジスターＴｒ１０ａとＮ型のＭＯＳトランジスターＴｒ１１ａとから構成されるＣＭＯＳインバーター回路であり、出力電圧ＶＯＳＣとシステム接地電圧ＶＳＳとの差を動作電圧として動作する。ＭＯＳトランジスターＴｒ１０ａのゲート及びＭＯＳトランジスターＴｒ１１ａのゲートは、集積回路装置１００ａの接続端子ＴＭａに接続される。ＭＯＳトランジスターＴｒ１０ａのドレイン及びＭＯＳトランジスターＴｒ１１ａのドレインは、集積回路装置１００ａの接続端子ＴＭｂに接続される。集積回路装置１００ａの外部には、水晶振動子１５０が設けられ、接続端子ＴＭａ、ＴＭｂを介して、水晶発振回路１４０ａを構成するＣＭＯＳインバーター回路の入力及び出力間に水晶振動子１５０の接続が可能に構成される。
The
なお、図５においても、図３と同様に、図示を省略した帰還抵抗Ｒｆ、ドレイン抵抗ＲＤ、ゲート容量ＣＧ、ドレイン容量ＣＤを含むことができる。 Also in FIG. 5, as in FIG. 3, may include a feedback resistor Rf which is not shown, drain resistance R D, the gate capacitance C G, the drain capacitance C D.
分周回路１６０ａは、水晶発振回路１４０ａからの発振クロックＣＬＫＯをバッファリングするインバーター回路を少なくとも含む。このインバーター回路は、Ｐ型のＭＯＳトランジスターＴｒ１２ａと、Ｎ型のＭＯＳトランジスターＴｒ１３ａとを含み、出力電圧ＶＯＳＣとシステム接地電圧ＶＳＳとの差を動作電圧として動作する。
The
このような構成において、システム電源電圧ＶＤＤが上昇した場合でも、上記のように出力電圧ＶＯＳＣの変動を抑制することができるので、水晶発振を継続できる。そのため、水晶発振回路１４０ａを構成するＣＭＯＳインバーター回路からの発振クロックを後段回路に伝播でき、後段回路で生成されるクロック信号が停止してしまう事態を回避できる。これにより、集積回路装置が計時用に用いられる場合に、正確な計時が可能となる。
In such a configuration, even when the system power supply voltage VDD rises, fluctuations in the output voltage VOSC can be suppressed as described above, so that crystal oscillation can be continued. Therefore, the oscillation clock from the CMOS inverter circuit constituting the
〔集積回路装置の適用例〕
上記の実施形態又はその変形例における集積回路装置は、発振クロックを用いたクロック信号に基づいて計時する時計用集積回路装置に適用することができる。
[Application example of integrated circuit device]
The integrated circuit device in the above embodiment or its modification can be applied to a timepiece integrated circuit device that measures time based on a clock signal using an oscillation clock.
図６に、本発明に係る時計用集積回路装置の構成例のブロック図を示す。例えば、上記の実施形態又はその変形例における集積回路装置が、図６に示す発振回路４１０の機能を有する。
FIG. 6 shows a block diagram of a configuration example of a timepiece integrated circuit device according to the present invention. For example, the integrated circuit device in the above embodiment or its modification has the function of the
時計用集積回路装置４００は、発振回路４１０と、計時回路４２０とを含む。発振回路４１０は、上記の実施形態における基準電圧発生回路１１０と、電圧発生回路１２０と、電圧変動抑制回路１３０とを含む。或いは、発振回路４１０は、上記の実施形態の変形例における基準電圧発生回路１１０ａと、電圧発生回路１２０ａと、電圧変動抑制回路１３０ａとを含んでもよい。更に、発振回路４１０は、水晶発振回路１４０と、水晶振動子１５０とを含む。水晶振動子１５０は、時計用集積回路装置４００の外部に設けられてもよい。計時回路４２０は、分周回路４２２と、時計回路４２４と、制御レジスター４２６と、クロック出力回路４２８と、割り込み発生回路４３０とを含む。
The watch integrated
分周回路４２２は、発振回路４１０を構成する水晶発振回路１４０からの発振クロックを分周する。時計回路４２４は、分周回路４２２によって発振クロックを分周することにより生成されたクロック信号をカウントして、「年」、「月」、「日」、「曜」、「時」、「分」、「秒」を計時する。クロック出力回路４２８は、分周回路４２２からのクロック信号に基づいて複数種類のクロック信号を生成し、これらのいずれかのクロック信号を外部に出力する機能を有する。割り込み発生回路４３０は、時計回路４２４の計時結果に基づいて、割り込み信号を生成し、該割り込み信号を外部に出力する。制御レジスター４２６は、計時回路４２０の各部を制御するための制御データが設定されるレジスターを有し、例えばクロック出力回路４２８が出力するクロック信号の周波数の設定や、割り込み発生回路４３０が発生する割り込み条件の設定が行われる。
The
このような時計用集積回路装置４００によれば、バックアップ時に電源が切り替えられてシステム接地電圧ＶＳＳに対してシステム電源電圧ＶＤＤが上昇し、その動作電圧が上昇した場合でも、発振クロックが「歯抜け」になることなく、正確な計時が可能となる。
According to such a clock integrated
〔電子機器〕
上記の時計用集積回路装置４００は、次のような電子機器に適用することができる。
〔Electronics〕
The watch integrated
図７に、本発明に係る電子機器のハードウェア構成例のブロック図を示す。図７において、図６と同様の部分には同一符号を付し、適宜説明を省略する。 FIG. 7 shows a block diagram of a hardware configuration example of an electronic apparatus according to the present invention. In FIG. 7, the same parts as those in FIG. 6 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
電子機器５００は、中央演算処理装置（Central Processing Unit：ＣＰＵ）５１０と、入力部５１２と、メモリー５１６と、表示部５１８と、電源部５２０と、時計用集積回路装置４００とを含む。ＣＰＵ５１０、入力部５１２、メモリー５１６、表示部５１８、電源部５２０、及び時計用集積回路装置４００は、バス５２２を介して接続される。ＣＰＵ５１０は、メモリー５１６に記憶されたプログラムを、バス５２２を介して読み出し、該プログラムに対応した処理を実行することで、電子機器５００を構成する各部を制御する。入力部５１２は、電子機器５００を制御するための入力データを受け付ける。ＣＰＵ５１０は、入力部５１２により受け付けられた入力データに応じて、処理を変更することができる。表示部５１８は、ＣＰＵ５１０等によって生成された画像を表示する。電源部５２０は、電子機器５００を構成する各部に供給する電源を生成する。このような電子機器５００は、ＣＰＵ５１０により制御される時計用集積回路装置４００が生成するクロック信号に同期して動作する。このとき、該時計用集積回路装置４００が発生する割り込み信号に対応した処理をタイマー処理としてＣＰＵ５１０が行い、電子機器５００は、リアルタイム処理を行う。
The
図８（Ａ）、図８（Ｂ）に、図７の電子機器５００の構成例の斜視図を示す。図８（Ａ）は、モバイル型のパーソナルコンピューターの構成例の斜視図を表す。図８（Ｂ）は、携帯電話機の構成の斜視図を表す。
8A and 8B are perspective views of configuration examples of the
図７の電子機器５００の構成例の１つである図８（Ａ）に示すパーソナルコンピューター８００は、本体部８１０と、表示部８２０と、操作部８３０とを含む。本体部８１０は、図７のＣＰＵ５１０、メモリー５１６、電源部５２０等を有する。表示部８２０は、図７の表示部５１８に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部８３０は、図７の入力部５１２に対応し、キーボード等によりその機能が実現される。このような操作部８３０を介した操作情報が本体部８１０のＣＰＵ５１０によって解析され、その操作情報に応じて表示部８２０に画像が表示される。これにより、バッテリーの切り替えがあっても安定に動作し、低消費電力で、且つ、設計が容易なパーソナルコンピューター８００を提供することができるようになる。
A
図７の電子機器５００の構成例の１つである図８（Ｂ）に示す携帯電話機９００は、本体部９１０と、表示部９２０と、操作部９３０とを含む。本体部９１０は、図７のＣＰＵ５１０、メモリー５１６、電源部５２０等を有する。表示部９２０は、図７の表示部５１８に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部９３０は、図７の入力部５１２に対応し、ボタン等によりその機能が実現される。このような操作部９３０を介した操作情報が本体部９１０のＣＰＵ５１０によって解析され、その操作情報に応じて表示部９２０に画像が表示される。これにより、バッテリーの切り替えがあっても安定に動作し、低消費電力で、且つ、設計が容易な携帯電話機９００を提供することができるようになる。
A
なお、図７の電子機器５００として、図８（Ａ）、図８（Ｂ）に示すものに限定されるものではない。例えば、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。
Note that the
以上、本発明に係る集積回路装置及び電子機器等を上記の実施形態又はその変形例に基づいて説明したが、本発明は上記の実施形態又はその変形例に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。 As described above, the integrated circuit device, the electronic apparatus, and the like according to the present invention have been described based on the above-described embodiment or its modification, but the present invention is not limited to the above-described embodiment or its modification. For example, the present invention can be implemented in various modes without departing from the gist thereof, and the following modifications are possible.
（１）上記の実施形態又はその変形例では、電圧発生回路として、主に、定電圧を生成するレギュレーターを例に説明したが、本発明はこれに限定されるものではない。本発明に係る電圧発生回路は、定電圧を生成するものでなくてもよい。 (1) In the above-described embodiment or its modification, the voltage generation circuit has been described mainly using a regulator that generates a constant voltage as an example, but the present invention is not limited to this. The voltage generation circuit according to the present invention may not generate a constant voltage.
（２）上記の実施形態又はその変形例では、集積回路装置として、時計用の集積回路装置を例に説明したが、本発明はこれに限定されるものではない。本発明に係る集積回路装置は、時計用以外の用途に適用することができることは言うまでもない。 (2) In the above-described embodiment or its modification, the integrated circuit device for watches has been described as an example of the integrated circuit device, but the present invention is not limited to this. It goes without saying that the integrated circuit device according to the present invention can be applied to uses other than for watches.
（３）上記の実施形態又はその変形例において説明したレギュレーターの構成や水晶発振回路の構成に、本発明が限定されるものではない。本発明は、レギュレーターの構成や水晶発振回路の構成に限定されるものではない。 (3) The present invention is not limited to the configuration of the regulator and the configuration of the crystal oscillation circuit described in the above embodiment or its modification. The present invention is not limited to the configuration of the regulator or the configuration of the crystal oscillation circuit.
（４）上記の実施形態又はその変形例では、主に、電源の切り替えによりシステム電源電圧ＶＤＤが急激に上昇する例を説明したが、本発明はこれに限定されるものではない。例えば、電源起動によるシステム電源電圧ＶＤＤの急激な上昇時にも、上記した効果を有する。 (4) In the above-described embodiment or its modification, an example has been described in which the system power supply voltage VDD increases rapidly due to switching of the power supply, but the present invention is not limited to this. For example, the above-described effect can be obtained even when the system power supply voltage VDD suddenly increases due to power activation.
（５）上記の実施形態又はその変形例において、「ゲート」という語句は、ゲート端子、ゲート領域、又はゲート電極を意味する。同様に、「ドレイン」という語句は、ドレイン端子、ドレイン領域、又はドレイン電極を意味する。また、「ソース」という語句は、ソース端子、ソース領域、又はソース電極を意味する。 (5) In the above-described embodiment or its modification, the phrase “gate” means a gate terminal, a gate region, or a gate electrode. Similarly, the phrase “drain” means a drain terminal, a drain region, or a drain electrode. The phrase “source” means a source terminal, a source region, or a source electrode.
（６）上記の実施形態又はその変形例において、トランジスターとしてＭＯＳトランジスターを例に説明したが、本発明はこれに限定されるものではない。 (6) In the above-described embodiment or its modification, a MOS transistor has been described as an example of a transistor, but the present invention is not limited to this.
（７）上記の実施形態又はその変形例において、本発明を、集積回路装置及び電子機器等として説明したが、本発明はこれに限定されるものではない。例えば、上記の実施形態又はその変形例で説明した電圧変動抑制方法であってもよい。 (7) Although the present invention has been described as an integrated circuit device and an electronic device in the above-described embodiment or its modification, the present invention is not limited to this. For example, the voltage fluctuation suppressing method described in the above embodiment or its modification may be used.
１０…レギュレーター、 ２０，１４０，１４４ａ…水晶発振回路、 ２２…後段回路、
３０，１５０…水晶振動子、 １００，１００ａ…集積回路装置、
１１０，１１０ａ…基準電圧発生回路、 １２０，１２０ａ…電圧発生回路、
１２２，１２２ａ…差動回路、 １２４，１２４ａ…出力回路、
１３０，１３０ａ…電圧変動抑制回路、 １６０，１６０ａ，４２２…分周回路、
４００…時計用集積回路装置、 ４１０…発振回路、 ４２０…計時回路、
４２４…時計回路、 ４２６…制御レジスター、 ４２８…クロック出力回路、
４３０…割り込み発生回路、 ５００…電子機器、 ５１０…ＣＰＵ、
５１２…入力部、 ５１６…メモリー、 ５１８，８２０，９２０…表示部、
５２０…電源部、 ５２２…バス、 ８００…パーソナルコンピューター、
８１０，９１０…本体部、 ８３０，９３０…操作部、 ９００…携帯電話機、
Ｃ１…位相補償容量、 Ｃ２…安定化容量、
ＣＳ１，ＣＳ１ａ，ＣＳ２，ＣＳ２ａ，ＣＳ３，ＣＳ３ａ，ＣＳ４、ＣＳ４ａ…電流源、
Ｃｄｅｔ…検知容量、 ＣＬＫＯ…発振クロック、
ＰＧ，ＰＧａ，Ｎ１，Ｎ１ａ…ノード、 ＰＬ１…第１の電圧供給線、
ＰＬ２…第２の電圧供給線、 ＰＬＯ…出力電圧供給線、
ＴＭ１，ＴＭ２，ＴＭａ，ＴＭｂ…接続端子、
Ｔｒ１〜Ｔｒ１３，Ｔｒ１ａ〜Ｔｒ１３ａ…ＭＯＳトランジスター、
ＴｒＡ…出力制御トランジスター、 ＴｒＢ…トランジスター、 Ｖ１…第１の電圧、
Ｖ２…第２の電圧、 Ｖ３…第３の電圧、 ＶＤＤ…システム電源電圧、
ＶＯＳＣ…出力電圧、 Ｖｒｅｆ…基準電圧、 ＶＳＳ…システム接地電圧
10: Regulator, 20, 140, 144a ... Crystal oscillation circuit, 22 ... Subsequent circuit,
30, 150 ... quartz crystal, 100, 100a ... integrated circuit device,
110, 110a ... reference voltage generation circuit, 120, 120a ... voltage generation circuit,
122, 122a ... differential circuit, 124, 124a ... output circuit,
130, 130a ... voltage fluctuation suppression circuit, 160, 160a, 422 ... frequency divider,
400: Integrated circuit device for timepieces 410: Oscillator circuit 420: Timekeeping circuit,
424 ... Clock circuit, 426 ... Control register, 428 ... Clock output circuit,
430 ... interrupt generation circuit, 500 ... electronic device, 510 ... CPU,
512 ... Input unit, 516 ... Memory, 518,820,920 ... Display unit,
520 ... Power supply unit, 522 ... Bus, 800 ... Personal computer,
810, 910 ... main body, 830, 930 ... operation part, 900 ... mobile phone,
C1 ... phase compensation capacity, C2 ... stabilization capacity,
CS1, CS1a, CS2, CS2a, CS3, CS3a, CS4, CS4a ... current source,
Cdet: detection capacity, CLKO: oscillation clock,
PG, PGa, N1, N1a ... node, PL1 ... first voltage supply line,
PL2 ... second voltage supply line, PLO ... output voltage supply line,
TM1, TM2, TMa, TMb ... connection terminals,
Tr1 to Tr13, Tr1a to Tr13a ... MOS transistors,
TrA ... output control transistor, TrB ... transistor, V1 ... first voltage,
V2 ... second voltage, V3 ... third voltage, VDD ... system power supply voltage,
VOSC ... Output voltage, Vref ... Reference voltage, VSS ... System ground voltage
Claims (8)
第１の電圧が供給される第１の電圧供給線に接続され、前記第１の入力トランジスターのドレイン電圧に基づいてゲート電圧を制御される出力トランジスターと、
前記第１の電圧供給線に接続され、前記第２の入力トランジスターのドレイン電流をミラーして、前記第１の入力トランジスターのドレイン電流と前記第２の入力トランジスターのドレイン電流との差の電流を前記出力トランジスターのゲートに供給するカレントミラー回路と、
前記出力トランジスターのゲート及びドレインの間に挿入される第１の容量と、
前記第１の入力トランジスター及び前記第２の入力トランジスターの少なくとも一方のソース・ドレイン間に流れる電荷量に対して、第２の電圧に対する前記第１の電圧の上昇分に対応した電荷量を増加させる電圧変動抑制回路とを含み、
前記第１の容量の容量値をＣ１、前記第１の電圧の上昇分をΔＶとしたとき、
前記第１の電圧の上昇分に対応した電荷量は、Ｃ１×ΔＶより大きい電荷量であることを特徴とする集積回路装置。 An input differential pair composed of a first input transistor and a second input transistor with sources connected to each other;
An output transistor connected to a first voltage supply line to which a first voltage is supplied and whose gate voltage is controlled based on a drain voltage of the first input transistor;
A drain current of the second input transistor is mirrored by being connected to the first voltage supply line, and a difference current between the drain current of the first input transistor and the drain current of the second input transistor is obtained. A current mirror circuit for supplying to the gate of the output transistor;
A first capacitor inserted between the gate and drain of the output transistor;
A charge amount corresponding to an increase in the first voltage with respect to a second voltage is increased with respect to a charge amount flowing between the source and drain of at least one of the first input transistor and the second input transistor. Voltage fluctuation suppression circuit,
When the capacitance value of the first capacitor is C1, and the increase in the first voltage is ΔV,
2. The integrated circuit device according to claim 1, wherein the amount of charge corresponding to the increase in the first voltage is a charge amount larger than C1 × ΔV .
前記第１の入力トランジスターのソース及び前記第２の入力トランジスターのソースと前記第２の電圧が供給される第２の電圧供給線との間に挿入される電流源を含み、
前記電圧変動抑制回路は、
一端が前記第１の電圧供給線に接続される第１の電流源と、
ドレイン及びゲートが前記第１の電流源の他端に接続され、ソースが前記第２の電圧供給線に接続される第１のトランジスターと、
ソースが前記第２の電圧供給線に接続され、ゲートが前記第１のトランジスターのゲートに接続され、ドレインが前記第１の入力トランジスターのソースと接続される第２のトランジスターと、
前記第１の電圧供給線と、前記第１のトランジスターのゲートとの間に挿入される第２の容量とを含むことを特徴とする集積回路装置。 Oite to claim 1,
A current source inserted between the source of the first input transistor and the source of the second input transistor and a second voltage supply line to which the second voltage is supplied;
The voltage fluctuation suppressing circuit is:
A first current source having one end connected to the first voltage supply line;
A first transistor having a drain and a gate connected to the other end of the first current source and a source connected to the second voltage supply line;
A second transistor having a source connected to the second voltage supply line, a gate connected to the gate of the first transistor, and a drain connected to the source of the first input transistor;
An integrated circuit device comprising: the first voltage supply line; and a second capacitor inserted between the gate of the first transistor.
前記第１の入力トランジスター、前記第２の入力トランジスター、前記第１のトランジスター、及び前記第２のトランジスターの各々は、第１導電型のトランジスターであり、
前記カレントミラー回路を構成するトランジスター及び前記出力トランジスターは、第２導電型のトランジスターであることを特徴とする集積回路装置。 In claim 2 ,
Each of the first input transistor, the second input transistor, the first transistor, and the second transistor is a first conductivity type transistor;
2. The integrated circuit device according to claim 1, wherein the transistors constituting the current mirror circuit and the output transistors are second conductivity type transistors.
前記第１の容量の容量値をＣ１、前記第２の容量の容量値をＣｄｅｔ、前記第１のトランジスターの電流駆動能力をβ１、前記第２のトランジスターの電流駆動能力をβ２としたとき、
Ｃｄｅｔ×β２／β１＞Ｃ１であることを特徴とする集積回路装置。 In claim 2 or 3 ,
When the capacitance value of the first capacitor is C1, the capacitance value of the second capacitor is Cdet, the current drive capability of the first transistor is β1, and the current drive capability of the second transistor is β2.
An integrated circuit device, wherein Cdet × β2 / β1> C1.
前記出力トランジスターのドレイン電圧と前記第２の電圧との差を動作電圧として動作する負荷回路を含むことを特徴とする集積回路装置。 In any one of Claims 1 thru | or 4 ,
An integrated circuit device comprising a load circuit that operates using a difference between a drain voltage of the output transistor and the second voltage as an operating voltage.
前記負荷回路は、
その入力及び出力に発振振動子の接続が可能に構成されるインバーター回路を含むことを特徴とする集積回路装置。 In claim 5 ,
The load circuit is
An integrated circuit device comprising an inverter circuit configured to allow connection of an oscillation vibrator at its input and output.
前記インバーター回路の出力を分周する分周回路と、
前記分周回路の出力に基づいて計時する計時回路とを含むことを特徴とする集積回路装置。 In claim 6 ,
A frequency divider that divides the output of the inverter circuit;
An integrated circuit device comprising: a timing circuit that counts based on an output of the frequency dividing circuit.
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