JP5703675B2 - センス機能付きパワー半導体デバイス - Google Patents

Description

本発明は、センス機能付きパワー半導体デバイスに関し、特に、センス機能付きサイリスタ、センス機能付きトランジスタ（バイポーラトランジスタ，MOS-FET（Metal Oxide Semiconductor-Field Effect Transistor：電界効果トランジスタ），IGBT（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ)などのセンス機能付きパワー半導体デバイスの電流検出精度を向上させる技術に関する。

センス機能付きパワー半導体デバイスの一種であるIGBTを搭載したIGBTモジュールは、インバータやチョッパ回路などの電力変換装置に用いられている。通常IGBTは同一構造からなる数千〜数万個のセルから構成されている。このうちの一部を電流検出用のセルとして利用するIGBTを“センス機能付き”IGBTと呼び、また電流検出用の一部のセルからなる領域を“センス領域（電流検出領域）”、その他のセルからなる領域を“メイン領域（主領域）”と呼ぶ。そして一般的にはメイン領域のセル数Nm（Nmは整数）とセンス領域のセル数Ns（Nsは整数）の比（Nm／Ns）は数千倍となるように設定することが多い。

上述のIGBTにおいてメイン領域とセンス領域のコレクタ端子は共通であるが、エミッタ端子はメインエミッタ端子(以下“メイン端子”と呼ぶ)と電流検出用エミッタ端子(以下“センス端子”と呼ぶ)に分離されている。また、各領域を駆動するためのゲート端子は共通であることが一般的である。このような構成のIGBTは通常図６のような回路記号で表現される。

ところでIGBTなどのパワー半導体デバイスは並列接続することにより駆動容量を増加させることが可能である。しかしながらIGBTを複数個並列接続して駆動する場合、各IGBTのゲート駆動のオン特性やオフ特性にバラツキがあって電流バランスが崩れることで破壊耐量の低下や損失の増大といった問題がある。そこで下記特許文献１及び特許文献２では、並列接続したIGBTの各ゲート電流やゲート抵抗をそれぞれ補正することにより、電流バランス（電流量や電流スイッチタイミングなどの過渡特性）を補正し破壊耐量や損失を改善することを提案している。その一方、センス機能付きIGBTも、メイン領域とセンス領域の各IGBTを並列接続したものと捉えることができる。しかしながら下記特許文献１及び特許文献２を含めて従来は、メイン領域とセンス領域の各ゲート駆動のオン特性やオフ特性のバラツキによって電流バランスが崩れるという点についてはまったく触れていない。

また下記特許文献３では、電流検出トランジスタを備えた半導体素子において、電流検出トランジスタのゲートを主トランジスタのゲートと分離し、過電流から主トランジスタを保護するために電流検出トランジスタのゲート抵抗を調整し、電流検出トランジスタと主トランジスタの電流特性を違わせて、過電流検出の応答性を高めるよう構成している。つまり電流検出トランジスタの小さな静電容量を利用してゲート制御の回路時定数を主トランジスタ側より短く設定して電流検出の応答性を高めて過電流保護の動作速度を速めるように構成している。

特開平０９−１７２３５９号公報 特開平１１−２３５０１５号公報 特開平０７−１４６７２２号公報

上述したように上記特許文献１及び特許文献２を含めて従来は、メイン領域とセンス領域の各ゲート駆動のオン特性やオフ特性のバラツキによって電流バランスが崩れるという点についてはまったく触れていない。

つまり従来は、メイン領域とセンス領域の電流バランスが崩れると、以下の(ａ)〜(ｃ)に記載されるような問題を招くことについてまったく配慮していないものである。
(ａ)センス端子から得られるセンス電流の検出精度の悪化
(ｂ)破壊耐量の低下
(ｃ)損失の増加
この点は上記特許文献３においても同様である。

一方、センス機能付きIGBTにおいてメイン領域とセンス領域の電流バランスが崩れる要因を本発明者が究明したところ、次に示す点が明らかになった。すなわち、メイン領域の内部ゲート抵抗Rgm およびセンス領域の内部ゲート抵抗Rgs と、メイン領域の寄生ゲート容量Cgm およびセンス領域の寄生ゲート容量Cgs からなるメインＣＲ時定数Tm = Cgm×Rgm とセンスＣＲ時定数Ts = Cgs×Rgs が一致しないことにあると考えられる。図７は、従来から知られた、各ゲート特性を考慮したセンス機能付きIGBTの等価回路を示す図である。図７に示す等価回路では、内部ゲート抵抗と寄生ゲート容量が考慮されている。また図８は、従来から知られた、ゲート端子をメインゲート端子とセンスゲート端子に分けたマルチゲート構造のセンス機能付きパワー半導体デバイスの構成例を示す図である。

以上に説明した従来技術の問題点に鑑み、本発明は、センス機能付きパワー半導体デバイスのメイン領域とセンス領域の電流スイッチタイミングや過渡特性のずれを小さくするようゲート駆動回路で補正して電流検出の精度を向上させるセンス機能付きパワー半導体デバイスを提供することである。

上記課題を解決するために、本発明のセンス機能付きパワー半導体デバイスの構成原理は、メイン領域とセンス領域の各ＣＲ時定数の差が内部ゲート抵抗値および寄生ゲート容量値の差によるものと近似し、各ＣＲ時定数の差を補正する外部ゲート抵抗をゲート駆動回路に付加ように構成したものである。その場合において上記センス機能付きパワー半導体デバイスは、マルチゲート構造のセンス機能付きパワー半導体デバイスであることが望ましい。

具体的には、パワー半導体デバイスをメイン領域（主領域)とセンス領域（電流検出用領域）とに分け、上記メイン領域と上記センス領域に入力電流を供給するための端子（コレクタ端子）と、前記メイン領域に接続された端子(メイン端子)と上記センス領域に接続された端子（センス端子）と、上記メイン領域を駆動するための電圧信号を印加するための端子(メインゲート端子)と上記センス領域を駆動するための電圧信号を印加するための端子(センスゲート端子)を具備するセンス機能付きパワー半導体デバイスにおいて、上記メインゲート端子と上記センスゲート端子のそれぞれにオン時またはオフ時の上記メイン領域と上記センス領域間の電流スイッチタイミング及び過渡特性のずれを補正するように上記メイン領域及び上記センス領域における内部ゲート抵抗値および寄生ゲート容量値の差を補正するための補正用メインゲート抵抗及び補正用センスゲート抵抗を付加し、該補正用メインゲート抵抗のメインゲート抵抗値と該補正用センスゲート抵抗のセンスゲート抵抗値をそれぞれ補正するゲート駆動回路を接続したことを特徴とする。

また、電源電圧値、負荷電流値、ゲート電圧値および素子温度値のうち少なくとも１つの条件を変えて駆動した場合における上記メイン領域と上記センス領域間の電流バランスが良好になる上記メインゲート抵抗値及び上記センスゲート抵抗値を入力された上記値に応じて演算又は記憶しておいた値から出力するマイクロプロセッサユニット（MPU）と、駆動時の上記電源電圧値、上記負荷電流値、上記ゲート電圧値および上記素子温度値のうち少なくとも１つの条件の値を測定する測定回路を備え、該測定回路で測定した条件の値に応じて上記マイクロプロセッサユニットから出力した上記メインゲート抵抗値及び上記センスゲート抵抗値に基づいて、オン時またはオフ時の上記メイン領域と上記センス領域間の電流スイッチタイミング及び過渡特性のずれを補正するように上記メインゲート抵抗値と上記センスゲート抵抗値を上記ゲート駆動回路によりそれぞれ補正することを特徴とする。

また、上記センス端子と上記メイン端子の間に接続した電流検出回路を備え、該電流検出回路で検出した電流値に応じて上記マイクロプロセッサユニットから出力した上記メインゲート抵抗値及び上記センスゲート抵抗値に基づいて、オン時またはオフ時の上記メイン領域と上記センス領域間の電流スイッチタイミング及び過渡特性のずれを補正するように上記メインゲート抵抗値と上記センスゲート抵抗値を前記ゲート駆動回路によりそれぞれ補正することを特徴とする。

さらに、補正される上記メインゲート抵抗値および上記センスゲート抵抗値を、上記ゲート駆動回路内に設けるMOS-FET（酸化膜半導体電界効果型トランジスタ）で構成し、上記MOS-FETのゲートを上記マイクロプロセッサユニットからの出力により制御して上記メインゲート抵抗値および上記センスゲート抵抗値をそれぞれ補正することを特徴とする。

また、上記メインゲート端子及び上記センスゲート端子に接続され、補正される上記メインゲート抵抗値および上記センスゲート抵抗値を、上記ゲート駆動回路内に設ける可変抵抗で構成したことを特徴とする。
そして上記メインゲート端子及び上記センスゲート端子に接続され、上記ゲート駆動回路内に設ける上記可変抵抗において、第１の可変抵抗で設定する上記メインゲート抵抗値をRcm、第２の可変抵抗で設定する上記センスゲート抵抗値をRcs、としたとき、
Rcm ×（Rgm×Cgm）≒ Rcs ×（Rgs×Cgs）
ここで、 Rgm ：メイン領域の内部ゲート抵抗
Cgm ：メイン領域の寄生ゲート容量
Rgs ：センス領域の内部ゲート抵抗
Cgs ：センス領域の寄生ゲート容量
となるように調整することを特徴とする。

本発明によれば、センス機能付きパワー半導体デバイスのメイン領域とセンス領域の電流スイッチタイミングや過渡特性のずれを低減して電流バランスを改善することができるため、従来技術の課題であった、センス端子から得られるセンス電流の検出精度の悪化、破壊耐量の低下および損失の増加等の課題を解決することができる。

本発明の実施形態に係るセンス機能付きパワー半導体デバイスの第１の構成原理を示す図である。 本発明の実施形態に係るセンス機能付きパワー半導体デバイスの第２の構成原理を示す図である。 本発明の実施形態に係るセンス機能付きパワー半導体デバイスの第３の構成原理を示す図である。 本発明の実施形態に係るセンス機能付きパワー半導体デバイスの第１の実施例を示す図である。 本発明の実施形態に係るセンス機能付きパワー半導体デバイスの第２の実施例を示す図である。 従来から知られた、センス機能付きIGBTの回路記号を示す図である。 従来から知られた、各ゲート特性を考慮したセンス機能付きIGBTの等価回路を示す図である。 従来から知られた、マルチゲート構造のセンス機能付きパワー半導体デバイスの構成例を示す図である。 本発明のセンス機能付きパワー半導体デバイスのゲート駆動回路によるメイン領域とセンス領域の電流スイッチタイミング及び過渡特性の補正例を示す図である。

以下、本発明の実施の形態について、詳細に説明する。
はじめに本発明のセンス機能付きパワー半導体デバイスの基本原理について説明すると、本発明のセンス機能付きパワー半導体デバイスは、メイン領域とセンス領域の各ＣＲ時定数の差が内部ゲート抵抗値および寄生ゲート容量値の差によるものと近似し、各ＣＲ時定数の差を補正する外部ゲート抵抗をゲート駆動回路に付加することで、センス機能付きパワー半導体デバイス、特にセンス機能付き電圧駆動型パワー半導体デバイス、におけるメイン領域とセンス領域の電流バランス（電流スイッチタイミングや過渡特性）のずれを小さくよう補正して電流検出の精度を向上させるものである。

次に本発明の実施形態に係るセンス機能付きパワー半導体デバイスの構成原理について説明し、その後で幾つかの具体例（実施例）について説明する。
図１は、本発明の実施形態に係るセンス機能付きパワー半導体デバイスの第１の構成原理を示す図である。図１におけるセンス機能付きパワー半導体デバイスは、上述の基本原理で説明したゲート駆動回路(2)を備え、ゲート駆動回路（2）は、ゲートパルス発生回路（21）、ゲート抵抗値補正回路1（22）、ゲート抵抗値補正回路2（23）、および、メモリを内蔵するMPU（Microprocessor：マイクロプロセッサ）（24）から構成される。MPU（24）は、CPU(Central Processing Unit:中央処理装置)と同義で、良く知られているようにメモリに記憶されたプログラムを読み込み、該プログラムの指示に従って入力装置や記憶装置からデータを受け取り、データをプログラム通りに演算・加工したうえでデータをメモリなどの記憶装置や出力装置に出力する、といった処理を行うものである。

ゲートパルス発生回路（21）の出力側は各ゲート抵抗値補正回路（22，23）の入力側にそれぞれ接続され、各ゲート抵抗値補正回路（22，23）の出力側はセンスゲート端子Gs とメインゲート端子Gm 並びにMPU(24)の入力端にそれぞれ接続される。MPU（24）は、各ゲート抵抗値補正回路（22，23）の制御入力に接続される。またMPU（24）は、負荷電流値の入力端子、各ゲート電圧値の入力端子以外に、電源電圧値および素子温度値のいずれかの入力端子を少なくとも備え、入力された測定値を取得することができるようにされる。

一方、IGBT素子（1）のセンス端子S とGND(Ground:接地)の間には電流検出回路（3）が接続されており、電流検出回路（3）により検出された負荷電流値がゲート駆動回路（2）のMPU（24）に入力される。

なお本発明の実施形態で使用するIGBT素子は、図８に示すようなゲート端子をメインゲート端子とセンスゲート端子に分けたマルチゲート構造のセンス機能付きパワー半導体デバイスであることが望ましい。また上記IGBT素子のセンス端子とGND の間に接続されて負荷電流値を検出する電流検出回路としては、たとえば特開2000-134955号公報、特開2003-274667号公報などに開示されている公知の電流検出回路を使用することができる。

次に、図１に示した本発明の実施形態に係るセンス機能付きパワー半導体デバイスの第１の構成原理の動作について説明する。ゲートパルス発生回路（21）から出力されるゲート駆動信号が、ゲート抵抗値補正回路1（22）の補正抵抗（その抵抗値をRcs とする）、ゲート抵抗値補正回路2（23）の補正抵抗（その抵抗値をRcm とする）をそれぞれ経由してセンスゲート端子Gs 及びメインゲート端子Gm 並びにMPU(24)の入力端へ出力される。そして各ゲート抵抗値補正回路（22，23）の補正抵抗値は、駆動時の負荷電流値、各ゲート電圧値以外に、電源電圧値および素子温度値のうちのいずれかの条件が変化した場合における、メイン領域とセンス領域間の電流スイッチタイミングや過渡特性のずれを小さくするゲート抵抗値となるように調整可能となっており、駆動時の負荷電流値、各ゲート電圧値以外に、電源電圧値および素子温度値のうちのいずれか１つの条件の値を測定し、測定した条件の値に応じてMPU（24）で最適な補正抵抗値を計算、または内蔵するメモリから最適な補正抵抗値を呼び出し、上記補正用メインゲート抵抗のゲート抵抗値および上記補正用センスゲート抵抗のゲート抵抗値を補正する。この場合、IGBT素子（1）のセンス端子S に接続した電流検出回路（3）を用いて負荷電流値を測定し、測定した負荷電流値をMPU（24）に入力するようにしている。これにより、本発明の実施形態に係るセンス機能付きパワー半導体デバイスは、ゲート駆動回路（2）が、駆動時の負荷電流値、各ゲート電圧値以外に、電源電圧値、各ゲート電圧値、および、素子温度値のいずれかの条件が変化した場合に、メイン領域とセンス領域の電流スイッチタイミングや過渡特性のずれを低減するように補正を行い、電流バランスを改善することが可能となる。

図２は、本発明の実施形態に係るセンス機能付きパワー半導体デバイスの第２の構成原理を示す図である。図２におけるセンス機能付きパワー半導体デバイスは、上述の基本原理で説明したゲート駆動回路(2)を備え、ゲート駆動回路（2）は、ゲートパルス発生回路（21）、ゲート抵抗値補正回路1（22）、ゲート抵抗値補正回路2（23）、および、メモリを内蔵するMPU（24）から構成される。

ゲートパルス発生回路（21）の出力側は各ゲート抵抗値補正回路（22、23）の入力側にそれぞれ接続され、各ゲート抵抗値補正回路（22、23）の出力側はセンスゲート端子Gs とメインゲート端子Gm 並びにMPU(24)の入力端にそれぞれに接続される。

MPU（24）は、各ゲート抵抗値補正回路（22、23）の制御入力に接続される。またMPU（24）は、各ゲート電圧値の入力端子以外に、電源電圧値、負荷電流値および素子温度値の少なくとも１つの入力端子を備え、入力された測定値を取得することができるようにされる。

次に、図２に示した本発明の実施形態に係るセンス機能付きパワー半導体デバイスの第２の構成原理の動作について説明する。ゲートパルス発生回路（21）から出力されるゲート駆動信号が、ゲート抵抗値補正回路1（22）の補正抵抗（その抵抗値をRcs とする）、ゲート抵抗値補正回路2（23）の補正抵抗（その抵抗値をRcm とする）をそれぞれ経由してセンスゲート端子Gs 及びメインゲート端子Gm 並びにMPU(24)の入力端へ出力される。そして各ゲート抵抗値補正回路（22、23）の補正抵抗値は、駆動時の各ゲート電圧値以外に、駆動時の電源電圧値、負荷電流値および素子温度値のうち少なくとも１つの条件が変化した場合における、メイン領域とセンス領域間の電流スイッチタイミングや過渡特性のずれを小さくするゲート抵抗値となるように調整可能となっており、駆動時の各ゲート電圧値以外に、駆動時の電源電圧値、負荷電流値および素子温度値のうち少なくとも１つの条件の値を測定し、測定した条件の値に応じてMPU（24）で最適な補正抵抗値を計算、または内蔵するメモリから最適な補正抵抗値を呼び出し、上記補正用メインゲート抵抗のゲート抵抗値および上記補正用センスゲート抵抗のゲート抵抗値を補正する。これにより、本発明の実施形態に係るセンス機能付きパワー半導体デバイスは、ゲート駆動回路（2）が、駆動時の各ゲート電圧値以外に、駆動時の電源電圧値、負荷電流値および素子温度値の少なくとも１つの条件が変化した場合にも、メイン領域とセンス領域の電流スイッチタイミングや過渡特性のずれを低減するように補正を行い、電流バランスを改善することが可能となる。

図３は、本発明の実施形態に係るセンス機能付きパワー半導体デバイスの第３の構成原理を示す図である。図３におけるセンス機能付きパワー半導体デバイスは、上述の基本原理で説明したゲート駆動回路(2)を備え、ゲート駆動回路（2）は、ゲートパルス発生回路（21）、ゲート抵抗値補正回路1（22）、および、ゲート抵抗値補正回路2（23）から構成される。

ゲートパルス発生回路（21）の出力側は各ゲート抵抗値補正回路（22、23）の入力側にそれぞれ接続され、各ゲート抵抗値補正回路（22、23）の出力側はそれぞれセンスゲート端子Gs とメインゲート端子Gm に接続される。

次に、図３に示した本発明の実施形態に係るセンス機能付きパワー半導体デバイスの第３の構成原理の動作について説明する。ゲートパルス発生回路（21）から出力されるゲート駆動信号が、ゲート抵抗値補正回路1（22）の補正抵抗（その抵抗値をRcs とする）、ゲート抵抗値補正回路2（23）の補正抵抗（その抵抗値をRcm とする）をそれぞれ経由してセンスゲート端子Gs 及びメインゲート端子Gm へ出力される。これにより、メイン領域とセンス領域の電流スイッチタイミングや過渡特性のずれを小さくするように補正を行い、電流バランスを改善することが可能となる。

補正を行って電流バランスを改善するために、図３においては、
Rcm ×（Rgm×Cgm）≒ Rcs ×（Rgs×Cgs）
ここで、 Rgm ：メイン領域の内部ゲート抵抗
Cgm ：メイン領域の寄生ゲート容量
Rgs ：センス領域の内部ゲート抵抗
Cgs ：センス領域の寄生ゲート容量
となるように調整する。このようにゲート駆動回路に補正用の外部ゲート抵抗（その抵抗値をそれぞれRcm ，Rcs とする）を付加することで各ＣＲ時定数の差を補正することができ、これにより電流バランスを改善することができる。

図４は、本発明の実施形態に係るセンス機能付きパワー半導体デバイスの第１の実施例を示す図である。図４では、上記図２に示した本発明の実施形態に係るパワー半導体デバイスの第２の構成原理を具現化したものである。

図４に示した本発明の第１の実施例において、本発明の実施形態に係るセンス機能付きパワー半導体デバイスは、上述の基本原理で説明したゲート駆動回路(2)を備え、ゲート駆動回路（2）は、ゲートパルス発生回路（21）、ゲート抵抗値補正回路1（22）、ゲート抵抗値補正回路2（23）、および、メモリを内蔵するMPU（24）から構成される。

図４に示すようにゲートパルス発生回路（21）の出力側は各ゲート抵抗値補正回路（22、23）の入力側にそれぞれ接続され、各ゲート抵抗値補正回路（22、23）の出力側はセンスゲート端子Gs とメインゲート端子Gm 並びにMPU(24)の入力端にそれぞれに接続される。そして各ゲート抵抗値補正回路（22、23）は、MOS-FET（Metal Oxide Semiconductor-Field Effect Transistor：電界効果トランジスタ）で構成される。またMPU（24）は、各ゲート電圧値の入力端子以外に、電源電圧値、負荷電流値および素子温度値の少なくとも１つの入力端子を備え、入力された測定値を取得することができるようにされる。そしてMPU（24）は、入力された測定値に基づいて各MOS-FETのゲート電圧を制御することにより、電圧制御可能な可変抵抗として動作させることができる。

このように図４に示す本発明の第１の実施例では、ゲート駆動回路（2）において、駆動時に各ゲート電圧値の入力端子以外に、駆動時の電源電圧値、負荷電流値および素子温度値のうち少なくとも１つの条件が変化した場合に、メイン領域とセンス領域の電流スイッチタイミングや過渡特性のずれを小さくするゲート補正抵抗値を、MPU（24）内で計算または内蔵するメモリから呼び出して所定の抵抗値となるようにMPU（24）から各ゲート抵抗値補正回路（22、23）のMOS-FETのゲート電圧を制御することにより、電圧制御可能な可変抵抗として動作させる。

これによって、駆動時に各ゲート電圧値の入力端子以外に、駆動時の電源電圧値、負荷電流値および素子温度値の少なくとも１つの条件が変化した場合に、メイン領域とセンス領域の電流スイッチタイミングや過渡特性のずれを低減するように補正を行うことができ、電流バランスを改善が可能となる。

図５は、本発明の実施形態に係るセンス機能付きパワー半導体デバイスの第２の実施例を示す図である。図５では、上記図３に示した本発明の実施形態に係るパワー半導体デバイスの第３の構成原理を具現化したものである。

図５に示した本発明の第２の実施例において、本発明の実施形態に係るセンス機能付きパワー半導体デバイスは、上述の基本原理で説明したゲート駆動回路(2)を備え、ゲート駆動回路（2）は、ゲートパルス発生回路（21）、ゲート抵抗値補正回路1（22）、および、ゲート抵抗値補正回路2（23）から構成される。

各ゲート抵抗値補正回路（22、23）は、可変抵抗素子からなる。当該可変抵抗素子の抵抗値Rcm 及びRcs を、
Rcm ×（Rgm×Cgm）≒ Rcs ×（Rgs×Cgs）
ここで、 Rgm ：メイン領域の内部ゲート抵抗
Cgm ：メイン領域の寄生ゲート容量
Rgs ：センス領域の内部ゲート抵抗
Cgs ：センス領域の寄生ゲート容量
となるように調整する。このようにゲート駆動回路に補正用の可変抵抗（その抵抗値をそれぞれRcm，Rcs とする）を付加することで各ＣＲ時定数の差を補正することができ、これにより電流バランスを改善することができる。

図９は、本発明のセンス機能付きパワー半導体デバイスのメイン領域とセンス領域の電流スイッチタイミング及び過渡特性の補正例を示す図である。図９に示す電流スイッチタイミング及び過渡特性の補正例から分かるように、補正前におけるメイン電流とセンス電流のスイッチタイミング及び過渡特性のずれを補正することにより小さくし、これにより電流バランスを改善することができる。

他の応用例として、本発明のセンス機能付きパワー半導体デバイスを用いてチョッパ回路を構成する場合や、本発明のセンス機能付きパワー半導体デバイスを用いて他のIPM（Intelligent Power Module：インテリジェント・パワー・モジュール）アプリケーションを構成する場合に適用することが可能である。

1 IGBT素子
2 ゲート駆動回路
21 ゲートパルス発生回路
22 ゲート抵抗値補正回路1
23 ゲート抵抗値補正回路2
24 MPU
C コレクタ端子
G ゲート端子
Gs センスゲート端子
Gm メインゲート端子
M メイン端子
S センス端子
Rcs ゲート抵抗値補正回路1の補正抵抗値
Rcm ゲート抵抗値補正回路2の補正抵抗値
Rgm メイン領域の内部ゲート抵抗
Cgm メイン領域の寄生ゲート容量
Rgs センス領域の内部ゲート抵抗
Cgs センス領域の寄生ゲート容量

Claims (6)

1. パワー半導体デバイスをメイン領域（主領域)とセンス領域（電流検出用領域）とに分け、前記メイン領域と前記センス領域に入力電流を供給するための端子（コレクタ端子）と、前記メイン領域に接続された端子(メイン端子)と前記センス領域に接続された端子（センス端子）と、前記メイン領域を駆動するための電圧信号を印加するための端子(メインゲート端子)と前記センス領域を駆動するための電圧信号を印加するための端子(センスゲート端子)を具備するセンス機能付きパワー半導体デバイスにおいて、
   前記メインゲート端子と前記センスゲート端子のそれぞれにオン時またはオフ時の前記メイン領域と前記センス領域間の電流スイッチタイミング及び過渡特性のずれを補正するように前記メイン領域及び前記センス領域における内部ゲート抵抗値および寄生ゲート容量値の差を補正するための補正用メインゲート抵抗及び補正用センスゲート抵抗を付加し、該補正用メインゲート抵抗のメインゲート抵抗値と該補正用センスゲート抵抗のセンスゲート抵抗値をそれぞれ補正するゲート駆動回路を接続したことを特徴とするセンス機能付きパワー半導体デバイス。
2. 電源電圧値、負荷電流値、ゲート電圧値および素子温度値のうち少なくとも１つの条件を変えて駆動した場合における前記メイン領域と前記センス領域間の電流バランスが良好になる前記メインゲート抵抗値及び前記センスゲート抵抗値を入力された前記値に応じて演算又は記憶しておいた値から出力するマイクロプロセッサユニット（MPU）と、
   駆動時の前記電源電圧値、前記負荷電流値、前記ゲート電圧値および前記素子温度値のうち少なくとも１つの条件の値を測定する測定回路を備え、
   該測定回路で測定した条件の値に応じて前記マイクロプロセッサユニットから出力した前記メインゲート抵抗値及び前記センスゲート抵抗値に基づいて、オン時またはオフ時の前記メイン領域と前記センス領域間の電流スイッチタイミング及び過渡特性のずれを補正するように前記メインゲート抵抗値と前記センスゲート抵抗値を前記ゲート駆動回路によりそれぞれ補正することを特徴とする請求項１に記載のセンス機能付きパワー半導体デバイス。
3. 前記センス端子と前記メイン端子の間に接続した電流検出回路を備え、
   該電流検出回路で検出した電流値に応じて前記マイクロプロセッサユニットから出力した前記メインゲート抵抗値及び前記センスゲート抵抗値に基づいて、オン時またはオフ時の前記メイン領域と前記センス領域間の電流スイッチタイミング及び過渡特性のずれを補正するように前記メインゲート抵抗値と前記センスゲート抵抗値を前記ゲート駆動回路によりそれぞれ補正することを特徴とする請求項２に記載のセンス機能付きパワー半導体デバイス。
4. 補正される前記メインゲート抵抗値および前記センスゲート抵抗値を、前記ゲート駆動回路内に設けるMOS-FET（酸化膜半導体電界効果型トランジスタ）で構成し、前記MOS-FETのゲートを前記マイクロプロセッサユニットからの出力により制御して前記メインゲート抵抗値および前記センスゲート抵抗値をそれぞれ補正することを特徴とする請求項２または３に記載のセンス機能付きパワー半導体デバイス。
5. 前記メインゲート端子及び前記センスゲート端子に接続され、補正される前記メインゲート抵抗値および前記センスゲート抵抗値を、前記ゲート駆動回路内に設ける可変抵抗で構成したことを特徴とする請求項１に記載のセンス機能付きパワー半導体デバイス。
6. 前記メインゲート端子及び前記センスゲート端子に接続され、前記ゲート駆動回路内に設ける前記可変抵抗において、第１の可変抵抗で設定する前記メインゲート抵抗値をRcm、第２の可変抵抗で設定する前記センスゲート抵抗値をRcs、としたとき、
   Rcm ×（Rgm×Cgm）≒ Rcs ×（Rgs×Cgs）
   ここで、 Rgm ：メイン領域の内部ゲート抵抗
   Cgm ：メイン領域の寄生ゲート容量
   Rgs ：センス領域の内部ゲート抵抗
   Cgs ：センス領域の寄生ゲート容量
   となるように調整することを特徴とする請求項５に記載のセンス機能付きパワー半導体デバイス。

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