JPH07161992A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】
【目的】インバータ装置などに適用して負荷短絡が発生
した際に、ＩＧＢＴの主電流と検出電流との比を一定に
保って過電流を短時間，高精度で検出し、過電流保護回
路との組合わせで安定した過電流保護が行えるようにし
た過電流制限機能付き絶縁ゲート型バイポーラトランジ
スタを提供する。 【構成】半導体基板５に多数のＩＧＢＴセル６をストラ
イプ状に集積形成した絶縁ゲート型バイポーラトランジ
スタに対して、前記セルの一部を電流検出用のセンスセ
ル６ｂとして用い、かつ該センスセルの領域に主セル６
ａのエミッタ電極７ａと分離して外部の過電流保護回路
に接続するエミッタ電極７ｂを形成する。そして、負荷
短絡事故などの発生時にはセンスセルにて過電流を精度
よく検出し、保護回路によるゲート制御により主セルに
流れる主電流をＩＧＢＴの短絡耐量以内に制限して効果
的な過電流保護を行う。
した際に、ＩＧＢＴの主電流と検出電流との比を一定に
保って過電流を短時間，高精度で検出し、過電流保護回
路との組合わせで安定した過電流保護が行えるようにし
た過電流制限機能付き絶縁ゲート型バイポーラトランジ
スタを提供する。 【構成】半導体基板５に多数のＩＧＢＴセル６をストラ
イプ状に集積形成した絶縁ゲート型バイポーラトランジ
スタに対して、前記セルの一部を電流検出用のセンスセ
ル６ｂとして用い、かつ該センスセルの領域に主セル６
ａのエミッタ電極７ａと分離して外部の過電流保護回路
に接続するエミッタ電極７ｂを形成する。そして、負荷
短絡事故などの発生時にはセンスセルにて過電流を精度
よく検出し、保護回路によるゲート制御により主セルに
流れる主電流をＩＧＢＴの短絡耐量以内に制限して効果
的な過電流保護を行う。
Description
【０００１】
【産業上の利用分野】本発明は、インバータ装置などに
適用するパワースイッチングデバイスとしての絶縁ゲー
ト型バイポーラトランジスタ（ＩＧＢＴ）に関する。
適用するパワースイッチングデバイスとしての絶縁ゲー
ト型バイポーラトランジスタ（ＩＧＢＴ）に関する。
【０００２】
【従来の技術】絶縁ゲート型バイポーラトランジスタ
（以下「ＩＧＢＴ」と称する）は、比較的低いオン電圧
で、高速ターンオフが可能な電圧駆動の半導体スイッチ
ングデバイスであり、インバータ装置などのパワーエレ
クトロニクスの分野で広く採用されている。
（以下「ＩＧＢＴ」と称する）は、比較的低いオン電圧
で、高速ターンオフが可能な電圧駆動の半導体スイッチ
ングデバイスであり、インバータ装置などのパワーエレ
クトロニクスの分野で広く採用されている。
【０００３】ところで、ＩＧＢＴ出力形のインバータ装
置では、電動機の起動時突入電流，負荷短絡，アーム短
絡などの事故が発生した際にＩＧＢＴに過電流が流れる
ことから、ＩＧＢＴには高電圧，大電流に対する厳しい
責務が課せられ、その際に要求される電気特性の項目の
一つに短絡耐量と呼ばれる破壊耐量がある。一方、イン
バータ装置では、短絡事故が発生した際にこれを検出し
て電源をしゃ断する保護回路が組み込まれているが、こ
の保護回路が過電流を検出して機能するまでには約１０
〜２０μsec の時間がかかり、この期間内にＩＧＢＴは
破壊しないことが要求されている。
置では、電動機の起動時突入電流，負荷短絡，アーム短
絡などの事故が発生した際にＩＧＢＴに過電流が流れる
ことから、ＩＧＢＴには高電圧，大電流に対する厳しい
責務が課せられ、その際に要求される電気特性の項目の
一つに短絡耐量と呼ばれる破壊耐量がある。一方、イン
バータ装置では、短絡事故が発生した際にこれを検出し
て電源をしゃ断する保護回路が組み込まれているが、こ
の保護回路が過電流を検出して機能するまでには約１０
〜２０μsec の時間がかかり、この期間内にＩＧＢＴは
破壊しないことが要求されている。
【０００４】そこで、最近の高性能なＩＧＢＴモジュー
ルでは、前記したインバータ装置の保護回路とは別に、
短絡事故発生時にＩＧＢＴに流れる過電流を高速で検出
し、この過電流検出信号を基にゲート制御により前記保
護回路で電源が遮断される以前にＩＧＢＴの電流を自己
制限して素子の短絡耐量内に抑えるようにした過電流保
護方式が採用されている。
ルでは、前記したインバータ装置の保護回路とは別に、
短絡事故発生時にＩＧＢＴに流れる過電流を高速で検出
し、この過電流検出信号を基にゲート制御により前記保
護回路で電源が遮断される以前にＩＧＢＴの電流を自己
制限して素子の短絡耐量内に抑えるようにした過電流保
護方式が採用されている。
【０００５】図７は前記の過電流保護方式によるＩＧＢ
Ｔの過電流保護回路を示すものであり、図において、１
は主素子（ＩＧＢＴ），２は主素子１に並列接続した電
流検出用副素子（主素子１と別なＩＧＢＴ）、３は副素
子２に直列接続した電流検出抵抗、４は主素子１，副素
子２のゲート駆動回路に接続し、かつ前記電流検出抵抗
３の両端に発生した電圧に対応してオン，オフ動作する
スイッチング素子（ＭＯＳＦＥＴ）である。
Ｔの過電流保護回路を示すものであり、図において、１
は主素子（ＩＧＢＴ），２は主素子１に並列接続した電
流検出用副素子（主素子１と別なＩＧＢＴ）、３は副素
子２に直列接続した電流検出抵抗、４は主素子１，副素
子２のゲート駆動回路に接続し、かつ前記電流検出抵抗
３の両端に発生した電圧に対応してオン，オフ動作する
スイッチング素子（ＭＯＳＦＥＴ）である。
【０００６】かかる構成で、負荷短絡事故などによる過
電流が主素子１，副素子２に流れ、これに伴って電流検
出抵抗３の両端に発生した電圧がスイッチング素子４の
しきい値電圧を超えると、スイッチング素子４がオン動
作して主素子１，および電流検出用の副素子２のゲート
電圧を下げ、被保護素子である主素子ＩＧＢＴに流れる
主電流を低めるように制限する。この場合に、電流検出
抵抗３の抵抗値，スイッチング素子４のしきい値電圧を
適宜設定することにより、被保護素子のＩＧＢＴに流れ
る主電流をＩＧＢＴ素子の短絡耐量以内に抑えることが
できる。
電流が主素子１，副素子２に流れ、これに伴って電流検
出抵抗３の両端に発生した電圧がスイッチング素子４の
しきい値電圧を超えると、スイッチング素子４がオン動
作して主素子１，および電流検出用の副素子２のゲート
電圧を下げ、被保護素子である主素子ＩＧＢＴに流れる
主電流を低めるように制限する。この場合に、電流検出
抵抗３の抵抗値，スイッチング素子４のしきい値電圧を
適宜設定することにより、被保護素子のＩＧＢＴに流れ
る主電流をＩＧＢＴ素子の短絡耐量以内に抑えることが
できる。
【０００７】
【発明が解決しようとする課題】ところで、前記のよう
に被保護対象である主素子１のＩＧＢＴに対して、電流
検出用副素子２のＩＧＢＴを含む過電流保護回路を独立
した外部回路として構成したものでは、次記のような問
題点がある。すなわち、インバータでの短絡現象にはア
ーム短絡，直列短絡，出力短絡，地絡などがあり、主素
子１のＩＧＢＴに流れる過電流を高速，高精度で検出し
て安定よく保護動作を行わせるためには、前記した各種
の短絡モードの下で主素子１に流れる主電流と副素子２
に流れる検出電流との比を常に一定に保つことが極めて
重要である。また、インバータの負荷短絡事故の中で、
短絡モードの違いによって被保護素子のＩＧＢＴに加わ
るコレクタ−エミッタ間電圧ＶCEが変動することが予想
されるため、先記した過電流保護回路においては、コレ
クタ−エミッタ間電圧ＶCEの変化に対し、過電流の制限
電流値を電圧依存性，ばらつきを抑えてＩＧＢＴの短絡
耐量以内に制限できることが望まれる。
に被保護対象である主素子１のＩＧＢＴに対して、電流
検出用副素子２のＩＧＢＴを含む過電流保護回路を独立
した外部回路として構成したものでは、次記のような問
題点がある。すなわち、インバータでの短絡現象にはア
ーム短絡，直列短絡，出力短絡，地絡などがあり、主素
子１のＩＧＢＴに流れる過電流を高速，高精度で検出し
て安定よく保護動作を行わせるためには、前記した各種
の短絡モードの下で主素子１に流れる主電流と副素子２
に流れる検出電流との比を常に一定に保つことが極めて
重要である。また、インバータの負荷短絡事故の中で、
短絡モードの違いによって被保護素子のＩＧＢＴに加わ
るコレクタ−エミッタ間電圧ＶCEが変動することが予想
されるため、先記した過電流保護回路においては、コレ
クタ−エミッタ間電圧ＶCEの変化に対し、過電流の制限
電流値を電圧依存性，ばらつきを抑えてＩＧＢＴの短絡
耐量以内に制限できることが望まれる。
【０００８】しかしながら、電流検出用の副素子２を主
素子１と別な素子に分けて構成した従来の保護回路で
は、主素子１と副素子２の間で動作特性の比例性を持た
せることが技術的に困難であり、特に前記のようにＩＧ
ＢＴのコレクタ−エミッタ間電圧ＶCEが変化すると、主
素子１と副素子２との電流比率が変動してその電流制限
値も大きく変化することになるため、安定した過電流保
護動作を確保することがむずかしい。
素子１と別な素子に分けて構成した従来の保護回路で
は、主素子１と副素子２の間で動作特性の比例性を持た
せることが技術的に困難であり、特に前記のようにＩＧ
ＢＴのコレクタ−エミッタ間電圧ＶCEが変化すると、主
素子１と副素子２との電流比率が変動してその電流制限
値も大きく変化することになるため、安定した過電流保
護動作を確保することがむずかしい。
【０００９】本発明は上記の点にかんがみなされたもの
であり、その目的は様々な動作環境下でも主電流と検出
電流との比を一定に保ち、併せて電圧の依存性，ばらつ
きを抑えて安定した過電流保護が達成できるようにした
過電流制限機能付きの絶縁ゲート型バイポーラトランジ
スタを提供することにある。
であり、その目的は様々な動作環境下でも主電流と検出
電流との比を一定に保ち、併せて電圧の依存性，ばらつ
きを抑えて安定した過電流保護が達成できるようにした
過電流制限機能付きの絶縁ゲート型バイポーラトランジ
スタを提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板に多数のセルを集積形成した
絶縁ゲート型バイポーラトランジスタにおいて、前記セ
ルの一部を電流検出用のセンスセルとして用い、かつセ
ンスセルの領域に主セルのエミッタ電極と分離して過電
流保護回路に接続するエミッタ電極を形成するものとす
る。
に、本発明は、半導体基板に多数のセルを集積形成した
絶縁ゲート型バイポーラトランジスタにおいて、前記セ
ルの一部を電流検出用のセンスセルとして用い、かつセ
ンスセルの領域に主セルのエミッタ電極と分離して過電
流保護回路に接続するエミッタ電極を形成するものとす
る。
【００１１】そして、前記のセンスセルを主セルと並べ
て半導体基板の最外部に形成する、あるいはセンスセル
の少なくとも一部を、主セルの活性領域に入り組ませて
形成して実施することができる。また、過電流制限値の
電圧変化に対する依存性，ばらつきを小さく抑えるため
には、セル相互間のピッチを５０μｍ以下に形成するの
がよい。
て半導体基板の最外部に形成する、あるいはセンスセル
の少なくとも一部を、主セルの活性領域に入り組ませて
形成して実施することができる。また、過電流制限値の
電圧変化に対する依存性，ばらつきを小さく抑えるため
には、セル相互間のピッチを５０μｍ以下に形成するの
がよい。
【００１２】
【作用】上記において、ＩＧＢＴに流れる電流は、主セ
ルと同一の半導体基板に形成した電流検出用センスセル
のエミッタ電極を通じて該エミッタ電極と接続した過電
流保護回路（図７参照）の電流検出抵抗にて検出され、
負荷短絡などで過電流が流れた際には前記保護回路の動
作によって主セルに流れる主電流を短絡耐量以内に制限
してＩＧＢＴを破壊より保護する。この場合に、同じ半
導体基板上でセンスセルが主セルに並んでいるので、主
セル領域のキャリア分布はセンスセル領域のキャリア分
布で近似され、これにより主電流と検出電流との比を常
に一定に保ちつつ、極短時間で過電流検出が可能とな
る。また、特にセンスセルの少なくとも一部を主セルの
活性領域に入り組ませるように形成し、併せて基板上に
例えばストライプ状に並べて作り込まれたセルの相互間
ピッチを５０μｍ以下とすることによりさらに電流検出
精度の機能アップが図れ、殆ど電源電圧の依存性，ばら
つき無しに制限電流値をＩＧＢＴの短絡耐量以内に抑え
ることが可能となる。
ルと同一の半導体基板に形成した電流検出用センスセル
のエミッタ電極を通じて該エミッタ電極と接続した過電
流保護回路（図７参照）の電流検出抵抗にて検出され、
負荷短絡などで過電流が流れた際には前記保護回路の動
作によって主セルに流れる主電流を短絡耐量以内に制限
してＩＧＢＴを破壊より保護する。この場合に、同じ半
導体基板上でセンスセルが主セルに並んでいるので、主
セル領域のキャリア分布はセンスセル領域のキャリア分
布で近似され、これにより主電流と検出電流との比を常
に一定に保ちつつ、極短時間で過電流検出が可能とな
る。また、特にセンスセルの少なくとも一部を主セルの
活性領域に入り組ませるように形成し、併せて基板上に
例えばストライプ状に並べて作り込まれたセルの相互間
ピッチを５０μｍ以下とすることによりさらに電流検出
精度の機能アップが図れ、殆ど電源電圧の依存性，ばら
つき無しに制限電流値をＩＧＢＴの短絡耐量以内に抑え
ることが可能となる。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１（ａ),（ｂ）において、（ａ）はＩＧＢＴチ
ップの平面図、（ｂ）はチップに形成されたセル構造の
断面図である。図において、５は半導体基板であり、該
半導体基板５には図示のように多数のＩＧＢＴセル６が
ストライプ状に並列して作り込まれており、このうちの
大半のＩＧＢＴセルを主セル６ａとして使用し、半導体
基板５の最外部に形成されている一部のＩＧＢＴセルを
電流検出用のセンスセル６ｂとして使用する。そして、
半導体基板５のチップ上面側にはセンスセル６ｂに対応
するエミッタ電極７ｂが、主セル６ａに対応する主エミ
ッタ電極７ａと分離して形成されている。また、チップ
の中央部位には全ＩＧＢＴセル６のゲート電極８が集約
して形成されている。なお、（ｂ）図において、９は主
セル６ａの主エミッタ電極７ａに接続した主エミッタ端
子、１０はセンスセル６ｂのエミッタ電極７ｂに接続し
た電流検出用エミッタ端子、１１はゲート電極８に接続
したゲート端子、１２は基板の裏面側のコレクタ電極に
接続したコレクタ端子である。
する。図１（ａ),（ｂ）において、（ａ）はＩＧＢＴチ
ップの平面図、（ｂ）はチップに形成されたセル構造の
断面図である。図において、５は半導体基板であり、該
半導体基板５には図示のように多数のＩＧＢＴセル６が
ストライプ状に並列して作り込まれており、このうちの
大半のＩＧＢＴセルを主セル６ａとして使用し、半導体
基板５の最外部に形成されている一部のＩＧＢＴセルを
電流検出用のセンスセル６ｂとして使用する。そして、
半導体基板５のチップ上面側にはセンスセル６ｂに対応
するエミッタ電極７ｂが、主セル６ａに対応する主エミ
ッタ電極７ａと分離して形成されている。また、チップ
の中央部位には全ＩＧＢＴセル６のゲート電極８が集約
して形成されている。なお、（ｂ）図において、９は主
セル６ａの主エミッタ電極７ａに接続した主エミッタ端
子、１０はセンスセル６ｂのエミッタ電極７ｂに接続し
た電流検出用エミッタ端子、１１はゲート電極８に接続
したゲート端子、１２は基板の裏面側のコレクタ電極に
接続したコレクタ端子である。
【００１４】そして、前記のエミッタ電極７ｂは図７に
示した電流検出抵抗３に接続して過電流保護回路を構成
するようにしている。なお、図７における過電流保護回
路の抵抗３，補助素子４は前記半導体基板５の上でゲー
ト電極８の周辺に作り込むか、あるいは別なチップに形
成して、当該ＩＧＢＴモジュールのパッケージ内に組み
込むかして実施できる。
示した電流検出抵抗３に接続して過電流保護回路を構成
するようにしている。なお、図７における過電流保護回
路の抵抗３，補助素子４は前記半導体基板５の上でゲー
ト電極８の周辺に作り込むか、あるいは別なチップに形
成して、当該ＩＧＢＴモジュールのパッケージ内に組み
込むかして実施できる。
【００１５】上記によるＩＧＢＴの過電流保護動作は図
７で述べたとほぼ同様であるが、過電流は主セル６ａと
同じ半導体基板５上に形成されている電流検出用センス
セル６ｂのエミッタ電極７ｂを通じて過電流保護回路
（図７参照）の電流検出抵抗にて検出される。この場合
に、主セル６ａの周辺領域におけるキャリア分布は同じ
基板上に形成されたセンスセル６ｂのキャリア分布とほ
ぼ同じになるので、主セル６ａの主電流と検出電流との
比を常に一定に保ちつつ、精度よく過電流を検出し、極
短時間で主電流の制限電流値をＩＧＢＴの短絡耐量以内
に低めることができる。
７で述べたとほぼ同様であるが、過電流は主セル６ａと
同じ半導体基板５上に形成されている電流検出用センス
セル６ｂのエミッタ電極７ｂを通じて過電流保護回路
（図７参照）の電流検出抵抗にて検出される。この場合
に、主セル６ａの周辺領域におけるキャリア分布は同じ
基板上に形成されたセンスセル６ｂのキャリア分布とほ
ぼ同じになるので、主セル６ａの主電流と検出電流との
比を常に一定に保ちつつ、精度よく過電流を検出し、極
短時間で主電流の制限電流値をＩＧＢＴの短絡耐量以内
に低めることができる。
【００１６】図３は図１の構成になるＩＧＢＴ（耐圧ク
ラス６００Ｖ，定格電流１００Ａ）のセンスセルに図７
に示した電流検出抵抗３，スイッチング素子４を接続し
て過電流保護回路を構成し、かつ電源電圧ＶCCを４００
Ｖとして行った短絡試験による動作波形（主セルのコレ
クタ電流ＩC ，コレクタ−エミッタ間電圧ＶCE）を表し
たものである。この波形図から判るように、コレクタ電
流ＩC は数μsec で制限電流値が短絡耐量以内の２５０
Ａに制限されるようになる。
ラス６００Ｖ，定格電流１００Ａ）のセンスセルに図７
に示した電流検出抵抗３，スイッチング素子４を接続し
て過電流保護回路を構成し、かつ電源電圧ＶCCを４００
Ｖとして行った短絡試験による動作波形（主セルのコレ
クタ電流ＩC ，コレクタ−エミッタ間電圧ＶCE）を表し
たものである。この波形図から判るように、コレクタ電
流ＩC は数μsec で制限電流値が短絡耐量以内の２５０
Ａに制限されるようになる。
【００１７】図２は、図１の応用実施例を示す電流検出
部のチップ拡大図であり、この実施例においては、電流
検出用センスセル６ｂの一部を延長してその周囲三方が
主セル６ａの活性領域で取り囲まれるような部位に形成
されている。センスセル６ｂをこのようなレイアウトと
することにより、図１の実施例と比べて、センスセル６
ｂの領域のキャリア分布と主セル６ａ領域のキャリア分
布との近似性がより一層高まり、これにより電流検出精
度がより一層向上してより安定した過電流保護が行える
ようになる。
部のチップ拡大図であり、この実施例においては、電流
検出用センスセル６ｂの一部を延長してその周囲三方が
主セル６ａの活性領域で取り囲まれるような部位に形成
されている。センスセル６ｂをこのようなレイアウトと
することにより、図１の実施例と比べて、センスセル６
ｂの領域のキャリア分布と主セル６ａ領域のキャリア分
布との近似性がより一層高まり、これにより電流検出精
度がより一層向上してより安定した過電流保護が行える
ようになる。
【００１８】一方、発明者等は前記方式による過電流保
護機能を評価するために、図１，図２に示したＩＧＢＴ
を供試素子として、短絡時における制限電流値の電圧依
存性を調べたところ、図６で表すように制限電流値（定
格電流ＩC の倍数で表す）は、コレクタ電圧ＶCEに反比
例して変化する傾向を示すことが判明した。例えば、半
導体基板上に作り込んだセル相互間のセルピッチＰ（図
１（ｂ）参照）を７０μｍとしたＩＧＢＴを供試素子と
して電源電圧を様々に変えて短絡試験を行ったところ、
コレクタ電圧ＶCEが１００Ｖ以下の低電圧領域では、制
限電流値がコレクタ電圧ＶCE＝４００Ｖの場合と比べて
２倍以上高くなり、しかも制限電流値のばらつき度合も
低電圧領域で顕著に現れることが確認された。
護機能を評価するために、図１，図２に示したＩＧＢＴ
を供試素子として、短絡時における制限電流値の電圧依
存性を調べたところ、図６で表すように制限電流値（定
格電流ＩC の倍数で表す）は、コレクタ電圧ＶCEに反比
例して変化する傾向を示すことが判明した。例えば、半
導体基板上に作り込んだセル相互間のセルピッチＰ（図
１（ｂ）参照）を７０μｍとしたＩＧＢＴを供試素子と
して電源電圧を様々に変えて短絡試験を行ったところ、
コレクタ電圧ＶCEが１００Ｖ以下の低電圧領域では、制
限電流値がコレクタ電圧ＶCE＝４００Ｖの場合と比べて
２倍以上高くなり、しかも制限電流値のばらつき度合も
低電圧領域で顕著に現れることが確認された。
【００１９】なお、このような制限電流値の電圧依存
性，ばらつきの発生原因は、ＩＧＢＴ素子の印加電圧
（電源電圧）の大きさによってＩＧＢＴ素子内部のポテ
ンシャル分布が変化し、このポテンシャル分布の変化で
センスセルのエミッタに流入する電流が変動することが
原因と考えられ、発明者等が印加電圧１００Ｖ，４００
Ｖの条件でシミュレーション解析したところでも、内部
ポテンシャル分布の等電位面の湾曲，ばらつきが印加電
圧４００Ｖと比べて１００Ｖの場合に大きくなることが
認められた。
性，ばらつきの発生原因は、ＩＧＢＴ素子の印加電圧
（電源電圧）の大きさによってＩＧＢＴ素子内部のポテ
ンシャル分布が変化し、このポテンシャル分布の変化で
センスセルのエミッタに流入する電流が変動することが
原因と考えられ、発明者等が印加電圧１００Ｖ，４００
Ｖの条件でシミュレーション解析したところでも、内部
ポテンシャル分布の等電位面の湾曲，ばらつきが印加電
圧４００Ｖと比べて１００Ｖの場合に大きくなることが
認められた。
【００２０】しかも、インバータ装置では負荷短絡時に
おける短絡モードによってＩＧＢＴのコレクタ−エミッ
タ間電圧ＶCEが変動することから、前記のような制限電
流値の電圧依存性，ばらつきが生じることは過電流保護
を行う上で好ましくない。そこで、発明者は半導体基板
の内部ポテンシャル分布に着目し、その等電位面を印加
電圧に関係なく平坦化できれば制限電流値の電圧依存
性，ばらつきが改善できるはずであると考え、そのため
の方策としてＩＧＢＴのセルピッチを様々に変えて素子
内部のポテンシャル分布がどのように変化するかを考察
した結果、半導体基板上でストライプ状に並べて作りこ
まれたセル相互間のセルピッチを小さくしていくと内部
ポテンシャル分布の等電位面の湾曲度合が小さくなって
平坦化され、これに伴って過電流保護による制限電流値
の電圧依存性，ばらつきが改善されることが判った。
おける短絡モードによってＩＧＢＴのコレクタ−エミッ
タ間電圧ＶCEが変動することから、前記のような制限電
流値の電圧依存性，ばらつきが生じることは過電流保護
を行う上で好ましくない。そこで、発明者は半導体基板
の内部ポテンシャル分布に着目し、その等電位面を印加
電圧に関係なく平坦化できれば制限電流値の電圧依存
性，ばらつきが改善できるはずであると考え、そのため
の方策としてＩＧＢＴのセルピッチを様々に変えて素子
内部のポテンシャル分布がどのように変化するかを考察
した結果、半導体基板上でストライプ状に並べて作りこ
まれたセル相互間のセルピッチを小さくしていくと内部
ポテンシャル分布の等電位面の湾曲度合が小さくなって
平坦化され、これに伴って過電流保護による制限電流値
の電圧依存性，ばらつきが改善されることが判った。
【００２１】図４，図５は前記の考察結果から得たセル
ピッチと制限電流値の電圧（ＶCE）依存性，並びに電圧
ＶCE＝５０Ｖでの相対誤差（ばらつき）との関係を示す
ものであり、この図から明らかなように制限電流値の電
圧依存性，ばらつきはセルピッチＰの減少とともに改善
され、かつその改善度はセルピッチＰが５０μｍ以下で
殆ど収束する傾向を示している。したがって、このこと
から過電流保護のための電流検出機能付きＩＧＢＴを設
計，製作する際には、図１，図２における主セル１，セ
ンスセル２を含むセルピッチＰを５０μｍ以下に設定す
ることで、過電流制限機能面で電圧依存性，ばらつきの
少ない優れた特性が得られる。
ピッチと制限電流値の電圧（ＶCE）依存性，並びに電圧
ＶCE＝５０Ｖでの相対誤差（ばらつき）との関係を示す
ものであり、この図から明らかなように制限電流値の電
圧依存性，ばらつきはセルピッチＰの減少とともに改善
され、かつその改善度はセルピッチＰが５０μｍ以下で
殆ど収束する傾向を示している。したがって、このこと
から過電流保護のための電流検出機能付きＩＧＢＴを設
計，製作する際には、図１，図２における主セル１，セ
ンスセル２を含むセルピッチＰを５０μｍ以下に設定す
ることで、過電流制限機能面で電圧依存性，ばらつきの
少ない優れた特性が得られる。
【００２２】
【発明の効果】以上述べたように、本発明によれば、半
導体基板に多数のセルを集積形成した絶縁ゲート型バイ
ポーラトランジスタに対し、そのセルの一部を電流検出
用のセンスセルとして用い、かつ該センスセルの領域に
主セルのエミッタ電極と分離して過電流保護回路に接続
するエミッタ電極を形成したことにより、インバータ装
置の負荷短絡などによる過電流をセンスセルを通じて高
精度で検出し、前記の過電流保護回路との組合わせによ
り、制限電流値を短絡耐量以内に抑えて安定した過電流
保護が行える過電流制限機能付きの絶縁ゲート型パイポ
ーラトランジスタが提供できる。
導体基板に多数のセルを集積形成した絶縁ゲート型バイ
ポーラトランジスタに対し、そのセルの一部を電流検出
用のセンスセルとして用い、かつ該センスセルの領域に
主セルのエミッタ電極と分離して過電流保護回路に接続
するエミッタ電極を形成したことにより、インバータ装
置の負荷短絡などによる過電流をセンスセルを通じて高
精度で検出し、前記の過電流保護回路との組合わせによ
り、制限電流値を短絡耐量以内に抑えて安定した過電流
保護が行える過電流制限機能付きの絶縁ゲート型パイポ
ーラトランジスタが提供できる。
【００２３】また、同一基板上で電流検出用のセンスセ
ルを主セルの活性領域で取り囲まれる部位に形成し、さ
らにセルピッチを５０μｍ以下とすることで、電流検出
精度のより一層向上、並びに制限電流値の電圧依存性，
ばらつきを小さく抑えることができる。しかも、主セル
とセンスセルは同じ半導体プロセスで半導体基板上に集
積形成することができるので、主素子と副素子を別々な
素子で製作した従来のものと比べてコストの低減化が図
れる利点も得られる。
ルを主セルの活性領域で取り囲まれる部位に形成し、さ
らにセルピッチを５０μｍ以下とすることで、電流検出
精度のより一層向上、並びに制限電流値の電圧依存性，
ばらつきを小さく抑えることができる。しかも、主セル
とセンスセルは同じ半導体プロセスで半導体基板上に集
積形成することができるので、主素子と副素子を別々な
素子で製作した従来のものと比べてコストの低減化が図
れる利点も得られる。
【図１】本発明の実施例による絶縁ゲート型バイポーラ
トランジスタの構成を表す図であり、（ａ）はトランジ
スタチップの平面図、（ｂ）はチップ内に形成したＩＧ
ＢＴの構造断面図
トランジスタの構成を表す図であり、（ａ）はトランジ
スタチップの平面図、（ｂ）はチップ内に形成したＩＧ
ＢＴの構造断面図
【図２】図１の応用実施例を示す電流検出部のチップ拡
大図
大図
【図３】図１の構成に保護回路を接続して負荷短絡状態
で電流制限を行った際の動作波形図
で電流制限を行った際の動作波形図
【図４】セルピッチと制限電流値の電圧依存性との関係
を表す特性図
を表す特性図
【図５】セルピッチと制限電流値の相対誤差との関係を
表す特性図
表す特性図
【図６】改良前のコレクタ電圧と制限電流値との関係を
表す特性図
表す特性図
【図７】本発明に適用するＩＧＢＴの過電流保護回路図
３ 過電流保護回路の電流検出抵抗 ４ 過電流保護回路のスイッチング素子 ５ 半導体基板 ６ ＩＧＢＴセル ６ａ 主セル ６ｂ 電流検出用センスセル ７ａ 主エミッタ電極 ７ｂ センスセルのエミッタ電極 ８ ゲート電極 Ｐ セルピッチ
Claims (4)
- 【請求項１】半導体基板に多数のセルを集積形成した絶
縁ゲート型バイポーラトランジスタにおいて、前記セル
の一部を電流検出用センスセルとして用い、かつ該セン
スセルの領域に主セルのエミッタ電極と分離して過電流
保護回路に接続するエミッタ電極を形成したことを特徴
とする絶縁ゲート型バイポーラトランジスタ。 - 【請求項２】センスセルを、主セルと並べて半導体基板
の最外部に形成したことを特徴とする請求項１記載の絶
縁ゲート型バイポーラトランジスタ。 - 【請求項３】センスセルの少なくとも一部を、主セルの
活性領域に入り組ませて形成したことを特徴とする請求
項１または２記載の絶縁ゲート型バイポーラトランジス
タ。 - 【請求項４】セル相互間のピッチを５０μｍ以下にした
ことを特徴とする請求項１，２，または３記載の絶縁ゲ
ート型パイポーラトランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6027074A JPH07161992A (ja) | 1993-10-14 | 1994-02-25 | 絶縁ゲート型バイポーラトランジスタ |
| US08/321,999 US5530277A (en) | 1993-10-14 | 1994-10-12 | Insulated-gate bipolar transistor |
| EP94307477A EP0649176A3 (en) | 1993-10-14 | 1994-10-12 | Insulated gate bipolar transistor. |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25619793 | 1993-10-14 | ||
| JP5-256197 | 1993-10-14 | ||
| JP6027074A JPH07161992A (ja) | 1993-10-14 | 1994-02-25 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161992A true JPH07161992A (ja) | 1995-06-23 |
Family
ID=26364964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6027074A Pending JPH07161992A (ja) | 1993-10-14 | 1994-02-25 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5530277A (ja) |
| EP (1) | EP0649176A3 (ja) |
| JP (1) | JPH07161992A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100914561B1 (ko) * | 2006-06-30 | 2009-08-31 | 산요덴키가부시키가이샤 | 절연 게이트형 반도체 장치 |
| US8604514B2 (en) | 2009-03-24 | 2013-12-10 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| US9541599B2 (en) | 2011-04-04 | 2017-01-10 | Fuji Electric Co., Ltd. | Power switch wafer test method |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09135023A (ja) * | 1995-11-08 | 1997-05-20 | Toshiba Corp | 圧接型半導体装置 |
| US6002153A (en) * | 1995-12-07 | 1999-12-14 | Kabushiki Kaisha Toshiba | MOS type semiconductor device with a current detecting function |
| GB9605672D0 (en) * | 1996-03-18 | 1996-05-22 | Westinghouse Brake & Signal | Insulated gate bipolar transistors |
| EP0892435A1 (en) * | 1997-07-14 | 1999-01-20 | STMicroelectronics S.r.l. | Integrated semiconductor transistor with current sensing |
| JP3480811B2 (ja) | 1997-07-15 | 2003-12-22 | 株式会社東芝 | 電圧駆動型電力用半導体装置 |
| KR100251528B1 (ko) * | 1997-10-22 | 2000-04-15 | 김덕중 | 복수개의 센스 소오스 패드를 구비한 센스 전계효과 트랜지스터 |
| DE19823170A1 (de) * | 1998-05-23 | 1999-11-25 | Asea Brown Boveri | Bipolartransistor mit isolierter Gateelektrode |
| US6576936B1 (en) | 1998-02-27 | 2003-06-10 | Abb (Schweiz) Ag | Bipolar transistor with an insulated gate electrode |
| US6140212A (en) * | 1998-06-01 | 2000-10-31 | Motorola, Inc. | Semiconductor device and method therefor |
| JP3412599B2 (ja) * | 2000-04-19 | 2003-06-03 | 株式会社デンソー | 半導体装置 |
| US7094364B2 (en) * | 2003-11-26 | 2006-08-22 | General Electric Company | Method of authenticating polymers, authenticatable polymers, methods of making authenticatable polymers and authenticatable articles, and articles made there from |
| JP2009081381A (ja) * | 2007-09-27 | 2009-04-16 | Panasonic Corp | 半導体装置 |
| JP2009088317A (ja) * | 2007-10-01 | 2009-04-23 | Panasonic Corp | 高耐圧半導体スイッチング素子 |
| US7741935B2 (en) * | 2008-02-15 | 2010-06-22 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | High voltage isolation semiconductor capacitor digital communication device and corresponding package |
| US7741896B2 (en) * | 2008-02-15 | 2010-06-22 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | High voltage drive circuit employing capacitive signal coupling and associated devices and methods |
| US8188814B2 (en) * | 2008-02-15 | 2012-05-29 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | High voltage isolation dual capacitor communication system |
| JP2011049393A (ja) * | 2009-08-27 | 2011-03-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965710A (en) * | 1989-11-16 | 1990-10-23 | International Rectifier Corporation | Insulated gate bipolar transistor power module |
| US5063307A (en) * | 1990-09-20 | 1991-11-05 | Ixys Corporation | Insulated gate transistor devices with temperature and current sensor |
| JP3180831B2 (ja) * | 1991-03-22 | 2001-06-25 | 富士電機株式会社 | 絶縁ゲート制御半導体装置 |
| DE4219019B4 (de) * | 1991-06-10 | 2004-12-16 | Fuji Electric Co., Ltd., Kawasaki | MOS-Halbleiterbauelement |
-
1994
- 1994-02-25 JP JP6027074A patent/JPH07161992A/ja active Pending
- 1994-10-12 EP EP94307477A patent/EP0649176A3/en not_active Withdrawn
- 1994-10-12 US US08/321,999 patent/US5530277A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9541599B2 (en) | 2011-04-04 | 2017-01-10 | Fuji Electric Co., Ltd. | Power switch wafer test method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5530277A (en) | 1996-06-25 |
| EP0649176A3 (en) | 1995-08-02 |
| EP0649176A2 (en) | 1995-04-19 |
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