JP5700106B2 - Solid-state imaging device and electronic device - Google Patents
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Description
本発明は、MOS型の固体撮像装置、及びこの固体撮像装置を備えたかメラ等の電子機器に関する。 The present invention relates to a MOS type solid-state imaging device, and an electronic device such as a camera equipped with the solid-state imaging device.
固体撮像装置として、CMOS(Complementary Metal Oxide Semiconductor)等のMOS型イメージセンサに代表される増幅型固体撮像装置知られている。また、CCD(Charge Coupled Device)イメージセンサに代表される電荷転送型固体撮像装置が知られている。これら固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラなどに広く用いられている。近年、カメラ付き携帯電話やPDA(Personal Digital Assistant)などのモバイル機器に搭載される固体撮像装置としては、電源電圧が低く、消費電力の観点などからMOS型イメージセンサが多く用いられている。 As a solid-state imaging device, an amplification-type solid-state imaging device represented by a MOS type image sensor such as a CMOS (Complementary Metal Oxide Semiconductor) is known. In addition, a charge transfer type solid-state imaging device represented by a CCD (Charge Coupled Device) image sensor is known. These solid-state imaging devices are widely used in digital still cameras, digital video cameras, and the like. In recent years, MOS image sensors are often used as solid-state imaging devices mounted on mobile devices such as camera-equipped mobile phones and PDAs (Personal Digital Assistants) from the viewpoint of low power supply voltage and power consumption.
MOS型の固体撮像装置は、光電変換部となるフォトダイオードと複数の画素トランジスタからなる複数の画素が2次元アレイ状に配列されて構成される。最近では、画素の微細化に伴い、1画素当りの画素トランジスタの占める面積を抑制するために、画素トランジスタの一部を複数の画素で共有させた、いわゆる複数画素共有構造が提案されている。例えば、特許文献1〜3には、2画素共有構造の固体撮像装置が開示されている。 The MOS type solid-state imaging device is configured by arranging a plurality of pixels including a photodiode serving as a photoelectric conversion unit and a plurality of pixel transistors in a two-dimensional array. Recently, with the miniaturization of pixels, a so-called multiple pixel sharing structure in which a part of a pixel transistor is shared by a plurality of pixels has been proposed in order to suppress the area occupied by the pixel transistor per pixel. For example, Patent Documents 1 to 3 disclose a solid-state imaging device having a two-pixel sharing structure.
ところで、MOS型の固体撮像装置では、さらに画素を微細化することにより、更なる高解像度化が望まれている。しかし、画素の更なる微細化は、受光部の開口面積の縮小を招き、感度が低下してしまう。したがって、画素が微細化されても、感度の向上が図れることが望まれる。 By the way, in a MOS type solid-state imaging device, further higher resolution is desired by further miniaturizing pixels. However, further miniaturization of the pixels leads to a reduction in the opening area of the light receiving portion, and the sensitivity is lowered. Therefore, it is desired that the sensitivity can be improved even if the pixel is miniaturized.
本発明は、上述の点に鑑み、画素が微細化されても感度の向上が図れる固体撮像装置、及びこの固体撮像装置を備えた電子機器を提供するものである。 In view of the above, the present invention provides a solid-state imaging device capable of improving sensitivity even when pixels are miniaturized, and an electronic apparatus including the solid-state imaging device.
本発明に係る固体撮像装置は、画素トランジスタのうち、少なくともリセットトランジスタ及び増幅トランジスタを共有する横2画素、縦4×n画素(nは正の整数)のフォトダイオード配列を1共有単位としたレイアウトを有する。1共有単位は、それぞれ、横2つ、縦2つの計4つのフォトダイオードと、該フォトダイオードで共有されるフローティングディフージョンを有する。また、1共有単位は、フォトダイオード毎に形成される読み出しゲート電極とで構成され、画素部の垂直方向に配列された複数の構成部と、隣接する二つの構成部の間に、少なくともその増幅ゲート電極が配置された増幅トランジスタを有する。さらに、1共有単位は、縦2つのフォトダイオードを挟んで増幅トランジスタと離間する位置に設けられたリセットトランジスタと、読み出しゲート電極毎に設けられた読み出し配線を有する。読み出し配線は、読み出しゲート電極のそれぞれに接続されると共に画素部の水平方向に延在し、上面から見て、画素部の垂直方向に隣合うフォトダイオードの間に1本となるように複数層の配線で形成されている。また、最上層の配線層において、各フォトダイオードは、各構成部の水平方向に隣合うフォトダイオードの間に設けられ画素部の垂直方向に延在する配線と、垂直方向に隣合うフォトダイオードの間に設けられ画素部の水平方向に延在する配線によりコ字状に囲まれている。 The solid-state imaging device according to the present invention has a layout in which a pixel array of two horizontal pixels and 4 × n pixels (n is a positive integer) sharing at least a reset transistor and an amplification transistor among pixel transistors is used as one shared unit. Have Each sharing unit has a total of four photodiodes, two horizontally and two vertically, and a floating diffusion shared by the photodiodes. In addition, one shared unit is composed of a readout gate electrode formed for each photodiode, and at least the amplification between a plurality of components arranged in the vertical direction of the pixel portion and two adjacent components. The amplifying transistor has a gate electrode. Furthermore, one sharing unit has a reset transistor provided at a position spaced apart from the amplification transistor across two vertical photodiodes, and a readout wiring provided for each readout gate electrode. The readout wiring is connected to each of the readout gate electrodes, extends in the horizontal direction of the pixel portion, and has a plurality of layers so that there is one between the photodiodes adjacent in the vertical direction of the pixel portion when viewed from above. The wiring is formed. Further, in the uppermost wiring layer, each photodiode is provided between the photodiodes adjacent to each other in the horizontal direction of each component and the wiring extending in the vertical direction of the pixel portion, and between the photodiodes adjacent in the vertical direction. Surrounded in a U shape by wiring extending in the horizontal direction of the pixel portion.
本発明の固体撮像装置では、隣接する二つの構成部の間に、少なくともそのゲート電極が配置されるように増幅トランジスタが構成されている。これにより、ゲート長を、画素ピッチの約2倍まで大きくすることができ、1/fノイズを低減することができる。 In the solid-state imaging device of the present invention, the amplification transistor is configured such that at least the gate electrode is disposed between two adjacent components. Thereby, the gate length can be increased to about twice the pixel pitch, and 1 / f noise can be reduced.
本発明に係る電子機器は、上記固体撮像装置と、固体撮像装置のフォトダイオードに入射光を導く光学系と、固体撮像装置の出力信号を処理する信号処理回路とを備える。 An electronic apparatus according to the present invention includes the solid-state imaging device, an optical system that guides incident light to a photodiode of the solid-state imaging device, and a signal processing circuit that processes an output signal of the solid-state imaging device.
本発明の電子機器では、上記固体撮像装置を備えることにより、1/fノイズの低減が図られる。 In the electronic apparatus of the present invention, 1 / f noise can be reduced by providing the solid-state imaging device.
本発明に係る固体撮像装置によれば、1/fノイズが低減されるため、感度の向上を図ることができる。 According to the solid-state imaging device according to the present invention, 1 / f noise is reduced, so that the sensitivity can be improved.
本発明に係る電子機器によれば、固体撮像装置におけるフォトダイオードの開口面積が広がるので、画素が微細化されても感度の向上を図ることができる。従って、高品質の電子機器を提供できる。 According to the electronic apparatus according to the present invention, since the opening area of the photodiode in the solid-state imaging device is increased, the sensitivity can be improved even if the pixel is miniaturized. Therefore, a high quality electronic device can be provided.
以下、図面を参照して本発明の実施の形態を説明する。 Embodiments of the present invention will be described below with reference to the drawings.
図1に、本発明に適用する固体撮像装置、すなわちMOS型の固体撮像装置の概略構成の一例を示す。本例の固体撮像装置1は、半導体基板11例えばシリコン基板に複数の光電変換部となるフォトダイオードを含む画素2が規則的に2次元的に配列された画素部(いわゆる撮像領域)3と、周辺回路部とを有して構成される。画素2は、フォトダイオードと、複数の画素トランジスタ(いわゆるMOSトランジスタ)を有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ、増幅トランジスタの3つのトランジスタで構成することができる。その他、選択トランジスタを追加して4つのトランジスタで構成することもできる。 FIG. 1 shows an example of a schematic configuration of a solid-state imaging device applied to the present invention, that is, a MOS solid-state imaging device. The solid-state imaging device 1 of the present example includes a pixel unit (so-called imaging region) 3 in which pixels 2 including photodiodes serving as a plurality of photoelectric conversion units are regularly and two-dimensionally arranged on a semiconductor substrate 11 such as a silicon substrate, And a peripheral circuit portion. The pixel 2 includes a photodiode and a plurality of pixel transistors (so-called MOS transistors). The plurality of pixel transistors can be constituted by three transistors, for example, a transfer transistor, a reset transistor, and an amplification transistor. In addition, a selection transistor may be added to configure the transistor with four transistors.
周辺回路部は、垂直駆動回路4と、カラム信号処理回路5と、水平駆動回路6と、出力回路7と、制御回路8などを有して構成される。 The peripheral circuit section includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8, and the like.
制御回路8は、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路4、カラム信号処理回路5及び水平駆動回路6などの動作の基準となるクロック信号や制御信号を生成する。制御回路8は、これらの信号を垂直駆動回路4、カラム信号処理回路5及び水平駆動回路6等に入力する。 The control circuit 8 generates a clock signal and a control signal that serve as a reference for operations of the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock. The control circuit 8 inputs these signals to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
垂直駆動回路4は、例えばシフトレジスタによって構成される。垂直駆動回路4は、画素部3の各画素2を行単位で順次垂直方向に選択走査し、垂直信号線9を通して各画素2の光電変換素子となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路5に供給する。 The vertical drive circuit 4 is configured by, for example, a shift register. The vertical drive circuit 4 selectively scans each pixel 2 of the pixel unit 3 in the vertical direction sequentially in units of rows, and generates the signal according to the amount of light received by, for example, a photodiode serving as a photoelectric conversion element of each pixel 2 through the vertical signal line 9. A pixel signal based on the signal charge is supplied to the column signal processing circuit 5.
カラム信号処理回路5は、画素2の例えば列ごとに配置されており、1行分の画素2から出力される信号を画素列ごとに黒基準画素(有効画素領域の周囲に形成される)からの信号によってノイズ除去などの信号処理を行う。すなわちカラム信号処理回路5は、画素2固有の固定パターンノイズを除去するためのCDSや、信号増幅等の信号処理を行う。カラム信号処理回路5の出力段には水平選択スイッチ(図示せず)が水平信号線10との間に接続されて設けられる。 The column signal processing circuit 5 is arranged, for example, for each column of the pixels 2, and signals output from the pixels 2 for one row are generated from black reference pixels (formed around the effective pixel region) for each pixel column. The signal processing such as noise removal is performed by the signal. That is, the column signal processing circuit 5 performs signal processing such as CDS for removing fixed pattern noise unique to the pixel 2 and signal amplification. A horizontal selection switch (not shown) is connected to the horizontal signal line 10 at the output stage of the column signal processing circuit 5.
水平駆動回路6は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路5の各々を順番に選択し、カラム信号処理回路5の各々から画素信号を水平信号線10に出力させる。出力回路7は、カラム信号処理回路5の各々から水平信号線10を通して順次に供給される信号に対し、信号処理を行って出力する。 The horizontal drive circuit 6 is constituted by, for example, a shift register, and sequentially outputs horizontal scanning pulses to select each of the column signal processing circuits 5 in order, and the pixel signal is output from each of the column signal processing circuits 5 to the horizontal signal line. 10 to output. The output circuit 7 performs signal processing and outputs the signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 10.
上記の固体撮像装置1を、表面照射型の固体撮像装置に適用する場合は、画素部3及び周辺回路部が形成された基板の表面側の上方に、層間絶縁膜を介して複数層の配線を有する複数配線層が形成される。画素部3では、複数配線層の上に平坦化膜を介してオンチップカラーフィルタ、さらにその上にオンチップマイクロレンズが形成される。 When the above-described solid-state imaging device 1 is applied to a front-illuminated solid-state imaging device, a plurality of layers of wiring are provided above the surface side of the substrate on which the pixel unit 3 and the peripheral circuit unit are formed via an interlayer insulating film. A plurality of wiring layers having are formed. In the pixel unit 3, an on-chip color filter is formed on a plurality of wiring layers via a planarizing film, and an on-chip microlens is further formed thereon.
上記の固体撮像装置1を、裏面照射型の固体撮像装置に適用する場合は、光入射面(いわゆる受光面)側の裏面上には複数配線層はない。複数配線層は受光面と反対側の表面側に形成される。 When the solid-state imaging device 1 is applied to a back-illuminated solid-state imaging device, there are no multiple wiring layers on the back surface on the light incident surface (so-called light receiving surface) side. The plurality of wiring layers are formed on the surface side opposite to the light receiving surface.
本発明に係る固体撮像装置は、画素を微細化したときの、最適化された画素部3のレイアウトに特徴を有する。 The solid-state imaging device according to the present invention is characterized by an optimized layout of the pixel unit 3 when pixels are miniaturized.
[参考例1:固体撮像装置の構成例]
図2に、参考例1に係るMOS型の固体撮像装置を示す。図2は、画素部のレイアウトの要部を示す。図3〜図5は、1層目配線及び2層目配線のパターンを理解するための、分解平面図である。なお、以下の説明で、縦または縦方向とは画素部の垂直方向を指し、横または横方向とは画素部の水平方向を指す。つまり、垂直信号線と平行するのが縦で、それと直交するのが横である。
[Reference Example 1: Configuration Example of Solid-State Imaging Device]
FIG. 2 shows a MOS solid-state imaging device according to Reference Example 1. FIG. 2 shows a main part of the layout of the pixel portion. 3 to 5 are exploded plan views for understanding the patterns of the first layer wiring and the second layer wiring. In the following description, the vertical or vertical direction refers to the vertical direction of the pixel portion, and the horizontal or horizontal direction refers to the horizontal direction of the pixel portion. That is, the vertical is parallel to the vertical signal line, and the horizontal is perpendicular to it.
参考例1に係る固体撮像装置101は、図2に示すように、横2画素、縦4画素の計8画素のフォトダイオードPD[PD1〜PD8]配列を1共有単位21として、この共有単位21を2次元アレイ状に配列して画素部3が構成される。すなわち、1共有単位21としては、横2×縦2の計4つのフォトダイオードPDに対して1つのフローティングディフージョンFDを共有する構成が、縦に2組配列された、いわゆる横2×縦4の8画素共有の形でレイアウトされる。同図において、符号Pは画素ピッチを示す。 As shown in FIG. 2, the solid-state imaging device 101 according to Reference Example 1 uses a photodiode PD [PD1 to PD8] array of a total of 8 pixels of 2 horizontal pixels and 4 vertical pixels as one shared unit 21, and this shared unit 21 Are arranged in a two-dimensional array to form a pixel unit 3. That is, as one shared unit 21, a so-called horizontal 2 × vertical 4 configuration in which one floating diffusion FD is shared by a total of four photodiodes PD of 2 × 2 is arranged vertically. Are laid out in the form of sharing eight pixels. In the figure, the symbol P indicates a pixel pitch.
1共有単位21は、8つのフォトダイオードと10個の画素トランジスタで構成され、1画素当り1.25個の画素トランジスタで形成される。10個の画素トランジスタの内訳は、本例では、8個の転送トランジスタTr1[Tr11〜Tr18]、1個のリセットトランジスタTr2、1個の増幅トランジスタTr3の計10個である。 One sharing unit 21 includes eight photodiodes and ten pixel transistors, and is formed of 1.25 pixel transistors per pixel. The breakdown of the ten pixel transistors is a total of ten transfer transistors Tr1 [Tr11 to Tr18], one reset transistor Tr2, and one amplification transistor Tr3 in this example.
1共有単位21内のレイアウトは、第1構成部23と、第2構成部25と、読み出しトランジスタTr11〜Tr18、増幅トランジスタTr3と、リセットトランジスタTr2を有する。さらに、このレイアウトは、8本の読み出し配線26[261〜268]と、リセット配線27と、接続配線28を有する。増幅トランジスタTr3は、ソース領域31Sと、ドレイン領域31Dと、増幅ゲート電極32を有して構成される。リセットトランジスタTr2は、ソース領域33Sと、ドレイン領域33Dと、リセットゲート電極34を有して構成される。 The layout in one shared unit 21 includes a first configuration unit 23, a second configuration unit 25, read transistors Tr11 to Tr18, an amplification transistor Tr3, and a reset transistor Tr2. Further, this layout includes eight readout wirings 26 [261 to 268], a reset wiring 27, and a connection wiring 28. The amplification transistor Tr3 includes a source region 31S, a drain region 31D, and an amplification gate electrode 32. The reset transistor Tr2 includes a source region 33S, a drain region 33D, and a reset gate electrode 34.
第1構成部23は、4つのフォトダイオードPD1、PD2、PD3及びPD4と、この4つのフォトダイオードPD1〜PD4に対して4つの読み出しゲート電極221〜224と、1つの第1フォトダイオードPD1を有して構成される(図3A参照)。各フォトダイオードPD1〜PD4と、第1フローティングディフージョンFD1と、各読み出しゲート電極221〜224とにより、読み出しトランジスタTr11〜Tr14が構成される。 The first configuration unit 23 includes four photodiodes PD1, PD2, PD3, and PD4, four read gate electrodes 221 to 224, and one first photodiode PD1 for the four photodiodes PD1 to PD4. (See FIG. 3A). Each of the photodiodes PD1 to PD4, the first floating diffusion FD1, and each of the read gate electrodes 221 to 224 constitute a read transistor Tr11 to Tr14.
上側の第1構成部23は、略四角形状の4つのフォトダイオードPD1〜PD4が、所要の間隔、例えば縦横等間隔を置いて縦横2列に配置される。この4つのフォトダイオードPD1〜PD4で囲まれた中央領域に1つの第1フローティングディフージョンFD1が形成される。この第1フローティングディフージョンFD1に接するように、4つのフォトダイオードPD1〜PD4の互いに向き合うコーナ部側に各対応する読み出しゲート電極221〜224が形成される。各読み出しゲート電極221〜224は、一部突出部24を有する略三角形状、あるいは略台形状をなし、底辺側がフォトダイオードPD1側に、頂部側が第1フローティングディフージョンFD1側に位置するように形成される。より詳しくは、4つの読み出しゲート電極221〜224は、同形状に形成されて、互いに対称的に配置される。 In the upper first component 23, four substantially square-shaped photodiodes PD <b> 1 to PD <b> 4 are arranged in two rows vertically and horizontally at a predetermined interval, for example, equally spaced vertically and horizontally. One first floating diffusion FD1 is formed in a central region surrounded by the four photodiodes PD1 to PD4. Corresponding read gate electrodes 221 to 224 are formed on the corner portions of the four photodiodes PD1 to PD4 facing each other so as to be in contact with the first floating diffusion FD1. Each of the readout gate electrodes 221 to 224 has a substantially triangular shape or a substantially trapezoidal shape with a part of the protruding portion 24, and is formed so that the bottom side is located on the photodiode PD1 side and the top side is located on the first floating diffusion FD1 side. Is done. More specifically, the four read gate electrodes 221 to 224 are formed in the same shape and are arranged symmetrically with each other.
第2構成部25は、4つのフォトダイオードPD5、PD6、PD7及びPD8と、この4つのフォトダイオードPD5〜PD8に対して4つの読み出しゲート電極225〜228と、1つの第2フォトダイオードPD2を有して構成される(図3A参照)。各フォトダイオードPD5〜PD8と、第2フローティングディフージョンFD2と、各読み出しゲート電極225〜228とにより、読み出しトランジスタTr15〜Tr18が構成される。 The second component 25 includes four photodiodes PD5, PD6, PD7, and PD8, four read gate electrodes 225 to 228, and one second photodiode PD2 for the four photodiodes PD5 to PD8. (See FIG. 3A). Each of the photodiodes PD5 to PD8, the second floating diffusion FD2, and each of the read gate electrodes 225 to 228 constitute read transistors Tr15 to Tr18.
下側の第2構成部25も、上側の第1構成部23と同様に、略四角形状の4つのフォトダイオードPD5〜PD8が、所要の間隔、例えば縦横等間隔を置いて縦横2列に配置される。この4つのフォトダイオードPD5〜PD8で囲まれた中央領域に1つの第2ローティングディフージョンFD2が形成される。この第2フローティングディフージョンFD2に接するように、4つのフォトダイオードPD5〜PD8の互いに向き合うコーナ部側に各対応する読み出しゲート電極225〜228が形成される。各読み出しゲート電極225〜228は、上記の各読み出しゲート電極221〜224と同じ形状に形成される。そして、各読み出しゲート電極225〜228も、その略三角形状、あるいは略台形状の底辺側がフォトダイオードPD2側に、頂部側が第1フローティングディフージョンFD2側に位置するように、かつ互いに対称的に配置される。 Similarly to the upper first component unit 23, the lower second component unit 25 also has four substantially rectangular photodiodes PD5 to PD8 arranged in two rows vertically and horizontally at a predetermined interval, for example, at equal intervals. Is done. One second rotating diffusion FD2 is formed in a central region surrounded by the four photodiodes PD5 to PD8. Corresponding read gate electrodes 225 to 228 are formed on the corner portions of the four photodiodes PD5 to PD8 facing each other so as to be in contact with the second floating diffusion FD2. The read gate electrodes 225 to 228 are formed in the same shape as the read gate electrodes 221 to 224 described above. The readout gate electrodes 225 to 228 are also symmetrically arranged so that the bottom side of the substantially triangular or trapezoidal shape is located on the photodiode PD2 side and the top side is located on the first floating diffusion FD2 side. Is done.
8本の読み出し配線261から268は、読み出しトランジスタTr11〜Tr18のそれぞれの読み出しゲート電極221〜228に接続され、それぞれ独立の読み出しパルスが印加され、それぞれ独立に制御されるように形成される。リセット配線27は、リセットトランジスタTr2のリセットゲート電極34に接続され、リセットパルスが印加されるように形成される。接続配線28は、第1フローティングディフージョンFD1と、第2フローティングディフージョンFD2と、増幅トランジスタTr3の増幅ゲート電極32と、リセットトランジスタTr2のソース領域33Sとに接続される。 The eight read wirings 261 to 268 are connected to the read gate electrodes 221 to 228 of the read transistors Tr11 to Tr18, respectively, and are formed such that independent read pulses are applied and controlled independently. The reset wiring 27 is connected to the reset gate electrode 34 of the reset transistor Tr2 and is formed so that a reset pulse is applied. The connection wiring 28 is connected to the first floating diffusion FD1, the second floating diffusion FD2, the amplification gate electrode 32 of the amplification transistor Tr3, and the source region 33S of the reset transistor Tr2.
さらに、共有単位21内には、リセットトランジスタTr2のドレイン領域33Dに接続する電源配線29と、増幅トランジスタTr3のソース領域31Sに接続する垂直信号線35、増幅トランジスタTr3のドレイン領域31Dに接続する電源配線36を有する。 Further, in the shared unit 21, a power supply wiring 29 connected to the drain region 33D of the reset transistor Tr2, a vertical signal line 35 connected to the source region 31S of the amplification transistor Tr3, and a power supply connected to the drain region 31D of the amplification transistor Tr3. A wiring 36 is provided.
増幅トランジスタTr3は、上側の第1構成部23と、下側の第2構成部25との間に形成される。この増幅トランジスタTr3は、横方向に長いゲート長を有するように増幅ゲート電極32を形成し、この増幅ゲート電極32の両端位置にソース領域31S及びドレイン領域31Dを形成して構成される。増幅ゲート電極32のゲート長方向の長さが画素ピッチP1よりも長く形成される。本例では、増幅ゲート電極32の長さが、横2つのフォトダイオードPD1、PD2にわたる長さに対応し、すなわち2画素ピッチに近い寸法で形成される。 The amplification transistor Tr3 is formed between the upper first component 23 and the lower second component 25. The amplification transistor Tr3 is configured by forming an amplification gate electrode 32 so as to have a long gate length in the lateral direction, and forming a source region 31S and a drain region 31D at both ends of the amplification gate electrode 32. The length of the amplification gate electrode 32 in the gate length direction is formed longer than the pixel pitch P1. In this example, the length of the amplification gate electrode 32 corresponds to the length of the two horizontal photodiodes PD1 and PD2, that is, is formed with a dimension close to two pixel pitches.
リセットトランジスタTr2は、上側の第1構成部23の上部中央に形成される。すなわち、リセットトランジスタTr2は、横2つのフォトダイオードPD1とPD2間に対応する領域にリセットゲート電極34を挟んで上下にドレイン領域33D及びソース領域33Sを形成して構成される。 The reset transistor Tr2 is formed at the upper center of the upper first component 23. That is, the reset transistor Tr2 is configured by forming a drain region 33D and a source region 33S vertically in a region corresponding to between the two horizontal photodiodes PD1 and PD2 with the reset gate electrode 34 interposed therebetween.
そして、参考例1においては、読み出し配線261〜268、リセット配線27、リセットトランジスタTr2のドレイン領域33Dに接続される電源配線29が、2層構造の配線(以下、2層配線という)のうちの第1層目の配線で形成される。2層配線は、図4に示すように、メタル配線M1、M2で形成される。第1層目の配線、つまり第1層メタル配線M1による上記各配線261〜268、27、29は、横方向に配線される(図3B参照)。 In Reference Example 1, the readout wirings 261 to 268, the reset wiring 27, and the power supply wiring 29 connected to the drain region 33D of the reset transistor Tr2 are two of the two-layered wirings (hereinafter referred to as two-layer wiring). It is formed by the first layer wiring. As shown in FIG. 4, the two-layer wiring is formed by metal wirings M1 and M2. The wirings 261 to 268, 27, 29 by the first layer wiring, that is, the first layer metal wiring M1, are wired in the horizontal direction (see FIG. 3B).
なお、図4に示すように、メタル配線M1、M2は、フォトダイオードPD、各画素トランジスタTr1〜Tr3が形成された半導体基板38上に、層間絶縁膜39を介して形成される。40は平坦化膜を示す。メタル配線M1、M2は、例えば下面及び側面をバリアメタル41で囲まれたCu配線で形成される。Cuのメタル配線M1、M2の上面には、Cu拡散を防止するためのSiC膜42が形成される。 As shown in FIG. 4, the metal wirings M1 and M2 are formed on the semiconductor substrate 38 on which the photodiode PD and the pixel transistors Tr1 to Tr3 are formed via an interlayer insulating film 39. Reference numeral 40 denotes a planarizing film. The metal wirings M1 and M2 are formed of, for example, a Cu wiring whose lower surface and side surfaces are surrounded by a barrier metal 41. An SiC film 42 for preventing Cu diffusion is formed on the upper surfaces of the Cu metal wirings M1 and M2.
第1構成部23側の4本の読み出し配線261〜264は、縦に並ぶ2行のフォトダイオードPD間に対応する領域に配列される。上2つの読み出し配線261及び262は、読み出しゲート電極221及び222に沿うように一部屈曲し、それぞれ対応する読み出しゲート電極221及び222に接続し、互いに平行に配列される。下2つの読み出し配線263及び264は、読み出しゲート電極223及び224に沿うように一部屈曲し、それぞれ対応する読み出しゲート電極223及び224に接続し、互いに平行に配列される。読み出しゲート電極221及び222に接続される上2本の読み出し配線261及び262と、読み出しゲート電極223及び224に接続される下2本の読み出し配線263及び264は、互いに対称のレイアウトで形成される。 The four readout wirings 261 to 264 on the first configuration unit 23 side are arranged in a region corresponding to between the two rows of photodiodes PD arranged vertically. The upper two readout wirings 261 and 262 are partially bent along the readout gate electrodes 221 and 222, are connected to the corresponding readout gate electrodes 221 and 222, and are arranged in parallel to each other. The lower two read wirings 263 and 264 are partially bent along the read gate electrodes 223 and 224, are connected to the corresponding read gate electrodes 223 and 224, respectively, and are arranged in parallel to each other. The upper two readout wirings 261 and 262 connected to the readout gate electrodes 221 and 222 and the lower two readout wirings 263 and 264 connected to the readout gate electrodes 223 and 224 are formed in a symmetrical layout. .
第2構成部25側の4本の読み出し配線265〜268も同様に配列される。すなわち、読み出し配線265〜268は、縦に並ぶ2行のフォトダイオードPD間に対応する領域に配列される。上2つの読み出し配線265及び266は、読み出しゲート電極225及び226に沿うように一部屈曲し、それぞれ対応する読み出しゲート電極225及び226に接続し、互いに平行に配列される。下2つの読み出し配線267及び268は、読み出しゲート電極227及び228に沿うように一部屈曲し、それぞれ対応する読み出しゲート電極227及び228に接続し、互いに平行に配列される。読み出しゲート電極225及び226に接続される上2本の読み出し配線265及び266と、読み出しゲート電極227及び228に接続される下2本の読み出し配線267及び268は、互いに対称のレイアウトで形成される。 The four readout wirings 265 to 268 on the second component section 25 side are similarly arranged. That is, the read wirings 265 to 268 are arranged in a region corresponding to between the two rows of photodiodes PD arranged vertically. The upper two read wirings 265 and 266 are partially bent along the read gate electrodes 225 and 226, connected to the corresponding read gate electrodes 225 and 226, respectively, and arranged in parallel to each other. The lower two read wirings 267 and 268 are partially bent along the read gate electrodes 227 and 228, connected to the corresponding read gate electrodes 227 and 228, respectively, and arranged in parallel to each other. The upper two readout wirings 265 and 266 connected to the readout gate electrodes 225 and 226 and the lower two readout wirings 267 and 268 connected to the readout gate electrodes 227 and 228 are formed in a symmetrical layout. .
上下の第1、第2フローティングディフージョンFD1、FD2と、増幅ゲート電極32と、リセットトランジスタTr2のソース領域33Sは、接続配線28により接続される。この接続配線28と、増幅トランジスタTr3のソース領域31Sに接続される垂直信号線35と、増幅トランジスタTr3のドレイン領域31Dに接続される電源配線36は、2層配線のうちの第2層目の配線で形成される。第2層目の配線、つまり第2層メタル配線M2による接続配線28、垂直信号線35及び電源配線36は、縦方向に配線される(図3C参照)。 The upper and lower first and second floating diffusions FD1, FD2, the amplification gate electrode 32, and the source region 33S of the reset transistor Tr2 are connected by a connection wiring 28. The connection wiring 28, the vertical signal line 35 connected to the source region 31S of the amplification transistor Tr3, and the power supply wiring 36 connected to the drain region 31D of the amplification transistor Tr3 are the second layer of the two-layer wirings. It is formed by wiring. The second-layer wiring, that is, the connection wiring 28, the vertical signal line 35, and the power supply wiring 36 by the second-layer metal wiring M2 are wired in the vertical direction (see FIG. 3C).
横方向に配線された4本並列の読み出し配線261〜264、及び4本並列の読み出し配線265〜268は、それぞれ配線間の隙間が回折限界以下の間隔に設定される。従って、4本並列の読み出し配線261〜264、読み出し配線265〜268の領域では、実質的に光が透過せず、遮光領域となる。図2において、30はコンタクト部を示す。コンタクト部30では、層間絶縁膜を貫通する導電プラグを介して相互接続がなされる。この場合、第1層メタル配線M1、第2層メタルM2が、それぞれ、直接導電プラグを介して目的の接続領域に接続される構成、あるいは第2層メタルM2が、導電プラグ、第1層メタルM1を経由して目的の接続領域に接続される構成がとられている。 In the four parallel readout wirings 261 to 264 and the four parallel readout wirings 265 to 268 that are wired in the horizontal direction, the gaps between the wirings are set to be equal to or less than the diffraction limit. Therefore, in the region of the four parallel readout wirings 261 to 264 and readout wirings 265 to 268, light is not substantially transmitted and becomes a light shielding region. In FIG. 2, reference numeral 30 denotes a contact portion. The contact portion 30 is interconnected via a conductive plug that penetrates the interlayer insulating film. In this case, the first layer metal wiring M1 and the second layer metal M2 are each connected directly to the target connection region via the conductive plug, or the second layer metal M2 is the conductive plug and the first layer metal. A configuration is adopted in which connection is made to a target connection area via M1.
各フォトダイオードPD1〜PD8、増幅トランジスタTr3、リセットトランジスタTr2の相互間には、素子分離領域20が形成される。この素子分離領域20としては、例えば、図示しないが、不純物拡散領域で形成されこの不純物拡散領域の表面全面にゲート絶縁膜と同程度のフラットな絶縁膜が形成される。不純物拡散領域としては、例えばp型半導体領域で形成される。この場合、画素トランジスタとしてはnチャネル方の画素トランジスタが用いられ、また信号電荷として電子が用いられる。 An element isolation region 20 is formed between the photodiodes PD1 to PD8, the amplification transistor Tr3, and the reset transistor Tr2. As the element isolation region 20, for example, although not shown, an impurity diffusion region is formed, and a flat insulating film similar to the gate insulating film is formed on the entire surface of the impurity diffusion region. As the impurity diffusion region, for example, a p-type semiconductor region is formed. In this case, an n-channel pixel transistor is used as the pixel transistor, and electrons are used as signal charges.
図3A〜3Cに、1共有単位21の分解平面を示す。図3Aでは、フォトダイオードPD1〜PD8と、第1、第2フローティングディフージョンFD1、FD2と、読み出しゲート電極221〜228と、読み出しトランジスタTr1と、リセットトランジスタTr2と、増幅トランジスタTr3のレイアウトを示す。図3Bでは、第1層メタル配線M1で横方向に配線された読み出し配線261〜268と、リセット配線27と、電源配線29のレイアウトを示す。図3Cでは、第2層メタル配線M2で縦方向に配線された接続配線28と、垂直信号線35と、電源配線36のレイアウトを示す。 3A to 3C show an exploded plane of one share unit 21. FIG. 3A shows a layout of the photodiodes PD1 to PD8, the first and second floating diffusions FD1 and FD2, the read gate electrodes 221 to 228, the read transistor Tr1, the reset transistor Tr2, and the amplification transistor Tr3. FIG. 3B shows a layout of the readout wirings 261 to 268, the reset wiring 27, and the power supply wiring 29 that are wired in the horizontal direction by the first layer metal wiring M1. FIG. 3C shows a layout of the connection wiring 28, the vertical signal line 35, and the power supply wiring 36 that are vertically wired by the second layer metal wiring M2.
なお、第2層メタルM2による各配線と画素トランジスタとの接続は、第2層メタルM2による配線から第1層メタルM1の接続部と経て画素トランジスタの所要部に接続される。 The connection between each wiring by the second layer metal M2 and the pixel transistor is connected from the wiring by the second layer metal M2 to the required part of the pixel transistor through the connection portion of the first layer metal M1.
周辺回路部上に層間絶縁膜を介して配置される配線は、配線層数が2層以上である。画素部と周辺回路部の配線層数が異なる場合は、画素部内の最上層配線上の絶縁膜の膜厚が、周辺回路部内の最上層配線上の絶縁膜の膜厚より薄く形成される。 The wiring arranged on the peripheral circuit part via the interlayer insulating film has two or more wiring layers. When the number of wiring layers in the pixel portion and the peripheral circuit portion is different, the film thickness of the insulating film on the uppermost layer wiring in the pixel portion is formed smaller than the film thickness of the insulating film on the uppermost layer wiring in the peripheral circuit portion.
図5に、参考例1の1共有単位21に係る8画素/10トランジスタ構成の等価回路を示す。この回路構成では、第1構成部の4つのフォトダイオードPD[PD11、PD12、PD13、PD14]が、それぞれ4つの読み出しトランジスタTr11、Tr12、Tr13、Tr14のソースに接続される。各読み出しトランジスタTr11〜Tr14 のドレインは、リセットトランジスタTr2のソースに接続される。第2構成部の4つのフォトダイオードPD[PD15、PD16、PD17 、PD18]が、それぞれ4つの読み出しトランジスタTr15、Tr16、Tr17、Tr18 のソースに接続される。各読み出しトランジスタTr15〜Tr18のドレインは、リセットトランジスタTr2のソースに接続される。読み出しトランジスタTr11〜Tr14とリセットトランジスタTr2間の第1フローティングディフージョンFD1が、接続配線28を介して増幅トランジスタTr3の増幅ゲートに接続される。読み出しトランジスタTr15〜Tr18とリセットトランジスタTr2間の第2フローティングディフージョンFD2が、接続配線28を介して増幅トランジスタTr3の増幅ゲートに接続される。増幅トランジスタTr3のソースは垂直信号線35に接続され、そのドレインは電源配線36に接続される。リセットトランジスタTr2のドレインは電源配線29に接続され、そのゲートがリセットパルスが印加されるリセット配線27に接続される。各読み出しトランジスタTr11〜Tr18の読み出しゲートは、それぞれ独立の行読み出しパルスが印加される読み出し配線261〜268に接続される。 FIG. 5 shows an equivalent circuit of an 8-pixel / 10-transistor configuration related to one sharing unit 21 of Reference Example 1. In this circuit configuration, the four photodiodes PD [PD11, PD12, PD13, PD14] in the first configuration unit are connected to the sources of the four read transistors Tr11, Tr12, Tr13, Tr14, respectively. The drains of the read transistors Tr11 to Tr14 are connected to the source of the reset transistor Tr2. The four photodiodes PD [PD15, PD16, PD17, PD18] in the second component are connected to the sources of the four read transistors Tr15, Tr16, Tr17, Tr18, respectively. The drains of the read transistors Tr15 to Tr18 are connected to the source of the reset transistor Tr2. A first floating diffusion FD1 between the read transistors Tr11 to Tr14 and the reset transistor Tr2 is connected to the amplification gate of the amplification transistor Tr3 via the connection wiring 28. A second floating diffusion FD2 between the read transistors Tr15 to Tr18 and the reset transistor Tr2 is connected to the amplification gate of the amplification transistor Tr3 via the connection wiring 28. The source of the amplification transistor Tr3 is connected to the vertical signal line 35, and the drain thereof is connected to the power supply wiring 36. The drain of the reset transistor Tr2 is connected to the power supply wiring 29, and the gate thereof is connected to the reset wiring 27 to which a reset pulse is applied. The read gates of the read transistors Tr11 to Tr18 are connected to read wirings 261 to 268 to which independent row read pulses are applied, respectively.
第1構成部23及び第2構成部25のそれぞれの4画素でのカラーフィルタは、原色の赤、緑、青(RGB)のベイヤー配列とすることができる。あるいはカラーフィルタとしては、原色の赤、緑、青(RGB)に白色Wを加えたカラーフィルタ、その他の補色系、あるいは補色系と原色系の組み合わせカラーフィルタ等、種々のカラーフィルタを採用できる。 The color filters in the four pixels of each of the first component unit 23 and the second component unit 25 can be arranged in a Bayer array of primary colors red, green, and blue (RGB). Alternatively, as the color filter, various color filters such as a color filter obtained by adding white W to primary colors red, green, and blue (RGB), other complementary colors, or a combined color filter of complementary colors and primary colors can be employed.
参考例1に係る固体撮像装置によれば、1共有単位21が8画素/10トランジスタ構造であるので、1画素当りの画素トランジスタ数が減り、その分、フォトダイオードPD1〜PD8の開口面積が広がる。また、2層配線のみで各配線を形成し、しかも第1層メタル配線M1を横方向の配線に用い、第2層メタルM2を縦方向の配線に用い、この縦横配線により、フォトダイオードの開口面積が規定される。この配線レイアウトは複雑にならず、すっきりとしてフォトダイオードの開口を邪魔していない。このように、フォトダイオードの開口面積が広がるので、画素を微細化していっても、感度を向上することができる。高感度、高解像度の固体撮像装置が得られる。 According to the solid-state imaging device according to Reference Example 1, since one sharing unit 21 has an 8 pixel / 10 transistor structure, the number of pixel transistors per pixel is reduced, and the opening areas of the photodiodes PD1 to PD8 are increased accordingly. . Further, each wiring is formed by only two-layer wiring, and the first-layer metal wiring M1 is used for the horizontal wiring, and the second-layer metal M2 is used for the vertical wiring. The area is defined. This wiring layout is not complicated and does not obstruct the opening of the photodiode. Thus, since the opening area of the photodiode increases, the sensitivity can be improved even if the pixel is miniaturized. A solid-state imaging device with high sensitivity and high resolution can be obtained.
配線層数が2層であり、フローティングディフージョンFD1、FD2に接続される接続配線28が、半導体基板から離れた第2層メタル配線M2で形成されている。しかも、この接続配線28と交差する第1層メタルM1と重なる領域は、幅の狭い読み出し配線261〜268の交点のみである。接続配線28と半導体基板間の浮遊容量、接続配線28と読み出し配線261〜268間の浮遊容量が少ない。従って、フローティングディフージョンFD1、FD2に接続された浮遊容量が少なく、画素が微細化されても変換効率は落ちない。感度の向上を図ることができる。 The number of wiring layers is two, and the connection wiring 28 connected to the floating diffusions FD1 and FD2 is formed by the second layer metal wiring M2 separated from the semiconductor substrate. Moreover, the region overlapping the first layer metal M1 intersecting with the connection wiring 28 is only the intersection of the narrow read wirings 261 to 268. The stray capacitance between the connection wiring 28 and the semiconductor substrate and the stray capacitance between the connection wiring 28 and the readout wirings 261 to 268 are small. Therefore, there are few stray capacitances connected to the floating diffusions FD1 and FD2, and the conversion efficiency does not decrease even if the pixels are miniaturized. The sensitivity can be improved.
参考例1では、2層配線で各配線を形成している。4層配線から比べれば、2層の配線は、共にフォトダイオードに近い位置に形成される。第1層メタル配線M1、第2層メタル配線M2で発生する回折光は、横への広がりが少ない状態でフォトダイオードに達するので、集光効率が向上する。2層配線構造であるので、製造の歩留まりを上げることができる。配線の層数が増えるほど、製造の歩留まりは下がる。 In Reference Example 1, each wiring is formed by a two-layer wiring. Compared to the four-layer wiring, both the two-layer wiring are formed at positions close to the photodiode. Since the diffracted light generated in the first layer metal wiring M1 and the second layer metal wiring M2 reaches the photodiode with little lateral spread, the light collection efficiency is improved. Since it has a two-layer wiring structure, the manufacturing yield can be increased. As the number of wiring layers increases, the manufacturing yield decreases.
上例では、横配線を1層目メタル配線M1で形成し、縦配線を2層メタル配線M2で形成したが、縦配線を1層目メタル配線M1で形成し、横配線を2層目メタル配線M2で形成することも可能である。但し、光の回折、フローティングディフージョンFD1、FD2の遮光等を考えると、読み出し配線261〜268を有する横配線を1層目メタル配線M1で形成し、縦配線を2層目メタル配線M2で形成する方がなお良い。 In the above example, the horizontal wiring is formed of the first layer metal wiring M1 and the vertical wiring is formed of the second layer metal wiring M2. However, the vertical wiring is formed of the first layer metal wiring M1 and the horizontal wiring is formed of the second layer metal wiring M2. It is also possible to form the wiring M2. However, considering light diffraction, floating diffusions FD1 and FD2, etc., the horizontal wiring having the readout wirings 261 to 268 is formed by the first layer metal wiring M1, and the vertical wiring is formed by the second layer metal wiring M2. Better to do.
8画素を1共有単位として、読み出しトランジスタTr11〜Tr18の各読み出しゲート電極221〜228に接続した読み出し配線261〜268を介して、それぞれの読み出しトランジスタTr11〜tr18のゲートを独自に制御することができる。この各ゲートが独自に制御できるので、8画素中の所要の画素の加算が容易にできる。この画素加算は、1共有単位21のフローティングディフージョンFD1、FD2内で行える。例えば、RGB画素がベイヤー配列の場合には、8画素内で任意の同色の画素加算ができる。あるいは4画素がホワイト(W)と赤(R)、緑(G)、青(B)配列の場合、8画素内で任意の例えばホワイト(W)と緑(G)の画素加算ができる。その他、どのような画素加算も可能である。第1構成部23の画素と第2構成部25の画素の加算、第1構成部内、第2構成部内での画素加算など、加算の仕方は、種々可能である。また、縦配列の画素の間引きも可能である。 The gates of the respective read transistors Tr11 to tr18 can be uniquely controlled via the read wirings 261 to 268 connected to the read gate electrodes 221 to 228 of the read transistors Tr11 to Tr18 with 8 pixels as one shared unit. . Since each of these gates can be controlled independently, it is possible to easily add the required pixels among the 8 pixels. This pixel addition can be performed in the floating diffusions FD1 and FD2 of one sharing unit 21. For example, when the RGB pixels are in a Bayer array, arbitrary same-color pixel addition can be performed within 8 pixels. Alternatively, when the four pixels are arranged in white (W), red (R), green (G), and blue (B), arbitrary pixel addition of, for example, white (W) and green (G) can be performed within the eight pixels. Any other pixel addition is possible. Various addition methods are possible, such as addition of the pixels of the first configuration unit 23 and the pixels of the second configuration unit 25, addition of pixels in the first configuration unit, and in the second configuration unit. In addition, thinning out pixels in a vertical array is also possible.
横2画素、縦4画素の共有単位でレイアウトされるので、2列1カラム読み出しとなり、カラム信号処理回路の面積が半分にでき、また色別ゲインが比較的簡単に実現できる。チップ面積が小さくて済む。 Since it is laid out in a shared unit of 2 horizontal pixels and 4 vertical pixels, reading is performed in two columns and one column, the area of the column signal processing circuit can be halved, and gains by color can be realized relatively easily. The chip area is small.
因みに、図50の参考例に示す2次元アレイ状に複数の画素114が配列され、画素114の1列毎に垂直信号線116と電源配線117を配置した固体撮像装置118においては、単位カラム信号処理回路119が画素1列毎に配列される。これに対して、本例においては、図49に示すように、横2画素、縦4画素の計8画素114を1共有単位140として1共有単位毎に垂直信号線141及び電源配線142を有し、かつ1共有単位毎に単位カラム信号処理回路143が配列される。すなわち、縦方向の垂直信号線141と電源配線142が画素2列毎に配置されるので、単位カラム信号処理回路143は、画素ピッチの約2倍のピッチ(寸法)でレイアウトが可能になり、縦方向に面積が低減する。 Incidentally, in the solid-state imaging device 118 in which a plurality of pixels 114 are arranged in a two-dimensional array shown in the reference example of FIG. 50 and the vertical signal line 116 and the power supply wiring 117 are arranged for each column of the pixels 114, the unit column signal A processing circuit 119 is arranged for each column of pixels. On the other hand, in this example, as shown in FIG. 49, a total of 8 pixels 114 of 2 horizontal pixels and 4 vertical pixels are regarded as one shared unit 140, and a vertical signal line 141 and a power supply wiring 142 are provided for each shared unit. In addition, a unit column signal processing circuit 143 is arranged for each sharing unit. That is, since the vertical vertical signal line 141 and the power supply wiring 142 are arranged for every two columns of pixels, the unit column signal processing circuit 143 can be laid out at a pitch (dimension) about twice the pixel pitch. The area is reduced in the vertical direction.
一方、MOS型の固体撮像装置では、増幅トランジスタで信号を増幅する際に、増幅トランジスタのゲート絶縁膜中のトラップ準位が原因で、ノイズのパワースペクトラムが周波数fの逆数に比例する1/fノイズ(フリッカノイズ)が発生する。この増幅トランジスタで発生する1/fノイズは、画質に大きな影響を及ぼす。 On the other hand, in a MOS solid-state imaging device, when a signal is amplified by an amplification transistor, the noise power spectrum is proportional to the reciprocal of the frequency f due to the trap level in the gate insulating film of the amplification transistor. Noise (flicker noise) occurs. The 1 / f noise generated in the amplification transistor has a great influence on the image quality.
参考例1においては、増幅トランジスタTr3の増幅ゲート電極32の長さが1画素ピッチ以上有するので、従ってゲート長が1画素ピッチ以上、本例では2画素ピッチに近い長さを有するので、1/fのイズを低減することができる。数1に1/fノイズを表わす式を示す。 In Reference Example 1, since the length of the amplification gate electrode 32 of the amplification transistor Tr3 is 1 pixel pitch or more, therefore, the gate length is 1 pixel pitch or more, and in this example, the length is close to 2 pixel pitch. The noise of f can be reduced. Equation 1 shows an expression representing 1 / f noise.
ここで、プロセズ依存の係数(ゲート絶縁膜界面の電子捕獲・放出に関係する係数)をK、ゲート絶縁膜容量をCox、トランジスタのゲート長(チャネル長)をL、ゲート幅(チャネル幅)をWとする。1/fノイズのパワースペクトル(ノイズ電圧の2乗平均)は、上記数1で与えられる。 Here, the process dependent coefficient (coefficient related to electron capture and emission at the interface of the gate insulating film) is K, the gate insulating film capacitance is Cox, the gate length (channel length) of the transistor is L, and the gate width (channel width) is W. The power spectrum of 1 / f noise (root mean square of noise voltage) is given by the above equation (1).
上記数1から明らかなように、増幅トランジスタTr3の増幅ゲート電極32(すなわちゲート長)が長いので、1/fノイズが低減することがわかる。 As can be seen from the above equation 1, since the amplification gate electrode 32 (that is, the gate length) of the amplification transistor Tr3 is long, 1 / f noise is reduced.
増幅トランジスタTr3のドレイン領域31Dを縦配線の電源配線36で接続されるので、選択される行の増幅トランジスタに流す電流は、増大することはなく、適切な電流値ですむ。因みに、増幅トランジスタのドレイン領域31Dを横配線の電源線配線で接続した場合には、選択された1行の全画素の増幅トランジスタに電流を流すことになり、過大なドライブ能力が必要になり、実施不能になる。 Since the drain region 31D of the amplification transistor Tr3 is connected by the vertical power supply wiring 36, the current flowing through the amplification transistor in the selected row does not increase, and an appropriate current value is sufficient. Incidentally, when the drain region 31D of the amplification transistor is connected by the power line wiring of the horizontal wiring, a current flows through the amplification transistors of all the pixels in the selected row, and an excessive drive capability is required. It becomes impossible to implement.
横2×縦4画素配列の共有単位を2次元アレイ状に配列しているので、1行目を端から点順次で読み出すことができる。因みに、横4×縦2画素配列の共有単位を2次元アレイ状に配列した場合は、後段処理が難しく、点順次の読み出しができない。 Since the shared units of the horizontal 2 × vertical 4 pixel arrangement are arranged in a two-dimensional array, the first row can be read out dot-sequentially from the end. Incidentally, when the shared units of the horizontal 4 × vertical 2 pixel arrangement are arranged in a two-dimensional array, subsequent processing is difficult and dot sequential readout is impossible.
参考例1では、周辺回路部上の配線層数を2層以上とするのが好ましい。また、画素部と周辺回路部の配線層数が異なる場合は、画素部内の最上層配線上の絶縁膜の膜厚を、周辺回路部内の最上層配線上の絶縁膜の膜厚より薄く形成するのが好ましい。周辺回路では、配線層数が増加できると回路面積を縮小させることが出来る。しかしながら、画素領域では、配線層数が増加すると、フォトダイオードに光を集光しづらくなるため、配線層数を低減させる必要がある。また、画素部内の配線層数が少なくても、最上層配線から画素毎に配置したオンチップレンズとの距離が離れると、斜め光に対して集光効率が低下するため、最上層配線上の絶縁膜を薄膜化する方が尚良い。 In Reference Example 1, it is preferable that the number of wiring layers on the peripheral circuit portion be two or more. Further, when the number of wiring layers in the pixel portion and the peripheral circuit portion is different, the film thickness of the insulating film on the uppermost layer wiring in the pixel portion is formed to be smaller than the film thickness of the insulating film on the uppermost layer wiring in the peripheral circuit portion. Is preferred. In the peripheral circuit, if the number of wiring layers can be increased, the circuit area can be reduced. However, in the pixel region, if the number of wiring layers increases, it becomes difficult to condense light on the photodiode, so the number of wiring layers needs to be reduced. In addition, even if the number of wiring layers in the pixel portion is small, if the distance from the on-chip lens arranged for each pixel from the uppermost layer wiring is increased, the light collection efficiency for oblique light is reduced. It is still better to make the insulating film thinner.
[参考例2:固体撮像装置の構成例]
図6に、参考例2に係るMOS型の固体撮像装置を示す。図6は、第1層目メタル配線M1を形成する際の第1層目メタルのレイアウトのみを示す。参考例2に係る固体撮像装置102は、その1共有単位21において、第1層目メタルでフローティングディフージョンFD1、FD2上に遮光部45を形成して構成される。すなわち、固体撮像装置102では、第1層目メタル配線M1により、読み出し配線261〜268、リセット配線27、リセットトランジスタTr2のドレイン領域に接続する電源配線29が形成される。さらに、第1層目メタルM1により、フローティングディフージョンFD1、FD2を被覆するような遮光部45が形成される。その他の構成は、参考例1で説明したと同様であるので、図2に対応する部分には同一符号を付して説明を省略する。
[Reference Example 2: Configuration Example of Solid-State Imaging Device]
FIG. 6 shows a MOS solid-state imaging device according to Reference Example 2. FIG. 6 shows only the layout of the first layer metal when forming the first layer metal wiring M1. The solid-state imaging device 102 according to the reference example 2 is configured by forming a light shielding portion 45 on the floating diffusions FD1 and FD2 with the first layer metal in the one sharing unit 21. That is, in the solid-state imaging device 102, the first-layer metal wiring M1 forms the readout wirings 261 to 268, the reset wiring 27, and the power supply wiring 29 connected to the drain region of the reset transistor Tr2. Further, the first layer metal M1 forms a light shielding portion 45 that covers the floating diffusions FD1 and FD2. Since other configurations are the same as those described in the first reference example, the portions corresponding to those in FIG.
参考例2の固体撮像装置102によれば、フローティングディフージョンFD1、FD2上に読み出し配線262、263、266、267から少許の間隔を置いて第1メタル配線M1による遮光部45が形成される。これにより、フローティングディフージョンFD1、FD2に対する遮光をより確実にすることができる。その他、参考例1で説明したと同様の効果を奏する。 According to the solid-state imaging device 102 of the reference example 2, the light-shielding portion 45 is formed by the first metal wiring M1 on the floating diffusions FD1 and FD2 with a slight clearance from the readout wirings 262, 263, 266, and 267. Thereby, the light shielding with respect to floating diffusion FD1, FD2 can be made more reliable. In addition, the same effects as described in Reference Example 1 are obtained.
上述の参考例1においては、画素の微細化に伴い、4本の読み出し配線261〜264、265〜268における夫々の幅及び隣り合う配線間の隙間が微細化で狭くなると、光が通らなくなる。すなわち、この読み出し配線間の隙間が、狭くなって回折限界以下になると、実質的に光が配線間の隙間を通らなくなる。従って、この4本の読み出し配線261〜264、265〜268が配列された夫々の領域は、遮光部の役割を果たす。微細化が進むと、益々読み出し配線間の隙間が狭くなり、より回折限界以下になる。従って、参考例1では、この読み出し配線の幅及び読み出し配線間の隙間を狭くする程、フォトダイオードPD1〜PD8の開口面積が広がり、感度が向上する。 In Reference Example 1 described above, when the width of each of the four readout wirings 261 to 264 and 265 to 268 and the gap between adjacent wirings become narrower due to the miniaturization of pixels, the light cannot pass. In other words, when the gap between the readout wirings becomes narrower than the diffraction limit, light substantially does not pass through the gaps between the wirings. Accordingly, each of the areas where the four readout wirings 261 to 264 and 265 to 268 are arranged serves as a light shielding portion. As miniaturization progresses, the gap between readout wirings becomes narrower and becomes less than the diffraction limit. Therefore, in Reference Example 1, as the width of the readout wiring and the gap between the readout wirings are narrowed, the opening areas of the photodiodes PD1 to PD8 are widened, and the sensitivity is improved.
回折限界について、図7及び図8を用いて説明する。図7において、配線311間の開口幅をaとする。図7は、光、この例では波長λが530nmの緑光が、開口312を透過してフォトダイオードPDに照射されたときの光強度分布を示す。フォトダイオードPDに到達した光強度は、開口中心Oをピークに、開口中心から離れるに従って低下し、P点でゼロとなる。このP点を第1暗環という。開口312を狭くして行くと、光が回折し、光強度分布の開口中心Oから第1暗環Pまでの距離(OP)が広がり、光強度のピークも下がる。 The diffraction limit will be described with reference to FIGS. In FIG. 7, the opening width between the wirings 311 is a. FIG. 7 shows the light intensity distribution when light, in this example, green light having a wavelength λ of 530 nm, is transmitted through the opening 312 and irradiated to the photodiode PD. The light intensity reaching the photodiode PD decreases with increasing distance from the opening center with the opening center O as a peak, and becomes zero at the point P. This P point is referred to as a first dark ring. As the aperture 312 is narrowed, the light is diffracted, the distance (OP) from the aperture center O of the light intensity distribution to the first dark ring P increases, and the peak of the light intensity also decreases.
図8は、この距離(OP)の広がり方を示している。図8は、図7のフォトダイオードPDの中心から端までの寸法Dを600nmとし、波長λ:530nmの緑光Lgを入射しとしたときのグラフである。距離(OP)が最大になる開口幅aが回折限界である。例えば、画素ピッチの1/2よりも距離(OP)が広がるにつれて、フォトダイオードPDに光が集光しにくくなる。回折限界以下の開口幅になると、光が回折してフォトダイオードPDに集光しなくなり、すなわち光がフォトダイオードPDに入らなくなる。 FIG. 8 shows how the distance (OP) increases. FIG. 8 is a graph when the dimension D from the center to the end of the photodiode PD in FIG. 7 is 600 nm and green light Lg having a wavelength λ of 530 nm is incident. The aperture width a that maximizes the distance (OP) is the diffraction limit. For example, as the distance (OP) becomes wider than 1/2 of the pixel pitch, it becomes difficult for light to be collected on the photodiode PD. When the aperture width is less than the diffraction limit, the light is diffracted and is not collected on the photodiode PD, that is, the light does not enter the photodiode PD.
開口312の位置をフォトダイオードPDに近づけて回折させれば、距離(OP)は広がらず、光をフォトダイオードPDに集光させることができる。
多層配線の場合は距離(OP)が広がった分、光が下層配線で蹴られることから、距離(OP)が更に広がりピークも下がる。従って、配線層数が少ない方がフォトダイオードPDに到達した光強度分布での距離(OP)は短くなる。
If the position of the opening 312 is diffracted close to the photodiode PD, the distance (OP) does not increase and the light can be condensed on the photodiode PD.
In the case of multilayer wiring, since the light is kicked by the lower layer wiring as the distance (OP) increases, the distance (OP) further increases and the peak also decreases. Therefore, the distance (OP) in the light intensity distribution reaching the photodiode PD becomes shorter when the number of wiring layers is smaller.
[参考例3:固体撮像装置の構成例]
図9及び図10に、参考例3に係るMOS型の固体撮像装置を示し、図11に、図9の要部の平面図を示す。図9は、画素部のレイアウトの要部を示す。図10は、第1層目配線のパターンを示す。参考例3に係る固体撮像装置103は、その1共有単位21において、単位画素内の少なくとも1本の読み出し配線がフォトダイオードPDの領域内に存在し、かつこの1本の読み出し配線の両側及び直下にフォトダイオードPDの領域が存して構成される。
[Reference Example 3: Configuration Example of Solid-State Imaging Device]
9 and 10 show a MOS type solid-state imaging device according to Reference Example 3, and FIG. 11 shows a plan view of the main part of FIG. FIG. 9 shows a main part of the layout of the pixel portion. FIG. 10 shows a pattern of the first layer wiring. In the solid-state imaging device 103 according to the reference example 3, in one shared unit 21, at least one readout wiring in the unit pixel exists in the region of the photodiode PD, and both sides and immediately below this one readout wiring. In this configuration, a photodiode PD region exists.
本例では、1共有単位21において、画素ピッチP内に配置された同層の複数の読み出し配線のうち、1本の読み出し配線を他の読み出し配線から離して構成される。この1本の読み出し配線は、1共有単位21内に繰り返し存在する同層の読み出し配線間における最小間隔d1よりも離れた距離d2に配置される。最小間隔d1は、実質的に光を透過させない、いわゆる回折限界以下に相当する間隔である。距離(隙間)d2は回折限界を超える距離であり、実質的に光透過が可能な距離である。 In this example, in one sharing unit 21, one readout wiring among a plurality of readout wirings of the same layer arranged in the pixel pitch P is separated from other readout wirings. This one readout wiring is arranged at a distance d2 that is separated from the minimum distance d1 between readout wirings in the same layer that repeatedly exist in one shared unit 21. The minimum interval d1 is an interval corresponding to a so-called diffraction limit or less that does not substantially transmit light. The distance (gap) d2 is a distance that exceeds the diffraction limit, and is a distance that allows substantial light transmission.
換言すれば、固体撮像装置103は、1共有単位21において、各1本の読み出し配線が、他の読み出し配線から回折限界を超える距離だけ離してフォトダイオードPD上に存するように配置された構成とする。すなわち、図9及び図10に示すように、第1構成部23では、4本の読み出し配線261〜264のうち、読み出し配線261がPD1、PD2の例えば中央付近に対応して配置され、読み出し配線264がPD3、PD4の例えば中央付近に対応して配置される。第2構成部25では、4本の読み出し配線265〜268のうち、読み出し配線265がPD5、PD6の例えば中央付近に対応して配置され、読み出し配線268がPD7、PD8の例えば中央付近に対応して配置される。 In other words, the solid-state imaging device 103 is configured such that, in one sharing unit 21, each one readout wiring is arranged on the photodiode PD so as to be separated from the other readout wiring by a distance exceeding the diffraction limit. To do. That is, as shown in FIGS. 9 and 10, in the first configuration unit 23, among the four readout wirings 261 to 264, the readout wiring 261 is arranged corresponding to, for example, the vicinity of the center of PD1 and PD2, and the readout wiring H.264 is arranged corresponding to, for example, the center of PD3 and PD4. In the second component 25, among the four readout wirings 265 to 268, the readout wiring 265 is arranged corresponding to, for example, the vicinity of the center of PD5 and PD6, and the readout wiring 268 corresponds to, for example, the vicinity of the center of PD7 and PD8. Arranged.
読み出し配線262及び263間の最小間隔(距離)d1、及び読み出し配線266及び267間の最小間隔(距離)d1は、回折限界以下の距離とする。読み出し配線261及び262間の距離d2、読み出し配線264及び263間の距離d2は、回折限界を超える距離とする。また、読み出し配線265及び266間の距離d2、読み出し配線268及び267間の距離d2は、同じく回折限界を超える距離とする。各読み出し配線261,264,265,268は、回折限界を超える距離だけ離れてフォトダイオードPD上に配置されれば良いが、好ましくはそれぞれフォトダイオードPDの中央付近に配置するようになす。つまり、図12に示すように、好ましくは、画素の光学中心O(もしくは画素ピッチ中心)に読み出し配線261、264、265、268が存在するように読み出し配線のレイアウトがなされる。 The minimum distance (distance) d1 between the readout wirings 262 and 263 and the minimum distance (distance) d1 between the readout wirings 266 and 267 are distances that are not more than the diffraction limit. The distance d2 between the readout wirings 261 and 262 and the distance d2 between the readout wirings 264 and 263 are distances exceeding the diffraction limit. Further, the distance d2 between the readout wirings 265 and 266 and the distance d2 between the readout wirings 268 and 267 are also distances exceeding the diffraction limit. Each of the readout wirings 261, 264, 265, and 268 may be arranged on the photodiode PD at a distance exceeding the diffraction limit, but is preferably arranged near the center of the photodiode PD. That is, as shown in FIG. 12, the layout of the readout wiring is preferably performed so that the readout wirings 261, 264, 265, and 268 exist at the optical center O (or the pixel pitch center) of the pixel.
読み出し配線261は、延長部261aを介して読み出しゲート電極221に接続される。読み出し配線262及び263は、それぞれ読み出しゲート電極222及び223に接続される。読み出し配線264は、延長部264aを介して読み出しゲート電極224に接続される。読み出し配線265は、延長部265aを介して読み出しゲート電極225に接続される。読み出し配線266及び267は、それぞれ読み出しゲート電極226及び227に接続される。読み出し配線268は、延長部268aを介して読み出しゲート電極228に接続される。
その他の構成は、参考例1で説明したと同様であるので、図2に対応する部分には同一符号を付して重複説明を省略する。但し、この例では読み出しゲート電極221〜228の形状が図2の形状と多少異なっているが、図2と同じ形状としてもよい。
The read wiring 261 is connected to the read gate electrode 221 through the extension 261a. The read wirings 262 and 263 are connected to the read gate electrodes 222 and 223, respectively. The read wiring 264 is connected to the read gate electrode 224 through the extension 264a. The read wiring 265 is connected to the read gate electrode 225 through the extension 265a. The read wirings 266 and 267 are connected to the read gate electrodes 226 and 227, respectively. The read wiring 268 is connected to the read gate electrode 228 via the extension 268a.
Since the other configuration is the same as that described in Reference Example 1, the portions corresponding to those in FIG. However, in this example, the shape of the read gate electrodes 221 to 228 is slightly different from the shape of FIG. 2, but may be the same shape as FIG.
参考例3に係る固体撮像装置103によれば、各1本の読み出し配線261、264、265及び268が、それぞれPD1及びPD2、PD3及びPD4、PD5及びPD6、PD7及びPD8上に来るようにずらして配置される。この構成により、フォトダイオードPD1〜PD8の開口面積は、図2の構成に比べて、読み出し配線間の1つの隙間分だけ広くなる。このとき、フォトダイオードPDの中央付近の読み出し配線の近傍の光は回折により、読み出し配線の裏側に回り込み、フォトダイオードPDに集光する。 According to the solid-state imaging device 103 according to the reference example 3, each of the readout wirings 261, 264, 265, and 268 is shifted so as to come on PD1, PD2, PD3, PD4, PD5, PD6, PD7, and PD8, respectively. Arranged. With this configuration, the opening areas of the photodiodes PD1 to PD8 are widened by one gap between the read wirings as compared to the configuration of FIG. At this time, the light in the vicinity of the readout wiring near the center of the photodiode PD goes around to the back side of the readout wiring due to diffraction and is condensed on the photodiode PD.
この様子を、図12の模式図を用いて説明する。図12は、フォトダイオードPD1の部分を示す。半導体基板70にフォトダイオードPD1が形成され、その上にフォトダイオードPD1の開口を規定するように、第1層目メタル配線M1による読み出し配線262、リセット配線27及び第2層目メタル配線M2が層間絶縁膜39を介して配置される。この2層配線の上に平坦化膜(図示せず)を介してオンチップカラーフィルタ47及びオンチップマイクロレンズ48が形成される。さらに、フォトダイオードPD1の中央付近に、第1層目メタル配線による読み出し配線261が配置される。 This will be described with reference to the schematic diagram of FIG. FIG. 12 shows a portion of the photodiode PD1. The photodiode PD1 is formed on the semiconductor substrate 70, and the readout wiring 262, the reset wiring 27, and the second-layer metal wiring M2 by the first-layer metal wiring M1 are interlayered so as to define the opening of the photodiode PD1 thereon. The insulating film 39 is disposed. An on-chip color filter 47 and an on-chip microlens 48 are formed on the two-layer wiring via a planarizing film (not shown). Further, a readout wiring 261 using a first layer metal wiring is arranged near the center of the photodiode PD1.
読み出し配線261の真上からきた光Laは読み出し配線で反射される。しかし、フォトダイオードPD1の中央付近に配置された読み出し配線261の幅が極めて狭いので、読み出し配線261の近傍に入射した光Lbは、この読み出し配線261で回折して読み出し配線261に裏面側に回り込み、フォトダイオードPD1に集光する。オンチップマイクロレンズ48により入射する光が集光されるため、光の波面としては、フォトダイオードPD1中央に向かう波面49が優勢となる。このため、読み出し配線261での回折の際、裏面中央への光の回り込みが優勢になる。 The light La coming from directly above the readout wiring 261 is reflected by the readout wiring. However, since the width of the readout wiring 261 disposed in the vicinity of the center of the photodiode PD1 is extremely narrow, the light Lb incident on the vicinity of the readout wiring 261 is diffracted by the readout wiring 261 and wraps around the readout wiring 261 to the back side. The light is condensed on the photodiode PD1. Since incident light is collected by the on-chip microlens 48, the wavefront 49 toward the center of the photodiode PD1 is dominant as the wavefront of the light. For this reason, at the time of diffraction in the readout wiring 261, the wraparound of light to the center of the back surface becomes dominant.
一方、従来、オンチップマイクロレンズと層内レンズを組み合わせた構成により、集光効率を上げるようにした固体撮像装置が知られている。画素サイズの微細化が進むにつれて、この層内レンズの形成が困難になって来る。参考例3では、読み出し配線の1本をフォトダイオードPDの中央付近に配置し、この読み出し配線による回折で入射光が集光されるので、この中央の読み出し配線が層内レンズの役割を果たし、集光効率を向上することができる。
参考例3では、集光効率が向上するので、さらに感度の向上を図ることができる。その他、参考例1で説明したと同様の効果を奏する。
On the other hand, there is conventionally known a solid-state imaging device in which the light collection efficiency is increased by a combination of an on-chip microlens and an in-layer lens. As the pixel size becomes finer, it becomes difficult to form this intra-layer lens. In Reference Example 3, one readout wiring is arranged near the center of the photodiode PD, and incident light is collected by diffraction by this readout wiring. Therefore, this central readout wiring serves as an in-layer lens. The light collection efficiency can be improved.
In Reference Example 3, since the light collection efficiency is improved, the sensitivity can be further improved. In addition, the same effects as described in Reference Example 1 are obtained.
[参考例4:固体撮像装置の構成例]
参考例4は、その1共有単位21において、単位画素内の少なくとも1本の読み出し配線がフォトダイオードPDの領域内に存在し、かつ、この1本の読み出し配線の両側及び直下にフォトダイオードPDの領域が存して構成される他の例を示す。
[Reference Example 4: Configuration Example of Solid-State Imaging Device]
In the reference example 4, in one shared unit 21, at least one readout wiring in the unit pixel exists in the region of the photodiode PD, and the photodiode PD is disposed on both sides and directly below the one readout wiring. Another example is shown in which a region exists.
画素がさらに微細化してくると、例えば赤、緑、青(RGB)のフォトダイオードそれぞれ深さ方向に異なる位置に配置し、しかも、受光領域を拡大するために、RGBの各フォトダイオードを上面からみて互いに一部重ね合わせたような構成が考えられる。このとき、隣り合う画素のフォトダイオードの間に、フォトダイオードが形成されない領域が存在しないので、画素間に4本の読み出し配線を纏めて配置することが出来なくなる。参考例4は、このような場合に対応した固体撮像装置である。 When the pixels are further miniaturized, for example, red, green, and blue (RGB) photodiodes are arranged at different positions in the depth direction, and each RGB photodiode is arranged from the upper surface in order to enlarge the light receiving region. In view of this, a configuration in which a part of each other is superposed is conceivable. At this time, since there is no region where the photodiode is not formed between the photodiodes of adjacent pixels, it becomes impossible to collectively arrange the four readout wirings between the pixels. Reference example 4 is a solid-state imaging device corresponding to such a case.
図13及び図14に、参考例4に係るMOS型の固体撮像装を示す。図13は、画素部のレイアウトの要部を示す。但し、平面図上、フォトダイオードは便宜的に各画素毎に区画して示している。図14は、半導体基板内のフォトダイオードの構成を示す。 13 and 14 show a MOS type solid-state imaging device according to Reference Example 4. FIG. FIG. 13 shows a main part of the layout of the pixel portion. However, on the plan view, the photodiode is shown for each pixel for convenience. FIG. 14 shows a configuration of the photodiode in the semiconductor substrate.
参考例4に係る固体撮像装置104は、図13に示すように、前述と同様の1共有単位21において、同層の全ての読み出し配線261〜268を1共有単位21内で相互に上記最小間隔d1(図9参照)よりも離れた距離d3に配置して構成される。換言すれば、固体撮像装置104は、各読み出し配線261〜268を、互いに回折限界を超える距離d3を置いて配置して構成される。読み出し配線261〜268は、回折を考慮したとき、十分に離し、例えば等ピッチの間隔を置いて配置し、配線間の距離を最大にするのが好ましい。また、読み出し配線261〜268は、フォトダイオードPD1及びPD2上、フォトダイオードPD3及びPD4上、フォトダイオードPD5及びPD6上、フォトダイオードPD7及びPD8上に2本ずつ配置される。各読み出し配線261〜268は、図示しないが、参考例3と同様に、それぞれ延長部を介して対応する読み出しゲート電極221〜228に接続される。 As shown in FIG. 13, the solid-state imaging device 104 according to the reference example 4 includes all the readout wirings 261 to 268 in the same layer in the same sharing unit 21 with the above-described minimum interval. It is arranged at a distance d3 that is further away from d1 (see FIG. 9). In other words, the solid-state imaging device 104 is configured by arranging the readout wirings 261 to 268 at a distance d3 that exceeds the diffraction limit. When considering the diffraction, the readout wirings 261 to 268 are preferably separated sufficiently, for example, at equal pitch intervals to maximize the distance between the wirings. Two readout wirings 261 to 268 are arranged on the photodiodes PD1 and PD2, on the photodiodes PD3 and PD4, on the photodiodes PD5 and PD6, and on the photodiodes PD7 and PD8. Although not shown, each of the readout wirings 261 to 268 is connected to the corresponding readout gate electrodes 221 to 228 via the extension portions, similarly to the reference example 3.
一方、例えば、ベイヤー配列のフォトダイオードPDについて説明する。赤(R)、緑(G)及び青(B)の各フォトダイオードPDr,PDg,PDbは、図14に示すように、例えば第1導電型、例えばn型の半導体基板51に形成した第2導電型であるp型の半導体ウェル領域52に形成される。各フォトダイオードPDr,PDg,PDbは、n型半導体領域53とその上のp型半導体領域54とにより形成される。 On the other hand, for example, a photodiode PD with a Bayer array will be described. Each of the red (R), green (G), and blue (B) photodiodes PDr, PDg, and PDb is formed on a semiconductor substrate 51 of, for example, a first conductivity type, for example, an n-type, as shown in FIG. It is formed in a p-type semiconductor well region 52 which is a conductive type. Each photodiode PDr, PDg, PDb is formed by an n-type semiconductor region 53 and a p-type semiconductor region 54 thereon.
青の波長光は浅い領域で光吸収されるので、青画素のフォトダイオードPDbは、半導体ウェル領域52の表面側に形成される。緑の波長光は青の波長光よりも深い位置で光吸収されるので、緑画素のフォトダイオードPDgは、半導体ウェル領域表面から一部が青画素のフォトダイオードPDbの直下に延長するように形成される。赤の波長光は最も深い位置で光吸収されるので、赤画素のフォトダイオードPDrは、半導体ウェル領域表面から一部が緑画素のフォトダイオードPDgの直下に延長するように形成される。ここでは、緑画素のフォトダイオードPDgと赤画素のフォトダイオードPDrが、深さ方向で入れ違いとなるように形成される。この図14に示すように、各画素のフォトダイオードPDr、PDg,PDbは、基板深さ方向に関して一部が互いに重なるように形成されるので、隣り合う画素のフォトダイオードの間に、フォトダイオードが形成されない領域が存在しない。 Since the blue wavelength light is absorbed in a shallow region, the blue pixel photodiode PDb is formed on the surface side of the semiconductor well region 52. Since the green wavelength light is absorbed at a position deeper than the blue wavelength light, the photodiode PDg of the green pixel is formed so that a part thereof extends directly below the photodiode PDb of the blue pixel from the surface of the semiconductor well region. Is done. Since the red wavelength light is absorbed at the deepest position, the photodiode PDr of the red pixel is formed so that a part thereof extends directly below the photodiode PDg of the green pixel from the surface of the semiconductor well region. Here, the photodiode PDg for the green pixel and the photodiode PDr for the red pixel are formed so as to be interchanged in the depth direction. As shown in FIG. 14, the photodiodes PDr, PDg, and PDb of each pixel are formed so as to partially overlap each other in the substrate depth direction, so that the photodiode is interposed between the photodiodes of adjacent pixels. There is no region that is not formed.
その他の構成は、参考例1で説明したと同様であるので、図2に対応する部分には同一符号を付して重複説明を省略する。 Since the other configuration is the same as that described in Reference Example 1, the portions corresponding to those in FIG.
参考例4に係る固体撮像装置104によれば、半導体基板51の深さ方向の異なる位置にそれぞれの赤、緑及び青の画素のフォトダイオードが形成されているので、色分離は半導体基板内で行われる。すなわち、半導体基板51内で混色防止がなされる。そして、各画素の読み出しトランジスタTr11〜Tr18に接続された読み出し配線261〜268を、互いに回折限界を超える距離をもって離して配置することにより、各フォトダイオードPD1〜PD8の開口面積をより広げることができる。各読み出し配線261〜268では、図12で説明したと同様の作用が起こる。その結果、画素がより微細化されていっても、感度を向上することができる。その他、参考例1で説明したと同様の効果を奏する。 According to the solid-state imaging device 104 according to the reference example 4, since the photodiodes of red, green, and blue pixels are formed at different positions in the depth direction of the semiconductor substrate 51, color separation is performed within the semiconductor substrate. Done. That is, color mixing is prevented in the semiconductor substrate 51. Then, by arranging the readout wirings 261 to 268 connected to the readout transistors Tr11 to Tr18 of each pixel with a distance exceeding the diffraction limit, the opening areas of the photodiodes PD1 to PD8 can be further expanded. . In each of the read wirings 261 to 268, the same operation as described in FIG. 12 occurs. As a result, the sensitivity can be improved even if the pixels are further miniaturized. In addition, the same effects as described in Reference Example 1 are obtained.
[参考例5:固体撮像装置の構成例]
図15に、参考例5に係るMOS型の固体撮像装置を示す。図15は、画素部のレイアウトの要部を示し、同図A、同図Bは、それぞれ1層目配線、2層目配線のパターンを示す分解平面図である。参考例5に係る固体撮像装置105は、1共有単位21における配線の対称性を良くするために、図15Bに示すように、1層目配線及び2層目配線によるダミー配線を形成して構成される。すなわち、同じ1層目メタル配線M1で、横配線である読み出し配線261〜268、リセット配線27及び電源配線29が形成されると共に、各フォトダイオードPD1〜PD8の左右両側に、電圧が与えられない分割されたダミー配線56が形成される。また、同じ2層目メタル配線M2で、縦配線である接続配線28、垂直信号線35、電源配線36が形成されると共に、各フォトダイオードPD1〜PD8の上下両側に、電圧が与えられない分割されたダミー配線57が形成される。
[Reference Example 5: Configuration example of solid-state imaging device]
FIG. 15 shows a MOS solid-state imaging device according to Reference Example 5. FIG. 15 shows a main part of the layout of the pixel portion, and FIGS. A and B are exploded plan views showing patterns of the first-layer wiring and the second-layer wiring, respectively. The solid-state imaging device 105 according to the reference example 5 is configured by forming dummy wirings by the first layer wiring and the second layer wiring as shown in FIG. 15B in order to improve the symmetry of the wiring in one sharing unit 21. Is done. That is, the read wirings 261 to 268, the reset wiring 27, and the power supply wiring 29 which are horizontal wirings are formed by the same first layer metal wiring M1, and no voltage is applied to the left and right sides of the photodiodes PD1 to PD8. Divided dummy wirings 56 are formed. Further, the same second-layer metal wiring M2 forms a vertical connection wiring 28, a vertical signal line 35, and a power supply wiring 36, and is divided so that no voltage is applied to the upper and lower sides of each of the photodiodes PD1 to PD8. The dummy wiring 57 thus formed is formed.
その他の構成は、参考例1で説明したと同様であるので、図2に対応する部分には同一符号を付して重複説明を省略する。 Since the other configuration is the same as that described in Reference Example 1, the portions corresponding to those in FIG.
参考例5に係る固体撮像装置105によれば、上記横配線、及び上記縦配線に加えて、第1層目メタル配線M1及び第2層目メタル配線M2によるダミー配線56及び57を形成して、これら配線で各フォトダイオードPD1〜PD8を囲うようにしている。このため、各フォトダイオードPD1〜PD8が、同層メタル配線により、対称性よく囲まれるので、光の回折による混色を防ぐことができる。その他、参考例1で説明したと同様の効果を奏する。 According to the solid-state imaging device 105 according to the reference example 5, in addition to the horizontal wiring and the vertical wiring, dummy wirings 56 and 57 are formed by the first layer metal wiring M1 and the second layer metal wiring M2. These wirings surround each of the photodiodes PD1 to PD8. For this reason, the photodiodes PD1 to PD8 are surrounded by the same-layer metal wiring with good symmetry, so that color mixing due to light diffraction can be prevented. In addition, the same effects as described in Reference Example 1 are obtained.
[参考例6:固体撮像装置の構成例]
図16に、参考例6に係るMOS型の固体撮像装置を示す。図16は、画素部のレイアウトの要部(1共有単位)を示す。この参考例6は、ダミー配線を配置した他のレイアウトを示す。
[Reference Example 6: Configuration Example of Solid-State Imaging Device]
FIG. 16 shows a MOS solid-state imaging device according to Reference Example 6. FIG. 16 shows a main part (one sharing unit) of the layout of the pixel portion. This reference example 6 shows another layout in which dummy wirings are arranged.
参考例6に係る固体撮像装置106は、図16Aに示すように、第2層目メタル配線M2によるダミー配線57を、各フォトダイオードPD1〜PD8を上下で挟むように配置して構成される。このダミー配線57は、第1層目メタル配線M1よる読み出し配線261、263、266,267上に対応する位置、増幅ゲート電極32上に対応する位置、第1層目メタル配線M1によるリセット配線27及び電源配線29上に対応する位置に分割して配置される。 As shown in FIG. 16A, the solid-state imaging device 106 according to Reference Example 6 is configured by arranging a dummy wiring 57 formed of a second-layer metal wiring M2 so as to sandwich the photodiodes PD1 to PD8 vertically. The dummy wiring 57 includes positions corresponding to the read wirings 261, 263, 266, and 267 by the first layer metal wiring M1, positions corresponding to the amplification gate electrode 32, and a reset wiring 27 by the first layer metal wiring M1. In addition, the power supply lines 29 are divided and arranged at corresponding positions.
ここで、第1層目メタル配線M1によるリセット配線27は、図16Bに示すように、一方端がリセットゲート電極34に接続されたリセット配線部27Aとリセットゲート電極34に接続されないリセット配線部27Bとの分割されている。このリセット配線部27Aと27Bとを第2層目メタル配線M2による接続線27Cにより接続してリセット配線27が形成される。また、フローティングディフージョンFD1、FD2上を遮光する遮光部45が、フローティングディフージョンFD1、FD2、増幅ゲート電極32及びリセットトランジスタTr2のソース領域33Sを接続する接続配線28と一体に形成される。この遮光部45は、第2層目メタル配線M2で形成され、丁度、接続配線28のフローティングディフージョンFD1、FD2とコンタクト部に対応する部分を広げるようにして形成される。
その他の構成は、参考例1で説明したと同様であるので、図2に対応する部分には同一符号を付して重複説明を省略する。
Here, as shown in FIG. 16B, the reset wiring 27 by the first layer metal wiring M1 includes a reset wiring section 27A having one end connected to the reset gate electrode 34 and a reset wiring section 27B not connected to the reset gate electrode 34. And have been split. The reset wiring portions 27A and 27B are connected by the connection line 27C formed by the second layer metal wiring M2, thereby forming the reset wiring 27. Further, the light shielding portion 45 that shields the floating diffusions FD1 and FD2 is formed integrally with the connection wiring 28 that connects the floating diffusions FD1 and FD2, the amplification gate electrode 32, and the source region 33S of the reset transistor Tr2. The light shielding portion 45 is formed of the second-layer metal wiring M2, and is formed just to widen the portions corresponding to the floating diffusions FD1 and FD2 and the contact portion of the connection wiring 28.
Since the other configuration is the same as that described in Reference Example 1, the portions corresponding to those in FIG.
参考例6に係る固体撮像装置106によれば、第2層目メタル配線M2によるダミー配線57を配置したので、各フォトダイオードPD1〜PD1の周囲にメタル配線が対称性よく配置される。これにより、参考例5と同じように、各フォトダイオードPD1〜PD8がダミー配線57と他の配線とにより囲まれることにより、光の回折による混色を防ぐことができる。その他、参考例1で説明したと同様の効果を奏する。 According to the solid-state imaging device 106 according to the reference example 6, since the dummy wiring 57 by the second-layer metal wiring M2 is arranged, the metal wiring is arranged with good symmetry around each of the photodiodes PD1 to PD1. Thus, as in the reference example 5, the photodiodes PD1 to PD8 are surrounded by the dummy wiring 57 and the other wiring, thereby preventing color mixing due to light diffraction. In addition, the same effects as described in Reference Example 1 are obtained.
[参考例7:固体撮像装置の構成例]
図17に、参考例7に係るMOS型の固体撮像装置を示す。図17は、画素部のレイアウトの要部(1共有単位)を示す。参考例7に係る固体撮像装置107は、各フォトダイオードPD1〜PD8が、四角形状でなくコーナ部に丸みを帯びた形状に形成して構成される。
[Reference Example 7: Configuration example of solid-state imaging device]
FIG. 17 shows a MOS solid-state imaging device according to Reference Example 7. FIG. 17 shows a main part (one sharing unit) of the layout of the pixel portion. The solid-state imaging device 107 according to Reference Example 7 is configured by forming each of the photodiodes PD1 to PD8 into a rounded shape at the corner instead of a square shape.
フォトダイオードPD1〜PD8をイオン注入法を用いて形成する際には、イオン注入用マスクとしてレジストマスクが用いられる。このレジストマスクは、ホトリソグラフィ技術を用いて形成されるため、開口のコーナ部が丸みを帯び易く、厳密な四角形状になりにくい。このようなレジストマスクを用いることにより、コーナ部に丸みを帯びた略四角形状のフォトダイオードPD1〜PD8を形成することができる。 When the photodiodes PD1 to PD8 are formed using an ion implantation method, a resist mask is used as an ion implantation mask. Since this resist mask is formed by using a photolithography technique, the corner portion of the opening is easily rounded and is not easily formed into a strict rectangular shape. By using such a resist mask, it is possible to form photodiodes PD1 to PD8 having a substantially square shape with rounded corners.
その他の構成は、参考例1で説明したと同様であるので、図2に対応する部分には同一符号を付して重複説明を省略する。 Since the other configuration is the same as that described in Reference Example 1, the portions corresponding to those in FIG.
参考例7に係る固体撮像装置107によれば、フォトレジストのコーナ部が丸みを帯びるので、フォトダイオードPD1〜PD8として、その各コーナ部が丸みを帯びた構成を有する。この丸みを帯びたコーナ部に囲まれた領域に、増幅トランジスタTr3のソース領域31S及びドレイン領域31D、リセットトランジスタTr2のソース領域33S及びドレイン領域33D等を配置することにより、無効領域を最小化する効果が期待できる。また、イオン注入時のダメージがフォトダイオードに影響しない。その他、参考例1で説明したと同様の効果を奏する。 According to the solid-state imaging device 107 according to the reference example 7, since the corner portion of the photoresist is rounded, each of the corner portions is rounded as the photodiodes PD1 to PD8. By disposing the source region 31S and drain region 31D of the amplification transistor Tr3, the source region 33S and drain region 33D of the reset transistor Tr2, etc. in the region surrounded by this rounded corner portion, the invalid region is minimized. The effect can be expected. Further, damage during ion implantation does not affect the photodiode. In addition, the same effects as described in Reference Example 1 are obtained.
参考例7におけるフォトダイオードのコーナ部に丸みを付ける構成は、上述した参考例2〜参考例5、さらには後述の構成にも適用することができる。 The configuration in which the corner portion of the photodiode in Reference Example 7 is rounded can be applied to the above-described Reference Example 2 to Reference Example 5 and further to the configuration described later.
[参考例8:固体撮像装置の構成例]
図18に、参考例8に係るMOS型の固体撮像装置を示す。図18は、画素部の要部(1共有単位)を示す。参考例8に係る固体撮像装置108は、1共有単位21において、各フォトダイオードPD1〜PD8上に対応する位置、好ましくは中央付近集光作用を有するドット状体61を形成して構成される。ドット状体61は、配線から回折限界を超える距離だけ離れて、電位が与えられない島状に形成される。ドット状体61は、2層配線としたとき、第1層目メタル配線M1と同層のメタルまたは第2層目メタル配線M2と同層のメタルのいずれか一方で形成される。ドット状体61は、1層目メタル配線M1と同層のメタルで形成するのが好ましい。
[Reference Example 8: Configuration Example of Solid-State Imaging Device]
FIG. 18 shows a MOS solid-state imaging device according to Reference Example 8. FIG. 18 shows a main part (one sharing unit) of the pixel portion. The solid-state imaging device 108 according to the reference example 8 is configured by forming a dot-like body 61 having a condensing action at a position corresponding to each of the photodiodes PD1 to PD8, preferably near the center, in one sharing unit 21. The dot-like body 61 is formed in an island shape away from the wiring by a distance exceeding the diffraction limit and to which no potential is applied. When the dot-like body 61 is a two-layer wiring, it is formed by either the metal in the same layer as the first-layer metal wiring M1 or the metal in the same layer as the second-layer metal wiring M2. The dot-shaped body 61 is preferably formed of the same metal as the first-layer metal wiring M1.
ドット状体61は、光が透過する膜厚で形成することが好ましい。ドット状体61は、第1層目メタル配線M1、第2層目メタル配線M2の膜厚より薄い膜厚のメタル薄膜で形成することが好ましい。 The dot-like body 61 is preferably formed with a film thickness that allows light to pass therethrough. The dot-like body 61 is preferably formed of a metal thin film having a thickness smaller than that of the first layer metal wiring M1 and the second layer metal wiring M2.
ドット状体61は、例えば、四角形、円形、十字形、多角形、その他、任意の幾何学形状で形成することができる。ドット状体61は、1つ、もしくは2つ、もしくはそれ以上の複数個、形成することが可能である。ドットの材料としては、Cu、Al、SiON、SiN、SiC,TiN,ITO,TaN,W,WSi、WN等を用いることができる。
その他の構成は、参考例1で説明したと同様であるので、図2に対応する部分には同一符号を付して重複説明を省略する。
The dot-like body 61 can be formed in, for example, a square, a circle, a cross, a polygon, or any other geometric shape. One, two, or a plurality of dot-like bodies 61 can be formed. As the material of the dots, Cu, Al, SiON, SiN, SiC, TiN, ITO, TaN, W, WSi, WN, or the like can be used.
Since the other configuration is the same as that described in Reference Example 1, the portions corresponding to those in FIG.
図19に、ドット状体61の形成方法の一例を示す。図19Aに示すように、層間絶縁膜62の表面にドット状体と配線を形成すべき位置に同じ深さの溝63及び64を形成する。この溝63及び64内に例えばバリアメタルを介してCu膜65を埋め込む。次に、平坦化処理の後、図19Bに示すように、ドット状体側の溝63内に埋め込まれたCu膜65をバリアメタルと共に所要の薄さになるように、選択エッチングする。これにより、溝64内にCu配線が形成され、溝63内にCu薄膜によるドット状体61が形成される。 FIG. 19 shows an example of a method for forming the dot-like body 61. As shown in FIG. 19A, grooves 63 and 64 having the same depth are formed on the surface of the interlayer insulating film 62 at positions where dot-like bodies and wirings are to be formed. A Cu film 65 is embedded in the grooves 63 and 64 through a barrier metal, for example. Next, after the planarization process, as shown in FIG. 19B, the Cu film 65 embedded in the groove 63 on the dot-like body side is selectively etched together with the barrier metal so as to have a required thickness. As a result, a Cu wiring is formed in the groove 64, and a dot-like body 61 made of a Cu thin film is formed in the groove 63.
図20に、ドット状体の形成方法の他の例を示す。図20Aに示すように、層間絶縁膜62の表面にドット状体を形成すべき位置に浅い溝67を形成し、配線を形成すべき位置に溝67より深い溝68を形成する。次に、図20Bに示すように、各溝67及び68内にバリアメタルを介してCu膜65を埋め込む。その後、平坦化処理することにより、溝67内にCu薄膜によるドット状体61が形成され、溝68内にCu配線66が形成される。 FIG. 20 shows another example of a method for forming a dot-like body. As shown in FIG. 20A, a shallow groove 67 is formed on the surface of the interlayer insulating film 62 at a position where a dot-like body is to be formed, and a groove 68 deeper than the groove 67 is formed at a position where a wiring is to be formed. Next, as shown in FIG. 20B, a Cu film 65 is embedded in each of the grooves 67 and 68 via a barrier metal. Thereafter, by performing a flattening process, a dot-like body 61 made of a Cu thin film is formed in the groove 67, and a Cu wiring 66 is formed in the groove 68.
上記Cu配線66は、例えば第1層目メタル配線による横配線(読み出し配線261〜268、リセット配線27、電源配線29)となる。 The Cu wiring 66 is, for example, a horizontal wiring (readout wirings 261 to 268, a reset wiring 27, and a power supply wiring 29) using a first layer metal wiring.
参考例8に係る固体撮像装置108によれば、独立してフォトダイオードPD1〜PD8の中央付近に配置されたドット状体61が、前述の参考例3で説明した読み出し配線261、264,265,268の作用と同様の集光作用を有する。図21の模式図に示すように、ドット状体61近傍に光は回折により、ドット状体61の裏側に回り込み、フォトダイオードPDに集光する。ここでは、光の干渉により、ドット状体61直下の光強度が上がる。同時に、この回折光Lcと、ドット状体61を透過した透過光Ldとが加算されることで、さらに光強度が上がる。このドット状体61は、層内レンズの機能を有する。 According to the solid-state imaging device 108 according to the reference example 8, the dot-like body 61 arranged independently in the vicinity of the center of the photodiodes PD1 to PD8 is the readout wirings 261, 264, 265 described in the reference example 3 described above. It has the same light collecting effect as that of 268. As shown in the schematic view of FIG. 21, light diffracts in the vicinity of the dot-like body 61 and diffracts around the back side of the dot-like body 61 and is condensed on the photodiode PD. Here, the light intensity directly below the dot-like body 61 increases due to the interference of light. At the same time, the diffracted light Lc and the transmitted light Ld transmitted through the dot-like body 61 are added to further increase the light intensity. This dot-like body 61 has a function of an in-layer lens.
上例では、ドット状体61を1層メタルで形成したが、その他、同じ位置で層間絶縁膜を介して、2層、3層、4層など複数層のメタルで構成することもできる。ドット状体61を複数層で構成するときは、下層に行くに従ってドット幅を狭くすることが好ましい。ドット状体61を複数層で構成した場合には、光は先ず上層のドット状体で回り込み、さらに下層のドトで回り込むようにして集光して行く。 In the above example, the dot-like body 61 is formed of a single-layer metal. However, the dot-shaped body 61 may be formed of a plurality of layers of metal such as two layers, three layers, and four layers through an interlayer insulating film at the same position. When the dot-like body 61 is composed of a plurality of layers, it is preferable to reduce the dot width as it goes to the lower layer. When the dot-like body 61 is composed of a plurality of layers, the light first wraps around the upper-layer dot-like body and then converges so as to wrap around at the lower layer dot.
図22に示すように、1層目Cuメタルによる配線66及びドット状体61と、2層目Cuメタルによる配線67は、それぞれ上面全面にCu拡散防止のための、例えばSiC膜60が形成される。このSiC膜60は、フォトダイオード上に対応する部分にも残して形成することができる。ところで、図22に示すように、SiC膜60が2層に形成されていると、入射光の一部Lfが2層のSiC膜60間で多重反射し、リップルが生じて感度が低下する懼れがある。 As shown in FIG. 22, for example, a SiC film 60 for preventing Cu diffusion is formed on the entire upper surface of the wiring 66 and the dot-like body 61 made of the first layer Cu metal and the wiring 67 made of the second layer Cu metal. The This SiC film 60 can also be formed by leaving it in the corresponding part on the photodiode. By the way, as shown in FIG. 22, when the SiC film 60 is formed in two layers, a part of the incident light Lf is multiple-reflected between the two SiC films 60, resulting in ripples and lowering the sensitivity. There is.
このため、図23に示すように、フォトダイオード上に対応する2層目のSiC膜60を選択的に除去することが望ましい。シミュレーションの結果、フォトダイオード上に対応する全ての層のSiC膜60を選択エッチングする必要はなく、2層目のSiC膜60のみ選択エッチングすれば良いことが分かった。これにより、多重反射が低減し、リップルの発生が抑制され、感度が向上する。ここで、2層目のSiC膜60の除去は、直接マスク合わせによるエッチングであるため、フォトダイオードに対応するSiC膜部分を目一杯エッチング除去できる。このため、開口が大きく、ひさし部69の長さw1を小さくでき、その分、多重反射の発生を抑制することができる。 Therefore, as shown in FIG. 23, it is desirable to selectively remove the second-layer SiC film 60 corresponding to the photodiode. As a result of the simulation, it has been found that it is not necessary to selectively etch the SiC films 60 of all the layers corresponding to the photodiode, and only the second-layer SiC film 60 needs to be selectively etched. Thereby, multiple reflection is reduced, the occurrence of ripples is suppressed, and the sensitivity is improved. Here, since the removal of the second-layer SiC film 60 is etching by direct mask alignment, the SiC film portion corresponding to the photodiode can be completely removed by etching. For this reason, the opening is large and the length w1 of the eaves portion 69 can be reduced, and the occurrence of multiple reflections can be suppressed accordingly.
因みに、集光効率を上げる他の手段である導波路を設けた構成の場合は、図24に示すように、フォトダイオード上に対応する部分の全ての層、この場合は第1層目及び第2層目のSiC膜60を選択エッチング除去する必要がある。このとき、1層目と2層目のSiC膜60のエッチング工程では間接マスク合わせのため、合わせずれを考慮し余裕をもってエッチングすることになる。このため、開口が小さくひさし部69の長さw2は長くなり、多重反射の抑制効果が、図22に比較して小さい。 Incidentally, in the case of a configuration in which a waveguide, which is another means for increasing the light collection efficiency, is provided, as shown in FIG. 24, all the layers of the corresponding portion on the photodiode, in this case, the first layer and the first layer It is necessary to selectively etch away the second-layer SiC film 60. At this time, in the etching process of the first layer and the second layer SiC film 60, indirect mask alignment is performed, and etching is performed with a margin in consideration of misalignment. For this reason, the opening is small and the length w2 of the eaves portion 69 is long, and the effect of suppressing multiple reflection is small compared to FIG.
ドット状体61は画素部の中央と周辺で位置をずらす。画素部の中央では光が略真上から入射するので、ドット状体61を中央に配置する。斜め光が入射される周辺のドット状体61は、オンチップマイクロレンズと画素間のずらし量に応じて、画素部の中心側の最適位置にずらして配置するようになす。 The position of the dot-like body 61 is shifted between the center and the periphery of the pixel portion. Since light is incident from substantially above in the center of the pixel portion, the dot-like body 61 is arranged in the center. The peripheral dot-like body 61 on which the oblique light is incident is shifted to the optimum position on the center side of the pixel portion according to the shift amount between the on-chip microlens and the pixel.
[参考例9:固体撮像装置の構成例]
図25に、参考例9に係るMOS型の固体撮像装置を示す。図25は、画素部の要部(1共有単位)を示す。参考例9に係る固体撮像装置109は、フォトダイオードPD1〜PD8上に対応する位置、好ましくは中央付近を横切るように、配線機能を有さない配線71を配置して構成される。この配線71は、前述した参考例3の読み出し配線261、264、265、268、参考例8のドット状体61と同様に、層内レンズと同等の集光機能を有する。配線71は、図22に示すように、1共有単位21毎に配置してもよく、あるいは1行の全画素のフォトダイオードに共通に配置するようにしても良い。配線71は、読み出し配線261から268と同じメタル配線で同時に形成される。あるいは配線71は、ドット状体61と同様に、読み出し配線よりも薄い膜厚で形成することもできる。
その他の構成は、参考例1と同様であるので、図2に対応する部分には同一符号を付して重複説明を省略する。
[Reference Example 9: Configuration Example of Solid-State Imaging Device]
FIG. 25 shows a MOS solid-state imaging device according to Reference Example 9. FIG. 25 shows a main part (one sharing unit) of the pixel portion. The solid-state imaging device 109 according to the reference example 9 is configured by arranging the wiring 71 having no wiring function so as to cross the corresponding positions on the photodiodes PD1 to PD8, preferably near the center. The wiring 71 has a light collecting function equivalent to that of the in-layer lens, like the readout wirings 261, 264, 265, 268 of Reference Example 3 and the dot-like body 61 of Reference Example 8 described above. As shown in FIG. 22, the wiring 71 may be arranged for each sharing unit 21 or may be arranged in common for photodiodes of all pixels in one row. The wiring 71 is formed simultaneously with the same metal wiring as the readout wirings 261 to 268. Alternatively, the wiring 71 can be formed with a film thickness smaller than that of the readout wiring, similarly to the dot-shaped body 61.
Since the other configuration is the same as that of the reference example 1, portions corresponding to those in FIG.
参考例9に係る固体撮像装置109によれば、前述の図12、図21で説明したように、配線71による回折作用で集光されるので、集光効率が向上し、さらに感度の向上を図ることができる。その他、参考例1で説明したと同様の効果を奏する。 According to the solid-state imaging device 109 according to the reference example 9, as described with reference to FIGS. 12 and 21 described above, since the light is condensed by the diffraction action by the wiring 71, the light collection efficiency is improved and the sensitivity is further improved. Can be planned. In addition, the same effects as described in Reference Example 1 are obtained.
[参考例10:固体撮像装置の構成例]
図26に、参考例10に係るMOS型の固体撮像装置を示す。図26は、1共有単位の赤画素を代表してその断面構造を模式的示した断面図である。他の緑画素、青画素の断面も同様に構成される。
[Reference Example 10: Configuration Example of Solid-State Imaging Device]
FIG. 26 shows a MOS solid-state imaging device according to Reference Example 10. FIG. 26 is a cross-sectional view schematically showing the cross-sectional structure of one shared unit red pixel. The cross sections of other green and blue pixels are similarly configured.
参考例10に係る固体撮像装置110は、図2の参考例1と同様に、横2画素、縦4画素の計8画素のフォトダイオードPD[PD1〜PD8]と10個の画素トランジスタの配列を1共有単位21として構成される。各読み出しトランジスタTr11〜Tr18に接続される読み出し配線261〜268、リセットトランジスタTr2に接続されるリセット配線27及び電源配線29は、第1層目メタル配線M1で横方向に配線される。接続配線28、増幅トランジスタTr3に接続される垂直信号線35及び電源配線36は、2層目メタル配線M2で縦方向に配線される。 As in Reference Example 1 of FIG. 2, the solid-state imaging device 110 according to Reference Example 10 includes a photodiode PD [PD1 to PD8] of a total of 8 pixels of 2 horizontal pixels and 4 vertical pixels and an array of 10 pixel transistors. It is configured as one share unit 21. The read wirings 261 to 268 connected to the respective read transistors Tr11 to Tr18, the reset wiring 27 connected to the reset transistor Tr2, and the power supply wiring 29 are wired in the horizontal direction by the first layer metal wiring M1. The connection wiring 28, the vertical signal line 35 and the power supply wiring 36 connected to the amplification transistor Tr3 are wired in the vertical direction by the second-layer metal wiring M2.
参考例10においては、図26に示すように、フォトダイオード(赤画素のフォトダイオードで代表する)PDr、各画素トランジスタが形成された半導体基板70上に、2層配線72が形成される。すなわち、層間絶縁膜39を介して第1、第2層目のメタル配線M1、M2が形成される。メタル配線M1、M2は、前述と同様にバリアメタルを介して形成されたCu配線73とCu拡散防止用のSiC膜74を有して形成される。 In Reference Example 10, as shown in FIG. 26, a two-layer wiring 72 is formed on a semiconductor substrate 70 on which a photodiode (represented by a red pixel photodiode) PDr and each pixel transistor are formed. That is, first and second layer metal wirings M 1 and M 2 are formed via the interlayer insulating film 39. The metal wirings M1 and M2 are formed having a Cu wiring 73 and a SiC film 74 for preventing Cu diffusion formed through a barrier metal in the same manner as described above.
そして、参考例10では、特に、この2層配線72のフォトダイオードPDr上に対応した層間絶縁膜39内にカラーフィルタ75、図では赤色フィルタを埋め込んで構成される。表面には平坦化されたパシベーション膜76が形成される。パシベーション膜76上にオンチップマイクロレンズを形成しない構成とすることもできる。あるいはパシベーション膜76上にオンチップマイクロレンズを形成する構成とすることもできる。 In the reference example 10, the color filter 75, specifically the red filter in the figure, is embedded in the interlayer insulating film 39 corresponding to the photodiode PDr of the two-layer wiring 72. A planarized passivation film 76 is formed on the surface. An on-chip microlens may not be formed on the passivation film 76. Alternatively, an on-chip microlens can be formed on the passivation film 76.
他の緑画素、青画素の断面も同様に構成される。その他の構成は、参考例1で説明したと同様であるので、図2と同様のレイアウトについては説明を省略する。 The cross sections of other green and blue pixels are similarly configured. Other configurations are the same as those described in the reference example 1, and thus description of the same layout as that in FIG. 2 is omitted.
参考例10に係る固体撮像装置110によれば、上記各配線を構成する横配線及び縦配線を全体の高さが従来の例えば4層配線に比べて低い2層配線72で形成した構成を利用して、カラーフィルタ75が2層配線72内に埋め込まれる。この構成により、混色が防止される。また、フォトダイオードPDrからカラーフィルタ75の上面までの高さh1が従来の高さより低くなり、集光効率をより向上することができる。オンチップマイクロレンズを省略するときは、より構成の簡略化が図れる。その他、参考例1で説明したと同様の効果を奏する。 The solid-state imaging device 110 according to the reference example 10 uses a configuration in which the horizontal wiring and the vertical wiring configuring each wiring are formed by the two-layer wiring 72 whose overall height is lower than that of the conventional four-layer wiring, for example. Then, the color filter 75 is embedded in the two-layer wiring 72. With this configuration, color mixing is prevented. Further, the height h1 from the photodiode PDr to the upper surface of the color filter 75 becomes lower than the conventional height, and the light collection efficiency can be further improved. When the on-chip microlens is omitted, the configuration can be further simplified. In addition, the same effects as described in Reference Example 1 are obtained.
[参考例11:固体撮像装置の構成例]
図27に、参考例11に係るMOS型の固体撮像装置を示す。図27は、2層配線を利用した画素部のレイアウトの要部を示す。参考例11に係る固体撮像装置113は、図27に示すように、横2画素、縦4画素の計8画素のフォトダイオードPD[PD1〜PD8]と、11個の画素トランジスタで1共有単位81として構成される。この共有単位81を2次元アレイ状に配列して画素部3が構成される。すなわち、1共有単位21では、参考例1と同様に、横2×縦2の計4つのフォトダイオードPDに対して1つのフローティングディフージョンFDを共有する構成が、縦に2組配列された、いわゆる横2×縦4の8画素共有の形でレイアウトされる。
[Reference Example 11: Configuration Example of Solid-State Imaging Device]
FIG. 27 shows a MOS solid-state imaging device according to Reference Example 11. FIG. 27 shows a main part of the layout of the pixel portion using the two-layer wiring. As shown in FIG. 27, the solid-state imaging device 113 according to the reference example 11 includes a photodiode PD [PD1 to PD8] having a total of 8 pixels of 2 horizontal pixels and 4 vertical pixels, and one shared unit 81 including 11 pixel transistors. Configured as The pixel unit 3 is configured by arranging the shared units 81 in a two-dimensional array. That is, in one sharing unit 21, as in Reference Example 1, two sets of configurations in which one floating diffusion FD is shared for a total of four photodiodes PD of 2 × 2 are arranged vertically. The so-called layout is arranged in a so-called 8-pixel sharing form of 2 × 4.
1共有単位21では、1画素当り1.375個の画素トランジスタで形成される。11個の画素トランジスタの内訳は、8個の転送トランジスタTr1[Tr11〜Tr18]、1個のリセットトランジスタTr2、1個の増幅トランジスタTr3、1個の選択トランジスタTr4の計11個である。 One sharing unit 21 is formed by 1.375 pixel transistors per pixel. The breakdown of the 11 pixel transistors is a total of 11 transfer transistors Tr1 [Tr11 to Tr18], 1 reset transistor Tr2, 1 amplification transistor Tr3, and 1 selection transistor Tr4.
参考例11に係る固体撮像装置113は、図27に示すように、第1構成部23と第2構成部25との間に、増幅トランジスタTr3と選択トランジスタTr4とを配して構成される。増幅トランジスタTr3は、前述と同様に、ソース領域31S、ドレイン領域31D及び増幅ゲート電極32とを有して形成される。選択トランジスタTr4は、ソース領域83S、ドレイン領域83D及び選択ゲート電極84を有して形成され、増幅トランジスタTr3に接続される。選択トランジスタTr4のソース領域83Sは、増幅トランジスタTr3のドレイン領域31Dと同じ領域である。 As shown in FIG. 27, the solid-state imaging device 113 according to Reference Example 11 is configured by arranging an amplification transistor Tr3 and a selection transistor Tr4 between a first configuration unit 23 and a second configuration unit 25. The amplification transistor Tr3 is formed to include the source region 31S, the drain region 31D, and the amplification gate electrode 32 as described above. The selection transistor Tr4 is formed having a source region 83S, a drain region 83D, and a selection gate electrode 84, and is connected to the amplification transistor Tr3. The source region 83S of the selection transistor Tr4 is the same region as the drain region 31D of the amplification transistor Tr3.
垂直信号線35は、増幅トランジスタtr3のソース領域31Sに接続され、電源配線36は、選択トランジスタTr4のドレイン領域83Dに接続される。選択トランジスタTr4の選択ゲート電極84は、選択配線85に接続される。これら垂直信号線35、電源配線36及び選択配線85は、第2層目メタル配線M2より縦方向に延長するように形成される。特に、選択トランジスタTr4の選択ゲート電極84は、第1層目メタルM1による接続線85aを介して第2層目メタル配線M2による選択配線85に接続される。
その他の構成は、参考例1で説明したと同様であるので、図2に対応する部分には同一符号を付して重複説明を省略する。
The vertical signal line 35 is connected to the source region 31S of the amplification transistor tr3, and the power supply wiring 36 is connected to the drain region 83D of the selection transistor Tr4. The selection gate electrode 84 of the selection transistor Tr4 is connected to the selection wiring 85. The vertical signal line 35, the power supply wiring 36 and the selection wiring 85 are formed so as to extend in the vertical direction from the second layer metal wiring M2. In particular, the selection gate electrode 84 of the selection transistor Tr4 is connected to the selection wiring 85 by the second layer metal wiring M2 through the connection line 85a by the first layer metal M1.
Since the other configuration is the same as that described in Reference Example 1, the portions corresponding to those in FIG.
図28に、参考例11の1共有単位81の等価回路を示す。この等価回路では、図5の等価回路に、電源配線36と増幅トランジスタTr3のドレインとの間に選択トランジスタTr4が接続され、選択ゲートに選択配線85が接続された構成が付加されて成る。それ以外の回路構成は図5の回路構成と同様である。 FIG. 28 shows an equivalent circuit of one sharing unit 81 of Reference Example 11. In this equivalent circuit, a configuration in which the selection transistor Tr4 is connected between the power supply wiring 36 and the drain of the amplification transistor Tr3 and the selection wiring 85 is connected to the selection gate is added to the equivalent circuit of FIG. Other circuit configurations are the same as those of FIG.
参考例1に係る固体撮像装置113によれば、1共有単位81が8画素/11トランジスタ構造であるので、1画素当りの画素トランジスタ数が減り、その分、フォトダイオードPD1〜PD8の開口面積が広がる。また、2層配線のみで各配線を形成し、しかも第1層メタル配線M1を横方向の配線に用い、第2層メタルM2を縦方向の配線に用い、この縦横配線により、フォトダイオードの開口面積が規定される。この配線レイアウトは複雑にならず、すっきりとしてフォトダイオードの開口を邪魔していない。このように、フォトダイオードの開口面積が広がるので、画素を微細化していっても、感度を向上することができる。高感度、高解像度の固体撮像装置が得られる。その他、参考例1で説明したと同様の効果を奏する。 According to the solid-state imaging device 113 according to the reference example 1, since one sharing unit 81 has an 8 pixel / 11 transistor structure, the number of pixel transistors per pixel is reduced, and the opening areas of the photodiodes PD1 to PD8 are correspondingly reduced. spread. Further, each wiring is formed by only two-layer wiring, and the first-layer metal wiring M1 is used for the horizontal wiring, and the second-layer metal M2 is used for the vertical wiring. The area is defined. This wiring layout is not complicated and does not obstruct the opening of the photodiode. Thus, since the opening area of the photodiode increases, the sensitivity can be improved even if the pixel is miniaturized. A solid-state imaging device with high sensitivity and high resolution can be obtained. In addition, the same effects as described in Reference Example 1 are obtained.
[参考例12:固体撮像装置の構成例]
図29及び図30に、参考例12に係るMOS固体撮像装置を示す。図29は、2層配線を利用した画素部のレイアウトの要部を示す。図30A〜Cは、1層目配線、2層目配線のパターンを理解するための、分解平面図である。
[Reference Example 12: Configuration Example of Solid-State Imaging Device]
29 and 30 show a MOS solid-state imaging device according to Reference Example 12. FIG. FIG. 29 shows a main part of the layout of the pixel portion using the two-layer wiring. 30A to 30C are exploded plan views for understanding the pattern of the first layer wiring and the second layer wiring.
参考例12に係る固体撮像装置115は、図29に示すように、参考例1と同様に、横2画素、縦4画素の計8画素のフォトダイオードPD[PD1〜PD8]と、10個の画素トランジスタで1共有単位21として構成される。この1共有単位21を2次元アレイ状に配列して画素部3が構成される。フォトダイオードPD1〜PD8と、画素トランジスタを構成する読み出しトランジスタTr11〜Tr18と、増幅トランジスタTr3の構成は、参考例1と同様である。 As shown in FIG. 29, the solid-state imaging device 115 according to the reference example 12 includes a photodiode PD [PD1 to PD8] having a total of 8 pixels of 2 horizontal pixels and 4 vertical pixels, as in the reference example 1. A pixel transistor is configured as one shared unit 21. The one share unit 21 is arranged in a two-dimensional array to form the pixel unit 3. The configurations of the photodiodes PD1 to PD8, the readout transistors Tr11 to Tr18 constituting the pixel transistor, and the amplification transistor Tr3 are the same as those in the first reference example.
そして、参考例12においては、特に、リセットトランジスタTr2の構成を変えている。すなわち、図30Aに示すように、リセットトランジスタTr2のソース領域33S及びドレイン領域33Dが、リセットゲート電極34に対して、縦方向ではなく、横方向に配置される。しかも、このリセットトランジスタTr2は、隣り合う共有単位21間に跨るように、横方向にずれて形成される。さらに、リセットトランジスタTr2のリセットゲート電極34に接続されるリセット配線27と、ドレイン領域33Dの接続される電源配線29が第1、第2層目メタル配線M1、M2を利用して横方向に平行に配置される。このリセット配線27と電源配線29は、リセットゲート電極34上に配置され、好ましくは電極幅内に入るように形成される。 In the reference example 12, in particular, the configuration of the reset transistor Tr2 is changed. That is, as shown in FIG. 30A, the source region 33S and the drain region 33D of the reset transistor Tr2 are arranged not in the vertical direction but in the horizontal direction with respect to the reset gate electrode. In addition, the reset transistor Tr2 is formed so as to be shifted in the lateral direction so as to straddle between the adjacent shared units 21. Further, the reset wiring 27 connected to the reset gate electrode 34 of the reset transistor Tr2 and the power supply wiring 29 connected to the drain region 33D are parallel in the horizontal direction using the first and second layer metal wirings M1 and M2. Placed in. The reset wiring 27 and the power supply wiring 29 are disposed on the reset gate electrode 34 and are preferably formed so as to fall within the electrode width.
先ず、図30Aに示すように、横2画素、縦4画素のフォトダイオードPD1〜PD8列と、フローティングディフージョンFD1及びFD2と、読み出しゲート電極221〜228を有する読み出しトランジスタTr11〜Tr18が形成される。さらに、ゲート長を横方向とするようにリセットゲート電極34に対して横方向にソース領域33S及びドレイン領域33Dを有するリセットとトランジスタTR2と、増幅トランジスタTr3が形成される。1共有単位21内で見ると、リセットトランジスタTr2は、ソース領域33Sを有するリセットゲート電極34の一半分と、ドレイン領域33Dを有するリセットゲート電極34の他半分が、分離して形成される。この場合、分離されたリセットゲート電極34は、そのソース領域33Sとドレイン領域33Dとが向かい合う形で形成される。 First, as shown in FIG. 30A, read transistors Tr11 to Tr18 having two horizontal pixels and four vertical pixel photodiodes PD1 to PD8, floating diffusions FD1 and FD2, and read gate electrodes 221 to 228 are formed. . Further, a reset having a source region 33S and a drain region 33D in the lateral direction with respect to the reset gate electrode 34 so that the gate length is in the lateral direction, a transistor TR2, and an amplification transistor Tr3 are formed. When viewed within one sharing unit 21, in the reset transistor Tr2, one half of the reset gate electrode 34 having the source region 33S and the other half of the reset gate electrode 34 having the drain region 33D are formed separately. In this case, the separated reset gate electrode 34 is formed such that the source region 33S and the drain region 33D face each other.
次に、図30Bに示すように、第1層目メタル配線M1により、横方向に延びる読み出しゲート電極221〜228にそれぞれ接続する読み出し配線261〜268が形成される。また、第1層目メタル配線M1により、フローティングディフージョンFD1、FD2に接続した接続部116、増幅トランジスタTr3のソース領域31S、及びドレイン領域31Dに接続した接続部117が形成される。第1層目メタル配線M1により、増幅ゲート電極32に接続する接続部118が形成される。また、第1層目メタル配線M1により、リセットトランジスタTr2のソース領域33Sに接続された縦方向に延びる接続配線部281が形成される。さらに、第1層目メタル配線M1により、隣り合う共有単位21に対応するそれぞれのリセットゲート電極34に接続された分離するリセット配線部271と、それぞれのドレイン領域33Dに接続された分離する電源配線部291が横方向に形成される。分離された電源配線部291の端部は、丁度共有単位21の横方向の中央に位置するソース領域33Sを挟む位置に対向して形成される。また第1層目メタル配線により、増幅トランジスタTr3の増幅ゲート電極32上に沿い、かつソース及びドレイン領域33S、33D上の接続部117、増幅ゲート電極32に接続された接続部118を逃げるように、波形の配線121が横方向に沿って形成される。この波形の配線121は、基板電位、すなわちフォトダイオード、画素トランジスタが形成される半導体ウェル領域に所要電位を与えるための配線である。例えば、n型サブストレート(基板)を用いたときには、フォトダイオード、画素トランジスタが形成されるp型半導体ウェル領域に0Vの電位が与えられる。この配線121は、p型半導体ウェル領域に0Vの電位を与える配線であるが、ここでは基板コンタクト用配線とも云う。 Next, as shown in FIG. 30B, the read wirings 261 to 268 connected to the read gate electrodes 221 to 228 extending in the lateral direction are formed by the first layer metal wiring M1. In addition, the first layer metal wiring M1 forms a connection portion 116 connected to the floating diffusions FD1 and FD2, a source region 31S of the amplification transistor Tr3, and a connection portion 117 connected to the drain region 31D. A connection portion 118 connected to the amplification gate electrode 32 is formed by the first layer metal wiring M1. Further, the first-layer metal wiring M1 forms a connection wiring portion 281 extending in the vertical direction and connected to the source region 33S of the reset transistor Tr2. Further, the first-layer metal wiring M1 separates the reset wiring portions 271 connected to the respective reset gate electrodes 34 corresponding to the adjacent shared units 21, and the separated power wiring connected to the respective drain regions 33D. A portion 291 is formed in the lateral direction. The separated end portion of the power supply wiring portion 291 is formed so as to face a position sandwiching the source region 33S located at the center in the horizontal direction of the sharing unit 21. Further, the first-layer metal wiring extends along the amplification gate electrode 32 of the amplification transistor Tr3 and escapes the connection portion 117 on the source and drain regions 33S and 33D and the connection portion 118 connected to the amplification gate electrode 32. The corrugated wiring 121 is formed along the horizontal direction. The waveform wiring 121 is a wiring for applying a required potential to a substrate potential, that is, a semiconductor well region in which a photodiode and a pixel transistor are formed. For example, when an n-type substrate (substrate) is used, a potential of 0 V is applied to a p-type semiconductor well region where photodiodes and pixel transistors are formed. The wiring 121 is a wiring that applies a potential of 0 V to the p-type semiconductor well region, but is also referred to as a substrate contact wiring here.
次に、図30Cに示すように、第2層目メタル配線M2により、増幅トランジスタTr3のソース領域31Sに接続する垂直信号線35と、ドレイン領域31Dに接続する電源配線36が縦方向に沿って形成される。また、第2層目メタル配線M2により、接続部116、118を介してフローティングディフージョンFD1及びFD2と、増幅ゲート電極32と、リセットトランジスタTr2のソース領域に接続された接続部281とに接続される接続配線28が形成される。さらに、第2層目メタル配線M2により、リセットトランジスタTr2のドレイン領域33Dに接続された電源配線部291同士を接続する接続配線部292が接続される。この第1層目メタル配線M1による電源配線部291と、第2層目メタル配線M2による接続配線部292とのより、水平方向に配列された共有単位21の各リセットトランジスタTr2のドレイン領域33Dに接続される電源配線29が形成される。また、第2層目メタル配線M2により、リセットゲート電極34に接続されたリセット配線部271同士を接続する接続配線部272が横方向に接続される。この第1層目メタル配線M1によるリセット配線部271と、第2層目メタル配線M2による接続配線部272とにより、水平方向に配列された共有単位21の各リセットゲート電極34を接続するリセット配線27が形成される。第2層目メタル配線M2により、増幅トランジスタTr3側において、いわゆる基板電位を与える配線121の一部上に光学的なダミー配線122が形成される。 Next, as shown in FIG. 30C, the vertical signal line 35 connected to the source region 31S of the amplification transistor Tr3 and the power supply wiring 36 connected to the drain region 31D are arranged along the vertical direction by the second-layer metal wiring M2. It is formed. The second-layer metal wiring M2 is connected to the floating diffusions FD1 and FD2, the amplification gate electrode 32, and the connection portion 281 connected to the source region of the reset transistor Tr2 via the connection portions 116 and 118. Connection wiring 28 is formed. Further, the connection wiring portion 292 that connects the power supply wiring portions 291 connected to the drain region 33D of the reset transistor Tr2 is connected by the second layer metal wiring M2. The power supply wiring portion 291 by the first layer metal wiring M1 and the connection wiring portion 292 by the second layer metal wiring M2 are connected to the drain region 33D of each reset transistor Tr2 of the shared unit 21 arranged in the horizontal direction. A power supply wiring 29 to be connected is formed. Further, the connection wiring portion 272 that connects the reset wiring portions 271 connected to the reset gate electrode 34 is connected in the horizontal direction by the second-layer metal wiring M2. A reset wiring that connects the reset gate electrodes 34 of the shared units 21 arranged in the horizontal direction by the reset wiring portion 271 by the first layer metal wiring M1 and the connection wiring portion 272 by the second layer metal wiring M2. 27 is formed. By the second-layer metal wiring M2, an optical dummy wiring 122 is formed on a part of the wiring 121 for applying a so-called substrate potential on the amplification transistor Tr3 side.
参考例12に係る固体撮像装置115によれば、リセットトランジスタTr2のソース領域33Sが、フォトダイオードPD1とPD2間の近傍に挿入されず、フォトダイオードPDの上部側に形成される。これにより、図2の参考例1に比べて、ソース領域33Sが邪魔にならず、水平方向(横方向)に並ぶフォトダイオードPD間の間隔を狭くすることが可能になる。その分、フォトダイオードPDの面積を広げることができ、感度をより向上することができる。また、リセットトランジスタTr2に接続されたリセット配線27及び電源配線29もリセットゲート電極34上を這うように形成されるので、垂直方向に隣り合う共有単位21の間隔も狭くすることが可能になる。その分、フォトダイオードPDの面積を広げることができ、感度をより向上することができる。その他、参考例1で説明したと同様の効果を奏する。 According to the solid-state imaging device 115 according to the reference example 12, the source region 33S of the reset transistor Tr2 is not inserted in the vicinity between the photodiodes PD1 and PD2, but is formed on the upper side of the photodiode PD. Thereby, compared with the reference example 1 of FIG. 2, the source region 33S does not get in the way, and the interval between the photodiodes PD arranged in the horizontal direction (lateral direction) can be narrowed. Accordingly, the area of the photodiode PD can be increased, and the sensitivity can be further improved. Further, since the reset wiring 27 and the power supply wiring 29 connected to the reset transistor Tr2 are also formed so as to crawl on the reset gate electrode 34, the interval between the sharing units 21 adjacent in the vertical direction can be reduced. Accordingly, the area of the photodiode PD can be increased, and the sensitivity can be further improved. In addition, the same effects as described in Reference Example 1 are obtained.
[参考例13:固体撮像装置の構成例]
図31に、参考例13に係るMOS型の固体撮像装置の第13を示す。図31は、2層配線を利用した画素部のレイアウトの要部を示す。
[Reference Example 13: Configuration Example of Solid-State Imaging Device]
FIG. 31 shows a thirteenth MOS type solid-state imaging device according to Reference Example 13. FIG. FIG. 31 shows a main part of the layout of the pixel portion using the two-layer wiring.
参考例13に係る固体撮像装置130は、参考例12の固体撮像装置115において、基板コンタクト用の配線121及びその上のダミー配線122を省略して構成される。なお、ダミー配線122は鎖線で示すように形成した構成とすることもできる。その他の構成は、参考例12と同様であるので、図29に対応する部分には同一符号を付して重複説明を省略する。 The solid-state imaging device 130 according to Reference Example 13 is configured by omitting the substrate contact wiring 121 and the dummy wiring 122 thereon in the solid-state imaging device 115 of Reference Example 12. The dummy wiring 122 may be formed as shown by a chain line. Since other configurations are the same as those of the reference example 12, portions corresponding to those in FIG. 29 are denoted by the same reference numerals, and redundant description is omitted.
参考例12に係る固体撮像装置130によれば、基板コンタクト用の配線121が省略した構成以外、参考例12と同様であるので、前述した参考例3の固体撮像装置115と同様の効果を奏する。 Since the solid-state imaging device 130 according to the reference example 12 is the same as the reference example 12 except for the configuration in which the substrate contact wiring 121 is omitted, the same effects as the solid-state imaging device 115 of the reference example 3 described above can be obtained. .
[参考例14:固体撮像装置の構成例]
図32に、参考例14に係る固体撮像装の形態を示す。図32は、2層配線を利用した画素部のレイアウトの要部を示す。参考例14に形態に係る固体撮像装置129は、第2層目メタル配線M2によるダミー配線91を配置して構成される。すなわち、図29の参考例12の構成において、さらに、読み出し配線261及び264間、読み出し配線265及び268間、基板コンタクト用の配線121上に一部、フローティングディフージョンFD2の下方に、それぞれダミー配線122、91が形成される。その他の構成は、図29の参考例12で説明したと同様であるので、対応する部分には同一符号を付して、重複説明を省略する。
[Reference Example 14: Configuration Example of Solid-State Imaging Device]
FIG. 32 shows a form of the solid-state imaging device according to Reference Example 14. FIG. 32 shows a main part of the layout of the pixel portion using the two-layer wiring. The solid-state imaging device 129 according to the reference example 14 is configured by arranging the dummy wiring 91 by the second layer metal wiring M2. That is, in the configuration of Reference Example 12 in FIG. 29, dummy wirings are further provided between the readout wirings 261 and 264, between the readout wirings 265 and 268, partly on the substrate contact wiring 121, and below the floating diffusion FD2. 122, 91 are formed. Other configurations are the same as those described in the reference example 12 of FIG. 29, and therefore, corresponding portions are denoted by the same reference numerals, and redundant description is omitted.
参考例14に係る固体撮像装置129によれば、第2層目メタル配線M2によるダミー配線91と、垂直信号線35、電源配線36、接続配線とのより、各フォトダイオードPDが対称性よく囲まれる。これにより、光の回折による混色を防ぐことができる。その他、参考例12で説明したと同様の効果を奏する。 According to the solid-state imaging device 129 according to the reference example 14, each photodiode PD is surrounded with good symmetry by the dummy wiring 91 by the second-layer metal wiring M2, the vertical signal line 35, the power supply wiring 36, and the connection wiring. It is. Thereby, color mixing due to light diffraction can be prevented. In addition, the same effects as described in Reference Example 12 are obtained.
[参考例15:固体撮像装置の構成例]
図33及び図34に、参考例15に係るMOS固体撮像装置を示す。図33は、2層配線を利用した画素部のレイアウトの要部を示す。図34A〜Cは、1層目配線、2層目配線のパターンを理解するための、分解平面図である。
[Reference Example 15: Configuration Example of Solid-State Imaging Device]
33 and 34 show a MOS solid-state imaging device according to Reference Example 15. FIG. FIG. 33 shows a main part of the layout of the pixel portion using the two-layer wiring. 34A to 34C are exploded plan views for understanding the patterns of the first-layer wiring and the second-layer wiring.
参考例15に係る固体撮像装置120は、図33に示すように、参考例1と同様に、横2画素、縦4画素の計8画素のフォトダイオードPD[PD1〜PD8]と、10個の画素トランジスタで1共有単位21として構成される。この1共有単位21を2次元アレイ状に配列して画素部3が構成される。フォトダイオードPD1〜PD8と、画素トランジスタを構成する読み出しトランジスタTr11〜Tr18と、リセットトランジスタTr2と、増幅トランジスタTr3の構成は、参考例1と同様である。 As shown in FIG. 33, the solid-state imaging device 120 according to the reference example 15 includes a photodiode PD [PD1 to PD8] having a total of 8 pixels of 2 horizontal pixels and 4 vertical pixels, and 10 A pixel transistor is configured as one shared unit 21. The one share unit 21 is arranged in a two-dimensional array to form the pixel unit 3. The configurations of the photodiodes PD1 to PD8, the readout transistors Tr11 to Tr18 constituting the pixel transistor, the reset transistor Tr2, and the amplification transistor Tr3 are the same as those in the first reference example.
そして、本例においては、特に、読み出し配線261〜268、リセットトランジスタTr2に接続されるリセット配線27及び電源配線29のレイアウトを変えている。すなわち、読み出し配線261〜268は、第1、第2層目メタル配線M1、M2を利用して、読み出しゲート電極221〜228を含む領域上を遮光するように、かつ上面から見て一部2本の配線となるように、レイアウトされる。また、リセットトランジスタTr2に接続されるリセット配線27及び電源配線29は、第1、第2層目メタル配線M1、M2を利用して、一部上から見て1本となるように、レイアウトされる。 In this example, in particular, the layouts of the readout wirings 261 to 268, the reset wiring 27 connected to the reset transistor Tr2, and the power supply wiring 29 are changed. That is, the read wirings 261 to 268 use the first and second-layer metal wirings M1 and M2 so as to shield the region including the read gate electrodes 221 to 228 and partly 2 as viewed from above. It is laid out to be a book wiring. Further, the reset wiring 27 and the power supply wiring 29 connected to the reset transistor Tr2 are laid out so as to be one when viewed from above using the first and second layer metal wirings M1 and M2. The
まず、図34Aに示すように、横2画素、縦4画素のフォトダイオードPD1〜PD8列と、フローティングディフージョンFD1及びFD2と、読み出しゲート電極221〜228を有する読み出しトランジスタTr11〜Tr18が形成される。さらに、リセットとトランジスタTR2と、増幅トランジスタTr3が形成される。リセットトランジスタTr2は、リセットゲート電極34と、ゲート長を縦方向とするように配置したソース領域33S及びドレイン領域33Dとを有して形成される。増幅トランジスタTr3は、横方向に長い増幅ゲート電極32とその両端に配置したソース領域31S及びドレイン領域31Dとを有して形成される。これらのレイアウトは参考例1と同様である。 First, as shown in FIG. 34A, two horizontal and four vertical pixel photodiodes PD1 to PD8, floating diffusions FD1 and FD2, and read transistors Tr11 to Tr18 having read gate electrodes 221 to 228 are formed. . Further, a reset, transistor TR2, and amplification transistor Tr3 are formed. The reset transistor Tr2 is formed to include a reset gate electrode 34, and a source region 33S and a drain region 33D arranged so that the gate length is in the vertical direction. The amplifying transistor Tr3 is formed to have an amplifying gate electrode 32 that is long in the horizontal direction, and a source region 31S and a drain region 31D disposed at both ends thereof. These layouts are the same as in Reference Example 1.
次に、図34Bに示すように、第1層目メタル配線M1により、読み出しゲート電極222に接続する読み出し配線262が、直線状に横方向に形成されると共に、読み出しゲート電極221及び222上で逆U字状に屈曲するように形成される。また、第1層目メタル配線M1により、読み出しゲート電極221に接続する読み出し配線の一部を構成するように、直線状の配線部261a、261bが分割して横方向に形成される。配線部261aは、読み出し配線262の逆U字状部分の内側において読み出しゲート電極221と接続し、かつ両読み出しゲート電極221、222に跨って形成される。配線部261bは、読み出し配線262の直線部の上側にあって、共有単位21の横方向の両端に位置するように形成される。 Next, as shown in FIG. 34B, the read wiring 262 connected to the read gate electrode 222 is formed linearly in the horizontal direction by the first layer metal wiring M1, and on the read gate electrodes 221 and 222. It is formed to be bent in an inverted U shape. In addition, linear wiring portions 261a and 261b are divided and formed in the horizontal direction so as to constitute a part of the readout wiring connected to the readout gate electrode 221 by the first layer metal wiring M1. The wiring portion 261 a is connected to the reading gate electrode 221 inside the inverted U-shaped portion of the reading wiring 262 and is formed across both the reading gate electrodes 221 and 222. The wiring part 261 b is formed on the upper side of the straight line part of the readout wiring 262 so as to be positioned at both ends in the horizontal direction of the sharing unit 21.
この読み出し配線262、配線部261a、261bのレイアウトと線対称に、読み出しゲート電極223に接続される読み出し配線263、及び読み出し配線264の一部を構成する配線部264a,274bが、第1層目メタル配線M1により形成される。 The read wiring 262 connected to the read gate electrode 223 and the wiring portions 264a and 274b constituting a part of the read wiring 264 are symmetrical with the layout of the read wiring 262 and the wiring portions 261a and 261b in the first layer. It is formed by metal wiring M1.
同様のレイアウトで、第1層目メタル配線M1により、読み出しゲート電極226に接続される読み出し配線266、読み出しゲート電極225に接続される読み出し配線265の一部を構成する配線部265a、265bが形成される。また、読み出しゲート電極227に接続される読み出し配線267、読み出しゲート電極228に接続される読み出し配線268の一部を構成する配線部268a、268bが形成される。 With the same layout, the first-layer metal wiring M1 forms the wiring portions 265a and 265b constituting part of the reading wiring 266 connected to the reading gate electrode 226 and the reading wiring 265 connected to the reading gate electrode 225. Is done. In addition, wiring portions 268 a and 268 b that form part of the reading wiring 267 connected to the reading gate electrode 227 and the reading wiring 268 connected to the reading gate electrode 228 are formed.
また、第1層目メタル配線M1により、フローティングディフージョンFD1、FD2に接続される接続部116、増幅トランジスタTr3のソース領域31S、及びドレイン領域31Dに接続した接続部117が形成される。第1層目メタル配線M1により、増幅ゲート電極32に接続する接続部118が形成される。さらに、第1層目メタル配線M1により、リセットトランジスタTr2のリセットゲート電極34に接続されるリセット配線27が横方向に形成され、電源配線29の一部を構成する電源配線部291が共有単位21の横方向の両端に形成される。電源配線部291とリセット配線27は、リセット配線27と平行に形成される。 Further, the first layer metal wiring M1 forms a connection portion 116 connected to the floating diffusions FD1 and FD2, a source region 31S of the amplification transistor Tr3, and a connection portion 117 connected to the drain region 31D. A connection portion 118 connected to the amplification gate electrode 32 is formed by the first layer metal wiring M1. Further, a reset wiring 27 connected to the reset gate electrode 34 of the reset transistor Tr2 is formed in the horizontal direction by the first layer metal wiring M1, and the power supply wiring portion 291 constituting a part of the power supply wiring 29 is used as the shared unit 21. Are formed at both ends in the horizontal direction. The power supply wiring portion 291 and the reset wiring 27 are formed in parallel with the reset wiring 27.
次に、図34Cに示すように、第2層目メタル配線M2により、増幅トランジスタTr3のソース領域31Sに接続する垂直信号線35と、ドレイン領域31Dに接続する電源配線36が縦方向に沿って形成される。また、第2層目メタル配線M2により、接続部116、118を介してフローティングディフージョンFD1及びFD2、増幅ゲート電極32及びリセットトランジスタTr2のソース領域33Sに接続される接続配線28が縦方向に形成される。 Next, as shown in FIG. 34C, the vertical signal line 35 connected to the source region 31S of the amplification transistor Tr3 and the power supply wiring 36 connected to the drain region 31D are arranged along the vertical direction by the second-layer metal wiring M2. It is formed. Further, the second-layer metal wiring M2 forms the connection wiring 28 in the vertical direction connected to the floating diffusions FD1 and FD2, the amplification gate electrode 32, and the source region 33S of the reset transistor Tr2 via the connection portions 116 and 118. Is done.
第1構成部23では、第2層目メタル配線M2により、読み出し配線261の一部となる配線部261a及び261bの相互を接続する配線部261c、読み出し配線263の一部となる配線部263a及び263bの相互を接続する配線部263cが形成される。第2層目メタル配線M2による配線部261cは、第1層目メタル配線M1による読み出し配線261の屈曲部を挟む両直線部上に重なり、かつ読み出しゲート電極及びフローティングディフージョンFD1上の配線間の隙間を覆うように屈曲して形成される。第2層目メタル配線M2による配線部263cは、第1層目メタル配線M1による読み出し配線264の屈曲部を挟む両直線部上に重なり、かつ読み出しゲート電極及びフローティングディフージョンFD1上の配線間の隙間を覆うように屈曲して形成される。 In the first configuration unit 23, the wiring layer 261 c that interconnects the wiring units 261 a and 261 b that are part of the readout wiring 261, the wiring unit 263 a that is part of the readout wiring 263, and the second layer metal wiring M 2. A wiring portion 263c is formed to connect the 263b to each other. The wiring portion 261c formed by the second layer metal wiring M2 overlaps both straight line portions sandwiching the bent portion of the read wiring 261 formed by the first layer metal wiring M1, and between the wiring on the read gate electrode and the floating diffusion FD1. It is bent to cover the gap. The wiring portion 263c formed by the second layer metal wiring M2 overlaps both straight line portions sandwiching the bent portion of the read wiring 264 formed by the first layer metal wiring M1, and is between the read gate electrode and the wiring on the floating diffusion FD1. It is bent to cover the gap.
第2構成部25では、第2層目メタル配線M2により、読み出し配線265の一部となる配線部265a及び265bの相互を接続する配線部265c、読み出し配線268の一部となる配線部268a及び268bの相互を接続する配線部268cが形成される。第2層目メタル配線M2による配線部265cは、第1層目メタル配線M1による読み出し配線266の屈曲部を挟む両直線部上に重なり、かつ読み出しゲート電極及びフローティングディフージョンFD2上の配線間の隙間を覆うように屈曲して形成される。第2層目メタル配線M2による配線部268cは、第1層目メタル配線M1による読み出し配線267の屈曲部を挟む両直線部上に重なり、かつ読み出しゲート電極及びフローティングディフージョンFD2上の配線間の隙間を覆うように屈曲して形成される。 In the second configuration unit 25, the wiring unit 265 c that connects the wiring units 265 a and 265 b that are part of the readout wiring 265, the wiring unit 268 a that is part of the readout wiring 268, and the second layer metal wiring M 2. A wiring portion 268c connecting the 268b to each other is formed. The wiring portion 265c by the second layer metal wiring M2 overlaps with both straight portions sandwiching the bent portion of the read wiring 266 by the first layer metal wiring M1, and between the wiring on the read gate electrode and the floating diffusion FD2. It is bent to cover the gap. The wiring portion 268c formed by the second-layer metal wiring M2 overlaps both straight portions sandwiching the bent portion of the read-out wiring 267 by the first-layer metal wiring M1, and between the read gate electrode and the wiring on the floating diffusion FD2. It is bent to cover the gap.
一方、リセットトランジスタTr2では、第2層目メタル配線M2により、共有単位21の両端側の電源配線部291と、ドレイン領域33Dとを接続する電源配線部292が形成される。この電源配線部291及び292により、電源配線29が構成される。第2層目メタル配線M2による電源配線部292は、一部、第1層目メタル配線M1によるリセット配線27の横方向に延びる直線部上に重なるように形成される。第2層目メタル配線M2により、増幅トランジスタTr3側において、いわゆる基板コンタクト用の配線121の一部上にダミー配線122が形成される。 On the other hand, in the reset transistor Tr2, the power wiring part 292 that connects the power wiring part 291 on both ends of the shared unit 21 and the drain region 33D is formed by the second-layer metal wiring M2. The power supply wiring 29 is constituted by the power supply wiring portions 291 and 292. The power supply wiring portion 292 formed by the second layer metal wiring M2 is formed so as to partially overlap the linear portion extending in the lateral direction of the reset wiring 27 formed by the first layer metal wiring M1. By the second-layer metal wiring M2, a dummy wiring 122 is formed on a part of a so-called substrate contact wiring 121 on the amplification transistor Tr3 side.
参考例15に係る固体撮像装置120によれば、第1構成部23において、読み出し配線262と261が重なり、読み出し配線263と264が重なり、上から見た時、主たる横配線部分が2本となる。第2構成部25においても、同様に読み出し配線の主たる横配線部分が上から見て2本になる。このため、画素のフォトダイオードPD1〜PD4の面積を広くとることができ、感度の向上が図れる。また、回折限界以下の間隔で配置された読み出し配線261〜268により、遮光を必要とする領域、すなわち読み出しゲート電極221〜228、フローティングディフージョンFD1、FD2上を遮光することができる。別途、遮光膜を形成する必要がない。すなわち、転送ゲート電極に囲まれたフローティングディフージョンFDがある構成において、読み出しゲート電極の上に読み出し配線を重ねて形成することにより、読み出し配線を遮光膜として兼用できる。なお、フォトダイオードPDとフローティングディフージョンFD巻の読み出しゲート長として、0.3μm程度は維持されるので、読み出しトランジスタTr11〜Tr18における動作は維持される。リセットトランジスタTr2においても、一部電源配線29とリセット配線27が重なり、上から見たとき1本に見えるので、レイアウト的にスッキリしている。その他、参考例1で説明したと同様の効果を奏する。 According to the solid-state imaging device 120 according to the reference example 15, in the first configuration unit 23, the readout wirings 262 and 261 overlap, the readout wirings 263 and 264 overlap, and when viewed from above, the main horizontal wiring portion is two. Become. Similarly, in the second component 25, there are two main horizontal wiring portions of the read wiring as viewed from above. For this reason, the area of the photodiodes PD1 to PD4 of the pixel can be increased, and the sensitivity can be improved. In addition, the readout wirings 261 to 268 arranged at intervals equal to or less than the diffraction limit can shield the regions requiring light shielding, that is, the readout gate electrodes 221 to 228 and the floating diffusions FD1 and FD2. It is not necessary to form a light shielding film separately. That is, in a configuration in which there is a floating diffusion FD surrounded by the transfer gate electrode, the readout wiring can be used as a light shielding film by forming the readout wiring on the readout gate electrode. Since the read gate length of the photodiode PD and the floating diffusion FD winding is maintained at about 0.3 μm, the operation of the read transistors Tr11 to Tr18 is maintained. Also in the reset transistor Tr2, a part of the power supply wiring 29 and the reset wiring 27 are overlapped, and when viewed from above, it looks like one, so that the layout is refreshing. In addition, the same effects as described in Reference Example 1 are obtained.
[参考例16:固体撮像装置の構成例]
図35に、参考例16に係るMOS型の固体撮像装置を示す。図35は、2層配線を利用した画素部のレイアウトの要部を示す。参考例16に係る固体撮像装置123は、参考例15に係る固体撮像装置120において、そのリセットトランジスタTr2、リセット配線27、電源配線29のレイアウトを、参考例12に示したレイアウトに置き換えて構成される。その他の構成は、参考例12、参考例15で説明したと同様であるので、図29、図30A〜C,図33、図34A〜Cと対応する部分には同一符号を付して、詳細説明を省略する。
[Reference Example 16: Configuration example of solid-state imaging device]
FIG. 35 shows a MOS solid-state imaging device according to Reference Example 16. FIG. 35 shows a main part of the layout of the pixel portion using the two-layer wiring. The solid-state imaging device 123 according to Reference Example 16 is configured by replacing the layout of the reset transistor Tr2, the reset wiring 27, and the power supply wiring 29 in the solid-state imaging device 120 according to Reference Example 15 with the layout shown in Reference Example 12. The Other configurations are the same as those described in Reference Example 12 and Reference Example 15, and therefore, parts corresponding to those in FIGS. 29, 30A to 30C, 33, and 34A to 34C are denoted by the same reference numerals and detailed. Description is omitted.
参考例16に係る固体撮像装置123によれば、リセットトランジスタTr2のソース領域33SがフォトダイオードPDを邪魔せず、水平方向(横方向)に並ぶフォトダイオードPD間の間隔を狭くすることが可能になる。その分、フォトダイオードPDの面積を広げることができ、感度をより向上することができる。また、リセットトランジスタTr2に接続されたリセット配線27及び電源配線29もリセットゲート電極34上を這うように形成されるので、垂直方向に隣り合う共有単位21の間隔も狭くすることが可能になる。その分、フォトダイオードPDの面積を広げることができ、感度をより向上することができる。 According to the solid-state imaging device 123 according to the reference example 16, the source region 33S of the reset transistor Tr2 does not interfere with the photodiode PD, and the interval between the photodiodes PD arranged in the horizontal direction (lateral direction) can be reduced. Become. Accordingly, the area of the photodiode PD can be increased, and the sensitivity can be further improved. Further, since the reset wiring 27 and the power supply wiring 29 connected to the reset transistor Tr2 are also formed so as to crawl on the reset gate electrode 34, the interval between the sharing units 21 adjacent in the vertical direction can be reduced. Accordingly, the area of the photodiode PD can be increased, and the sensitivity can be further improved.
読み出し配線261〜268により、光入射させたくない読み出しゲート電極221〜228、フローティングディフージョンFD1、FD2上を遮光することができる。その他、参考例1で説明したと同様の効果を奏する。 The readout wirings 261 to 268 can shield the readout gate electrodes 221 to 228 and the floating diffusions FD1 and FD2 that are not desired to receive light. In addition, the same effects as described in Reference Example 1 are obtained.
[参考例17:固体撮像装置の構成例]
図36〜図37に、参考例17に係るMOS固体撮像装置を示す。図36は、2層配線を利用し、選択トランジスタを有した画素のレイアウトの要部を示す。図37A〜Cは、1層目配線、2層目配線のパターンを理解するための、分解平面図である。
[Reference Example 17: Configuration example of solid-state imaging device]
36 to 37 show a MOS solid-state imaging device according to Reference Example 17. FIG. FIG. 36 shows a main part of a layout of a pixel having a selection transistor using a two-layer wiring. 37A to 37C are exploded plan views for understanding patterns of the first layer wiring and the second layer wiring.
参考例17に係る固体撮像装置125は、図36に示すように、横2画素、縦4画素の計8画素のフォトダイオードPD[PD1〜PD8]と、11個の画素トランジスタで1共有単位81として構成される。画素トランジスタは、8つの読み出しトランジスタTr11〜Tr18と、1つのリセットトランジスタTr2と、1つの増幅トランジスタTr3と、1つの選択トランジスタTr4とにより構成される。この固体撮像装置125の等価回路は、前述の図28で説明したと同様である。この共有単位81が2次元アレイ状に配列されて画素部を構成している。 As shown in FIG. 36, the solid-state imaging device 125 according to the reference example 17 includes a photodiode PD [PD1 to PD8] having a total of 8 pixels of 2 horizontal pixels and 4 vertical pixels, and one pixel unit 81 including 11 pixel transistors. Configured as The pixel transistor includes eight readout transistors Tr11 to Tr18, one reset transistor Tr2, one amplification transistor Tr3, and one selection transistor Tr4. The equivalent circuit of the solid-state imaging device 125 is the same as that described with reference to FIG. The shared units 81 are arranged in a two-dimensional array to form a pixel portion.
増幅トランジスタTr3と選択トランジスタTr4は、1共有単位81内において、第1構成部23と第2構成部25との間に配置される。選択トランジスタTr4は、ソース領域83Sドレイン領域83D及び選択ゲート電極84を有して形成され、増幅トランジスタTr3に接続される。選択トランジスタTr4のソース領域83Sは、増幅トランジスタTr3のドレイン領域31Dと同じ領域である。 The amplification transistor Tr3 and the selection transistor Tr4 are arranged between the first configuration unit 23 and the second configuration unit 25 in one sharing unit 81. The selection transistor Tr4 is formed to include a source region 83S and a drain region 83D and a selection gate electrode 84, and is connected to the amplification transistor Tr3. The source region 83S of the selection transistor Tr4 is the same region as the drain region 31D of the amplification transistor Tr3.
垂直信号線35は、増幅トランジスタTr3のソース領域31Sに接続され、電源配線36は、選択トランジスタTr4のドレイン領域83Dに接続される。選択トランジスタTr4の選択ゲート電極84は、縦方向に延びる選択配線85に接続される。選択トランジスタTr4の選択ゲート電極84は、第1層目メタル配線M1による横方向の接続線85aを介して第2層目メタル配線M2による縦方向の選択配線85に接続される。 The vertical signal line 35 is connected to the source region 31S of the amplification transistor Tr3, and the power supply wiring 36 is connected to the drain region 83D of the selection transistor Tr4. The selection gate electrode 84 of the selection transistor Tr4 is connected to a selection wiring 85 extending in the vertical direction. The selection gate electrode 84 of the selection transistor Tr4 is connected to the vertical selection wiring 85 by the second layer metal wiring M2 through the horizontal connection line 85a by the first layer metal wiring M1.
図36及び図37A〜Cにおいて、その他の構成は、図33及び図34A〜Cと同様であるので、対応する部分には同一符号を付して重複説明を省略する。 36 and FIGS. 37A to C, other configurations are the same as those in FIGS. 33 and 34A to C, and accordingly, the corresponding portions are denoted by the same reference numerals and redundant description is omitted.
参考例17に係る固体撮像装置125によれば、選択トランジスタTr4が追加された以外は参考例15の構成と同様であるので、前述の参考例15の固体撮像装置と同様の効果を奏する。 The solid-state imaging device 125 according to the reference example 17 is the same as the configuration of the reference example 15 except that the selection transistor Tr4 is added, and thus has the same effect as the solid-state imaging device of the reference example 15 described above.
[参考例18:固体撮像装置の構成例]
図38〜図40に、参考例18に係るMOS型の固体撮像装置を示す。図38は、3層配線を利用した画素部のレイアウトの要部を示す。図39〜図40は、1層目配線、2層目配線及び3層目配線のパターンを理解するための、分解平面図である。
[Reference Example 18: Configuration example of solid-state imaging device]
38 to 40 show a MOS solid-state imaging device according to Reference Example 18. FIG. FIG. 38 shows the main part of the layout of the pixel portion using three-layer wiring. 39 to 40 are exploded plan views for understanding patterns of the first-layer wiring, the second-layer wiring, and the third-layer wiring.
参考例18に係る固体撮像装置111は、図38に示すように、参考例1で説明したと同様に、横2画素、縦4画素の計8画素のフォトダイオードPD[PD1〜PD8]と、10個の画素トランジスタとの配列を1共有単位21として、構成される。この共有単位21が2次元アレイ状に配列して画素部3を構成している。このフォトダイオードPD1〜PD8と、画素トランジスタを構成する読み出しトランジスタTr11〜Tr18の構成は、参考例1と同様である。 As shown in FIG. 38, the solid-state imaging device 111 according to Reference Example 18 has a total of 8 pixels of photodiodes PD [PD1 to PD8] with 2 horizontal pixels and 4 vertical pixels, as described in Reference Example 1. An arrangement with ten pixel transistors is configured as one sharing unit 21. The shared units 21 are arranged in a two-dimensional array to constitute the pixel unit 3. The configurations of the photodiodes PD1 to PD8 and the read transistors Tr11 to Tr18 constituting the pixel transistors are the same as those in the first reference example.
そして、本例においては、特に、図39A、B及び図40A、Bの示すように、各配線を3層配線、すなわち第1層目メタル配線M1、第2層目メタル配線M2及び第3層目メタル配線M3に振り分けて形成される。先ず、図39Aに示すように、横2画素、縦4画素のフォトダイオードPD1〜PD8列を含む1共有単位21が形成される。即ち、フォトダイオードPD1〜PD8列と、フローティングディフージョンFD1及びFD2と、読み出しゲート電極221〜228を有する読み出しトランジスタTr11〜Tr18と、リセットトランジスタTr2と、増幅トランジスタTr3が形成される。次に、図39Bに示すように、読み出しゲート電極221、224、225、228に接続するよ4本の読み出し配線261、264、265、268が、それぞれ第1層目メタル配線M1により、横方向に延長して形成される。 In this example, particularly, as shown in FIGS. 39A and 39B and FIGS. 40A and 40B, each wiring is divided into three-layer wirings, that is, the first-layer metal wiring M1, the second-layer metal wiring M2, and the third-layer wiring. It is formed by distributing to the eye metal wiring M3. First, as shown in FIG. 39A, one sharing unit 21 including photodiodes PD1 to PD8 rows of two horizontal pixels and four vertical pixels is formed. That is, the photodiodes PD1 to PD8, the floating diffusions FD1 and FD2, the read transistors Tr11 to Tr18 having the read gate electrodes 221 to 228, the reset transistor Tr2, and the amplification transistor Tr3 are formed. Next, as shown in FIG. 39B, the four readout wirings 261, 264, 265, 268 connected to the readout gate electrodes 221, 224, 225, 228 are laterally connected by the first layer metal wiring M1, respectively. It is formed to extend.
次に、図40Aに示すように、読み出しゲート電極22[222、223、226、227]に接続するよ4本の読み出し配線26[262、263、266、267]が、それぞれ第2層目メタル配線M2により、横方向に延長して形成される。この第2層目メタル配線M2による読み出し配線26[262、263、266、267]は、それぞれ第1層目メタル配線M1による読み出し配線26[261、264、265、268]に重なるように形成される。従って、上面から見ると、図38に示すように、1行目のフォトダイオードPDと2行目のフォトダイオードPD間、3行目のフォトダイオードPDと4行目のフォトダイオードPD間には、それぞれ2本の読み出し配線26が配置した形になる。各行間に配置される2本の読み出し配線26間の間隔は、回折限界以下の間隔に設定される。また、リセットトランジスタTr2のリセットゲート電極34に接続されるリセット配線27とドレイン領域33Sに接続される電源配線29が、2層目メタル配線M2により横方向に延長して形成される。 Next, as shown in FIG. 40A, four read wirings 26 [262, 263, 266, 267] connected to the read gate electrode 22 [222, 223, 226, 227] are respectively connected to the second layer metal. The wiring M2 is extended in the horizontal direction. The readout wiring 26 [262, 263, 266, 267] by the second layer metal wiring M2 is formed so as to overlap the readout wiring 26 [261, 264, 265, 268] by the first layer metal wiring M1, respectively. The Therefore, when viewed from above, as shown in FIG. 38, between the photodiode PD in the first row and the photodiode PD in the second row, between the photodiode PD in the third row and the photodiode PD in the fourth row, Each of the two readout wirings 26 is arranged. The interval between the two readout wirings 26 arranged between each row is set to an interval equal to or less than the diffraction limit. In addition, a reset wiring 27 connected to the reset gate electrode 34 of the reset transistor Tr2 and a power supply wiring 29 connected to the drain region 33S are formed extending in the lateral direction by the second-layer metal wiring M2.
次に、図40Bに示すように、接続配線28と、垂直信号線35と、増幅トランジスタのドレイン領域31Dに接続される電源配線36が、3層目メタル配線M3により、縦方向に延長して形成される。接続配線28は、勿論、フローティングディフージョンFD1、FD2、増幅ゲート電極32及びリセットトランジスタのソース領域33Sを接続する配線である。
その他の構成は、参考例1で説明したと同様であるので、図2に対応する部分には同一符号を付して重複説明を省略する。
Next, as shown in FIG. 40B, the connection wiring 28, the vertical signal line 35, and the power supply wiring 36 connected to the drain region 31D of the amplification transistor are extended in the vertical direction by the third-layer metal wiring M3. It is formed. Of course, the connection wiring 28 is a wiring for connecting the floating diffusions FD1, FD2, the amplification gate electrode 32, and the source region 33S of the reset transistor.
Since the other configuration is the same as that described in Reference Example 1, the portions corresponding to those in FIG.
参考例18では、端子t1より第1層目メタル配線M1による読み出し配線261に第1読み出しパルスが印加されることにより、読み出しトランジスタTr11がオンし、フォトダイオードPD1が読み出される。端子t2より第2目メタル配線M2による読み出し配線262に第2読み出しパルスが印加されることにより、読み出しトランジスタTr12がオンし、フォトダイオードPD2が読み出される。端子t3より第2目メタル配線M2による読み出し配線263に第3読み出しパルスが印加されることにより、読み出しトランジスタTr13がオンし、フォトダイオードPD3が読み出される。端子t4より第1層目メタル配線M1による読み出し配線264に第4読み出しパルスが印加されることにより、読み出しトランジスタTr14がオンし、フォトダイオードPD4が読み出される。 In Reference Example 18, when the first readout pulse is applied from the terminal t1 to the readout wiring 261 by the first-layer metal wiring M1, the readout transistor Tr11 is turned on and the photodiode PD1 is read out. By applying a second readout pulse from the terminal t2 to the readout wiring 262 by the second metal wiring M2, the readout transistor Tr12 is turned on and the photodiode PD2 is read out. By applying a third readout pulse from the terminal t3 to the readout wiring 263 by the second metal wiring M2, the readout transistor Tr13 is turned on and the photodiode PD3 is read out. When the fourth read pulse is applied from the terminal t4 to the read wiring 264 by the first-layer metal wiring M1, the read transistor Tr14 is turned on and the photodiode PD4 is read.
端子t5より第1層目メタル配線M1による読み出し配線265に第5読み出しパルスが印加されることにより、読み出しトランジスタTr15がオンし、フォトダイオードPD5が読み出される。端子t6より第2目メタル配線M2による読み出し配線266に第6読み出しパルスが印加されることにより、読み出しトランジスタTr16がオンし、フォトダイオードPD6が読み出される。端子t7より第2目メタル配線M2による読み出し配線267に第7読み出しパルスが印加されることにより、読み出しトランジスタTr17がオンし、フォトダイオードPD7が読み出される。端子t8より第1層目メタル配線M1による読み出し配線268に第8読み出しパルスが印加されることにより、読み出しトランジスタTr18がオンし、フォトダイオードPD8が読み出される。 When the fifth read pulse is applied from the terminal t5 to the read wiring 265 by the first-layer metal wiring M1, the read transistor Tr15 is turned on and the photodiode PD5 is read. When the sixth read pulse is applied from the terminal t6 to the read wiring 266 by the second metal wiring M2, the read transistor Tr16 is turned on and the photodiode PD6 is read. By applying a seventh readout pulse from the terminal t7 to the readout wiring 267 by the second metal wiring M2, the readout transistor Tr17 is turned on and the photodiode PD7 is read out. When the eighth read pulse is applied from the terminal t8 to the read wiring 268 by the first-layer metal wiring M1, the read transistor Tr18 is turned on and the photodiode PD8 is read.
参考例18に係る固体撮像装置111によれば、各配線を、3層配線を構成する第1層目、第2層目、第3層目のメタル配線M1、M2、M3に振り分けて形成するので、フローティングディフージョンFD1、FD2に接続される寄生容量が低減する。すなわち、フローティングディフージョンFD1、FD2に接続される接続配線28が第3層目メタル配線M3で形成されるので、接続配線28と半導体基板間の間隔が離れ、その間で形成される寄生容量が低減し、変換効率が向上する。また、上面から見て、行間に配置される読み出し配線26が2本であるため、各フォトダイオードPD1〜PD8の開口面積が、参考例1より広がる。よって、固体撮像装置111の感度を向上することができる。その他、参考例1で説明したと同様の効果を奏する。 According to the solid-state imaging device 111 according to the reference example 18, each wiring is formed by being distributed to the first, second, and third-layer metal wirings M1, M2, and M3 constituting the three-layer wiring. Therefore, the parasitic capacitance connected to the floating diffusions FD1 and FD2 is reduced. That is, since the connection wiring 28 connected to the floating diffusions FD1 and FD2 is formed of the third-layer metal wiring M3, the distance between the connection wiring 28 and the semiconductor substrate is increased, and the parasitic capacitance formed therebetween is reduced. And conversion efficiency is improved. Further, since there are two readout wirings 26 arranged between the rows as viewed from above, the opening areas of the photodiodes PD1 to PD8 are wider than those of the first reference example. Therefore, the sensitivity of the solid-state imaging device 111 can be improved. In addition, the same effects as described in Reference Example 1 are obtained.
[参考例19:固体撮像装置の構成例]
図41〜図44に、参考例19に係るMOS型の固体撮像装置を示す。図41は、4層配線を利用した画素部のレイアウトの要部を示す。図42〜図44は、1層目配線、2層目配線、3層目配線及び4層目配線のパターンを理解するための、分解平面図である。
[Reference Example 19: Configuration example of solid-state imaging device]
41 to 44 show a MOS type solid-state imaging device according to Reference Example 19. FIG. FIG. 41 shows the main part of the layout of the pixel portion using four-layer wiring. 42 to 44 are exploded plan views for understanding patterns of the first layer wiring, the second layer wiring, the third layer wiring, and the fourth layer wiring.
参考例19に係る固体撮像装置112は、図41に示すように、参考例1で説明したと同様に、横2画素、縦4画素の計8画素のフォトダイオードPD[PD1〜PD8]と、10個の画素トランジスタとの配列を1共有単位21として構成される。この共有単位21が2次元アレイ状に配列して画素部3を構成している。このフォトダイオードPD1〜PD8と、画素トランジスタを構成する読み出しトランジスタTr11〜Tr18の構成は、参考例1と同様である。 As shown in FIG. 41, the solid-state imaging device 112 according to Reference Example 19 has a total of 8 pixels of photodiodes PD [PD1 to PD8] having 2 horizontal pixels and 4 vertical pixels, as described in Reference Example 1. An array with ten pixel transistors is configured as one shared unit 21. The shared units 21 are arranged in a two-dimensional array to constitute the pixel unit 3. The configurations of the photodiodes PD1 to PD8 and the read transistors Tr11 to Tr18 constituting the pixel transistors are the same as those in the first reference example.
そして、本例においては、特に、図42〜図44に示すように、各配線を4層配線、すなわち第1層目メタル配線M1、第2層目メタル配線M2、第3層目メタル配線M3及び第4層目メタル配線M4に振り分けて形成される。先ず、図42Aに示すように横2画素、縦4画素のフォトダイオードPD1〜PD8列と、読み出しゲート電極221〜228を有する読み出しトランジスタTr11〜Tr18が形成される。さらに、リセットトランジスタTr2と、増幅トランジスタTr3が形成されて、ここに1共有単位21が構成される。 In this example, particularly, as shown in FIG. 42 to FIG. 44, each wiring is divided into four-layer wirings, that is, the first layer metal wiring M1, the second layer metal wiring M2, and the third layer metal wiring M3. And the fourth-layer metal wiring M4. First, as shown in FIG. 42A, read transistors Tr11 to Tr18 each having two horizontal pixels and four vertical pixel photodiodes PD1 to PD8 and read gate electrodes 221 to 228 are formed. Further, a reset transistor Tr2 and an amplification transistor Tr3 are formed, and one sharing unit 21 is formed here.
次に、図42Bに示すように、接続配線28と、垂直信号線35と、増幅トランジスタのドレイン領域31Dに接続される電源配線36が、1層目メタル配線M1により、縦方向に延長して形成される。接続配線28は、勿論、フローティングディフージョンFD1、FD2、増幅ゲート電極32及びリセットトランジスタのソース領域33Sを接続する配線である。 Next, as shown in FIG. 42B, the connection wiring 28, the vertical signal line 35, and the power supply wiring 36 connected to the drain region 31D of the amplification transistor are extended in the vertical direction by the first-layer metal wiring M1. It is formed. Of course, the connection wiring 28 is a wiring for connecting the floating diffusions FD1, FD2, the amplification gate electrode 32, and the source region 33S of the reset transistor.
次に、図43Aに示すように、フォトダイオードPD2の読み出し用の読み出し配線262、フォトダイオードPD4の読み出し用の読み出し配線264、フォトダイオードPD8の読み出し用の読み出し配線268を、第2層目のメタル配線M2により形成する。この各読み出し配線262,264,268は、各行間に1本となるように横方向に延長して形成される。読み出し配線262は、読み出しゲート電極222に接続される。読み出し配線268は、読み出しゲート電極に接続される。読み出し配線264は、中央に接続部264aを図において上側に突出するように形成される。さらに、リセットゲート電極34に接続するリセット配線27が、第2層目メタル配線M2により横方向に延長して形成される。 Next, as shown in FIG. 43A, the readout wiring 262 for readout of the photodiode PD2, the readout wiring 264 for readout of the photodiode PD4, and the readout wiring 268 for readout of the photodiode PD8 are provided in the second layer metal. It is formed by the wiring M2. Each of the readout wirings 262, 264, 268 is formed to extend in the lateral direction so as to be one between each row. The read wiring 262 is connected to the read gate electrode 222. The read wiring 268 is connected to the read gate electrode. The readout wiring 264 is formed at the center so that the connection portion 264a protrudes upward in the drawing. Further, a reset wiring 27 connected to the reset gate electrode 34 is formed extending in the lateral direction by the second-layer metal wiring M2.
次に、図43Bに示すように、フォトダイオードPD3の読み出し用の読み出し配線263、フォトダイオードPD6の読み出し用の読み出し配線266、フォトダイオードPD7の読み出し用の読み出し配線267が、第3層目メタルは配線M3により形成される。この各読み出し配線263、266,267は、上記第2層目メタル配線M2による読み出し配線262,264,268と重なるように、各行間に1本宛て横方向に延長して形成される。読み出し配線263は、読み出しゲート電極223に接続される。読み出し配線267は、読み出しゲート電極227に接続される。読み出し配線266は、中央に接続部266aを図において下側に突出するように形成される。さらに、リセットトランジスタTr2のドレイン領域33Dに接続する電源配線29が、第3層目メタル配線M3により横方向に延長して形成される。 Next, as shown in FIG. 43B, the readout wiring 263 for readout of the photodiode PD3, the readout wiring 266 for readout of the photodiode PD6, and the readout wiring 267 for readout of the photodiode PD7 are the third layer metal. It is formed by the wiring M3. Each of the readout wirings 263, 266, 267 is formed to extend in the horizontal direction to one line between each row so as to overlap with the readout wirings 262, 264, 268 by the second-layer metal wiring M2. The read wiring 263 is connected to the read gate electrode 223. The read wiring 267 is connected to the read gate electrode 227. The readout wiring 266 is formed at the center so that the connection portion 266a protrudes downward in the drawing. Further, a power supply wiring 29 connected to the drain region 33D of the reset transistor Tr2 is formed extending in the lateral direction by the third layer metal wiring M3.
次に、図44に示すように、第4層目メタル配線M4により、フォトダイオードPD1の読み出し用の読み出し配線261及びフォトダイオードPD5の読み出し用の読み出し配線265が形成される。読み出し配線261は、第2層目メタル配線M2による読み出し配線262、第3層目メタル配線M3による読み出し配線263と重なるように横方向に延長して形成される。この読み出し配線261は、第3層目メタルM3、第2層目メタルM2の接続部を経て読み出しトランジスタTr11の読み出しゲート電極221に接続される。また、第4層目メタル配線M4により、基板コンタクト部50aに接続される基板コンタクト用配線50が形成される。この基板コンタクト用配線50は、基板電位、すなわちフォトダイオード、画素トランジスタが形成される半導体ウェル領域に所要電位を与えるための配線である。例えば、n型サブストレート(基板)を用いたときには、フォトダイオード、画素トランジスタが形成されるp型半導体ウェル領域に0Vの電位が与えられる。 Next, as shown in FIG. 44, a read wiring 261 for reading the photodiode PD1 and a read wiring 265 for reading the photodiode PD5 are formed by the fourth-layer metal wiring M4. The readout wiring 261 is formed to extend in the lateral direction so as to overlap the readout wiring 262 by the second layer metal wiring M2 and the readout wiring 263 by the third layer metal wiring M3. The read wiring 261 is connected to the read gate electrode 221 of the read transistor Tr11 through a connection portion between the third layer metal M3 and the second layer metal M2. Further, the substrate contact wiring 50 connected to the substrate contact portion 50a is formed by the fourth layer metal wiring M4. The substrate contact wiring 50 is a wiring for applying a required potential to a substrate potential, that is, a semiconductor well region in which a photodiode and a pixel transistor are formed. For example, when an n-type substrate (substrate) is used, a potential of 0 V is applied to a p-type semiconductor well region where photodiodes and pixel transistors are formed.
読み出し配線265は、第2層目メタル配線M2による読み出し配線268、第3層目メタル配線M3による読み出し配線267と重なるように横方向に延長して形成される。この読み出し配線265は、第3層目メタルM3、第2層目メタルM2の接続部を経て読み出しトランジスタTr15の読み出しゲート電極225に接続される。 The readout wiring 265 is formed to extend in the lateral direction so as to overlap the readout wiring 268 by the second layer metal wiring M2 and the readout wiring 267 by the third layer metal wiring M3. The read wiring 265 is connected to the read gate electrode 225 of the read transistor Tr15 through a connection portion between the third layer metal M3 and the second layer metal M2.
また、第4層目メタル配線M4により、トランジスタTr14の読み出しゲート電極224と、第2層目メタル配線M2による読み出し配線264の接続部264aとを接続する接続線264Bが形成される。接続線264Bの一端は、第3層目メタルM3、第2層目メタルM2、第1層目メタルM1の接続部を経て読み出しゲート電極224に接続される。接続線264B他端は、第3層目メタルM3の接続部を経て第2層目メタルM2の読み出し配線264の接続線264aに接続される。この接続線264Bは、第1層目メタル配線M1による接続配線28と重なるように形成される。また、第4層目メタル配線M4により、トランジスタTr16の読み出しゲート電極226と、第3層目メタル配線M3による読み出し配線266の接続部266aとを接続する接続線266Bが形成される。接続線266Bの一端は、第3層目メタルM3、第2層目メタルM2、第1層目メタルM1の接続部を経て読み出しゲート電極226に接続される。接続線266Bの他端は、第3層目メタルM3の読み出し配線266の接続部266aに接続される。この接続線266Bは、第1層目メタル配線M1による接続配線28と重なるように形成される。参考例12では、上面から見て、フォトダイオードPDの各行間にそれぞれ1本の読み出し配線が配置された形となる。 Further, a connection line 264B that connects the read gate electrode 224 of the transistor Tr14 and the connection portion 264a of the read wiring 264 by the second layer metal wiring M2 is formed by the fourth layer metal wiring M4. One end of the connection line 264B is connected to the read gate electrode 224 through a connection portion of the third layer metal M3, the second layer metal M2, and the first layer metal M1. The other end of the connection line 264B is connected to the connection line 264a of the readout wiring 264 of the second layer metal M2 via the connection part of the third layer metal M3. The connection line 264B is formed so as to overlap the connection wiring 28 formed by the first layer metal wiring M1. In addition, the fourth layer metal wiring M4 forms a connection line 266B that connects the read gate electrode 226 of the transistor Tr16 and the connection portion 266a of the read wiring 266 by the third layer metal wiring M3. One end of the connection line 266B is connected to the read gate electrode 226 through a connection portion of the third layer metal M3, the second layer metal M2, and the first layer metal M1. The other end of the connection line 266B is connected to the connection portion 266a of the readout wiring 266 of the third layer metal M3. The connection line 266B is formed so as to overlap with the connection wiring 28 formed by the first layer metal wiring M1. In Reference Example 12, when viewed from above, one readout wiring is arranged between each row of the photodiodes PD.
参考例19では、端子t1より第4層目メタル配線M4による読み出し配線261に第1読み出しパルスが印加されることにより、読み出しトランジスタTr1がオンし、フォトダイオードPD1が読み出される。端子t2より第2層目メタル配線M2による読み出し配線262に第2読み出しパルスが印加されることにより、読み出しトランジスタTr2がオンし、フォトダイオードPD2が読み出される。端子t3より第3層目メタル配線M3による読み出し配線263に第3読み出しパルスが印加されることにより、読み出しトランジスタTr3がオンし、フォトダイオードPD3が読み出される。 In Reference Example 19, when the first readout pulse is applied from the terminal t1 to the readout wiring 261 by the fourth-layer metal wiring M4, the readout transistor Tr1 is turned on and the photodiode PD1 is read out. When the second read pulse is applied from the terminal t2 to the read wiring 262 by the second-layer metal wiring M2, the read transistor Tr2 is turned on and the photodiode PD2 is read. By applying a third readout pulse from the terminal t3 to the readout wiring 263 by the third-layer metal wiring M3, the readout transistor Tr3 is turned on and the photodiode PD3 is read out.
端子t4より第2層目メタル配線M2による読み出し配線264に第4読み出しパルスが印加されることにより、第4層目メタルM4による接続線264Bを通じて読み出しトランジスタTr4がオンし、フォトダイオードPD4が読み出される。端子t6より第3層目メタル配線M3による読み出し配線266に第6読み出しパルスが印加することにより、第4層目メタルM4による接続線266Bを通じて読み出しトランジスタTr6がオンし、フォトダイオードPD6が読み出される。 When the fourth read pulse is applied from the terminal t4 to the read wiring 264 by the second-layer metal wiring M2, the read transistor Tr4 is turned on through the connection line 264B by the fourth-layer metal M4, and the photodiode PD4 is read. . By applying the sixth read pulse from the terminal t6 to the read wiring 266 by the third layer metal wiring M3, the read transistor Tr6 is turned on through the connection line 266B by the fourth layer metal M4, and the photodiode PD6 is read.
端子5より第4層目メタル配線M4による読み出し配線265に第5読み出しパルスが印加されることにより、読み出しトランジスタTr5がオンし、フォトダイオードPD5が読み出される。端子t7より第3層目メタル配線M3による読み出し配線267に第7読み出しパルスが印加されることにより、読み出しトランジスタTr7がオンし、フォトダイオードPD7が読み出される。端子t8より第2層目メタル配線M2による読み出し配線268に第8読み出しパルスが印加されることにより、読み出しトランジスタTr8オンし、フォトダイオードPD8が読み出される。 When the fifth read pulse is applied from the terminal 5 to the read wiring 265 by the fourth-layer metal wiring M4, the read transistor Tr5 is turned on and the photodiode PD5 is read. By applying a seventh readout pulse from the terminal t7 to the readout wiring 267 by the third layer metal wiring M3, the readout transistor Tr7 is turned on and the photodiode PD7 is read out. By applying an eighth readout pulse from the terminal t8 to the readout wiring 268 by the second-layer metal wiring M2, the readout transistor Tr8 is turned on and the photodiode PD8 is read out.
画素の読み出し順序は変わるが、後段の処理回路で、行毎に画素を読み出せるように並び変えられる。 Although the pixel reading order is changed, the pixels are rearranged so that the pixels can be read row by row in the processing circuit in the subsequent stage.
参考例19に係る固体撮像装置112によれば、上面から見て、行間に配置される読み出し配線26が1本であるため、各フォトダイオードPD1〜PD8の開口面積が、参考例1より広がる。また、各配線を、4層配線で形成し、フローティングディフージョンFD1、FD2に接続される第1層目メタル配線M1の接続配線28上には、これと最も離れた第4層目メタルM4の接続線264B、266Bが形成される。このため、接続配線28と接続線264B及び266Bとの間の寄生容量が低減し、変換効率が向上する。よって、固体撮像装置112の感度を向上することができる。その他、参考例1で説明したと同様の効果を奏する。 According to the solid-state imaging device 112 according to the reference example 19, since there is one readout wiring 26 arranged between the rows when viewed from above, the opening area of each of the photodiodes PD1 to PD8 is wider than that of the reference example 1. In addition, each wiring is formed of a four-layer wiring, and on the connection wiring 28 of the first-layer metal wiring M1 connected to the floating diffusions FD1 and FD2, the fourth-layer metal M4 farthest from the connection wiring 28 is formed. Connection lines 264B and 266B are formed. For this reason, the parasitic capacitance between the connection wiring 28 and the connection lines 264B and 266B is reduced, and the conversion efficiency is improved. Therefore, the sensitivity of the solid-state imaging device 112 can be improved. In addition, the same effects as described in Reference Example 1 are obtained.
[第1の実施形態:固体撮像装置の構成例]
図45及び図47に、本発明に係る固体撮像装置、すなわちMOS固体撮像装置の第1の実施形態を示す。図45は、4層配線を利用した画素部のレイアウトの要部を示す。図46A〜B、図47C〜Dは、1層目配線、2層目配線、3層目配線、4層目配線のパターンを理解するための、分解平面図である。
[First Embodiment: Configuration Example of Solid-State Imaging Device]
45 and 47 show a first embodiment of a solid-state imaging device according to the present invention, that is, a MOS solid-state imaging device. FIG. 45 shows a main part of the layout of the pixel portion using the four-layer wiring. 46A-B and 47C-D are exploded plan views for understanding the patterns of the first-layer wiring, the second-layer wiring, the third-layer wiring, and the fourth-layer wiring.
第1の実施形態に係る固体撮像装置127は、図45に示すように、横2画素、縦4画素の計8画素のフォトダイオードPD[PD1〜PD8]と、11個の画素トランジスタとの配列を1共有単位81として構成される。画素トランジスタは、8つの読み出しトランジスタTr11〜Tr18と、1つのリセットトランジスタTr2と、1つの増幅トランジスタTr3と、1つの選択トランジスタTr4とにより構成される。この固体撮像装置125の等価回路は、前述の図33で説明したと同様である。この共有単位81が2次元アレイ状に配列されて画素部を構成している。 As shown in FIG. 45, the solid-state imaging device 127 according to the first embodiment includes an array of eight pixel photodiodes PD [PD1 to PD8] of two horizontal pixels and four vertical pixels and eleven pixel transistors. Are configured as one sharing unit 81. The pixel transistor includes eight readout transistors Tr11 to Tr18, one reset transistor Tr2, one amplification transistor Tr3, and one selection transistor Tr4. The equivalent circuit of the solid-state imaging device 125 is the same as that described with reference to FIG. The shared units 81 are arranged in a two-dimensional array to form a pixel portion.
増幅トランジスタTr3と選択トランジスタTr4は、1共有単位81内において、第1構成部23と第2構成部25との間に配置される。選択トランジスタTr4は、ソース領域83S、ドレイン領域83D及び選択ゲート電極84を有して形成され、増幅トランジスタTr3に接続される。選択トランジスタTr4のソース領域83Sは、増幅トランジスタTr3のドレイン領域31Dと同じ領域である。 The amplification transistor Tr3 and the selection transistor Tr4 are arranged between the first configuration unit 23 and the second configuration unit 25 in one sharing unit 81. The selection transistor Tr4 is formed having a source region 83S, a drain region 83D, and a selection gate electrode 84, and is connected to the amplification transistor Tr3. The source region 83S of the selection transistor Tr4 is the same region as the drain region 31D of the amplification transistor Tr3.
そして、本実施の形態においては、図46〜図47に示すように、選択トランジスタTr4を除いて、略参考例19と同様に構成される。 And in this Embodiment, as shown in FIGS. 46-47, it comprises substantially the same as the reference example 19 except the selection transistor Tr4.
先ず、図46Aに示すように、横2画素、縦4画素のフォトダイオードPD1〜PD8列と、読み出しゲート電極221〜228を有する読み出しトランジスタTr11〜Tr18と、リセットトランジスタTr2が形成される。さらに、増幅トランジスタTr3と、選択トランジスタTr4が形成されて、ここに1共有単位21が構成される。そして、第1層目メタル配線M1により、フローティングディフージョンFD1、FD2、増幅ゲート電極32及びリセットトランジスタのソース領域33Sを接続する接続配線28が形成される。 First, as shown in FIG. 46A, two horizontal and four vertical pixel photodiodes PD1 to PD8, read transistors Tr11 to Tr18 having read gate electrodes 221 to 228, and a reset transistor Tr2. Further, an amplification transistor Tr3 and a selection transistor Tr4 are formed, and one sharing unit 21 is formed here. Then, the connection wiring 28 that connects the floating diffusions FD1, FD2, the amplification gate electrode 32, and the source region 33S of the reset transistor is formed by the first layer metal wiring M1.
また、第1層目メタル配線M1による各配線が形成される。すなわち、増幅トランジスタTr3のソース領域31Sに接続される垂直信号線35、及び選択トランジスタTr4のドレイン領域83Dに接続される電源配線36が、縦方向に延長して形成される。また、電源配線36に平行するように、選択配線85が縦方向に形成される。同時に、第1層目メタル配線M1により、読み出しゲート電極221〜228に接続する接続部131、リセットゲート電極34に接続する接続部132、選択ゲート電極84に接続する接続部133、基板コンタク用の接続部134が形成される。 In addition, each wiring by the first layer metal wiring M1 is formed. That is, the vertical signal line 35 connected to the source region 31S of the amplification transistor Tr3 and the power supply wiring 36 connected to the drain region 83D of the selection transistor Tr4 are formed extending in the vertical direction. Further, the selection wiring 85 is formed in the vertical direction so as to be parallel to the power supply wiring 36. At the same time, by the first layer metal wiring M1, the connection part 131 connected to the read gate electrodes 221 to 228, the connection part 132 connected to the reset gate electrode 34, the connection part 133 connected to the selection gate electrode 84, and the substrate contact A connecting portion 134 is formed.
次に、図46Bに示すように、第2層目メタル配線M2による各配線が形成される。すなわち、接続部132を介してリセットゲート電極34に接続するリセット配線27が形成される。また、接続部133を介して選択ゲート電極84と選択配線85とに接続する接続線85aが横方向に形成される。接続線85aは1共有単位21の幅に形成される。また、接続部131を介して読み出しゲート電極222に接続する読み出し配線262、接続部131を介して読み出しゲート電極228に接続する読み出し配線268が横方向に形成される。読み出し配線268は、第1構成部23の縦方向に隣り合う画素間に形成される。読み出し配線268は、第2構成部25の縦方向に隣り合う画素間に形成される。 Next, as shown in FIG. 46B, each wiring by the second layer metal wiring M2 is formed. That is, the reset wiring 27 connected to the reset gate electrode 34 through the connection portion 132 is formed. In addition, a connection line 85 a connected to the selection gate electrode 84 and the selection wiring 85 through the connection portion 133 is formed in the horizontal direction. The connection line 85a is formed with a width of one sharing unit 21. In addition, a readout wiring 262 connected to the readout gate electrode 222 via the connection portion 131 and a readout wiring 268 connected to the readout gate electrode 228 via the connection portion 131 are formed in the horizontal direction. The readout wiring 268 is formed between pixels adjacent in the vertical direction of the first configuration unit 23. The readout wiring 268 is formed between pixels adjacent in the vertical direction of the second configuration unit 25.
次に、図47Cに示すように、第3層目メタル配線M3による各配線が形成される。すなわち、リセット配線27上に重なるように、第2層目、第3層目のメタルM1、M2の接続部(図示せず)を介して、リセットトランジスタTr2のドレイン領域33Dに接続する電源配線29が形成される。また、読み出し配線262上に重なるように、第1層目メタルM1の接続部131、第2層目メタルM2の接続部(図示せず)を介して、読み出しゲート電極223に接続する読み出し配線263が形成される。また、読み出し配線268上に重なるように、第1層目メタルM1の接続部131、第2層目メタルM2の接続部(図示せず)を介して、読み出しゲート電極227に接続する読み出し配線267が形成される。さらに、増幅トランジスタTr3上の接続線85aに重なるように、一部フォトダイオードPD5及びPD6間に延長し、後工程で読み出しゲート電極226と接続される読み出し配線266が形成される。 Next, as shown in FIG. 47C, each wiring by the third layer metal wiring M3 is formed. That is, the power supply wiring 29 connected to the drain region 33D of the reset transistor Tr2 through the connection portion (not shown) of the second and third metal layers M1 and M2 so as to overlap the reset wiring 27. Is formed. Further, the readout wiring 263 connected to the readout gate electrode 223 through the connection portion 131 of the first layer metal M1 and the connection portion (not shown) of the second layer metal M2 so as to overlap the readout wiring 262. Is formed. Further, the readout wiring 267 connected to the readout gate electrode 227 through the connection portion 131 of the first layer metal M1 and the connection portion (not shown) of the second layer metal M2 so as to overlap the readout wiring 268. Is formed. Further, a readout wiring 266 extending partly between the photodiodes PD5 and PD6 so as to overlap with the connection line 85a on the amplification transistor Tr3 and connected to the readout gate electrode 226 in a later step is formed.
次に、図47Dに示すように、第4層目メタル配線M4による各配線が形成される。すなわち、読み出し配線263上に重なるように、第1層目メタルM1の接続部131、第2層目、第3層目のメタルM2、M3の接続部(図示せず)を介して読み出しゲート電極221に接続する読み出し配線261が形成される。また、読み出し配線268上に重なるように、第1層目メタルM1の接続部131、第2層目、第3層目の接続部(図示せず)を介して、読み出しゲート電極225に接続する読み出し配線265が形成される。また、接続配線28上に重なるように、第1層目メタルM1の接続部131、第2層目、第3層目の接続部(図示せず)を介して、読み出しゲート電極226と第3層目メタルM3による読み出し配線266とを接続する接続線266aが形成される。また、読み出し配線266上と接続配線28上に重なるように、第1層目メタルM1の接続部131、第2層目、第3層目のメタルM2、M3の接続部(図示せず)を介して、読み出しゲート電極224に接続する読み出し配線264が形成される。 Next, as shown in FIG. 47D, each wiring by the fourth layer metal wiring M4 is formed. That is, the read gate electrode is connected via the connection portion 131 of the first layer metal M1 and the connection portions (not shown) of the second and third layer metals M2 and M3 so as to overlap the read wiring 263. Readout wiring 261 connected to 221 is formed. Further, it is connected to the read gate electrode 225 via the connection portion 131 of the first layer metal M1, the second layer, and the third layer connection portion (not shown) so as to overlap the read wiring 268. A read wiring 265 is formed. Further, the read gate electrode 226 and the third layer are connected to each other via the connection part 131 of the first layer metal M1, the second layer, and the third layer connection part (not shown) so as to overlap the connection wiring 28. A connection line 266a for connecting the readout wiring 266 with the layer metal M3 is formed. Further, the connection part 131 of the first-layer metal M1 and the connection parts (not shown) of the second-layer and third-layer metals M2 and M3 are arranged so as to overlap the readout wiring 266 and the connection wiring 28. Thus, a readout wiring 264 connected to the readout gate electrode 224 is formed.
さらに、第1層目メタルM1の接続部134、第2層目、第3層目のM2、M3の接続部(図示せず)を介して基板コンタクト用配線50が形成される。また、配線のバランスを考慮して、フローティングディフージョンFD1とリセットトランジスタTr2のソース領域33Sに渡る間に接続配線28上に重なるダミー配線89、リセットトランジスタTr2上に電源配線29上に重なるダミー配線90が形成される。 Further, the substrate contact wiring 50 is formed through the connection part 134 of the first layer metal M1, and the connection parts (not shown) of the second and third layers M2 and M3. In consideration of the balance of the wirings, a dummy wiring 89 that overlaps the connection wiring 28 during the transition to the floating diffusion FD1 and the source region 33S of the reset transistor Tr2, and a dummy wiring 90 that overlaps the power supply wiring 29 on the reset transistor Tr2. Is formed.
第1の実施形態では、端子t1より第4層目メタル配線M4による読み出し配線261に第1読み出しパルスが印加されることにより、読み出しトランジスタTr1がオンし、フォトダイオードPD1が読み出される。端子t2より第2層目メタル配線M2による読み出し配線262に第2読み出しパルスが印加されることにより、読み出しトランジスタTr2がオンし、フォトダイオードPD2が読み出される。端子t3より第3層目メタル配線M3による読み出し配線263に第3読み出しパルスが印加されることにより、読み出しトランジスタTr3がオンし、フォトダイオードPD3が読み出される。 In the first embodiment, when the first read pulse is applied from the terminal t1 to the read wiring 261 by the fourth-layer metal wiring M4, the read transistor Tr1 is turned on and the photodiode PD1 is read. When the second read pulse is applied from the terminal t2 to the read wiring 262 by the second-layer metal wiring M2, the read transistor Tr2 is turned on and the photodiode PD2 is read. By applying a third readout pulse from the terminal t3 to the readout wiring 263 by the third-layer metal wiring M3, the readout transistor Tr3 is turned on and the photodiode PD3 is read out.
端子t4より第4層目メタル配線M4による読み出し配線264に第4読み出しパルスが印加されることにより、読み出しトランジスタTr4がオンし、フォトダイオードPD4が読み出される。端子t6より第3層目メタル配線M3による読み出し配線266に第6読み出しパルスが印加することにより、第4層目メタルM4による接続線266aを通じて読み出しトランジスタTr6がオンし、フォトダイオードPD6が読み出される。 When the fourth read pulse is applied from the terminal t4 to the read wiring 264 by the fourth-layer metal wiring M4, the read transistor Tr4 is turned on and the photodiode PD4 is read. When the sixth read pulse is applied from the terminal t6 to the read wiring 266 by the third layer metal wiring M3, the read transistor Tr6 is turned on through the connection line 266a by the fourth layer metal M4, and the photodiode PD6 is read.
端子5より第4層目メタル配線M4による読み出し配線265に第5読み出しパルスが印加されることにより、読み出しトランジスタTr5がオンし、フォトダイオードPD5が読み出される。端子t7より第3層目メタル配線M3による読み出し配線267に第7読み出しパルスが印加されることにより、読み出しトランジスタTr7がオンし、フォトダイオードPD7が読み出される。端子t8より第2層目メタル配線M2による読み出し配線268に第8読み出しパルスが印加されることにより、読み出しトランジスタTr8オンし、フォトダイオードPD8が読み出される。 When the fifth read pulse is applied from the terminal 5 to the read wiring 265 by the fourth-layer metal wiring M4, the read transistor Tr5 is turned on and the photodiode PD5 is read. By applying a seventh readout pulse from the terminal t7 to the readout wiring 267 by the third layer metal wiring M3, the readout transistor Tr7 is turned on and the photodiode PD7 is read out. By applying an eighth readout pulse from the terminal t8 to the readout wiring 268 by the second-layer metal wiring M2, the readout transistor Tr8 is turned on and the photodiode PD8 is read out.
画素の読み出し順序は変わるが、後段の処理回路で、行毎に画素を読み出せるように並び変えられる。 Although the pixel reading order is changed, the pixels are rearranged so that the pixels can be read row by row in the processing circuit in the subsequent stage.
第1の実施形態に係る固体撮像装置127によれば、前述の参考例19と同様に、上面から見て、行間に配置される読み出し配線26が1本であるため、各フォトダイオードPD1〜PD8の開口面積が、参考例1より広がる。また、各配線を、4層配線で形成し、フローティングディフージョンFD1、FD2に接続される第1層目メタル配線M1の接続配線28上には、これと最も離れた第4層目メタルM4の接続線264B、266Bが形成される。このため、接続配線28と接続線264B及び266Bとの間の寄生容量が低減し、変換効率が向上する。よって、固体撮像装置127の感度を向上することができる。 According to the solid-state imaging device 127 according to the first embodiment, as in the above-described Reference Example 19, since there is one readout wiring 26 arranged between the rows when viewed from above, each of the photodiodes PD1 to PD8. Is larger than that of Reference Example 1. In addition, each wiring is formed of a four-layer wiring, and on the connection wiring 28 of the first-layer metal wiring M1 connected to the floating diffusions FD1 and FD2, the fourth-layer metal M4 farthest from the connection wiring 28 is formed. Connection lines 264B and 266B are formed. For this reason, the parasitic capacitance between the connection wiring 28 and the connection lines 264B and 266B is reduced, and the conversion efficiency is improved. Therefore, the sensitivity of the solid-state imaging device 127 can be improved.
ダミー配線89及び90を形成して、読み出し配線261,264、266a、225と共に、各フォトダイオードPD1〜PD8をコ字状に囲うようにしている。このため、各フォトダイオードPD1〜PD8が、同層メタル配線により、対称性よく囲まれるので、光の回折による混色を防ぐことができる。その他、参考例1で説明したと同様の効果を奏する。 Dummy wirings 89 and 90 are formed so as to surround the photodiodes PD1 to PD8 together with the readout wirings 261, 264, 266a, and 225 in a U-shape. For this reason, the photodiodes PD1 to PD8 are surrounded by the same-layer metal wiring with good symmetry, so that color mixing due to light diffraction can be prevented. In addition, the same effects as described in Reference Example 1 are obtained.
上述の横2画素、縦4画素の計8画素のフォトダイオードPD[PG1〜PD8]と10個の画素トランジスタで1共有単位21を構成する固体撮像装置においては、図48に示すような、縦方向の配線レイアウトを有する。すなわち、本実施の形態の固体撮像装置では、8画素のフォトダイオードPD列の中央に縦方向の1本の接続配線28が配置され、隣り合う共有単位21間に垂直信号線35及び電源配線36の2本の配線が配置されたレイアウトを有する。配線レイアウトとしては、極めて簡潔である。 In the solid-state imaging device in which one sharing unit 21 is configured by the photodiode PD [PG1 to PD8] of 8 pixels in total of 2 pixels in the horizontal direction and 4 pixels in the vertical direction and 10 pixel transistors, as shown in FIG. It has a directional wiring layout. That is, in the solid-state imaging device of the present embodiment, one vertical connection wiring 28 is arranged in the center of the 8-pixel photodiode PD column, and the vertical signal line 35 and the power supply wiring 36 are disposed between the adjacent shared units 21. The two wirings are arranged. The wiring layout is extremely simple.
[増幅トランジスタの変形例]
図51〜図57に第1構成部23及び第2構成部25の間に配置される増幅トランジスタTr3の変形例を示す。
図51に示す増幅トランジスタTr3は、ソース領域31からチャネル領域を経てドレイン領域31Dに至る活性領域87を直角に折り曲げて形成し、この折り曲げ部を含む領域上に増幅ゲート電極32を形成して構成される。直角に押し曲げられたL字形状の活性領域87は、一方がフォトダイオードPDの行間に横方向に形成され、他方がフォトダイオードPDの列間に縦方向に形成される。増幅ゲート電極32は、フォトダイオードPDの行間に横方向に直線状に形成される。
[Modification of amplification transistor]
51 to 57 show modified examples of the amplification transistor Tr3 arranged between the first configuration unit 23 and the second configuration unit 25. FIG.
The amplification transistor Tr3 shown in FIG. 51 is formed by bending an active region 87 extending from the source region 31 through the channel region to the drain region 31D at a right angle, and forming the amplification gate electrode 32 on the region including the bent portion. Is done. One of the L-shaped active regions 87 bent at right angles is formed in the horizontal direction between the rows of the photodiodes PD, and the other is formed in the vertical direction between the columns of the photodiodes PD. The amplification gate electrode 32 is formed linearly in the horizontal direction between the rows of the photodiodes PD.
図51の増幅トランジスタTr3によれば、活性領域87が直角に折り曲げられて形成されるので、ゲート長Lgが大きくなり、1/fノイズを抑制することができる。 According to the amplification transistor Tr3 of FIG. 51, since the active region 87 is formed by being bent at a right angle, the gate length Lg is increased and 1 / f noise can be suppressed.
図52に示す増幅トランジスタTr3は、ソース領域31からチャネル領域を経てドレイン領域31Dに至る活性領域87を直角に折り曲げて形成し、この折り曲げられた活性領域87に沿うように、直角に折り曲げられた増幅ゲート電極32を形成して構成される。直角に押し曲げられたL字形状の活性領域87は、一方がフォトダイオードPDの行間に横方向に形成され、他方がフォトダイオードPDの列間に縦方向に形成される。同様に、直角に折り曲げられたL字形状の増幅ゲート電極32も、一方がフォトダイオードPDの行間に横方向に形成され、他方がフォトダイオードPDの列間に縦方向に形成される。 The amplification transistor Tr3 shown in FIG. 52 is formed by bending an active region 87 extending from the source region 31 through the channel region to the drain region 31D at a right angle, and bent at a right angle along the bent active region 87. An amplification gate electrode 32 is formed and configured. One of the L-shaped active regions 87 bent at right angles is formed in the horizontal direction between the rows of the photodiodes PD, and the other is formed in the vertical direction between the columns of the photodiodes PD. Similarly, one of the L-shaped amplification gate electrodes 32 bent at a right angle is formed in the horizontal direction between the rows of the photodiodes PD, and the other is formed in the vertical direction between the columns of the photodiodes PD.
図52の増幅トランジスタTr3によれば、活性領域87が直角に折り曲げられ、この活性領域87に沿って増幅ゲート電極32を直角に折り曲げて形成されるので、ゲート長Lgがより長くなり、1/fノイズを抑制することができる。ここで、活性領域87の周囲の素子分離領域として、前述したように、不純物拡散領域、例えばp型半導体領域で形成し、表面にフラットな絶縁膜を形成したフラット型の素子分離領域を用いることにより、活性領域87のL字折曲部での応力集中は抑制される。すなわち、応力集中に起因したノイズの発生が抑制される。因みに、素子分離領域をSTI構造としたときには、活性領域87のL字折曲部での応力集中が発生し応力集中に起因するノイズが発生する懼れがある。 According to the amplification transistor Tr3 of FIG. 52, the active region 87 is bent at a right angle and the amplification gate electrode 32 is bent at a right angle along the active region 87, so that the gate length Lg becomes longer, and 1 / f Noise can be suppressed. Here, as the element isolation region around the active region 87, as described above, a flat element isolation region formed of an impurity diffusion region, for example, a p-type semiconductor region and having a flat insulating film formed on the surface thereof is used. Thus, stress concentration at the L-shaped bent portion of the active region 87 is suppressed. That is, generation of noise due to stress concentration is suppressed. Incidentally, when the element isolation region has the STI structure, stress concentration at the L-shaped bent portion of the active region 87 may occur, and noise due to the stress concentration may occur.
図53に示す増幅トランジスタTr3は、ソース領域31S、チャネル領域及びドレイン領域31Dを含む活性領域87を十字形状に形成し、その十字の縦のチャネル領域上に増幅ゲート電極を形成して構成される。 The amplification transistor Tr3 shown in FIG. 53 is configured by forming an active region 87 including a source region 31S, a channel region and a drain region 31D in a cross shape, and forming an amplification gate electrode on the vertical channel region of the cross. .
図53の増幅トランジスタTr3によれば、ゲート幅Wgが大きくなり、1/fノイズを抑制することができる。 According to the amplification transistor Tr3 of FIG. 53, the gate width Wg is increased, and 1 / f noise can be suppressed.
図54に示す増幅トランジスタtr3は、ソース領域31S、チャネル領域及びドレイン領域31Dを含む活性領域87が、フォトダイオードPDの列間に位置して縦方向に直線状に形成される。この増幅ゲート電極32は、活性領域87から延びるソース領域31S及びドレイン領域31DをフォトダイオードPDの行間に位置して横方向に直線状に形成して構成される。 In the amplification transistor tr3 shown in FIG. 54, an active region 87 including a source region 31S, a channel region, and a drain region 31D is located between the columns of the photodiodes PD and is linearly formed in the vertical direction. The amplification gate electrode 32 is configured by forming a source region 31S and a drain region 31D extending from the active region 87 between the rows of the photodiodes PD and forming a linear shape in the lateral direction.
図55に示す増幅トランジスタTr3は、フォトダイオードPDの行間に位置して、ソース領域31S、チャネル領域及びドレイン領域31Dを含む活性領域87を2画素ピッチの長さで形成し、増幅ゲート電極32を2画素ピッチより短い長さで形成して構成される。増幅ゲート電極32のゲート長方向の長さとしては、1画素ピッチ以上で形成することが好ましいが、1画素ピッチより短く形成することも可能である。 The amplification transistor Tr3 shown in FIG. 55 is located between the rows of the photodiodes PD, and an active region 87 including a source region 31S, a channel region, and a drain region 31D is formed with a length of two pixel pitches, and an amplification gate electrode 32 is formed. It is formed with a length shorter than two pixel pitches. The length of the amplification gate electrode 32 in the gate length direction is preferably formed with a pitch of 1 pixel or more, but can be formed with a pitch shorter than 1 pixel.
図56に示す増幅トランジスタTr3は、フォトダイオードPDの行間に位置して、ソース領域31S、チャネル領域及びドレイン領域31Dを含む活性領域87を2画素ピッチの長さより短く形成し、このチャネル領域上に増幅ゲート電極32を形成して構成される。ソース領域31S及びドレイン領域31Dに接続する垂直信号線35及び電源配線36は、一部フォトダイオードPDの行間に延長して形成される。 An amplification transistor Tr3 shown in FIG. 56 is located between the rows of the photodiodes PD, and an active region 87 including a source region 31S, a channel region, and a drain region 31D is formed to be shorter than the length of two pixel pitches. An amplification gate electrode 32 is formed and configured. The vertical signal line 35 and the power supply wiring 36 connected to the source region 31S and the drain region 31D are partly extended between the rows of the photodiodes PD.
図57に示す増幅トランジスタTr3は、ソース領域31S、チャネル領域及びドレイン領域31Dを含む活性領域87を2画素ピッチの長さで横方向に形成し、活性領域と直交するように増幅ゲート電極32を縦方向に形成して構成される。活性領域87は、フォトダイオードPDの行間に形成され、増幅ゲート電極32は、フォトダイオードPDの列間に形成される。 In the amplification transistor Tr3 shown in FIG. 57, an active region 87 including a source region 31S, a channel region, and a drain region 31D is formed in a lateral direction with a length of two pixel pitches, and an amplification gate electrode 32 is formed so as to be orthogonal to the active region. It is formed in the vertical direction. The active region 87 is formed between the rows of the photodiodes PD, and the amplification gate electrode 32 is formed between the columns of the photodiodes PD.
これら図51〜図57に示す増幅トランジスタTr3のレイアウトは、上述の本発明の実施の形態に係る固体撮像装置に適用することができる。そして、増幅トランジスタTr3は1共有単位の中央部分に形成することにより、図2、図51〜図57に示すように、増幅トランジスタTr3のレイアウトの自由度が上がる。 The layout of the amplification transistor Tr3 shown in FIGS. 51 to 57 can be applied to the solid-state imaging device according to the above-described embodiment of the present invention. The amplification transistor Tr3 is formed in the central portion of one sharing unit, so that the degree of freedom of the layout of the amplification transistor Tr3 is increased as shown in FIGS.
[リセットトランジスタの変形例]
図58〜図59に、リセットトランジスタTr3の変形例を示す。図58に示すリセットトランジスタTr2は、ソース領域33S、チャネル領域及びドレイン領域33Dを含む活性領域88を縦方向に形成し、リセットゲート電極34を活性領域88と直交するように横方向に2画素ピッチの長さに形成して構成される。
[Modification of reset transistor]
58 to 59 show modified examples of the reset transistor Tr3. 58, the active region 88 including the source region 33S, the channel region and the drain region 33D is formed in the vertical direction, and the reset gate electrode 34 is arranged at a two-pixel pitch in the horizontal direction so as to be orthogonal to the active region 88. It is formed and formed in the length.
図58のリセットトランジスタTr2によれば、そのリセットゲート電極34が2画素ピッチの長さに形成される。このリセットトランジスタTr2は、2画素ピッチの長さの増幅ゲート電極32を有する増幅トランジスタTr3と組み合わせるときには、増幅トランジスタTR3とのバランスが取れる。 According to the reset transistor Tr2 of FIG. 58, the reset gate electrode 34 is formed with a length of 2 pixel pitches. The reset transistor Tr2 can be balanced with the amplification transistor TR3 when combined with the amplification transistor Tr3 having the amplification gate electrode 32 having a length of 2 pixels.
図59に示すリセットトランジスタTr2は、チャネル領域が横方向に有し、ソース領域33S及びドレイン領域33Dが縦方向に有する十字形状の活性領域88を形成し、リセットゲート電極34を横方向に2画素ピッチの長さに形成して構成される。 The reset transistor Tr2 shown in FIG. 59 forms a cross-shaped active region 88 having a channel region in the horizontal direction and a source region 33S and a drain region 33D in the vertical direction, and the reset gate electrode 34 is formed by two pixels in the horizontal direction. It is formed to have a pitch length.
図59のリセットトランジスタTr2によれば、チャネル幅Wgを大きく取ることができる。また、リセットゲート電極34が2画素ピッチの長さに形成されるので、2画素ピッチの長さの増幅ゲート電極32を有する増幅トランジスタTr3と組み合わせるときには、増幅トランジスタTR3とのバランスが取れる。 According to the reset transistor Tr2 of FIG. 59, the channel width Wg can be increased. Further, since the reset gate electrode 34 is formed with a length of 2 pixels, a balance with the amplification transistor TR3 can be achieved when combined with the amplification transistor Tr3 having the amplification gate electrode 32 with a length of 2 pixels.
これら図58〜図59に示すリセットトランジスタTr2レイアウトは、上述の本発明の実施の形態に係る固体撮像装置に適用することができる。そして、リセットトランジスタTr2は1共有単位の上部側の中央部分に形成することにより、図2、図31、図58〜図59に示すように、リセットトランジスタTr2のレイアウトの自由度が上る。 These reset transistor Tr2 layouts shown in FIGS. 58 to 59 can be applied to the solid-state imaging device according to the above-described embodiment of the present invention. By forming the reset transistor Tr2 in the central portion on the upper side of one sharing unit, as shown in FIGS. 2, 31, and 58 to 59, the flexibility of the layout of the reset transistor Tr2 is increased.
本発明においては、図示しないが、上述の実施の形態の特徴的構成を相互に組み合わせて固体撮像装置を構成とすることが可能である。 In the present invention, although not shown, the solid-state imaging device can be configured by combining the characteristic configurations of the above-described embodiments.
上例では増幅トランジスタTr3を共有単位21の中央に配置し、リセットトランジスタTr2を共有単位21の上部側に配置した。その他、逆の配置、すなわちリセットトランジスタTr2を共有単位21の中央に、増幅トランジスタTr3を共有単位の上部側に、配置した構成としても良い。但し、共有単位の21の中央に増幅トランジスタTr3を、上部側にリセットトランジスタTr2を、配置した方が接続配線がリセット配線と交差しない分、フローティングディフージョンに付加される浮遊容量が少なくなり有利である。 In the above example, the amplification transistor Tr3 is arranged in the center of the sharing unit 21, and the reset transistor Tr2 is arranged on the upper side of the sharing unit 21. In addition, a reverse arrangement, that is, a configuration in which the reset transistor Tr2 is arranged in the center of the sharing unit 21 and the amplification transistor Tr3 is arranged on the upper side of the sharing unit may be adopted. However, it is advantageous to dispose the amplifying transistor Tr3 in the center of the common unit 21 and the reset transistor Tr2 in the upper side because the connection wiring does not intersect the reset wiring, and the floating capacitance added to the floating diffusion is reduced. is there.
上例では、横2×縦4(画素)計8画素のフォトダイオード配列を1共有画素とした。しかし、その他、横2×縦6(画素)の計12画素のフォトダイオード配列、横2×縦8(画素)の計16画素のフォトダイオード配列等、横2×縦4n画素(nは正の整数)のフォトダイオード配列を1共有単位として構成することもできる。 In the above example, a photodiode array of a total of 8 pixels in the horizontal 2 × vertical 4 (pixels) is one shared pixel. However, in addition, a horizontal 2 × vertical 6 (pixel) total 12 pixel photodiode array, a horizontal 2 × vertical 8 (pixel) total 16 pixel photodiode array, and the like, horizontal 2 × vertical 4n pixels (n is positive) An integer) photodiode array may be configured as one shared unit.
[第2の実施形態:電子機器の構成例]
本発明に係る固体撮像装置は、固体撮像装置を備えたカメラ、カメラ付き携帯機器、固体撮像装置を備えたその他の機器、等の電子機器に適用することができる。特に、微細な画素ができるので、小型の固体撮像装置を備えたカメラを製造することができる。
[Second Embodiment: Configuration Example of Electronic Device]
The solid-state imaging device according to the present invention can be applied to electronic devices such as a camera equipped with a solid-state imaging device, a portable device with a camera, and other devices equipped with a solid-state imaging device. In particular, since a fine pixel is formed, a camera having a small solid-state imaging device can be manufactured.
図60に、本発明の電子機器の一例としてカメラに適用した実施の形態を示す。本実施の形態に係るカメラ300は、光学系(光学レンズ)92と、固体撮像装置93と、信号処理回路94とを備えてなる。固体撮像装置93は、上述した各実施の形態のいずれか1つの固体撮像装置が適用される。光学系92は、被写体からの像光(入射光)を固体撮像装置93の撮像面上に結像させる。これにより、固体撮像装置93の光電変換部であるフォトダイオードにおいて一定期間信号電荷が蓄積される。信号処理回路94は、固体撮像装置93の出力信号に対して種々の信号処理を施して出力する。本実施の形態のカメラ300は、光学系92、固体撮像装置93、信号処理回路94がモジュール化したカメラモジュールの形態を含む。 FIG. 60 shows an embodiment applied to a camera as an example of the electronic apparatus of the invention. The camera 300 according to the present embodiment includes an optical system (optical lens) 92, a solid-state imaging device 93, and a signal processing circuit 94. As the solid-state imaging device 93, any one of the above-described embodiments is applied. The optical system 92 forms image light (incident light) from the subject on the imaging surface of the solid-state imaging device 93. As a result, signal charges are accumulated for a certain period in the photodiode which is the photoelectric conversion unit of the solid-state imaging device 93. The signal processing circuit 94 performs various signal processing on the output signal of the solid-state imaging device 93 and outputs it. The camera 300 according to the present embodiment includes a camera module in which an optical system 92, a solid-state imaging device 93, and a signal processing circuit 94 are modularized.
本発明は、図60のカメラ、あるいはカメラモジュールを備えた例えば携帯電話に代表されるカメラ300の構成は、光学系92、固体撮像装置93、信号処理回路94がモジュール化した撮像機能を有するモジュール、いわゆる撮像機能モジュ−ルとして構成することができる。本発明は、このような撮像機能モジュールを備えた電子機器を構成することができる。 In the present invention, the configuration of a camera 300 represented by, for example, a mobile phone including the camera of FIG. 60 or a camera module is a module having an imaging function in which an optical system 92, a solid-state imaging device 93 and a signal processing circuit 94 are modularized. The so-called imaging function module can be configured. The present invention can constitute an electronic apparatus provided with such an imaging function module.
本実施の形態に係る電子機器によれば、固体撮像装置において、高精度に画素の微細化、それに伴う小型化が進んでも、感度を向上することができ、高画質、高解像度が得られ、高品質の電子機器を提供することができる。 According to the electronic apparatus according to the present embodiment, in the solid-state imaging device, even if the pixel is miniaturized with high accuracy and the size is reduced accordingly, the sensitivity can be improved, and high image quality and high resolution can be obtained. A high-quality electronic device can be provided.
1、101〜113、115、123、125、127、129、130・・固体撮像装置、2・・画素、3・・画素部、4・・垂直駆動回路、5・・カラム信号処理回路、6・・水平駆動回路、7・・出力部、8・・制御回路、9・・垂直信号線、10・・水平信号線、11・・基板、21・・1共有単位、23・・第1構成部、25・・第2構成部、221〜228・・読み出しゲート電極、261〜268・・読み出し配線、27・・リセット配線、28・・接続配線、29・・電源配線、31S・・ソース領域、31D・・ドレイン領域、32・・増幅ゲート電極、33S・・ソース領域、33D・・ドレイン領域、34・・リセットゲート電極、PD[PD1〜PD8]・・フォトダイオード、Tr11〜Tr18・・読み出しトランジスタ、Tr2・・リセットトランジスタ、Tr3・・増幅トランジスタ、Tr4・・選択トランジスタ、M1〜M4・・第1層目〜第4層目メタル配線、56、57・・ダミー配線、61・・ドット状態 DESCRIPTION OF SYMBOLS 1,101-113,115,123,125,127,129,130 .. Solid-state imaging device 2 .... Pixel 3 .... Pixel part 4 .... Vertical drive circuit 5 .... Column signal processing circuit 6 ..Horizontal drive circuit 7 ..Output section 8 ..Control circuit 9 ..Vertical signal line 10 ..Horizontal signal line 11 ..Board 21 ..1 shared unit 23. , 25... Second component, 221 to 228... Readout gate electrode, 261 to 268... Readout wiring, 27 .. reset wiring, 28 .. connection wiring, 29 .. power wiring, 31 S. 31D..Drain region, 32..Amplification gate electrode, 33S..Source region, 33D..Drain region, 34..Reset gate electrode, PD [PD1 to PD8] .. Photodiode, Tr11 to Tr18..Readout G Transistor, Tr2 ... reset transistor, Tr3 ... amplification transistor, Tr4 ... selection transistor, M1-M4 ... first layer to fourth layer metal wiring, 56, 57 ... dummy wiring, 61 ... dot state
Claims (8)
前記1共有単位は、
それぞれ、横2つ、縦2つの計4つのフォトダイオードと、該フォトダイオードで共有されるフローティングディフージョンと、前記フォトダイオード毎に形成される読み出しゲート電極とで構成され、画素部の垂直方向に配列された複数の構成部と、
隣接する二つの構成部の間に、少なくともその増幅ゲート電極が配置された増幅トランジスタと、
縦2つのフォトダイオードを挟んで前記増幅トランジスタと離間する位置に設けられたリセットトランジスタと、
前記読み出しゲート電極毎に設けられ、前記読み出しゲート電極のそれぞれに接続されると共に画素部の水平方向に延在し、上面から見て、画素部の垂直方向に隣合うフォトダイオードの間に1本となるように複数層の配線で形成されている読み出し配線と、で構成され、
最上層の配線層では、各フォトダイオードは、各構成部の水平方向に隣合うフォトダイオードの間に設けられ、画素部の垂直方向に延在する配線と、垂直方向に隣合うフォトダイオードの間に設けられ、画素部の水平方向に延在する配線により、コ字状に囲まれている
固体撮像装置。 Among pixel transistors, it has a layout in which a photodiode array of two horizontal pixels and four vertical n pixels (n is a positive integer) sharing at least a reset transistor and an amplifying transistor is one shared unit,
The one sharing unit is
Each is composed of a total of four photodiodes, two horizontally and two vertically, a floating diffusion shared by the photodiodes, and a readout gate electrode formed for each of the photodiodes, in the vertical direction of the pixel portion. A plurality of arranged components;
An amplification transistor in which at least the amplification gate electrode is disposed between two adjacent components; and
A reset transistor provided at a position spaced apart from the amplification transistor across two vertical photodiodes;
Provided for each of the readout gate electrodes, connected to each of the readout gate electrodes, extending in the horizontal direction of the pixel portion, and one photodiode between adjacent photodiodes in the vertical direction of the pixel portion as viewed from above. And a readout wiring formed of multiple layers of wiring so that
In the uppermost wiring layer, each photodiode is provided between photodiodes adjacent to each other in the horizontal direction of each component, and between the wiring extending in the vertical direction of the pixel portion and the photodiode adjacent in the vertical direction. A solid-state imaging device surrounded by a U-shape by wiring extending in the horizontal direction of the pixel portion.
請求項1に記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein some of the wirings provided in a U shape in the uppermost wiring layer are dummy wirings.
前記2つのフローティングディフージョンと、前記増幅ゲート電極と、前記リセットトランジスタのソース領域とを接続する接続配線は、各構成部の水平方向に隣合うフォトダイオードの間において画素部の垂直方向に延在して設けられている
請求項1又は2に記載の固体撮像装置。 Two floating diffusions, the reset transistor, and the amplification transistor are arranged linearly,
A connection wiring that connects the two floating diffusions, the amplification gate electrode, and the source region of the reset transistor extends in the vertical direction of the pixel portion between the photodiodes adjacent to each other in the horizontal direction of each component. The solid-state imaging device according to claim 1 or 2.
請求項1〜3のいずれか一項に記載の固体撮像装置。 The reset wiring connected to the reset gate electrode of the reset transistor and the power supply wiring connected to the drain region of the reset transistor extend in the horizontal direction of the pixel portion above the reset transistor in different wiring layers, respectively. and it provided, the power supply line and the reset line is a solid-state imaging device according to any one of claims 1 to 3 provided so as to be one from a top view.
請求項1〜4のいずれか一項に記載の固体撮像装置。 The amplification transistor includes an active region including a source region, a channel region, and a drain region provided along a horizontal direction of the pixel portion, and the active region has a vertical width of the channel region of the amplification transistor, the solid-state imaging device according to any one of claims 1 to 4 which is a cross shape which is larger than the vertical width of the source region and the drain region of the amplifying transistor.
請求項1〜5のいずれか一項に記載の固体撮像装置。 The reset transistor includes an active region including a source region, a channel region, and a drain region provided along a vertical direction of the pixel portion, and the active region has a horizontal width of the channel region of the reset transistor, the solid-state imaging device according to any one of claims 1 to 5 which is a cross-shaped, which is larger than the horizontal width of the source region and the drain region of the reset transistor.
請求項1〜6のいずれか一項に記載の固体撮像装置。 Horizontal width of the reset gate electrode provided in the channel region above the reset transistor, the solid-state imaging device according to any one of claims 1 to 6 in 2 pixel pitch in length.
前記固体撮像装置のフォトダイオードに入射光を導く光学系と、
前記固体撮像装置の出力信号を処理する信号処理回路とを備え、
前記固体撮像装置は、
画素トランジスタのうち、少なくともリセットトランジスタ及び増幅トランジスタを共有する横2画素、縦4×n画素(nは正の整数)のフォトダイオード配列を1共有単位としたレイアウトを有し、
前記1共有単位は、
それぞれ、横2つ、縦2つの計4つのフォトダイオードと、該フォトダイオードで共有されるフローティングディフージョンと、前記フォトダイオード毎に形成される読み出しゲート電極とで構成され、画素部の垂直方向に配列された複数の構成部と、
隣接する二つの構成部の間に、少なくともその増幅ゲート電極が配置された増幅トランジスタと、
縦2つのフォトダイオードを挟んで前記増幅トランジスタと離間する位置に設けられたリセットトランジスタと、
前記読み出しゲート電極毎に設けられ、前記読み出しゲート電極のそれぞれに接続されると共に画素部の水平方向に延在し、上面から見て、画素部の垂直方向に隣合うフォトダイオードの間に1本となるように複数層の配線で形成されている読み出し配線と、で構成され、
最上層の配線層では、各フォトダイオードは、各構成部の水平方向に隣合うフォトダイオードの間に設けられた画素部の垂直方向に延在する配線と、垂直方向に隣合うフォトダイオードの間に設けられた画素部の水平方向に延在する配線により、コ字状に囲まれている
電子機器。 A solid-state imaging device;
An optical system for guiding incident light to the photodiode of the solid-state imaging device;
A signal processing circuit for processing an output signal of the solid-state imaging device,
The solid-state imaging device
Among pixel transistors, it has a layout in which a photodiode array of two horizontal pixels and four vertical n pixels (n is a positive integer) sharing at least a reset transistor and an amplifying transistor is one shared unit,
The one sharing unit is
Each is composed of a total of four photodiodes, two horizontally and two vertically, a floating diffusion shared by the photodiodes, and a readout gate electrode formed for each of the photodiodes, in the vertical direction of the pixel portion. A plurality of arranged components;
An amplification transistor in which at least the amplification gate electrode is disposed between two adjacent components; and
A reset transistor provided at a position spaced apart from the amplification transistor across two vertical photodiodes;
Provided for each of the readout gate electrodes, connected to each of the readout gate electrodes, extending in the horizontal direction of the pixel portion, and one photodiode between adjacent photodiodes in the vertical direction of the pixel portion as viewed from above. And a readout wiring formed of multiple layers of wiring so that
In the uppermost wiring layer, each photodiode is arranged between a wiring extending in the vertical direction of the pixel portion provided between the photodiodes adjacent in the horizontal direction of each component and a photodiode adjacent in the vertical direction. An electronic device surrounded by a U-shape by wiring extending in the horizontal direction of the pixel portion provided in the electronic device.
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