JP5683403B2 - 半導体装置 - Google Patents
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Description
SOI層のエッチピットを観察することにより、SOI層の欠陥評価を行う方法が開示されている。また、特開2003−347528号公報には、フォトリソグラフィによって一部のSOI層をエッチング除去し、SOI層を挟む上下の各半導体層に電極を形成(スパッタリング)したサンプルを作製し、電極間に電圧を印加してSOI層の耐圧を評価する方法が開示されている。しかし、いずれの技術も製品完成段階での評価ではない。ロット抜き取り検査となり、全数検査は不可能である。
Claims (3)
- 半導体素子が形成された素子領域と、
前記素子領域とは電気的に絶縁された非素子領域と、
前記素子領域と前記非素子領域とを電気的に絶縁する分離絶縁膜と、
前記素子領域に接続される第1電極と、
前記非素子領域に接続される第2電極及び第3電極と、を有していることを
前記第1電極は、第1接続配線を用いて第1外部電極と電気的に接続され、
前記第2電極は、第2接続配線を用いて前記第1外部電極と電気的に接続され、
前記第3電極は、第3接続配線を用いて第2外部電極と電気的に接続されており、
前記非素子領域の電位は、上記接続配線によって前記素子領域の電位に固定されることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体装置は、前記第1接続配線の本数が複数であることを特徴とする半導体装置。 - 請求項1又は2に記載のいずれかの半導体装置において、
前記半導体装置は、前記第2接続配線の本数が複数であることを特徴とする半導体装置。
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