JP5676378B2 - Ｄ級増幅回路 - Google Patents

Description

本発明は、Ｄ級増幅回路に係り、特に、出力オフセット電圧のキャンセルによる動作特性の向上等を図ったものに関する。

電力効率の高さから携帯音楽プレーヤーなどにおいてはＤ級増幅回路が多く用いられるが、近年の携帯機器の低消費電力化に伴い、さらなる低消費電流化が所望されている。また、携帯電話などにおいては、使用者がスピーカ部分を耳に接するようにして用いられるため、起動時ポップノイズ対策が必須とされる。
図４には、かかる従来のＤ級増幅回路と、その周辺回路の構成例が示されており、以下、同図を参照しつつ、この構成例について説明する。
このＤ級増幅回路４０２は、音声入力信号をＰＷＭ変調するＰＷＭ変調器４０３と、ＰＷＭ変調信号をＤ級増幅するＤ級出力ドライバ４０４とを主たる構成要素として構成されてなるものである。

かかる構成において、入力された音声信号はＰＷＭ変調され、Ｄ級出力ドライバ４０４において、低インピーダンス信号に変換され、低インピーダンスＰＷＭ信号によりスピーカ４０５が鳴動されるようになっている。
このＤ級増幅回路４０２においては、ＰＷＭ変調器４０３、Ｄ級出力ドライバ４０４は、リチウムイオンバッテリ等を用いたＶＤＤ電源４０１により駆動されるものとなっている。
このような回路において、さらなる音圧が必要なアプリケーションや、高い電圧振幅を必要とする圧電スピーカを駆動する必要がある場合には、出力のさらなる大振幅化が求められる。
出力の大振幅化の方策としては、ＶＤＤ電源電圧を大きくする方法が考えられるが、ＶＤＤ電源電圧を大きくすることにより消費電流の増大を招くため、低消費電力で、且つ、出力電圧の大振幅化の双方を両立させることが求められる。

図５には、上述のような目的を達成することができる従来の回路構成例が示されており、以下、同図を参照しつつ、この回路構成例について説明する。
このＤ級増幅回路５０２は、ＰＷＭ変調器５０３と、レベルシフタ５０４と、Ｄ級出力ドライバ５０５と、昇圧電源５０６とを主たる構成要素として構成されたものとなっている。
このＤ級増幅回路５０２の電源構成は、リチウムイオンバッテリ等を用いたＶＤＤ電源５０１を有し、その電源電圧がＰＷＭ変調器５０３へ電源供給される一方、ＶＤＤ電源電圧を昇圧してＶＤＤＯ電源電圧を出力する昇圧電源５０６を有し、その昇圧電圧がＤ級出力ドライバ５０５に供給されるようになっており、低消費電力で、且つ、出力電圧の大振幅化を可能としている。

一方、ＰＷＭ変調器５０３やＤ級出力ドライバ５０５は、先の図４に示されたＰＷＭ変調器４０３やＤ級出力ドライバ４０４と、基本的に同一構成を有してなるものである。
レベルシフタ５０４は、ＶＤＤ電源電圧の振幅を有するＰＷＭ信号を、ＶＤＤＯ電源電圧の振幅を有するＰＷＭ信号にレベルシフトするよう構成されたものである。
そして、レベルシフタ５０４において、ＶＤＤＯ電源電圧の振幅にレベルシフトされたＰＷＭ信号は、Ｄ級出力ドライバ５０５において低インピーダンス信号に変換され、スピーカ５０７が鳴動されるようになっている。

図６には、図５に示された構成のＤ級増幅回路の具体回路構成例が示されており、以下、同図を参照しつつ、この具体回路構成例について説明する。
このＤ級増幅回路６０１は、ＰＷＭ変調器６０２と、２つのレベルシフタ６０７，６０８と、Ｄ級出力ドライバブロック６０３とを主たる構成要素として構成されたものとなっている。

また、このＤ級増幅回路６０１においては、ＰＷＭ変調器６０２と、２つのレベルシフタ６０７，６０８は、図示は省略されているが、ＶＤＤ電源によるＶＤＤ電源電圧の供給を受ける一方、Ｄ級出力ドライバブロック６０３は、同じく図示は省略されている昇圧電源によるＶＤＤＯ電源電圧の供給を受けるようになっている。

ＰＷＭ変調器６０２は、全差動オペアンプＡ６０１と、２つのコンパレータＡ６０２Ｐ，Ａ６０２Ｎと、三角波発生回路６０６とを主たる構成要素として構成されたものとなっている。
また、Ｄ級出力ドライバブロック６０３は、２つのドライバアンプＡ６０３Ｐ，Ａ６０３Ｎを主たる構成要素として構成されたものとなっている。

次に、かかる構成における回路動作について説明する。
外部より互いに逆相の音声信号ＶＩＮＰ，ＶＩＮＮが、ＶＩＮＰ端子６２１、ＶＩＮＮ端子６２２にそれぞれ印加されると、音声信号は、全差動オペアンプＡ６０１の入力側において、フィードバック抵抗器Ｒ６０２Ｐ，Ｒ６０２Ｎを介してフィードバックされた出力信号と減算され、その減算信号は、コンデンサＣ６０１Ｐ、Ｃ６０１Ｎ、全差動オペアンプＡ６０１からなる積分器により積分される。
そして、積分信号は、三角波発生回路６０６から出力される音声信号の周波数より十分高い周波数を有する三角波とコンパレータＡ６０２Ｐ、Ａ６０２Ｎにおいて比較され、その結果、ＶＤＤ電源電圧の振幅を有するＰＷＭ信号に変調される。

上述のようにして得られたＰＷＭ信号は、レベルシフタ６０７，６０８において、ＶＤＤ電源電圧の振幅からＶＤＤＯ電源電圧の振幅を有するＰＷＭ信号にレベルシフトされて、Ｄ級出力ドライバブロック６０３へ入力される。Ｄ級出力ドライバブロック６０３に入力されたＰＷＭ信号は、低インピーダンス信号ＶＯＵＴＰ、ＶＯＵＴＮに変換されて、ローパスフィルタ６０４により音声信号周波数のみが通過せしめられ、いわゆるＢＴＬ(Bridged Transless)接続によりスピーカ６０５が鳴動されるようになっている。

図７乃至図９には、上記構成のＤ級増幅回路の主要各部における概略の信号波形図が示されており、以下、これらの図について説明する。
すなわち、図７（Ａ）には、全差動オペアンプＡ６０１の反転入力端子に印加される音声信号ＶＩＮＰの波形図が、図７（Ｂ）には、コンパレータＡ６０２Ｐの非反転入力端子における信号Ｖ６０２Ｐの波形図が、図７（Ｃ）には、コンパレータＡ６０２Ｐの出力信号Ｖ６０３Ｐの波形図が、図７（Ｄ）には、レベルシフタ６０７の出力信号Ｖ６０４Ｐの波形図が、図７（Ｅ）には、ドライバアンプＡ６０３Ｐの出力信号ＶＯＵＴＰの波形図が、図７（Ｆ）には、出力信号ＶＯＵＴＰがローパスフィルタ６０４を通過せしめられた際の信号ＶＳＰＫＰの波形図が、それぞれ示されている。

一方、図８（Ａ）には、全差動オペアンプＡ６０１の非反転入力端子に印加される音声信号ＶＩＮＮの波形図が、図８（Ｂ）には、コンパレータＡ６０２Ｎの非反転入力端子における信号Ｖ６０２Ｎの波形図が、図８（Ｃ）には、コンパレータＡ６０２Ｎの出力信号Ｖ６０３Ｎの波形図が、図８（Ｄ）には、レベルシフタ６０８の出力信号Ｖ６０４Ｎの波形図が、図８（Ｅ）には、ドライバアンプＡ６０３Ｎの出力信号ＶＯＵＴＮの波形図が、図８（Ｆ）には、出力信号ＶＯＵＴＮがローパスフィルタ６０４を通過せしめられた際の信号ＶＳＰＫＮの波形図が、それぞれ示されている。
そして、図９には、スピーカ６０５の鳴動信号、すなわち、互いに逆相の信号ＶＳＰＫＰと信号ＶＳＰＫＮの合成波としての信号ＶＳＰＫＰ−ＶＳＰＫＮの波形図が示されている。

ここで、半導体プロセスのばらつきにより、全差動オペアンプＡ６０１のオフセット電圧ＶＯＦＦＳＴＯＰと抵抗器Ｒ６０１Ｐ、Ｒ６０１Ｎ、Ｒ６０２Ｐ、Ｒ６０２Ｎ、Ｒ６０３Ｐ、Ｒ６０３Ｎの各抵抗値相互の相対ばらつきが存在すると、オフセット電圧ＶＯＦＦＳＴＤが発生する。なお、図６においては、全差動オペアンプＡ６０１のオフセット電圧ＶＯＦＦＳＴＯＰを等価的に直流電源として表示してある。

以下、このオフセット電圧ＶＯＦＦＳＴＤの発生について説明すれば、まず、全差動オペアンプＡ６０１の反転入力端子側のノードＶ６０１Ｐ、非反転入力端子側のノードＶ６０１Ｎについて、キルヒホッフの電流則を解くと、電圧は、下記する式１、式２により表される。

Ｖ６０１Ｐ＝｛（ＶＯＵＴＰ／Ｒ６０２Ｐ）＋（ＶＩＮＰ／Ｒ６０１Ｐ）｝／｛（１／Ｒ６０１Ｐ）＋（１／Ｒ６０２Ｐ）＋（１／Ｒ６０３Ｐ）｝・・・式１

Ｖ６０１Ｎ＝｛（ＶＯＵＴＮ／Ｒ６０２Ｎ）＋（ＶＩＮＮ／Ｒ６０１Ｎ）｝／｛（１／Ｒ６０１Ｎ）＋（１／Ｒ６０２Ｎ）＋（１／Ｒ６０３Ｎ）｝・・・式２

図６に示された回路においては、全差動オペアンプＡ６０１へ出力信号が負帰還されているため、全差動オペアンプＡ６０１の入力端子におけるバーチャルショートにより、下記する式３が成立する。

ＶＯＦＦＳＴＯＰ＝Ｖ６０１Ｐ−Ｖ６０１Ｎ・・・式３

音声信号が無入力の場合、ＶＩＮＰ＝ＶＩＮＮである。ここで、ＶＩＮＰ＝ＶＩＮＮ＝ＶＩＮと置くと、式１、式２、式３より下記する式４が導出される。

ＶＯＦＦＳＴＯＰ＝｛（ＶＯＵＴＰ／Ｒ６０２Ｐ）＋（ＶＩＮ／Ｒ６０１Ｐ）｝／｛（１／Ｒ６０１Ｐ）＋（１／Ｒ６０２Ｐ）＋（１／Ｒ６０３Ｐ）｝−｛（ＶＯＵＴＮ／Ｒ６０２Ｎ）＋（ＶＩＮ／Ｒ６０１Ｎ）｝／｛（１／Ｒ６０１Ｎ）＋（１／Ｒ６０２Ｎ）＋（１／Ｒ６０３Ｎ）｝・・・式４

しかして、式４を満たすようなＶＯＵＴＰ、ＶＯＵＴＮの差分電圧が出力オフセット電圧ＶＯＦＦＳＴＤであり、下記する式５で表されるものとなる。

ＶＯＦＦＳＴＤ＝ＶＯＵＴＰ−ＶＯＵＴＮ・・・式５

この出力オフセット電圧ＶＯＦＦＳＴＤに起因して、図１０乃至図１２に示されたようにＤ級増幅回路の起動時において、スピーカ６０５に電圧信号が発生し、これがポップノイズとして再生されてしまう。
このようなポップノイズを低減するためには、Ｄ級増幅回路の起動時に出力オフセット電圧をキャンセルするための期間を設け、全差動オペアンプＡ６０１のオフセット電圧及び抵抗器のばらつきの影響を低減する出力オフセット電圧キャンセル回路による出力オフセット電圧のキャンセルを行う必要がある。

なお、図１０（Ａ）には、Ｄ級増幅回路起動時にポップノイズが生ずる場合のＶＩＮＰ端子６２１における信号ＶＩＮＰの波形図が、図１０（Ｂ）には、コンパレータＡ６０２Ｐの非反転入力端子における信号Ｖ６０２Ｐの波形図が、図１０（Ｃ）には、コンパレータＡ６０２Ｐの出力信号Ｖ６０３Ｐの波形図が、図１０（Ｄ）には、レベルシフタ６０７の出力信号Ｖ６０４Ｐの波形図が、図１０（Ｅ）には、ドライバアンプＡ６０３Ｐの出力信号ＶＯＵＴＰの波形図が、図１０（Ｆ）には、出力信号ＶＯＵＴＰがローパスフィルタ６０４を通過せしめられた際の信号ＶＳＰＫＰの波形図が、それぞれ示されている。

一方、図１１（Ａ）には、Ｄ級増幅回路起動時にポップノイズが生ずる場合のＶＩＮＮ端子６２２における信号ＶＩＮＮの波形図が、図１１（Ｂ）には、コンパレータＡ６０２Ｎの非反転入力端子における信号Ｖ６０２Ｎの波形図が、図１１（Ｃ）には、コンパレータＡ６０２Ｎの出力信号Ｖ６０３Ｎの波形図が、図１１（Ｄ）には、レベルシフタ６０８の出力信号Ｖ６０４Ｎの波形図が、図１１（Ｅ）には、ドライバアンプＡ６０３Ｎの出力信号ＶＯＵＴＮの波形図が、図１１（Ｆ）には、出力信号ＶＯＵＴＮがローパスフィルタ６０４を通過せしめられた際の信号ＶＳＰＫＮの波形図が、それぞれ示されている。
そして、図１２には、ポップノイズが生ずる場合、スピーカ６０５に印加される信号ＶＳＰＫＰ−ＶＳＰＫＮとしての出力オフセット電圧ＶＯＦＦＳＴＤの波形が示されている。

上述の出力オフセット電圧キャンセル回路を備えたＤ級増幅回路の構成例が、図１３に示されており、以下、同図を参照しつつ、この回路構成例について説明する。
このＤ級増幅回路９０１は、出力オフセット電圧キャンセル回路９０９と、コントロールロジック回路９１０を具備したＰＷＭ変調回路９０２と、２つのレベルシフタ６０７，６０８と、Ｄ級出力ドライバブロック６０３とに大別されて構成されたものとなっている。
ＰＷＭ変調器９０２は、出力オフセット電圧キャンセル回路９０９と、コントロールロジック回路９１０を具備した点を除けば、その基本的な回路構成は、図６に示されたＰＷＭ変調回路６０２と同一のものである。

次に、かかる構成における動作を説明する。
まず、回路を起動すると、出力オフセット電圧キャンセル期間へ移行する。
この出力オフセット電圧キャンセル期間においては、Ｄ級出力ドライバＡ６０３Ｐ、Ａ６０３Ｎは、ハインピーダンス状態となり、全差動オペアンプＡ６０１がオープンループ動作となる。
全差動オペアンプＡ６０１において、オフセット電圧ＶＯＦＦＳＴＯＰが生じ、抵抗器Ｒ６０１Ｐ、Ｒ６０１Ｎ、Ｒ６０３Ｐ、Ｒ６０３Ｎ間に、抵抗値相対ばらつきが生じた場合、全差動オペアンプＡ６０１のオフセット電圧ＶＯＦＦＳＴＯＰ及び上述の抵抗値相対ばらつきに起因するオフセット電圧は、全差動オペアンプＡ６０１のオープンゲイン倍に増幅され、積分される。

コントロールロジック回路９１０は、積分信号の極性に応じてスイッチＳＷ９０２の開閉成を制御する。スイッチＳＷ９０２により、全差動オペアンプＡ６０１の入力のいずれか一方とＶＣＯＭ１端子９２１にキャパタＣ９０２を接続し、全差動オペアンプＡ６０１の他方の入力を抵抗器Ｒ９０６を介してＶＣＯＭ１端子９２１に接続する。
キャパシタＣ９０２と全差動オペアンプＡ６０１の入力が接続された後、スイッチＳＷ９０１によりキャパシタＣ９０２と電流源Ｉ９０１が接続され、キャパシタＣ９０２に蓄積された電荷は、電流源Ｉ９０１により放電される（図１４（Ａ）参照）。

なお、図１４（Ａ）は、キャパシタＣ９０２の電圧変化の概略を示す波形図、図１４（Ｂ）は、積分信号Ｖ６０２Ｐと積分信号Ｖ６０２Ｎとの差分の概略変化を示す波形図、図１４（Ｃ）は、Ｄ級出力ドライバブロック６０３の出力電圧ＶＯＵＴＰ、ＶＯＵＴＮの概略変化を示す波形図である。

上述のようにキャパシタＣ９０２に蓄積された電荷が電流源Ｉ９０１により放電されることにより、全差動オペアンプＡ６０１の入力電圧が変化し、その変化電圧がオフセット電圧と一致した場合、積分信号が反転し（図１４（Ｂ）参照）、同時に、スイッチＳＷ９０１が動作して、キャパシタＣ９０２と抵抗器Ｒ９０４との接続が切断されると共に、スイッチＳＷ９０１は開放状態となる。
スイッチＳＷ９０１が開放状態となることで、キャパシタＣ９０２に生じた電圧Ｖ９０５が保持され、しかる後、回路動作は、通常動作期間に移行する（図１４（Ａ）、図１４（Ｃ）参照。

上述の出力オフセット電圧キャンセル期間の回路動作により通常動作期間開始時には、オフセット電圧の影響が軽減されるため、通常動作期間に移行してスピーカ６０５を駆動開始してもポップノイズの発生が防止される。
上述のように通常動作期間に移行した後、スイッチＳＷ９０１が切り替えられ、キャパシタＣ９０２が抵抗器９０５を介してＶＣＯＭ１端子９２１と接続される。
キャパシタＣ９０２、抵抗器Ｒ９０５の時定数の影響でキャパシタＣ９０２に充電された電荷が穏やかにバイアス電圧ＶＣＯＭ１に充電される。
しかし、この電圧変動が人間の可聴周波数に比べて十分に長ければ、音声信号の再生品位にはほとんど影響を及ぼすことはない。
なお、上述のようなオペアンプのオフセット電圧のキャンセル方法としては、例えば、特許文献１等に開示されたものがある。

米国特許第７１４２０４７号明細書

しかしながら、上述の従来回路にあっては、全差動オペアンプＡ６０１が有するオフセット電圧ＶＯＦＦＳＴＯＰ、及び、抵抗器Ｒ６０１Ｐ、Ｒ６０１Ｎ、Ｒ６０３Ｐ、Ｒ６０３Ｎ間の抵抗値の相対ばらつきに起因するオフセット電圧をキャンセルすることはできるが、全差動オペアンプＡ６０１の帰還抵抗器となる抵抗器Ｒ６０２Ｐ、Ｒ６０２Ｎ間の抵抗値の相対ばらつきに起因するオフセット電圧をキャンセルできないという問題がある。

以下、かかる問題について説明する。
まず、図１３において、抵抗器Ｒ９０４を介してキャパシタＣ９０２が、全差動オペアンプＡ６０１の非反転入力端子に接続されたノードＶ６０１と接続されたと仮定する。
このとき、出力オフセット電圧キャンセル期間における積分信号Ｖ６０１Ｐ、Ｖ６０１Ｎについて、キルヒホッフの電流則を解くと、電圧Ｖ６０１Ｐ、Ｖ６０１Ｎは、下記する式６、式７で表される。

Ｖ６０１Ｐ＝（ＶＩＮＰ／Ｒ６０１Ｐ）／｛（１／Ｒ６０１Ｐ）＋（１／Ｒ６０３Ｐ）｝・・・式６

Ｖ６０１Ｎ＝｛（Ｖ９０５／Ｒ９０４）＋（ＶＩＮＮ／Ｒ６０１Ｎ）｝／｛（１／Ｒ６０１Ｎ）＋（１／Ｒ６０３Ｎ）＋（１／Ｒ９０４）｝・・・式７

また、全差動オペアンプＡ６０１の入力端子において、下記する式８が成立した際に、オフセット電圧がキャンセルされる。

ＶＯＦＦＳＴＯＰ＝Ｖ６０１Ｐ−Ｖ６０１Ｎ・・・式８

式６、式７、式８より、出力オフセット電圧キャンセル回路９０９により発生される電圧Ｖ９０５を用いることで、下記する式９が成立する。

ＶＯＦＦＳＴＯＰ＝（ＶＩＮＰ／Ｒ６０１Ｐ）／｛（１／Ｒ６０１Ｐ）＋（１／Ｒ６０３Ｐ）｝−｛（Ｖ９０５／Ｒ９０４）＋（ＶＩＮＮ／Ｒ６０１Ｎ）｝／｛（１／Ｒ６０１Ｎ）＋（１／Ｒ６０３Ｎ）＋（１／Ｒ６０４）｝・・・式９

この式９より、従来の出力オフセット電圧キャンセル回路９０９は、全差動オペアンプＡ６０１が有するオフセット電圧ＶＯＦＦＳＴＯＰ、抵抗器Ｒ６０１Ｐ、Ｒ６０１Ｎ、Ｒ６０３Ｐ、Ｒ６０３Ｎの抵抗値の相対ばらつきに起因する出力オフセット電圧をキャンセルする回路であることが解る。しかし、先の式４より、抵抗器Ｒ６０２Ｐ、Ｒ６０２Ｎの抵抗値の相対ばらつきに対してオフセット電圧がキャンセルされていないことが解る。

本発明は、上記実状に鑑みてなされたもので、ＰＷＭ変調器に用いられる全差動オペアンプが有するオフセット電圧に起因する出力オフセット電圧のキャンセルを可能とする共に、全差動オペアンプの入力端子に接続される信号入力用の抵抗器、及び、出力電圧の全差動オペアンプの入力端子への帰還に用いられる抵抗器の抵抗値の相対ばらつきに起因する出力オフセット電圧のキャンセルを可能としたＤ級増幅回路を提供するものである。

上記本発明の目的を達成するため、本発明に係るＤ級増幅回路は、
全差動オペアンプを用いてなる積分回路を有し、前記積分回路の出力を三角波信号と比較し前記積分回路へ入力された音声入力信号をＰＷＭ変調可能に構成されてなるＰＷＭ変調器と、前記ＰＷＭ変調器の出力信号を低インピーダンスで出力するＤ級ドライバとを具備し、前記Ｄ級ドライバの出力が、第１及び第２のフィードバック抵抗器を介して前記全差動オペアンプの入力段にフィードバックされるよう構成されると共に、前記ＰＷＭ変調器は第１の電源電圧により動作し、前記Ｄ級ドライバは前記第１の電源電圧を昇圧して得られた第２の電源電圧で動作するよう構成されてなるＤ級増幅回路であって、
出力オフセット電圧をキャンセルする出力オフセット電圧キャンセル回路と、回路接続を切り替えるスイッチ回路と、前記スイッチ回路の動作を制御するコントロールロジック回路とを具備し、
前記出力オフセット電圧キャンセル回路は、回路起動時から前記全差動オペアンプの出力オフセット電圧の極性に応じて前記出力オフセット電圧を零に漸近せしめるべく電圧を前記全差動オペアンプの入力段に印加可能に構成され、
前記コントロールロジック回路は、回路起動時から前記全差動オペアンプの出力オフセット電圧が零となるまでの出力オフセット電圧キャンセル期間、前記スイッチ回路に、第１のフィードバック用抵抗器を前記全差動オペアンプの反転入力端子と正出力端子との間に、第２のフィードバック用抵抗器を前記全差動オペアンプの非反転入力端子と負出力端子との間に、それぞれ接続せしめる一方、前記出力オフセット電圧キャンセル期間終了後の通常動作期間において、前記第１のフィードバック用抵抗器を前記全差動オペアンプの反転入力端子と前記Ｄ級ドライバの出力段との間に、前記第２のフィードバック用抵抗器を前記全差動オペアンプの非反転入力端子と前記Ｄ級ドライバの出力段との間に、それぞれ接続せしめるよう構成されてなるものである。

本発明によれば、出力オフセット電圧キャンセル期間において、全差動オペアンプの入力側に全差動オペアンプの出力を零とできるよう電圧を発生させるよう構成することにより、全差動オペアンプが有するオフセット電圧及び抵抗器の相対ばらつきに起因する出力オフセット電圧を確実にキャンセルすることができ、従来に比してより信頼性の高いＤ級増幅回路を提供することができるという効果を奏するものである。

本発明の実施の形態におけるＤ級増幅回路の構成例を示す回路図である。 図１に示された回路に用いられる可変電流源の具体回路構成例を示す回路図である。 図１に示されたＤ級増幅回路の主要部における信号波形を概略的に示した波形図であり、図３（Ａ）は第１の可変電流源の出力電流の変化を概略的に示した波形図、図３（Ｂ）は積分信号の波形を概略的に示した波形図、図３（Ｃ）は出力電圧の変化を概略的に示した波形図である。 従来のＤ級増幅回路の一構成例を示す構成図である。 低消費電力で、且つ、出力電圧の大振幅化を図った従来のＤ級増幅回路の一構成例を示す構成図である。 図５に示されたＤ級増幅回路の具体回路例を示す回路図である。 図６に示されたＤ級増幅回路に入力される一方の音声信号ＶＩＮＰに対する主要部における概略の信号波形を示す波形図で、図７（Ａ）は全差動オペアンプＡ６０１の反転入力端子に印加される音声信号ＶＩＮＰの波形図、図７（Ｂ）はコンパレータＡ６０２Ｐの非反転入力端子における信号Ｖ６０２Ｐの波形図、図７（Ｃ）はコンパレータＡ６０２Ｐの出力信号Ｖ６０３Ｐの波形図、図７（Ｄ）はレベルシフタ６０７の出力信号Ｖ６０４Ｐの波形図、図７（Ｅ）はドライバアンプＡ６０３Ｐの出力信号ＶＯＵＴＰの波形図、図７（Ｆ）は出力信号ＶＯＵＴＰがローパスフィルタ６０４を通過せしめられた際の信号ＶＳＰＫＰの波形図である。 図６に示されたＤ級増幅回路に入力される他方の音声信号ＶＩＮＮに対する主要部における概略の信号波形を示す波形図で、図８（Ａ）は全差動オペアンプＡ６０１の非反転入力端子に印加される音声信号ＶＩＮＮの波形図、図８（Ｂ）はコンパレータＡ６０２Ｎの非反転入力端子における信号Ｖ６０２Ｎの波形図、図８（Ｃ）はコンパレータＡ６０２Ｎの出力信号Ｖ６０３Ｎの波形図、図８（Ｄ）はレベルシフタ６０８の出力信号Ｖ６０４Ｎの波形図、図８（Ｅ）はドライバアンプＡ６０３Ｎの出力信号ＶＯＵＴＮの波形図、図８（Ｆ）は出力信号ＶＯＵＴＮがローパスフィルタ６０４を通過せしめられた際の信号ＶＳＰＫＮの波形図である。 図６に示されたＤ級増幅回路のスピーカ６０５に入力される信号ＶＳＰＫＰ−ＶＳＰＫＮの波形図である。 図６に示されたＤ級増幅回路の起動時に一方の音声信号ＶＩＮＰに対する主要部における概略の信号波形を示す波形図で、図１０（Ａ）はＤ級増幅回路起動時にポップノイズが生ずる場合のＶＩＮＰ端子における信号ＶＩＮＰの波形図、図１０（Ｂ）はコンパレータＡ６０２Ｐの非反転入力端子における信号Ｖ６０２Ｐの波形図、図１０（Ｃ）はコンパレータＡ６０２Ｐの出力信号Ｖ６０３Ｐの波形図、図１０（Ｄ）はレベルシフタ６０７の出力信号Ｖ６０４Ｐの波形図、図１０（Ｅ）はドライバアンプＡ６０３Ｐの出力信号ＶＯＵＴＰの波形図、図１０（Ｆ）は出力信号ＶＯＵＴＰがローパスフィルタ６０４を通過せしめられた際の信号ＶＳＰＫＰの波形図である。 図６に示されたＤ級増幅回路の起動時に他方の音声信号ＶＩＮＮに対する主要部における概略の信号波形を示す波形図で、図１１（Ａ）はＤ級増幅回路起動時にポップノイズが生ずる場合のＶＩＮＮ端子における信号ＶＩＮＮの波形図、図１１（Ｂ）はコンパレータＡ６０２Ｎの非反転入力端子における信号Ｖ６０２Ｎの波形図、図１１（Ｃ）はコンパレータＡ６０２Ｎの出力信号Ｖ６０３Ｎの波形図、図１１（Ｄ）はレベルシフタ６０８の出力信号Ｖ６０４Ｎの波形図、図１１（Ｅ）はドライバアンプＡ６０３Ｎの出力信号ＶＯＵＴＮの波形図、図１１（Ｆ）は出力信号ＶＯＵＴＮがローパスフィルタ６０４を通過せしめられた際の信号ＶＳＰＫＮの波形図である。 図６に示されたＤ級増幅回路においてポップノイズが生ずる場合にスピーカ６０５に印加される信号ＶＳＰＫＰ−ＶＳＰＫＮの波形図である。 出力オフセット電圧キャンセル回路を有する従来のＤ級増幅回路の構成例を示す構成図である。 図１３に示されたＤ級増幅回路の主要部における概略の波形図で、図１４（Ａ）はキャパシタＣ９０２の電圧変化の概略を示す波形図、図１４（Ｂ）は積分信号Ｖ６０２Ｐと積分信号Ｖ６０２Ｎとの差分の概略変化を示す波形図、図１４（Ｃ）はＤ級出力ドライバブロック６０３の出力電圧ＶＯＵＴＰ、ＶＯＵＴＮの概略変化を示す波形図である。

以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるＤ級増幅回路の回路構成について、図１を参照しつつ説明する。
本発明の実施の形態におけるＤ級増幅回路１０１は、ＰＷＭ変調器１０２と、Ｄ級出力ドライバブロック１０３と、第１及び第２のレベルシフタ（図１においては、それぞれ「ＳＦＴ１」、「ＳＦＴ２」と表記）１０７，１０８と、スイッチ回路１１５と、コントロールロジック回路（図１においては「ＣＯＮＴ」と表記）１１３とに大別されて構成されたものとなっている。

本発明の実施の形態においては、従来回路（図５参照）と同様、電源は２系統による供給となっている。すなわち、図示されないリチウムイオンバッテリ等によるＶＤＤ電源からのＶＤＤ電源電圧の供給と、ＶＤＤ電源電圧を昇圧回路（図示せず）により昇圧して得られるＶＤＤＯ電源電圧の供給の２系統となっており、ＰＷＭ変調器１０２は、ＶＤＤ電源電圧を、Ｄ級出力ドライバブロック１０３は、ＶＤＤＯ電源電圧を、それぞれ供給されて動作するものとなっている。

ＰＷＭ変調器１０２は、全差動オペアンプ（図１においては「Ａ１０１」と表記」）１を中心に構成された積分回路と、２つのコンパレータ（図１においては、それぞれ「Ａ１０２Ｐ」、「Ａ１０２Ｎ」と表記）２，３と、三角波発生器１０６と、出力オフセット電圧キャンセル回路１０９とに大別されて構成されたものとなっており、出力オフセット電圧キャンセル回路１０９を除いた部分は、基本的に従来同様の回路構成によるＰＷＭ変調器が構成されたものとなっている。

また、スイッチ回路１１５は、後述する第１及び第２のスイッチ４１，４２、第１及び第２のフィードバック用スイッチ４３，４４、並びに、第１及び第２のバイアススイッチ４５，４６により構成されたものとなっている。なお、第１及び第２の可変電流源１１，１２が、後述するように図２の構成を有する場合には、その構成で用いられる可変電流源用第１乃至第５のスイッチ７１〜７５もスイッチ回路１１５を構成するものとなる。

まず、全差動オペアンプ１には、第１及び第２のバイアススイッチ（図１においては、それぞれ「ＳＷ１０５」、「ＳＷ１０６」と表記）４５，４６の切替により第１のバイアス電圧ＶＣＯＭ１と第２のバイアス電圧ＶＣＯＭ２が、択一的に印加されるようになっている。
すなわち、全差動オペアンプ１のバイアス入力段には、第１のバイアス電圧印加端子６１が第１のバイアススイッチ４５を介して接続されると共に、第２のバイアス電圧印加端子６２が第２のバイアススイッチ４６を介して接続されたものとなっている。

第１のバイアス電圧印加端子６１には、第１のバイアス電圧ＶＣＯＭ１が、第２のバイアス電圧印加端子６２には、第２のバイアス電圧ＶＣＯＭ２が、それぞれ印加されるようになっている。
ここで、第１のバイアス電圧ＶＣＯＭ１は、図示されないＶＤＤ電源の電源電圧を基に生成されるバイアス電圧である。
また、第２のバイアス電圧ＶＣＯＭ２は、図示されないＶＤＤＯ電源の電源電圧を基に生成されるバイアス電圧であり、第１のバイアス電圧ＶＣＯＭ１＜第２のバイアス電圧ＶＣＯＭ２に設定されたものとなっている。

また、全差動オペアンプ１の反転入力端子には、入力抵抗器（図１においては「Ｒ１０１Ｐ」と表記）２１を介して第１の音声信号ＶＩＮＰ入力端子６３が接続される一方、全差動オペアンプ１の非反転入力端子には、入力抵抗器（図１においては「Ｒ１０１Ｎ」と表記）２２を介して第２の音声信号ＶＩＮＮ入力端子６４が接続されている。なお、図１においては、全差動オペアンプ１の反転入力端子側に現れるオフセット電圧ＶＯＦＦＳＴＯＰを等価的に直流電源とし、入力抵抗器２１と反転入力端子との間において、負極が全差動オペアンプ１の反転入力端子側に位置するように直列に設けられたものとして表されている。
これら第１の音声信号ＶＩＮＰ入力端子６３と第２の音声信号ＶＩＮＮ入力端子６４には、互いに逆相の音声信号が外部から印加されるものとなっている。

さらに、全差動オペアンプ１の正出力端子（図１においては「＋」と表記）と反転入力端子との間には、第１の積分用キャパシタ（図１においては「Ｃ１０１Ｐ」と表記）３１が、全差動オペアンプ１の負出力端子（図１においては「−」と表記）と非反転入力端子との間には、第２の積分用キャパシタ（図１においては「Ｃ１０１Ｎ」と表記）３２が、それぞれ接続されて、積分回路が構成されたものとなっている。

そして、全差動オペアンプ１の正出力端子は、第１のコンパレータ２の非反転入力端子、後述する出力オフセット電圧キャンセル回路１０９のコンパレータ（図１においては「Ａ１０４」と表記）４の反転入力端子、及び、後述する第１のスイッチ（図１においては「ＳＷ１０１」と表記）４１の一端に、それぞれ接続されている。
一方、全差動オペアンプ１の負出力端子は、第２のコンパレータ３の非反転入力端子、後述する出力オフセット電圧キャンセル回路１０９のコンパレータ４の非反転入力端子、及び、後述する第２のスイッチ（図１においては「ＳＷ１０２」と表記）４２の一端に、それぞれ接続されている。

第１のコンパレータ２の反転入力端子と第２のコンパレータ３の反転入力端子には、共に三角波発生器１０６の出力信号が印加されるようになっている。
そして、第１のコンパレータ２の出力端子は、第１のレベルシフタ１０７の入力段に、第２のコンパレータ３の出力端子は、第２のレベルシフタ１０８の入力段に、それぞれ接続されている。
ここで、第１及び第２のレベルシフタ１０７，１０８は、基本的に従来同様の構成を有してなるもので、ＶＤＤ電源電圧の振幅を有するコンパレータ１０７，１０８の出力信号であるＰＷＭ信号を、ＶＤＤＯ電源電圧の振幅を有するＰＷＭ信号にレベルシフトするよう構成されてなるものである。

第１のレベルシフタ１０７の出力段は、第１のＤ級ドライバ（図１においては「Ａ１０３Ｐ」と表記）５の入力段に、第２のＤ級ドライバ（図１においては「Ａ１０３Ｎ」と表記）６の入力段に、それぞれ接続されており、第１及び第２のＤ級ドライバ５，６の出力段は、Ｄ級増幅回路１０１の外部に設けられたフィルタ１０４を介して、スピーカ１０５に接続されるようになっている。
すなわち、フィルタ１０４は、２つのローパスフィルタ（図１においては「ＬＰＦ」と表記）１０４ａ，１０４ｂを有してなり、第１のＤ級ドライバ５の出力段は、一方のローパスフィルタ１０４ａを介してスピーカ１０５の一端に、また、第２のＤ級ドライバ６の出力段は、他方のローパスフィルタ１０４ｂを介してスピーカ１０５の他端に、それぞれ接続されたものとなっている。

また、第１のＤ級ドライバ５の出力段は、第１のフィードバック用スイッチ（図１においては「ＳＷ１０３」と表記）４３を介して第１のフィードバック用抵抗器（図１においては「Ｒ１０２Ｐ」と表記）２３の一端に接続され、この第１のフィードバック用抵抗器２３の他端は、先の入力抵抗器２１と第１の積分用キャパシタ３１の相互の接続点に接続されると共に、抵抗器（図１においては「Ｒ１０３Ｐ」と表記）２５を介してグランドに接続されるようになっている。
さらに、第１のフィードバック用抵抗器２３と第１のフィードバック用スイッチ４３の接続点には、第１のスイッチ４１の他端が接続されている。

一方、第２のＤ級ドライバ６の出力段は、第２のフィードバック用スイッチ（図１においては「ＳＷ１０４」と表記）４４を介して第２のフィードバック用抵抗器（図１においては「Ｒ１０２Ｎ」と表記）２４の一端に接続され、この第２のフィードバック用抵抗器２４の他端は、先の入力抵抗器２２と第２の積分用キャパシタ３２の相互の接続点に接続されると共に、抵抗器（図１においては「Ｒ１０３Ｎ」と表記）２６を介してグランドに接続されるようになっている。
さらに、第２のフィードバック用抵抗器２４と第２のフィードバック用スイッチ４４の接続点には、第２のスイッチ４２の他端が接続されている。
なお、第１及び第２のスイッチ４１，４２、第１及び第２のフィードバック用スイッチ４３，４４、並びに、第１及び第２のバイアススイッチ４５，４６は、例えば、ＣＭＯＳトランジスタを用いてなり、後述するコントロールロジック回路１１３により、その開閉成が制御されるようになっているものである。

次に、出力オフセット電圧キャンセル回路１０９は、コンパレータ４と、デコーダ１１０と、ラッチ１１１と、セレクタ１１２と、第１及び第２の可変電流源１１，１２とに大別されて構成されたものとなっている。
コンパレータ４は、先の全差動オペアンプ１の２つの出力信号Ｖ１０２Ｐ，Ｖ１０２Ｎの大小比較を行うもので、比較結果に応じた極性の信号が出力されるようになっている。すなわち、コンパレータ４の非反転入力端子側に印加されるオペアンプ出力信号Ｖ１０２Ｎが反転入力端子側に印加されるオペアンプ出力信号Ｖ１０２Ｐより大きい場合には、論理値Ｈｉｇｈに相当する正極性の所定電圧信号が出力される一方、反転入力端子側に印加されるオペアンプ出力信号Ｖ１０２Ｐが非反転入力端子側に印加されるオペアンプ出力信号Ｖ１０２Ｎよりも大きい場合には、論理値Ｌｏｗに相当する正極性の所定電圧信号が出力されるようになっている。

かかるコンパレータ４の出力端子は、デコーダ１１０の入力段に接続されており、デコーダ１１０においては、コンパレータ４の出力信号の極性がデコードされるようになっている。
ラッチ１１１は、デコーダ１１０のデコード結果をラッチし、セレクタ１１２には、ラッチ１１１のラッチ結果に応じて、第１の可変電流源１１又は第２の可変電流源１２のいずれかを選択し、動作状態とするようになっている。
第１の可変電流源１１と第２の可変電流源１２は、共に同一の構成を有してなるもので、後述するような電流出力が可能とされており、それによって全差動オペアンプ１の入力電圧を可変可能としているものである。

コントロールロジック回路１１３は、第１及び第２のスイッチ４１，４２、第１及び第２のフィードバック用スイッチ４３，４４、並びに、第１及び第２のバイアススイッチ４５，４６の開閉成を制御する制御信号を生成、出力するものである。本発明の実施の形態におけるＤ級増幅回路１０１の動作は、後述するように出力オフセット電圧キャンセル期間と通常動作期間の２つに区分されるが、コントロールロジック回路１１３は、この２つの動作期間を制御すべく、上述の各スイッチ４１〜４６に必要な制御信号を生成、出力するよう、いわゆる論理回路により構成されてなるものである。

次に、かかる構成における動作について説明する。
始めに出力オフセット電圧キャンセル期間における動作について説明する。
図示されない電源電圧が印加され、Ｄ級増幅回路１０１が起動されると、コントロールロジック回路１１３により、第１及び第２のスイッチ４１，４２、並びに、第２のバイアススイッチ４６が閉成状態とされる一方、第１及び第２のフィードバック用スイッチ４３，４４、並びに、第１のバイアススイッチ４５が開成状態とされる。

その結果、第１及び第２のフィードバック用抵抗器２３，２４が、全差動オペアンプ１の入出力間にそれぞれ接続されると共に、全差動オペアンプ１には第２のバイアス電圧ＶＣＯＭ２が印加され、その結果、全差動オペアンプ１は、コモンモードフィードバックによる動作状態となる。
かかる状態において、全差動オペアンプ１の反転入力端子における電圧Ｖ１０１Ｐ、非反転入力端子における電圧Ｖ１０１Ｎについてキルヒホッフ電流則を解くと、下記する式１０、式１１が成立する。

Ｖ１０１Ｐ＝｛（Ｖ１０２Ｐ／Ｒ１０２Ｐ）＋（ＶＩＮＰ／Ｒ１０１Ｐ）｝／｛（１／Ｒ１０１Ｐ）＋（１／Ｒ１０２Ｐ）＋（１／Ｒ１０３Ｐ）｝・・・式１０

Ｖ１０１Ｎ＝｛（Ｖ１０２Ｎ／Ｒ１０２Ｎ）＋（ＶＩＮＰ／Ｒ１０１Ｎ）｝／｛（１／Ｒ１０１Ｎ）＋（１／Ｒ１０２Ｎ）＋（１／Ｒ１０３Ｎ）｝・・・式１１

ここで、Ｖ１０２Ｐは全差動オペアンプ１の正極出力信号、ＶＩＮＰは第１の音声信号ＶＩＮＰ入力端子６３に印加される音声信号である。
また、Ｒ１０２Ｐは第１のフィードバック用抵抗器２３の抵抗値、Ｒ１０１Ｐは入力抵抗器２１の抵抗値、Ｒ１０３Ｐは抵抗器２５の抵抗値である。
また、Ｖ１０２Ｎは全差動オペアンプ１の負極出力信号、ＶＩＮＮは第２の音声信号ＶＩＮＮ入力端子６４に印加される音声信号である。
さらに、Ｒ１０２Ｎは第２のフィードバック用抵抗器２４の抵抗値、Ｒ１０１Ｎは入力抵抗器２２の抵抗値、Ｒ１０３Ｎは抵抗器２６の抵抗値である。

この状態においては、負帰還がかかっているため、全差動オペアンプ１の入力端子におけるいわゆるバーチャルショートにより下記する式１２が成立する。

ＶＯＦＦＳＴＯＰ＝Ｖ１０１Ｐ−Ｖ１０１Ｎ・・・式１２

ここで、ＶＯＦＦＳＴＯＰは全差動オペアンプ１の入力段に現れるオフセット電圧である（図１参照）。
そして、音声信号無入力の場合、ＶＩＮＰ＝ＶＩＮＮであり、ＶＩＮＰ＝ＶＩＮＮ＝ＶＩＮとおくと、式１０乃至式１２により下記する式１３が導出される。

ＶＯＦＦＳＴＯＰ＝｛（Ｖ１０２Ｐ／Ｒ１０２Ｐ）＋（ＶＩＮ／Ｒ１０１Ｐ）｝／｛（１／Ｒ１０１Ｐ）＋（１／Ｒ１０２Ｐ）＋（１／Ｒ１０３Ｐ）｝−｛（Ｖ１０２Ｎ／Ｒ１０２Ｎ）＋（ＶＩＮ／Ｒ１０１Ｎ）｝／｛（１／Ｒ１０１Ｎ）＋（１／Ｒ１０２Ｎ）＋（１／Ｒ１０３Ｎ）｝・・・式１３

しかして、式１３が成立するような出力オフセット電圧が全差動オペアンプ１の正出力端子と負出力端子間に出力される。そして、出力オフセット電圧が生じると、コンパレータ４により比較され、出力オフセット電圧の極性に応じた信号が出力されることとなる。
このコンパレータ４により出力された信号の極性がデコーダ１１０により解読読（デコード）され、その解読結果に応じた論理信号が出力され、ラッチ１１１において、その論理値が取り込まれる。そして、ラッチ１１１に取り込まれた論理値に応じて、セレクタ１１２により可変電流源１１，１２のいずれか一方が選択され動作状態となる。

可変電流源１１，１２のいずれかが動作状態となると、抵抗器２５、又は、抵抗器２６において電圧変換され、全差動オペアンプ１の入力電圧が変化する。
全差動オペアンプ１の入力電圧変化により、全差動オペアンプ１の正出力端子と負出力端子間の電圧は零に漸近してゆく。そして、全差動オペアンプ１の正出力端子と負出力端子間の電圧が零となったとき、コンパレータ４の出力が反転する。
この際、全差動オペアンプ１の正出力端子における出力電圧Ｖ１０２Ｐと負出力端子における出力電圧Ｖ１０２Ｎは、コモンモード電圧となり、Ｖ１０２Ｐ＝Ｖ１０２Ｎ＝ＶＣ０Ｍ２となる。

例えば、可変電流源１１が動作して上述のように出力オフセット電圧がキャンセルされたとすると、下記する式１４が成立する。

ＶＯＦＦＳＴＯＰ＝｛（ＶＣＯＭ２／Ｒ１０２Ｐ）＋（ＶＩＮ／Ｒ１０１Ｐ）Ｉ１０１Ｐ｝／｛（１／Ｒ１０１Ｐ）＋（１／Ｒ１０２Ｐ）＋（１／Ｒ１０３Ｐ）｝−｛（ＶＣＯＭ２／Ｒ１０２Ｎ）＋（ＶＩＮ／Ｒ１０１Ｎ）｝／｛（１／Ｒ１０１Ｎ）＋（１／Ｒ１０２Ｎ）＋（１／Ｒ１０３Ｎ）｝・・・式１４

同様に、可変電流源１２が動作して上述のように出力オフセット電圧がキャンセルされたとすると、下記する式１５が成立する。

ＶＯＦＦＳＴＯＰ＝｛（ＶＣＯＭ２／Ｒ１０２Ｐ）＋（ＶＩＮ／Ｒ１０１Ｐ）Ｉ１０１Ｐ｝／｛（１／Ｒ１０１Ｐ）＋（１／Ｒ１０２Ｐ）＋（１／Ｒ１０３Ｐ）｝−｛（ＶＣＯＭ２／Ｒ１０２Ｎ）＋（ＶＩＮ／Ｒ１０１Ｎ）＋Ｉ１０１Ｎ｝／｛（１／Ｒ１０１Ｎ）＋（１／Ｒ１０２Ｎ）＋（１／Ｒ１０３Ｎ）｝・・・式１５

なお、ここで、Ｉ１０１Ｐは可変電流源１１の出力電流、Ｉ１０１Ｎは可変電流源１２の出力電流である。
そして、上述のコンパレータ４の出力の反転時に、ラッチ１１１により可変電流源１１、又は、可変電流源１２の電流の極性が保持されることで出力オフセット電圧キャンセル期間が終了する（図３参照）。
図３には、出力オフセット電圧キャンセル期間、及び、通常動作期間における主要部の波形図が示されており、図３（Ａ）には可変電流源１１、又は、可変電流源１２の出力電流の変化を示した波形図、図３（Ｂ）には全差動オペアンプ１の正出力端子における出力電圧Ｖ１０２Ｐと負出力端子における出力電圧Ｖ１０２Ｎとの差分の変化を示した波形図、図３（Ｃ）にはＤ級出力ドライバブロック１０３の出力電圧ＶＯＵＴＰ、ＶＯＵＴＮの変化を示した波形図が、それぞれ示されている。
同図において、時刻ｔ１までが出力オフセット電圧キャンセル期間である。

次に、通常動作期間に移行すると、コントロールロジック回路１１３により、第１及び第２のスイッチ４１，４２、並びに、第２のバイアススイッチ４６が開成状態とされる一方、第１及び第２のフィードバック用スイッチ４３，４４、並びに、第１のバイアススイッチ４５が閉成状態とされる。
その結果、第１のフィードバック用抵抗器２３は、全差動オペアンプ１の反転入力端子と第１のＤ級ドライバ５の出力段の間に、また、第２のフィードバック用抵抗器２４は、全差動オペアンプ１の非反転入力端子と第２のＤ級ドライバ６の出力段の間に、それぞれ接続されると共に、全差動オペアンプ１には第１のバイアス電圧ＶＣＯＭ１が印加されて動作状態となる。
そして、音声信号が無入力状態にある場合には、Ｄ級出力ドライバブロック１０３により第２のバイアス電圧ＶＣＯＭ２の平均値を有するＰＷＭ信号が出力されるため、出力オフセット電圧キャンセル期間と通常動作期間の間でバイアス電圧が一致し、そのため、抵抗器の相対ばらつきに起因するオフセットの発生が防止されることとなる（図３参照）。

図２には、可変電流源１１，１２の具体回路構成例が示されており、以下、同図を参照しつつ、その内容について説明する。
図２に示された回路構成例は、可変電流源１１，１２が統合された形態のもので、第１及び第２の定電流源５５，５６と、可変電流源用第１乃至第４のＭＯＳトランジスタ（図２においては、それぞれ「Ｍ２１０」、「Ｍ２０２」、「Ｍ２０３」、「Ｍ２０４」と表記）５１〜５４と、コンデンサ（図２においてはＣ２０１と表記）５７と、可変電流源用第１乃至第５のスイッチ（図２においては、それぞれ「ＳＷ２０１」、「ＳＷ２０２」、「ＳＷ２０３」、「ＳＷ２０４」、「ＳＷ２０５」と表記）７１〜７５とを主たる構成要素として構成されたものとなっている。

以下、具体的な回路接続について説明すれば、まず、ＶＤＤ電源電圧を供給する図示されないＶＤＤ電源とグランドとの間に、ＶＤＤ電源側から第１の定電流源５５と可変電流源用第１のスイッチ７１と、コンデンサ５７が直接接続されて設けられている。
本発明の実施の形態においては、可変電流源用第１乃至第５のスイッチ７１〜７５は、例えば、ＣＭＯＳトランジスタを用いてなり、コントロールロジック回路１１３により、その開閉成が制御されるようになっているものである。

そして、コンデンサ５７と並列に可変電流源用第２のスイッチ７２が接続されると共に、可変電流源用第５のスイッチ７５と第２の定電流源５６が直列接続されて、先の可変電流源用第１のスイッチ７１とコンデンサ５７との接続点とグランドとの間には、可変電流源用第１のスイッチ７１とコンデンサ５７との接続点側から可変電流源用第５のスイッチ７５と第２の定電流源５６が順に直列接続されて設けられている。

さらに、可変電流源用第１のスイッチ７１とコンデンサ５７との接続点は、可変電流源用第１のＰ型ＭＯＳトランジスタ５１のゲートに接続されている。
そして、可変電流源用第１のＰ型ＭＯＳトランジスタ５１のソースは、ソース抵抗器（図２においては「Ｒ２１０」と表記）５８を介してグランドに接続される一方、ドレインは、可変電流源用第２のＮ型ＭＯＳトランジスタ５２のドレインに接続されている。

可変電流源用第２乃至第４のＮ型ＭＯＳトランジスタ５２〜５４は、カレントミラー回路を構成しており、後述するように第１の可変電流源１１の出力電流Ｉ１０１Ｐ、第２の可変電流源１２の出力電流Ｉ１０１Ｎを出力するようになっている。
すなわち、可変電流源用第２乃至第４のＮ型ＭＯＳトランジスタ５２〜５４のゲートが相互に接続されると共に、可変電流源用第２のＮ型ＭＯＳトランジスタ５２のドレインと接続されたものとなっている。

また、可変電流源用第２乃至第４のＮ型ＭＯＳトランジスタ５２〜５４のソースには、図示されないＶＤＤ電源からのＶＤＤ電源電圧が印加可能となっている。
そして、可変電流源用第３のＮ型ＭＯＳトランジスタ５３のドレインからは、可変電流源用第３のスイッチ７３を介して電流Ｉ１０１Ｐが、可変電流源用第４のＮ型ＭＯＳトランジスタ５４のドレインからは、可変電流源用第４のスイッチ７４を介して電流Ｉ１０１Ｎが、それぞれ出力可能に構成されたものとなっている。

次に、かかる構成における動作について説明する。
まず、可変電流源１１，１２の回路初期状態、すなわち、非動作状態においては、可変電流源用第１及び第５のスイッチ７１，７５が開成状態、可変電流源用第２のスイッチ７２が閉成状態とされるようになっており、コンデンサ５７は電荷が蓄積されていない状態とされている。
次いで、出力オフセット電圧キャンセル期間が開始されると、コントロールロジック回路１１３により、可変電流源用第１のスイッチ７１が閉成状態とされる一方、可変電流源用第２のスイッチ７２が開成状態とされ、コンデンサ５７は、第１の定電流源５５による充電が開始されることとなる。

コンデンサ５７の充電開始から時間ｔ経過後における可変電流源用第１のＰ型ＭＯＳトランジスタ５１のゲート電圧Ｖ２０１は、下記する式１６に表される。

Ｖ２０１＝（ＩＲＥＦ／Ｃ２１０）×ｔ・・・式１６

ここで、ＩＲＥＦは、第１の定電流源５５の出力電流値、Ｃ２１０は、コンデンサ５７の容量値とする。
そして、電圧Ｖ２０１が可変電流源用第１のＰ型ＭＯＳトランジスタ５１の閾値電圧に達し、可変電流源用第１のＰ型ＭＯＳトランジスタ５１が電流を流し始めた際の出力電流Ｉ１０１Ｐ、Ｉ１０１Ｎは、下記する式１７で表される。

Ｉ１０１Ｐ＝Ｉ１０１Ｎ＝［｛（ＩＲＥＦ／Ｃ２１０）×ｔ｝−ＶＧＳ１］×Ｍ／Ｒ２１０・・・式１７

ここで、ＶＧＳ１は可変電流源用第１のＰ型ＭＯＳトランジスタ５１のゲート・ソース間電圧、Ｒ２１０はソース抵抗器５８の抵抗値である。
また、Ｍは、可変電流源用第２乃至第４のＮ型ＭＯＳトランジスタ５２〜５４のトランジスタサイズ比であり、Ｍ２０３／Ｍ２０２＝Ｍ２０４／Ｍ２０２＝Ｍである。なお、説明の便宜上、Ｍ２０２を可変電流源用第２のＮ型ＭＯＳトランジスタ５２のトランジスタサイズ、Ｍ２０３を可変電流源用第３のＮ型ＭＯＳトランジスタ５３のトランジスタサイズ、Ｍ２０４を可変電流源用第４のＮ型ＭＯＳトランジスタ５４のトランジスタサイズとする。

以上述べたように、本発明の実施の形態におけるＤ級増幅回路１０１は、ＰＷＭ変調器１０２とＤ級出力ドライバブロック１０３の電源電圧が異なるものであっても、全差動オペアンプ１、及び、抵抗器の相対ばらつきに起因する出力オフセット電圧を確実に打ち消すことが可能に構成されたものとなっている。

ＰＷＭ変調器とＤ級出力ドライバブロックの電源電圧が異なるＤ級増幅回路における出力オフセット電圧の低減、キャンセルが所望されるＤ級増幅回路に適用できる。

１…全差動オペアンプ
１０２…ＰＷＭ変調器
１０３…Ｄ級出力ドライバブロック
１０９…出力オフセット電圧キャンセル回路
１１３…コントロールロジック回路
１１５…スイッチ回路

Claims (3)

1. 全差動オペアンプを用いてなる積分回路を有し、前記積分回路の出力を三角波信号と比較し前記積分回路へ入力された音声入力信号をＰＷＭ変調可能に構成されてなるＰＷＭ変調器と、前記ＰＷＭ変調器の出力信号を低インピーダンスで出力するＤ級ドライバとを具備し、前記Ｄ級ドライバの出力が、第１及び第２のフィードバック抵抗器を介して前記全差動オペアンプの入力段にフィードバックされるよう構成されると共に、前記ＰＷＭ変調器は第１の電源電圧により動作し、前記Ｄ級ドライバは前記第１の電源電圧を昇圧して得られた第２の電源電圧で動作するよう構成されてなるＤ級増幅回路であって、
   出力オフセット電圧をキャンセルする出力オフセット電圧キャンセル回路と、回路接続を切り替えるスイッチ回路と、前記スイッチ回路の動作を制御するコントロールロジック回路とを具備し、
   前記出力オフセット電圧キャンセル回路は、回路起動時から前記全差動オペアンプの出力オフセット電圧の極性に応じて前記出力オフセット電圧を零に漸近せしめるべく電圧を前記全差動オペアンプの入力段に印加可能に構成され、
   前記コントロールロジック回路は、回路起動時から前記全差動オペアンプの出力オフセット電圧が零となるまでの出力オフセット電圧キャンセル期間、前記スイッチ回路に、第１のフィードバック用抵抗器を前記全差動オペアンプの反転入力端子と正出力端子との間に、第２のフィードバック用抵抗器を前記全差動オペアンプの非反転入力端子と負出力端子との間に、それぞれ接続せしめる一方、前記出力オフセット電圧キャンセル期間終了後の通常動作期間において、前記第１のフィードバック用抵抗器を前記全差動オペアンプの反転入力端子と前記Ｄ級ドライバの出力段との間に、前記第２のフィードバック用抵抗器を前記全差動オペアンプの非反転入力端子と前記Ｄ級ドライバの出力段との間に、それぞれ接続せしめるよう構成されてなることを特徴とするＤ級増幅回路。
2. 出力オフセット電圧キャンセル回路は、全差動オペアンプの出力オフセット電圧の極性を判定する比較器と、前記比較器の出力をデコードして前記出力オフセット電圧に応じた論理信号を生成するデコーダと、前記デコーダの論理信号をラッチするラッチ回路と、第１の可変電流源と、第２の可変電流源とを有し、前記第１の可変電流源は、一端がグランドに他端が全差動オペアンプの反転入力端子に接続された抵抗器の前記全差動オペアンプの反転入力端子との接続点に接続され、前記第２の可変電流源は、一端がグランドに他端が全差動オペアンプの非反転入力端子に接続された抵抗器の前記全差動オペアンプの非反転入力端子との接続点に接続され、
   前記第１及び第２の可変電流源は、前記ラッチ回路にラッチされた論理信号に応じて、いずれか一方が動作せしめられ、
   前記前記第１及び第２の可変電流源は、動作開始と共に出力電流が漸増する一方、出力オフセット電圧キャンセル期間終了時から漸減するよう構成されてなることを特徴とする請求項１記載のＤ級増幅回路。
3. 全差動オペアンプには、スイッチ回路により、出力オフセット電圧キャンセル期間には、第２の電源電圧を基に生成された第２のバイアス電圧がコモンモードフィードバック電圧として印加せしめられる一方、出力オフセット電圧キャンセル期間終了後の通常動作期間には、第１の電源電圧を基に生成された第１のバイアス電圧がコモンモードフィードバック電圧として印加せしめられ、
   ＰＷＭ変調器は、前記通常動作期間において、音声信号無入力時の出力信号の平均値が前記第２のバイアス電圧に等しくなるよう構成されてなることを特徴とする請求項２記載のＤ級増幅回路。

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