JP5676378B2 - D級増幅回路 - Google Patents
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Description
図4には、かかる従来のD級増幅回路と、その周辺回路の構成例が示されており、以下、同図を参照しつつ、この構成例について説明する。
このD級増幅回路402は、音声入力信号をPWM変調するPWM変調器403と、PWM変調信号をD級増幅するD級出力ドライバ404とを主たる構成要素として構成されてなるものである。
このD級増幅回路402においては、PWM変調器403、D級出力ドライバ404は、リチウムイオンバッテリ等を用いたVDD電源401により駆動されるものとなっている。
このような回路において、さらなる音圧が必要なアプリケーションや、高い電圧振幅を必要とする圧電スピーカを駆動する必要がある場合には、出力のさらなる大振幅化が求められる。
出力の大振幅化の方策としては、VDD電源電圧を大きくする方法が考えられるが、VDD電源電圧を大きくすることにより消費電流の増大を招くため、低消費電力で、且つ、出力電圧の大振幅化の双方を両立させることが求められる。
このD級増幅回路502は、PWM変調器503と、レベルシフタ504と、D級出力ドライバ505と、昇圧電源506とを主たる構成要素として構成されたものとなっている。
このD級増幅回路502の電源構成は、リチウムイオンバッテリ等を用いたVDD電源501を有し、その電源電圧がPWM変調器503へ電源供給される一方、VDD電源電圧を昇圧してVDDO電源電圧を出力する昇圧電源506を有し、その昇圧電圧がD級出力ドライバ505に供給されるようになっており、低消費電力で、且つ、出力電圧の大振幅化を可能としている。
レベルシフタ504は、VDD電源電圧の振幅を有するPWM信号を、VDDO電源電圧の振幅を有するPWM信号にレベルシフトするよう構成されたものである。
そして、レベルシフタ504において、VDDO電源電圧の振幅にレベルシフトされたPWM信号は、D級出力ドライバ505において低インピーダンス信号に変換され、スピーカ507が鳴動されるようになっている。
このD級増幅回路601は、PWM変調器602と、2つのレベルシフタ607,608と、D級出力ドライバブロック603とを主たる構成要素として構成されたものとなっている。
また、D級出力ドライバブロック603は、2つのドライバアンプA603P,A603Nを主たる構成要素として構成されたものとなっている。
外部より互いに逆相の音声信号VINP,VINNが、VINP端子621、VINN端子622にそれぞれ印加されると、音声信号は、全差動オペアンプA601の入力側において、フィードバック抵抗器R602P,R602Nを介してフィードバックされた出力信号と減算され、その減算信号は、コンデンサC601P、C601N、全差動オペアンプA601からなる積分器により積分される。
そして、積分信号は、三角波発生回路606から出力される音声信号の周波数より十分高い周波数を有する三角波とコンパレータA602P、A602Nにおいて比較され、その結果、VDD電源電圧の振幅を有するPWM信号に変調される。
すなわち、図7(A)には、全差動オペアンプA601の反転入力端子に印加される音声信号VINPの波形図が、図7(B)には、コンパレータA602Pの非反転入力端子における信号V602Pの波形図が、図7(C)には、コンパレータA602Pの出力信号V603Pの波形図が、図7(D)には、レベルシフタ607の出力信号V604Pの波形図が、図7(E)には、ドライバアンプA603Pの出力信号VOUTPの波形図が、図7(F)には、出力信号VOUTPがローパスフィルタ604を通過せしめられた際の信号VSPKPの波形図が、それぞれ示されている。
そして、図9には、スピーカ605の鳴動信号、すなわち、互いに逆相の信号VSPKPと信号VSPKNの合成波としての信号VSPKP−VSPKNの波形図が示されている。
このようなポップノイズを低減するためには、D級増幅回路の起動時に出力オフセット電圧をキャンセルするための期間を設け、全差動オペアンプA601のオフセット電圧及び抵抗器のばらつきの影響を低減する出力オフセット電圧キャンセル回路による出力オフセット電圧のキャンセルを行う必要がある。
そして、図12には、ポップノイズが生ずる場合、スピーカ605に印加される信号VSPKP−VSPKNとしての出力オフセット電圧VOFFSTDの波形が示されている。
このD級増幅回路901は、出力オフセット電圧キャンセル回路909と、コントロールロジック回路910を具備したPWM変調回路902と、2つのレベルシフタ607,608と、D級出力ドライバブロック603とに大別されて構成されたものとなっている。
PWM変調器902は、出力オフセット電圧キャンセル回路909と、コントロールロジック回路910を具備した点を除けば、その基本的な回路構成は、図6に示されたPWM変調回路602と同一のものである。
まず、回路を起動すると、出力オフセット電圧キャンセル期間へ移行する。
この出力オフセット電圧キャンセル期間においては、D級出力ドライバA603P、A603Nは、ハインピーダンス状態となり、全差動オペアンプA601がオープンループ動作となる。
全差動オペアンプA601において、オフセット電圧VOFFSTOPが生じ、抵抗器R601P、R601N、R603P、R603N間に、抵抗値相対ばらつきが生じた場合、全差動オペアンプA601のオフセット電圧VOFFSTOP及び上述の抵抗値相対ばらつきに起因するオフセット電圧は、全差動オペアンプA601のオープンゲイン倍に増幅され、積分される。
キャパシタC902と全差動オペアンプA601の入力が接続された後、スイッチSW901によりキャパシタC902と電流源I901が接続され、キャパシタC902に蓄積された電荷は、電流源I901により放電される(図14(A)参照)。
スイッチSW901が開放状態となることで、キャパシタC902に生じた電圧V905が保持され、しかる後、回路動作は、通常動作期間に移行する(図14(A)、図14(C)参照。
上述のように通常動作期間に移行した後、スイッチSW901が切り替えられ、キャパシタC902が抵抗器905を介してVCOM1端子921と接続される。
キャパシタC902、抵抗器R905の時定数の影響でキャパシタC902に充電された電荷が穏やかにバイアス電圧VCOM1に充電される。
しかし、この電圧変動が人間の可聴周波数に比べて十分に長ければ、音声信号の再生品位にはほとんど影響を及ぼすことはない。
なお、上述のようなオペアンプのオフセット電圧のキャンセル方法としては、例えば、特許文献1等に開示されたものがある。
まず、図13において、抵抗器R904を介してキャパシタC902が、全差動オペアンプA601の非反転入力端子に接続されたノードV601と接続されたと仮定する。
このとき、出力オフセット電圧キャンセル期間における積分信号V601P、V601Nについて、キルヒホッフの電流則を解くと、電圧V601P、V601Nは、下記する式6、式7で表される。
全差動オペアンプを用いてなる積分回路を有し、前記積分回路の出力を三角波信号と比較し前記積分回路へ入力された音声入力信号をPWM変調可能に構成されてなるPWM変調器と、前記PWM変調器の出力信号を低インピーダンスで出力するD級ドライバとを具備し、前記D級ドライバの出力が、第1及び第2のフィードバック抵抗器を介して前記全差動オペアンプの入力段にフィードバックされるよう構成されると共に、前記PWM変調器は第1の電源電圧により動作し、前記D級ドライバは前記第1の電源電圧を昇圧して得られた第2の電源電圧で動作するよう構成されてなるD級増幅回路であって、
出力オフセット電圧をキャンセルする出力オフセット電圧キャンセル回路と、回路接続を切り替えるスイッチ回路と、前記スイッチ回路の動作を制御するコントロールロジック回路とを具備し、
前記出力オフセット電圧キャンセル回路は、回路起動時から前記全差動オペアンプの出力オフセット電圧の極性に応じて前記出力オフセット電圧を零に漸近せしめるべく電圧を前記全差動オペアンプの入力段に印加可能に構成され、
前記コントロールロジック回路は、回路起動時から前記全差動オペアンプの出力オフセット電圧が零となるまでの出力オフセット電圧キャンセル期間、前記スイッチ回路に、第1のフィードバック用抵抗器を前記全差動オペアンプの反転入力端子と正出力端子との間に、第2のフィードバック用抵抗器を前記全差動オペアンプの非反転入力端子と負出力端子との間に、それぞれ接続せしめる一方、前記出力オフセット電圧キャンセル期間終了後の通常動作期間において、前記第1のフィードバック用抵抗器を前記全差動オペアンプの反転入力端子と前記D級ドライバの出力段との間に、前記第2のフィードバック用抵抗器を前記全差動オペアンプの非反転入力端子と前記D級ドライバの出力段との間に、それぞれ接続せしめるよう構成されてなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるD級増幅回路の回路構成について、図1を参照しつつ説明する。
本発明の実施の形態におけるD級増幅回路101は、PWM変調器102と、D級出力ドライバブロック103と、第1及び第2のレベルシフタ(図1においては、それぞれ「SFT1」、「SFT2」と表記)107,108と、スイッチ回路115と、コントロールロジック回路(図1においては「CONT」と表記)113とに大別されて構成されたものとなっている。
すなわち、全差動オペアンプ1のバイアス入力段には、第1のバイアス電圧印加端子61が第1のバイアススイッチ45を介して接続されると共に、第2のバイアス電圧印加端子62が第2のバイアススイッチ46を介して接続されたものとなっている。
ここで、第1のバイアス電圧VCOM1は、図示されないVDD電源の電源電圧を基に生成されるバイアス電圧である。
また、第2のバイアス電圧VCOM2は、図示されないVDDO電源の電源電圧を基に生成されるバイアス電圧であり、第1のバイアス電圧VCOM1<第2のバイアス電圧VCOM2に設定されたものとなっている。
これら第1の音声信号VINP入力端子63と第2の音声信号VINN入力端子64には、互いに逆相の音声信号が外部から印加されるものとなっている。
一方、全差動オペアンプ1の負出力端子は、第2のコンパレータ3の非反転入力端子、後述する出力オフセット電圧キャンセル回路109のコンパレータ4の非反転入力端子、及び、後述する第2のスイッチ(図1においては「SW102」と表記)42の一端に、それぞれ接続されている。
そして、第1のコンパレータ2の出力端子は、第1のレベルシフタ107の入力段に、第2のコンパレータ3の出力端子は、第2のレベルシフタ108の入力段に、それぞれ接続されている。
ここで、第1及び第2のレベルシフタ107,108は、基本的に従来同様の構成を有してなるもので、VDD電源電圧の振幅を有するコンパレータ107,108の出力信号であるPWM信号を、VDDO電源電圧の振幅を有するPWM信号にレベルシフトするよう構成されてなるものである。
すなわち、フィルタ104は、2つのローパスフィルタ(図1においては「LPF」と表記)104a,104bを有してなり、第1のD級ドライバ5の出力段は、一方のローパスフィルタ104aを介してスピーカ105の一端に、また、第2のD級ドライバ6の出力段は、他方のローパスフィルタ104bを介してスピーカ105の他端に、それぞれ接続されたものとなっている。
さらに、第1のフィードバック用抵抗器23と第1のフィードバック用スイッチ43の接続点には、第1のスイッチ41の他端が接続されている。
さらに、第2のフィードバック用抵抗器24と第2のフィードバック用スイッチ44の接続点には、第2のスイッチ42の他端が接続されている。
なお、第1及び第2のスイッチ41,42、第1及び第2のフィードバック用スイッチ43,44、並びに、第1及び第2のバイアススイッチ45,46は、例えば、CMOSトランジスタを用いてなり、後述するコントロールロジック回路113により、その開閉成が制御されるようになっているものである。
コンパレータ4は、先の全差動オペアンプ1の2つの出力信号V102P,V102Nの大小比較を行うもので、比較結果に応じた極性の信号が出力されるようになっている。すなわち、コンパレータ4の非反転入力端子側に印加されるオペアンプ出力信号V102Nが反転入力端子側に印加されるオペアンプ出力信号V102Pより大きい場合には、論理値Highに相当する正極性の所定電圧信号が出力される一方、反転入力端子側に印加されるオペアンプ出力信号V102Pが非反転入力端子側に印加されるオペアンプ出力信号V102Nよりも大きい場合には、論理値Lowに相当する正極性の所定電圧信号が出力されるようになっている。
ラッチ111は、デコーダ110のデコード結果をラッチし、セレクタ112には、ラッチ111のラッチ結果に応じて、第1の可変電流源11又は第2の可変電流源12のいずれかを選択し、動作状態とするようになっている。
第1の可変電流源11と第2の可変電流源12は、共に同一の構成を有してなるもので、後述するような電流出力が可能とされており、それによって全差動オペアンプ1の入力電圧を可変可能としているものである。
始めに出力オフセット電圧キャンセル期間における動作について説明する。
図示されない電源電圧が印加され、D級増幅回路101が起動されると、コントロールロジック回路113により、第1及び第2のスイッチ41,42、並びに、第2のバイアススイッチ46が閉成状態とされる一方、第1及び第2のフィードバック用スイッチ43,44、並びに、第1のバイアススイッチ45が開成状態とされる。
かかる状態において、全差動オペアンプ1の反転入力端子における電圧V101P、非反転入力端子における電圧V101Nについてキルヒホッフ電流則を解くと、下記する式10、式11が成立する。
また、R102Pは第1のフィードバック用抵抗器23の抵抗値、R101Pは入力抵抗器21の抵抗値、R103Pは抵抗器25の抵抗値である。
また、V102Nは全差動オペアンプ1の負極出力信号、VINNは第2の音声信号VINN入力端子64に印加される音声信号である。
さらに、R102Nは第2のフィードバック用抵抗器24の抵抗値、R101Nは入力抵抗器22の抵抗値、R103Nは抵抗器26の抵抗値である。
そして、音声信号無入力の場合、VINP=VINNであり、VINP=VINN=VINとおくと、式10乃至式12により下記する式13が導出される。
このコンパレータ4により出力された信号の極性がデコーダ110により解読読(デコード)され、その解読結果に応じた論理信号が出力され、ラッチ111において、その論理値が取り込まれる。そして、ラッチ111に取り込まれた論理値に応じて、セレクタ112により可変電流源11,12のいずれか一方が選択され動作状態となる。
全差動オペアンプ1の入力電圧変化により、全差動オペアンプ1の正出力端子と負出力端子間の電圧は零に漸近してゆく。そして、全差動オペアンプ1の正出力端子と負出力端子間の電圧が零となったとき、コンパレータ4の出力が反転する。
この際、全差動オペアンプ1の正出力端子における出力電圧V102Pと負出力端子における出力電圧V102Nは、コモンモード電圧となり、V102P=V102N=VC0M2となる。
そして、上述のコンパレータ4の出力の反転時に、ラッチ111により可変電流源11、又は、可変電流源12の電流の極性が保持されることで出力オフセット電圧キャンセル期間が終了する(図3参照)。
図3には、出力オフセット電圧キャンセル期間、及び、通常動作期間における主要部の波形図が示されており、図3(A)には可変電流源11、又は、可変電流源12の出力電流の変化を示した波形図、図3(B)には全差動オペアンプ1の正出力端子における出力電圧V102Pと負出力端子における出力電圧V102Nとの差分の変化を示した波形図、図3(C)にはD級出力ドライバブロック103の出力電圧VOUTP、VOUTNの変化を示した波形図が、それぞれ示されている。
同図において、時刻t1までが出力オフセット電圧キャンセル期間である。
その結果、第1のフィードバック用抵抗器23は、全差動オペアンプ1の反転入力端子と第1のD級ドライバ5の出力段の間に、また、第2のフィードバック用抵抗器24は、全差動オペアンプ1の非反転入力端子と第2のD級ドライバ6の出力段の間に、それぞれ接続されると共に、全差動オペアンプ1には第1のバイアス電圧VCOM1が印加されて動作状態となる。
そして、音声信号が無入力状態にある場合には、D級出力ドライバブロック103により第2のバイアス電圧VCOM2の平均値を有するPWM信号が出力されるため、出力オフセット電圧キャンセル期間と通常動作期間の間でバイアス電圧が一致し、そのため、抵抗器の相対ばらつきに起因するオフセットの発生が防止されることとなる(図3参照)。
図2に示された回路構成例は、可変電流源11,12が統合された形態のもので、第1及び第2の定電流源55,56と、可変電流源用第1乃至第4のMOSトランジスタ(図2においては、それぞれ「M210」、「M202」、「M203」、「M204」と表記)51〜54と、コンデンサ(図2においてはC201と表記)57と、可変電流源用第1乃至第5のスイッチ(図2においては、それぞれ「SW201」、「SW202」、「SW203」、「SW204」、「SW205」と表記)71〜75とを主たる構成要素として構成されたものとなっている。
本発明の実施の形態においては、可変電流源用第1乃至第5のスイッチ71〜75は、例えば、CMOSトランジスタを用いてなり、コントロールロジック回路113により、その開閉成が制御されるようになっているものである。
そして、可変電流源用第1のP型MOSトランジスタ51のソースは、ソース抵抗器(図2においては「R210」と表記)58を介してグランドに接続される一方、ドレインは、可変電流源用第2のN型MOSトランジスタ52のドレインに接続されている。
すなわち、可変電流源用第2乃至第4のN型MOSトランジスタ52〜54のゲートが相互に接続されると共に、可変電流源用第2のN型MOSトランジスタ52のドレインと接続されたものとなっている。
そして、可変電流源用第3のN型MOSトランジスタ53のドレインからは、可変電流源用第3のスイッチ73を介して電流I101Pが、可変電流源用第4のN型MOSトランジスタ54のドレインからは、可変電流源用第4のスイッチ74を介して電流I101Nが、それぞれ出力可能に構成されたものとなっている。
まず、可変電流源11,12の回路初期状態、すなわち、非動作状態においては、可変電流源用第1及び第5のスイッチ71,75が開成状態、可変電流源用第2のスイッチ72が閉成状態とされるようになっており、コンデンサ57は電荷が蓄積されていない状態とされている。
次いで、出力オフセット電圧キャンセル期間が開始されると、コントロールロジック回路113により、可変電流源用第1のスイッチ71が閉成状態とされる一方、可変電流源用第2のスイッチ72が開成状態とされ、コンデンサ57は、第1の定電流源55による充電が開始されることとなる。
そして、電圧V201が可変電流源用第1のP型MOSトランジスタ51の閾値電圧に達し、可変電流源用第1のP型MOSトランジスタ51が電流を流し始めた際の出力電流I101P、I101Nは、下記する式17で表される。
また、Mは、可変電流源用第2乃至第4のN型MOSトランジスタ52〜54のトランジスタサイズ比であり、M203/M202=M204/M202=Mである。なお、説明の便宜上、M202を可変電流源用第2のN型MOSトランジスタ52のトランジスタサイズ、M203を可変電流源用第3のN型MOSトランジスタ53のトランジスタサイズ、M204を可変電流源用第4のN型MOSトランジスタ54のトランジスタサイズとする。
102…PWM変調器
103…D級出力ドライバブロック
109…出力オフセット電圧キャンセル回路
113…コントロールロジック回路
115…スイッチ回路
Claims (3)
- 全差動オペアンプを用いてなる積分回路を有し、前記積分回路の出力を三角波信号と比較し前記積分回路へ入力された音声入力信号をPWM変調可能に構成されてなるPWM変調器と、前記PWM変調器の出力信号を低インピーダンスで出力するD級ドライバとを具備し、前記D級ドライバの出力が、第1及び第2のフィードバック抵抗器を介して前記全差動オペアンプの入力段にフィードバックされるよう構成されると共に、前記PWM変調器は第1の電源電圧により動作し、前記D級ドライバは前記第1の電源電圧を昇圧して得られた第2の電源電圧で動作するよう構成されてなるD級増幅回路であって、
出力オフセット電圧をキャンセルする出力オフセット電圧キャンセル回路と、回路接続を切り替えるスイッチ回路と、前記スイッチ回路の動作を制御するコントロールロジック回路とを具備し、
前記出力オフセット電圧キャンセル回路は、回路起動時から前記全差動オペアンプの出力オフセット電圧の極性に応じて前記出力オフセット電圧を零に漸近せしめるべく電圧を前記全差動オペアンプの入力段に印加可能に構成され、
前記コントロールロジック回路は、回路起動時から前記全差動オペアンプの出力オフセット電圧が零となるまでの出力オフセット電圧キャンセル期間、前記スイッチ回路に、第1のフィードバック用抵抗器を前記全差動オペアンプの反転入力端子と正出力端子との間に、第2のフィードバック用抵抗器を前記全差動オペアンプの非反転入力端子と負出力端子との間に、それぞれ接続せしめる一方、前記出力オフセット電圧キャンセル期間終了後の通常動作期間において、前記第1のフィードバック用抵抗器を前記全差動オペアンプの反転入力端子と前記D級ドライバの出力段との間に、前記第2のフィードバック用抵抗器を前記全差動オペアンプの非反転入力端子と前記D級ドライバの出力段との間に、それぞれ接続せしめるよう構成されてなることを特徴とするD級増幅回路。 - 出力オフセット電圧キャンセル回路は、全差動オペアンプの出力オフセット電圧の極性を判定する比較器と、前記比較器の出力をデコードして前記出力オフセット電圧に応じた論理信号を生成するデコーダと、前記デコーダの論理信号をラッチするラッチ回路と、第1の可変電流源と、第2の可変電流源とを有し、前記第1の可変電流源は、一端がグランドに他端が全差動オペアンプの反転入力端子に接続された抵抗器の前記全差動オペアンプの反転入力端子との接続点に接続され、前記第2の可変電流源は、一端がグランドに他端が全差動オペアンプの非反転入力端子に接続された抵抗器の前記全差動オペアンプの非反転入力端子との接続点に接続され、
前記第1及び第2の可変電流源は、前記ラッチ回路にラッチされた論理信号に応じて、いずれか一方が動作せしめられ、
前記前記第1及び第2の可変電流源は、動作開始と共に出力電流が漸増する一方、出力オフセット電圧キャンセル期間終了時から漸減するよう構成されてなることを特徴とする請求項1記載のD級増幅回路。 - 全差動オペアンプには、スイッチ回路により、出力オフセット電圧キャンセル期間には、第2の電源電圧を基に生成された第2のバイアス電圧がコモンモードフィードバック電圧として印加せしめられる一方、出力オフセット電圧キャンセル期間終了後の通常動作期間には、第1の電源電圧を基に生成された第1のバイアス電圧がコモンモードフィードバック電圧として印加せしめられ、
PWM変調器は、前記通常動作期間において、音声信号無入力時の出力信号の平均値が前記第2のバイアス電圧に等しくなるよう構成されてなることを特徴とする請求項2記載のD級増幅回路。
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