JP5674096B2 - 光電変換セル及びアレイとその読み出し方法と回路 - Google Patents
光電変換セル及びアレイとその読み出し方法と回路 Download PDFInfo
- Publication number
- JP5674096B2 JP5674096B2 JP2010164791A JP2010164791A JP5674096B2 JP 5674096 B2 JP5674096 B2 JP 5674096B2 JP 2010164791 A JP2010164791 A JP 2010164791A JP 2010164791 A JP2010164791 A JP 2010164791A JP 5674096 B2 JP5674096 B2 JP 5674096B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- photoelectric conversion
- potential
- cell
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 464
- 238000000034 method Methods 0.000 title description 13
- 239000004065 semiconductor Substances 0.000 claims description 582
- 230000005669 field effect Effects 0.000 claims description 61
- 230000003321 amplification Effects 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 22
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 22
- 230000007704 transition Effects 0.000 claims description 20
- 230000000694 effects Effects 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 230000000903 blocking effect Effects 0.000 claims description 2
- 239000010408 film Substances 0.000 description 52
- 230000008859 change Effects 0.000 description 29
- 238000010586 diagram Methods 0.000 description 15
- 239000000758 substrate Substances 0.000 description 12
- 125000004429 atom Chemical group 0.000 description 11
- 238000005513 bias potential Methods 0.000 description 10
- 238000007667 floating Methods 0.000 description 10
- 238000003491 array Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000035945 sensitivity Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 238000000926 separation method Methods 0.000 description 5
- 101100255205 Caenorhabditis elegans rsa-2 gene Proteins 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 4
- 101000590492 Homo sapiens Nuclear fragile X mental retardation-interacting protein 1 Proteins 0.000 description 3
- 102100032428 Nuclear fragile X mental retardation-interacting protein 1 Human genes 0.000 description 3
- 101150024161 RSB1 gene Proteins 0.000 description 3
- 238000005286 illumination Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 101150073536 FET3 gene Proteins 0.000 description 1
- 206010034960 Photophobia Diseases 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000009189 diving Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 208000013469 light sensitivity Diseases 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1446—Devices controlled by radiation in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
- H01L31/103—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PN homojunction type
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/63—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to dark current
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Light Receiving Elements (AREA)
Description
フォトトランジスタの読み出し時電圧変化がそのまま加わり、そのビット線に接続されている他のフォトトランジスタが読み出されるたびに擾乱を受けていた。このため、画素同士の情報相互干渉のない精度のよい検出、または低照度の情報検出には限界があった。
このように特許文献1の技術では2次元アレイを組んだとしても、画素情報同士の相互干渉
のために精度の高い、または低照度の画素情報検出には限度がある。
このベースと結合した電気容量を設ける番地選択法は特許文献2の図1、図2、図3、図12、図17、図20、図21、図33にも開示されている。
この公知例では画像信号出力端子4へFET2、FET3のゲートへ加える番地選択用パルス雑音がFETのゲート・ソース間キャパシタンスを通して画像信号と同符号で加わり、低照度画像信号は雑音に隠れてしまう。またこれを2次元アレイとするための接続ないしはFETの組み合わせ、配線は1画素あたり何本になるのか、再充電スイッチ動作フェーズ等開示されていない。この公知例でたとえ2次元アレイを組んだとしても番地選択雑音により低照度画像信号を検出する限界がある。
A)コレクタ・ベース間容量さらにそのミラー効果による読み出し遅れの増加防止、
B)コレクタと分離領域および基板間の浮遊容量に起因する読み出し遅れの改善、
C)コレクタと分離領域および基板間のリーク電流による等価暗電流の増加の削減、
D)製造工程数の削減ないしは時間の短縮、
特にMOSLSI工程で画素またはその2次元アレイを製造するときの、埋め込み層、コレクタ領域分離などMOSLSI製造工程と異質の製造工程数の削減、
E)コレクタを形成する半導体のバンドギャップエネルギーに近い波長感度の改善、
F)低照度でも高感度な画素またはその2次元アレイ、
G)2次元アレイにおける当該画素ないしは他の画素選択パルス雑音の影響改善、
H)読み出し時の信号出力線の雑音、電圧変動が読み出し画素内部または他の画素内部に与える電圧変動等の擾乱を抑制、
I)他の画素の読み出し前歴による当該画素の読み出し情報の擾乱防止、
J)読み出し信号のダイナミックレンジの改善された2次元アレイ、
のうち少なくともいずれか1つを課題とする。
なお、上記共通流域が基板からpn接合分離、または誘電体分離されて形成される場合は、画素間のブルーミングを軽減することができる。
例えば、セル選択素子としてバイポーラトランジスタを用いるときはそのエミッタと光電変換素子がフォトトランジスタである場合はそのフォトトランジスタのエミッタ、セル選択素子が電界効果トランジスタの場合はそのソースとフォトトランジスタのエミッタを接続する。
6)要すれば、I)を実現するために、電気信号読み出し線が非選択のときまたは読み出し後半で該電気信号読み出し線の電位を制御するリセット回路または電気信号センス制御回路を電気信号読み出し線へ接続する。
8)低照度感度を確保する{F)}ために、本発明のアレイに暗電流補正セルを設けて、他のセルから読み出した電気信号の補正をする。
増幅機能を有する光電変換素子と、
第1トランジスタと、
からすくなくとも構成され、
該光電変換素子は第1電気信号出力部と、第2電気信号出力部と、を有し、
該第1トランジスタは第1出力部と、第2出力部と、該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗を制御する第3制御部と、を有し、
該光電変換素子の該第2電気信号出力部は該第1電気信号出力部に対して電気信号電流が流れやすい電位差極性と流れにくい電位差極性を有し、
該第1出力部第2出力部間に流れる電流または該第1出力部第2出力部間抵抗は主として該第3制御部と該第2出力部との間の電圧または電流で制御され、
該第2電気信号出力部は該第2出力部と接続され、該第1出力部を第1セル出力部とし、該第3制御部を第1セル選択部とし、
該第1セル選択部を該電気信号電流が流れやすい電位差極性の電位方向へ駆動することに
より光電変換セルの電気信号を該第1セル出力部から読み出し、その逆方向へ駆動することにより光電変換セルの電気信号を該第1セル出力部から遮断する、
ことを特徴とする光電変換セルA1が提供される。
前記第1トランジスタは上記セル選択素子の役割を果たす。
該第1出力部はアレイを構成する場合、前記電気信号読み出し線に接続される。
該光電変換素子100の該第2電気信号出力部102は該第1トランジスタ10の該第2出力部12に接続され、該第1トランジスタ10の第1出力部11は第1セル出力部となる。このセルにより2次元アレイを構成する場合は、該第1トランジスタの第3制御部13はセルの第1セル選択部として第1選択線14へ接続され、第1セル出力部は前記電気信号読み出し線に相当する第1出力線15に接続される。
00の該第2電気信号出力部電位は該第2選択電位で決まる第2セル電位で読み出される。読み出し時の該第2セル電位と第2選択電位の差は、第1トランジスタ10がバイポーラトランジスタである場合はベース・エミッタ間電圧Vbe1であり、該第1トランジスタ10が電界効果トランジスタ(FET)である場合はゲート・ソース間電圧Vgs1であり、この値は読み出し電流により多少変化するが、該第1セル出力部が接続される該第1出力線15の電位変化の影響を受けにくい。特に第1トランジスタ10が電界効果トランジスタの場合はそれを飽和領域(定電流出力特性を示す領域)近傍で、第1トランジスタ10がバイポーラトランジスタの場合はそれを活性領域(定電流出力特性を示す領域)近傍で動作させている場合はこの効果は大きい。
このとき、第1選択線14を1本選び、第1選択電位から第2選択電位へ駆動すると、その第1選択線14に接続されたすべての光電変換セルA1から電気信号がその光電変換セルA1が接続された複数の第1出力線15すべてから読み出される。この場合は望ましくはその第1出力線15すべてへ複数のセンスアンプを接続して(並列読み出し)、それらの出力をスキャンす
る。センスアンプが電流検出形でなく電荷または電圧を検出するタイプであれば、順次第1出力線15を1つまたは少数のセンスアンプにつなぎ変えて、1つまたは少数のセンスアンプからスキャン出力を得ることができる。
すなわち、
増幅機能を有する光電変換素子と、
第1トランジスタと、
第2トランジスタと、
からすくなくとも構成され、
該光電変換素子は第1電気信号出力部と、第2電気信号出力部と、を有し、
該第1トランジスタは第1出力部と、第2出力部と、該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗を制御する第3制御部と、を有し、
該第2トランジスタは第4出力部と、第5出力部と、該第4出力部第5出力部間に流れる電流ないし該第4出力部第5出力部間の抵抗を制御する第6制御部と、を有し、
該光電変換素子の該第2電気信号出力部は該第1電気信号出力部に対して電気信号電流が流れやすい電位差極性と流れにくい電位差極性を有し、
該第1トランジスタの該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗は主として該第3制御部と該第2出力部との間の電圧または電流で制御され、
該第2電気信号出力部は該第1トランジスタの該第2出力部と接続され、
該第2トランジスタの該第5出力部は該第1トランジスタの該第1出力部へ接続され、
該第2トランジスタの該第4出力部を第2セル出力部とし、
該第1トランジスタの該第3制御部を第1セル選択部とし、
該第2トランジスタの該第6制御部を第2セル選択部とし、
該第2セル選択部を該第2トランジスタが導通する方向の電位方向へ駆動し、かつ
該第1セル選択部を該電気信号電流が流れやすい電位差極性の電位方向へ駆動することにより該第2セル出力部から光電変換セルの電気信号を読み出し、その逆方向へ駆動することにより光電変換セルの電気信号を該第2セル出力部から遮断する、
または、該第2セル選択部を該第2トランジスタが遮断する電位方向へ駆動することにより該第1セル選択部の電位によらず光電変換セルの電気信号を該第2セル出力部から遮断する、
ことを特徴とする光電変換セルB1が提供される。
増幅機能を有する光電変換素子と、
第1トランジスタと、
第2トランジスタと、
からすくなくとも構成され、
該光電変換素子は第1電気信号出力部と、第2電気信号出力部と、を有し、
該第1トランジスタは第1出力部と、第2出力部と、該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗を制御する第3制御部と、を有し、
該第2トランジスタは第4出力部と、第5出力部と、該第4出力部第5出力部間に流れる電流ないし該第4出力部第5出力部間の抵抗を制御する第6制御部と、を有し、
該光電変換素子の該第2電気信号出力部は該第1電気信号出力部に対して電気信号電流が流れやすい電位差極性と流れにくい電位差極性を有し、
該第1トランジスタの該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗は主として該第3制御部と該第2出力部との間の電圧または電流で制御され、
該第2電気信号出力部は該第2トランジスタの該第4出力部と接続され、
該第1トランジスタの該第2出力部は該第2トランジスタの該第5出力部へ接続され、
該第1トランジスタの該第1出力部を第2セル出力部とし、
該第1トランジスタの該第3制御部を第1セル選択部とし、
該第2トランジスタの該第6制御部を第2セル選択部とし、
該第2セル選択部を該第2トランジスタが導通する方向の電位方向へ駆動しかつ
該第1セル選択部を該電気信号電流が流れやすい電位差極性の電位方向へ駆動することにより該第2セル出力部から光電変換セルの電気信号を読み出し、
その逆方向へ駆動することにより光電変換セルの電気信号を該第2セル出力部から遮断する、または、該第2セル選択部を該第2トランジスタが遮断する方向の電位方向へ駆動することにより該第1セル選択部の電位によらず光電変換セルの電気信号を該第2セル出力部から遮断する、
ことを特徴とする光電変換セルB2が提供される。
該光電変換素子100の該第2電気信号出力部102は該第1トランジスタ10の該第2出力部12に
接続され、該第2トランジスタ20の第5出力部25は該第1トランジスタ10の第1出力部11に接続され、第4出力部24は光電変換セルB1の第2セル出力部となる。なお、該光電変換素子100の該第1電気信号出力部101は第1セルバイアス電位2010が与えられる。この光電変換セルB1により2次元アレイを構成する場合は、該第1トランジスタ10の第3制御部13は光電変換
セルB1の第1セル選択部として第1選択線14へ接続され、該第2トランジスタ20の第6制御部26は光電変換セルB1の第2セル選択部としてアレイの第2選択線16に接続され、第4セル出
力部24はアレイの第2出力線17に接続される。第2出力線17はアレイ内の必要な光電変換セルB1の第2セル出力部すべてを1本で接続するアレイ構成もとることができるが、第2出力線17はある光電変換セルB1グループごとの第2セル出力部に(たとえば一列おきなど)接続される複数本を設けても良い。
ジスタ10がバイポーラトランジスタである場合はベース・エミッタ間電圧Vbe1であり、該第1トランジスタ10が電界効果トランジスタ(FET)である場合はゲート・ソース間電圧Vgs1であり、この値は読み出し電流により多少変化するが、該第1トランジスタ10の第1出力部11の電位変化の影響を受けにくい。特に第1トランジスタ10が電界効果トランジスタである場合は飽和領域近傍で、第1トランジスタ10がバイポーラトランジスタである場合は活性領域(定電流出力領域)近傍で動作させている場合はこの効果は大きい。
また光電変換セルC1は下記第3出力線18の選択に伴う雑音を信号と異なる時系列に設定することができるのでその雑音の影響をほぼ除去できる。
光電変換セルA1の第1トランジスタ10の第1出力部11へ第3素子の第7入力部を接続し、該第3素子の第8出力部を光電変換セルの第3セル出力部とすることにより光電変換セルC1を構成する。該第3素子は整流素子またはバイポーラトランジスタで実施され、該第3素子が整流素子の場合には該第7入力部は整流素子の一端、第8出力部は整流素子の他端、該第3素子がバイポーラトランジスタの場合は、第7入力部はバイポーラトランジスタのベースであり、第8出力部は該バイポーラトランジスタのエミッタである。この第3セル出力部の電位と第3制御部の電位により光電変換セルの選択を行う。該第3素子がバイポーラトランジスタの場合、そのコレクタ(第9出力部)は第3セルバイアス電位(図9の2030)が供給されるか、ベースと接続されてダイオード動作をさせる。なお、第3セルバイアス電位は第1セルバイアス電位と共通とすることもできる。整流素子はpn接合、ヘテロ接合、ショットキ接合から構成可能である。
増幅機能を有する光電変換素子と、
第1トランジスタと、
第3素子と、
からすくなくとも構成され、
該光電変換素子は第1電気信号出力部と、第2電気信号出力部と、を有し、
該第1トランジスタは第1出力部と、第2出力部と、該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗を制御する第3制御部と、を有し、
該第3素子は少なくとも第7入力部と、第8出力部と、を有し、
該光電変換素子の該第2電気信号出力部は該第1電気信号出力部に対して電気信号電流が流れやすい電位差極性と流れにくい電位差極性を有し、
該第1トランジスタの該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗は主として該第3制御部と該第2出力部との間の電圧または電流で制御され、
該第2電気信号出力部は該第1トランジスタの該第2出力部と接続され、
該第1トランジスタの該第1出力部は該第3素子の該第7入力部へ接続され、
該第3素子の該第8出力部を第3セル出力部とし、
該第1トランジスタの該第3制御部を第1セル選択部とし、
該第3セル出力部を該第3素子が導通する方向の電位(第6電位)へ駆動し、かつ
該第1セル選択部を該電気信号電流が流れやすい電位差極性の電位方向(該第2選択電位)へ駆動することにより該第3セル出力部から光電変換セルの電気信号を読み出し、その逆方向(該第1選択電位)へ駆動することにより光電変換セルの電気信号を該第3セル出力部から遮断する、
または該第3セル出力部を該第3素子が遮断される方向の電位(第5電位)へ駆動することにより該第1セル選択部の電位によらず光電変換セルの電気信号を該第3セル出力部から遮断する、
ことを特徴とする光電変換セルC1が提供される。
「該第3素子が導通する方向の電位」とは、該第3セル出力部を第5電位から第6電位への変化させることにより該第3素子が整流素子である場合はその接合が順方向にバイアスされる、該第3素子がトランジスタである場合はそのエミッタ接合が順バイアスされる方向の電位(第6電位)であり、該第3素子が遮断される方向の電位とは、該第3セル出力部を第6電位から第5電位への変化させることにより該第3素子が整流素子である場合はその接合が逆バイアスされる方向、該第3素子がのトランジスタである場合はそのエミッタ接合が、逆バイアスされる方向の電位(第5電位)である。ここでは電位の変化分が重要である。
該光電変換素子100の該第2電気信号出力部102は該第1トランジスタ10の該第2出力部12に接続され、
該第3素子30の第7入力部37は該第1トランジスタ10の第1出力部11に接続され、第8出力部38は光電変換セルC1の第3セル出力部となる。
なおこの例では、該光電変換素子100の該第1電気信号出力部101は第1セルバイアス電位2010が与えられている。該第3素子30がバイポーラトランジスタの場合、第9出力部39(コレクタ)へは第3セルバイアス2030が与えられる。第3セルバイアスは第1セルバイアス2010と共通とすることができる。
の第8出力部38は第3セル出力部としアレイの第3出力線18に接続される。
アレイの第3出力線18はアレイの第1方向へ設けられた光電変換セルの数に近い数並列に配置される。リソグラフィの周辺パターン効果対策として設けられているダミー光電変換セルは必ずしも第3出力線18へ接続される必要はない。これは他のアレイに対しても同様である。
その光電変換セルC1が接続されている第3出力線18をとおして該光電変換セルC1の第3セル出力部を第5出力電位から第6出力電位へ駆動する。第5出力電位から第6出力電位への変化は該第3素子30の第7入力部37と第8出力部38との間が導通する方向の変化である。センスアンプへの電位変化雑音がほぼ収束したタイミングで、第3出力線18をフローティング状態とし、
第1選択線14をとおして該第1トランジスタ10の第3制御部13である光電変換セルC1の第1セル選択部を第1選択電位から該光電変換素子100の電気信号電流(光電流またはそれを増幅した電流)が流れやすい電位差極性の電位方向の第2選択電位へ駆動することにより光電変換セルC1を読み出す。
第1方向へ延在する複数の第1選択線と、
該第1方向と交差する第2方向へ延在する複数の第1出力線と、
複数の光電変換セルA1からすくなくとも構成され、
該光電変換セルA1は第1セル選択部と第1セル出力部を有し、
該複数の光電変換セルA1は該第1方向と該第2方向へ配列され、
該第1方向へ配列され1つの行をなす該複数の光電変換セルA1の第1セル選択部は該複数の第1選択線の1つにそれぞれ接続され、
該第2方向へ配列され1つの列をなす該複数の光電変換セルの第1セル出力部は該複数の第1出力線の1つにそれぞれ接続された
ことを特徴とする光電変換アレイR1A。
第1方向へ延在する複数の第1選択線と、
該第1方向と交差する第2方向へ延在する複数の第2選択線と、
少なくとも1つの第2出力線と
複数の光電変換セルB1または複数の光電変換セルB2からすくなくとも構成され、
該光電変換セルB1またはB2は第1セル選択部と、第2セル選択部と、第2セル出力部を有し、
該複数の光電変換セルB1またはB2は該第1方向と該第2方向へ配列され、
該第1方向へ配列され1つの行をなす該複数の光電変換セルB1またはB2の第1セル選択部は該複数の第1選択線の1つにそれぞれ接続され、
該第2方向へ配列され1つの列をなす該複数の光電変換セルB1またはB2の第2セル選択部は該複数の第2選択線の1つにそれぞれ接続され、
該光電変換セルB1またはB2の該第2出力部は該少なくとも1つの第2出力線の1つへそれぞれ接続された
ことを特徴とする光電変換アレイR1B。
このアレイにおいて光電変換セルの種類によって区別する必要のある場合、光電変換セルがB1のときは光電変換アレイR1B1、光電変換セルがB2のときは光電変換アレイR1B2と本発明では呼ぶ。
第1方向へ延在する複数の第1選択線と、
該第1方向と交差する第2方向へ延在する複数の第3出力線と、
複数の光電変換セルC1からすくなくとも構成され、
該光電変換セルC1は第1セル選択部と第3セル出力部を有し、
該複数の光電変換セルC1は該第1方向と該第2方向へ配列され、
該第1方向へ配列され1つの行をなす該複数の光電変換セルC1の第1セル選択部は該複数の第1選択線の1つにそれぞれ接続され、
該第2方向へ配列され1つの列をなす該複数の光電変換セルの第3セル出力部は該複数の第3出力線の1つにそれぞれ接続された
ことを特徴とする光電変換アレイR1C。
14-1、14-2、14-3、---、14-nは第1選択線を示し、第2方向へ配置される光電変換セル数n
だけ用意される場合が多い。各第1選択線14-1、14-2、14-3、---、14-nは同一の行に配置された光電変換セルの第1セル選択部と電気接続される。
15-1、15-2、15-3、---、15-mは第1出力線を示し、第1方向へ配置される光電変換セル数mだけ用意される場合が多い。各第1出力線15-1、15-2、15-3、---、15-mは同一の列に配置された光電変換セルの第1セル出力部と接続される。15-1、15-2、15-3、---、15-mの第1出力線は光電変換セルA1が光電変換セルC1に変わった場合は18-1、18-2、18-3、---、18-mの第3出力線となる(図10のカッコ内に図示)。
ダミーセル等として配置された光電変換セルには第1選択線14-1、14-2、14-3、---、14-nないしは第1出力線15-1、15-2、15-3、---、15-mが電気接続されない場合があるので必ずしも第2方向ないしは第1方向へ配置される光電変換セル数と第1選択線の数ないしは第1出力線の数とは一致しない。
読み出すためには非選択の複数の第1選択線14-1、14-2、14-3、---、14-nへ該第1選択電
位を供給している状態で、該選ばれた第1選択線14-jを該第1選択電位から該第2選択電位(通常パルス状)を印加することにより個々の光電変換セルの電気信号を順次取り出す。
14-1、14-2、14-3、---、14-nは第1選択線を示し、第2方向へ配置される光電変換セル数nだけ用意される場合が多い。各第1選択線14-1、14-2、14-3、---、14-nは同一の行に配置された光電変換セルの第1セル選択部と電気接続される。
16-1、16-2、16-3、---、16-mは第2選択線を示し、第1方向へ配置される光電変換セル数mだけ用意される場合が多い。各第2選択線16-1、16-2、16-3、---、16-mは同一の列に配置された光電変換セルの第2セル選択部と接続される。
ダミーセル等として配置された光電変換セルには第1選択線14-1、14-2、14-3、---、14-n、第2選択線16-1、16-2、16-3、---、16-mまたは第2出力線17-1、17-2が電気接続されない場合があるので必ずしも第2方向ないしは第1方向へ配置される光電変換セル数と第1選択線ないしは第2選択線の数とは一致しない。
、16-mから選ばれた1つの第2選択線16-iとの交点で行われる。このアレイの出力を順次読み出すためには非選択の複数の第1選択線14-1、14-2、14-3、---、14-n、非選択の第2選択線16-1、16-2、16-3、---、16-mへそれぞれ該第1選択電位、第3選択電位を供給してい
る状態で、該選ばれた第1選択線14-jと該選ばれた第2選択線16-iをそれぞれ該第1選択
電位、第3選択電位から該第2選択電位(通常パルス状)、第4選択電位(通常パルス状)を印加することにより個々の光電変換セルの電気信号を順次取り出す。
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそれぞれ設けられた1つないしは複数の第3半導体領域と、
から少なくとも構成され、
該第2半導体領域が複数の場合は、該第2半導体領域は少なくとも1つを除いてそれ自身に設けられていない該第3半導体領域に電気接続され、
該第3半導体領域が複数の場合は、該第3半導体領域は少なくとも1つを除いてそれ自身が設けられていない該第2半導体領域に電気接続され、
該第1半導体領域は第1電気信号出力部であり、該1つの第3半導体領域は第2電気信号出力部となっていること
を特徴とする光電変換素子BP。
図12において、110は第1半導体領域、120-1、120-2、---、120-nは第2半導体領域、130-1、130-2、---、130-nは第3半導体領域である。
それぞれの半導体領域間の相互接続は概念的に点線で示され、図の例では、第2半導体領域120-2はそれに設けられている第3半導体領域130-2以外の第3半導体領域130-1に接続されている。第3半導体領域130-2はそれが設けられている第2半導体領域120-2以外の第2半導体領域(図示せず)に接続されている。第2半導体領域120-nはそれに設けられている第3半導体領域130-n以外の第3半導体領域(図示せず)に接続されている。第3半導体領域130-nは光電変換素子BPの第2電気信号出力としても機能する。この例では半導体領域110が光電変換を司ると同時に第1電気信号出力部としても機能する。
なお、114は第1半導体領域110と同一導電形でより高不純物濃度の領域で表面リークを防
止するために設けることがある。
増加できる。なお、電流利得が小さい場合でも第2半導体領域と第1半導体領域110との接
合容量に非選択の間にその光電変換セルに照射された光量の積分値に対応する電荷が蓄積されるのでその情報を読み出すことはできる。
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上に設けられた第3半導体領域と、
該第2半導体領域内に該第1半導体領域と該第3半導体領域間を橋渡すように設けられたチャネル形成領域と、
から少なくとも構成され、
該第1半導体領域は第1電気信号出力部であり、と該第3半導体領域は第2電気信号出力部である
ことを特徴とする光電変換素子FE。
図において、110は第1半導体領域、120は第2半導体領域、130は第3半導体領域である。114は第1半導体領域110と同一導電形でより高不純物濃度の領域で表面リークを防止するために設けることがある。140はチャネル領域140である。
第3半導体領域130は光電変換素子FEの第2電気信号出力としても機能する。この例では第1半導体領域110が光電変換を司ると同時に第1電気信号出力部としても機能する。
光電変換は主として、第1半導体領域110と第2半導体領域120とで行われ、光発生したキャリアの収集は第1半導体領域110と第2半導体領域120との間の接合で行われる。非選択時に該第2半導体領域120へ光発生キャリア電荷の蓄積が行われる。該第2半導体領域120へ第3半導体領域130に対して逆バイアスを供給した後、第2半導体領域120を浮遊状態とすると、光発生キャリアにより充電されて該第2半導体領域120の電位は第3半導体領域130にたいして上記供給された逆バイアスより順バイアスの方向へ変化する(方向が重要で順バイアスになる必要は必ずしもない)。
選択・読み出し時の第2半導体領域120の電位により第1電気信号出力・第2電気信号出力間の電流が変化する。すなわち光量の積分値を電流として読み出すことが出来る。
用する。
複数の第6トランジスタからなり、
該第6トランジスタは電界効果トランジスタであり、2つの出力(ソース、ドレイン)とゲートを備え、
その出力の一方は各々該複数の第1出力線へ接続され、その他方はリセット電位が供給され、
該第1選択線が第1選択電位にあるとき、または第2選択電位にあって該第1選択電位へ戻る前に該第6トランジスタをオンとする制御電圧パルスが該ゲートへ与えられ、少なくとも該第1選択線が該第1選択電位から該第2選択電位へ遷移する時点では該第6トランジスタをオフとする制御電位がゲートへ与えられる、すなわち、
少なくとも該第1選択線が該第1選択電位から該第2選択電位へ遷移してセンスが開始される時点では該第6トランジスタをオフとする制御電位が該第6トランジスタのゲートへ与えられ、
該第1選択電位は前記光電変換セルの電気信号を該第1セル出力部から遮断する電位であり、該第2選択電位は該第1選択電位に比べて前記光電変換素子の電気信号電流が流れやすい電位差極性の方向の電位である
ることを特徴とするリセット回路RSA1が提供される。
この場合使用されるセンスアンプは電気信号入力のほかに参照入力を有するセンスアンプが望ましい。該参照入力には該リセット電位が供給される。
また、セル内部電位のリセットだけのためであれば、読み出し後、該第1選択線が第2電位にある間だけ該第6トランジスタをオンにすればよい。
上記の制御電圧パルスは第6トランジスタをオフからオン、オンからオフへ駆動する電位
変化をもち、それぞれ上記の必要なタイミングで、たとえば公知のシフトレジスタ等のパルス発生回路からなる制御パルス供給部から供給される。
図において、4010はリセット回路を示す。該リセット回路4010は複数の第6トランジスタ4006-1、4006-2、4006-3、---、4006-j(jは図示せず)、---、4006-mから構成される。該第6トランジスタ4006-1、4006-2、4006-3、---、4006-j(jは図示せず)、---、4006-mは同じ末尾数字の第1出力線15-1、15-2、15-3、---、15-j(jは図示せず)、---、15-mに対応する。該第6トランジスタ4006-1、4006-2、4006-3、---、4006-mは電界効果トランジスタであり、第6トランジスタ4006-j(j=1,2,3,---,m)の2つの出力(ソースまたはドレイン)のうちその一方の出力が第1出力線15-j(j=1,2,3,---,m)へ接続され、他方が(該リセット回路の端子4010-6を介して)リセット電位6001へ接続されている。
センスアンプ2002-1、2002-2、2002-3、---、2002-mの入力2002-1-1、2002-2-1、2002-3-1、---、2002-m-1はそれぞれ対応する該第1出力線15-j(j=1,2,3,---,m)、該第6トランジスタ4006-j(j=1,2,3,---,m)の出力の一方が接続されている。該センスアンプの参照入力2002-1-2、2002-2-2、2002-2-2、---、2002-m-2にはリセット電位6001が接続されている。
れる時点では該第6トランジスタ4006-j(j=1,2,3,---,m)をオフとする制御電位が第6ト
ランジスタ4006-j(j=1,2,3,---,m)のゲートへ与えられていればよい。この場合のリセ
ット電位は(第2選択電位)−Vth1より第1選択電位側の電位に設定するとリセットの収束が速い。上記の制御電圧パルスは第6トランジスタをオフからオン、オンからオフへ駆動す
る電位変化をもち、それぞれ上記の必要なタイミングで、たとえば公知のシフトレジスタ等のパルス発生回路からなる制御パルス供給部から供給される。
図の電圧波形の極性は第6トランジスタがnチャネルとして示されている。
複数の第4トランジスタと1つの第6トランジスタからなり、
該第4トランジスタは電界効果トランジスタであり、2つの出力(ソース、ドレイン)とゲートを備え、該第6トランジスタは電界効果トランジスタであり、2つの出力(ソース、ドレイン)とゲートを備え、
該複数の第4トランジスタの出力の一方はそれぞれ該複数の第1出力線へ接続され、該複数の第4トランジスタの出力の他方はセンスアンプ入力に接続され、
該第6トランジスタの一方の出力は該複数の第4トランジスタの該他方に接続され、
該第6トランジスタの他方の出力はリセット電位が供給され、
該複数の第4トランジスタを順次オフ、オン、オフとする制御電圧パルスが該複数の第4トランジスタのゲートへ順次与えられ、
該第4トランジスタがオフのとき、またはオンからオフへ遷移する前に該第6トランジスタをオンとする制御電圧パルスが該第6トランジスタのゲートへ与えられる、言い換えれば、少なくとも該複数の第4トランジスタの一つがオフからオンへ遷移するセンスが開始される時点では該第6トランジスタをオフとする制御電位が第6トランジスタのゲートへ与えられる、
ことを特徴とする
リセット回路RSA2が提供される。
なお、セル内部電位のリセットだけのためであれば、読み出し後、該第4トランジスタがオンである間だけ該第6トランジスタをオンにすればよい。
上記の制御電圧パルスは第4トランジスタまたは第6トランジスタをオフからオン、オンからオフへ駆動する電位変化をもち、それぞれ上記の必要なタイミングで、たとえば公知のシフトレジスタ等のパルス発生回路からなる制御パルス供給部から供給される。
、4004-3、---、4004-mと第6トランジスタ4006-0で構成される。第4トランジスタ4004-1
、4004-2、4004-3、---、4004-mは電界効果トランジスタであり、2つの出力(ソース、ドレイン)の一方4004-1-1、4004-2-1、4004-3-1、---、4004-m-1はそれぞれ第1出力線15-1、15-2、15-3、---、15-mに接続されている。該第4トランジスタ4004-1、4004-2、4004-3、---、4004-mの出力の他方はセンスアンプ2003の入力2003-1に接続されている。第6トランジスタ4006-0は電界効果トランジスタであり、2つの出力(ソース、ドレイン)の一方
は該複数の第4トランジスタ4004-1、4004-2、4004-3、---、4004-mの出力の他方に接続され、2つの出力の他方4006-0-2はリセット電位供給手段6001に接続されている。なお、セ
ンスアンプ2003は参照入力を有し、該リセット電位と接続されている。
第2選択電位へ駆動する。図の電圧波形(5)、(6)では1つの第1選択線14-1と続いて
次ぎの第1選択線14-2が駆動される場合が示されている。ひとつの第1選択線14-iが第2電位に駆動されているとき、波形(1)、(2)、(3)、(4)で示すように第4トランジス
タ4004-j(j=1,2,3,---,m)のゲート4004-j-3に第4トランジスタ4004-jがオフ→オン→
オフとなる電圧パルスを順次印加する。これにより第1出力線15-j(j=1,2,3,---,m)とセンスアンプ2003の入力2003-1が順次接続され該ひとつの第1選択線14-iと第1出力線15-jとの交点にある光電変換セルの電気信号が読み出される。第4トランジスタ4004-jがオフ状
態のとき第6トランジスタがオンとなるゲート電位を与えておけばセンスアンプの入力へ
はリセット電位を基点として光電変換セルの電気信号が伝えられる。電圧波形(9)は更
に第4トランジスタ4004-jがオンとなった後半に第6トランジスタがオンとなる動作波形が示されている。この場合は電気信号読み出し後に該光電変換セルのセル内電位をリセットすることができる。図の電圧波形の極性は第4トランジスタ4004-jがpチャネルトランジスタ、第6トランジスタ4006-0がnチャネルとして示されている。
次の接続の第6トランジスタで構成される。
2つの出力(ソース、ドレイン)とゲートを有する電界効果トランジスタである第6トランジスタから構成され、
該出力の一方は光電変換アレイR1Bの第2出力線へ接続され、該出力の他方はリセット電位が与えられ、
光電変換アレイR1Bの第1選択線が第1選択電位でありかつ第2選択線が第3電位であるとき、または該第1選択線が第2選択電位に遷移した後半または該第2選択線が第4電位に遷移した後半に、該ゲートに該第6トランジスタがオンなる電圧パルスが与えられる、言い換えれば、すくなくとも該第2選択線が第4選択電位にあり該第1選択線が第1選択電位から該第2選択電位に遷移する時点、または該第1選択線が該第2選択電位にあり該第2選択線が第3選択電位から第4選択電位に遷移する時点で、該第6トランジスタのゲートに該第6トランジスタがオフになる制御電位が与えられ、
該第1選択電位は前記光電変換セルの電気信号を該第2セル出力部から遮断する電位であり、該第2選択電位は該第1選択電位に比べて前記光電変換素子の電気信号電流が流れやすい電位差極性の方向の電位であり、
該第3選択電位は該第2トランジスタを遮断する電位であり、該第4選択電位は該第2トランジスタを導通させる方向の電位である
ることを特徴とするリセット回路RSB1。
なお、セル内部電位のリセットだけのためであれば、読み出し後、該第1選択線が該第2選択電位でかつ該第2選択線が該第4電位にある間だけ該第6トランジスタをオンにすればよい。
から構成される。該第6トランジスタ4006-0は電界効果トランジスタであり、第6トランジスタ4006-0の2つの出力(ソースまたはドレイン)のうちその一方の出力4006-0-1が第2出力線17へ接続され、他方4006-0-2がリセット電位6001へ接続されている。センスアンプ2002の入力2002-0-1は該第2出力線17、該第6トランジスタの出力の一方4006-0-1が接続されている。該センスアンプ2002の参照入力2002-0-2にはリセット電位供給手段6001が接続されている。
オンのための制御電圧パルスは第1選択線電位が第1選択電位でありかつ第2選択線電位が第3選択電位である時間の少なくとも1部、または、第1選択線電位が第2選択電位にあり第1選択電位に遷移する前段階あるいは第2選択線電位が第4選択電位にあり第3第3選択電位に遷移する前段階に第6トランジスタのゲートへ加えられる。後者は光電変換セル内のセル電位リセットのために有効である。
上記の制御電圧パルスは第6トランジスタをオフからオン、オンからオフへ駆動する電位変化をもち、それぞれ上記の必要なタイミングで、たとえば公知のシフトレジスタ等のパルス発生回路からなる制御パルス供給部から供給される。
給するために、該第3出力線18へ第5出力電位を供給し、選択光電変換セルが接続されている第3出力線18へ第6電位を供給することによりアレイ中の1光電変換セルが選択できる。
1)センスアンプ2002に電気信号センス制御回路4030により接続され、
2)第6電位へ該電気信号センス制御回路4030により駆動された後、
3)浮遊状態に該電気信号センス制御回路4030により切り替えられ、
4)複数の第1選択線14-i(i=1,2,3,---,n)のうち該選択光電変換セルが接続されている第1選択線14-iの電位を第1選択電位から第2選択電位へ駆動し、
選択された光電変換セルからの電気信号を該センスアンプ2002でセンスする。
なくとも1部において、該電気信号センス制御回路4030で該第3出力線18-jを第5電位に駆動することにより隣接する光電変換セルC1からの電気信号の相互重畳を防ぐことができる。また、第1選択線電位が第2選択電位にあり第1選択電位に遷移する前段階に該電気信号
センス制御回路4030で該第3出力線18-jを第6電位に駆動することで光電変換セルC1内のセル電位リセットが可能である。なお、上記手順のうち、1)と2)は入れ替わってもよい。
接続回路と、
出力非選択電位設定回路と、
出力選択電位設定回路と、
からなり、
該接続回路は光電変換アレイR1Cの複数の第3出力線とセンスアンプの入力の間に設けられ、
該接続回路は該複数の第3出力線から選択された1つの第3出力線と該センスアンプの入力の間で低抵抗となり、そのほかの第3出力線と該センスアンプの入力の間では高抵抗となり、
該出力非選択電位設定回路は該複数の第3出力線と第5電位供給手段の間に設けられ、
該出力非選択電位設定回路は該複数の第3出力線から選択された第3出力線と該第5電位供給手段間では高抵抗となり、選択されない第3出力線へ第5電位を供給し、
該出力選択電位設定回路は該接続回路のセンスアンプ側(該センスアンプの入力)と第6
電位供給手段の間に設けられ、
該出力選択電位設定回路は該光電変換アレイR1Cの複数の第1選択線がすべて第1選択電位にあるときの少なくとも一部、または、該複数の第1選択線のうちの1つが第2選択電位にあり、該第1選択電位に遷移する前に該接続回路のセンスアンプ側(該センスアンプの入力)に該第6電位を供給し、その他の時点では高抵抗となる、すなわち、該出力選択電位設定回路はすくなくとも、該光電変換アレイR1Cの該複数の第1選択線のうち1つが該第1選択電位から該第2選択電位に遷移する時点で高抵抗となり、
該第1選択電位は前記光電変換セルの電気信号を該第3セル出力部から遮断する電位であり、該第2選択電位は該第1選択電位に比べて前記光電変換素子の電気信号電流が流れやすい電位差極性の方向の電位である
こと特徴とする電気信号センス制御回路。
この場合、センスアンプは入力と出力のほかに参照入力も有し、参照入力には該第6電位が供給されることが望ましい。
接続回路と、
出力非選択電位設定回路と、
出力選択電位設定回路と、
からなり、
該接続回路は、上記光電変換アレイR1Aの複数の第1出力線とセンスアンプの入力の間に設けられ、
該接続回路は該複数の第1出力線から選択された1つの第1出力線と該センスアンプの入力の間で低抵抗となり、そのほかの第1出力線と該センスアンプの入力の間では高抵抗となり、
該出力非選択電位設定回路は該複数の第1出力線と第5電位供給手段の間に設けられ、
該出力非選択電位設定回路は該複数の第1出力線から選択された第3出力線と該第5電位供給手段間では高抵抗となり、選択されない第1出力線へ第5電位を供給し、
該出力選択電位設定回路は該センスアンプの入力(該接続回路のセンスアンプ側)と第6電位供給手段の間に設けられ、
該出力選択電位設定回路はアレイR1Aの複数の第1選択線がすべて第1選択電位にあるときの少なくとも一部、または、該複数の第1選択線のうちの1つが第2選択電位にあり、該第1選択電位に遷移する前に該センスアンプの入力(該接続回路のセンスアンプ側)に第6電位を供給し、その他の時点では高抵抗となる、すなわち、該出力選択電位設定回路はすくなくとも、該光電変換アレイの該複数の第1選択線のうち1つが該第1選択電位から該第2選択電位に遷移する時点で高抵抗となり、
該第1選択電位は前記光電変換セルの電気信号を該第1セル出力部から遮断する電位であり、該第2選択電位は該第1選択電位に比べて前記光電変換素子の電気信号電流が流れやすい電位差極性の方向の電位である
こと特徴とする電気信号センス制御回路。
前記接続回路は複数の第4トランジスタから構成され、
該複数の第4トランジスタは電界効果トランジスタであり、2つの出力部(ソース、ドレイン)を有し、その出力部の一方は前記複数の第3出力線または前記複数の第1出力線にそれぞれ接続され、その出力部の他方はセンスアンプの入力に接続され、
前記出力非選択電位設定回路は複数の第5トランジスタから構成され、
該複数の第5トランジスタは2つの出力部を有し、その出力部の一方は前記複数の第3出力
線にそれぞれ接続され、その出力部の他方は第5電位供給手段に接続され、
前記出力選択電位設定回路は第6トランジスタから構成され、
該第6トランジスタは電界効果トランジスタであり、2つの出力部(ソース、ドレイン)を有し、その出力部の一方は第6電位供給手段に接続され、その出力部の他方は該複数の第4トランジスタの該他方の出力部に接続された、
ことを特徴とする前記電気信号センス制御回路。
図21において、4030は電気信号センス制御回路の全体を示す。4004-1、4004-2、4004-3、---、4004-mは光電変換アレイR1Cの複数の第3出力線18-1、18-2、18-3、---18,mとセンンスアンプ2002とを時系列的に接続・遮断をするための複数の第4トランジスタ4004-1、4004-2、4004-3、---、4004-mで、接続回路4034を構成する。該複数の第4トランジスタ4004-1、4004-2、4004-3、---、4004-m は電界効果トランジスタでありその2つの出力部(ソース、ドレイン)の一方はアレイの複数の第3出力線(18-1、18-2、18-3、---18-m)へ電気信号センス制御回路4030の端子4030-1、4030-2、4030-3、---、4030-mを介して各々接続され、該複数の第4トランジスタ4004-1、4004-2、4004-3、---、4004-mの出力部の他方は一括して電気信号センス制御回路4030の出力端子4032-0に接続されさらに出力端子4032-0を介してセンスアンプ2002の入力端子2002-1に接続される。
第4トランジスタ4004-1、4004-2、4004-3、---、4004-mと第5トランジスタ4005-1、4005-2、4005-3、---、4005-mの組4004-1および4005-1、4004-2および4005-2、4004-3および4005-3、---、4004-mおよび4005-mがそれぞれ相補形のトランジスタである場合はそれぞれの組のトランジスタのゲートあるいはベースへ与えられる制御パルスは2つから1つへ縮減されて好都合である。
第6トランジスタ4006-0はそのゲートに端子4033-63を介して与える制御パルスにより、光電変換セルC1が選択されていないフェーズの少なくとも一部でオンとなるように制御される。
光電変換セルC1が選択されていないフェーズとは光電変換アレイR1Cのすべての第1選択線14-1、14-2、14-3、---、14-nが第1電位となっているフェーズであり、光電変換セルC1が選択されているフェーズとは光電変換アレイR1Cの第1選択線14-1、14-2、14-3、---、14-nのどれかが第2電位となっているフェーズである。
また、光電変換セルC1が選択されているフェーズではオフからオンとすることで、読み出しに続いて光電変換セルC1内部電位のresetが可能となる。この場合resetをより高速に収束させるためには、すでに述べたように、第6電位供給手段6003を(第2選択電位)−Vth1−Vbe(またはVd)より第1選択電位側の値に設定することが望ましい。
集積回路上では第5電位供給手段5003または第6電位供給手段6003は外部パッドから第5電位または第6電位を供給する配線であってもよいし、第5電位または第6電位を供給する電源回路であってもよい。
電圧波形の極性は第4トランジスタ4004-1、4004-2、4004-3、---、4004-mがpチャネル電界効果トランジスタ、第5トランジスタ4005-1、4005-2、4005-3、---、4005-mもpチャネル電界効果トランジスタ、第6トランジスタ4006-0がnチャネル電界効果トランジスタの場合を示している。また光電変換セルC1の第1トランジスタ10はpチャネル電界効果トランジスタの場合を示している。
波形(1)は第4トランジスタ4004-1をオフからオンへ駆動するためにそのゲートへ(端子4033-1を介して)与える電圧波形であり、
波形(2)は第5トランジスタ4005-1をオンからオフへ駆動するためにそのゲートへ(端子4033-01)を介して与える電圧波形である。
これらは光電変換アレイR1Cの第3出力線18-1、18-2、18-3、---18-mの電位を制御するために与えられる。
波形(1)(2)は第4、第5のどちらかのトランジスタがオンになる前に、両方のトランジスタがオフとなっているフェーズを確保する時系列で与えられる。この具体例では波形(2)で第5トランジスタ4005-1がオフになった後、波形(1)で第4トランジスタ4004-1をオンとし、次に第4トランジスタ4004-1をオフとした後に第5トランジスタ4005-1をオンとしている。
ンとされている。このために波形(9)で示す電圧パルスが(端子4033-63を介して)第6トランジスタ4006-0のゲートへ供給される。
→第1選択電位と順次駆動される。これにより、第3出力線18-1→端子4030-1→第4トラン
ジスタ4004-1の一方の出力→他方の出力→端子4032を通して第3出力線18-1と各第1選択線14-1、14-2、14-3、---14-nとの交点に位置する光電変換セルC1の電気信号が順次読み出
され、センスアンプ入力端子2002-1を介してセンスアンプへ順次入力される。波形(10)はこのときの第3出力線18-1(これと接続されている端子4030-1)の電圧波形であり、波形(12)はこのときのセンスアンプ入力2002-1の波形である(端子4032-0の波形でもある)。
図中の破線丸印は電気信号がセンスされる時間フェーズを示している。波形(10)すなわち第3出力線18-1の波形の第5電位は第4トランジスタ4005-1がオフ状態であるためにセンス
アンプ入力へは伝わらない。
同様に第j列目の第4トランジスタ4004-j(図示されず)がオンとなるフェーズでは、各第1選択線14-1、14-2、14-3、---14-nが第1選択電位から第2選択電位さらに第1選択電位へと順次駆動されることにより、第3出力線18-j(図示されず)と各第1選択線14-1、14-2、14-3、---14-nとの交点に位置する光電変換セルC1の電気信号が順次読み出される。
第1選択線14-1、14-2、14-3、---14-nのうち、どれかの電位が第2選択電位となっていて、該電気信号が読み出された後のフェーズで第6トランジスタ4006-0をオンとすることにより、そのとき選択されている光電変換セルC1のセル内部電位リセットが可能となる。その場合の第6電位を(第2選択電位)−Vth1−Vbe(またはVd)より第1選択電位側の値に設定することで、セル内部電位のより高速な収束が可能となる。
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそれぞれ設けられた1つないしは複数の第3半導体領域と、
第7表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該第2半導体領域と離間して設けられた第7半導体領域と、
第8表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、第7半導体領域と離間してかつ該第7半導体領域と該第1表面方向に対向して設けられた第8半導体領域と、
該第7半導体領域と該第8半導体領域にはさまれた該第1表面の少なくとも1部に設けられた
第1ゲート絶縁膜と該第1ゲート絶縁膜上に該第7半導体領域と該第8半導体領域を橋渡すごとく設けられた第1ゲートと、
から少なくとも構成され、
該第3半導体領域は1つを除いてそれ自身が設けられていない該第2半導体領域に電気接続され、
該第3半導体領域と電気的に接続されていない該第2半導体領域は該第1半導体領域と主たる光電変換接合を形成し、
該第2半導体領域と接続されていない該1つの第3半導体領域は該第7半導体領域と電気接続され、
該第8半導体領域は光電変換セルの第1セル出力部を構成し、
該第1ゲートは第1セル選択部を構成する
ことを特徴とする光電変換セルA1str。
図において、110は第1半導体領域、120-1、120-2、120-3は第2半導体領域、130-1、130-2、130-3は第3半導体領域である。該第1半導体領域110、第2半導体領域120-1、120-2、120-3、第3半導体領域130-1、130-2、130-3で光電変換セルの光電変換素子100を構成する。
それぞれの半導体領域間の相互接続は概念的に点線で示され、図の例では、第2半導体領域120-2はそれに設けられている第3半導体領域130-2以外の第3半導体領域130-1に接続されている。第2半導体領域120-3はそれに設けられている第3半導体領域130-3以外の第3半導体領域130-2に接続されている。第3半導体領域130-3は第8半導体領域280に接続されている。第7半導体領域270は光電変換セルA1の第1セル出力部を構成する。61は光電変換アレイR1Aを構成する場合の第1出力線15への接続を模式的に示している。第1ゲート112は第1半導体領域110の第1表面の第7、第8半導体領域270、280に挟まれた部分およびその隣接する第7、第8半導体領域270、280の表面の上に形成された第1絶縁膜111を介して、その電位変化により第7、8半導体領域間の第1半導体領域110の第1表面内または第1表面上にチャネルを誘起・消滅させる。該第7、第8半導体領域270、280、第7、第8半導体領域270、280で挟まれた第1半導体領域110の第1表面、第1絶縁膜111、第1ゲート112で第1トランジスタ10を構成する。該第1ゲート112はこの光電変換セルA1の第1セル選択部を構成する。31は光電変換アレイR1Aを構成する場合の第1選択線14への接続を模式的に示している。
第1半導体領域110は1〜10Ωcm n形シリコン基板である。なお、長波長光感度向上、隣接セル間光情報ミキシング防止、雑音防止効果を狙って低抵抗n形Si基板上の高抵抗n形エピタキシアル層(10〜20μm厚)としても実施することができる。
第2半導体領域120-1、120-2、120-3は表面不純物濃度が1E18〜1E19(原子/cm3)のp形シリコン、
第3半導体領域130-1、130-2、130-3はその深さがそれぞれ収容されている第2半導体領域120-1、120-2、120-3の深さより浅く、表面不純物濃度がそれぞれ収容されている第2半導体領域120-1、120-2、120-3より大きい1E19〜1E21(原子/cm3)のn形シリコン、
第7、第8半導体領域270、280は表面不純物濃度が1E19〜1E20(原子/cm3)のp形シリコンで形成される。
第1絶縁膜111は30〜40nm厚のシリコン酸化膜、第1ゲート112はp形多結晶シリコンである。
を有し、同じ機能を果たす。なお、図で示す第1半導体領域110の表面は表面漏洩電流を防止するために半導体領域114で覆われている。図23に示されていないコンタクトホールも
図24では示されており、123-2、123-3はそれぞれ第2半導体領域120-2、120-3上に設けられた絶縁膜に穿孔された配線用コンタクトホールであり、133-1、133-2、133-3はそれぞ
れ第3半導体領域130-1、130-2、130-3上に設けられた絶縁膜へ穿孔された配線用コンタクトホールである。273、283はそれぞれ第7、第8半導体領域270、280上に設けられた絶縁膜へ穿孔された配線用のコンタクトホール、313は第1ゲート延在部分上の絶縁膜へ穿孔されたコンタクトホールである。図24には図23において模式的に点線で記載されている相互接続が平面図形で示されているが番号付けは省く。なお、第7、8半導体領域270、280の第1
ゲート112の長手方向に沿った寸法(チャネル幅)はセルの電気信号読み出し速度、また
はリセット速度を速めるために図24の例より大きく設定することができる。図24で14-kはアレイを構成するときの第1選択線14であり、15-jはアレイを構成するときの第1出力線15である。
ホトダイオードの光電流の約38万倍の電流が得られていることが確かめられている。この光電変換セルA1strでは第1選択電位はVcc(5V)、第2選択電位はVss(0V)に設定されて
いる。この場合、第1セル選択部電位Vselectp1が第2選択電位から1V強増加するまで第1
出力線15(0Vに設定された)から読み出される信号電流Iout1に大きな変化はない。ま
た、第1セル選択部の電位が第1選択電位から約0.5V少ない状態までは光電変換セルA1str
からの電流は遮断されている。この光電変換セルA1strの暗電流は1E-11Aのレベルである
。この実験に使われた照明は室内照明レベルより桁違いに暗いので、出力電流は図25の値が上限ではなく照度を増加すれば一桁は増加する。従って、本発明の光電変換セルA1str
では7桁のダイナミックレンジが可能である。なお出力電流上限は、第1トランジスタ10のチャネル幅で決まっている。
なお、図で、Vout1は第1セル出力部電圧、縦軸Iout1は第1セル出力部電圧Vout1を0Vとしたときの第1セル出力部からの読み出し直流電流、横軸1st select port voltage, Vselectp1 は第1セル選択部電圧。これらの電圧は光電変換セルの一方の電源電位Vss(測定では0Vに固定)を基準にしてそれぞれ第1セル出力部、第1セル選択部の電位を電圧で表した。この測定に用いた他方の電源電位VccはVss+5Vとしている。
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそれぞれ設けられた1つないしは複数の第3半導体領域と、
第4表面と逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該1つないしは複数の第2半導体領域と離間して設けられた第4半導体領域と、
該第4半導体領域の該第4表面へ互いに離間して設けた第1導電形の第5、第6半導体領域と
該第5半導体領域と該第6半導体領域にはさまれた該第4半導体領域の該第4表面内または該第4表面上にすくなくとも一部が設けられた第4ゲート絶縁膜と該第4ゲート絶縁膜上に該第5半導体領域と該第6半導体領域を橋渡すごとく設けられた第4ゲートと、
第7表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、第4半導体領域と離間して設けられた第7半導体領域と、
第8表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、
第4、第7半導体領域と離間してかつ該第7半導体領域と該第1表面方向に対向して設けられた第8半導体領域と、
該第7半導体領域と該第8半導体領域にはさまれた該第1表面内または該第1表面上にその少なくとも一部が設けられた第1ゲート絶縁膜と該第1ゲート絶縁膜上に該第7半導体領域と該第8半導体領域を橋渡すごとく設けられた第1ゲートと、
から少なくとも構成され、
該第3半導体領域は1つを除いてそれ自身が設けられていない該第2半導体領域に電気接続され、
該第3半導体領域と電気接続されていない該第2半導体領域は該第1半導体領域と主たる光電変換接合を形成し、
該第2半導体領域と接続されていない該1つの第3半導体領域は該第5半導体領域と電気接続され、
該第6半導体領域と該第8半導体領域とが電気接続され、
該第7半導体領域は光電変換セルの第2セル出力部を構成し、
該第1ゲートは第1セル選択部を構成し、該第4ゲートは第2セル選択部を構成する
ことを特徴とする光電変換セルB2str。
とができる。
に接している場合はこれらの領域を電気接続するための導電膜を設ける必要がない低抵抗接合が形成される場合がある。
図において、図23同様、110は第1半導体領域、120-1、120-2は第2半導体領域、130-1、130-2は第3半導体領域である。該第1半導体領域110、第2半導体領域120-1、120-2、第3半導体領域130-1、130-2で光電変換セルB2の光電変換素子100を構成する。270、280は第7、第8半導体領域、111、112は第1絶縁膜、該第1絶縁膜上に設けられた第1ゲートである。第1ゲート112は第1半導体領域110の第1表面の第7、第8半導体領域270、280に挟まれた部分およびその隣接する第7、第8半導体領域270、280の表面の上に形成された第1絶縁膜111を介して、その電位変化により第7,8半導体領域270、280間の第1半導体領域110の第1表面内または第1表面上にチャネルを誘起・消滅させる。第7、第8半導体領域270、280、第7、第8半導体領域270、280で挟まれた第1半導体領域110の第1表面、第1絶縁膜111、第1ゲート112で第1トランジスタ10を構成する。140、150、160はそれぞれ第4、第5、第6半導体領域、141は該第4半導体領域の第4表面上に設けられた第4絶縁膜、142は該第4絶縁膜上に設けられた第4ゲートである。第4ゲート142は第4半導体領域140の第4表面の第5、第6半導体領域150、160に挟まれた部分およびその隣接する第5、第6半導体領域150、160の表面の上に形成された第4絶縁膜141を介して、その電位変化により第5,6半導体領域150、160間の第4半
導体領域140の第4表面内または第4表面上にチャネルを誘起・消滅させる。第5、第6半導体領域150、160、第5、第6半導体領域150、160で挟まれた第4半導体領域の第4表面、第4絶縁膜141、第4ゲート142で第2トランジスタ20を構成する。
更に図に示すように第6半導体領域160と第8半導体領域280とを接触させることができ、一層の面積縮小が可能となる。このとき第6半導体領域160と第8半導体領域280の接触部分で不純物濃度が2E19原子/cc以上であれば接触抵抗が小さくなり金属薄膜による相互接続(図において点線で模式的に示されている)は不要となる。
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそれぞれ設けられた1つないしは複数の第3半導体領域と、
第7表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該第2半導体領域と離間して設けられた第7半導体領域と、
第8表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、第7半導体領域と離間してかつ該第7半導体領域と対向して設けられた第8半導体領域と、
該第7半導体領域と該第8半導体領域にはさまれた該第1表面の少なくとも1部に設けられた第1ゲート絶縁膜と該第1ゲート絶縁膜上に該第7半導体領域と該第8半導体領域を橋渡すごとく設けられた第1ゲートと、
第9表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、第7、第8半導体領域と離間して設けられた第9半導体領域と、
第10表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、第8、第9半導体領域と離間してかつ該第9半導体領域と対向して設けられた第10半導体領域と、
該第9半導体領域と該第10半導体領域にはさまれた該第1表面の少なくとも1部に設けられた第2ゲート絶縁膜と該第2ゲート絶縁膜上に該第9半導体領域と該第10半導体領域を橋渡すごとく設けられた第2ゲートと、
から少なくとも構成され
該第3半導体領域は1つを除いてそれ自身が設けられていない該第2半導体領域に電気接続され、
該第3半導体領域と電気的に接続されていない該第2半導体領域は該第1半導体領域と主た
る光電変換接合を形成し、
該第2半導体領域と接続されていない該1つの第3半導体領域は該第8半導体領域と電気接続され、
該第7半導体領域と該第10半導体領域とが電気接続され、
該第9半導体領域は光電変換セルの第2セル出力部を構成し、
該第1ゲートは第1セル選択部を構成し、該第2ゲートは第2セル選択部を構成する
ことを特徴とする光電変換セルB1str。
図において、図23同様、110は第1半導体領域、120-1、120-2は第2半導体領域、130-1、130-2は第3半導体領域である。該第1半導体領域110、第2半導体領域120-1、120-2、第3半導体領域130-1、130-2で光電変換セルB1の光電変換素子100を構成する。270、280は第7、第8半導体領域、111、112は第1絶縁膜、該第1絶縁膜上に設けられた第1ゲートである。第1ゲート112は第1半導体領域110の第1表面の第7、第8半導体領域270、280に挟まれた部分およびその隣接する第7、第8半導体領域270、280の表面の上に形成された第1絶縁膜111を介して、その電位変化により第7,8半導体領域270、280間の第1半導体領域110の第1表面内または第1表面上にチャネルを誘起・消滅させる。第7、第8半導体領域270、280、第7、第8半導体領域270、280で挟まれた第1半導体領域110の第1表面、第1絶縁膜111、第1ゲート112で第1トランジスタ10を構成する。290、300はそれぞれ第9、第10半導体領域、121は該第1半導体領域の第1表面上に設けられた第2絶縁膜、122は該第2絶縁膜上に設けられた第2ゲートである。第2ゲート122は第1半導体領域110の第1表面の第9、第10半導体領域290、300に挟まれた部分およびその隣接する第9、第10半導体領域290、300の表面の上に形成された第2絶縁膜121を介して、その電位変化により第9,10半導体領域290、300間の第1半導体領域110の第1表面内または第1表面上にチャネルを誘起・消滅させる。第9、第10半導体領域290、300、第9、第10半導体領域290、300で挟まれた第1半導体領域110の第1表面、第2絶縁膜121、第2ゲート122で第2トランジスタ20を構成する。
なお、第7半導体領域270と第10半導体領域300は離間することなく接触して光電変換セルB1面積の縮小を図ることができる。
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそれぞれ設けられた1つないしは複数の第3半導体領域と、
第11表面と逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該1つないしは複数の第2半導体領域と離間して設けられた第11半導体領域と、
第12表面と第1導電形を有し、該第11半導体領域の該第11表面内または該第11表面上に設けられた第12半導体領域と、
第7表面と逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該1つ
ないしは複数の第2半導体領域と離間して設けられた第7半導体領域と、
第8表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該1つないしは複数の第2半導体領域、該第7半導体領域、該第11半導体領域とそれぞれ離間してかつ該第7半導体領域と該第1表面方向に対抗して設けられた第8半導体領域と、
該第7半導体領域と該第8半導体領域にはさまれた該第1表面内または該第1表面上に少なくともその一部が設けられた第1ゲート絶縁膜と該第1ゲート絶縁膜上に該第7半導体領域と該第8半導体領域を橋渡すごとく設けられた第1ゲートと、
から少なくとも構成され、
該第2半導体領域は少なくとも1つを除いてそれ自身に設けられていない該第3半導体領域に電気接続され、
該第3半導体領域は少なくとも1つを除いてそれ自身が設けられていない該第2半導体領域に電気接続され、
該1つの第3半導体領域は該第8半導体領域に電気接続され、
該第7半導体領域は該第11半導体領域と電気接続され、
該第1ゲートは第セル1選択部を構成し、
該第12半導体領域は第3セル出力部を構成する
ことを特徴とする光電変換セルC1str。
図において、図23同様、110は第1半導体領域、120-1、120-2は第2半導体領域、130-1、130-2は第3半導体領域である。該第1半導体領域110、第2半導体領域120-1、120-2、第3半導体領域130-1、130-2で光電変換セルC1の光電変換素子100を構成する。270、280は第7、第8半導体領域、111、112は第1絶縁膜、該第1絶縁膜上に設けられた第1ゲートである。第1ゲート112は第1半導体領域110の第1表面の第7、第8半導体領域270、280に挟まれた部分およびその隣接する第7、第8半導体領域270、280の表面の上に形成された第1絶縁膜111を介して、その電位変化により第7,8半導体領域270、280間の第1半導体領域110の第1表面内または第1表面上にチャネルを誘起・消滅させる。第7、第8半導体領域270、280、第7、第8半導体領域270、280で挟まれた第1半導体領域110の第1表面、第1絶縁膜111、第1ゲート112で第1トランジスタ10を構成する。310、320はそれぞれ第11、第12半導体領域310、320である。この第11,12半導体領域310、320と第1半導体領域110で第3素子30を構成する。
領域120-2はそれに設けられている第3半導体領域130-2以外の第3半導体領域130-1に接続
されている。第3半導体領域130-2は第8半導体領域280に接続されている。第7半導体領域270は第11半導体領域310に接続されている。該第1ゲート112はこの光電変換セルC1の第1セル選択部を構成する。31は光電変換アレイR1Cを構成する場合の第1選択線14への接続を模式的に示している。第12半導体領域320は光電変換セルC1の第3セル出力を構成する。光電変換セルC1の選択には第12半導体領域320と第11半導体領域310間に形成される接合の整流特性を利用する。第3セル出力部が第5出力電位のときは該接合が逆バイアスされ光電変換セルC1の信号電流は読み出されない。第3セル出力部が第6出力電位の場合は該接合が順バイアスされ光電変換セルC1の信号電流は読み出される。このとき読み出される電流は第1
半導体領域110をコレクタ、第11半導体領域310をベース、第12半導体領域320をエミッタ
としたバイポーラトランジスタ動作で増幅される様に各半導体領域の不純物濃度を設定することができる。63は光電変換アレイR1Cを構成する場合の第3出力線18への接続を模式的に示している。
ル面積の縮小を図ることができる。
11:第1トランジスタの第1出力部
12:第1トランジスタの第2出力部
13:第1トランジスタの第3制御部
14、14-k:第1選択線
15、15-j:第1出力線
16:第2選択線
17:第2出力線
18:第3出力線
20:第2トランジスタ
24:第2トランジスタの第4出力部
25:第2トランジスタの第5出力部
26:第2トランジスタの第6制御部
30:第3素子
31:アレイ接続する場合の第1選択線への接続(模式的表示)
41:アレイ接続する場合の第2選択線への接続(模式的表示)
42:第4バイアス電位への接続(模式的表示)
36:第3素子の第6出力部
37:第3素子の第7入力部
38:第3素子の第8出力部
61:アレイを構成する場合の第1出力線への接続(模式的表示)
62:アレイを構成する場合の第2出力線への接続(模式的表示)
63:アレイを構成する場合の第3出力線への接続(模式的表示)
100:光電変換素子
101:光電変換素子の第1電気信号出力部
102:光電変換素子の第2電気信号出力部
110:第1半導体領域
111:第1絶縁膜
112:第1ゲート
114:より高不純物濃度の領域
120:第2半導体領域
123:コンタクトホール
130:第3半導体領域
133:コンタクトホール
140:第4半導体領域
141:第4絶縁膜
142:第4ゲート
150:第5半導体領域
160:第6半導体領域
270:第7半導体領域
273:コンタクトホール
280:第8半導体領域
283:コンタクトホール
310:第11半導体領域
320:第12半導体領域
313:コンタクトホール
1000:光電変換セル
1002:光電変換セル
2000:センスアンプ
2001:センスアンプ
2002:参照入力付センスアンプ
2010:第1セルバイアス
2030:第3セルバイアス
3000:スイッチ回路
3001:スイッチ回路
3003:シフトレジスタ回路
4004:第4トランジスタ
4005:第5トランジスタ
4006:第6トランジスタ
4010:リセット回路
4011:リセット回路
4020:リセット回路
4030:電気信号センス制御回路
4034:接続回路
4035:出力非選択電位設定回路
4036:出力選択電位設定回路
5003:第5電位供給手段
6001:リセット電位供給手段
6003:第6電位供給手段
Claims (23)
- 増幅機能を有する光電変換素子と、
第1電界効果トランジスタと、
からすくなくとも構成され、
該光電変換素子は第1電気信号出力部と、第2電気信号出力部と、を有し、
該第1電界効果トランジスタは第1出力部と、第2出力部と、該第1出力部第2出力部間に
流れる電流ないし該第1出力部第2出力部間抵抗を制御する第3制御部と、を有し、
該光電変換素子の該第2電気信号出力部は該第1電気信号出力部に対して電気信号電流が流れやすい電位差極性と流れにくい電位差極性を有し、
該第1出力部第2出力部間に流れる電流または該第1出力部第2出力部間抵抗は主として該第3制御部と該第2出力部との間の電圧で制御され、
該第2電気信号出力部は該第2出力部と接続され、該第1出力部を第1セル出力部とし、
該第3制御部を第1セル選択部とし、
該第1セル選択部を該電気信号電流が流れやすい電位差極性の電位方向へ駆動すること
により光電変換セルの電気信号を該第1セル出力部から読み出し、その逆方向へ駆動する
ことにより光電変換セルの電気信号を該第1セル出力部から遮断し、
該増幅機能を有する光電変換素子は、フォトトランジスタ、フォト電界効果トランジスタ、フォトトランジスタのエミッタをバイポーラトランジスタのベースに接続した素子、フォトレジスタをバイポーラトランジスタのベースに接続した素子、該フォトトランジスタのエミッタまたは該フォトレジスタを接続した該バイポーラトランジスタのエミッタをさらに別のバイポーラトランジスタのベースに接続した素子のいずれか1つであり、該第2電気信号出力部と該第2出力部とは互いに逆導電形の半導体である
ことを特徴とする光電変換セル。 - 増幅機能を有する光電変換素子と、
第1電界効果トランジスタと、
第2トランジスタと、
からすくなくとも構成され、
該光電変換素子は第1電気信号出力部と、第2電気信号出力部と、を有し、
該第1電界効果トランジスタは第1出力部と、第2出力部と、該第1出力部第2出力部間に
流れる電流ないし該第1出力部第2出力部間抵抗を制御する第3制御部と、を有し、
該第2トランジスタは第4出力部と、第5出力部と、該第4出力部第5出力部間に流れる電
流ないし該第4出力部第5出力部間の抵抗を制御する第6制御部と、を有し、
該光電変換素子の該第2電気信号出力部は該第1電気信号出力部に対して電気信号電流が流れやすい電位差極性と流れにくい電位差極性を有し、
該第1電界効果トランジスタの該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗は主として該第3制御部と該第2出力部との間の電圧で制御され、
該第2電気信号出力部は該第1電界効果トランジスタの該第2出力部と接続され、
該第2トランジスタの該第5出力部は該第1電界効果トランジスタの該第1出力部へ接続され、
該第2トランジスタの該第4出力部を第2セル出力部とし、
該第1電界効果トランジスタの該第3制御部を第1セル選択部とし、
該第2トランジスタの該第6制御部を第2セル選択部とし、
該第2セル選択部を該第2トランジスタが導通する方向の電位方向へ駆動し、かつ、該第1セル選択部を該電気信号電流が流れやすい電位差極性の電位方向へ駆動することにより
該第2セル出力部から光電変換セルの電気信号を読み出し、その逆方向へ駆動することに
より光電変換セルの電気信号を該第2セル出力部から遮断する、または、該第2セル選択部を該第2トランジスタが遮断する電位方向へ駆動することにより該第1セル選択部の電位によらず光電変換セルの電気信号を該第2セル出力部から遮断し、
該増幅機能を有する光電変換素子は、フォトトランジスタ、フォト電界効果トランジスタ、フォトトランジスタのエミッタをバイポーラトランジスタのベースに接続した素子、フォトレジスタをバイポーラトランジスタのベースに接続した素子、該フォトトランジスタのエミッタまたは該フォトレジスタを接続した該バイポーラトランジスタのエミッタをさらに別のバイポーラトランジスタのベースに接続した素子のいずれか1つであり、該第2電気信号出力部と該第2出力部とは互いに逆導電形の半導体である
ことを特徴とする光電変換セル。 - 増幅機能を有する光電変換素子と、
第1電界効果トランジスタと、
第2トランジスタと、
からすくなくとも構成され、
該光電変換素子は第1電気信号出力部と、第2電気信号出力部と、を有し、
該第1電界効果トランジスタは第1出力部と、第2出力部と、該第1出力部第2出力部間に
流れる電流ないし該第1出力部第2出力部間抵抗を制御する第3制御部と、を有し、
該第2トランジスタは第4出力部と、第5出力部と、該第4出力部第5出力部間に流れる電流
ないし該第4出力部第5出力部間の抵抗を制御する第6制御部と、を有し、
該光電変換素子の該第2電気信号出力部は該第1電気信号出力部に対して電気信号電流が流れやすい電位差極性と流れにくい電位差極性を有し、
該第1電界効果トランジスタの該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗は主として該第3制御部と該第2出力部との間の電圧で制御され、
該第2電気信号出力部は該第2トランジスタの該第4出力部と接続され、
該第1電界効果トランジスタの該第2出力部は該第2トランジスタの該第5出力部へ接続され、
該第1電界効果トランジスタの該第1出力部を第2セル出力部とし、
該第1電界効果トランジスタの該第3制御部を第1セル選択部とし、
該第2トランジスタの該第6制御部を第2セル選択部とし、
該第2セル選択部を該第2トランジスタが導通する方向の電位方向へ駆動し、かつ、
該第1セル選択部を該電気信号電流が流れやすい電位差極性の電位方向へ駆動することに
より該第2セル出力部から光電変換セルの電気信号を読み出し、その逆方向へ駆動するこ
とにより光電変換セルの電気信号を該第2セル出力部から遮断する、または、該第2セル選択部を該第2トランジスタが遮断する方向の電位方向へ駆動することにより該第1セル選択
部の電位によらず光電変換セルの電気信号を第2セル出力部から遮断し、
該増幅機能を有する光電変換素子は、フォトトランジスタ、フォト電界効果トランジスタ、フォトトランジスタのエミッタをバイポーラトランジスタのベースに接続した素子、フォトレジスタをバイポーラトランジスタのベースに接続した素子、該フォトトランジスタのエミッタまたは該フォトレジスタを接続した該バイポーラトランジスタのエミッタをさらに別のバイポーラトランジスタのベースに接続した素子のいずれか1つであり、該第2電気信号出力部と該第2出力部とは互いに逆導電形の半導体である
ことを特徴とする光電変換セル。 - 増幅機能を有する光電変換素子と、
第1電界効果トランジスタと、
第3素子と、
からすくなくとも構成され、
該光電変換素子は第1電気信号出力部と、第2電気信号出力部と、を有し、
該第1電界効果トランジスタは第1出力部と、第2出力部と、該第1出力部第2出力部間に
流れる電流ないし該第1出力部第2出力部間抵抗を制御する第3制御部と、を有し、
該第3素子は少なくとも第7入力部と、第8出力部と、を有し、
該光電変換素子の該第2電気信号出力部は該第1電気信号出力部に対して電気信号電流が流れやすい電位差極性と流れにくい電位差極性を有し、
該第1電界効果トランジスタの該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗は主として該第3制御部と該第2出力部との間の電圧で制御され、
該第2電気信号出力部は該第1電界効果トランジスタの該第2出力部と接続され、
該第1電界効果トランジスタの該第1出力部は該第3素子の該第7入力部へ接続され、
該第3素子の該第8出力部を第3セル出力部とし、
該第1電界効果トランジスタの該第3制御部を第1セル選択部とし、
該第3セル出力部を該第3素子が導通する方向の電位へ駆動し、かつ、
該第1セル選択部を該電気信号電流が流れやすい電位差極性の電位方向へ駆動すること
により該第3セル出力部から光電変換セルの電気信号を読み出し、その逆方向へ駆動する
ことにより光電変換セルの電気信号を該第3セル出力部から遮断する、または、該第3セル出力部を該第3素子が遮断される方向の電位へ駆動することにより該第1セル選択部の電位によらず光電変換セルの電気信号を該第3セル出力部から遮断し、
該増幅機能を有する光電変換素子は、フォトトランジスタ、フォト電界効果トランジスタ、フォトトランジスタのエミッタをバイポーラトランジスタのベースに接続した素子、フォトレジスタをバイポーラトランジスタのベースに接続した素子、該フォトトランジスタのエミッタまたは該フォトレジスタを接続した該バイポーラトランジスタのエミッタをさらに別のバイポーラトランジスタのベースに接続した素子のいずれか1つであり、該第2電気信号出力部と該第2出力部とは互いに逆導電形の半導体である
ことを特徴とする光電変換セル。 - 前記増幅機能を有する光電変換素子が、
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそ
れぞれ設けられた1つないしは複数の第3半導体領域と、
から少なくとも構成され、
該第2半導体領域が複数の場合は、該第2半導体領域は少なくとも1つを除いてそれ自身
に設けられていない該第3半導体領域に電気接続され、
該第3半導体領域が複数の場合は、該第3半導体領域は少なくとも1つを除いてそれ自身
が設けられていない該第2半導体領域に電気接続され、
該第1半導体領域は前記第1電気信号出力部であり、該1つの第3半導体領域は前記第2電気信号出力部となっていること
を特徴とする請求項1、2、3、4のうち1項記載の光電変換セル。 - 前記増幅機能を有する光電変換素子が、
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上に設
けられた第3半導体領域と、
該第2半導体領域内に該第1半導体領域と該第3半導体領域間を橋渡すように設けられた
チャネル形成領域と、
から少なくとも構成され、
該第1半導体領域は前記第1電気信号出力部であり、該第3半導体領域は前記第2電気信号出力部である
ことを特徴とする請求項1、2、3、4のうち1項記載の光電変換セル。 - 第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそ
れぞれ設けられた1つないしは複数の第3半導体領域と、
第7表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該第2半導体領域と離間して設けられた第7半導体領域と、
第8表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該第2
、第7半導体領域と離間してかつ該第7半導体領域と該第1表面方向に対向して設けられた
第8半導体領域と、
該第7半導体領域と該第8半導体領域にはさまれた該第1表面内または該第1表面上に少なくともその一部が設けられた第1ゲート絶縁膜と該第1ゲート絶縁膜上に該第7半導体領域
と該第8半導体領域を橋渡すごとく設けられた第1ゲートと、
から少なくとも構成され、
該第3半導体領域は1つを除いてそれ自身が設けられていない該第2半導体領域に電気接
続され、
該第3半導体領域と電気的に接続されていない該第2半導体領域は該第1半導体領域と主
たる光電変換接合を形成し、
該第2半導体領域と接続されていない該1つの第3半導体領域は該第7半導体領域と電気接続され、
該第8半導体領域は光電変換セルの前記第1セル出力部を構成し、
該第1ゲートは前記第1セル選択部を構成する
ことを特徴とする請求項1記載の光電変換セル。 - 第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそ
れぞれ設けられた1つないしは複数の第3半導体領域と、
第7表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該第2半導体領域と離間して設けられた第7半導体領域と、
第8表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該第2
、第7半導体領域と離間してかつ該第7半導体領域と対向して設けられた第8半導体領域と
、
該第7半導体領域と該第8半導体領域にはさまれた該第1表面内または該第1表面上に少なくともその一部が設けられた第1ゲート絶縁膜と該第1ゲート絶縁膜上に該第7半導体領域
と該第8半導体領域を橋渡すごとく設けられた第1ゲートと、
第9表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、第7、第8半導体領域と離間して設けられた第9半導体領域と、
第10表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、第8、第9半導体領域と離間してかつ該第9半導体領域と対向して設けられた第10半導体
領域と、
該第9半導体領域と該第10半導体領域にはさまれた該第1表面内または該第1表面上に少
なくともその一部が設けられた第2ゲート絶縁膜と該第2ゲート絶縁膜上に該第9半導体領
域と該第10半導体領域を橋渡すごとく設けられた第2ゲートと、
から少なくとも構成され
該第3半導体領域は1つを除いてそれ自身が設けられていない該第2半導体領域に電気接
続され、
該第3半導体領域と電気的に接続されていない該第2半導体領域は該第1半導体領域と主
たる光電変換接合を形成し、
該第2半導体領域と接続されていない該1つの第3半導体領域は該第8半導体領域と電気接続され、
該第7半導体領域と該第10半導体領域とが電気接続され、
該第9半導体領域は光電変換セルの前記第2セル出力部を構成し、
該第1ゲートは前記第1セル選択部を構成し、該第2ゲートは前記第2セル選択部を構成する
ことを特徴とする請求項2記載の光電変換セル。 - 第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそ
れぞれ設けられた1つないしは複数の第3半導体領域と、
第4表面と逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該1つ
ないしは複数の第2半導体領域と離間して設けられた第4半導体領域と、
該第4半導体領域の該第4表面へ互いに離間して設けた第1導電形の第5、第6半導体領域と
、
該第5半導体領域と該第6半導体領域にはさまれた該第4半導体領域の該第4表面内または該第4表面上に少なくともその一部が設けられた第4ゲート絶縁膜と該第4ゲート絶縁膜上
に該第5半導体領域と該第6半導体領域を橋渡すごとく設けられた第4ゲートと、
第7表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、第4半導体領域と離間して設けられた第7半導体領域と、
第8表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該第2
、第4、第7半導体領域と離間してかつ該第7半導体領域と該第1表面方向に対向して設けられた第8半導体領域と、
該第7半導体領域と該第8半導体領域にはさまれた該第1表面内または該第1表面上に少なくともその一部が設けられた第1ゲート絶縁膜と該第1ゲート絶縁膜上に該第7半導体領域
と該第8半導体領域を橋渡すごとく設けられた第1ゲートと、
から少なくとも構成され、
該第3半導体領域は1つを除いてそれ自身が設けられていない該第2半導体領域に電気接
続され、
該第3半導体領域と電気的に接続されていない該第2半導体領域は該第1半導体領域と主
たる光電変換接合を形成し、
該第2半導体領域と接続されていない該1つの第3半導体領域は該第5半導体領域と電気接続され、
該第6半導体領域と該第8半導体領域とが電気接続され、
該第7半導体領域は光電変換セルの前記第2セル出力部を構成し、
該第1ゲートは前記第1セル選択部を構成し、該第4ゲートは前記第2セル選択部を構成する
ことを特徴とする請求項3記載の光電変換セル。 - 前記第4半導体領域と前記第8半導体領域とは連続して形成されていることを特徴とする請求項9記載の光電変換セル。
- 前記第8半導体領域と前記第6半導体領域は2E19原子/cc以上の不純物濃度部分で接触し
ていることを特徴とする請求項9記載の光電変換セル。 - 第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそ
れぞれ設けられた1つないしは複数の第3半導体領域と、
第11表面と逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該1つないしは複数の第2半導体領域と離間して設けられた第11半導体領域と、
第12表面と第1導電形を有し、該第11半導体領域の該第11表面内または該第11表面上に
設けられた第12半導体領域と、
第7表面と逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該1
つないしは複数の第2半導体領域と離間して設けられた第7半導体領域と、
第8表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該1つ
ないしは複数の第2半導体領域、該第7半導体領域、該第11半導体領域とそれぞれ離間してかつ該第7半導体領域と該第1表面方向に対向して設けられた第8半導体領域と、
該第7半導体領域と該第8半導体領域にはさまれた該第1表面内または該第1表面上に少なくともその一部が設けられた第1ゲート絶縁膜と該第1ゲート絶縁膜上に該第7半導体領域
と該第8半導体領域を橋渡すごとく設けられた第1ゲートと、
から少なくとも構成され、
該第2半導体領域は少なくとも1つを除いてそれ自身に設けられていない該第3半導体領
域に電気接続され、
該第3半導体領域は少なくとも1つを除いてそれ自身が設けられていない該第2半導体領
域に電気接続され、
該1つの第3半導体領域は該第8半導体領域に電気接続され、
該第7半導体領域は該第11半導体領域と電気接続され、
該第1ゲートは前記第セル1選択部を構成し、
該第12半導体領域は前記第3セル出力部を構成する
ことを特徴とする請求項4記載の光電変換セル。 - 前記第7半導体領域と前記第11半導体領域とは接していることを特徴とする請求項12記
載の光電変換セル。 - 第1方向へ延在する複数の第1選択線と、
該第1方向と交差する第2方向へ延在する複数の第1出力線と、
複数の請求項1記載の光電変換セルからすくなくとも構成され、
該光電変換セルは前記第1セル選択部と前記第1セル出力部を有し、
該複数の光電変換セルは該第1方向と該第2方向へ配列され、
該第1方向へ配列され1つの行をなす該複数の光電変換セルの第1セル選択部は該複数の
第1選択線の1つにそれぞれ接続され、
該第2方向へ配列され1つの列をなす該複数の光電変換セルの第1セル出力部は該複数の
第1出力線の1つにそれぞれ接続された
ことを特徴とする光電変換アレイ。 - 第1方向へ延在する複数の第1選択線と、
該第1方向と交差する第2方向へ延在する複数の第2選択線と、
少なくとも1つの第2出力線と、
複数の請求項2記載の光電変換セルからすくなくとも構成され、
該光電変換セルは前記第1セル選択部と、前記第2セル選択部と、前記第2セル出力部を
有し、
該複数の光電変換セルは該第1方向と該第2方向へ配列され、
該第1方向へ配列され1つの行をなす該複数の光電変換セルの第1セル選択部は該複数の第1選択線の1つにそれぞれ接続され、
該第2方向へ配列され1つの列をなす該複数の光電変換セルの第2セル選択部は該複数の
第2選択線の1つにそれぞれ接続され、
該光電変換セルの該第2出力部は少なくとも該第2出力線の1つへそれぞれ接続された
ことを特徴とする光電変換アレイ。 - 第1方向へ延在する複数の第1選択線と、
該第1方向と交差する第2方向へ延在する複数の第2選択線と、
少なくとも1つの第2出力線と、
複数の請求項3記載の光電変換セルからすくなくとも構成され、
該光電変換セルは前記第1セル選択部と、前記第2セル選択部と、前記第2セル出力部を
有し、
該複数の光電変換セルは該第1方向と該第2方向へ配列され、
該第1方向へ配列され1つの行をなす該複数の光電変換セルの第1セル選択部は該複数の
第1選択線の1つにそれぞれ接続され、
該第2方向へ配列され1つの列をなす該複数の光電変換セルの第2セル選択部は該複数の
第2選択線の1つにそれぞれ接続され、
該光電変換セルの該第2出力部は少なくとも該第2出力線の1つへそれぞれ接続された
ことを特徴とする光電変換アレイ。 - 第1方向へ延在する複数の第1選択線と、
該第1方向と交差する第2方向へ延在する複数の第3出力線と、
複数の請求項4記載の光電変換セルからすくなくとも構成され、
該光電変換セルは前記第1セル選択部と前記第3セル出力部を有し、
該複数の光電変換セルは該第1方向と該第2方向へ配列され、
該第1方向へ配列され1つの行をなす該複数の光電変換セルの第1セル選択部は該複数の
第1選択線の1つにそれぞれ接続され、
該第2方向へ配列され1つの列をなす該複数の光電変換セルの第3セル出力部は該複数の
第3出力線の1つにそれぞれ接続された
ことを特徴とする光電変換アレイ。 - 複数の第6トランジスタからなり、
該第6トランジスタは電界効果トランジスタであり、2つの出力(ソース、ドレイン)とゲートを備え、
その出力の一方は各々請求項14記載の光電変換アレイの前記複数の第1出力線へ接続さ
れ、その他方はリセット電位が供給され、
少なくとも前記第1選択線が第1選択電位から第2選択電位へ遷移する時点では該第6トランジスタをオフとする制御電位が第6トランジスタのゲートへ与えられ、
該第1選択電位は前記光電変換セルの電気信号を該第1セル出力部から遮断する電位であり、該第2選択電位は該第1選択電位に比べて前記光電変換素子の電気信号電流が流れやすい電位差極性の方向の電位である
ことを特徴とするリセット回路。 - 複数の第4トランジスタと1つの第6トランジスタからなり、
該第4トランジスタは電界効果トランジスタであり、2つの出力(ソース、ドレイン)とゲートを備え、該第6トランジスタは電界効果トランジスタであり、2つの出力(ソース、ドレイン)とゲートを備え、
該複数の第4トランジスタの出力の一方はそれぞれ請求項14記載の光電変換アレイの前
記複数の第1出力線へ接続され、該複数の第4トランジスタの出力の他方はセンスアンプの入力に接続され、
該第6トランジスタの一方の出力は該複数の第4トランジスタの該他方に接続され、
該第6トランジスタの他方の出力はリセット電位が供給され、
該複数の第4トランジスタを順次オフ、オン、オフとする制御電圧パルスが該複数の第
4トランジスタのゲートへ順次与えられ、
少なくとも該第4トランジスタがオフからオンへ遷移する時点では該第6トランジスタをオフとする制御電位が該第6トランジスタのゲートへ与えられることを特徴とする
リセット回路。 - 2つの出力(ソース、ドレイン)とゲートを有する電界効果トランジスタである少なく
とも一つの第6トランジスタから構成され、
該少なくとも一つの第6トランジスタの出力の一方は請求項15または請求項16記載の光
電変換アレイの前記複数の第2出力線の少なくとも一つへ接続され、該出力の他方はリセ
ット電位が与えられ、
該光電変換アレイの、すくなくとも前記第2選択線が第4選択電位にあり前記第1選択線
が第1選択電位から第2選択電位に遷移する時点、または前記第1選択線が該第2選択電位にあり前記第2選択線が第3選択電位から該第4選択電位に遷移する時点で、該第6トランジスタのゲートに該第6トランジスタがオフになる制御電位が与えられ、
該第1選択電位は前記光電変換セルの電気信号を該第2セル出力部から遮断する電位であり、該第2選択電位は該第1選択電位に比べて前記光電変換素子の電気信号電流が流れやすい電位差極性の方向の電位であり、
該第3選択電位は該第2トランジスタを遮断する電位であり、該第4選択電位は該第2トランジスタを導通させる方向の電位である
ことを特徴とするリセット回路。 - 接続回路と、
出力非選択電位設定回路と、
出力選択電位設定回路と、
からなり、
該接続回路は、請求項17記載の光電変換アレイの前記複数の第3出力線とセンスアンプ
の入力の間に設けられ、
該接続回路は前記複数の第3出力線から選択された1つの第3出力線と該センスアンプの
入力の間で低抵抗となり、そのほかの第3出力線と該センスアンプの入力の間では高抵抗
となり、
該出力非選択電位設定回路は前記複数の第3出力線と第5電位供給手段の間に設けられ、
該出力非選択電位設定回路は前記複数の第3出力線から該選択された1つの第3出力線と
該第5電位供給手段間では高抵抗となり、選択されない第3出力線へ第5電位を供給し、
該出力選択電位設定回路は該接続回路のセンスアンプ側と第6電位供給手段の間に設け
られ、
該出力選択電位設定回路はすくなくとも、該光電変換アレイの前記複数の第1選択線の
うち1つが第1選択電位から第2選択電位に遷移する時点で高抵抗となり、
該第1選択電位は前記光電変換セルの電気信号を前記第3セル出力部から遮断する電位であり、該第2選択電位は該第1選択電位に比べて前記光電変換素子の電気信号電流が流れやすい電位差極性の方向の電位である、
ことを特徴とする電気信号センス制御回路。 - 接続回路と、
出力非選択電位設定回路と、
出力選択電位設定回路と、
からなり、
該接続回路は、請求項14記載の光電変換アレイの前記複数の第1出力線とセンスアンプ
の入力の間に設けられ、
該接続回路は前記複数の第1出力線から選択された1つの第1出力線と該センスアンプの
入力の間で低抵抗となり、そのほかの第1出力線と該センスアンプの入力の間では高抵抗
となり、
該出力非選択電位設定回路は前記複数の第1出力線と第5電位供給手段の間に設けられ、
該出力非選択電位設定回路は前記複数の第1出力線から該選択された1つの第1出力線と
該第5電位供給手段間では高抵抗となり、選択されない第1出力線へ第5電位を供給し、
該出力選択電位設定回路は該接続回路のセンスアンプ側と第6電位供給手段の間に設け
られ、
該出力選択電位設定回路はすくなくとも、該光電変換アレイの前記複数の第1選択線の
うち1つが第1選択電位から第2選択電位に遷移する時点で高抵抗となり、
該第1選択電位は前記光電変換セルの電気信号を前記第1セル出力部から遮断する電位であり、該第2選択電位は該第1選択電位に比べて前記光電変換素子の電気信号電流が流れやすい電位差極性の方向の電位である
ことを特徴とする電気信号センス制御回路。 - 前記接続回路は複数の第4トランジスタから構成され、
該複数の第4トランジスタは電界効果トランジスタであり、2つの出力部(ソース、ドレイン)を有し、その出力部の一方は前記複数の第3出力線または第1出力線にそれぞれ接続され、その出力部の他方はセンスアンプの入力に接続され、
前記出力非選択電位設定回路は複数の第5トランジスタから構成され、
該複数の第5トランジスタは2つの出力部を有し、その出力部の一方は前記複数の第3出
力線にそれぞれ接続され、その出力部の他方は第5電位供給手段に接続され、
前記出力選択電位設定回路は第6トランジスタから構成され、
該第6トランジスタは電界効果トランジスタであり、2つの出力部(ソース、ドレイン)を有し、その出力部の一方は第6電位供給手段に接続され、その出力部の他方は該複数の
第4トランジスタの該他方の出力部に接続された、
ことを特徴とする請求項21または22記載の電気信号センス制御回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010164791A JP5674096B2 (ja) | 2010-07-22 | 2010-07-22 | 光電変換セル及びアレイとその読み出し方法と回路 |
PCT/JP2011/066753 WO2012011585A1 (ja) | 2010-07-22 | 2011-07-22 | 光電変換セル及びアレイとその読み出し方法と回路 |
US13/811,623 US9142579B2 (en) | 2010-07-22 | 2011-07-22 | Photoelectric conversion cell and array, reset circuit and electrical signal sense control circuit therefor |
EP11809755.9A EP2597864A4 (en) | 2010-07-22 | 2011-07-22 | PHOTOVOLTAIC CELL, ARRANGEMENT, SELECTION PROCESS THEREFOR AND CIRCUIT |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010164791A JP5674096B2 (ja) | 2010-07-22 | 2010-07-22 | 光電変換セル及びアレイとその読み出し方法と回路 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2012028975A JP2012028975A (ja) | 2012-02-09 |
JP2012028975A5 JP2012028975A5 (ja) | 2013-03-14 |
JP5674096B2 true JP5674096B2 (ja) | 2015-02-25 |
Family
ID=45497002
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010164791A Expired - Fee Related JP5674096B2 (ja) | 2010-07-22 | 2010-07-22 | 光電変換セル及びアレイとその読み出し方法と回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9142579B2 (ja) |
EP (1) | EP2597864A4 (ja) |
JP (1) | JP5674096B2 (ja) |
WO (1) | WO2012011585A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3113486A1 (en) | 2015-06-30 | 2017-01-04 | Ricoh Company, Ltd. | Photoelectric conversion device and image generation device |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2587540A3 (en) * | 2011-10-31 | 2013-06-12 | Ricoh Company, Ltd. | Method for resetting photoelectric conversion device, and photoelectric conversion device |
EP2797114B1 (en) * | 2013-04-23 | 2019-01-23 | Nxp B.V. | MOS-transistor structure as light sensor |
JP6263914B2 (ja) * | 2013-09-10 | 2018-01-24 | 株式会社リコー | 撮像装置、撮像装置の駆動方法、および、カメラ |
JP6578658B2 (ja) | 2015-01-05 | 2019-09-25 | 株式会社リコー | 光電変換装置及び画像生成装置並びに光電変換装置の出力の補正方法 |
CN110710196B (zh) * | 2017-04-04 | 2022-08-05 | 奥特逻科公司 | 高速光检测装置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60198959A (ja) | 1984-03-22 | 1985-10-08 | Matsushita Electric Ind Co Ltd | イメ−ジセンサ |
JPH01288181A (ja) | 1988-05-16 | 1989-11-20 | Seiko Instr Inc | 半導体イメージセンサ装置 |
JPH02121580A (ja) * | 1988-10-31 | 1990-05-09 | Matsushita Electric Ind Co Ltd | イメージセンサ |
JPH02155363A (ja) | 1988-12-07 | 1990-06-14 | Matsushita Electric Ind Co Ltd | イメージセンサ |
JPH05102453A (ja) * | 1991-10-04 | 1993-04-23 | Matsushita Electric Ind Co Ltd | イメージセンサチツプ |
JP2641416B2 (ja) | 1995-10-09 | 1997-08-13 | キヤノン株式会社 | 光電変換装置 |
JP4058791B2 (ja) * | 1998-03-18 | 2008-03-12 | ソニー株式会社 | 固体撮像素子およびその駆動方法、並びにカメラシステム |
GB9806094D0 (en) | 1998-03-20 | 1998-05-20 | Isis Innovation | Improvements in buffer circuits |
JP3315651B2 (ja) * | 1998-08-31 | 2002-08-19 | キヤノン株式会社 | 光センサと固体撮像装置 |
US6300615B1 (en) | 1998-08-31 | 2001-10-09 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus |
JP2001230399A (ja) * | 2000-02-18 | 2001-08-24 | Minolta Co Ltd | 固体撮像装置 |
US20010015404A1 (en) | 2000-02-18 | 2001-08-23 | Minolta Co., Ltd. | Solid-state image-sensing device |
US7592576B1 (en) * | 2007-07-02 | 2009-09-22 | National Instute Of Advanced Industrial Science And Technology | Optical sensor array, sensing method and circuit therefore, and device and apparatus thereby |
JP5083982B2 (ja) * | 2008-07-29 | 2012-11-28 | 独立行政法人産業技術総合研究所 | 光センサーアレイ、光センサーアレイデバイス、撮像装置、及び光センサーアレイの検出方法 |
-
2010
- 2010-07-22 JP JP2010164791A patent/JP5674096B2/ja not_active Expired - Fee Related
-
2011
- 2011-07-22 US US13/811,623 patent/US9142579B2/en not_active Expired - Fee Related
- 2011-07-22 EP EP11809755.9A patent/EP2597864A4/en not_active Ceased
- 2011-07-22 WO PCT/JP2011/066753 patent/WO2012011585A1/ja active Application Filing
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3113486A1 (en) | 2015-06-30 | 2017-01-04 | Ricoh Company, Ltd. | Photoelectric conversion device and image generation device |
US10298869B2 (en) | 2015-06-30 | 2019-05-21 | Ricoh Company, Ltd. | Photoelectric conversion device and image generation device |
Also Published As
Publication number | Publication date |
---|---|
US20130119240A1 (en) | 2013-05-16 |
EP2597864A1 (en) | 2013-05-29 |
WO2012011585A1 (ja) | 2012-01-26 |
JP2012028975A (ja) | 2012-02-09 |
EP2597864A4 (en) | 2014-03-26 |
US9142579B2 (en) | 2015-09-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7470946B2 (en) | Triple-junction filterless CMOS color imager cell | |
JP5674096B2 (ja) | 光電変換セル及びアレイとその読み出し方法と回路 | |
JPH0444465B2 (ja) | ||
JP4295740B2 (ja) | 電荷結合素子型イメージセンサ | |
US8519320B2 (en) | Optical sensor circuit or array including optical sensor element having a light dependent variable resistance element | |
JP6137522B2 (ja) | 光電変換装置のリセット方法と、光電変換装置、光電変換アレイ、および撮像装置 | |
JPH0666446B2 (ja) | 固体撮像素子 | |
JP5907500B2 (ja) | 光電変換装置、光電変換アレイおよび撮像装置 | |
US9197832B2 (en) | Solid-state image pickup apparatus and drive method therefor | |
US20220254822A1 (en) | Uttb photodetector pixel unit, array and method | |
JPWO2012124760A1 (ja) | ゲイン可変方法、ゲイン可変光電変換素子、ゲイン可変光電変換セル、ゲイン可変光電変換アレイ、読み出し方法、および、回路 | |
JP4165250B2 (ja) | 固体撮像装置 | |
US20240089624A1 (en) | Low noise pixel for image sensor | |
CN110581190B (zh) | 一种适应亚微米像素的utbb光电探测器、阵列和方法 | |
TW201513327A (zh) | 具有緊鄰儲存閘極的雙重自我對準植入物之影像感測器像素單元 | |
JP2012028975A5 (ja) | ||
JP4507847B2 (ja) | 撮像デバイス | |
JP4718169B2 (ja) | Cmos撮像デバイス回路 | |
JP3891125B2 (ja) | 固体撮像装置 | |
CN104779260A (zh) | 具有多晶硅栅极p型掺杂的nmos源极跟随器的图像传感器 | |
JPH1022489A (ja) | 固体撮像素子 | |
JP5083982B2 (ja) | 光センサーアレイ、光センサーアレイデバイス、撮像装置、及び光センサーアレイの検出方法 | |
JP2003101880A (ja) | 熱型赤外線イメージセンサ | |
JP2006173487A (ja) | 撮像デバイス | |
JPH0227820B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130125 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130305 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140212 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140411 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141209 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141218 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5674096 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |