JP5671752B2 - タイミング再生のための装置、システムおよび方法 - Google Patents

Description

本発明の実施形態は、概して、プロセッサの分野に関する。より詳細には、本発明の実施形態は、プロセッサのデータ信号を処理するべくタイミング再生を行う装置、システムおよび方法に関する。

典型的な入出力（Ｉ／Ｏ）送受信機では、プロセッサの受信機は、受信信号を処理して、受信した信号に含まれるデータを確かにする。このような処理では、少なくとも２つの位相補間器（phase interpolator：ＰＩ）によって、受信信号のデータサンプルおよびエッジサンプルを決定することが必要となり、各位相補間器（ＰＩ）は、一対のクロック信号を生成する。ＰＩの出力は、４つの位相を有する直交クロック信号である。４つの位相のうち２つは、受信データ信号をサンプリングするのに使用され、残りの２つは、受信データ信号のエッジをサンプリングするのに使用される。ここで"エッジ（edge）"という言葉は、データ信号が、論理的ロー（low）または論理的ハイ（high）信号レベルから、論理的ハイまたは論理的ロー信号レベルに遷移する時点を指す。直交クロック信号の４つの位相間における遅延のミスマッチは、データサンプリング位相にオフセットを生じさせ、ビット誤り率（ＢＥＲ）の増加、および、受信機のジッタ耐性の低下につながる。

図２には、典型的な受信機２００が示されている。受信機２００は、例えば、図１の１０３に示すような送信機から、入力信号ｒｘｐおよび信号ｒｘｎを受信する。受信された信号ｒｘｐおよびｒｘｎは、必要に応じて、イコライザによってイコライズされた後に、サンプラによってサンプリングされる。サンプラは、位相が付与された４つの直交クロック信号、すなわち、ｉｃｌｋ、ｉｃｌｋｂ、ｑｃｌｋ、ｑｃｌｋｂを、クロック分配回路から受信する。クロック分配回路は、２つのＰＩからの直交クロック信号をサンプラに供給する。サンプラの出力は、データサンプルおよびエッジサンプル（ｄ０、ｄ１およびｅ０、ｅ１）であり、クロックおよびデータ再生（ＣＤＲ）回路がこれらサンプルを使用して、２つのＰＩに直交クロック信号の遅延を制御するよう命令するためのコードを２セット（ｐｉｄａｃ１およびｐｉｄａｃ２）を生成する。ＣＤＲ回路では、直交クロック信号の遅延が調整されて、ｉｃｌｋ信号が、データ信号のアイ（eye）の真ん中におけるデータ信号をサンプリングし、ｑｃｌｋ信号が、データ信号の遷移点におけるデータ信号のエッジをサンプリングするようになる。４位相を有する直交クロック信号は、クロック分配回路によってクロック信号を入力として受信する２つのＰＩによって生成される。２つのＰＩに入力される入力クロック信号、ｃｋｉ、ｃｋｉｂ、ｃｋｑ、ｃｋｑｂと、位相が付与された４つの直交クロック信号ｉｃｌｋ、ｉｃｌｋｂ、ｑｃｌｋ、ｑｃｌｋｂとの間のタイミングのずれは、データサンプリングの位相にオフセットを生じさせ、ＢＥＲの増加及び受信機のジッタ耐性の低下につながる。

このような入力クロック信号と出力クロック信号との間のタイミングのずれは、２つのＰＩを実装するのに使用されたデバイスにおけるシステマチックなおよびランダムなプロセスにおける差異によって引き起こされる場合があり、２つのＰＩが同じ設計であっても、電気的振る舞い（例えば、遅延、立ち上がり／立下り時間等）にずれが生じる。このような入力クロック信号（ｋｉ、ｃｋｉｂ、ｃｋｑ、ｃｋｑｂ）と出力クロック信号（ｉｃｌｋ、ｉｃｌｋｂ、ｑｃｌｋ、ｑｃｌｋｂ）との間のタイミングのずれは、２つのＰＩにおけるミスマッチに加えて、位相が与えられた４つの直交クロック信号ｉｃｌｋ、ｉｃｌｋｂ、ｑｃｌｋおよびｑｃｌｋｂ間で、クロック分配回路におけるルーティング遅延のずれにより発生する場合がある。４つの直交クロック信号ｉｃｌｋ、ｉｃｌｋｂ、ｑｃｌｋおよびｑｃｌｋｂ間でのずれは、プロセッサ内の受信機の性能（ＢＥＲ、タイミングマージン、ジッタ耐性等によって測定される性能）を制限するものとなっている。

以下の詳細な説明及び発明の様々な実施形態の図面から、本発明の実施形態の完全な理解が得られるであろう。しかしながら、これらは、発明を特定の実施形態に限定することを意図しておらず、例および理解を提供することのみを目的としている。

本発明の一実施形態に係る、タイミング回路を有する受信機を備えるハイレベルシステムを示した図である。 ２つ以上の位相補間器および複雑なクロック信号分配を有する従来のクロックデータ再生回路の図である。 本発明の一実施形態に係る、１つの位相補間器および単純化されたクロック信号分配回路を有する受信機を示した図である。 本発明の一実施形態に係る、図１および図３Ａの受信機で使用される積分器および対応する整合回路の実装形態を示す図である。 本発明の一実施形態に係る、図３Ａの受信機のタイミング図である。 本発明の一実施形態に係る、別の受信機設計のタイミング図である。 本発明の一実施形態に係る、受信機におけるデータを再生する方法を示したフローチャートである。 本発明の一実施形態に係る、図１および図３Ａの受信機を有し、図５の方法を実行する命令を有するシステムレベルの図である。

本発明の実施形態は、図２に示すような受信機構造と比較して簡単な構造であり、低消費電力で、低いビット誤り率（ＢＥＲ）を有し、高いジッタ耐性を提供する受信機構造により、プロセッサ内でタイミング再生を行うための装置、システム及び方法に関する。

一実施形態では、図２のように２つの位相補間器（ＰＩ）ではなく、１つの位相補間器（ＰＩ）が使用される。一実施形態において、ＰＩは、図２のように４つの位相を有する直交クロック信号ではなく、２つの位相を有する１つのクロック信号を生成する。以下に説明される実施形態では、整合させる対象となる別のクロック信号が存在しないことから、クロック信号の２つの位相間のずれの原因が取り除かれている。入力クロック信号（ＰＩへの入力）におけるずれは、ＰＩの出力クロック信号におけるずれを生じささせないが、ＰＩの出力における位相ステップの直線性に影響を与える。

一実施形態において、データ信号のサンプリングの前に、積分器が使用される。このような一実施形態において、積分器により、受信機は、１つのクロックエッジを適用して、受信したデータ信号のデータサンプルおよびエッジサンプルをサンプリングする。データ信号のデータおよびエッジのサンプルをサンプリングするのに、１つのサンプリングクロックエッジを使用することは、図２を参照して説明したクロックのずれに関する問題を解決する。したがって、クロック信号の２つの位相におけるずれの原因が最小限に抑えられる結果、受信機設計が単純になり、高いジッタ耐性および低いＢＥＲを提供することができる。一実施形態において、１つのＰＩを使用してクロック信号を生成すると、図２に示したような２つのＰＩおよび少なくとも２つの制御信号をＰＩに供給する複雑なＣＤＲを必要とする受信機構造と比較して、低消費電力につながり、より単純化されたクロックデータ再生（ＣＤＲ）回路を提供できる。

以下の詳細な説明では、本発明の実施形態を理解するために多くの詳細事項が記される。しかしながら、これら詳細事項がなくとも本発明を実施可能であることは、当業者にとって明らかである。また、本発明を不明瞭にしない目的から、周知の構造及びデバイスについては詳細に示されず、ブロック図の形態で示している。

また、実施形態に対応する図面では、信号が、線として描かれている。一部の線は、より多くの構成信号経路を示すべく太い線として描かれている、および／または、主要な情報の流れの方向を示すべく１以上の端部において矢印が付されている場合がある。しかしながら、これらは、構成を限定していると解釈されるべきではない。回路または論理ユニットの理解を容易にするべく、これらの線が１以上の実施形態例に関して使用される。図に示されている任意の信号線は、設計要件又は所望の要件によって決定され、複数の方向に伝達可能な１以上の信号を含んでもよく、例えば、任意の好適な種類の信号スキーム（例えば、差動対、シングルエンド等）を使用して実装されてもよい。

図１には、本発明の一実施形態に係る、タイミング回路１０５を有する受信機１０４を備えるハイレベルシステム１００が示されている。一実施形態において、システム１００は、通信リンク１０６を介してプロセッサ１０２と通信可能に連結されたプロセッサ１０１を備える。一実施形態において、通信リンク１０６は、マザーボード（図示せず）上の導電経路である。別の実施形態では、通信リンク１０６は、ユニバーサルシリアルバス（ＵＳＢ）とインターフェースするフレキシブル導電ケーブルである。一実施形態において、送信機１０３および受信機１０４（受信ユニットとも称される）は、ＵＳＢベースの送信機および受信機ユニットである。一実施形態において、ＵＳＢベース送信機および受信機は、ＵＳＢ３ベースの送信機および受信機である。別の実施形態では、送信機１０３および受信機１０４は、ＳＡＴＡ（Serial Advanced Technology Attachment）、ＰＣＩエクスプレス（Peripheral Component Interconnect Express：ＰＣＩ−Ｅ）等の別のＩ／Ｏ規格に対応してもよい。

一実施形態において、通信リンク１０６は、図６の無線アンテナ６７８によって示されるような無線通信媒体である。一実施形態において、無線通信媒体は、無線パーソナルエリアネットワーク（ＷＰＡＮ）、無線ローカルエリアネットワーク（ＷＬＡＮ）、および、無線ワイドエリアネットワーク（ＷＷＡＮ）の１以上と連結される。

図１に戻り、一実施形態において、プロセッサ１０１およびプロセッサ１０２はそれぞれ、マイクロプロセッサおよび対応するチップセットプロセッサである。一実施形態において、プロセッサ１０１およびプロセッサ１０２は共に、マイクロプロセッサ（ＣＰＵ）である。一実施形態において、プロセッサ１０２は、メモリ（図６のメモリ６３０、６６０、６６２）に連結される。一実施形態において、メモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。一実施形態において、メモリは、スタティックランダムアクセスメモリ（ＳＲＡＭ）である。図１に戻り、プロセッサ１０２が受信機１０４を有し、プロセッサ１０１が送信機１０３を有するように描かれているが、一実施形態では、プロセッサ１０１およびプロセッサ１０２の両方が、同じダイ上に送信機および受信機を有してもよく、１以上の通信リンクを介してデータの送受信を行ってもよい。

一実施形態において、受信機１０４は、受信信号１０７を処理可能なロジックユニット１０５を有し、ロジックユニット１０５は、高いジッタ耐性および低いＢＥＲを有する。一実施形態において、受信機１０４は、タイミングロジックユニット１０５内に１つのＰＩを使用し、受信データ信号１０７のデータサンプルおよびエッジサンプルをサンプリングするための、サンプリングクロックを生成する。一実施形態において、同じサンプリングクロック信号遷移を使用して、受信データ信号１０７のデータサンプルおよびエッジサンプルの両方をサンプリングする。タイミングロジックユニット１０５の詳細については、図３Ａから図６を参照して説明する。受信機１０４からの出力信号１０８は、プロセッサ１０２による更なる処理（図示せず）に使用される。

図３Ａには、本発明の一実施形態に係る、１つの位相補間器、および、図２の受信機構造と比較して単純化されたクロック信号分配回路を有する（図１の受信機１０４と同様な）受信機３００が示されている。一実施形態において、受信機３００は、例えば、図１の送信機１０３である、送信機からの受信する入力信号をイコライズするイコライザ３０１を有する。一実施形態において、イコライザ３０１は、連続時間線形等化器（Continuous Time Linear Equalizer：ＣＴＬＥ）のような線形等化器である。一実施形態において、イコライザ３０１は、差動入力信号ｒｘｐおよびｒｘｎを受信可能であり、シングルエンドのイコライズされた信号３０９を出力する。別の実施形態では、受信機３００は、本発明の実施形態の本質を変更することなく、送信機（例えば、図１の送信機１０３）からシングルエンド信号を受信可能である。

一実施形態において、受信機３００は、クロックバッファ３１１として示されるクロックツリーを使用して、入力クロック信号ｃｋｉ、ｃｋｉｂ、ｃｋｑおよびｃｋｑｂを受信可能な１つのＰＩ３０２を有し、２つのクロック信号ｉｃｌｋ３１２およびｉｃｌｋｂ３１３を生成する。一実施形態において、入力クロック信号ｃｋｉ、ｃｋｉｂ、ｃｋｑおよびｃｋｑｂは、直交クロック信号である。一実施形態において、ＰＩ３０２は、直交入力クロック信号から、ｉｃｌｋ３１２およびそのの逆相信号ｉｃｌｋｂ３１３のみを生成する。入力クロック信号ｃｋｉおよびｃｋｉｂは、ｃｋｑおよびｃｋｑｂと同様に、互いに逆相となっている、すなわち、ｃｋｉはｃｋｉｂを反転させたものであり、ｃｋｑはｃｋｑｂを反転させたものであり、クロック信号ｃｋｉとｃｋｑとは、互いに９０°位相シフトされている。一実施形態において、入力クロック信号ｃｋｉ、ｃｋｉｂ、ｃｋｑおよびｃｋｑｂは、本発明の実施形態を曖昧にしない目的から図示されていない位相ロックループ（ＰＬＬ）によって生成される。一実施形態において、ＰＩ３０２は、クロックデータ再生（ＣＤＲ）ユニット３１０からの制御／更新信号３１４を受信する。一実施形態において、ＣＤＲ３１０は、ＰＩ３０２に、クロック信号ｃｋｉおよび／またはｃｋｑに対して出力信号ｉｃｌｋ３１２を遅延させるまたは変更するように命令し、データ信号３０９が、サンプラ３０５ａ−ｂおよび３０６ａ−ｂによって適切にサンプリングされるようにする。

図４Ａを参照して、"適切にサンプリングされる"という言葉は、データ信号３０９が即時にサンプリングされてデータ信号３０９のエッジサンプルが生成されること、且つ、データ信号の一位相期間にわたってデータ信号を積分した後に（位相は、データ遷移点から開始する）データ信号がサンプリングされて、データ信号のデータサンプルが生成されることを指す。図４Ｂに示す別の実施形態では、"適切にサンプリングされる"という言葉は、データ信号のアイ（ｅｙｅ）の中央においてデータ信号が即時にサンプリングされてデータ信号のデータサンプルが生成されること、且つ、データ信号の中央から開始するデータ信号の一位相期間にわたって積分された積分データ信号をサンプリングして、データ信号３０９のエッジサンプルが生成されることを指す。

図３Ａに戻り、一実施形態において、データ信号３０９は、サンプラ３０５ａ−ｂによってサンプリングされる前に、データ信号３０９の一位相期間にわたって積分される。一実施形態において、データ信号３０９の前半部分（すなわち、データ信号３０９の第１位相）が、積分器３０３ａ（第１積分器とも称される）によって積分される。一実施形態において、データ信号３０９の後半部分（すなわち、データ信号３０９の第２位相）が、積分器３０３ｂ（第２積分器とも称される）によって積分される。一実施形態において、積分器３０３ａおよび積分器３０３ｂの出力３０７ａおよび出力３０７ｂは、それぞれサンプラ３０５ａ（第１サンプラとも称される）およびサンプラ３０５ｂ（第３サンプラとも称される）によってサンプリングされ、データサンプルｄ０ ３０７ｃおよびデータサンプルｄ１ ３０７ｄが生成される。

一実施形態において、データ信号３０９の第１エッジ３０８ａは、サンプラ３０６ａ（第２サンプラとも称される）によって即時にサンプリングされて、サンプル信号ｅ０ ３０８ｃが生成される。ここで、データ信号３０９の第１エッジは、データ信号３０９の前半部分のエッジに対応する。一実施形態において、データ信号３０９の第２エッジ３０８ｂは、サンプラ３０６ｂ（第４サンプラとも称される）によって即時にサンプリングされて、サンプル信号ｅ１ ３０８ｄが生成される。ここで、データ信号３０９の第２エッジｅ１ ３０８ｄは、データ信号３０９の後半部分のエッジに対応する。一実施形態において、データ信号３０９の第１エッジおよび第２エッジをサンプリングする前に、整合積分器３０４ａ（第１回路とも称される）および整合積分器３０４ｂ（第２回路とも称される）が使用されて、整合積分器３０４ａおよび整合積分器３０４ｂは、積分器３０３ａおよび積分器３０３ｂの遅延を整合して、サンプラ３０６ａおよびサンプラ３０６ｂがそれぞれ、データ信号３０９を即時にサンプリングできるようにしている。

ここで、"遅延を整合する"とは、一の回路（例えば、整合積分器３０４ａ）の遅延を調整して、この回路の遅延が、別の回路（例えば、積分器３０３ａ）の遅延と実質的に等しくなるようにすることを指す。また、"実質的に等しい"とは、２つの量（例えば、ピコ秒単位の遅延）が、互いにその１０％以内にあることを指す。

一実施形態において、サンプラ３０５ａ、３０５ｂ、３０６ａおよび３０６ｂは、フリップフロップとして実装される。別の実施形態では、サンプラ３０５ａ、３０５ｂ、３０６ａおよび３０６ｂは、サンプルホールド回路として実装される。さらに別の実施形態では、本発明の実施形態の本質を変更することなく、データ信号点およびエッジ信号点において、データ信号をサンプリングするのに別の種類のサンプラを使用してもよい。

以下に説明される実施形態では、サンプラ３０５ａおよびサンプラ３０６ａによるデータサンプリングおよびエッジサンプリングは、クロック信号ｉｃｌｋ３１２の同じ遷移エッジによって実行される。同様に、サンプラ３０５ｂおよびサンプラ３０６ｂによるデータサンプリングおよびエッジサンプリングは、クロック信号ｉｃｌｋ３１２の逆相の同じ遷移エッジ、すなわち、クロック信号ｉｃｌｋｂ３１３を使用して実行される。クロック信号の同じ遷移点におけるデータサンプリングおよびエッジサンプリングを実行することにより、図２の場合のように、更なるＰＩを設けて４相の直交クロック信号を生成する必要がない。このような一実施形態では、クロック信号ｉｃｌｋ３１２とクロック信号ｉｃｌｋｂ３１３との間のずれの原因が低減されていることから、ＢＥＲが低減されると同時に、受信機３００のジッタ耐性が向上する。上記の実施形態において、ＰＩを１つ取り除くことができることは、消費電力の低減につながり、また、受信機３００のシリコン面積も小さくすることができる。

一実施形態において、ＣＤＲユニット３１０は、それぞれデータおよびエッジサンプル３０７ｃ−ｄおよび３０８ｃ−ｄに基づいて、クロック信号ｉｃｌｋ３１２およびクロック信号ｉｃｌｋｂ３１３の位相を調整または更新するのに、１つの制御（更新）信号３１４を生成するのみでよいことから、図２のＣＤＲユニットと比較して、ＣＤＲユニット３１０は単純化されている。ここで、"調整する"または"更新する"とは、クロック信号ｉｃｌｋ３１２およびクロック信号ｉｃｌｋｂ３１３の遅延を、入力クロック信号ｃｋｉおよびｃｋｑに対して、有効に変更するまたは修正することを指す。

図３Ｂには、本発明の一実施形態に係る、図１および図３Ａの受信機で使用される積分器３０３ａおよび対応する整合回路３０４ａのトランジスタレベルの回路３３０が示されている。整合回路３０４ａの目的の１つは、積分器３０３ａにおけるオンダイプロセス変動の効果を最小化（低減）することである。一実施形態において、データ信号３０９の第１エッジおよび第２エッジをサンプリングする前に、整合積分器３０４ａが使用され、整合積分器３０４ａは積分器３０３ａの遅延を整合することができる。図３Ｂの積分器３０３ａは、ｉｃｌｋ３１２が論理的ロー（ｌｏｗ）レベルにある時に、入力データ信号３０９を積分するプロセスを実行し、積分器３０３ａの出力は、ｉｃｌｋ３１２の立ち上がりエッジでサンプラ３０５ａによってサンプリングされる。

図３Ｂの積分器３０３ａが差動入力積分器である場合、本発明の実施形態の本質を変更することなく、この積分器を、差動積分信号又はシングルエンド積分信号を出力するシングルエンド入力積分器に置き換えることができる。同様に、本発明の実施形態の本質を変更することなく、図３ＢのＰＭＯＳ入力ベースの積分器３０３ａを、ＮＭＯＳ入力ベースの積分器に置き換えることができる。

一実施形態において、整合積分器３０４ａは、ｉｃｌｋｂ３１３の立ち上がりエッジ、すなわち、ｉｃｌｋ３１２の立ち下りエッジで、入力データ信号３０９をサンプリングする。一実施形態において、データ信号３０９は、１以上のトランジスタ３３２によってサンプリングされて、サンプリングされた信号３３１が生成される。一実施形態において、サンプリングされた信号３３１は、ｉｃｌｋ３１２が論理的ロー（low）レベルである時に積分され、積分器３０４ａの出力がサンプラ３０６ａによってサンプリングされる。サンプリングされた信号３３１の極性は、積分された信号３０８ａの極性と同じであることから、整合積分器３０４ａの効果は、サンプラ３０６ａが即時にデータ信号３０９をサンプリングすることを可能にして、サンプラ３０６ａによりエッジサンプルｅ０ ３０８ｃを生成するようにすることである。一実施形態において、整合積分器３０４ａは、積分器３０３ａの回路トポロジーと同一の回路トポロジーを有することにより、積分器３０３ａの遅延および特性と一致させる。

図４Ａは、本発明の一実施形態に係る、図３Ａの受信機３００のタイミング図である４００である。Ｙ軸は電圧を示し、Ｘ軸は時間を表す。データ信号３０９の斜線をつけた部分は、積分器３０３ａによって積分されるデータ信号３０９の第１位相部分を表す。一実施形態において、データ信号３０９の第１位相部分は、クロック信号ｉｃｌｋ３１２のローまたはハイの位相の期間と等しい。ａ_ｋで示されている、クロック信号ｉｃｌｋ３１２の立ち上がりエッジにおいて、データ信号３０９がサンプリングされて、データサンプル３０７ｃが生成される。クロック信号ｉｃｌｋ３１２の同じ立ち上がりエッジにおいて、ｅ_ｋで示されるように、非積分データ信号３０９がサンプリングされて、エッジサンプル３０８ｃが生成される。

ｉｃｌｋｂ３１３の立ち上がりエッジ（ｉｃｌｋ３１２の立ち下がりエッジ）を使用して、ａ_ｋ＋１で示されるように、データ信号３０９の積分された第２位相部分がサンプリングされて、データサンプル３０７ｄが生成される。ｉｃｌｋｂ３１３の同じ立ち上がりエッジを使用して、ｅ_ｋ＋１で示されるように、データ信号をサンプリングして、エッジサンプル３０８ｄが生成される。一実施形態において、データ信号３０９の第２位相部分は、クロック信号ｉｃｌｋｂ３１３の逆相のロー（low）の位相部分またはハイ（high）の位相部分に等しい。上記の実施形態では、ｉｃｌｋ３１２およびｉｃｌｋｂ３１３の立ち上がりエッジによりデータ信号３０９がサンプリングされたが、当業者であれば上記の説明から、その他のサンプリングの態様が明らかである。例えば、信号３０７ｃ−ｄおよび３０８ｃ−ｄを生成するのに、ｉｃｌｋ３１２の立ち上がりエッジおよびｉｃｌｋ３１２の立ち下がりエッジを使用してもよい。

図５は、本発明の一実施形態に係る、図１の受信データ信号１０７からデータ信号およびクロック信号を生成する方法を示したフローチャート５００である。方法５００について、図１、図３Ａおよび図４Ａを参照して説明する。ブロック５０１において、クロック信号ｉｃｌｋ３１２およびｉｃｌｋｂ３１３を、位相補間器３０２により生成する。ブロック５０２において、第１積分器３０３ａは、クロック信号ｉｃｌｋ３１２の一位相期間にわたって、データ信号３０９の第１部分を積分する。ブロック５０３において、データ信号３０９の積分された第１部分ｄ０ ３０７ｃが、クロック信号ｉｃｌｋ３１２によってサンプリングされる。ブロック５０４において、第１積分器３０３ａの遅延が、整合回路３０４ａによって整合されて、データ信号３０９の第１エッジサンプル３０８ａが生成される。ブロック５０５において、データ信号３０９の第１エッジサンプルｅ０ ３０８ｃが、クロック信号ｉｃｌｋ３１２によってサンプリングされる。ブロック５０６において、位相補間器３０２が、少なくともデータ信号３０９のサンプリングされた第１積分部分３０７ｃおよびサンプリングされた第１エッジサンプル３０８ｃに基づいて更新され、クロック信号ｉｃｌｋ３１２の同じ遷移エッジによって、データ信号３０９の第１積分部分３０７ｃおよび第１エッジサンプル３０８ｃのサンプリングが実行される。一実施形態において、図５の方法は、記憶媒体（例えば、フラッシュドライブ）に格納されたコンピュータ実行可能命令を実行することにより実装される。

図６は、本発明の一実施形態に係る、図１および図３Ａの受信機１０４を有するシステムレベルの図である。一実施形態において、システム６００は、これに限定されないが、デスクトップコンピュータ、ラップトップコンピュータ、ネットブック、タブレット、ノートブックコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、サーバ、ワークステーション、携帯電話、モバイルコンピュータ、スマートフォン、インターネット機器またはその他のコンピュータ装置を備える。別の実施形態では、システム６００は、本明細書に開示する方法を実装するシステムオンチップ（ＳＯＣ）システムであってもよい。

一実施形態において、プロセッサ６１０は１以上のプロセッシングコア６１２から６１２Ｎを含み、ここで、６１２Ｎとは、プロセッサ６１０内のＮ番目のプロセッサコアを表し、ここで、Ｎは正の整数である。一実施形態において、システム６００は、プロセッサ６１０および６０５を含む複数のプロセッサを備え、プロセッサ６０５は、プロセッサ６１０のロジックと同様なまたは同一のロジックを有する。一実施形態において、プロセッサコア６１２は、これらに限定されないが、命令をフェッチするプリフェッチロジック、命令を解読するデコードロジックおよび命令を実行するロジックなどを含む。一実施形態において、プロセッサ６１０は、システム６００の命令および／またはデータをキャッシュするキャッシュメモリ６１６を有する。一実施形態において、キャッシュは、図５の方法を実行するための命令を格納する。本発明の別の実施形態において、キャッシュメモリ６１６は、レベル１、レベル２及びレベル３キャッシュメモリ、または、プロセッサ６１０内に備えられたその他のキャッシュメモリ構造を含む。

一実施形態において、プロセッサ６１０は、メモリ制御ハブ（ＭＣＨ）６１４を有し、メモリ制御ハブ（ＭＣＨ）６１４の機能により、揮発性メモリ６３２および／または不揮発性メモリ６３４を含むメモリ６３０にアクセス可能および通信可能となる。一実施形態において、プロセッサ６１０は、図１および図３Ａの受信機１０４を有する。一実施形態において、プロセッサ６１０は、メモリ６３０およびチップセット６２０と通信を行うのに、図１の受信機１０４を使用する。一実施形態において、プロセッサ６１０は、無線アンテナ６７８に接続されて、無線信号を送信および／または受信をするように構成された任意のデバイスと通信を行う。

一実施形態において、揮発性メモリ６３２としては、これらに限定されないが、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ＲＡＭＢＵＳダイナミックランダムアクセスメモリ（ＲＤＲＡＭ）、および／またはその他のランダムアクセスメモリデバイスが含まれる。不揮発性メモリ６３４としては、これらに限定されないが、フラッシュメモリ、相変化メモリ（ＰＣＭ）、リードオンリーメモリ（ＲＯＭ）、電気的消去可能ＲＯＭ（ＥＥＰＲＯＭ：登録商標）、または、他の不揮発性メモリデバイスを含む。

メモリ６３０は、プロセッサ６１０によって実行される情報および命令を格納する。一実施形態において、メモリ６３０は、プロセッサ６１０が命令を実行している間に、一時変数または他の中間情報を記憶してもよい。一実施形態において、チップセット６２０は、ポイント・ツー・ポイント（ＰｔＰまたはＰ−Ｐ）インターフェース６１７および６２２を介して、プロセッサ６１０との接続を行う。一実施形態において、チップセット６２０は、システム６００におけるその他のモジュールとプロセッサ６１０とを接続することを可能にする。本発明の一実施形態において、インターフェース６１７および６２２は、インテル（登録商標）のクイックパス・インターコネクト（ＱＰＩ）、等のポイント・ツー・ポイント通信プロトコルに従って動作する。

一実施形態において、プロセッサ６１０は、図１および図３Ａの受信機１０４を備える。一実施形態において、チップセット６２０は、図１および図３Ａの受信機１０４を使用して、プロセッサ６１０、６０５Ｎ、ディスプレイ装置６４０及びその他のデバイス６７２、６７６、６７４、６６０、６６２、６６４、６６６、６７７等と通信を行う。一実施形態において、チップセット６２０は、無線アンテナ６７８と接続されて、無線信号を送信および／または受信をおこなう任意のデバイスと通信を行う。

一実施形態におて、チップセット６２０は、インターフェース６２６を介して、ディスプレイ装置６４０と接続される。一実施形態において、ディスプレイ６４０としては、これに限定されないが、液晶ディスプレイ（ＬＣＤ）、陰極線管（ＣＲＴ）ディスプレイ、および他の視覚表示装置を含む。本発明の一実施形態において、プロセッサ６１０およびチップセット６２０は、１つのＳＯＣに統合される。さらに、チップセット６２０は、様々なモジュール６７４、６６０、６６２、６６４および６６６を相互接続する１以上のバス６５０及び６５５に接続される。一実施形態において、バスの速度または通信プロトコルが一致しない場合には、バス６５０および６５５は、バスブリッジ６７２を介して共に接続されてもよい。一実施形態において、チップセット６２０は、これに限定されないが、不揮発性メモリ６６０、マスストレージデバイス６６２、キーボード／マウス６６４、インターフェース６２４および／または１０４を介したネットワークインターフェース６６６、スマートＴＶ６７６、消費家電６７７等に接続される。

一実施形態において、マスストレージデバイス６６２としては、これに限定されないが、ソリッドステートドライブ、ハードディスクドライブ、ユニバーサルシリアルバスフラッシュメモリデバイス、およびその他のコンピュータデータ記憶媒体が含まれる。一実施形態において、ネットワークインターフェース６６６は、周知のネットワークインターフェース規格のいずれかを使用して実装され、そのような規格としては、これらに限定されないが、例えば、イーサーネットインターフェース、ユニバーサルシリアルバス（ＵＳＢ）インターフェース、ＰＣＩ（ペリフェラル コンポーネント インターコネクト）エクスプレスインターフェース、無線インターフェース、および／または他の適合するインターフェースが含まれる。一実施形態において、無線インタフェースは、電気電子技術者協会（ＩＥＥＥ）の８０２．１１規格、ＨｏｍｅＰｌｕｇ ＡＶ（ＨＰＡＶ）、超広帯域無線（Ｕｌｔｒａ Ｗｉｄｅ Ｂａｎｄ：ＵＷＢ）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＷｉＭａｘ、または、その他の無線通信プロトコルに従って、動作する。

図６に示すモジュールでは、システム６００内に複数のブロックが個別に存在するように描かれているが、これらのブロックのうちの、いくつかのブロックによって実行される機能を一つの半導体回路内に集積してもよいし、あるいは、二つ以上の個別の集積回路に実装するようにしてもよい。例えば、キャッシュメモリ６１６が、プロセッサ６１０内で別個のブロックとして描かれているが、キャッシュメモリ６１６をプロセッサコア６１２に組み込んでもよい。本発明の別の実施形態において、システム６００は、１以上のプロセッサまたはプロセッシングコアを備えるようにしてもよい。

本明細書において、本発明の、「一実施形態」、「ある実施形態」、「いくつかの実施例」、「他の実施形態」等は、少なくとも本発明の実施形態が、実施形態に関連した特定の特徴、構造及び特性を含むことを示唆するが、必ずしも全ての実施形態が、これら特定の特徴、構造及び特性を含むことを意味しない。したがって、本明細書中の様々な箇所で使用されている「一実施形態」、「ある実施形態」又はいくつかの実施例」という表現は、必ずしも同一の実施形態を示していない。明細書で、ある構成要素、特徴、構造、又は特性を、例えば、「含んでもよい（ｍａｙ）」、「含まれる場合がある（ｍｉｇｈｔ）」、「含むことができる（ｃａｎ）」、又は「含まれる可能性がある（ｃｏｕｌｄ）」と記載されている場合には、その構成要素、特徴、構造、又は特性が必ずしも含まれている必要がないことを示している。明細書又は特許請求の範囲において、「一つの」又は「一の」との記載は、要素が一つのみ存在していることを意味するのではない。また、明細書又は特許請求の範囲において、「さらなる一つの」要素との記載は、追加要素が複数存在することを除外していない。

特定の実施形態を参照して本発明が説明されたが、上記の説明から、このような実施形態の数多くの代替、改良及び変形が当業者に明らかである。例えば、一実施形態では、図３Ｂの積分器および対応する整合回路を、差動入力またはシングルエンド入力を受信し、シングルエンド出力を生成するシングルエンド回路として実装することができる。一実施形態において、図３Ｂの積分器および対応する整合回路を、図３ＢのＰＭＯＳベースの実装の代わりに、ＮＭＯＳ差動入力ベースの積分器および対応する整合回路として実装することができる。

図４Ｂは、本発明の一実施形態に係る、別の受信機のタイミング図である４１０である。このような別の実施形態において、再生されたクロック信号、図３Ａのｉｃｌｋ３１２およびｉｃｌｋｂ３１３は、データ信号３０９のアイの真ん中に整列されて、データ信号３０９を即時にサンプリングして、サンプリングされた信号ｄ０ ３０７ｃおよびｄ１ ３０７ｄを生成する。一実施形態において、図３Ａの積分器３０３ａおよび３０３ｂは、図３Ａの整合回路３０４ａおよび３０４ｂと交換される。このような一実施形態において、同じ再生されたクロック信号、図３Ａのｉｃｌｋ３１２およびｉｃｌｋｂ３１３が使用され、積分器３０３ａおよび３０３ｂ（これらは、上記の実施形態では、整合回路３０４ａおよび３０４ｂであった）の積分された出力をサンプリングすることにより、データ信号３０９のエッジがサンプリングされる。図４Ａと同様、本実施形態は、図４Ｂのタイミング図である４１０のようになり、データ信号３０９のデータおよびエッジの両方をサンプリングするのに、同じクロック遷移エッジが使用される。

本発明の実施形態は、添付の特許請求の範囲に含まれるような、様々な代替、改良および変形例を包括することを意図している。

Claims (20)

1. クロック信号を生成する位相補間器と、
   前記クロック信号の一位相期間にわたってデータ信号の第１部分を積分する第１積分器と、
   前記クロック信号により、積分された前記第１部分である第１積分部分をサンプリングする第１サンプラと、
   前記データ信号が論理的ローまたは論理的ハイ信号レベルから論理的ハイまたは論理的ロー信号レベルに遷移する時点を示す前記データ信号の第１エッジサンプルを生成するべく、前記第１積分器の遅延を整合する第１回路と、
   前記クロック信号により、前記第１エッジサンプルをサンプリングする第２サンプラと、
   サンプリングされた前記第１積分部分、および、サンプリングされた前記データ信号の前記第１エッジサンプルに少なくとも基づいて、前記位相補間器を更新するクロックデータ再生ユニットとを備える装置。
2. 前記位相補間器は、１個の位相補間器であり、前記クロック信号の逆相をさらに生成する請求項１に記載の装置。
3. 前記第１サンプラおよび前記第２サンプラは、前記クロック信号の同じ遷移エッジを使用して、前記第１積分部分及び前記データ信号の前記第１エッジサンプルをサンプリングする請求項１または２に記載の装置。
4. 前記クロック信号の前記一位相期間は、前記クロック信号のロー位相またはハイ位相の期間と等しい請求項１に記載の装置。
5. 前記クロック信号の前記逆相の一位相期間にわたって、前記データ信号の第２部分を積分する第２積分器と、
   前記クロック信号の前記逆相を使用して、積分された前記第２部分である第２積分部分をサンプリングする第３サンプラと、
   前記データ信号が論理的ハイまたは論理的ロー信号レベルから論理的ローまたは論理的ハイ信号レベルに遷移する時点を示す前記データ信号の第２エッジサンプルを生成するべく、前記第２積分器の遅延を整合する第２回路と、
   前記クロック信号の前記逆相を使用して、前記第２エッジサンプルをサンプリングする第４サンプラと、を更に備え、
   前記クロックデータ再生ユニットはさらに、前記データ信号のサンプリングされた前記第２積分部分およびサンプリングされた前記第２エッジサンプルに基づいて、前記位相補間器を更新する請求項２に記載の装置。
6. 前記クロック信号の前記逆相の前記一位相期間は、前記クロック信号の前記逆相のロー位相またはハイ位相の期間に等しい請求項５に記載の装置。
7. 前記第１回路および前記第２回路はそれぞれ、前記第１積分器および前記第２積分器の遅延を整合させる請求項５または６に記載の装置。
8. 前記第３サンプラおよび前記第４サンプラは、前記クロック信号の前記逆相の同じ遷移エッジを使用して、前記データ信号の前記第２積分部分および前記第２エッジサンプルをサンプリングする請求項５から７の何れか一項に記載の装置。
9. 前記クロックデータ再生ユニットは、前記クロックデータ再生ユニットが生成する更新信号を使用して、前記位相補間器を更新し、
   前記更新信号は、前記データ信号のサンプリングされた前記第１積分部分と前記第２積分部分との間、および、前記データ信号のサンプリングされた前記第１エッジサンプルと前記第２エッジサンプルとの間のタイミング関係を表す請求項５から８の何れか一項に記載の装置。
10. 前記位相補間器は、前記更新信号を受信し、前記クロック信号および前記クロック信号の前記逆相の遅延を修正する請求項９に記載の装置。
11. 前記位相補間器は、直交クロック信号を受信し、前記クロック信号および前記クロック信号の逆相のみを出力し、
    前記クロック信号および前記クロック信号の逆相は、前記直交クロック信号から生成される請求項１に記載の装置。
12. メモリと、
    伝送媒体を介して信号を受信し、受信した前記信号からデータ信号を生成する受信機を有し、前記メモリに連結されるプロセッサとを備え、
    前記受信機は、
    クロック信号を生成する位相補間器と、
    前記クロック信号の一位相期間にわたって、前記データ信号の第１部分を積分する第１積分器と、
    前記クロック信号を使用して、前記データ信号の積分された前記第１部分である第１積分部分をサンプリングする第１サンプラと、
    前記データ信号が論理的ローまたは論理的ハイ信号レベルから論理的ハイまたは論理的ロー信号レベルに遷移する時点を示す前記データ信号の第１エッジサンプルを生成するべく、前記第１積分器の遅延を整合する第１回路と、
    前記クロック信号を使用して、前記第１エッジサンプルをサンプリングする第２サンプラと、
    前記データ信号のサンプリングされた前記第１積分部分およびサンプリングされた前記第１エッジサンプルに少なくとも基づいて、前記位相補間器を更新するクロックデータ再生ユニットとを含む、システム。
13. 前記位相補間器は、１個の位相補間器であり、前記クロック信号の逆相をさらに生成する請求項１２に記載のシステム。
14. 前記第１サンプラおよび前記第２サンプラは、前記クロック信号の同じ遷移エッジを使用して、前記データ信号の前記第１積分部分及び前記第１エッジサンプルをサンプリングする請求項１２または１３に記載のシステム。
15. 前記クロック信号の前記一位相期間は、前記クロック信号のロー位相またはハイ位相の期間と等しい請求項１２から１４の何れか一項に記載のシステム。
16. 前記クロック信号の前記逆相の一位相期間にわたって、前記データ信号の第２部分を積分する第２積分器と、
    前記クロック信号の前記逆相を使用して、前記データ信号の積分された前記第２部分である第２積分部分をサンプリングする第３サンプラと、
    前記データ信号が論理的ハイまたは論理的ロー信号レベルから論理的ローまたは論理的ハイ信号レベルに遷移する時点を示す前記データ信号の第２エッジサンプルを生成するべく、前記第２積分器の遅延を整合する第２回路と、
    前記クロック信号の前記逆相を使用して、前記第２エッジサンプルをサンプリングする第４サンプラと、を更に備え、
    前記クロックデータ再生ユニットはさらに、前記データ信号のサンプリングされた前記第２積分部分およびサンプリングされた前記第２エッジサンプルに基づいて、前記位相補間器を更新する請求項１３に記載のシステム。
17. 前記第１回路および前記第２回路はそれぞれ、前記第１積分器および前記第２積分器の遅延を整合させる請求項１６に記載のシステム。
18. 前記第３サンプラおよび前記第４サンプラは、前記クロック信号の前記逆相の同じ遷移エッジを使用して、前記データ信号の前記第２積分部分および前記第２エッジサンプルをサンプリングする請求項１６または１７に記載のシステム。
19. 位相補間器により、クロック信号を生成する段階と、
    第１積分器によって、前記クロック信号の一位相期間にわたってデータ信号の第１部分を積分する段階と、
    前記クロック信号を使用して、前記データ信号の積分された前記第１部分である第１積分部分をサンプリングする段階と、
    前記データ信号が論理的ローまたは論理的ハイ信号レベルから論理的ハイまたは論理的ロー信号レベルに遷移する時点を示す前記データ信号の第１エッジサンプルを生成するべく、前記第１積分器の遅延を整合する段階と、
    前記クロック信号を使用して、前記データ信号の前記第１エッジサンプルをサンプリングする段階と、
    前記データ信号のサンプリングされた前記第１積分部分およびサンプリングされた前記第１エッジサンプルに少なくとも基づいて、前記位相補間器を更新する段階とを備える方法。
20. 前記位相補間器は、１個の位相補間器であり、
    前記データ信号の前記第１積分部分および前記第１エッジサンプルをサンプリングする段階は、前記クロック信号の同じ遷移エッジを使用して実行される請求項１９に記載の方法。

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