JP5670117B2 - 表示制御装置 - Google Patents

Description

本発明は、画像の表示制御技術に関し、例えば自動車のダッシュボードにおけるインストルメントパネル（「インパネ」とも称される）の表示制御に適用して有効な技術に関する。

有線や無線によりデータを送信する場合、伝送エラーを検出するための技術として、巡回冗長検査（Cyclic Redundancy Check；ＣＲＣ）が知られている。ＣＲＣは、任意長のデータストリームを取り込んで、例えば３２ビット整数などの固定サイズの値を出力する関数の一種であり、連続する誤りを検出するための誤り検出符号の一種とされる。

特許文献１には、被試験体から出力される信号の良又は不良を判定するための技術が記載されている。それによれば、判定装置は、表示信号入力インターフェイスと、ＬＶＤＳ−Ｐａｒａｌｌｅｌ変換部と、ＰａｒａｌｌｅｌーＬＶＤＳ変換部とを備える。さらに、判定装置は、ＣＲＣ演算回路部、カウンタ回路部、期待値格納部及び判定回路部がＦＰＧＡにより作成されている。画像信号に演算を行い、判定回路部が、ＣＲＣ演算回路部の演算結果と期待値格納部に格納されている期待値とを比較し、画像信号の良又は不良を判定する。

特許文献２には、フレームメモリに格納されるデータに対して簡単にエラーチェックを行うための技術が記載されている。それによれば、画面表示制御装置は、画面表示部に表示すべき一画面分の画像のデータが格納されるフレームメモリと、画面表示部に前記一画面分の画像を表示するためにフレームメモリから一画面分の画像のデータを周期的に読み出すコントローラと、コントローラによって読み出される一画面分の画像のデータに対してエラーがないかどうかをチェックするエラー検出処理を行うエラー検出部とを備える。

特開２００７−１０１６９１号公報 特開２００７−０７２３９４号公報

自動車のダッシュボードにはインストルメントパネルが設けられる。インストルメントパネルとは、スピードメーターやウォーニングランプ等が取り付けられている計器板のことを指す。近年は、グラフィックスで描画するタイプのインストルメントパネルが少しずつであるが増えている。グラフィックスで描画するタイプのインストルメントパネルにおいて、自動車用車載機器の機能安全国際規格ＩＳＯ２６２６２に対応するために、データ表示が正常か否かを確認する機能が必要と考えられる。それについて本願発明者が検討したところ、以下のような課題が見いだされた。

例えば特許文献１，２に記載されているようなＣＲＣにより誤り検出を行うことが考えられる。しかしインストルメントパネル全体についてＣＲＣにより誤り検出を行うことは、真値となるデータ量が膨大となり現実的ではない。ＣＲＣによりデータを比較する範囲や位置は予め決められており、任意に変更することはできない。さらにインストルメントパネルの表示データは、幾つかのプレーンを合成することで生成されているが、ＣＲＣを用いて比較する場合、最終的な表示データに対する期待値を事前に計算しておくのが困難である。

本発明の目的は、グラフィックスで描画するタイプのインストルメントパネルにおいて、データ表示が正常か否かを的確に確認するための技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、画像データを表示装置に表示制御するための表示出力制御部と、上記表示出力制御部の動作を制御可能なＣＰＵとを含んで表示制御装置を構成する。上記表示出力制御部は、上記表示装置に表示される画像データの任意の領域についての巡回冗長検査を実行する比較制御部を含む。上記比較制御部は、上記表示装置に表示される画像の任意の領域を巡回冗長検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う領域制御部と、上記領域制御部によって選択された領域についての巡回冗長検査のための演算処理を行う演算処理部と、上記演算処理部での演算処理の結果と、その期待値とを比較することでエラー検出を行う比較回路とを含む。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、グラフィックスで描画するタイプのインストルメントパネルにおいて、データ表示が正常か否かを的確に確認するための技術を提供することができる。

本発明にかかる表示制御装置における比較制御部の構成例ブロック図である。 図１に示される比較制御部を含む表示制御装置の構成例ブロック図である。 図２に示される表示制御装置によって行われる画像表示例の説明図である。 比較領域設定の説明図である。 図２に示される表示制御装置における主要動作のフローチャートである。 図２に示される表示制御装置の別の構成例ブロック図である。 図６に示される表示制御装置による表示制御の説明図である。 図６に示される表示制御装置に含まれる比較制御部の別の構成例ブロック図である。 図８に示される構成における主要部の動作タイミング図である。 図１に示される比較制御部に含まれる割込み制御回路及び割込み制御情報レジスタの構成例回路図である。 図１に示される比較制御部に含まれる割込み制御回路及び割込み制御情報レジスタの別の構成例回路図である。 本発明にかかる表示制御装置の別の構成例ブロック図である。 本発明にかかる表示制御装置の別の構成例ブロック図である。 図３に示される表示制御装置に含まれるループバック比較制御部の構成例ブロック図である。 図１４に示されるループバック比較制御部における主要部構成例回路図である。 図１５に示される構成の動作タイミング図である。 本発明にかかる表示制御装置の別の構成例ブロック図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る表示制御装置（１）は、画像データを表示装置に表示制御するための表示出力制御部（１００）と、上記表示出力制御部の動作を制御可能なＣＰＵ（１０）とを含む。

上記表示出力制御部（１００）は、上記表示装置に表示される画像データの任意の領域についての巡回冗長検査を実行する比較制御部（１０６）を含む。上記比較制御部は、上記表示装置に表示される画像の任意の領域を巡回冗長検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う領域制御部（１２５）と、上記領域制御部によって選択された領域についての巡回冗長検査のための演算処理を行う演算処理部（１２２）と、上記演算処理部での演算処理の結果と、その期待値とを比較することでエラー検出を行う比較回路（１２３）とを含む。

上記の構成によれば、上記表示装置に表示される画像の任意の領域を巡回冗長検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択が行われることにより、選択された領域についての巡回冗長検査のための演算処理が行われる。このように巡回冗長検査対象領域についてのみ、巡回冗長検査によるエラー検出を行うようにしているので、巡回冗長検査のための演算処理結果の期待値は、巡回冗長検査対象領域（比較領域）の状態の分だけ用意すれば良い。このため、上記期待値のデータ量が膨大となるのを回避することができるので、巡回冗長検査を容易に実現できる。これにより、グラフィックスで描画するタイプのインストルメントパネルにおいて、データ表示が正常か否かを的確に確認することができるようになる。

〔２〕上記〔１〕において、上記表示出力制御部は、それぞれ異なる画像データを取り込むための複数のプレーン制御部（１０８−１，１０８−２…，１０８−ｎ）と、上記プレーン制御部によって取り込まれた画像データを重ね合わせることで、表示用画像データを形成する重ね合わせ制御部（１０５）とを更に含んで構成することができる。また上記比較制御部は、上記プレーン制御部の出力画像情報又は上記重ね合わせ制御部の出力画像情報を選択的に上記演算処理部に供給可能なセレクタ（１２１）を更に含んで構成することができる。これにより、上記プレーン制御部の出力画像情報又は上記重ね合わせ制御部の出力画像情報を選択的に上記演算処理部に供給することができる。

〔３〕上記〔２〕において、上記比較制御部は複数設けられ、上記複数の比較制御部は、それぞれ上記表示装置に表示される画像データの任意の領域についての巡回冗長検査を並列的に実行するように構成することができる。これにより、複数領域についての巡回冗長検査を速やかに行うことができる。

〔４〕上記〔２〕において、上記比較制御部は、上記比較回路での比較結果に基づいて、上記表示装置にエラーメッセージの表示を行うとともに、上記表示装置の近傍に配置された警告灯（３１）を点灯させるように構成することができる。例えば何らかのエラーにより表示装置にエラーメッセージが示されなかった場合でも、警告灯が点灯することによって、ユーザは、現在の表示装置における表示が正しくないことを知ることができる。

〔５〕上記〔２〕において、上記セレクタの制御情報を保持する選択情報レジスタ（１２７）と、上記選択情報レジスタ内の制御情報の更新情報を保持する選択更新情報レジスタ（１３７）と、上記比較領域情報を保持する比較領域情報レジスタ（１２８）と、上記比較領域情報レジスタ内の比較領域情報の更新情報を保持する比較領域更新情報レジスタ（１３８）とを設けることができる。さらに上記〔４〕において、上記演算処理部での演算処理結果の期待値を保持する期待値情報レジスタ（１２９）と、上記期待値情報レジスタ内の期待値の更新情報を保持する期待値更新情報レジスタ（１３９）とを設けることができる。上記表示装置の垂直同期信号に同期して、上記選択情報レジスタの保持情報が上記選択更新情報レジスタの保持情報によって更新され、上記表示装置の垂直同期信号に同期して、上記比較領域情報レジスタの保持情報が上記比較領域更新情報レジスタの保持情報によって更新される。上記表示装置の垂直同期信号に同期して、上記期待値情報レジスタの保持情報が期待値更新情報レジスタの保持情報によって更新される。

〔６〕上記〔２〕において、上記比較制御部には、上記比較回路での比較結果に基づいて上記ＣＰＵに対して割込み要求を行うための割込み制御信号を形成する割込み制御回路（１２４）を設けることができる。上記割込み制御回路には、上記比較回路での比較結果に基づいてエラーとなったフレーム数を計数するためのカウンタ（１８１）と、上記カウンタでの計数値と所定の閾値とを比較するための比較器（１８２）とを設けることができる。上記比較器での比較結果に基づいて、上記割込み制御信号がアサートされる。

〔７〕上記〔２〕において、上記比較制御部には、上記比較回路での比較結果に基づいて上記ＣＰＵに対して割込み要求を行うための割込み制御信号を形成する割込み制御回路（１２４）を設けることができる。上記割込み制御回路は、上記比較回路での比較結果に基づいてエラーとなったフレーム数を計数するための複数のカウンタ（１８１ａ，１８１ｂ、１８１ｃ）と、上記複数のカウンタを選択するためのカウンタ選択制御部（１８６）と、上記カウンタ選択制御部によって選択された上記カウンタでの計数値と所定の閾値とを比較するための比較器（１８２）とを含んで容易に構成できる。上記比較器での比較結果に基づいて、上記割込み制御信号がアサートされる。

〔８〕上記〔２〕において、上記表示制御装置は、上記表示出力制御部から出力された画像データを外部出力するための第１バッファ（１１１）と、上記第１バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第２バッファ（１１２）とを設けることができる。上記表示出力制御部は、上記第１バッファの出力と上記第２バッファの出力とを選択的に上記比較制御部に伝達するためのセレクタ（１１３）を含んで容易に構成することができる。

〔９〕本発明の代表的な実施の形態に係る別の表示制御装置（１）は、画像データを表示装置に表示制御するための表示出力制御部（１００）と、上記表示出力制御部の動作を制御可能なＣＰＵ（１０）と、上記表示出力制御部から出力された画像データを外部出力するための第１バッファ（１１１）と、上記第１バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第２バッファ（１１２）とを含む。上記表示出力制御部は、上記表示装置に表示される画像の任意の領域についてのエラー検出を行うループバック比較制御部（１１８）と、上記第１バッファの出力と上記第２バッファの出力とを選択的に上記ループバック比較制御部に伝達するためのセレクタ（１１７）とを含む。上記ループバック比較制御部は、上記表示装置に表示される画像の任意の領域を検査対象領域として指定するための領域更新情報に基づいて画像データの領域選択を行う領域制御部（１５５）と、上記領域制御部によって選択された領域について、上記第１バッファに入力される画像データと上記セレクタを介して伝達された画像データとをビット単位で比較することでエラー検出を行うビット比較処理部（１５１）とを含む。この場合、巡回冗長検査の演算処理は不要とされる。

〔１０〕上記〔９〕において、上記ビット比較処理部は、上記第１バッファに入力される画像データを遅延するための遅延回路（１６１，１６２）を設けることができる。そして、上記遅延回路の出力データと上記セレクタを介して伝達された画像データとが一致する場合には、エラーと判断されない。

〔１１〕本発明の代表的な実施の形態に係る別の表示制御装置（１）は、画像データを表示装置に表示制御するための表示出力制御部（１００）と、上記表示出力制御部の動作を制御可能なＣＰＵ（１０）と、上記表示出力制御部から出力された画像データを外部出力するための第１バッファ（１１１）と、上記第１バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第２バッファ（１１２）とを含む。上記表示出力制御部は、上記表示装置に表示される画像の任意の領域についての巡回冗長検査を実行する比較制御部（１１６）と、上記表示装置に表示される画像データの任意の領域についてのエラー検出を行うループバック比較制御部（１１８）と、上記第１バッファの出力と上記第２バッファの出力とを選択的に上記ループバック比較制御部に伝達するためのセレクタ（１１７）とを含む。上記比較制御部は、上記表示装置に表示される画像データの任意の領域を巡回冗長検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う第１領域制御部（１２５）と、上記第１領域制御部によって選択された領域についての巡回冗長検査のための演算処理を行う演算処理部（１２２）と、上記演算処理部での演算処理の結果と、その期待値とを比較することでエラー検出を行う比較回路（１２３）とを含む。上記ループバック比較制御部は、上記表示装置に表示される画像の任意の領域を検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う第２領域制御部（１５５）と、上記第２領域制御部によって選択された領域について、上記第１バッファの入力画像データと上記セレクタを介して伝達された画像データとをビット単位で比較することでエラー検出を行うビット比較処理部（１５１）とを含む。

２．実施の形態の詳細
実施の形態について更に詳述する。

《実施の形態１》
図２には、本発明にかかる表示制御装置の構成例が示される。

図２に示される表示制御装置１は、自動車のダッシュボードにおけるインストルメントパネルの表示制御を行うもので、特に制限されないが、ＣＰＵ（中央処理装置）１０、メモリＩ／Ｆ制御部１２、グラフィック生成部１４、割込み制御部１５、ＲＯＭＩ／Ｆ制御部１６、表示出力制御部１００と、を含み、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。ＣＰＵ１０、メモリＩ／Ｆ制御部１２、グラフィック生成部１４、割込み制御部１５、ＲＯＭＩ／Ｆ制御部１６、表示出力制御部１００は、ＣＰＵバス１１を介して互いに信号のやり取りが可能に結合されている。ＣＰＵ１０は、所定のプログラムを実行することにより、この表示制御装置１全体の動作制御を行う。メモリＩ／Ｆ制御部１２は、この表示制御装置１の外部に配置されたＲＡＭ（Random Access Memory）１３のインタフェース制御を行う。ＲＡＭ１３は、各種情報の一時的な格納領域や、ＣＰＵ１０での演算処理における作業領域として利用される。グラフィック生成部１４は、この表示制御装置１の外部に配置された表示装置３０に表示されるグラフィックを生成する。特に制限されないが、表示装置３０は、ダッシュボードに設けられた液晶ディスプレイとされる。割込み制御部１５は、ＣＰＵ１０に対する割込み要求を所定の優先順位に従って調停する機能を有する。ＲＯＭＩ／Ｆ制御部１６は、この表示制御装置１の外部に配置されたＲＯＭ１７のインタフェース制御を行う。ＲＯＭ１７には、ＣＰＵ１０で実行されるプログラムや各種データが格納されている。表示出力制御部１００は、この表示制御装置１の外部に配置された表示装置３０への画像データの出力制御を行う。

表示出力制御部１００は、バスＩ／Ｆ制御部１０１、重ね合わせ制御部１０５、比較制御部１０６、画質調整部１０７、プレーン１制御部１０８−１、プレーン２制御部１０８−２、プレーンｎ制御部１０８−ｎ（ｎは正の整数を意味する）を含む。バスＩ／Ｆ制御部１０１、重ね合わせ制御部１０５、比較制御部１０６、プレーン１制御部１０８−１、プレーン２制御部１０８−２、プレーンｎ制御部１０８−ｎは、表示出力制御内部バス１０２を介して互いに信号のやり取り可能に結合される。バスＩ／Ｆ制御部１０１は、ＣＰＵバス１１と表示出力制御内部バス１０２との間のインタフェース制御を行う。プレーン１制御部１０８−１、プレーン２制御部１０８−２、プレーンｎ制御部１０８−ｎは、それぞれＲＯＭ１７又はＲＡＭ１３内の画像データを重ね合わせ制御部１０５に転送する機能を有する。特に制限されないが、プレーン１制御部１０８−１、プレーン２制御部１０８−２、プレーンｎ制御部１０８−ｎには、ＤＭＡ（Direct Memory Access）コントローラを適用することができる。重ね合わせ制御部１０５は、プレーン１制御部１０８−１、プレーン２制御部１０８−２、プレーンｎ制御部１０８−ｎによって転送された画像データを重ね合わせる機能を有する。画質調整１０７は、重ね合わせ制御部１０５から出力された画像の画質の調整を行う。画質調整１０７で画質が調整された画像データは、表示のために表示装置３０に伝達される。比較制御部１０６は、プレーン２制御部１０８−２、プレーンｎ制御部１０８−ｎの出力や、重ね合わせ制御部１０５の出力を取り込んで、画像データの任意の領域についての巡回冗長検査を実行する。この巡回冗長検査によりエラーが検出された場合には、ＣＰＵ１０に対して割り込み要求を行うための割込み制御信号１０３がアサートされる。

図１には、上記比較制御部１０６の構成例が示される。

比較制御部１０６は、セレクタ１２１、ＣＲＣ演算処理部１２２、比較回路１２３、割込み制御回路１２４、領域制御部１２５、動作情報レジスタ１２６、重ね合わせ後画像及びプレーン選択情報レジスタ１２７、比較領域情報レジスタ１２８、ＣＲＣ期待値情報レジスタ１２９、割込み制御情報レジスタ１３０を含む。

セレクタ１２１は、重ね合わせ制御部１０５からの重ね合わせ後画像情報、プレーン１制御部１０８−１からのプレーン１画像情報、プレーン２制御部１０８−２からのプレーン２画像情報、プレーンｎ制御部１０８−ｎからのプレーンｎ画像情報を選択的に後段のＣＲＣ演算処理部１２２に伝達する。このセレクタ１２１は、重ね合わせ後画像及びプレーン選択情報レジスタ１２７に保持された情報に従って動作制御される。ＣＲＣ演算処理部１２２は、セレクタ１２１を介して伝達された画像データについてのＣＲＣ演算処理を行う。ＣＲＣ演算処理部１２２でのＣＲＣ演算処理は、領域制御部１２５によって選択された領域について行われる。領域制御部１２５は、比較領域情報に基づいて画像情報の領域制御を行う。この画像情報の領域制御では、比較領域に該当する画像情報がＣＲＣ演算処理部１２２に入力されるタイミングで、ＣＲＣ演算処理部１２２に対するデータイネーブル信号が領域制御部１２５によってアサートされる。例えば、領域制御部１２５は、表示フレームの走査線数をカウントする第１カウンタと、水平ドットクロックをカウントする第２カウンタとを含み、上記第１カウンタのカウント値と上記第２カウンタのカウント値とに基づいて、セレクタ１２１の出力が比較領域に入っているか否かを判別し、セレクタ１２１の出力が比較領域に入っている場合にデータイネーブル信号をアサートする。ＣＲＣ演算処理部１２２は、データイネーブル信号がアサートされたタイミングで、入力画像データのＣＲＣを計算する。このような演算処理により、比較領域についてのＣＲＣが得られる。また領域制御部１２５では、重ね合わせ制御部１０５から伝達された垂直同期信号１３５の立ち下がりタイミングが検出される。この垂直同期信号１３５の立ち下がりタイミングは、領域制御部１２５から比較回路１２３及び割込み制御回路１２４に伝達される。動作情報レジスタ１２６には、比較制御部１０６を動作させるかどうかを示す値が格納され、動作を示す値が格納された場合には、領域制御部１２５へ出力されるイネーブル信号がアサートされる。このイネーブル信号がアサートされることで、領域制御部１２５の動作が開始される。比較領域情報は比較領域情報レジスタ１２８に保持されている。比較領域情報レジスタ１２８に保持された比較領域情報には、比較領域を特定するための情報、例えば比較領域の開始位置Ｘ（１３１）、比較領域の開始位置Ｙ（１３２）、比較領域のサイズＸ（１３３）、比較領域のサイズＹ（１３４）が含まれる。比較回路１２３は、ＣＲＣ演算処理部１２２での演算処理結果と、その期待値（「ＣＲＣ期待値」ともいう）とを比較することでエラー検出を行う。ＣＲＣ演算処理部１２２での演算処理結果の期待値は、ＣＲＣ期待値情報レジスタ１２９に保持されている。ＣＲＣ演算結果は、後段の比較回路１２３へ伝達される。比較回路１２３は、垂直同期信号１３５の立ち下がりタイミングに同期して、ＣＲＣ演算処理部１２２での演算処理結果とその期待値とを比較することでエラー検出を行う。ＣＲＣ演算処理部１２２での演算処理結果の期待値は、ＣＲＣ期待値情報レジスタ１２９に保持されている。ＣＲＣ演算処理部１２２での演算処理結果とその期待値とが一致しない場合には、比較回路１２３から割込み制御回路１２４に対してエラー信号がアサートされる。割込み制御回路１２４は、上記比較回路１２３によってエラー信号がアサートされた場合、割込み制御情報によってＣＰＵ１０への割込み要求が許容されていることを条件に、割込み制御信号をアサートする。動作情報レジスタ１２６、重ね合わせ後画像及びプレーン選択情報レジスタ１２７、比較領域情報レジスタ１２８、ＣＲＣ期待値情報レジスタ１２９、割込み制御情報レジスタ１３０は、レジスタリードライト制御情報を介して、ＣＰＵ１０により情報の読み出しや書き込みが行われる。

図５には、上記表示制御装置１の主要動作の流れが示される。

比較領域における画像はプレーンの組み合わせ等によって異なる。そのため、比較領域に該当する画像についてのＣＲＣ期待値が予め計算され、それが、ＲＯＭ１７内にテーブル化等により、比較する画像に関連付けられて格納されている。表示装置３０に表示すべき画像はＣＰＵ１０によって把握される。表示すべき画像データがＲＯＭ１７から読出されて画像出力制御部１００に伝達される場合に、当該比較領域に対応する画像についてのＣＲＣ期待値がＲＯＭ１７内の上記テーブルから読出され、それがＣＲＣ期待値情報レジスタ１２９に書き込まれるものとする。

また、重ね合わせ制御部１０５の出力画像、すなわち表示装置３０に表示される画像全体をＣＲＣ演算処理の対象とすると、プレーン１，２，３，４の全ての変更の組み合わせについてＣＲＣ期待値を予め用意しなければならないから、ＣＲＣ期待値のデータ量が膨大なものとなる。結果として、そのようなデータを格納するためのＲＯＭ１７の記憶容量を不所望に圧迫することになり、現実的ではない。そこでプレーン１，２，３，４をＣＲＣ対象領域として選択するのが望ましい。このような選択情報（ＣＲＣ対象領域選択情報）も、ＲＯＭ１７に予め格納されるものとする。

ＣＰＵ１０もしくはグラフィック生成部１４により、表示データがＲＡＭ１３内に作成される（Ｓ１０１）。そしてＣＰＵ１０によって、プレーン１制御部１０８−１、プレーン２制御部１０８−２、プレーンｎ制御部１０８−ｎ及び重ね合わせ制御部１０５に対して各種情報が設定されることで、表示装置３０への画像表示が開始される（Ｓ１０２）。表示装置３０への画像表示は、例えば図３に示されるように行われる。この画像表示例では、プレーン１はスピードメーターの文字盤、プレーン２はスピードメーターの指針、プレーン３は方向指示器モニタと自動変速機の状態、プレーン３は走行メーターとされ、それらが重ね合わせ処理部１０５で重ね合わされたものとされる。

ＣＰＵ１０は、上記ＲＯＭ１７内のＣＲＣ対象領域選択情報を参照して、比較画像がプレーンか否かの判別を行う（Ｓ１０３）。この判別において比較画像がプレーンである（ＹＥＳ）と判断した場合、ＣＰＵ１０は、比較制御部１０６における重ね合わせ後画像及びプレーン選択情報レジスタ１２７に、該当するプレーン番号を設定する（Ｓ１０５）。また、比較画像がプレーンではない（ＮＯ）と判断した場合、ＣＰＵ１０は、比較制御部１０６における重ね合わせ後画像及びプレーン選択情報レジスタ１２７に、重ね合わせ後画像を選択するための情報を設定する（Ｓ１０４）。さらにＣＰＵ１０は、ＲＯＭ１７内の設定情報に従って比較制御部１０６内の設定を行う（Ｓ１０６）。例えば比較領域情報レジスタ１２８に比較領域情報が設定され、当該比較領域に対応するＣＲＣ期待値が上記ＲＯＭ１７内のテーブル参照によって得られ、それがＣＲＣ期待値情報レジスタ１２９に設定される。また、割込み制御情報レジスタ１３０に割込み制御情報が設定される。その後、ＣＰＵ１０は、動作情報レジスタ１２６に動作情報（領域制御部１２５のイネーブル信号）を設定する（Ｓ１０７）。この動作情報の設定により比較制御部１０６での比較制御が開始される。すなわち、重ね合わせ後画像及びプレーン選択情報に基づいてセレクタ１２１によって選択された情報がＣＲＣ演算処理部１２２に伝達され、比較領域情報に基づいて選択された比較領域についてのＣＲＣ演算処理が行われる。比較回路１２３において、上記ＣＲＣ演算処理結果と、ＣＲＣ期待値情報レジスタ１２９内の期待値との比較が行われる。この比較回路１２３での比較において、上記ＣＲＣ演算処理とその期待値とが一致しない場合には、ＣＰＵ１０に対するＣＲＣ不一致割込み要求のため、割込み制御回路１２４によって割り込み制御信号がアサートされる。

ＣＰＵ１０では、割込みが発生したか否かの判別が行われる（Ｓ１０８）。割込み制御回路１２４によって割り込み制御信号がアサートされることでＣＲＣ不一致割込み要求がなされ、対応する割込み処理がＣＰＵ１０で実行される。この割込み処理により、割込み制御情報レジスタ１３０への情報設定が行われて割込みが解除され（Ｓ１１０）、表示が正しくないことを示すエラーメッセージの表示データが作成され、当該表示データが、重ね合わせ制御部１０５を介して表示装置３０に表示される（Ｓ１１１）。この表示により、表示装置３０の表示内容が正しくないことをドライバに知らせることができる。一定時間経過後、ＣＰＵ１０によって復帰が試みられ（Ｓ１１２）、復帰された場合には、上記ステップＳ１０１の処理に戻される。復帰されない場合は、上記ステップＳ１１１での表示状態が継続される。

また、上記ステップＳ１０８の判別において、表示装置３０の垂直同期信号による割込みが発生した場合には、ＣＰＵ１０によって、例えば車速や走行距離などの変更に伴い、表示装置３０での表示画像を更新する必要があるか否かの判別が行われる（Ｓ１０９）。この判別において、表示装置３０の表示画像を更新する必要があると判断された場合には、上記ステップＳ１０１の処理に戻されることで、表示装置３０での表示内容の更新のための処理（Ｓ１０１）、及び比較制御部１０６の設定内容の更新が行われる。

ここで、表示制御装置１内での誤動作をチェックする観点では、表示制御装置１の出力段のデータを用いて巡回冗長検査を行うのが望ましい。そこで、例えば図４（Ａ）のような重ね合わせ後画像の一部に対して比較領域を設定することが考えられる。しかしながら、オプションによりプレーン１の背景がユーザによって変更可能とされる場合には、図４（Ａ）のような重ね合わせ後画像に対する比較領域設定では、プレーン１の背景の変更に対応してＣＲＣ期待値の数も増えてしまう。ＣＲＣ期待値の数を減らすには、図４（Ａ）のような重ね合わせ後画像に対して比較領域を設定するのではなく、例えば図４（Ｂ）に示されるようにプレーンに対して比較領域を設定するのが望ましい。図４（Ｂ）に示される例では、プレーン３に対して比較領域の設定が行われており、そこにはプレーン１が含まれていないため、オプションによりプレーン１の背景がユーザによって変更可能とされる場合においても、ＣＲＣ期待値の数には影響しない。

このように本例では、ＣＲＣ演算対象とされる比較領域の設定情報や、その比較領域に対応するＣＲＣ期待値情報がＲＯＭ１３に予め格納されており、このＲＯＭ１３内の比較領域情報に従って比較領域情報レジスタ１２８に設定された比較領域についてＣＲＣ演算処理が行われ、その演算結果がＣＲＣ期待値と比較されるようになっているので、ＲＯＭ１３内のＣＲＣ期待値のデータ量は、ＣＲＣ演算対象とされる比較領域の状態の分だけ用意すれば良い。これにより、ＲＯＭ１３内のＣＲＣ期待値のデータ量は、表示装置３０の表示画像全体をＣＲＣ演算対象とする場合に比べて大幅に少なくなるので、表示制御装置１における巡回冗長検査を容易に実現できる。これにより、グラフィックスで描画するタイプのインストルメントパネルにおいて、データ表示が正常か否かを的確に確認することができるようになる。

上記の例では、ＣＲＣ演算処理部１２２での演算処理の期待値（ＣＲＣ期待値）は、予め計算されて、ＲＯＭ１７等に格納されているものとしたが、ＣＲＣ期待値生成回路を設け、図５におけるステップＳ１０１での処理として、上記ＣＲＣ期待値生成回路によるＣＲＣ期待値の計算を加えることができる。また、ＣＲＣ期待値はＣＰＵ１０により計算しても良いただし、その場合には、算出されたＣＲＣ期待値が正しいか否かの確認が困難になるので、ＣＲＣが得られるテスト画像を用いてＣＲＣ期待値生成回路が正常に動作するか否かや、複数回のＣＲＣ計算値生成により同じＣＲＣ期待値が得られるか否かの確認を行うようにすると良い。

《実施の形態２》
図６には、上記表示制御装置１の別の構成例が示される。

図６に示される表示制御装置１が、図２に示されるのと大きく相違するのは、１０６ａ〜１０６ｎで示されるように比較制御部が複数設けられていることで複数の領域についての巡回冗長検査を同時に実行可能にされている点、及び警告灯の一例であるＬＥＤ（Light-emitting diode；発光ダイオード）３１が設けられている点である。また、本例では、比較制御部１０６ａ〜１０６ｎの何れかでＣＲＣエラーが検出された場合に、プレーンｎ制御部１０８−ｎにおいて、予め設定されていたエラーメッセージの画像が重ね合わせ制御部１０５に伝達されるようになっている。ＬＥＤ３１は、特に制限されないが、図７に示されるように、表示装置３０の近傍に配置される。

本例では、複数の比較制御部１０６ａ〜１０６ｎが設けられているため、例えば比較制御部１０６ａではプレーン１についてのＣＲＣエラー検出を行い、比較制御部１０６ｂではプレーン２についてのＣＲＣエラー検出を行い、比較制御部１０６ｃではプレーン３についてのＣＲＣエラー検出を行い、比較制御部１０６ｎではプレーンｎについてのＣＲＣエラー検出を行うことができる。これにより複数の領域についての巡回冗長検査を同時に実行することができる。

また、比較制御部１０６ａ〜１０６ｎの何れかでＣＲＣエラーが検出され、割込み制御信号がアサートされた場合に、プレーンｎ制御部１０８−ｎにおいて、予め設定されていたエラーメッセージの画像が重ね合わせ制御部１０５に伝達されることにより、例えば図７に示されるように、「表示が正しくありません！」などのエラーメッセージ７０１がプレーン１の背景に重畳される。

さらに、比較制御部１０６ａ〜１０６ｎの何れかでＣＲＣエラーが検出され、割込み制御信号がアサートされた場合にはＬＥＤ３１が点灯されるため、ユーザは、現在の表示装置３０における表示が正しくないことを的確に認識することができる。例えば何らかのエラーにより表示装置３０にエラーメッセージ７０１が示されなかった場合でも、ＬＥＤ３１が点灯することによって、ユーザは、現在の表示装置３０における表示が正しくないことを知ることができる。

《実施の形態３》
図８には、上記比較制御部１０６の別の構成例が示される。

図８に示される比較制御部１０６が、図１に示されるのと大きく相違するのは、各種情報レジスタが２重化されている点である。すなわち、重ね合わせ後画像及びプレーン選択情報レジスタ１２７、比較領域情報レジスタ１２８、ＣＲＣ期待値情報レジスタ１２９、割込み制御情報レジスタ１３０に対応して、重ね合わせ後画像及びプレーン選択更新情報レジスタ１３７、比較領域更新情報レジスタ１３８、ＣＲＣ期待値更新情報レジスタ１３９、割込み制御更新情報レジスタ１４０が設けられている。２重化された各種情報レジスタは、ＣＰＵ１０からのレジスタリードライト制御情報によって、情報の読み出しや書き込みが行われる。

図９には、図８に示される構成における主要部の動作タイミング示される。

図９において、更新情報レジスタとは、重ね合わせ後画像及びプレーン選択更新情報レジスタ１３７、比較領域更新情報レジスタ１３８、ＣＲＣ期待値更新情報レジスタ１３９、割込み制御更新情報レジスタ１４０の各レジスタを意味する。また、情報レジスタとは、重ね合わせ後画像及びプレーン選択情報レジスタ１２７、比較領域情報レジスタ１２８、ＣＲＣ期待値情報レジスタ１２９、割込み制御情報レジスタ１３０の各レジスタを意味する。本例では、重ね合わせ後画像及びプレーン選択情報レジスタ１２７、比較領域情報レジスタ１２８、ＣＲＣ期待値情報レジスタ１２９、割込み制御情報レジスタ１３０における更新情報が、対応する重ね合わせ後画像及びプレーン選択更新情報レジスタ１３７、比較領域更新情報レジスタ１３８、ＣＲＣ期待値更新情報レジスタ１３９、割込み制御更新情報レジスタ１４０に保持される。そして、重ね合わせ後画像及びプレーン選択更新情報レジスタ１３７、比較領域更新情報レジスタ１３８、ＣＲＣ期待値更新情報レジスタ１３９、割込み制御更新情報レジスタ１４０の保持情報が、表示装置３０の垂直同期信号に同期して、それぞれ対応する情報レジスタ、すなわち重ね合わせ後画像及びプレーン選択情報レジスタ１２７、比較領域情報レジスタ１２８、ＣＲＣ期待値情報レジスタ１２９、割込み制御情報レジスタ１３０に転送される。これにより、重ね合わせ後画像及びプレーン選択情報レジスタ１２７、比較領域情報レジスタ１２８、ＣＲＣ期待値情報レジスタ１２９、割込み制御情報レジスタ１３０の保持情報が、表示装置３０の垂直同期信号に同期して速やかに更新される。そしてこの更新情報に従って、所定のタイミングでエラー検出のための比較が行われ、エラーが検出された場合に割込み制御信号がアサートされる。

このように本例では、各種情報レジスタが２重化されることにより、表示装置３０に表示される画像の更新毎やフレーム単位に、重ね合わせ後画像及びプレーン選択情報レジスタ１２７、比較領域情報レジスタ１２８、ＣＲＣ期待値情報レジスタ１２９、割込み制御情報レジスタ１３０に対して、適切な情報を速やかに設定することができる。例えば、垂直同期信号に同期してフレーム単位に異なる領域に対して、比較を行うことが可能になり、図６のように複数の比較制御部１０６を持たなくても、同時には比較できないが複数の領域の比較が可能となる。

《実施の形態４》
図１０には、上記割込み制御回路１２４及び上記割込み制御情報レジスタ１３０の構成例が示される。

割込み制御回路１２４は、カウンタ１８１、比較器１８２、アンドゲート１８３、オアゲート１８４、アンドゲート１８５を含む。カウンタ１８１は、比較回路１２３（図１，８参照）からの比較結果信号がアサートされた場合にアップカウントする。比較回路１２３からの比較結果信号が論理反転されてからアンドゲート１８３に伝達され、領域制御部１２５（図１，８参照）からの比較タイミング信号とのアンド論理が得られ、このアンドゲート１８３の出力がオアゲート１８４を介してカウンタ１８１のクリア端子に伝達されるようになっている。これにより、比較回路１２３からの比較結果信号がネゲートされた場合にカウンタ１８１がクリアされる。比較器１８２は、カウンタ１８１のカウント値と、後述する割込みスレッショルド情報とを比較する。この比較結果は、後段のアンドゲート１８５に伝達される。アンドゲート１８５は、上記比較器１８２の出力と、後述する割込みイネーブル情報とのアンド論理を得る。このアンドゲートの出力が割込み制御信号として割込み制御部１５（図２，６参照）に伝達される。

割込み制御情報レジスタ１３０は、クリア情報レジスタ１９１、割込みスレッショルド情報レジスタ１９４、割込みステータス情報レジスタ１９５、割込みイネーブル情報レジスタ１９６を含む。クリア情報レジスタ１９１の保持情報はオアゲート１８４を介してカウンタ１８１のクリア端子に伝達される。割込みスレッショルド情報レジスタの保持情報は比較器１８２に伝達される。割込みステータス情報レジスタ１９５の保持情報は、上記比較器１８２の出力に基づいて形成される。また割込みステータス情報レジスタ１９５の保持情報は、割込みステータスクリア信号１９２としてクリア情報レジスタ１９１に伝達される。割込みイネーブル情報レジスタ１９６は、割込みイネーブル情報を保持する。

上記の構成において、カウンタ１８１は、比較回路１２３からの比較結果信号がアサートされた場合にアップカウントし、このカウンタ１８１の出力が割込みスレッショルド情報レジスタ１９４の保持情報を越えた場合、比較器１８２の出力がハイレベルにアサートされ、割込みイネーブル情報レジスタ１９６の保持情報がハイレベル（イネーブル状態）になっている場合に、アンドゲート１８５によって割込み制御信号がアサートされる。カウンタ１８１の出力が割込みスレッショルド情報レジスタ１９４の保持情報を越えない場合には、割込み制御信号はアサートされない。このため、例えば比較回路１２３において、外部ノイズなどにより、１フレームのみエラー検出が行われたが、その後、エラー検出が行われないような場合には、カウンタ１８１がクリアされてしまうので、比較器１８２の出力に基づいて割込み制御信号がアサートされることはない。つまり、割込みスレッショルド情報に基づく回数だけ、連続してエラー検出が行われた場合にのみ、比較器１８２の出力に基づいて割込み制御信号がアサートされる。このようにすることで、外部ノイズなどに起因する一時的なエラーを無視することができるので、システムの安定化を図ることができる。

《実施の形態５》
図１１には、上記割込み制御回路１２４及び上記割込み制御情報レジスタ１３０の別の構成例が示される。

図１１に示される割込み制御回路１２４が、図１２に示されるのと大きく相違するのは、複数のカウンタ１８１ａ，１８１ｂ，１８１ｃが設けられている点、及び切替制御回路１８８、セレクタ１８７、及びカウンタ選択制御回路が設けられている点である。切替制御回路１８８は、比較回路１２３からの比較結果信号をカウンタ１８１ａ，１８１ｂ，１８１ｃに振り分ける。セレクタ１８７は、カウンタ１８１ａ，１８１ｂ，１８１ｃの出力を選択的に比較回路１８２に伝達する。カウンタ選択制御部１８６は、比較タイミング信号、及び後述する比較切替個数情報に基づいて切替制御回路１８８及びセレクタ１８７の動作を制御する。

図１１に示される割込み制御情報レジスタ１３０が、図１２に示されるのと大きく相違するのは、比較切替個数情報を保持する比較切替個数情報レジスタ１９６が設けられている点である。比較切替個数情報レジスタ１９６の保持情報は、割込み制御回路１２４内のカウンタ選択制御部１８６に伝達される。例えば比較切替個数情報が「１」の場合には、カウンタ選択制御部１８６の制御により、比較タイミング信号に同期してカウンタ１８１ａが選択され、比較切替個数情報が「２」の場合には、カウンタ選択制御部１８６の制御により、比較タイミング信号に同期してカウンタ１８１ａ，１８１ｂが選択され、比較切替個数情報が「３」の場合には、カウンタ選択制御部１８６の制御により、比較タイミング信号に同期してカウンタ１８１ａ，１８１ｂ，１８１ｃが選択される。かかる構成によれば、比較タイミング信号に同期して、複数のカウンタ１８１ａ，１８１ｂ，１８１ｃを切り替えて使用することができるので、フレーム毎に比較領域を切り替えたい場合に有効とされる。

《実施の形態６》
図１２には、上記表示制御装置１の別の構成例が示される。

図１２に示される表示制御装置１が、図２に示されるのと大きく相違するのは、セレクタ（ＳＥＬ）１１３が設けられ、比較制御部１１６に取り込まれるデータを、上記セレクタ１１３により選択可能になっている点である。比較制御部１１６は、図２における比較制御部１０６と同一機能を有する。本例において、画質調整部１０７の出力は、入出力バッファ１１１における出力バッファ部１１１ａ及び外部端子Ｔ１を介して表示装置３０に入力される。また、入出力バッファ１１１における出力バッファ部１１１ａの出力は、入出力バッファ１１１における入力バッファ部１１１ｂを介してセレクタ１１３に入力される。さらに、入出力バッファ１１１における出力バッファ部１１１ａの出力は、外部端子Ｔ１，Ｔ２及び入力バッファ１１２を介してセレクタ１１３に入力される。セレクタ１１３は、入力されたデータを選択的に比較制御部１１６に伝達する。セレクタ１１３の選択動作は、比較制御部１１６によって制御することができる。入出力バッファ１１１における入力バッファ部１１１ｂの出力がセレクタ１１３によって選択され、それが比較制御部１１６において選択された場合には、重ね合わせ制御部１０５や入出力バッファ１１１を含んで巡回冗長検査が行われる。また、入力バッファ１１２の出力がセレクタ１１３によって選択され、それが比較制御部１１６において選択された場合には、重ね合わせ制御部１０５、入出力バッファ１１１、外部端子Ｔ１，Ｔ２、及び入力バッファ１１２を含んで巡回冗長検査が行われるので、外部端子と表示装置との接続に用いるコネクタとの接触不良などに起因してエラーを生ずる場合をも検知することができる。但し、この様な構成の場合、画質調整１０７の処理を行った信号に対する画像に対して比較を行うため、画質調整１０７で多様な画質調整を可能とするとＣＲＣ期待値の数が膨大となるため、例えば、ディザ処理をする／しないや色合いの調整の段階を３種類にするなどの制限を設けることで、ＣＲＣ期待値の格納数を抑えるとこが必要となる。

《実施の形態７》
図１３には、上記表示制御装置１の別の構成例が示される。

図１３に示される表示制御装置１が、図１２に示されるのと大きく相違するのは、比較制御部１１６に代えて、ループバック比較制御部１１８が設けられている点である。ループバック比較制御部１１８は、表示装置３０に表示される画像の任意の領域についてのエラー検出を行う。このエラー検出結果は、割込み制御信号１０３として割込み制御部１５に伝達される。

図１４には、上記ループバック比較制御部１１８の構成例が示される。

ループバック比較制御部１１８は、ビット比較処理部１５１、オア回路１５２、割込み制御回路１５４、領域制御部１５５、動作情報レジスタ１５６、ドットクロック情報レジスタ１５３、領域更新情報レジスタ１５８、割込み制御更新情報レジスタ１６０を含む。

領域制御部１５５は、領域更新情報レジスタ１５８に保持された領域更新情報に従って、比較領域の制御を行う。ビット比較処理部１５１は、領域制御部１５５で選択された領域について、入出力バッファ１１１における出力バッファ１１１ａに入力される画像情報（重ね合わせ後画像情報）と、セレクタ１１７を介して取り込まれた入力画像情報とをビット単位で比較する。この比較のタイミング調整は、ドットクロック情報レジスタ１５３の保持情報に従って行われる。また、比較領域が複数ある場合には、ビット比較処理部１５１が複数設けられ、この複数のビット比較処理部１５１によって複数の比較領域についてのビット比較が行われる。オア回路１５２は、複数のビット比較処理部１５１からの出力信号のオア論理を得る。オア回路１５２の出力は、後段の割込み制御回路１５４に伝達される。割込み制御回路１５４は、図１における割込み制御回路１２４と同様に、エラー発生時に割込み制御信号をアサートする。割込み制御回路１５４によって割込み制御信号がアサートされるか否かは、割込み制御更新情報レジスタ１６０の保持情報によって決定される。動作情報レジスタ１５６には、領域制御部１５５のイネーブル信号が保持される。このイネーブル信号がアサートされることで、領域制御部１５５の動作が開始される。

図１５には、上記ビット比較処理部１５１の構成例が示される。

ビット比較処理部１５１は、フリップフロップ回路（ＦＦ）１６１，１６２、エクスクルーシブオア（排他的論理和）ゲート１６３，１６４，１６５、オアゲート１６６，１６７、アンドゲート１６８を含む。重ね合わせ後画像情報は、エクスクルーシブオアゲート１６３に伝達され、またフリップフロップ回路１６１で１クロック分だけ遅延されてからエクスクルーシブオアゲート１６４に伝達され、さらにフリップフロップ回路１６１，１６２で２クロック分だけ遅延されてからエクスクルーシブオアゲート１６５に伝達される。エクスクルーシブオアゲート１６３，１６４，１６５では、それぞれ入力された二つの情報の論理が一致するか否かの判別が行われる。オアゲート１６６は、中速ドットクロック指示信号の論理反転されたものと、エクスクルージブオアゲート１６４の出力とのオア論理を得る。オアゲート１６７は、高速ドットクロック指示信号の論理反転されたものと、エクスクルーシブオアゲート１６５の出力とのオア論理を得る。アンドゲート１６８は、エクスクルーシブオアゲート１６３の出力と、オアゲート１６６の出力と、オアゲート１６７の出力と、領域制御部１５５からの領域ヒット信号とのアンド論理を得る。このアンドゲート１６８の出力がビット不一致信号として、オア回路１５２に伝達される。中速ドットクロック指示信号や高速ドットクロック指示信号はドットクロック情報レジスタ１５３に保持されたドットクロック情報に含まれる。

本例においては、中速ドットクロック指示信号や高速ドットクロック指示信号によってモード選択が行われる。高速モードでは、中速ドットクロック指示信号及び高速ドットクロック指示信号の双方がハイレベルにされることで、エクスクルーシブオアゲート１６４，１６５の出力がアンドゲート１６８に伝達されるのが阻止される。中速モードでは、中速ドットクロック指示信号がハイレベルにされ、高速ドットクロック指示信号がローレベルにされることで、エクスクルーシブオアゲート１６４の出力がアンドゲート１６８に伝達されるのが阻止される。低速モードでは、中速ドットクロック指示信号及び高速ドットクロック指示信号の双方がローレベルにされることで、エクスクルーシブオアゲート１６４，１６５の双方の出力がアンドゲート１６８に伝達される。エクスクルーシブオアゲート１６３，１６４，１６５の論理判別において、どれか一つでも一致すればエラー無しとされ、ビット不一致信号はアサートされない。一致するものが無い場合、アンドゲート１６８により、ビット不一致信号がアサートさえる。アンドゲート１６８には、領域制御部１５５からの領域ヒット信号が入力され、この領域ヒット信号がハイレベルになっていることを条件に、ビット不一致信号がアサートさえる。領域ヒット信号の論理値は、領域更新情報レジスタ１５８の保持情報に従って決定される。これにより、任意の比較領域についてのエラー検出が行われる。

図１６には、図１５に示される構成の動作タイミングが示される。

本例では、例えば時刻ｔ０において３クロックより小さい範囲で遅延が見込まれる場合、セレクタ１１７を介して取り込まれた入力画像は、ドッド１，２，３（丸印が付されている）のいずれかと合致すれば、エラー無し、と判断される。この様な構成にすることにより、ループバックされる信号がＩ／Ｏバッファを通過することにより遅延が大きくなり、同一クロックでの比較が行えない場合でも、制限はあるが対応することが可能となる。つまり、低速モードでは完全な比較が可能となり、中速、高速モードでは完全な比較はできないが、比較対象となる画像は予め分かっており、検出可能な画素は予め計算することができるため、比較対象となる画像を比較可能となるデザインにすることも可能となる。

《実施の形態８》
図１７には、上記ループバック比較制御部１１８の構成例が示される。

図１７に示されるループバック比較制御部１１８は、図１２における主要構成と、図１３における主要構成とを合成したものである。すなわち、図１７に示されるループバック比較制御部１１８においては、図１２に示されるのと同一機能を有する比較制御部１１６と、図１３に示されるのと同一機能を有するループバック比較制御部１１８とを含む。比較制御部１１６から出力された割込み制御信号と、ループバック比較制御部１１８から出力された割込み制御信号とは、オアゲート１７１を介して割込み制御部１５に伝達される。本例では、比較制御部１１６でのエラー検出に加えて、ループバック比較制御部１１８でのエラー検出が行われる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

１ 表示制御装置
１０ ＣＰＵ
１２ メモリＩ／Ｆ制御部
１３ ＲＡＭ
１４ グラフィック生成部
１５ 割込み制御部
１６ ＲＯＭＩ／Ｆ制御部
１７ ＲＯＭ
３０ 表示装置
１００ 表示出力制御部
１０１ バスＩ／Ｆ制御部
１０５ 重ね合わせ制御部
１０６ 比較制御部
１０７ 画質調整部
１０８−１ プレーン１制御部
１０８−２ プレーン２制御部
１０８−ｎ プレーンｎ制御部
１１１ 入出力バッファ
１１１ａ 出力バッファ部
１１１ｂ 入力バッファ部
１１２ 入力バッファ
１１６ 比較制御部
１１８ ループバック比較制御部
１２１ セレクタ
１２２ ＣＲＣ処理部
１２３ 比較回路
１２４ 割込み制御回路
１２５ 領域制御部
１２６ 動作情報レジスタ
１２７ 重ね合わせ後画像及びプレーン選択情報レジスタ
１２８ 比較領域情報レジスタ
１２９ ＣＲＣ期待値情報レジスタ
１３０ 割込み制御情報レジスタ
１３７ 重ね合わせ後画像及びプレーン選択更新情報レジスタ
１３８ 比較領域更新情報レジスタ
１３９ ＣＲＣ期待値更新情報レジスタ
１４０ 割込み制御更新情報レジスタ

Claims (12)

1. インストルメントパネル表示画像を構成するための画像データが格納される記憶装置から上記画像データを読み出して表示装置に表示制御するための表示出力制御部と、
   上記表示出力制御部の動作を制御可能なＣＰＵと、を含む表示制御装置であって、
   上記表示出力制御部は、上記表示装置に表示される画像データの任意の領域についての巡回冗長検査を実行する比較制御部を含み、
   上記比較制御部は、上記表示装置に表示される画像の任意の領域を巡回冗長検査対象領域として指定するための上記ＣＰＵによって設定された比較領域情報に基づいて画像データの領域選択を行う領域制御部と、
   上記領域制御部によって選択された領域についての巡回冗長検査のための演算処理を行う演算処理部と、
   上記ＣＰＵによって期待値が書き換え可能に格納される期待値格納部と、
   上記演算処理部での演算処理の結果と、上記期待値格納部に格納された期待値とを比較することでエラー検出を行う比較回路と、
   を含むことを特徴とする表示制御装置。
2. 上記表示出力制御部は、それぞれ異なる画像データを取り込むための複数のプレーン制御部と、
   上記プレーン制御部によって取り込まれた画像データを重ね合わせることで、表示用画像データを形成する重ね合わせ制御部と、を更に含み、
   上記比較制御部は、上記プレーン制御部の出力画像情報又は上記重ね合わせ制御部の出力画像情報を選択的に上記演算処理部に供給可能なセレクタを更に含む請求項１記載の表示制御装置。
3. 上記比較制御部は複数設けられ、上記複数の比較制御部は、それぞれ上記表示装置に表示される画像データの任意の領域についての巡回冗長検査を並列的に実行する請求項２記載の表示制御装置。
4. 上記比較制御部は、上記比較回路での比較結果に基づいて、上記表示装置にエラーメッセージの表示を行うとともに、上記表示装置の近傍に配置された警告灯を点灯させる請求項２記載の表示制御装置。
5. 上記セレクタの制御情報を保持する選択情報レジスタと、
   上記選択情報レジスタ内の制御情報の更新情報を保持する選択更新情報レジスタと、
   上記比較領域情報を保持する比較領域情報レジスタと、
   上記比較領域情報レジスタ内の比較領域情報の更新情報を保持する比較領域更新情報レジスタと、
   上記演算処理部での演算処理結果の期待値を保持する期待値情報レジスタと、
   上記期待値情報レジスタ内の期待値の更新情報を保持する期待値更新情報レジスタと、を含み、
   上記表示装置の垂直同期信号に同期して、上記選択情報レジスタの保持情報が上記選択更新情報レジスタの保持情報によって更新され、
   上記表示装置の垂直同期信号に同期して、上記比較領域情報レジスタの保持情報が上記比較領域更新情報レジスタの保持情報によって更新され、
   上記表示装置の垂直同期信号に同期して、上記期待値情報レジスタの保持情報が期待値更新情報レジスタの保持情報によって更新される請求項２記載の表示制御装置。
6. 上記比較制御部は、上記比較回路での比較結果に基づいて上記ＣＰＵに対して割込み要求を行うための割込み制御信号を形成する割込み制御回路を含み、
   上記割込み制御回路は、上記比較回路での比較結果に基づいてエラーとなったフレーム数を計数するためのカウンタと、
   上記カウンタでの計数値と所定の閾値とを比較するための比較器と、を含み、
   上記比較器での比較結果に基づいて、上記割込み制御信号がアサートされる請求項２記載の表示制御装置。
7. 上記比較制御部は、上記比較回路での比較結果に基づいて上記ＣＰＵに対して割込み要求を行うための割込み制御信号を形成する割込み制御回路を含み、
   上記割込み制御回路は、上記比較回路での比較結果に基づいてエラーとなったフレーム数を計数するための複数のカウンタと、
   上記複数のカウンタを選択するためのカウンタ選択制御部と、
   上記カウンタ選択制御部によって選択された上記カウンタでの計数値と所定の閾値とを比較するための比較器と、を含み、
   上記比較器での比較結果に基づいて、上記割込み制御信号がアサートされる請求項２記載の表示制御装置。
8. 上記表示制御装置は、上記表示出力制御部から出力された画像データを外部出力するための第１バッファと、
   上記第１バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第２バッファと、を含み、
   上記表示出力制御部は、上記第１バッファの出力と上記第２バッファの出力とを選択的に上記比較制御部に伝達するためのセレクタを含む請求項２記載の表示制御装置。
9. 画像データを表示装置に表示制御するための表示出力制御部と、
   上記表示出力制御部の動作を制御可能なＣＰＵと、
   上記表示出力制御部から出力された画像データを外部出力するための第１バッファと、
   上記第１バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第２バッファと、を含む表示制御装置であって、
   上記表示出力制御部は、上記表示装置に表示される画像の任意の領域についてのエラー検出を行うループバック比較制御部と、
   上記第１バッファの出力と上記第２バッファの出力とを選択的に上記ループバック比較制御部に伝達するためのセレクタと、を含み、
   上記ループバック比較制御部は、上記表示装置に表示される画像の任意の領域を検査対象領域として指定するための領域更新情報に基づいて画像データの領域選択を行う領域制御部と、
   上記領域制御部によって選択された領域について、上記第１バッファに入力される画像データと上記セレクタを介して伝達された画像データとをビット単位で比較することでエラー検出を行うビット比較処理部と、を含むことを特徴とする表示制御装置。
10. 上記ビット比較処理部は、上記第１バッファに入力される画像データを遅延するための遅延回路を含み、
    上記遅延回路の出力データと上記セレクタを介して伝達された画像データとが一致する場合には、エラーと判断しない請求項９記載の表示制御装置。
11. 画像データを表示装置に表示制御するための表示出力制御部と、
    上記表示出力制御部の動作を制御可能なＣＰＵと、
    上記表示出力制御部から出力された画像データを外部出力するための第１バッファと、
    上記第１バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第２バッファと、を含む表示制御装置であって、
    上記表示出力制御部は、上記表示装置に表示される画像の任意の領域についての巡回冗長検査を実行する比較制御部と、
    上記表示装置に表示される画像データの任意の領域についてのエラー検出を行うループバック比較制御部を含み、
    上記比較制御部は、上記表示装置に表示される画像データの任意の領域を巡回冗長検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う第１領域制御部と、
    上記第１領域制御部によって選択された領域についての巡回冗長検査のための演算処理を行う演算処理部と、
    上記演算処理部での演算処理の結果と、その期待値とを比較することでエラー検出を行う比較回路と、
    を含み、
    上記ループバック比較制御部は、上記表示装置に表示される画像の任意の領域を検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う第２領域制御部と、
    上記第１バッファの出力と上記第２バッファの出力とを選択的に上記ループバック比較制御部に伝達するためのセレクタと、
    上記第２領域制御部によって選択された領域について、上記第１バッファの入力画像データと上記セレクタを介して伝達された画像データとをビット単位で比較することでエラー検出を行うビット比較処理部と、を含むことを特徴とする表示制御装置。
12. 上記表示出力制御部は、上記比較回路による比較結果に基づいて割込み制御信号をアサートする割込み制御回路を有し、上記割込み制御信号のアサートに基づいて、特定の上記プレーン制御部で取り込まれたエラーメッセージの画像を上記重ね合わせ制御部で重ね合わせて表示を行うと共に、上記表示装置の近傍に配置された警告灯を点灯させる、請求項２記載の表示制御装置。

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