JP5668867B2 - 多層配線基板、プローブカード及び多層配線基板の製造方法 - Google Patents

多層配線基板、プローブカード及び多層配線基板の製造方法 Download PDF

Info

Publication number
JP5668867B2
JP5668867B2 JP2013540777A JP2013540777A JP5668867B2 JP 5668867 B2 JP5668867 B2 JP 5668867B2 JP 2013540777 A JP2013540777 A JP 2013540777A JP 2013540777 A JP2013540777 A JP 2013540777A JP 5668867 B2 JP5668867 B2 JP 5668867B2
Authority
JP
Japan
Prior art keywords
wiring board
multilayer wiring
main surface
insulator
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013540777A
Other languages
English (en)
Other versions
JPWO2013061946A1 (ja
Inventor
喜人 大坪
喜人 大坪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2013540777A priority Critical patent/JP5668867B2/ja
Application granted granted Critical
Publication of JP5668867B2 publication Critical patent/JP5668867B2/ja
Publication of JPWO2013061946A1 publication Critical patent/JPWO2013061946A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H05K3/4015—Surface contacts, e.g. bumps using auxiliary conductive elements, e.g. pieces of metal foil, metallic spheres
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10242—Metallic cylinders
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/1031—Surface mounted metallic connector elements
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Measuring Leads Or Probes (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

本発明は、多層配線基板、それを備えるプローブカード及び多層配線基板の製造方法に関する。
従来、例えば特許文献１，２などにおいて、主面上にＩＣなどが搭載される多層配線基板が種々提案されている。多層配線基板には、実装面から裏面にまで至る配線が複数配されている。複数の配線のそれぞれは、電気的に接続された複数のビア導体により構成されている。
特開２００８−３００４８２号公報 特開２００８−１６４５７７号公報
近年、電子部品の小型化に伴い、端子間のギャップが非常に小さい電子部品を多層配線基板に実装し、電子部品の実装精度をさらに高めるために、多層配線基板の実装面のコプラナリティーをさらに改善したいという要望が高まってきている。
本発明は、実装面のコプラナリティーが優れた多層配線基板を提供することにある。
本発明に係る多層配線基板は、基板本体と、複数の配線と、複数の配線部材と、接合材とを備えている。基板本体は、第１及び第２の主面を有する。複数の配線は、基板本体内において、第１の主面から第２の主面側に向かって設けられている。複数の配線部材は、第１の主面の上に配されている。複数の配線部材は、絶縁体と、少なくともひとつの導体とを含む。絶縁体は、第１の主面に対向する第１の表面と、第２の表面とを有する。少なくともひとつの導体は、絶縁体内において、第１の表面から第２の表面にまで至るように配されている。少なくともひとつの導体は、配線に電気的に接続されている。接合材は、複数の配線部材のそれぞれと第１の主面とを接合している。接合材は、導体と配線とを電気的に接続している。
本発明に係る多層配線基板のある特定の局面では、複数の配線部材の第１の主面側の表面は、第１の主面に接触していない部分を含む。
本発明に係る第１の多層配線基板の他の特定の局面では、第１の主面における隣り合う配線間の間隔は、第２の主面における隣り合う配線間の間隔よりも狭い。
本発明に係る多層配線基板の別の特定の局面では、基板本体は、セラミック材料からなる。
本発明に係る多層配線基板のさらに他の特定の局面では、複数の配線部材の少なくともひとつは、導体をひとつ含む。
本発明に係る多層配線基板のさらに別の特定の局面では、複数の配線部材の少なくともひとつは、導体を複数含む。
本発明に係る多層配線基板のさらにまた他の特定の局面では、配線部材は、複数の絶縁層を積層してなる絶縁体からなる。第２の表面側の絶縁層における導体間のピッチは、第１の表面側の絶縁層における導体間のピッチよりも狭い。
本発明に係る多層配線基板のまたさらに他の特定の局面では、絶縁体は、セラミック材料からなる。
本発明に係る多層配線基板のまたさらに別の特定の局面では、絶縁体と基板本体とが同じ材料からなる。
本発明に係る多層配線基板のさらに異なる他の特定の局面では、接合材が半田または導電性接着剤の硬化物からなる。
本発明に係るプローブカードは、本発明に係る多層配線基板を備えている。
本発明に係る多層配線基板の製造方法では、第１の主面から第２の主面側に向かって複数の配線が内部に設けられた基板本体を用意する。第１の主面の上に配された複数の配線部材であって、第１の主面に対向する第１の表面と、第２の表面とを有する絶縁体と、絶縁体内において、第１の表面から第２の表面にまで至るように配されており、配線に電気的に接続された少なくともひとつの導体とを含む複数の配線部材のそれぞれを、導体と配線とが電気的に接続されるように、接合材を用いて第１の主面の上に実装する。
本発明に係る多層配線基板の製造方法のある特定の局面では、複数の配線が内部に設けられた基板本体を用意する工程において、基板本体を構成するためのセラミックグリーンシートを複数用意する。複数のセラミックグリーンシートに貫通孔を形成する。貫通孔内に配線を構成するための導電性ペーストを充填する。導電性ペーストが貫通孔内に充填された複数のセラミックグリーンシートを積層し、未焼成の積層体を作製する。未焼成の積層体を焼成することにより多層配線基板を得る。
本発明によれば、実装面のコプラナリティーが優れた多層配線基板を提供することができる。
図１は、第１の実施形態に係る多層配線基板の略図的断面図である。 図２は、第１の実施形態におけるプローブカードの略図的断面図である。 図３は、第１の実施形態に係る多層配線基板の略図的平面図である。 図４は、第１の実施形態の変形例に係る多層配線基板の略図的平面図である。 図５は、第２の実施形態に係る多層配線基板の略図的断面図である。 図６は、第２の実施形態に係る多層配線基板の略図的平面図である。 図７は、第２の実施形態の変形例に係る多層配線基板の略図的平面図である。 図８は、第３の実施形態に係る多層配線基板の略図的断面図である。 図９は、第４の実施形態に係る多層配線基板の略図的断面図である。
以下、本発明を実施した好ましい形態の一例について説明する。但し、下記の実施形態は、単なる例示である。本発明は、下記の実施形態に何ら限定されない。
また、実施形態等において参照する各図面において、実質的に同一の機能を有する部材は同一の符号で参照することとする。また、実施形態等において参照する図面は、模式的に記載されたものであり、図面に描画された物体の寸法の比率などは、現実の物体の寸法の比率などとは異なる場合がある。図面相互間においても、物体の寸法比率等が異なる場合がある。具体的な物体の寸法比率等は、以下の説明を参酌して判断されるべきである。
（第１の実施形態）
（多層配線基板１の構成）
図１は、第１の実施形態に係る多層配線基板１の略図的断面図である。図２は、第１の実施形態におけるプローブカード２の略図的断面図である。図３は、第１の実施形態に係る多層配線基板１の略図的平面図である。
図１に示されるように、多層配線基板１は、例えば、ＩＣチップなどの電子部品１０が実装されて使用される。また、図２に示されるように、多層配線基板１は、例えば、端子部１１が取り付けられ、プローブカード２として使用されることもある。
多層配線基板１は、基板本体１２を有する。基板本体１２は、第１及び第２の主面１２ａ、１２ｂを有する。
基板本体１２は、絶縁性を有する。基板本体１２は、積層された複数の絶縁体層１３を有する。絶縁体層１３の構成材料は、絶縁体である限りにおいて特に限定されない。絶縁体層１３は、例えば、絶縁性を有するセラミック材料、樹脂等により構成することができる。以下、ここでは、絶縁体層１３がセラミック材料により構成されている場合について説明する。
好ましく用いられるセラミック材料の具体例としては、例えば、低温焼結セラミック（ＬＴＣＣ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃ）材料や高温焼結セラミック（ＨＴＣＣ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃ）材料等が挙げられる。ここで、低温焼結セラミック材料とは、１０５０℃以下の温度で焼結可能であって、比抵抗の小さなＡｕ、ＡｇやＣｕ等と同時焼成が可能なセラミック材料である。
低温焼結セラミック材料の具体例としては、例えば、アルミナやジルコニア、マグネシア、フォルステライトなどのセラミック粉末にホウ珪酸系ガラスを混合してなるガラス複合系ＬＴＣＣ材料、ＺｎＯ−ＭｇＯ−Ａｌ２Ｏ３−ＳｉＯ２系の結晶化ガラスを用いた結晶化ガラス系ＬＴＣＣ材料、ＢａＯ−Ａｌ２Ｏ３−ＳｉＯ２系セラミック粉末やＡｌ２Ｏ３−ＣａＯ−ＳｉＯ２−ＭｇＯ−Ｂ２Ｏ３系セラミック粉末などを用いた非ガラス系ＬＴＣＣ材料などが挙げられる。
高温焼結セラミック材料の具体例としては、例えば、アルミナ、窒化アルミニウム、ムライト、その他のセラミックスにガラスなどの焼結助材を加えた材料であって、１１００℃以上の高温で焼結可能なセラミック材料などが挙げられる。
なお、絶縁体層１３の積層数や厚みは、多層配線基板１の回路構成等に応じて適宜設定することができる。絶縁体層１３の積層数は、例えば、５層〜３０層程度とすることができる。絶縁体層１３一層の厚みは、例えば、５μｍ〜５０μｍ程度とすることができる。
なお、プローブカード２として基板本体１２を用いる時には、絶縁体層１３の積層数は、例えば、２０層〜１００層程度、絶縁体層１３の一層の厚みは例えば５μｍ〜２００μｍ程度とすることができる。
なお、複数の絶縁体層１３の厚みは、すべて同じであってもよいし、異なっていてもよい。即ち、複数の絶縁体層１３には、厚みの異なる複数種類の絶縁体層が含まれていてもよい。
基板本体１２の内部には、複数の配線１４が設けられている。複数の配線１４は、第１の主面１２ａから第２の主面１２ｂに至るように設けられている。隣り合う配線１４間の距離は、第１の主面１２ａ側（ｘ１側）から第２の主面１２ｂ側（ｘ２側）に向かって広がっている。従って、第１の主面１２ａにおける隣り合う配線１４間の間隔は、第２の主面１２ｂにおける隣り合う配線１４間の間隔よりも狭い。従って、基板本体１２においては、第１の主面１２ａ側では、複数の配線１４が配置されている配置領域が小さく、配線配置領域の占有する割合が低い。第２の主面１２ｂ側では、複数の配線１４が配置されている配置領域が大きく、配線配置領域の占有する割合が高い。なお、配線配置領域とは、図３に示すように、複数の配線１４のうち最も外側に配置されている配線の外周を結んだ領域を指す。
配線１４は、ビア導体１５と電極１６とにより構成されている。ビア導体１５は、複数の絶縁体層１３のそれぞれに設けられている。電極１６は、厚み方向ｘにおいて隣り合う絶縁体層１３の界面に設けられている。但し、本発明は、この構成に限定されない。配線１４は、複数のビア導体のみにより構成されていてもよい。
ビア導体１５は、ビア導体１５の中心軸が絶縁体層１３の厚み方向に沿うように設けられている。即ち、ビア導体１５の中心軸と絶縁体層１３の厚み方向とは平行である。
ビア導体１５の形状は特に限定されない。ビア導体１５は、例えば、円柱状や角柱状などの柱状、円錐台状や角錐台状などの錐台状であってもよい。複数のビア導体１５には、異なる形状のビア導体が含まれていてもよい。例えば、複数のビア導体１５には、円柱状のビア導体と円錐台状のビア導体とが含まれていてもよい。
なお、ビア導体１５及び電極１６の構成材料は、導電材料である限りにおいて特に限定されない。ビア導体１５及び電極１６のそれぞれは、例えば、Ａｇ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ｍｏ及びＡｕの少なくとも１種を主成分とする金属により構成することができる。Ａｇ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ｍｏ及びＡｕの複数を主成分とする金属としては、例えば、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金等が挙げられる。なかでも、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金及びＣｕは、比抵抗が小さいため、配線１４の材料として好ましく用いられ、特に、高周波用途旨の多層配線基板１の配線１４の材料としてより好ましく用いられる。
なお、絶縁体層１３を、高温焼結セラミック材料により構成した場合は、Ｍｏ、Ｐｔ、Ｐｄ、Ｗ、及びＮｉからなる群から選ばれた少なくとも一種を含む金属が配線１４の構成材料として好ましく用いられる。
基板本体１２の第１の主面１２ａの上には、複数の配線部材２０が配されている。図３に示すように、複数の配線部材２０は、ｙ方向及びｚ方向に沿ってマトリクス状に配されている。これら複数の配線部材２０の表面が多層配線基板１の実装面を構成している。
複数の配線部材２０のそれぞれは、柱状、詳細には、円柱状に設けられている。配線部材２０は、例えば角柱状、円錐台状、角錐台状、立方体状等であってもよい。
複数の配線部材２０のそれぞれは、絶縁体２１と導体２２とを有する。絶縁体２１は、第１及び第２の表面２１ａ、２１ｂを有する。第１の表面２１ａは、第１の主面１２ａと間隔をおいて対向している。第２の表面２１ｂは、第１の表面２１ａと平行である。第２の表面２１ｂは、第１の表面２１ａに対して基板本体１２の反対側に配されている。
絶縁体２１の構成材料は、絶縁材料である限りにおいて特に限定されない。絶縁体２１は、例えば、樹脂材料や、低温同時焼成セラミックスなどのセラミック材料により構成することができる。絶縁体２１は、例えば、基板本体１２と同じ材料からなっていてもよい。
絶縁体２１の内部には、少なくともひとつの導体２２が配されている。具体的には、本実施形態では、絶縁体２１の内部にひとつの導体２２が配されている。導体２２は、絶縁体２１の第１の表面２１ａから第２の表面２１ｂにまで至るように配されている。即ち、導体２２は、絶縁体２１をｘ方向に貫通している。
導体２２の構成材料は、導電材料である限りにおいて特に限定されない。導体２２は、例えば、Ａｇ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ｍｏ及びＡｕの少なくとも１種を主成分とする金属により構成することができる。Ａｇ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ｍｏ及びＡｕの複数を主成分とする金属としては、例えば、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金等が挙げられる。なかでも、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金及びＣｕは、比抵抗が小さいため、導体２２の材料として好ましく用いられ、特に、高周波用途旨の多層配線基板１の導体２２の材料としてより好ましく用いられる。
複数の配線部材２０のそれぞれは、導電性を有する接合材２３によって第１の主面１２ａの配線１４が露出した部分に接合されている。これにより、配線部材２０の導体２２が配線１４と電気的に接続されている。配線部材２０と第１の主面１２ａとは接合材２３により隔離されている。即ち、複数の配線部材２０のそれぞれの第１の主面１２ａ側の表面は、第１の主面１２ａに接触していない部分を含む。換言すれば、複数の配線部材２０のそれぞれの第１の主面１２ａ側の表面の少なくとも一部と第１の主面１２ａとの間には接合材２３が介在している。
接合材２３は、例えば、半田や導電性接着剤の硬化物などにより構成することができる。導電性接着剤は、例えば導電性粒子を含む樹脂接着剤により構成することができる。樹脂接着剤は、例えば熱硬化性樹脂や光硬化性樹脂により構成することができる。
（多層配線基板１の製造方法）
（複数の配線１４が内部に設けられた基板本体１２の用意）
次に、多層配線基板１の製造方法の一例について説明する。まず、第１の主面１２ａから第２の主面１２ｂにまで至るように複数の配線１４が内部に設けられた基板本体１２を用意する。具体的には、まず、基板本体１２（絶縁体層１３）を構成するためのセラミックグリーンシートを複数用意する。
セラミックグリーンシートは、例えば、キャリアフィルム上にセラミックスラリーを塗布し、乾燥させることにより作製することができる。セラミックスラリーの塗布は、例えば、ドクターブレード法などの印刷法により行うことができる。
次に、セラミックグリーンシートにビア導体を形成するための貫通孔（ビアホール）を形成する。貫通孔は、例えば、レーザー光を照射することにより形成したり、パンチを用いて形成したりすることができる。中でも、レーザー光を用いて貫通孔を形成することが好ましい。高い位置精度及び形状精度で貫通孔を形成できるためである。なお、レーザー光による貫通孔形成は、貫通孔がセラミックグリーンシートの厚み方向に対して傾斜している場合にも可能であるが、貫通孔がセラミックグリーンシートの厚み方向に沿っている場合に特に好適である。
なお、レーザー光により形成した貫通孔は、一般的に、レーザー光の進行方向に向かって先細るテーパ状となる。
次に、セラミックグリーンシートに形成された貫通孔内にビア導体１５を形成すると共に、セラミックグリーンシートの上に電極１６を形成する。ビア導体１５は、例えば、導電性ペーストを貫通孔内に充填することにより形成することができる。導電性ペーストの貫通孔内への充填は、例えば、吸引や真空印刷により行うことができる。電極１６の形成は、例えば、導電性ペーストの塗布により行うことができる。
次に、複数のセラミックグリーンシートを適宜積層し、未焼成の積層体を作製する。未焼成の積層体にプレスを施してもよい。
その後、未焼成の積層体を焼成することにより基板本体１２を完成させることができる。
（複数の配線部材２０の用意）
配線部材２０の製造方法の一例について説明する。まず、絶縁体２１を構成するためのセラミックグリーンシートを複数用意する。セラミックグリーンシートは基板本体１２を構成するためのセラミックグリーンシートと同じものを用いることができる。次に、セラミックグリーンシートに導体２２を形成するための貫通孔（ビアホール）を複数形成し、貫通孔内に例えば導電性ペーストを充填することにより、導体２２を形成する。次に、複数のセラミックグリーンシートを、導体２２が接続されるように積層し、生の配線部材の集合体を作製する。次に、生の配線部材の集合体を絶縁体の内部に少なくともひとつの導体が配されるように中空の円形のパンチ針で打ち抜くことにより、生の配線部材を作製する。その後、生の配線部材を焼成することにより配線部材を完成させる。
円形の配線部材２０は、絶縁体２１と導体２２の間に係る焼成時の収縮応力を均一にすることができるため、絶縁体２１と導体２２の間にクラックが発生しにくくなる。
なお、絶縁体２１を構成するためのセラミックグリーンシートは１枚であってもよいし、基板本体１２を構成するためのセラミックグリーンシートとは異なるものを用いてもよい。また、絶縁体２１は円形に限られず、図４のような四角形であってもよい。四角形の絶縁体２１は、加工しやすく、実装しやすく、さらにプローブに使用する際には実装した時の隙間が小さくなって割れにくくなる。
（複数の配線部材２０の実装）
次に、複数の配線部材２０のそれぞれを基板本体１２の第１の主面１２ａの上に実装する。具体的には、複数の配線部材２０のそれぞれを、導体２２と配線１４とが電気的に接続されるように、接合材２３を用いて第１の主面１２ａの上に実装する。これにより、多層配線基板１を完成させることができる。
ところで、一般的には、配線部材２０を設けず、複数の配線１４が内部に設けられた基板本体１２により多層配線基板１が構成される。しかしながら、この場合は、焼成時における収縮等に起因して実装面のコプラナリティーが悪化する。
それに対して、本実施形態では、複数の配線部材２０を基板本体１２の第１の主面１２ａの上に接合材２３を介して実装する。このため第１の主面１２ａのコプラナリティーが悪い場合であっても、接合材が第１の主面１２ａの表面の凹凸を吸収することができるため、複数の配線部材２０の第１の主面１２ａとは反対側の表面が、同一平面上に高精度に配列される。従って、実装面の優れたコプラナリティーを実現することができる。
また、本実施形態のように、配線１４の配線配置領域の占有率が第１の主面１２ａ側部分と第２の主面１２ｂ側部分とで異なるような基板本体１２には、配線と基板本体を構成するセラミックの収縮挙動の差により、特に、配線配置領域の占有率が低い部分において焼成時にクラックが生じやすい。焼成時におけるクラックの発生は、配線配置領域の占有率差が大きくなるほど起こりやすくなる。このため、基板本体１２内に配線配置領域の占有率差が大きな部分を設けることは困難である。よって、第１の主面１２ａにおける配線１４のピッチを十分に小さくすることは困難である。つまり、複数の配線１４と基板本体１２とにより多層配線基板を構成した場合は、実装面における配線のピッチを十分に小さくすることが困難である。
それに対して本実施形態では、実装面を構成している複数の配線部材２０は、基板本体１２とは別体に設けられている。このため、配線部材２０を密に配することにより、基板本体１２の第１の主面１２ａ側の部分における配線１４の占有率をそれほど高めることなく、実装面における導体２２のピッチを小さくすることができる。従って、多層配線基板１では、実装面における導体２２のピッチを狭くすることが可能である。
本実施形態では、ひとつの配線部材２０にひとつの導体２２が設けられている。即ち、複数の導体２２は、別体に設けられている。このため、導体２２と配線１４とを、高い確実性で容易に電気的に接続することができる。また、実装面の平坦性をさらに高め得る。
以下、本発明の好ましい実施形態の他の例について説明する。以下の説明において、上記第１の実施形態と実質的に共通の機能を有する部材を共通の符号で参照し、説明を省略する。
（第２の実施形態）
図５は、第２の実施形態に係る多層配線基板３の略図的断面図である。図６は、第２の実施形態に係る多層配線基板３の略図的平面図である。
第１の実施形態に係る多層配線基板１では、ひとつの配線部材２０にひとつの導体２２が設けられている例について説明した。それに対して、第２の実施形態に係る多層配線基板３では、配線部材２０は、導体２２を複数含む。具体的には、配線部材２０は、細長形状を有しており、絶縁体２１の内部に配線部材２０の長手方向に沿って配列された複数の導体２２が相互に間隔をおいて配されている。このような場合であっても、第１の実施形態と実質的に同様の効果が奏される。
また、複数の導体２２が一体に設けられているため、配線部材２０の数量が相対的に少ない。従って、配線部材２０の実装回数を少なくすることができる。その結果、多層配線基板３の製造工程を簡略化することができる。
なお、多層配線基板は、ひとつの導体を有する配線部材と、複数の導体を有する配線部材との両方を備えていてもよい。
また、図７のように、配置すべき全ての導体２２を備える配線部材２０を１つだけ実装してもよい。すなわち、ひとつの絶縁体２１内にすべての導体２２が配されていてもよい。
（第３の実施形態）
図８は、第３の実施形態に係る多層配線基板４の略図的断面図である。
多層配線基板４においては、配線部材２０，３０は下側の絶縁体２１と上側の絶縁体３１の２つの絶縁体を有する。下側の絶縁体２１の内部には少なくともひとつの導体２２が設けられており、上側の絶縁体３１の内部には、少なくともひとつの導体３２が設けられている。導体３２は、導体２２に直接または配線１４を介して間接的に電気的に接続されている。絶縁体３１における隣り合う導体３２間のピッチは、絶縁体２１における隣り合う導体２２間のピッチよりも狭い。
第３の実施形態においても、第１及び第２の実施形態と同様の効果が奏される。特に、第３の実施形態では、２つの絶縁体２１，３１を備えるため、実装面における導体３２のピッチをさらに小さくし得る。
なお、第３の実施形態においては、下側の絶縁体２１と上側の絶縁体３１の２つの絶縁体を備える配線部材２０，３０を用いたが、異なる２つの配線部材を重ねて配置して、各導体を接合材を用いて電気的に接続してもよい。
（第４の実施形態）
図９は第４の実施形態に係る多層配線基板の略図的断面図である。図９に示されるように、複数の配線１４を、第１の主面１２ａから第２の主面１２ｂ側に向かって基板本体１２の内部に形成するものの、第２の主面１２ｂには至らないようにしてもよい。この場合、複数の配線１４が形成されていない少なくともひとつの絶縁体層１３ｃに、他の回路１７ａ、１７ｂを設けることができる。このような場合であっても、上記実施形態等と同様の効果が奏される。
１，３，４…多層配線基板
２…プローブカード
１０…電子部品
１１…端子部
１２…基板本体
１２ａ…第１の主面
１２ｂ…第２の主面
１３…絶縁体層
１４…配線
１５…ビア導体
１６…電極
１７ａ，１７ｂ…他の回路
２０…配線部材
２１…絶縁体
２１ａ…第１の表面
２１ｂ…第２の表面
２２…導体
２３…接合材
３０…他の配線部材
３１…他の絶縁体
３１ａ…第３の表面
３１ｂ…第４の表面
３２…他の導体

Claims (13)

  1. 第１及び第２の主面を有する基板本体と、
    前記基板本体内において、前記第１の主面から前記第２の主面側に向かって設けられている複数の配線と、
    前記第１の主面の上に配された複数の配線部材であって、前記第１の主面に対向する第１の表面と、第２の表面とを有する絶縁体と、前記絶縁体内において、前記第１の表面から前記第２の表面にまで至るように配されており、前記配線に電気的に接続された少なくともひとつの導体とを含む複数の配線部材と、
    前記複数の配線部材のそれぞれと前記第１の主面とを接合していると共に、前記導体と前記配線とを電気的に接続している接合材と、
    を備える、多層配線基板。
  2. 前記複数の配線部材の前記第１の主面側の表面は、前記第１の主面に接触していない部分を含む、請求項１に記載の多層配線基板。
  3. 前記第１の主面における隣り合う前記配線間の間隔は、前記第２の主面における隣り合う前記配線間の間隔よりも狭い、請求項１または２に記載の多層配線基板。
  4. 前記基板本体は、セラミック材料からなる、請求項１〜３のいずれか一項に記載の多層配線基板。
  5. 前記複数の配線部材の少なくともひとつは、前記導体をひとつ含む、請求項１〜４のいずれか一項に記載の多層配線基板。
  6. 前記複数の配線部材の少なくともひとつは、前記導体を複数含む、請求項１〜５のいずれか一項に記載の多層配線基板。
  7. 前記配線部材は複数の絶縁層を積層してなる絶縁体からなり、前記第２の表面側の絶縁層における前記導体間のピッチは、前記第１の表面側の絶縁層における前記導体間のピッチよりも狭い、請求項１〜６のいずれか一項に記載の多層配線基板。
  8. 前記絶縁体は、セラミック材料からなる、請求項１〜７のいずれか一項に記載の多層配線基板。
  9. 前記絶縁体と前記基板本体とが同じ材料からなる、請求項１〜８のいずれか一項に記載の多層配線基板。
  10. 前記接合材が半田または導電性接着剤の硬化物からなる、請求項１〜９のいずれか一項に記載の多層配線基板。
  11. 請求項１〜１０のいずれか一項に記載の多層配線基板を備える、プローブカード。
  12. 第１の主面から第２の主面側に向かって複数の配線が内部に設けられた基板本体を用意する工程と、
    前記第１の主面の上に配された複数の配線部材であって、前記第１の主面に対向する第１の表面と、第２の表面とを有する絶縁体と、前記絶縁体内において、前記第１の表面から前記第２の表面にまで至るように配されており、前記配線に電気的に接続された少なくともひとつの導体とを含む複数の配線部材のそれぞれを、前記導体と前記配線とが電気的に接続されるように、接合材を用いて前記第１の主面の上に実装する工程と、
    を備える、多層配線基板の製造方法。
  13. 前記複数の配線が内部に設けられた基板本体を用意する工程は、
    前記基板本体を構成するためのセラミックグリーンシートを複数用意する工程と、
    前記複数のセラミックグリーンシートに貫通孔を形成する工程と、
    前記貫通孔内に前記配線を構成するための導電性ペーストを充填する工程と、
    前記導電性ペーストが貫通孔内に充填された複数のセラミックグリーンシートを積層し、未焼成の積層体を作製する工程と、
    前記未焼成の積層体を焼成することにより多層配線基板を得る工程と、
    を含む、請求項１２に記載の多層配線基板の製造方法。
JP2013540777A 2011-10-27 2012-10-23 多層配線基板、プローブカード及び多層配線基板の製造方法 Active JP5668867B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013540777A JP5668867B2 (ja) 2011-10-27 2012-10-23 多層配線基板、プローブカード及び多層配線基板の製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011236102 2011-10-27
JP2011236102 2011-10-27
PCT/JP2012/077301 WO2013061946A1 (ja) 2011-10-27 2012-10-23 多層配線基板、プローブカード及び多層配線基板の製造方法
JP2013540777A JP5668867B2 (ja) 2011-10-27 2012-10-23 多層配線基板、プローブカード及び多層配線基板の製造方法

Publications (2)

Publication Number Publication Date
JP5668867B2 true JP5668867B2 (ja) 2015-02-12
JPWO2013061946A1 JPWO2013061946A1 (ja) 2015-04-02

Family

ID=48167776

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013540777A Active JP5668867B2 (ja) 2011-10-27 2012-10-23 多層配線基板、プローブカード及び多層配線基板の製造方法

Country Status (2)

Country Link
JP (1) JP5668867B2 (ja)
WO (1) WO2013061946A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023176238A1 (ja) * 2022-03-15 2023-09-21 株式会社村田製作所 配線基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079554A (ja) * 2002-06-19 2004-03-11 Ibiden Co Ltd 片面回路基板およびその製造方法
JP2007049107A (ja) * 2005-10-12 2007-02-22 Murata Mfg Co Ltd 複合セラミック基板
WO2007094123A1 (ja) * 2006-02-14 2007-08-23 Murata Manufacturing Co., Ltd. 多層セラミック電子部品、多層セラミック基板、および多層セラミック電子部品の製造方法
JP2008164577A (ja) * 2006-12-08 2008-07-17 Ngk Spark Plug Co Ltd 電子部品検査用配線基板およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079554A (ja) * 2002-06-19 2004-03-11 Ibiden Co Ltd 片面回路基板およびその製造方法
JP2007049107A (ja) * 2005-10-12 2007-02-22 Murata Mfg Co Ltd 複合セラミック基板
WO2007094123A1 (ja) * 2006-02-14 2007-08-23 Murata Manufacturing Co., Ltd. 多層セラミック電子部品、多層セラミック基板、および多層セラミック電子部品の製造方法
JP2008164577A (ja) * 2006-12-08 2008-07-17 Ngk Spark Plug Co Ltd 電子部品検査用配線基板およびその製造方法

Also Published As

Publication number Publication date
WO2013061946A1 (ja) 2013-05-02
JPWO2013061946A1 (ja) 2015-04-02

Similar Documents

Publication Publication Date Title
JP5772970B2 (ja) 多層配線基板、プローブカード及び多層配線基板の製造方法
JP2011009786A (ja) 多層配線基板及びその製造方法
JPWO2006030562A1 (ja) チップ型電子部品内蔵型多層基板及びその製造方法
WO2018042846A1 (ja) 電子デバイス及び多層セラミック基板
JP4329762B2 (ja) チップ型電子部品内蔵型多層基板
JP2007273914A (ja) 配線基板および配線基板の製造方法
JP5627391B2 (ja) 多数個取り配線基板
JP5668867B2 (ja) 多層配線基板、プローブカード及び多層配線基板の製造方法
JPWO2017188253A1 (ja) 電子部品搭載用基板、電子装置および電子モジュール
JP5956185B2 (ja) 多数個取り配線基板
JP7209740B2 (ja) 電子部品実装用基板および電子装置
JP2013207204A (ja) 配線母基板
JP6250943B2 (ja) 配線基板
KR100956212B1 (ko) 다층 세라믹 기판의 제조 방법
WO2018155559A1 (ja) 配線基板、電子装置および電子モジュール
JP2011049342A (ja) 電子部品搭載用基板およびその製造方法
JP7397595B2 (ja) 配線基体および電子装置
JP2011176020A (ja) 多数個取り配線基板およびその製造方法
JP6336841B2 (ja) 配線基板
JP4583123B2 (ja) 高周波モジュール
JP2013093520A (ja) 多層配線基板の製造方法、多層配線基板及びプローブカード
JP6001464B2 (ja) 配線基板および電子装置
JP2017228730A (ja) 配線基板、電子装置および電子モジュール
JP6258768B2 (ja) 配線基板および電子装置
JP2014045012A (ja) 多数個取り配線基板

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141118

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141201

R150 Certificate of patent or registration of utility model

Ref document number: 5668867

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150