JP5652873B2 - Digital-to-analog converter and control method thereof - Google Patents
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Description
本発明は、デジタル信号をアナログ信号に変換するデジタルアナログ変換装置およびその制御方法に関する。 The present invention relates to a digital-analog conversion apparatus that converts a digital signal into an analog signal and a control method thereof.
デジタル信号をアナログ信号に変換するＤＡ変換を行うデジタルアナログコンバータ（ＤＡＣ）においては、ＤＡＣがＤＡ変換を行うデジタル信号のビット数が多いほど、アナログ信号の出力レベル数が増加するので、ダイナミックレンジが増加し、出力レベルの精度が高くなる。具体的には、ＤＡ変換を行うデジタル信号のビット数が１ビット増えると、出力レベル数が２倍に増加し、ダイナミックレンジは６ｄＢ増加する。以下では、Ｎ（Ｎ≧２）ビットのデジタル信号のＤＡ変換を行う、いわゆるマルチビット式のＤＡＣをＮビットＤＡＣと称する。 In a digital-analog converter (DAC) that performs DA conversion that converts a digital signal into an analog signal, the number of analog signal output levels increases as the number of bits of the digital signal that the DAC performs DA conversion increases. Increase the accuracy of the output level. Specifically, when the number of bits of a digital signal for DA conversion increases by one bit, the number of output levels increases twice and the dynamic range increases by 6 dB. Hereinafter, a so-called multi-bit type DAC that performs DA conversion of an N (N ≧ 2) bit digital signal is referred to as an N-bit DAC.
１２ビットＤＡＣの場合、ダイナミックレンジは７２ｄＢ（＝１２ビット×６ｄＢ）となる。この１２ビットＤＡＣの最大出力レベルを０ｄＢＶとすると、出力レベルの範囲は、０ｄＢＶ〜−７２ｄＢＶとなる。ここで、必要な出力レベルの精度を実現するために、−９０ｄＢＶの出力レベルが必要である場合には、１２ビットＤＡＣよりもダイナミックレンジの大きいＤＡＣを使用する必要がある。 In the case of a 12-bit DAC, the dynamic range is 72 dB (= 12 bits × 6 dB). If the maximum output level of the 12-bit DAC is 0 dBV, the output level range is 0 dBV to -72 dBV. Here, in order to achieve the required output level accuracy, when an output level of −90 dBV is required, it is necessary to use a DAC having a larger dynamic range than a 12-bit DAC.
しかし、ＤＡＣを使用する際には、ダイナミックレンジだけでなく、アナログ信号の出力レート（アナログ信号の出力レベルの更新周期）も考慮する必要がある。 However, when using the DAC, it is necessary to consider not only the dynamic range but also the output rate of the analog signal (the update cycle of the output level of the analog signal).
一般に、ＤＡＣとしては、高出力レート（ＭＨｚ、ＧＨｚオーダー）であって、低ダイナミックレンジ（８ビットＤＡＣ、１２ビットＤＡＣなど）のもの、または、低出力レート（ｋＨｚオーダー）であって、高ダイナミックレンジ（１６ビットＤＡＣ、２４ビットＤＡＣなど）のものが多く市販されている。 Generally, a DAC has a high output rate (MHz, GHz order) and a low dynamic range (8-bit DAC, 12-bit DAC, etc.), or a low output rate (kHz order) and a high dynamic rate. Many of the ranges (16-bit DAC, 24-bit DAC, etc.) are commercially available.
図９（ａ）は、ダイナミックレンジと出力レートとに応じたＤＡＣの分布を示し、図９（ｂ）は、出力レートでみた各領域に属するＤＡＣの種類数を示し、図９（ｃ）は、ダイナミックレンジでみた各領域に属するＤＡＣの種類数を示す。図９に示すように、高出力レート、低ダイナミックレンジの領域（領域Ａ）、および、低出力レート、高ダイナミックレンジの領域（領域Ｃ）に属するＤＡＣの種類が多く、中出力レート、中ダイナミックレンジの領域（領域Ｂ）に属するＤＡＣの種類が少ない。 FIG. 9A shows the distribution of DAC according to the dynamic range and output rate, FIG. 9B shows the number of types of DAC belonging to each region as seen from the output rate, and FIG. The number of types of DACs belonging to each region viewed from the dynamic range is shown. As shown in FIG. 9, there are many types of DACs belonging to the high output rate, low dynamic range region (region A), and the low output rate, high dynamic range region (region C). There are few types of DACs belonging to the range region (region B).
したがって、必要な出力レートおよびダイナミックレンジを同時に満たすＤＡＣが存在しない場合がある。 Therefore, there may be no DAC that simultaneously satisfies the required output rate and dynamic range.
そこで、特許文献１（特開２００６−１０１０４９号公報）には、ＮビットＤＡＣを有し、Ｍ（Ｍ＞Ｎ）ビットのデジタル信号が入力されるデジタルアナログ変換装置において、Ｍビットのデジタル信号から（Ｍ−Ｎ）ビット分を切り捨てたＮビットのデジタル信号に示される値を出力値（出力レベル）とする信号をＮビットＤＡＣに出力させるとともに、ビットの切り捨てにより信号の出力値では表現できなくなる値を、所定期間における信号のパルス幅により再現する技術が開示されている。 Therefore, Patent Document 1 (Japanese Patent Laid-Open No. 2006-101049) describes an M-bit digital signal in a digital-to-analog conversion device having an N-bit DAC and receiving an M (M> N) -bit digital signal. A signal whose output value (output level) is the value indicated by the N-bit digital signal with (M−N) bits truncated is output to the N-bit DAC and cannot be expressed by the output value of the signal due to the bit truncation. A technique for reproducing a value by a pulse width of a signal in a predetermined period is disclosed.
特許文献１に開示の技術によれば、ビットの切り捨てにより表現できなくなる値を信号のパルス幅により再現することで、ＮビットＤＡＣのアナログ信号の出力レベルの精度を、ＭビットＤＡＣ相当にまで拡張することができるので、ＤＡＣが必要な出力レベルの精度となるダイナミックレンジを満たさない場合にも、そのＤＡＣの出力レベルの精度を拡張させて使用することができる。 According to the technology disclosed in Patent Document 1, the accuracy of the output level of an analog signal of an N-bit DAC is extended to the equivalent of an M-bit DAC by reproducing a value that cannot be expressed by truncating bits by the pulse width of the signal. Therefore, even when the DAC does not satisfy the dynamic range that provides the accuracy of the required output level, the accuracy of the output level of the DAC can be extended and used.
しかしながら、特許文献１に開示の技術においては、信号のパルス幅を異ならせるために、特許文献１の図１３に示されるように、デジタルアナログ変換装置にＮ個の加算器を設け、これらの加算器に並列処理を行わせる。複数の加算器に並列処理させると、出力レベルの精度を拡張するビット数が増えるにつれて、処理負荷が増大するという課題がある。 However, in the technique disclosed in Patent Document 1, in order to make the pulse width of a signal different, as shown in FIG. 13 of Patent Document 1, the digital-analog converter is provided with N adders, and these additions are performed. Causes the machine to perform parallel processing. When a plurality of adders are processed in parallel, there is a problem that the processing load increases as the number of bits for extending the accuracy of the output level increases.
本発明の目的は、上述した課題を解決し、Ｍビットのデジタル信号をＮビット（Ｍ＞Ｎ）のＤＡＣで変換する際に、処理負荷の増大を抑制しつつ、アナログ信号の出力レベルの精度を向上させることができるデジタルアナログ変換装置およびその制御方法を提供することにある。 The object of the present invention is to solve the above-mentioned problems, and when converting an M-bit digital signal by an N-bit (M> N) DAC, the accuracy of the output level of the analog signal is suppressed while suppressing an increase in processing load. Is to provide a digital-to-analog conversion apparatus and a control method thereof.
上記目的を達成するために本発明のデジタルアナログ変換装置は、
Ｎビットのデジタル信号をアナログ信号に変換して出力するＤＡコンバータを有し、所定のサンプリング周期でＭ（Ｍ＞Ｎ）ビットのデジタル信号が入力されるデジタルアナログ変換装置であって、
前記Ｍビットのデジタル信号に示される第１の値を、Ｎビットのデジタル信号で示される範囲内の第２の値となるように所定比で縮小して出力するスケール変換部と、
前記第２の値をＮビットのデジタル信号で示される第３の値に変換して出力するビット長変換部と、
前記第２の値と前記第３の値との誤差を示す第４の値を算出して出力する誤差算出部と、
前記所定のサンプリング周期内で、前記第４の値を入力値とする所定の演算を複数回行い、演算結果が０である場合には前記第３の値を前記ＤＡコンバータに出力し、前記演算結果が正である場合には、前記第３の値から１を減算した第５の値を前記ＤＡコンバータに出力し、前記演算結果が負である場合には、前記第３の値に１を加算した第６の値を前記ＤＡコンバータに出力する出力値決定部と、を有し、
前記出力値決定部は、誤差積算部と、極性判定部と、出力値算出部と、を備え、
前記誤差積算部は、前記所定の演算として、前記第４の値と、前回の前記所定の演算の演算結果と、前回の極性判定部の出力値と、の加算を行い、演算結果を出力し、
前記極性判定部は、前記演算結果が０である場合には０を出力し、前記演算結果が正である場合には−１を出力し、前記演算結果が負である場合には＋１を出力し、
前記出力値算出部は、前記第３の値に前記極性判定部の出力値を加算した値を前記ＤＡコンバータに出力する。
In order to achieve the above object, the digital-analog converter of the present invention provides:
A digital-to-analog converter having a DA converter that converts an N-bit digital signal into an analog signal and outputs the analog signal, and an M (M> N) -bit digital signal is input at a predetermined sampling period,
A scale conversion unit that outputs a first value indicated by the M-bit digital signal after being reduced by a predetermined ratio so as to be a second value within a range indicated by the N-bit digital signal;
A bit length conversion unit that converts the second value into a third value indicated by an N-bit digital signal and outputs the third value;
An error calculator that calculates and outputs a fourth value indicating an error between the second value and the third value;
Within the predetermined sampling period, a predetermined calculation using the fourth value as an input value is performed a plurality of times, and when the calculation result is 0, the third value is output to the DA converter, and the calculation is performed. When the result is positive, a fifth value obtained by subtracting 1 from the third value is output to the DA converter, and when the calculation result is negative, 1 is added to the third value. a sixth value of the sum have a, and an output value determination unit for outputting to the DA converter,
The output value determining unit includes an error integrating unit, a polarity determining unit, and an output value calculating unit,
The error integrating unit adds the fourth value, the calculation result of the previous predetermined calculation, and the output value of the previous polarity determination unit as the predetermined calculation, and outputs the calculation result ,
The polarity determination unit outputs 0 when the calculation result is 0, outputs -1 when the calculation result is positive, and outputs +1 when the calculation result is negative. And
The output value calculation unit outputs a value obtained by adding the output value of the polarity determination unit to the third value to the DA converter .
上記目的を達成するために本発明のデジタルアナログ変換装置の制御方法は、
Ｎビットのデジタル信号をアナログ信号に変換して出力するＤＡコンバータを有し、所定のサンプリング周期でＭ（Ｍ＞Ｎ）ビットのデジタル信号が入力されるデジタルアナログ変換装置の制御方法であって、
スケール変換部が、前記Ｍビットのデジタル信号に示される第１の値を、Ｎビットのデジタル信号で示される範囲内の第２の値となるように所定比で縮小して出力し、
ビット長変換部が、前記第２の値をＮビットのデジタル信号で示される第３の値に変換して出力し、
誤差算出部が、前記第２の値と前記第３の値との誤差を示す第４の値を算出して出力し、
出力値決定部が、前記所定のサンプリング周期内で、前記第４の値を入力値とする所定の演算を複数回行い、演算結果が０である場合には前記第３の値を前記ＤＡコンバータに出力し、前記演算結果が正である場合には、前記第３の値から１を減算した第５の値を前記ＤＡコンバータに出力し、前記演算結果が負である場合には、前記第３の値に１を加算した第６の値を前記ＤＡコンバータに出力し、
誤差積算部が、前記所定の演算として、前記第４の値と、前回の前記所定の演算の演算結果と、前回の極性判定部の出力値と、の加算を行い、演算結果を出力し、
極性判定部が、前記演算結果が０である場合には０を出力し、前記演算結果が正である場合には−１を出力し、前記演算結果が負である場合には＋１を出力し、
出力値算出部が、前記第３の値に前記極性判定部の出力値を加算した値を前記ＤＡコンバータに出力する。
In order to achieve the above object, a method for controlling a digital-analog converter according to the present invention includes:
A control method for a digital-to-analog converter having a DA converter that converts an N-bit digital signal into an analog signal and outputs an M (M> N) -bit digital signal at a predetermined sampling period,
The scale conversion unit reduces the first value indicated by the M-bit digital signal by a predetermined ratio so as to be a second value within the range indicated by the N-bit digital signal, and outputs the reduced value.
A bit length conversion unit converts the second value into a third value indicated by an N-bit digital signal and outputs the third value;
An error calculation unit that calculates and outputs a fourth value indicating an error between the second value and the third value;
The output value determining unit performs a predetermined calculation using the fourth value as an input value a plurality of times within the predetermined sampling period, and when the calculation result is 0, the third value is converted to the DA converter. When the calculation result is positive, a fifth value obtained by subtracting 1 from the third value is output to the DA converter, and when the calculation result is negative, the fifth value is output. A sixth value obtained by adding 1 to the value of 3 is output to the DA converter ;
The error integrating unit performs addition of the fourth value, the previous calculation result of the predetermined calculation, and the output value of the previous polarity determination unit as the predetermined calculation, and outputs the calculation result.
The polarity determination unit outputs 0 when the calculation result is 0, outputs -1 when the calculation result is positive, and outputs +1 when the calculation result is negative. ,
The output value calculation unit outputs a value obtained by adding the output value of the polarity determination unit to the third value to the DA converter .
本発明によれば、ビット長変換による誤差に応じて所定の演算を行い、その演算結果に応じてアナログ信号の出力レベルを決定するので、ＤＡＣの出力レベルの精度を拡張するビット数が増加しても、処理負荷の増大を抑制しつつ、アナログ信号の出力レベルの精度を向上させることができる。 According to the present invention, a predetermined calculation is performed according to an error caused by bit length conversion, and the output level of the analog signal is determined according to the calculation result. Therefore, the number of bits for extending the accuracy of the DAC output level is increased. However, it is possible to improve the accuracy of the output level of the analog signal while suppressing an increase in processing load.
以下に、本発明を実施するための形態について図面を参照して説明する。 EMBODIMENT OF THE INVENTION Below, the form for implementing this invention is demonstrated with reference to drawings.
図１は、本発明の一実施形態のデジタルアナログ変換装置の構成を示すブロック図である。 FIG. 1 is a block diagram showing the configuration of a digital-to-analog converter according to an embodiment of the present invention.
図１に示すデジタルアナログ変換装置１００は、デジタルシグナルプロセッサ（ＤＳＰ）１１０と、Ｎ（Ｎ≧２）ビットＤＡＣであるＤＡコンバータ（ＤＡＣ）１２０と、ローパスフィルタ（ＬＰＦ）１３０と、を有する。 A digital-analog converter 100 shown in FIG. 1 includes a digital signal processor (DSP) 110, a DA converter (DAC) 120 that is an N (N ≧ 2) bit DAC, and a low-pass filter (LPF) 130.
Ｍ（Ｍ＞Ｎ）ビットのデジタル信号がＤＳＰ１１０に入力される。
An M (M> N) bit digital signal is input to the
ＤＳＰ１１０は、Ｍビットのデジタル信号が入力されると、そのＭビットのデジタル信号をＮビットのデジタル信号にビット長変換し、ＤＡＣ１２０に出力する。
When an M-bit digital signal is input, the
ＤＡＣ１２０は、クロック信号が入力され、そのクロック信号により定まる出力レートで、ＤＳＰ１１０から出力されたＮビットのデジタル信号に示される値を出力値とするアナログ信号をＬＰＦ１３０に出力する。
The
ＬＰＦ１３０は、ＤＡＣ１２０から出力されたアナログ信号の低域成分を通過させる。ＤＡＣ１２０から出力されたアナログ信号の波形は、階段状の波形であるが、ＬＰＦ１３０を通過させることで、連続的な波形となる。
The
次に、ＤＳＰ１１０の構成を説明する。なお、ＤＡＣ１２０およびＬＰＦ１３０の構成は当業者にとってよく知られており、本発明と直接関係しないので、説明を省略する。
Next, the configuration of the
図２は、ＤＳＰ１１０の構成を示すブロック図である。
FIG. 2 is a block diagram showing the configuration of the
図２に示すＤＳＰ１１０は、スケール変換部１１１と、ビット長変換部１１２と、誤差算出部１１３と、出力値決定部１１４と、を有する。
The
また、出力値決定部１１４は、誤差積算部１１５と、極性判定部１１６と、出力値算出部１１７と、を有する。
The output value determination unit 114 includes an
Ｍビットのデジタル信号がスケール変換部１１１に入力される。
An M-bit digital signal is input to the
スケール変換部１１１は、下記の式（１）を用いて、Ｍビットのデジタル信号に示される値（以下、Ｍビットスケールの値と称する）Ｉｎを、Ｎビットのデジタル信号に示される値（以下、Ｎビットスケールの値と称する）の範囲内の値Ｏｕｔ１に変換し、ビット長変換部１１２と誤差算出部１１３とに出力する。
The
ビット長変換部１１２は、スケール変換部１１１から出力された値Ｏｕｔ１を入力値Ｉｎ１とし、入力値Ｉｎ１の小数点以下を切り捨てた値Ｏｕｔ２を、誤差算出部１１３と出力値算出部１１７とに出力する。
The bit
誤差算出部１１３は、ビット長変換部１１２から出力された値Ｏｕｔ２を入力値Ｉｎ２とし、また、スケール変換部１１１から出力された値Ｏｕｔ１を入力値Ｉｎ３とし、下記の式（２）を用いて、値Ｏｕｔ３を算出し、誤差積算部１１５に出力する。
The
出力値決定部１１４は、ＤＡＣ１２０から出力されるアナログ信号の出力値を決定し、決定した出力値を示すＮビットのデジタル信号をＤＡＣ１２０に出力する。
The output value determination unit 114 determines the output value of the analog signal output from the
誤差積算部１１５は、誤差算出部１１３から出力された値Ｏｕｔ３を入力値Ｉｎ４とし、また、極性判定部１１６から出力された値Ｏｕｔ５を入力値Ｉｎ５とし、下記の式（３）を用いて、値Ｏｕｔ４を算出し、極性判定部１１６に出力する。
The
なお、式（３）において、値Ｏｕｔ４’は前回出力された値Ｏｕｔ４を示し、入力値Ｉｎ５’は極性判定部１１６から前回出力された値Ｏｕｔ５を示す。
In Expression (3), the value Out 4 ′ indicates the value Out 4 output last time, and the input value In 5 ′ indicates the value Out 5 output last time from the
極性判定部１１６は、誤差積算部１１５から出力された値Ｏｕｔ４を入力値Ｉｎ６とし、入力値Ｉｎ６の正負を判定し、入力値Ｉｎ６が、０より大きい場合には“−１”を、０より小さい場合には“＋１”を、０である場合には“０”を、値Ｏｕｔ５として、誤差積算部１１５と出力値算出部１１７とに出力する。
The
出力値算出部１１７は、ビット長変換部１１２から出力された値Ｏｕｔ１を入力値Ｉｎ７とし、また、極性判定部１１６から出力された値Ｏｕｔ５を入力値Ｉｎ８とし、下記の式（４）を用いて、値Ｏｕｔ６を算出しＤＡＣ１２０に出力する。
The output
次に、ＤＳＰ１１０の動作を説明する。
Next, the operation of the
なお、以下では、１ＭＨｚのレートで、２の補数形式の１６ビットのデジタル信号がスケール変換部１１１に入力されるものとし、また、ＤＡＣ１２０が、２の補数形式の１２ビットのデジタル信号のＤＡ変換を行う、１２ビットＤＡＣである場合を例として説明する。この場合、ＤＡＣ１２０には、出力レートが１６ＭＨｚ（＝１ＭＨｚ×２^４（＝１６−１２））となるクロック信号が入力される。また、ＤＳＰ１１０は、１６ビットのデジタル信号の１回の入力に対して、ＤＡＣ１２０に１２ビットのデジタル信号を１６回出力する。
In the following description, it is assumed that a 16-bit digital signal in 2's complement format is input to the
なお、２の補数形式の１６ビットスケールの値を１０進数で示すと、“＋３２７６７〜−３２７６８”の範囲となり、２の補数形式の１２ビットスケールの値を１０進数で示すと、“＋２０４７〜−２０４８”の範囲となる。したがって、１６ビットのデジタル信号を１２ビットのデジタル信号に変換するには、１６ビットスケールの値を１２ビットスケールの値の範囲の値に縮小する必要がある。 When a 16-bit scale value in 2's complement format is represented by a decimal number, the range is "+32767 to -32768". When a 12-bit scale value in 2's complement format is represented by a decimal number, "+2047 to- The range is 2048 ″. Therefore, in order to convert a 16-bit digital signal into a 12-bit digital signal, it is necessary to reduce the 16-bit scale value to a value in the range of the 12-bit scale value.
ここで、１６ビットスケールの値が“＋３２７６７”である場合には、１２ビットスケールの値は“＋２０４７”となればよい。すなわち、値Ｏｕｔ１を算出するための計算式は、式（５）のようになる。 Here, when the value of the 16-bit scale is “+32767”, the value of the 12-bit scale may be “+2047”. That is, the calculation formula for calculating the value Out1 is as shown in Formula (5).
一方、１６ビットスケールの値が“−３２７６８”である場合には、１２ビットスケールの値は“−２０４８”となればよい。すなわち、値Ｏｕｔ１を算出するための計算式は、式（６）のようになる。 On the other hand, when the 16-bit scale value is “−32768”, the 12-bit scale value may be “−2048”. That is, the calculation formula for calculating the value Out1 is as shown in Formula (6).
１６ビットスケールの値の正負に応じて、値Ｏｕｔ１を算出するための式が異なると、値Ｏｕｔ１が不適当となることがあるので、式（５）または式（６）のいずれかに統一する必要がある。ここで、式（６）に統一すると、１６ビットスケールの値が“＋３２７６７”である場合には、値Ｏｕｔ１が“２０４７．９３７５”となり、１２ビットスケールの値の範囲を超えてしまう。そこで、値Ｏｕｔ１の算出に用いられる式は、より縮小率の大きい式（５）となる。 If the expression for calculating the value Out1 differs depending on whether the value of the 16-bit scale is positive or negative, the value Out1 may be inappropriate. Therefore, the expression Out (5) or the expression (6) is unified. There is a need. Here, when unified in the equation (6), when the 16-bit scale value is “+32767”, the value Out1 is “2047.9375”, which exceeds the range of the 12-bit scale value. Therefore, the expression used to calculate the value Out1 is Expression (5) with a larger reduction ratio.
なお、式（５）における、“２０４７”は“２^１１（＝１２ビット（ＤＡＣ１２０がＤＡ変換可能なビット数）−１）−１”に相当し、“３２７６７”は“２^１５（＝１６ビット（入力されるデジタル信号のビット数）−１）−１”に相当する。したがって、ＤＡＣ１２０がＤＡ変換可能なビット数をＮとし、入力されるデジタル信号のビット数をＭとすると、上述した式（１）が導かれる。
In Expression (5), “2047” corresponds to “2 ^ 11 (= 12 bits (the number of bits that the
スケール変換部１１１は、上述した式（５）を用いて、値Ｏｕｔ１を算出する。
The
ビット長変換部１１２は、値Ｏｕｔ１の小数点以下を切り捨てて、値Ｏｕｔ２とする。
The bit
誤差算出部１１３は、値Ｏｕｔ２を入力値Ｉｎ２とし、値Ｏｕｔ１を入力値Ｉｎ３とし、式（２）を用いて、値Ｏｕｔ３を算出する。
The
なお、入力値Ｉｎ２と入力値Ｉｎ３との差は、値Ｏｕｔ１の小数点以下の値であり、ビット長変換により生じる誤差に相当する。 The difference between the input value In2 and the input value In3 is a value after the decimal point of the value Out1, and corresponds to an error caused by bit length conversion.
誤差積算部１１５は、値Ｏｕｔ３を入力値Ｉｎ４とし、また、極性判定部１１６から出力された値Ｏｕｔ５を入力値Ｉｎ５とし、式（３）を用いて、値Ｏｕｔ４を算出する。
The
極性判定部１１６は、値Ｏｕｔ４を入力値Ｉｎ６とし、入力値Ｉｎ６が、０より大きい場合には“−１”を、０より小さい場合には“＋１”を、０である場合には“０”を、値Ｏｕｔ５として出力する。
The
出力値算出部１１７は、値Ｏｕｔ１を入力値Ｉｎ７とし、値Ｏｕｔ５を入力値Ｉｎ８とし、式（４）を用いて、値Ｏｕｔ６を算出し、ＤＡＣ１２０に出力する。
The output
上述したように、１６ビットのデジタル信号の１回の入力に対して、ＤＳＰ１１０は、１２ビットのデジタル信号を１６回出力する。したがって、誤差積算部１１５、極性判定部１１６、および、出力値算出部１１７は、１回の１６ビットのデジタル信号の入力に対して、それぞれの動作を１６回繰り返す。
As described above, for one input of a 16-bit digital signal, the
次に、ＤＡＣ１２０の動作を説明する。
Next, the operation of the
なお、以下では、ＤＡＣ１２０は、１６ビットＤＡＣであるとする。また、１８ビットのデジタル信号がＤＳＰ１１０に入力され、ＤＳＰ１１０は、その１８ビットのデジタル信号を１６ビットのデジタル信号に変換してＤＡＣ１２０に出力するものとする。
In the following, it is assumed that the
まず、一般的な１６ビットＤＡＣの出力波形を図３に示す。 First, an output waveform of a general 16-bit DAC is shown in FIG.
図３（ａ）は、一般的な１６ビットＤＡＣから出力される正弦波の一例を示す図である。また、図３（ｂ）は、図３（ａ）に示す点線で囲まれた部分を拡大した波形を示す図である。なお、図３（ｂ）において、点線で示された波形は、所望の出力波形を示す。 FIG. 3A is a diagram illustrating an example of a sine wave output from a general 16-bit DAC. FIG. 3B is a diagram showing a waveform obtained by enlarging a portion surrounded by a dotted line shown in FIG. In FIG. 3B, a waveform indicated by a dotted line indicates a desired output waveform.
図３（ｂ）に示すように、１６ビットＤＡＣから所定のサンプリング周期で信号が出力され、その出力波形は階段状になっている。 As shown in FIG. 3B, a signal is output from the 16-bit DAC at a predetermined sampling period, and the output waveform is stepped.
なお、１６ビットＤＡＣの分解能（出力レベルの精度）は、６５５３５段（＝２^１６ビット−１）である。ここで、所望の出力値が、１６ビットＤＡＣの分解能の１段１段の間に位置する場合、所望の出力値と１６ビットＤＡＣの出力値との間に誤差が生じることになる。この誤差がＤＡＣの出力レベルの精度に影響する。 The resolution (output level accuracy) of the 16-bit DAC is 65535 stages (= 2 ^ 16 bits-1). Here, if the desired output value is located between one stage and one stage of 16-bit DAC resolution, an error occurs between the desired output value and the 16-bit DAC output value. This error affects the accuracy of the output level of the DAC.
次に、一般的な１８ビットＤＡＣの出力波形を図４に示す。 Next, an output waveform of a general 18-bit DAC is shown in FIG.
図４（ａ）は、一般的な１８ビットＤＡＣから出力される正弦波の一例を示す図である。また、図４（ｂ）は、図４（ａ）に示す点線で囲まれた部分を拡大した波形を示す図である。なお、図４（ｂ）において、点線で示された波形は、所望の出力波形を示す。 FIG. 4A is a diagram illustrating an example of a sine wave output from a general 18-bit DAC. FIG. 4B is a diagram showing a waveform obtained by enlarging a portion surrounded by a dotted line shown in FIG. In FIG. 4B, a waveform indicated by a dotted line indicates a desired output waveform.
１８ビットＤＡＣの分解能は、２６２１４３段（＝２^１８ビット−１）であり、出力レベル数が多いので、図４（ｂ）に示すように、１６ビットＤＡＣよりも所望の出力値との誤差を小さくすることができる。 Since the resolution of the 18-bit DAC is 262143 stages (= 2 ^ 18 bits-1) and the number of output levels is large, as shown in FIG. 4B, the error from the desired output value is higher than that of the 16-bit DAC. Can be reduced.
次に、本実施形態におけるＤＡＣ１２０の出力波形を図５に示す。
Next, the output waveform of the
図５（ａ）は、ＤＡＣ１２０から出力される正弦波の一例を示す図である。また、図５（ｂ）は、図５（ａ）に示す点線で囲まれた部分を拡大した波形を示す図である。なお、図５（ｂ）において、点線で示された波形は、所望の出力波形を示す。
FIG. 5A is a diagram illustrating an example of a sine wave output from the
ＤＡＣ１２０は、Ｍビットのデジタル信号の入力レートの４（＝２^（１８−１６））倍の出力レートとなるクロック信号が入力され、そのクロック信号により規定されるサンプリング周期で信号を出力する。
The
以下では、１８ビットスケールの値が“１３１０００１”であるとする。 In the following, it is assumed that the value of the 18-bit scale is “1310001”.
ＤＳＰ１１０は、１８ビットスケールの値を１６ビットスケールの値に変換し、サンプリング周期Ａにおいては値“３２７５０１（３２７５００＋１ＬＳＢ）”を、サンプリング周期Ｂにおいては値“３２７４９９（３２７５００−１ＬＳＢ）”を、サンプリング周期Ｃにおいては値“３２７５０１（３２７５００＋１ＬＳＢ）”を、サンプリング周期Ｄにおいては値“３２７５００（０ＬＳＢ）”を示す１６ビットのデジタル信号を出力する。
The
なお、「３２７５００＋１ＬＳＢ」とは、“３２７５００”に“１”を加算することを示し、「３２７５００−１ＬＳＢ」とは、“３２７５００”から“１”を減算することを示し、「３２７５００（０ＬＳＢ）」とは、加算も減算も行わないことを示す。 “327500 + 1LSB” indicates that “1” is added to “327500”, and “327500-1LSB” indicates that “1” is subtracted from “327500”, and “327500 (0LSB)”. Indicates that neither addition nor subtraction is performed.
ＤＡＣ１２０は、ＤＳＰ１１０から出力された１６ビットのデジタル信号に応じて、サンプリング周期Ａにおいては出力値“３２７５０１”の、サンプリング周期Ｂにおいては出力値“３２７４９９”の、サンプリング周期Ｃにおいては出力値“３２７５０１”の、サンプリング周期Ｄにおいては出力値“３２７５００”の信号を出力する。
The
すなわち、サンプリング周期Ａ〜Ｄにおいて、出力値“３２７５０１”の信号が２回、出力値“３２７５００”および出力値“３２７４９９”の信号が１回、出力される。 That is, in the sampling periods A to D, the signal having the output value “327501” is output twice, and the signals having the output value “327500” and the output value “327499” are output once.
ここで、１６ビットスケールの値“３２７５０１”は１８ビットスケールの値“１３１０００４”に、１６ビットスケールの値“３２７４９９”は１８ビットスケールの値“１３０９９９６”に、１６ビットスケールの値“３２７５００”は１８ビットスケールの値“１３１００００”に相当する。 Here, the 16-bit scale value “327501” is the 18-bit scale value “1310004”, the 16-bit scale value “327499” is the 18-bit scale value “1309996”, and the 16-bit scale value “327500” is This corresponds to the value “1310000” of the 18-bit scale.
つまり、サンプリング周期Ａ〜Ｄにおいて、値“１３１０００４”に相当する信号が２回、値“１３１００００”および値“１３０９９９６”に相当する信号が１回、出力されたことになる。 That is, in the sampling periods A to D, a signal corresponding to the value “1310004” is output twice, and a signal corresponding to the value “1310000” and the value “1309996” is output once.
したがって、サンプリング周期Ａ〜Ｄで平均すると、１８ビットスケールの値“１３１０００１”に相当する出力値の信号が出力されたことになるので、１６ビットＤＡＣであるＤＡＣ１２０の出力レベルの精度が、１８ビットＤＡＣ相当にまで、２ビット分拡張されたことになる。
Therefore, when averaged over the sampling periods A to D, a signal having an output value corresponding to the value “1310001” on the 18-bit scale is output. Therefore, the accuracy of the output level of the
なお、１６ビットスケールにビット長変換された値に、“１”を加算した値、“１”を減算した値、または、加算も減算も行わない値を出力値とする信号が、所定期間内において出力される回数に応じて、ＤＡＣ１２０から出力される信号の、１８ビットスケールで相当する値を表１のように調整することができる。表１において、「＋１」は、ビット長変換された値に、“＋１”を加算した値を示し、「−１」は“１”を減算した値を示し、「０」は加算も減算も行われていない値を示す。
A signal whose output value is a value obtained by adding “1”, a value obtained by subtracting “1”, or a value that is not added or subtracted to a value that has been bit-length converted to a 16-bit scale is output within a predetermined period. The value corresponding to the 18-bit scale of the signal output from the
このように、本実施形態においては、スケール変換部１１１およびビット長変換部１１２の出力値の誤差に応じて、所定期間におけるＤＡＣ１２０の出力値を増減させることで、ビット長変換により表現できなくなる値を再現する、パルス密度変調を行っている。
As described above, in this embodiment, a value that cannot be expressed by bit length conversion by increasing or decreasing the output value of the
したがって、本実施形態においては、特許文献１に開示の技術のように、ビットの切り捨てにより表現できなくなる値に応じてパルス幅を異ならせる、パルス幅変調を行うための複数の加算器による並列処理が不要となり、拡張するビット数が増加しても処理負荷の増大を抑制することができる。 Accordingly, in the present embodiment, as in the technique disclosed in Patent Document 1, parallel processing by a plurality of adders for performing pulse width modulation, in which the pulse width is changed according to a value that cannot be expressed by truncating bits. Therefore, even if the number of bits to be expanded increases, an increase in processing load can be suppressed.
なお、「＋１」、「−１」、「０」の出力回数は、表１に示した例に限られるものではない。 The number of outputs of “+1”, “−1”, and “0” is not limited to the example shown in Table 1.
また、上述したように、ＤＡＣ１２０の出力波形は階段状であるため、出力されるアナログ信号には高周波ノイズが混在する。通常、ＬＰＦ１３０を通過させることで、この高周波ノイズを減衰させているが、頻繁にＤＡＣ１２０の出力値を変化させると、高周波ノイズがさらに高域にシフトする。ノイズが高域にシフトすると、ＬＰＦ１３０による高周波ノイズを減衰が容易となり、ノイズの除去性能が上がる。したがって、「＋１」、「−１」、「０」の出力順序は、極力、同じ値が連続しないようにするのが望ましい。
As described above, since the output waveform of the
このように本実施形態によれば、デジタルアナログ変換装置１００は、Ｍビットのデジタル信号をＮビットのデジタル信号にビット長変換し、ビット長変換により生じた誤差に応じて、所定期間におけるＤＡＣ１２０から出力される信号の出力値を“１”だけ増減させ、その所定期間におけるＤＡＣ１２０から出力される信号の出力値が、Ｍビットのデジタル信号に示される値に相当する値となるようにする。
As described above, according to the present embodiment, the digital-to-analog converter 100 converts the M-bit digital signal into an N-bit digital signal and converts the bit length from the
したがって、処理負荷の増大を抑制しつつ、ＮビットＤＡＣであるＤＡＣ１２０のアナログ信号の出力レベルの精度を、ＭビットＤＡＣ相当まで拡張することができる。
Therefore, the accuracy of the output level of the analog signal of the
なお、本実施形態においては、ＤＡＣ１２０が、マルチビット式のＤＡＣである場合を例として説明したが、本発明はこれに限られるものではなく、１ビットＤＡＣ、すなわち、バッファである場合にも適用することができる。
In the present embodiment, the case where the
図６は、１ビットＤＡＣであるバッファを有するデジタルアナログ変換装置２００の構成を示す図である。 FIG. 6 is a diagram showing a configuration of a digital-to-analog converter 200 having a buffer that is a 1-bit DAC.
図６に示すデジタルアナログ変換装置２００は、ＤＳＰ２１０と、バッファ２２０と、帯域通過フィルタ（ＢＰＦ）２３０と、を有する。
The digital-analog converter 200 shown in FIG. 6 includes a
Ｍビットのデジタル信号が、ＤＳＰ２１０に入力される。
An M-bit digital signal is input to the
ＤＳＰ２１０は、Ｍビットのデジタル信号が入力されると、１ビットのデジタル信号にビット長変換を行い、バッファ２２０に出力する。
When an M-bit digital signal is input, the
バッファ２２０は、ＤＳＰ２１０から出力された１ビットのデジタル信号に応じた出力値の信号を、アナログ信号としてＢＰＦ２３０に出力する。
The
ＢＰＦ２３０は、バッファ２２０から出力されたアナログ信号の所定の帯域成分を通過させる。ここで、バッファ２２０は１ビットＤＡＣであるので、バッファ２２０から出力されるアナログ信号には、直流成分が残留する。この直流成分を除去するために、ＬＰＦ１３０からＢＰＦ２３０に変更される。なお、アナログ信号に直流成分が残留してもよい場合には、ＬＰＦ１３０を用いてもよい。
The
次に、ＤＳＰ２１０の構成を説明する。なお、バッファ２２０およびＢＰＦ２３０の構成は当業者にとってよく知られており、本発明と直接関係しないので、説明を省略する。
Next, the configuration of the
図７は、ＤＳＰ２１０の構成を示す図である。なお、図７において、図２と同様の構成については同じ符号を付し、説明を省略する。
FIG. 7 is a diagram illustrating the configuration of the
図７に示すＤＳＰ２１０は、図２に示すＤＳＰ１１０と比較して、スケール変換部１１１をスケール変換部２１１に変更した点と、誤差算出部１１３を誤差算出部２１３に変更した点と、誤差積算部１１５を誤差積算部２１５に変更した点と、極性判定部１１６を極性判定部２１６に変更した点と、が異なる。
The
スケール変換部２１１は、Ｍビットのデジタル信号が入力されると、下記の式（７）を用いて、値Ｏｕｔ１を算出し、ビット長変換部１１２と誤差算出部２１３とに出力する。
When an M-bit digital signal is input, the
なお、１６ビットスケールの値を１０進数で示すと、“０〜＋６５５３５”の範囲となる。また、１ビットスケールの値を１０進数で示すと、“０〜＋１”の範囲となる。したがって、１６ビットのデジタル信号を１ビットのデジタル信号に変換するには、その１６ビットスケールの値を１ビットのデジタル信号で示される範囲内の値に縮小する必要がある。 When the 16-bit scale value is represented by a decimal number, it is in the range of “0 to +65535”. Further, when the value of the 1-bit scale is represented by a decimal number, the range is “0 to +1”. Therefore, in order to convert a 16-bit digital signal into a 1-bit digital signal, it is necessary to reduce the 16-bit scale value to a value within the range indicated by the 1-bit digital signal.
ここで、１６ビットスケールの値が“＋６５５３５”である場合には、１ビットスケールの値が“＋１”となればよい。すなわち、値Ｏｕｔ１を算出するための計算式は、式（８）のようになる。 Here, when the value of the 16-bit scale is “+65535”, the value of the 1-bit scale may be “+1”. That is, the calculation formula for calculating the value Out1 is as shown in the formula (8).
なお、式（８）における、“１”は、“２^１（＝１ビット（バッファ２２０がＤＡ変換可能なビット数））−１”に相当し、“６５５３５”は“２^１６（＝１６ビット（入力されるデジタル信号のビット数））−１”に相当する。
In Expression (8), “1” corresponds to “2 ^ 1 (= 1 bit (the number of bits that the
ここで、式（８）においては、１６ビットスケールの値を縮小するのが目的であるため、 “６５５３５”を増加させてもよい。したがって、 “６５５３５”を、１だけ増加させた“６５５３６＝２^１６”に置き換えると、上述した式（７）が導かれる。 Here, in Expression (8), since the purpose is to reduce the value of the 16-bit scale, “65535” may be increased. Accordingly, when “65535” is replaced with “65536 = 2 ^ 16” increased by 1, the above-described equation (7) is derived.
誤差算出部２１３は、ビット長変換部１１２から出力された値Ｏｕｔ２を入力値Ｉｎ２とし、また、スケール変換部２１１から出力された値Ｏｕｔ１を入力値Ｉｎ３とし、下記の式（９）を用いて値Ｏｕｔ３を算出し、誤差積算部２１５に出力する。
The
誤差積算部２１５は、誤差算出部２１３から出力された値Ｏｕｔ３を入力値Ｉｎ４とし、また、極性判定部２１６から出力された値Ｏｕｔ５を入力値Ｉｎ５とし、下記の式（１０）を用いて値Ｏｕｔ４を算出し、極性判定部２１６に出力する。
The
極性判定部２１６は、誤差積算部２１５から出力された値Ｏｕｔ４を入力値Ｉｎ６とし、入力値Ｉｎ６が、０以上の場合には“０”を、０未満の場合には“＋１”を、値Ｏｕｔ５として、誤差積算部２１５と出力値算出部１１７とに出力する。
The
なお、上述したように、例えば、入力値Ｉｎとして、１６ビットスケールの値が入力される場合、その最大値は“６５５３５”となる。 As described above, for example, when a 16-bit scale value is input as the input value In, the maximum value is “65535”.
また、式（７）においては、入力値Ｉｎを“２^１６（＝６５５３６）”で除算する。したがって、スケール変換部２１１から出力される値Ｏｕｔ１は常に、“１”未満になる。なお、１６ビットスケールの値が入力される場合を例としてが、他のビットスケールの値が入力される場合にも同様に、値Ｏｕｔ１は“１”未満となる。
In the equation (7), the input value In is divided by “2 ^ 16 (= 65536)”. Therefore, the value Out1 output from the
値Ｏｕｔ１が常に“１”未満であれば、ビット長変換部１１２から出力される値Ｏｕｔ２は、常に０となり、式（９）は、式（１１）のようになる。
If the value Out1 is always less than “1”, the value Out2 output from the bit
つまり、誤差算出部２１３は、スケール変換部２１１から出力された値Ｏｕｔ１に、“２^Ｍ”を乗算して反転した値を値Ｏｕｔ３として出力することになる。
That is, the
ここで、スケール変換部２１１では、入力値Ｉｎを“２^Ｍ”で除算した値を値Ｏｕｔ１として出力し、誤差算出部２１３は、その値Ｏｕｔ１に“２^Ｍ”を乗算している。したがって、スケール変換部２１１による“２^Ｍ”での除算と誤差算出部２１３による“２^Ｍ”の乗算とは相殺されることから不要となり、入力値Ｉｎの極性を反転して誤差積算部２１５に入力すればよいということが分かる。
Here, the
入力値Ｉｎを反転した値を入力値Ｉｎ４として入力すると、値Ｏｕｔ４の算出に用いられる式は、式（１２）のようになる。 When a value obtained by inverting the input value In is input as the input value In4, the equation used to calculate the value Out4 is as shown in Equation (12).
また、値Ｏｕｔ２が常に０であるので、極性判定部２１６から出力された値Ｏｕｔ５がそのまま、値Ｏｕｔ６となる。したがって、式（４）を用いた演算は不要となる。
Further, since the value Out2 is always 0, the value Out5 output from the
上述した不要な処理を省くと、ＤＳＰ２１０の構成を、より簡略化できる。
If the unnecessary processing described above is omitted, the configuration of the
図８は、ＤＳＰ２１０の他の構成を示すブロック図である。なお、図８において、図７と同様の構成については同じ符号を付し、説明を省略する。
FIG. 8 is a block diagram showing another configuration of the
図８示すＤＳＰ２１０は、図７に示すＤＳＰ２１０と比較して、誤差積算部２１５を誤差積算部２２５に変更した点と、極性判定部２１６を極性判定部２２６に変更した点と、スケール変換部２１１、ビット長変換部１１２、誤差算出部２１３、および、出力値算出部１１７を削除した点と、が異なる。
The
誤差積算部２２５は、入力されたデジタル信号に示される値を入力値Ｉｎ４とし、式（１２）を用いて値Ｏｕｔ４を算出し、極性判定部２２６に出力する。
The
極性判定部２２６は、値Ｏｕｔ５と入力値Ｉｎ６とし、入力値Ｉｎ６が、０以上の場合には“０”を、０未満の場合には“＋１”を、値Ｏｕｔ５として誤差積算部２２５とＤＡＣ２１０とに出力する。
The
このように、デジタルアナログ変換装置２００によれば、ＤＡＣが１ビットＤＡＣである場合にも、処理負荷の増大を抑制しつつ、アナログ信号の出力レベルの精度を拡張することができる。 Thus, according to the digital-analog converter 200, even when the DAC is a 1-bit DAC, the accuracy of the output level of the analog signal can be expanded while suppressing an increase in processing load.
１００，２００ デジタルアナログ変換装置
１１０，２１０ デジタルシグナルプロセッサ（ＤＳＰ）
１１１，２１１ スケール変換部
１１２ ビット長変換部
１１３，２１３ 誤差算出部
１１４ 出力値決定部
１１５，２１５，２２５ 誤差積算部
１１６，２１６，２２６ 極性判定部
１１７ 出力値算出部
１２０ デジタルアナログコンバータ（ＤＡＣ）
１３０ ローパスフィルタ（ＬＰＦ）
２２０ バッファ
２３０ バンドパスフィルタ（ＢＰＦ）
100,200 Digital-to-analog converter 110,210 Digital signal processor (DSP)
111, 211
130 Low-pass filter (LPF)
220
Claims (3)
前記Ｍビットのデジタル信号に示される第１の値を、Ｎビットのデジタル信号で示される範囲内の第２の値となるように所定比で縮小して出力するスケール変換部と、
前記第２の値をＮビットのデジタル信号で示される第３の値に変換して出力するビット長変換部と、
前記第２の値と前記第３の値との誤差を示す第４の値を算出して出力する誤差算出部と、
前記所定のサンプリング周期内で、前記第４の値を入力値とする所定の演算を複数回行い、演算結果が０である場合には前記第３の値を前記ＤＡコンバータに出力し、前記演算結果が正である場合には、前記第３の値から１を減算した第５の値を前記ＤＡコンバータに出力し、前記演算結果が負である場合には、前記第３の値に１を加算した第６の値を前記ＤＡコンバータに出力する出力値決定部と、を有し、
前記出力値決定部は、誤差積算部と、極性判定部と、出力値算出部と、を備え、
前記誤差積算部は、前記所定の演算として、前記第４の値と、前回の前記所定の演算の演算結果と、前回の極性判定部の出力値と、の加算を行い、演算結果を出力し、
前記極性判定部は、前記演算結果が０である場合には０を出力し、前記演算結果が正である場合には−１を出力し、前記演算結果が負である場合には＋１を出力し、
前記出力値算出部は、前記第３の値に前記極性判定部の出力値を加算した値を前記ＤＡコンバータに出力することを特徴とするデジタルアナログ変換装置。 A digital-to-analog converter having a DA converter that converts an N-bit digital signal into an analog signal and outputs the analog signal, and an M (M> N) -bit digital signal is input at a predetermined sampling period,
A scale conversion unit that outputs a first value indicated by the M-bit digital signal after being reduced by a predetermined ratio so as to be a second value within a range indicated by the N-bit digital signal;
A bit length conversion unit that converts the second value into a third value indicated by an N-bit digital signal and outputs the third value;
An error calculator that calculates and outputs a fourth value indicating an error between the second value and the third value;
Within the predetermined sampling period, a predetermined calculation using the fourth value as an input value is performed a plurality of times, and when the calculation result is 0, the third value is output to the DA converter, and the calculation is performed. When the result is positive, a fifth value obtained by subtracting 1 from the third value is output to the DA converter, and when the calculation result is negative, 1 is added to the third value. a sixth value of the sum have a, and an output value determination unit for outputting to the DA converter,
The output value determining unit includes an error integrating unit, a polarity determining unit, and an output value calculating unit,
The error integrating unit adds the fourth value, the calculation result of the previous predetermined calculation, and the output value of the previous polarity determination unit as the predetermined calculation, and outputs the calculation result ,
The polarity determination unit outputs 0 when the calculation result is 0, outputs -1 when the calculation result is positive, and outputs +1 when the calculation result is negative. And
The output value calculation unit outputs a value obtained by adding the output value of the polarity determination unit to the third value to the DA converter .
前記ＤＡコンバータから出力されたアナログ信号の所定の帯域成分を通過させるフィルタをさらに有することを特徴とするデジタルアナログ変換装置。 In a digital-to-analog converter according to claim 1 Symbol placement,
The digital-analog conversion apparatus further comprising a filter that allows a predetermined band component of the analog signal output from the DA converter to pass therethrough.
スケール変換部が、前記Ｍビットのデジタル信号に示される第１の値を、Ｎビットのデジタル信号で示される範囲内の第２の値となるように所定比で縮小して出力し、
ビット長変換部が、前記第２の値をＮビットのデジタル信号で示される第３の値に変換して出力し、
誤差算出部が、前記第２の値と前記第３の値との誤差を示す第４の値を算出して出力し、
出力値決定部が、前記所定のサンプリング周期内で、前記第４の値を入力値とする所定の演算を複数回行い、演算結果が０である場合には前記第３の値を前記ＤＡコンバータに出力し、前記演算結果が正である場合には、前記第３の値から１を減算した第５の値を前記ＤＡコンバータに出力し、前記演算結果が負である場合には、前記第３の値に１を加算した第６の値を前記ＤＡコンバータに出力し、
誤差積算部が、前記所定の演算として、前記第４の値と、前回の前記所定の演算の演算結果と、前回の極性判定部の出力値と、の加算を行い、演算結果を出力し、
極性判定部が、前記演算結果が０である場合には０を出力し、前記演算結果が正である場合には−１を出力し、前記演算結果が負である場合には＋１を出力し、
出力値算出部が、前記第３の値に前記極性判定部の出力値を加算した値を前記ＤＡコンバータに出力することを特徴とするデジタルアナログ変換装置の制御方法。 A control method for a digital-to-analog converter having a DA converter that converts an N-bit digital signal into an analog signal and outputs an M (M> N) -bit digital signal at a predetermined sampling period,
The scale conversion unit reduces the first value indicated by the M-bit digital signal by a predetermined ratio so as to be a second value within the range indicated by the N-bit digital signal, and outputs the reduced value.
A bit length conversion unit converts the second value into a third value indicated by an N-bit digital signal and outputs the third value;
An error calculation unit that calculates and outputs a fourth value indicating an error between the second value and the third value;
The output value determining unit performs a predetermined calculation using the fourth value as an input value a plurality of times within the predetermined sampling period, and when the calculation result is 0, the third value is converted to the DA converter. When the calculation result is positive, a fifth value obtained by subtracting 1 from the third value is output to the DA converter, and when the calculation result is negative, the fifth value is output. A sixth value obtained by adding 1 to the value of 3 is output to the DA converter ;
The error integrating unit performs addition of the fourth value, the previous calculation result of the predetermined calculation, and the output value of the previous polarity determination unit as the predetermined calculation, and outputs the calculation result.
The polarity determination unit outputs 0 when the calculation result is 0, outputs -1 when the calculation result is positive, and outputs +1 when the calculation result is negative. ,
An output value calculation unit outputs a value obtained by adding the output value of the polarity determination unit to the third value to the DA converter .
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