JP3355977B2 - A / D converter circuit - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】この発明は、ΔΣ変調器を用
いたＡ／Ｄコンバータ回路に係り、特に２次以上のΔΣ
変調器を用いた場合の入力フルスケール近傍で生じる歪
みを防止してディジタルフルスケール出力を得るように
したＡ／Ｄコンバータ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an A / D converter circuit using a .DELTA..SIGMA.
The present invention relates to an A / D converter circuit which obtains a digital full scale output by preventing a distortion generated near an input full scale when a modulator is used.
【０００２】[0002]
【従来の技術】従来より、アナログ入力信号をオーバー
サンプリングすると共にΔΣ変調して１ビットのビット
ストリームに変換し、更にフィルタリング処理を施して
多ビットのディジタルデータを得るようにしたＡ／Ｄコ
ンバータが知られている。その基本構成は、アナログ入
力信号をビットストリームに変換するΔΣ変調器と、こ
のΔΣ変調器から得られるビットストリームを多ビット
のディジタルデータに変換するデシメーション回路とか
らなる。2. Description of the Related Art Conventionally, there has been known an A / D converter in which an analog input signal is oversampled, ΔΣ modulated, converted into a 1-bit bit stream, and further filtered to obtain multi-bit digital data. Are known. The basic configuration includes a ΔΣ modulator that converts an analog input signal into a bit stream, and a decimation circuit that converts a bit stream obtained from the ΔΣ modulator into multi-bit digital data.
【０００３】この種のＡ／Ｄコンバータにおいて、ΔΣ
変調器が２次以上である場合、アナログ入力信号レベル
がΔΣ変調器に与えられる帰還電圧±ＶREF に近づくと
急激にＳ／Ｎが低下することが知られている。そこで、
ΔΣ変調器の最大許容入力レベルが帰還電圧±ＶREF の
８０％程度になるように利得を制限し（ゲインスケーリ
ング）、後段のデシメーション回路の利得を１．２５に
設定すること（スケーリング補正）により、最大Ｓ／Ｎ
が得られる点でフルスケールのディジタルデータが得ら
れるようにしたＡ／Ｄコンバータが提案されている（米
国特許第４，８５１，８４１号参照）。In this type of A / D converter, ΔΣ
It is known that when the modulator is of the second order or higher, the S / N drops sharply when the analog input signal level approaches the feedback voltage ± VREF applied to the ΔΣ modulator. Therefore,
By limiting the gain so that the maximum allowable input level of the ΔΣ modulator is about 80% of the feedback voltage ± VREF (gain scaling), and setting the gain of the subsequent decimation circuit to 1.25 (scaling correction), Maximum S / N
An A / D converter has been proposed in which full-scale digital data can be obtained at the point where is obtained (see US Pat. No. 4,851,841).
【０００４】一方、ΔΣ変調器の出力は、オーバーサン
プリングにより高いクロックレートとなっており、これ
を１段のデシメーション回路により処理してアナログ入
力信号の周波数成分を抽出すると折り返し歪み等の不要
成分が発生する。この様な折り返し歪みを効果的に除去
するために通常、２段のデシメーション回路が用いられ
る。例えば、ΔΣ変調器の出力が数ＭＨｚ〜数１０ＭＨ
ｚの場合、第１段目のデシメーション回路で数１０ＫＨ
ｚ〜数１００ＫＨのディジタルデータにするとともに、
この低速の多ビットデータに変換する際に発生する折り
返し歪みを除去するための窓関数を用い、第２段目のデ
シメーション回路で更に周波数を数ＫＨｚ〜数１０ＫＨ
ｚに低減すると共に、その際の折り返し歪みを除去する
低域フィルタの係数を与える（実公平４−５４０６９号
参照）。On the other hand, the output of the ΔΣ modulator has a high clock rate due to oversampling, and when this is processed by a one-stage decimation circuit to extract the frequency component of the analog input signal, unnecessary components such as aliasing distortion are generated. appear. Usually, a two-stage decimation circuit is used to effectively remove such aliasing distortion. For example, the output of the ΔΣ modulator is several MHz to several tens MH.
In the case of z, several tens of KH are used in the first stage decimation circuit.
z to several hundred KH digital data,
Using a window function for removing aliasing distortion generated when converting to low-speed multi-bit data, the frequency is further increased by several KHz to several tens KH by the second stage decimation circuit.
z and a coefficient of a low-pass filter for removing aliasing distortion at that time is given (see Japanese Utility Model Publication No. 4-54069).
【０００５】[0005]
【発明が解決しようとする課題】しかし、従来のＡ／Ｄ
コンバータでは、デシメーション回路の全てをハードロ
ジックで構成しているため、回路が大規模になってまう
という問題がある。一般的なディジタル信号処理におい
ては、ＤＳＰ（Digital Signal Processer）を使用する
ことにより、回路規模を縮小可能であることが知られて
いるが、デシメーション処理のように、６４ｆｓ（ｆｓ
は最終ディジタル出力のサンプリング周波数）や１２８
ｆｓといった高速ビットストリームを処理可能なＤＳＰ
は入手困難である。また、ＤＳＰの場合、取り扱うデー
タのビット数も決まっているため、ＤＳＰ内部でのデシ
メーション処理と同時にスケーリング補償を行うと、例
えば２倍補償で１ビット、４倍補償で２ビットというよ
うに、無効なビットが発生してＡ／Ｄ変換精度が低下す
るという問題もある。However, the conventional A / D
In the converter, since all of the decimation circuit is constituted by hard logic, there is a problem that the circuit becomes large-scale. In general digital signal processing, it is known that the circuit scale can be reduced by using a DSP (Digital Signal Processor). However, as in decimation processing, 64 fs (fs) is used.
Is the sampling frequency of the final digital output) or 128
DSP capable of processing high-speed bit streams such as fs
Is difficult to obtain. In the case of a DSP, since the number of bits of data to be handled is determined, if scaling compensation is performed at the same time as decimation processing inside the DSP, for example, 1 bit for double compensation and 2 bits for 4x compensation are invalid. Also, there is a problem that the A / D conversion accuracy is reduced due to the generation of unnecessary bits.
【０００６】この発明は、このような問題点に鑑みなさ
れたもので、回路規模を縮小することができ、高いＡ／
Ｄ変換精度が得られるＡ／Ｄコンバータ回路を提供する
ことを目的とする。The present invention has been made in view of such a problem, and can reduce a circuit scale and achieve a high A / A.
An object of the present invention is to provide an A / D converter circuit capable of obtaining D conversion accuracy.
【０００７】[0007]
【課題を解決するための手段】この発明は、入力信号を
ΔΣ変調して１ビットのビットストリームを出力すると
共に、前記入力信号の最大値より帰還電圧を大きく設定
することにより利得が制限されたΔΣ変調手段と、この
ΔΣ変調手段から出力されるビットストリームを入力し
て前記入力信号に対応する低周波成分を抽出して多ビッ
トのディジタルデータを出力するデシメーション手段
と、前記ΔΣ変調手段において制限された利得を補償す
るスケール補償手段とを有するＡ／Ｄコンバータ回路に
おいて、前記デシメーション手段は、前記ビットストリ
ームが入力されて前記ビットストリームより低速で多ビ
ットの第１のディジタルデータを出力するハードロジッ
クにより構成された第１のデシメーション回路と、この
第１のデシメーション回路の出力が入力されて前記第１
のディジタルデータより低速で多ビットの第２のディジ
タルデータを出力するＤＳＰにより構成された第２のデ
シメーション回路とを備え、かつ前記スケール補償手段
は、前記第２のデシメーション手段より前段に配置され
ていることを特徴としている。According to the present invention, a gain is limited by ΔΣ modulating an input signal to output a 1-bit bit stream and setting a feedback voltage larger than the maximum value of the input signal. ΔΣ modulation means, decimation means for inputting a bit stream output from the ΔΣ modulation means, extracting a low-frequency component corresponding to the input signal, and outputting multi-bit digital data, and limiting the ΔΣ modulation means A / D converter circuit having a scale compensating means for compensating the gain, wherein the decimation means receives the bit stream and outputs multi-bit first digital data at a lower speed than the bit stream. And a first decimation circuit constituted by Is input and the first
A second decimation circuit configured by a DSP that outputs multi-bit second digital data at a lower speed than the digital data of the second digital data, and wherein the scale compensating means is arranged at a stage prior to the second decimation means. It is characterized by having.
【０００８】この発明において好ましくは、前記スケー
ル補償手段は、前記第１のデシメーション手段の出力と
前記第２のデシメーション手段の入力との間に設けられ
て前記第１のデシメーション手段の出力に前記ΔΣ変調
手段において制限された利得を補償する係数を乗算する
乗算手段である。この発明において更に好ましくは、前
記スケール補償手段は、最大値が任意の入力信号につい
て前記第２のデシメーション手段に対してディジタルフ
ルスケールの信号が供給されるように、倍率可変の乗算
手段により構成される。In the present invention, preferably, the scale compensating means is provided between an output of the first decimation means and an input of the second decimation means, so that the output of the first decimation means has a value of ΔΣ. Multiplication means for multiplying by a coefficient for compensating the gain limited in the modulation means. More preferably, in the present invention, the scale compensating means is constituted by a variable magnification multiplying means such that a digital full scale signal is supplied to the second decimation means for an input signal whose maximum value is arbitrary. You.
【０００９】この発明によれば、デシメーション手段が
ハードロジックからなる第１のデシメーション手段とＤ
ＳＰからなる第２のデシメーション手段とによって構成
されているので、第１のデシメーション手段の役割は、
後段のＤＳＰに入力可能なレート（最終レートよりも高
いレート）までサンプリングレートを落とすことと、後
段のＤＳＰに入力可能なビット数にすることに限定さ
れ、デシメーション手段の全てをハードロジックで構成
するよりも遥かに小さな回路規模で実現可能である。第
２のデシメーション手段はＤＳＰにより構成しているの
で、回路規模が小さくなるのは勿論のこと、任意のフィ
ルタ特性を付加するといった柔軟な対応が可能になる。
更に、この発明で重要な点は、第２のデシメーション手
段よりも前段でスケール補償がなされる点である。第２
のデシメーション手段より前段でスケール補償がなされ
ると、第２のデシメーション手段に入力されるディジタ
ルデータの全てのビットが有効なビットとして処理され
るので、ＤＳＰで処理可能なビット数に対応した高精度
のＡ／Ｄ変換が可能になる。According to the present invention, the decimation means includes the first decimation means consisting of hard logic and the D signal.
Since it is constituted by the second decimation means composed of SP, the role of the first decimation means is as follows.
The sampling rate is limited to reducing the sampling rate to a rate that can be input to the subsequent DSP (a rate higher than the final rate) and setting the number of bits that can be input to the subsequent DSP, and all of the decimation means is configured by hard logic. It can be realized with a much smaller circuit scale. Since the second decimation means is constituted by a DSP, it is possible to flexibly cope with not only reducing the circuit scale but also adding an arbitrary filter characteristic.
An important point of the present invention is that scale compensation is performed before the second decimation means. Second
If the scale compensation is performed at a stage prior to the decimation means, all bits of the digital data input to the second decimation means are processed as valid bits, so that high precision corresponding to the number of bits that can be processed by the DSP is achieved. A / D conversion becomes possible.
【００１０】[0010]
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
るＡ／Ｄコンバータ回路を示す図である。このＡ／Ｄコ
ンバータ回路は、アナログの入力信号ＳｉをΔΣ変調し
て１ビットのビットストリームを出力すると共にスケー
リングを行うΔΣ変調器１と、このΔΣ変調器１から出
力されるビットストリームから入力信号Ｓｉの低周波成
分を抽出して多ビットのディジタルデータを得るため
の、ハードロジックにより構成された第１のデシメーシ
ョン回路２、及びＤＳＰにより構成された第２のデシメ
ーション回路４と、これら第１及び第２のデシメーショ
ン回路２，４の間に設けられたスケール補償手段として
の乗算器３とから構成されている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing an A / D converter circuit according to one embodiment of the present invention. The A / D converter circuit performs ΔΣ modulation on an analog input signal Si to output a 1-bit bit stream and performs scaling, and an input signal from the bit stream output from the ΔΣ modulator 1 A first decimation circuit 2 composed of hard logic and a second decimation circuit 4 composed of DSP for extracting low-frequency components of Si to obtain multi-bit digital data; A multiplier 3 is provided between the second decimation circuits 2 and 4 as a scale compensation means.
【００１１】ΔΣ変調器１は、例えば図２に示すような
周知の２次ΔΣ変調器であり、オーバーサンプリングさ
れたアナログ入力信号Ｓｉと帰還電圧＋ＶREF または−
ＶREF との差分値を減算器１１で得て、この差分値を第
１の積分器１２で積分すると共に、積分器１２の出力と
帰還電圧＋ＶREF または−ＶREF の差分値を減算器１３
で得て、これを第２の積分器１４で積分する。そして第
２の積分器１４の出力を１ビット量子化器１５で１ビッ
ト量子化して１ビットのビットストリームＢＳを得ると
共に、ビットストリームＢＳの１，０の値に応じて帰還
電圧＋ＶREF または−ＶREF を帰還電圧選択部１６で選
択して、減算器１１，１３に帰還するようになってい
る。ここで帰還電圧±ＶREF は、入力信号Ｓｉの最大値
より大きく、例えば入力信号Ｓｉの最大レベルが帰還電
圧±ＶREF の１／２倍になるように設定されて、利得が
制限されるようになっている。The ΔΣ modulator 1 is, for example, a well-known second-order ΔΣ modulator as shown in FIG. 2, and is composed of an oversampled analog input signal Si and a feedback voltage + VREF or −VREF.
A difference value from VREF is obtained by a subtractor 11, and the difference value is integrated by a first integrator 12, and the difference between the output of the integrator 12 and the feedback voltage + VREF or -VREF is subtracted by a subtractor 13.
And this is integrated by the second integrator 14. The output of the second integrator 14 is quantized by 1 bit by a 1-bit quantizer 15 to obtain a 1-bit bit stream BS, and a feedback voltage + VREF or -VREF according to the value of 1,0 of the bit stream BS. Is selected by the feedback voltage selector 16 and fed back to the subtracters 11 and 13. Here, the feedback voltage ± VREF is larger than the maximum value of the input signal Si. For example, the maximum level of the input signal Si is set to be １ ／ of the feedback voltage ± VREF, and the gain is limited. ing.
【００１２】ΔΣ変調器１から得られる高速のビットス
トリームＢＳを低周波の多ビットデータに変換するため
に、この実施例では２段のデシメーション回路を用いて
いる。即ちビットストリームＢＳは先ず、ハードロジッ
ク構成の第１のデシメーション回路２により、ビットス
トリームＢＳより低速の第１の多ビットデータＤＢ１に
変換される。そして、この第１の多ビットデータＤＢ１
に対して乗算器３により２を乗じることによってスケー
リング補償した第２の多ビットデータＤＢ２を得たの
ち、ＤＳＰ構成の第２のデシメーション回路４によって
更に低速にした多ビットデータＤｏを得る。In order to convert the high-speed bit stream BS obtained from the ΔΣ modulator 1 into low-frequency multi-bit data, this embodiment uses a two-stage decimation circuit. That is, the bit stream BS is first converted by the first decimation circuit 2 having a hard logic configuration into first multi-bit data DB1 at a lower speed than the bit stream BS. Then, the first multi-bit data DB1
Is multiplied by 2 by the multiplier 3 to obtain the second multi-bit data DB2 which is scaled and compensated, and then the multi-bit data Do which is further reduced in speed by the second decimation circuit 4 of the DSP configuration is obtained.
【００１３】この実施例において、第１のデシメーショ
ン回路２は、例えばビットストリームＢＳをそのサンプ
リング周波数で何段か遅延させ、各遅延段に所定の係数
を掛けて加算することにより所定のフィルタ特性を得る
ようにしたものであるが、この第１のデシメーション回
路２は、後段のＤＳＰに入力可能なレートまでサンプリ
ングレートを落とすこと、及び後段のＤＳＰに入力可能
なビット数にすることに限定され、しかも入力段の遅延
回路は１ビットを保持する遅延回路を用いればよいか
ら、デシメーション手段の全てをハードロジックで構成
するよりも小さな回路規模で実現できる。また第２のデ
シメーション回路４はＤＳＰにより構成しているので、
任意のフィルタ特性を付加することが容易であり、例え
ばビットレートを低くしたことにより生じる折り返し歪
除去のための狭帯域の低域通過フィルタ特性を持たせる
ことも容易である。In this embodiment, the first decimation circuit 2 delays the bit stream BS by several stages at its sampling frequency and multiplies each delay stage by a predetermined coefficient to add a predetermined filter characteristic. However, the first decimation circuit 2 is limited to reducing the sampling rate to a rate that can be input to the downstream DSP and setting the number of bits that can be input to the downstream DSP, Moreover, since a delay circuit holding one bit may be used as the delay circuit at the input stage, it can be realized with a smaller circuit scale than when all of the decimation means is constituted by hard logic. Since the second decimation circuit 4 is constituted by a DSP,
It is easy to add an arbitrary filter characteristic, for example, it is also easy to provide a narrow band low-pass filter characteristic for removing aliasing distortion caused by lowering the bit rate.
【００１４】ΔΣ変調器１におけるスケーリングを補償
するための乗算器３は、原理的には第２のデシメーショ
ン回路４の出力段に設けることができるが、この実施例
では第２のデシメーション回路４よりも前段に配置して
いることが重要である。その作用効果を具体的に図３に
おいて比較例を参照しながら説明する。A multiplier 3 for compensating for the scaling in the ΔΣ modulator 1 can be provided in principle at the output stage of the second decimation circuit 4, but in this embodiment, the multiplier 3 is provided by the second decimation circuit 4. It is important that these are also arranged at the front stage. The operation and effect will be specifically described with reference to a comparative example in FIG.
【００１５】図３（ａ），（ｂ）の比較例１，２は、最
終出力段にスケール補償の乗算器３を配置した場合を示
している。いま、図３（ａ）のように、第２のデシメー
ション回路４を構成するＤＳＰの入力データ語長がサイ
ンビット（Ｓ）も含めて１６ビットに制限され、処理可
能なデータレートが最終ディジタルデータＤｏのサンプ
リングレートｆｓの４倍のレート（４ｆｓ）であるとす
ると、第１のデシメーション回路２では、ΔΣ変調器１
から出力される、データレートが例えば６４ｆｓのビッ
トストリームをデータレート４ｆｓ、データ語長１６ビ
ットのディジタルデータに変換して第２のデシメーショ
ン回路４に供給することになる。しかしながら、第２の
デシメーション回路４に入力されるディジタルデータ
は、ΔΣ変調器１においてその振幅値が１／２に制限さ
れたデータであるので、サインビットに続く数値の部分
のＭＳＢが不使用ビットとなる。従って、第２のデシメ
ーション回路４で１６ビットデータの処理が可能であり
ながら、実質的に１５ビット精度の処理しか行われず、
スケーリング補償された最終出力データＤｏのＬＳＢは
０に固定された無効ビットとなってしまう。つまり、こ
の回路では１５ビット精度に抑えられてしまうことにな
る。Comparative examples 1 and 2 in FIGS. 3A and 3B show a case where a scale compensation multiplier 3 is arranged in the final output stage. Now, as shown in FIG. 3A, the input data word length of the DSP constituting the second decimation circuit 4 is limited to 16 bits including the sign bit (S), and the data rate that can be processed is the final digital data. Assuming that the sampling rate fs is four times (4 fs) the Do sampling rate fs, the first decimation circuit 2 uses the ΔΣ modulator 1
Is converted into digital data having a data rate of 4 fs and a data word length of 16 bits and is supplied to the second decimation circuit 4. However, since the digital data input to the second decimation circuit 4 is data whose amplitude value is limited to 1/2 in the ΔΣ modulator 1, the MSB of the numerical value following the sign bit is an unused bit. Becomes Therefore, while the second decimation circuit 4 can process 16-bit data, the second decimation circuit 4 only performs processing with substantially 15-bit accuracy.
The LSB of the final output data Do that has undergone scaling compensation becomes an invalid bit fixed to 0. That is, in this circuit, the precision is reduced to 15 bits.
【００１６】上述のような無効ビットによる精度低下を
防止するためには、図３（ｂ）の比較例２に示すよう
に、１２８ｆｓのビットストリームを生成するΔΣ変調
器１を用い、第２のデシメーション回路４のＤＳＰに入
力データ語長１７ビットのものを用いる方法が考えられ
る。この方法によれば、図３（ａ）と同様に無効ビット
が生じても、１６ビット精度を得ることができるが、こ
の場合には、第２のデシメーション回路として１７ビッ
トデータの処理が可能な高価なＤＳＰを用いなければな
らない。In order to prevent a decrease in accuracy due to the invalid bits as described above, as shown in a comparative example 2 of FIG. 3B, a ΔΣ modulator 1 for generating a 128 fs bit stream is used, and A method using a 17-bit input data word for the DSP of the decimation circuit 4 is conceivable. According to this method, 16-bit precision can be obtained even when an invalid bit occurs as in FIG. 3A, but in this case, the second decimation circuit can process 17-bit data. Expensive DSP must be used.
【００１７】これらの比較例１，２に対してこの実施例
の場合、図３（ｃ）に示すように、１２８ｆｓ出力のΔ
Σ変調器１を用いて得られたビットストリームを第１の
デシメーション回路２で１７ビットデータ（４ｆｓ）に
変換した後、１ビットシフトによるスケール補償を行っ
て上位１６ビットのディジタルデータを生成し、このデ
ータを第２のデシメーション回路４に与えるようにして
いるので、第２のデシメーション回路４に与えられる１
６ビットのデータは、全てのビットが有効なデータとな
る。このため、１６ビット処理が可能なＤＳＰで１６ビ
ット精度の最終出力データＤｏが得られることになる。
以上のように、ＤＳＰ構成の第２のデシメーション回路
の前にスケール補償手段を設けることにより、入力デー
タ語長が限られたＤＳＰを用いてしかも高いデータ精度
を得ることが可能になる。また、以上から明らかなよう
に、スケール補償手段は、第１のデシメーション回路２
の内部に設けられていても良い。In the case of this embodiment, as compared with these comparative examples 1 and 2, as shown in FIG.
ビ ッ ト The bit stream obtained by using the modulator 1 is converted into 17-bit data (4 fs) by the first decimation circuit 2, and then scale compensation is performed by 1-bit shift to generate upper 16-bit digital data. Since this data is supplied to the second decimation circuit 4, the data supplied to the second decimation circuit 4
In the 6-bit data, all bits are valid data. Therefore, the final output data Do with 16-bit accuracy can be obtained by a DSP capable of 16-bit processing.
As described above, by providing the scale compensating means before the second decimation circuit having the DSP configuration, it is possible to use a DSP having a limited input data word length and obtain high data accuracy. Also, as is clear from the above, the scale compensating means is provided in the first decimation circuit 2.
May be provided inside.
【００１８】なお、入力信号Ｓｉのスケーリングを１／
ｎ（ｎ＝２，４，８，…，２m）に限定した場合には、
スケーリング補償手段として乗算器に代えて、図４に示
すようなシフタ５を用いることができ、この場合には、
入力信号Ｓｉの最大入力レベルに応じてｎの値を変化さ
せ、これに対応するようにシフタ５におけるシフト量ｍ
を変化させることができる。これにより、任意のレベル
の入力信号Ｓｉに対して常にディジタルフルスケールの
最終出力データＤｏを得ることができるという効果があ
る。Note that the scaling of the input signal Si is 1 /
n (n = 2, 4, 8,..., 2 m )
Instead of the multiplier, a shifter 5 as shown in FIG. 4 can be used as the scaling compensation means. In this case,
The value of n is changed according to the maximum input level of the input signal Si, and the shift amount m in the shifter 5 is correspondingly changed.
Can be changed. Thus, there is an effect that digital full-scale final output data Do can always be obtained for an input signal Si of an arbitrary level.
【００１９】[0019]
【発明の効果】以上述べたようにこの発明によれば、デ
シメーション手段がハードロジックからなる第１のデシ
メーション手段とＤＳＰからなる第２のデシメーション
手段とによって構成され、スケール補償手段を第２のデ
シメーション手段の前段に配置しているので、回路規模
が小さく、高精度のＡ／Ｄコンバータ回路を提供するこ
とができるという効果を奏する。As described above, according to the present invention, the decimation means is constituted by the first decimation means comprising hard logic and the second decimation means comprising DSP, and the scale compensation means is provided by the second decimation means. Since it is arranged before the means, there is an effect that the circuit scale is small and a highly accurate A / D converter circuit can be provided.
【図１】 この発明の一実施例に係るＡ／Ｄコンバータ
回路のブロック図である。FIG. 1 is a block diagram of an A / D converter circuit according to an embodiment of the present invention.
【図２】 同回路におけるΔΣ変調器のフロック図であ
る。FIG. 2 is a block diagram of a ΔΣ modulator in the circuit.
【図３】 この実施例の作用効果を比較例と比較して説
明するための図である。FIG. 3 is a diagram for explaining the operation and effect of this embodiment in comparison with a comparative example.
【図４】 この発明の他の実施例を示すブロック図であ
る。FIG. 4 is a block diagram showing another embodiment of the present invention.
１…ΔΣ変調器、２…第１のデシメーション回路、３…
乗算器、４…第２のデシメーション回路、５…シフタ。1 ΔΔ modulator, 2 first decimation circuit, 3.
Multiplier, 4... Second decimation circuit, 5.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) H03M 3/02
Claims (3)
トストリームを出力すると共に、前記入力信号の最大値
より帰還電圧を大きく設定することにより利得が制限さ
れたΔΣ変調手段と、このΔΣ変調手段から出力される
ビットストリームを入力して前記入力信号に対応する低
周波成分を抽出して多ビットのディジタルデータを出力
するデシメーション手段と、前記ΔΣ変調手段において
制限された利得を補償するスケール補償手段とを有する
Ａ／Ｄコンバータ回路において、 前記デシメーション手段は、前記ビットストリームが入
力されて前記ビットストリームより低速で多ビットの第
１のディジタルデータを出力するハードロジックにより
構成された第１のデシメーション回路と、この第１のデ
シメーション回路の出力が入力されて前記第１のディジ
タルデータより低速で多ビットの第２のディジタルデー
タを出力するＤＳＰにより構成された第２のデシメーシ
ョン回路とを備え、かつ前記スケール補償手段は、前記
第２のデシメーション手段より前段に配置されているこ
とを特徴とするＡ／Ｄコンバータ回路。1. ΔΣ modulation means for outputting a 1-bit bit stream by Δ 入 力 modulating an input signal and limiting a gain by setting a feedback voltage larger than a maximum value of the input signal; Decimation means for inputting a bit stream output from the means, extracting a low-frequency component corresponding to the input signal and outputting multi-bit digital data, and scale compensation for compensating a gain limited in the ΔΣ modulation means Means, wherein the decimation means receives the bit stream and outputs first multi-bit digital data at a lower speed than the bit stream. Circuit and an output of the first decimation circuit, A second decimation circuit constituted by a DSP for outputting multi-bit second digital data at a lower speed than the digital data, and the scale compensating means is arranged at a stage preceding the second decimation means. A / D converter circuit characterized by the above-mentioned.
シメーション手段の出力と前記第２のデシメーション手
段の入力との間に設けられて前記第１のデシメーション
手段の出力に前記ΔΣ変調手段において制限された利得
を補償する係数を乗算する乗算手段であることを特徴と
する請求項１記載のＡ／Ｄコンバータ回路。2. The scale compensating means is provided between an output of the first decimation means and an input of the second decimation means to limit an output of the first decimation means in the ΔΣ modulation means. 2. The A / D converter circuit according to claim 1, wherein said A / D converter circuit is a multiplication means for multiplying by a coefficient for compensating the gain.
の入力信号について前記第２のデシメーション手段に対
してディジタルフルスケールの信号が供給されるよう
に、倍率可変の乗算手段により構成されていることを特
徴とする請求項２記載のＡ／Ｄコンバータ回路。3. The scale compensating means is constituted by a variable magnification multiplying means such that a digital full scale signal is supplied to the second decimation means for an input signal having an arbitrary maximum value. The A / D converter circuit according to claim 2, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02292697A JP3355977B2 (en) | 1997-02-05 | 1997-02-05 | A / D converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02292697A JP3355977B2 (en) | 1997-02-05 | 1997-02-05 | A / D converter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10224223A JPH10224223A (en) | 1998-08-21 |
| JP3355977B2 true JP3355977B2 (en) | 2002-12-09 |
Family
ID=12096248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02292697A Expired - Lifetime JP3355977B2 (en) | 1997-02-05 | 1997-02-05 | A / D converter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3355977B2 (en) |
-
1997
- 1997-02-05 JP JP02292697A patent/JP3355977B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10224223A (en) | 1998-08-21 |
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