JP5652199B2 - 磁気デバイスおよびその製造方法 - Google Patents

Description

本発明は、磁気デバイスおよびその製造方法に関し、特に磁気トンネル接合を含む磁気デバイスおよびその製造方法に関する。

不揮発性メモリの一種であるＭＲＡＭ（Magnetic Random Access Memory）は、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）素子を備えている。磁気トンネル接合素子は、非磁性材料のトンネルバリア層を強磁性材料の磁化固定層と強磁性材料の磁化自由層が挟む構造を含んでいる。磁化固定層は、反強磁性層とピン層とを含み、反強磁性層により、ピン層の磁化は反転し難い。一方、磁化自由層の磁化は反転し易い。このため、例えばスピン注入法等を用い磁化自由層の磁化を反転させることができる。磁化自由層と磁化固定層との磁化が平行な場合、磁気トンネル接合素子の抵抗は小さくなる。磁化自由層と磁化固定層との磁化が反平行な場合、磁気トンネル接合素子の抵抗は高くなる。このように、磁化自由層の磁化方向に応じ、例えばデータを不揮発的に記憶することができる。

１つのメモリセルに複数の磁気トンネル接合素子を設けることにより、１メモリセルに多値を記憶できるＭＲＡＭが知られている。

特開２００５−３４０４６８号公報 特開２００７−２５８４６０号公報

しかしながら、１つのメモリセルに複数の磁気トンネル接合素子を形成する場合、磁気トンネル接合素子の間隔を狭くすることが難しい。このため、チップサイズが大きくなってしまう。このように、複数の磁気トンネル接合素子を近接して形成する場合、磁気トンネル接合素子の間隔を狭くすることが難しい。本磁気デバイスおよびその製造方法は、複数のトンネル接合素子の間隔を短縮することを目的とする。

例えば、上面に第１凹部を備える下部電極と、前記第１凹部の両側の前記下部電極上に、前記第１凹部と磁気トンネル接合層とで第２凹部が形成されるように、少なくとも前記第１凹部端まで形成され、トンネルバリア層と前記トンネルバリア層を上下に挟む磁化固定層および磁化自由層とを含む前記磁気トンネル接合層と、前記磁気トンネル接合層上に、少なくとも前記第２凹部端まで形成され、前記第２凹部内において電気的に分離された複数の上部電極と、
を具備することを特徴とする磁気デバイスを用いる。

例えば、上面に第１凹部を備える下部電極を形成する工程と、前記第１凹部の両側の前記下部電極上に、トンネルバリア層と前記トンネルバリア層を上下に挟む磁化固定層および磁化自由層とを含む磁気トンネル接合層を、前記第１凹部と前記磁気トンネル接合層とで第２凹部が形成されるように、少なくとも前記第１凹部端まで形成する工程と、前記磁気トンネル接合層および前記第２凹部上に上部電極を形成することにより、前記上部電極は少なくとも前記第２凹部端まで形成され前記第２凹部内において電気的に分離するように複数の上部電極が形成される工程と、を含むことを特徴とする磁気デバイスの製造方法を用いる。

本磁気デバイスおよびその製造方法によれば、複数のトンネル接合素子の間隔を短縮することができる。

図１は、実施例１に係るＭＲＡＭセルの回路図である。 図２（ａ）から図２（ｃ）は、磁気トンネル接合素子が接続されたセルの模式図である。 図３（ａ）から図３（ｃ）は、それぞれ図２（ａ）から図２（ｂ）に対応し、磁化固定層から磁化自由層に流れる電流Ｉｃとワード線とビット線間の抵抗値を示す模式図である。 図４（ａ）は、比較例１の磁気トンネル接合素子付近の断面図、図４（ｂ）は、平面図である。 図５は、比較例における間隔Ｌに対する抵抗値を示す図である。 図６は、実施例１に係るＭＲＡＭセルの断面図である。 図７（ａ）は、実施例１の磁気トンネル接合部近傍の断面図、図７（ｂ）は、平面図である。 図８（ａ）は、凹部に上部電極を形成する場合の断面図であり、図８（ｂ）は、凹部の長さＬに対する被覆率を示す図である。 図９（ａ）から図９（ｃ）は、実施例１の磁気トンネル接合部の製造方法を示す断面図（その１）である。 図１０（ａ）から図１０（ｃ）は、実施例１の磁気トンネル接合部の製造方法を示す断面図（その２）である。 図１１（ａ）および図１１（ｂ）は、実施例１の磁気トンネル接合部の製造方法を示す断面図（その３）である。 図１２（ａ）は、実施例１の磁気トンネル接合部の平面図、図１２（ｂ）はＬに対する抵抗値Ｒａを示す図である。 図１３は、実施例２の磁気トンネル接合素子の断面図である。

以下、図面を参照し、実施例について説明する。

図１は、実施例１に係るＭＲＡＭセルの回路図である。図１のように、トランジスタＴｒのソースがソース線ＳＬに接続されている。トランジスタＴｒのゲートがワード線ＷＬに接続されている。トランジスタＴｒのドレインが磁気トンネル接合素子５０ａおよび磁気トンネル接合素子５０ｂを介しビット線ＢＬに接続されている。磁気トンネル接合素子５０ａと磁気トンネル接合素子５０ｂとは並列に接続されている。磁気トンネル接合素子５０ａの面積は磁気トンネル接合素子５０ｂより大きく設定されている。

次に、図１に示したメモリセルが多値を記憶できる理由を説明する。図２（ａ）から図２（ｃ）は、磁気トンネル接合素子が接続されたセルの模式図である。トランジスタＴｒは図示していない。図２（ａ）においては、磁気トンネル接合素子５０ｂがワード線ＷＬとビット線ＢＬとの間に接続されている。図２（ｂ）においては、磁気トンネル接合素子５０ａがワード線ＷＬとビット線ＢＬとの間に接続されている。図２（ｃ）においては、磁気トンネル接合素子５０ａと磁気トンネル接合素子５０ｂとが並列にワード線ＷＬとビット線ＢＬとの間に接続されている。

図３（ａ）から図３（ｃ）は、それぞれ図２（ａ）から図２（ｂ）に対応し、磁化固定層から磁化自由層に流れる電流Ｉｃとワード線とビット線間の抵抗値を示す模式図である。磁気トンネル接合素子５０ａが高抵抗ＲＨ１のときは、磁化自由層の磁化が磁化固定層の磁化と反対方向である。磁気トンネル接合素子５０ａが低抵抗ＲＬ１のときは、磁化自由層の磁化と磁化固定層の磁化とが平行である。図３（ａ）のように、磁気トンネル接合素子５０ａが高抵抗ＲＨ１のとき、電流Ｉｃが−Ｉｃ１より小さくなると（すなわち、磁化固定層から磁化自由層にスピン偏極した電子が注入される）と、磁化自由層の磁化が反転する。これにより、磁気トンネル接合素子５０ａは低抵抗ＲＬ１となる。磁気トンネル接合素子５０ａが低抵抗ＲＬ１のとき、電流ＩｃがＩｃ１を越えると、磁化自由層の磁化が反転する。これにより、磁気トンネル接合素子５０ａは高抵抗ＲＨ１となる。

図３（ｂ）のように、磁気トンネル接合素子５０ｂは、磁気トンネル接合素子５０ａより面積が小さいため、磁化自由層の磁化が反転する電流Ｉｃ２はＩｃ１より小さい。磁気トンネル接合素子５０ｂの抵抗ＲＨ２は抵抗ＲＨ１より小さく、抵抗ＲＬ２は抵抗ＲＬ１より大きい。

図３（ｃ）のように、磁気トンネル接合素子５０ａおよび磁気トンネル接合素子５０ｂがともに低抵抗ＲＬ１およびＲＬ２のとき、ワード線ＷＬとビット線ＢＬとの間の抵抗値Ｒは、ＲＬ１およびＲＬ２の並列抵抗値ＲＬ１´である。磁気トンネル接合素子５０ａおよび磁気トンネル接合素子５０ｂがともに高抵抗ＲＨ１およびＲＨ２のとき、ワード線ＷＬとビット線ＢＬとの間の抵抗値Ｒは、ＲＨ１およびＲＨ２の並列抵抗値ＲＨ１´である。磁気トンネル接合素子５０ａおよび磁気トンネル接合素子５０ｂがそれぞれ低抵抗ＲＬ１および高抵抗ＲＨ２のとき、ワード線ＷＬとビット線ＢＬとの間の抵抗値Ｒは、ＲＬ１およびＲＨ２の並列抵抗値ＲＬ２´である。磁気トンネル接合素子５０ａおよび磁気トンネル接合素子５０ｂがそれぞれ高抵抗ＲＨ１および低抵抗ＲＬ２のとき、ワード線ＷＬとビット線ＢＬとの間の抵抗値Ｒは、ＲＨ１およびＲＬ２の並列抵抗値ＲＨ２´である。

磁気トンネル接合素子５０ａおよび磁気トンネル接合素子５０ｂがともに高抵抗ＲＨ１およびＲＨ２のとき、電流Ｉｃが−Ｉｃ２より小さくなると、磁気トンネル接合素子５０ｂが低抵抗になる。よって、抵抗値Ｒは抵抗値ＲＬ２´となる。さらに、電流ＩｃがＩｃ１より小さくなると、磁気トンネル接合素子５０ｂに加え磁気トンネル接合素子５０ａが低抵抗になる。よって、抵抗値Ｒは抵抗値ＲＬ１´となる。磁気トンネル接合素子５０ａおよび磁気トンネル接合素子５０ｂがともに低抵抗ＲＬ１およびＲＬ２のとき、電流ＩｃがＩｃ２より大きくなると、磁気トンネル接合素子５０ｂが高抵抗になる。よって、抵抗値Ｒは抵抗値ＲＨ２´となる。さらに、電流ＩｃがＩｃ１より大きくなると、磁気トンネル接合素子５０ｂに加え磁気トンネル接合素子５０ａが高抵抗になる。よって、抵抗値Ｒは抵抗値ＲＨ１´となる。

以上のように、１つのメモリセルに、多値を記憶することができる。このように、面積の異なる複数の磁気トンネル接合素子をワード線とビット線との間に並列に接続することにより、多値を記憶可能なメモリセルを実現することができる。

実施例が解決する課題を説明するために、比較例について説明する。図４（ａ）は、比較例１の磁気トンネル接合素子付近の断面図、図４（ｂ）は、平面図である。図４（ａ）のように、絶縁膜２０を上下に貫通するプラグ金属層２２が形成されている。絶縁膜２０上にプラグ金属層２２に電気的に接続する下部電極２８が形成されている。下部電極２８上に磁気トンネル接合層３０が形成されている。磁気トンネル接合層３０は、トンネルバリア層とトンネルバリア層を挟む磁化固定層および磁化固定層とを備えている。磁気トンネル接合層３０上に上部電極４０が形成されている。下部電極２８は磁気トンネル接合素子５０ａと５０ｂとで共通である。磁気トンネル接合層３０および上部電極４０は磁気トンネル接合素子５０ａと５０ｂとで分離されている。下部電極２８、磁気トンネル接合層３０および上部電極４０を覆うようにカバー膜４２が形成されている。カバー膜４２を覆うように絶縁膜４６が形成されている。絶縁膜４６およびカバー膜４２を貫通し、上部電極４０に電気的に接続するプラグ金属層４８ａおよび４８ｂが形成されている。

作製した比較例に係る磁気トンネル接合素子の各層の形成条件について説明する。
下部電極２８の形成条件は以下である。
層構造： 下からＴａ膜、Ｒｕ膜、ＮｉＦｅ膜、Ｔａ膜
成膜装置：スパッタリング
膜厚： Ｔａ膜 ５ｎｍ、Ｒｕ膜 ５０ｎｍ、ＮｉＦｅ膜 ５ｎｍ、Ｔａ膜 １０ｎｍ
直流印加パワー：１ｋＷ
スパッタガス：Ａｒ
ガス流量： １５ｓｃｃｍ
ガス圧力： ０．０２Ｐａ以下
基板加熱： なし

下部電極２８を形成した後、下部電極２８をエッチングする。

磁化固定層３２の形成条件は以下である。
層構造： 下からＰｔＭｎ膜（強反磁性層）、ＣｏＦｅ膜、Ｒｕ膜、ＣｏＦｅＢ膜
成膜装置：スパッタリング
膜厚： ＰｔＭｎ膜 １５ｎｍ、ＣｏＦｅ膜 ２．５ｎｍ、Ｒｕ膜 ０．６８ｎｍ、ＣｏＦｅＢ膜 ２．２ｎｍ
直流印加パワー：ＰｔＭｎ膜は２００Ｗ、他の膜は４００Ｗ
スパッタガス：Ａｒ
ガス流量： ２０ｓｃｃｍ
ガス圧力： ０．０２Ｐａ以下
基板加熱： なし

トンネルバリア層３４の形成条件は以下である。
層構造： ＭｇＯ膜
成膜装置：スパッタリング
膜厚： １．２ｎｍ
直流印加パワー：２００Ｗ
スパッタガス：Ａｒ
ガス流量： ３０ｓｃｃｍ
ガス圧力： ０．５Ｐａ以下
基板加熱： なし

磁化自由層３６の形成条件は以下である。
層構造： ＣｏＦｅＢ膜
成膜装置：スパッタリング
膜厚： ＣｏＦｅＢ膜 １．５ｎｍ
直流印加パワー：２５０Ｗ
スパッタガス：Ａｒ
ガス流量： １５ｓｃｃｍ
ガス圧力： ０．０２Ｐａ以下
基板加熱： なし

上部電極４０の形成条件は以下である。
層構造： 下からＲｕ膜、Ｔａ膜
成膜装置：スパッタリング
膜厚： Ｒｕ膜 １０ｎｍ、Ｔａ膜 ３０ｎｍ
直流印加パワー：２００Ｗ
スパッタガス：Ａｒ
ガス流量： １５ｓｃｃｍ
ガス圧力： ０．０２Ｐａ以下
基板加熱： なし

上部電極４０を形成した後、上部電極４０および磁気トンネル接合層３０をエッチングする。
上部電極４０および磁気トンネル接合層３０のエッチング条件は以下である。
マスク： フォトレジスト
エッチング装置： ＲＩＥ（Reactive Ion Etching）法
エッチングガス： メタノール
オーバーエッチング量： １２０〜１５０％
基板加熱： なし

カバー膜４２として、窒化シリコン膜を下部電極２８、磁気トンネン接合層３０および上部電極４０を覆うように形成する。
カバー膜４２の形成条件は以下である。
成膜方法：熱ＣＶＤ（Chemical Vapor Deposition）法
膜厚 ：３０ｎｍ
ガス： ＮＨ_３（１００ｓｃｃｍ）、ＳｉＨ_４（２５０ｓｃｃｍ）
ガス圧力：０．５Ｐａ
基板温度：２５０℃

その後、カバー層４２を覆うように絶縁膜４６を形成する。絶縁膜４６およびカバー膜４２を貫通するプラグ金属層４８ａおよび４８ｂを形成する。

図４（ｂ）のように、作製した磁気トンネル接合素子５０ａおよび５０ｂの長さＬａおよびＬｂは、それぞれ１００ｎｍ、８０ｎｍである。磁気トンネル接合素子５０ａおよび５０ｂの幅Ｗは１４０ｎｍである。磁気トンネル接合素子５０ａおよび５０ｂの上部電極４０の間隔はＬである。

図５は、比較例における間隔Ｌに対する抵抗値を示す図である。抵抗値Ｒａは磁気トンネル接合素子５０ａが高抵抗状態（磁化固定層と磁化自由層とが反対方向に磁化した状態）の抵抗値である。間隔Ｌ＝５ｎｍ、１０ｎｍ、１５ｎｍおよび２０ｎｍとした。孤立したＬａ＝１００ｎｍおよびＷ＝１４０ｎｍの磁気トンネル接合素子を作製し、抵抗値Ｒａを測定すると、１１Ω／μｍ^２である。よって、間隔Ｌによらず、抵抗値Ｒａは１１Ω／μｍ^２となるはずであるが、間隔Ｌが１０ｎｍ以下で抵抗値Ｒａは小さくなってしまう。これは、上部電極４０および磁気トンネル接合層３０をエッチングする際のエッチング生成物が図４（ａ）の領域６２に残存するためである。これにより、上部電極４０と下部電極２８とがエッチング生成物を介し短絡してしまう。なお、エッチングに起因したエッチング生成物の生成は、比較例で例示した材料およびエッチング条件に依存せず生じ得る課題である。このように、複数の磁気トンネル接合素子を形成する場合、その間隔を狭くできないとチップサイズが増大しコストアップとなってしまう。実施例１では、このような課題を解決する。

図６は、実施例１に係るＭＲＡＭセルの断面図である。シリコン半導体基板１０にはトランジスタＴｒが形成されている。トランジスタＴｒは、ゲート電極１２、ソース領域１３、およびドレイン領域１４を備えている。ゲート電極１２は、ゲート絶縁膜を介し半導体基板１０（または、半導体基板内の拡散領域）上に形成されている。ゲート電極１２は、ワード線ＷＬとしても機能する。

ゲート電極１２の両側の半導体基板１０内に、半導体基板１０とは反対の導電型を備えるソース領域１３およびドレイン領域１４が形成されている。半導体基板１０上には、層間絶縁膜を貫通するプラグ金属層１５、配線層１６が積層されている。なお、図６においては、層間絶縁膜は図示していない。ソース領域１３は、プラグ金属層１５および配線層１６を介し配線層１６により形成されるソース線ＳＬに接続されている。ドレイン領域１４は、プラグ金属層１５および配線層１６を１または複数介し、磁気トンネル接合部６０の一方に接続されている。磁気トンネル接合部６０の他方は、配線層１６から形成されたビット線ＢＬに接続されている。ＭＲＡＭを含むチップには、同じ配線層１６等を用いロジック回路が形成されていてもよい。

図７（ａ）は、実施例１の磁気トンネル接合部近傍の断面図、図７（ｂ）は、平面図である。図７（ａ）のように、絶縁膜２０を貫通するプラグ金属層２２が形成されている。絶縁膜２０上に下地層２４が形成されている。下地層２４のプラグ金属層２２上には凹部２６が形成されている。下地層２４の凹部２６の内面と凹部２６の両側の下地層２４上とに下部電極２８が形成されている。下地層２４の凹部内に下部電極２８の凹部が形成されている。凹部２６の両側の下部電極２８は、凹部２６内に形成された下部電極２８を介し電気的に接続されている。下部電極２８の凹部の内面と下部電極２８と上に磁気トンネル接合層３０が形成されている。磁気トンネル接合層３０は、トンネルバリア層３４とトンネルバリア層３４を上下に挟む磁化固定層３２および磁化自由層３６とを含む。磁気トンネル接合層３０は、少なくとも凹部２６の両側の下部電極２８上に形成されていればよく、磁気トンネル接合層３０は、凹部２６内には形成されていなくともよい。

凹部２６の両側の磁気トンネル接合層３０上にそれぞれ上部電極４０が形成されている。凹部２６の上方において上部電極４０は、凹部２６により電気的に分離されている。凹部２６内の少なくとも一部（例えば底面）には、上部電極４０は形成されていない。凹部２６内に絶縁膜４４が埋め込まれている。絶縁膜４４と上部電極４０との上面は平坦化されている。上部電極４０、磁気トンネル接合層３０および下部電極２８は所定形状に加工されている。上部電極４０および絶縁膜４４を覆うように絶縁性のカバー層４２が形成されている。カバー層４２を覆う絶縁膜４６が形成されている。絶縁膜４６およびカバー層４２を貫通し、上部電極４０に達するプラグ金属層４８ａおよび４８ｂが形成されている。

図７（ｂ）は、上部電極４０、絶縁膜４４の上面および凹部２６を示した平面図である。図７（ｂ）のように、磁気トンネル接合素子５０ａの長さＬａは磁気トンネル接合素子５０ｂ長さＬｂより大きい。このように、凹部２６の両側で上部電極４０の面積が異なる。

磁気トンネル接合素子５０ａと５０ｂとを形成するため、凹部２６の両側の上部電極４０は、互いに電気的に分離するように形成する。このため、凹部２６内の少なくとも一部に上部電極４０が形成されないようにする。このような上部電極４０の形成条件を検討した。図８（ａ）は、凹部２６に上部電極４０を形成する場合の断面図である。凹部２６の深さＨは１００ｎｍ、長さＬを変化させた。上部電極４０としては、膜厚が４０ｎｍのＴａ膜を用いた。上部電極４０の形成条件は、直流印加パワー以外は、比較例と同じである。凹部２６の側壁の深さが５０％における上部電極４０の膜厚Ａと下地層２４上の上部電極４０の膜厚Ｂとの比Ａ／Ｂ×１００を被覆率（％）とした。なお、図８（ａ）において、下部電極２８および磁気トンネル接合層３０の図示を省略しているが、凹部２６の深さＨ、長さＬは、下部電極２８および磁気トンネル接合層３０を形成した後の値である。

図８（ｂ）は、凹部の長さＬに対する被覆率を示す図である。凹部２６の長さＬは５ｎｍ、１０ｎｍ、１５ｎｍ、２０ｎｍ、２５ｎｍ、３０および４０ｎｍとしている。条件Ａ、ＢおよびＣは、それぞれ上部電極４０の形成時の直流印加パワーが１２０Ｗ、１５０Ｗおよび２００Ｗである。図８（ｂ）のように、条件Ａ〜Ｃのいずれにおいても、凹部２６の長さＬを小さくすると被覆率が０となる。特に、直流印加パワーが小さい方が、被覆率が０になりやすい。このように、凹部２６の深さＨ、長さＬおよび上部電極４０の形成条件を設定することで、凹部２６の両側の上部電極４０を電気的に分離できる。

次に、実施例１の磁気トンネル接合部の製造方法について説明する。図９（ａ）から図１１（ｂ）は、実施例１の磁気トンネル接合部の製造方法を示す断面図である。図９（ａ）のように、酸化シリコン膜により絶縁膜２０を形成する。絶縁膜２０は、例えば低ｋ絶縁膜等の絶縁膜でもよい。絶縁膜２０を貫通するプラグ金属層２２を銅を用い形成する。プラグ金属層２２は、例えばタングステン等の金属でもよい。ＣＶＤ法を用い絶縁膜２０およびプラグ金属層２２上に酸化シリコン膜により下地層２４を形成する。下地膜２４は、例えば低ｋ絶縁膜等の絶縁膜でもよい。図９（ｂ）のように、下地層２４を貫通する凹部２６を形成する。凹部２６の底面はプラグ金属層２２に接している。凹部２６の深さは、例えば下地層２４の表面をＣＭＰ（Chemical Mechanical Polishing）法を用い研磨する際の処理時間により制御することができる。実施例１においては、凹部２６の深さは、１００ｎｍである。

図９（ｃ）のように、凹部２６内および下地層２４上に下部電極２８を形成する。下部電極２８の形成条件は、図３と同じである。

なお、下部電極２８の形成条件として以下の範囲を用いることもできる。
層構造： 下からＲｕ膜、Ｔａ膜
膜厚： Ｒｕ膜 ５〜１５ｎｍ、Ｔａ膜 １０〜４０ｎｍ
下部電極２８の形成は、他の条件または他の金属を用いてもよい。

凹部２６内および下部電極２８上に磁気トンネル接合層３０を形成する。磁気トンネル接合層３０は、トンネルバリア層３４とトンネルバリア層３４を上下に挟む磁化固定層３２および磁化自由層３６とを含む。磁化固定層３２、トンネルバリア層３４および磁化自由層３６の形成条件は、図３と同じである。

なお、磁化固定層３２の形成条件は以下の範囲とすることもできる。
膜厚： ＰｔＭｎ膜 ５〜２０ｎｍ、ＣｏＦｅ膜 １．５〜３．５ｎｍ、Ｒｕ膜 ０．５〜１．０ｎｍ、ＣｏＦｅＢ膜 １．０〜３．０ｎｍ
直流印加パワー：２００〜８００Ｗ
ガス流量： １５〜３０ｓｃｃｍ

トンネルバリア層３４の形成条件は以下の範囲とすることもできる。
膜厚： ０．５〜１．５ｎｍ
ガス流量：３０ｓｃｃｍ

磁化自由層３６の形成条件は以下の範囲とすることもできる。
膜厚： ＣｏＦｅＢ膜 １．０〜２．０ｎｍ
直流印加パワー：２００〜３００Ｗ
ガス流量： １５〜３０ｓｃｃｍ
磁化固定層３２および磁化自由層３６の形成は他の条件または他の強磁性体を用いてもよい。トンネルバリア層３４の形成は他の条件または他の非磁性体を用いてもよい。

凹部２６内および磁気トンネル接合層３０上に上部電極４０を形成する。上部電極４０の形成条件は、図３と同じである。

なお、上部電極４０の形成条件は以下の範囲とすることもできる。
層構造： 下からＴａ膜、Ｒｕ膜、Ｔａ膜
膜厚： Ｔａ膜 ８０ｎｍ、Ｒｕ膜 １０ｎｍ、Ｔａ膜 １ｎｍ
直流印加パワー：２００〜１０００Ｗ
ガス流量： １０〜３０ｓｃｃｍ
上部電極４０の形成は他の条件または他の金属を用いてもよい。

下部電極２８から上部電極４０までの工程において表面モフォロジーが悪化すると特性が劣化する。よって、下部電極２８から上部電極４０までの工程は、大気に曝すことなく行なうことが好ましい。

図１０（ａ）のように、凹部２６が埋め込まれるように酸化シリコン膜を用い絶縁膜４４を形成する。
絶縁膜４４の形成条件は以下である。
成膜方法：熱ＣＶＤ（Chemical Vapor Deposition）法
膜厚 ：５０〜８０ｎｍ
ガス： Ｎ_２Ｏ（５０〜１００ｓｃｃｍ）、ＳｉＨ_４（２５０ｓｃｃｍ）
ガス圧力：０．１〜１．０Ｐａ
基板温度：３５０℃
絶縁膜４４の形成は、他の条件または例えば窒化シリコン膜等の他の絶縁体を用いてもよい。

図１０（ｂ）のように、ＣＭＰ法を用い、絶縁膜４４を上部電極４０の上面が露出するまで研磨する。図１０（ｃ）のように、フォトレジストまたはハードマスクを用い、上部電極４０、磁気トンネル接合層３０および下部電極２８をエッチングする。

図１１（ａ）のように、カバー膜４２として、窒化シリコン膜を用い下部電極２８、磁気トンネン接合層３０および上部電極４０を覆うように形成する。カバー膜４２の形成方法は図３と同じである。

なお、カバー膜４２の形成条件は以下の範囲とすることもできる。
膜厚： １０〜３０ｎｍ
ガス： ＮＨ_３（５０〜１００ｓｃｃｍ）、ＳｉＨ_４（２５０ｓｃｃｍ）
ガス圧力：０．１〜１．０Ｐａ
カバー膜４２の形成は、他の条件または窒化シリコン膜以外の絶縁膜を用いてもよい。

図１１（ｂ）のように、カバー膜４２を覆うように酸化シリコン膜を用い絶縁膜４６を形成する。絶縁膜４６は、例えば低ｋ絶縁膜等の絶縁膜でもよい。絶縁膜４６およびカバー層４２を貫通し上部電極４０に電気的に接続するプラグ金属層４８ａおよび４８ｂを形成する。以上により、実施例１に係る磁気トンネル接合部６０が完成する。

図１２（ａ）は、実施例１の磁気トンネル接合部の平面図、図１２（ｂ）はＬに対する抵抗値Ｒａを示す図である。抵抗値Ｒａは磁気トンネル接合素子５０ａが高抵抗状態（磁化固定層と磁化自由層とが反対方向に磁化した状態）の抵抗値である。図１２（ａ）のように、磁気トンネル接合素子５０ａおよび５０ｂの長さ（上部電極４０の長さ）Ｌ１およびＬ２をそれぞれ１００ｎｍ、および８０ｎｍとした。磁気トンネル接合素子５０ａおよび５０ｂの幅Ｗを１４０ｎｍとした。下部電極２８および磁気トンネル接合層３０を形成した後の凹部２６の長さＬを５ｎｍ、１０ｎｍ、１５ｎｍおよび２０ｎｍとした。

図１２（ｂ）において、図５に示した比較例の結果を破線、実施例１の結果を実線で示す。図１２（ｂ）のように、比較例においては、間隔Ｌが１０ｎｍ以下において、磁気トンネル接合素子は短絡した。一方、実施例１においては、長さＬが５ｎｍまで、抵抗値Ｒａは一定である。

実施例１においては、凹部２６により、複数の上部電極の凹部２６の両側間が電気的に分離される。このように、比較例のように、エッチングを用い磁気トンネル接合素子５０ａおよび５０ｂを分離していない。よって、図１２（ｂ）のように、磁気トンネル接合素子５０ａおよび５０ｂ間の間隔を狭くできる。よって、チップサイズの縮小が可能となり、コストダウンが可能となる。

実施例１においては、１メモリセルに多値を記憶可能なＭＲＡＭを例に説明したが、下部電極が共通な複数の磁気トンネル接合素子を近接して形成する場合に実施例１の構造および方法を用いることができる。

実施例１のように、１メモリセルに多値を記憶可能なＭＲＡＭに適用する場合、図７（ｂ）のように、凹部２６の両側で磁気トンネル接合層の面積が異なることが好ましい。

また、図６および図７（ａ）においては、複数の上部電極４０がビット線ＢＬに接続され、下部電極２８がワード線ＷＬに接続される例を説明した。複数の上部電極４０は、ビット線ＢＬおよびワード線ＷＬのいずれか一方に電気的に接続され、下部電極２８は、ビット線ＢＬおよびワード線ＷＬの他方に接続されればよい。これにより、複数の磁気トンネル接合素子をビット線とワード線との間に並列に接続させることができる。

さらに、下部電極２８または複数の上部電極４０がドレインに接続され、ソース線ＳＬがソースに接続され、ワード線ＷＬがゲートに接続されたトランジスタを備えることが好ましい。これにより、トランジスタＴｒと複数の磁気トンネル接合素子を用いメモリセルを形成することができる。

さらに、下地層２４の凹部２６の底面は絶縁膜２０を貫通するプラグ金属層２２の上面とすることにより、チップ面積の縮小化が可能となる。

実施例１では、下地層２４を絶縁膜としたが、例えば下地層２４は金属でもよい。例えば、プラグ金属層２２を下地膜とし、プラグ金属層２２の上面に凹部を形成してもよい。

さらに、絶縁膜４４が凹部２６内に形成され、複数の上部電極４０を電気的に分離する。これにより、上部電極４０間の電気的分離がより確実となる。

実施例２は、下地層を備えず、下部電極２８が凹部２６を備える例である。図１３は、実施例２の磁気トンネル接合素子の断面図である。図１３のように、下部電極２８は、上面に凹部２６を備えている。磁気トンネル接合層３０は、下部電極２８の凹部の内面と下部電極２８上とに形成されている。上部電極４０は、磁気トンネル接合層３０の凹部の両側の磁気トンネル接合層３０上に形成されている。上部電極４０は、凹部により電気的に分離されている。

実施例２の構造であっても、比較例のように、エッチングを用い磁気トンネル接合素子５０ａおよび５０ｂを分離していない。よって、図１２（ｂ）のように、磁気トンネル接合素子５０ａおよび５０ｂ間の間隔を狭くできる。よって、チップサイズの縮小が可能となり、コストダウンが可能となる。

なお、下部電極２８に形成された凹部２６は、上部が下部より小さくなるような逆テーパ構造でもよい。これにより、凹部内面に上部電極４０が形成され難くなり、上部電極４０を凹部により容易に電気的に分離することができる。

実施例１および実施例２において、図３（ａ）から図３（ｃ）のように、磁化自由層３６は、スピン注入法により磁化方向が変更される。これにより、磁界を用い磁化自由層３６の磁化方向を変更する方法に対し、消費電流を低減できる。また、チップサイズの縮小が可能となる。

実施例１および実施例２においては、２つの磁気トンネル接合素子を例に説明したが、凹部を用い、上部電極４０を３以上に分割することにより、３以上の複数の磁気トンネル接合素子を作製することができる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

実施例１および２を含む実施形態に関し、さらに以下の付記を開示する。
付記１：上面に凹部を備える下部電極と、前記凹部の両側の前記下部電極上に形成され、トンネルバリア層と前記トンネルバリア層を上下に挟む磁化固定層および磁化自由層とを含む磁気トンネル接合層と、前記磁気トンネル接合層上に形成され、前記凹部の上方において電気的に分離された複数の上部電極と、を具備することを特徴とする磁気デバイス。
付記２：前記複数の上部電極の面積が互いに異なることを特徴とする付記１記載の磁気デバイス。
付記３：前記複数の上部電極は、ビット線およびワード線のいずれか一方に電気的に接続され、前記下部電極は、前記ビット線およびワード線の他方に接続されることを特徴とする付記２記載の磁気デバイス。
付記４：凹部が形成された下地層を具備し、前記下部電極は、前記下地層の凹部の内面と前記下地層上とに形成され、前記下地層の凹部内に前記下部電極の凹部が形成されていることを特徴とする付記１から３のいずれか一項記載の磁気デバイス。
付記５：絶縁膜と、前記絶縁膜を上下に貫通するプラグ金属層とを具備し、前記下地層は前記絶縁膜上に形成され、前記下地層の前記凹部の下面は前記プラグ金属層の上面であることを特徴とする付記４記載の磁気デバイス。
付記６：前記下部電極または前記複数の上部電極がドレインに接続され、ソース線がソースに接続され、ワード線がゲートに接続されたトランジスタを具備することを特徴とする付記３記載の磁気デバイス。
付記７：前記下地層は絶縁膜上に形成されており、前記下地層の凹部の底面は前記絶縁膜を貫通するプラグ金属層の上面とすることを特徴とする付記３または６記載の磁気デバイス。
付記８：前記凹部内に形成され前記複数の上部電極を電気的に分離する絶縁膜を具備する付記１から７のいずれか一項記載の磁気デバイス。
付記９：前記磁化自由層は、スピン注入法により磁化方向が変更されることを特徴とする付記１から８のいずれか一項記載の磁気デバイス。
付記１０：上面に凹部を備える下部電極を形成する工程と、前記凹部の両側の前記下部電極上に、トンネルバリア層と前記トンネルバリア層を上下に挟む磁化固定層および磁化自由層とを含む磁気トンネル接合層を形成する工程と、前記磁気トンネル接合層上に、前記凹部の上方において電気的に分離された複数の上部電極を形成する工程と、を含むことを特徴とする磁気デバイスの製造方法。

２０ 下地層
２２ プラグ金属層
２４ 下地層
２６ 凹部
２８ 下部電極
３０ 磁気トンネル接合層
３２ 磁化固定層
３４ トンネルバリア層
３６ 磁化自由層
４０ 上部電極

Claims (8)

1. 上面に第１凹部を備える下部電極と、
   前記第１凹部の両側の前記下部電極上に、前記第１凹部と磁気トンネル接合層とで第２凹部が形成されるように、少なくとも前記第１凹部端まで形成され、トンネルバリア層と前記トンネルバリア層を上下に挟む磁化固定層および磁化自由層とを含む前記磁気トンネル接合層と、
   前記磁気トンネル接合層上に、少なくとも前記第２凹部端まで形成され、前記第２凹部内において電気的に分離された複数の上部電極と、
   を具備することを特徴とする磁気デバイス。
2. 前記複数の上部電極の面積が互いに異なることを特徴とする請求項１記載の磁気デバイス。
3. 前記複数の上部電極は、ビット線およびソース線のいずれか一方に電気的に接続され、
   前記下部電極は、前記ビット線およびソース線の他方に接続されることを特徴とする請求項２記載の磁気デバイス。
4. 第３凹部が形成された下地層を具備し、
   前記下部電極は、前記下地層の第３凹部の内面と前記下地層上とに形成され、前記下地層の第３凹部内に前記下部電極の第２凹部が形成されていることを特徴とする請求項１から３のいずれか一項記載の磁気デバイス。
5. 絶縁膜と、前記絶縁膜を上下に貫通するプラグ金属層とを具備し、
   前記下地層は前記絶縁膜上に形成され、前記下地層の前記第３凹部の下面は前記プラグ金属層の上面であることを特徴とする請求項４記載の磁気デバイス。
6. 上面に第１凹部を備える下部電極を形成する工程と、
   前記第１凹部の両側の前記下部電極上に、トンネルバリア層と前記トンネルバリア層を上下に挟む磁化固定層および磁化自由層とを含む磁気トンネル接合層を、前記第１凹部と前記磁気トンネル接合層とで第２凹部が形成されるように、少なくとも前記第１凹部端まで形成する工程と、
   前記磁気トンネル接合層および前記第２凹部上に上部電極を形成することにより、前記上部電極は少なくとも前記第２凹部端まで形成され前記第２凹部内において電気的に分離するように複数の上部電極が形成される工程と、
   を含むことを特徴とする磁気デバイスの製造方法。
7. 前記複数の上部電極は、前記磁気トンネル接合層および前記第２凹部上に前記上部電極を形成することにより、前記複数の上部電極は少なくとも前記第２凹部端まで形成され前記第２凹部内において電気的に分離するように形成されたことを特徴とする請求項１から５のいずれか一項記載の磁気デバイス。
8. 前記上部電極はスパッタリング法を用い形成されたことを特徴とする請求項７記載の磁気デバイス。

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