JP5651387B2 - 半導体集積回路装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 77
- 238000009792 diffusion process Methods 0.000 claims description 104
- 239000000758 substrate Substances 0.000 claims description 19
- 239000003990 capacitor Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 9
- 238000000137 annealing Methods 0.000 description 23
- 230000003287 optical effect Effects 0.000 description 14
- 238000002955 isolation Methods 0.000 description 10
- 238000013461 design Methods 0.000 description 9
- 230000017525 heat dissipation Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000020169 heat generation Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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- Semiconductor Memories (AREA)
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Description
T=(α/C)Q×t+T0
※t=0〜tq
T:温度
α:熱吸収率(発熱に関係)
C:比熱とチップ質量との積の定数
Q:熱量
t:時間
tq:光照射時間
T0:t=0のときのチップ温度(チップ初期温度)
Tq:t=tqのときのチップ温度
δT/δt=Tq−(β/C)(T−T0)
※t≧tq
T:温度
t:時間
Tq:t=tqのときのチップ温度
β:熱伝導率(材料からの放熱)
C:比熱とチップ質量との積の定数
T0:t=0のときのチップ温度(チップ初期温度)
T={Tq(1−C/β)−T0}exp(β/C)exp(−β×t/C)+C×Tq/β+T0
T:温度
C:比熱とチップ質量との積の定数
β:熱伝導率(材料からの放熱)
T0:t=0のときのチップ温度(チップ初期温度)
t:時間
Tq:t=tqのときのチップ温度
10 メモリマクロ領域
11 メモリセルパターン
12 拡散層(P型)
13 拡散層(N型)
14 ゲート電極
20 機能回路領域
30 入出力回路領域
40 ダミーパターン領域
41 ダミーパターン
42 ダミー拡散層(P型)
43 ダミー拡散層(N型)
44 ダミーゲート電極
45 容量用ダミーゲート電極(PMISFET)
45a ダミーゲート電極部
45b 追加配線部
46 容量用ダミーゲート電極(NMISFET)
46a ダミーゲート電極部
46b 追加配線部
Claims (8)
- 基板上に、メモリセルアレイ領域及びメモリセル駆動回路領域を含むメモリマクロ領域と、機能回路を含む複数の機能回路領域と、を有する半導体集積回路装置において、
前記複数の機能回路領域間、及び、前記メモリマクロ領域と前記複数の機能回路領域との間に配置されるとともにダミーパターンを含むダミーパターン領域を備え、
前記ダミーパターンは、前記メモリセルアレイ領域におけるメモリセルパターンの拡散層及びゲート電極と同等のパターンであり、
前記ダミーパターン領域における前記ダミー拡散層及び前記ダミーゲート電極の面積率は、前記メモリセルアレイ領域における前記拡散層及び前記ゲート電極の面積率と同等以上であり、
前記メモリマクロ領域は、複数存在し、
前記ダミーパターンは、前記メモリマクロ領域のうち面積が大きい方のメモリマクロ領域に配置されたメモリセルパターンの拡散層及びゲート電極と同等のパターンであることを特徴とする半導体集積回路装置。 - 前記同等のパターンは、同じ平面マスクデータ、又は形成時に同じ形状であることを特徴とする請求項1記載の半導体集積回路装置。
- 前記ダミーパターンは、複数ビット分の前記メモリセルパターンと同じパターンを繰り返し複数個並べたものであることを特徴とする請求項1又は2記載の半導体集積回路装置。
- 前記ダミーパターンは、前記複数の機能回路領域内にも配置されていることを特徴とする請求項1乃至3のいずれか一に記載の半導体集積回路装置。
- 前記ダミーパターンの繰り返し単位の面積Sは、一辺が100μm以上かつ200μm以下の正方形を含む矩形の面積であり、
前記ダミー拡散層の面積Sadは、0.2<Sad/S<0.7を満たし、
前記ダミーゲート電極の面積Sagは、0.2<Sag/S<0.7を満たし、
前記ダミー拡散層の面積と前記ダミーゲート電極の面積の和Sad+Sagは、0.5<(Sad+Sag)/Sの関係を満たすことを特徴とする請求項1記載の半導体集積回路装置。 - 前記ダミーパターンにおける所定の前記ダミー拡散層及び前記ダミーゲート電極は、MIS容量素子又はMISFETとして動作することを特徴とする請求項1記載の半導体集積回路装置。
- 前記ダミーゲート電極は、同じウェルの領域内に複数存在し、
各前記ダミーゲート電極は、同工程層の追加配線で接続されていることを特徴とする請求項6記載の半導体集積回路装置。 - 前記ダミーパターンにおける所定の前記ダミー拡散層及び前記ダミーゲート電極は、所定電位の配線に接続されていることを特徴とする請求項1乃至7のいずれか一に記載の半導体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010143569A JP5651387B2 (ja) | 2010-06-24 | 2010-06-24 | 半導体集積回路装置 |
US13/150,842 US8546851B2 (en) | 2010-06-24 | 2011-06-01 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010143569A JP5651387B2 (ja) | 2010-06-24 | 2010-06-24 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012009588A JP2012009588A (ja) | 2012-01-12 |
JP5651387B2 true JP5651387B2 (ja) | 2015-01-14 |
Family
ID=45351705
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010143569A Expired - Fee Related JP5651387B2 (ja) | 2010-06-24 | 2010-06-24 | 半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8546851B2 (ja) |
JP (1) | JP5651387B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010062475A (ja) * | 2008-09-05 | 2010-03-18 | Nec Electronics Corp | レイアウトパターン生成方法、半導体装置の製造方法、プログラム、レイアウトパターン生成装置 |
JP6012987B2 (ja) * | 2012-02-29 | 2016-10-25 | 株式会社東芝 | イメージセンサの製造方法 |
JP5826672B2 (ja) * | 2012-02-29 | 2015-12-02 | 株式会社東芝 | イメージセンサ及びその製造方法 |
US9570388B2 (en) | 2015-06-26 | 2017-02-14 | International Business Machines Corporation | FinFET power supply decoupling |
KR102421730B1 (ko) | 2016-04-05 | 2022-07-18 | 삼성전자주식회사 | 레이아웃 방법 및 반도체 소자 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07335844A (ja) * | 1994-06-03 | 1995-12-22 | Hitachi Ltd | 半導体装置 |
DE19703611A1 (de) * | 1997-01-31 | 1998-08-06 | Siemens Ag | Anwendungsspezifisches integriertes Halbleiterprodukt mit Dummy-Elementen |
JPH11265891A (ja) | 1999-01-28 | 1999-09-28 | Toshiba Corp | 半導体装置 |
JP4307664B2 (ja) * | 1999-12-03 | 2009-08-05 | 株式会社ルネサステクノロジ | 半導体装置 |
JP2001330942A (ja) * | 2000-05-24 | 2001-11-30 | Mitsubishi Electric Corp | 半導体集積回路装置用マスク、および半導体集積回路装置の製造方法ならびにその製造方法によって製造されたdram装置 |
JP4815092B2 (ja) * | 2002-07-10 | 2011-11-16 | セイコーエプソン株式会社 | 半導体装置及びその設計方法 |
JP4770103B2 (ja) | 2002-08-06 | 2011-09-14 | ソニー株式会社 | 半導体装置 |
KR100610022B1 (ko) * | 2005-01-18 | 2006-08-08 | 삼성전자주식회사 | 반도체 메모리 장치 |
JP2007250705A (ja) * | 2006-03-15 | 2007-09-27 | Nec Electronics Corp | 半導体集積回路装置及びダミーパターンの配置方法 |
US7642101B2 (en) * | 2006-12-05 | 2010-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having in-chip critical dimension and focus patterns |
JP2009290060A (ja) | 2008-05-30 | 2009-12-10 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
JP2010003949A (ja) | 2008-06-23 | 2010-01-07 | Nec Electronics Corp | 半導体集積回路装置のレイアウト検証方法 |
-
2010
- 2010-06-24 JP JP2010143569A patent/JP5651387B2/ja not_active Expired - Fee Related
-
2011
- 2011-06-01 US US13/150,842 patent/US8546851B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20110316052A1 (en) | 2011-12-29 |
JP2012009588A (ja) | 2012-01-12 |
US8546851B2 (en) | 2013-10-01 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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