JP5644175B2 - Graphene deposition method on SiC substrate - Google Patents
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Description
本発明は、ＳｉＣ基板へのグラフェン成膜方法に係わり、更に詳しくはＳｉＣ基板全面に良質のグラフェンを成膜する方法に関するものである。 The present invention relates to a method for forming graphene on a SiC substrate, and more particularly to a method for forming good quality graphene on the entire surface of a SiC substrate.
グラフェンは極めて優れた電気特性を持つことから次世代電子デバイス用材料として近年注目されている。一般的に使用されているシリコンと比較して、非常に高い電子移動度を持つことが実験的に示されており、高速、高温あるいは低電圧で動作するトランジスタ等を実現できると考えられている。グラフェンの形成方法として、これまでに、鉛筆の芯等のグラファイト結晶から粘着テープで剥がして基板に貼り付ける「剥離法」、８００〜１０００℃程度の温度で、ＣＶＤ法により金属触媒上にグラフェンを形成し、それを他の基板上に移し変える「ＣＶＤ法」、ＳｉＣ基板を１２００℃程度以上の高温で熱処理し、ＳｉＣ基板表面にグラフェンを形成する「ＳｉＣ表面熱分解法」が提案されているが、何れの方法でも単層のグラフェンを大面積に形成することは実現できてない。 Graphene has attracted attention in recent years as a material for next-generation electronic devices because it has extremely excellent electrical characteristics. It has been experimentally shown to have a very high electron mobility compared to silicon that is generally used, and it is considered that a transistor that operates at high speed, high temperature, or low voltage can be realized. . As a method of forming graphene, a “peeling method” in which a graphene is peeled off from a graphite crystal such as a pencil core with an adhesive tape and pasted on a substrate. Graphene is deposited on a metal catalyst by a CVD method at a temperature of about 800 to 1000 ° C. "CVD method" that forms and transfers it to another substrate, and "SiC surface pyrolysis method" that heat-treats the SiC substrate at a high temperature of about 1200 ° C. or more to form graphene on the surface of the SiC substrate are proposed. However, it is not possible to form a single-layer graphene in a large area by any method.
例えば、特許文献１及び特許文献２には、ＳｉＣ基板を真空中で約１４００℃以上に加熱することによって、表面からＳｉ原子を蒸発させ、残ったＣ原子をグラファイト化して、少なくとも１層のグラフェンを形成する「ＳｉＣ表面熱分解法」が提案されている。 For example, Patent Document 1 and Patent Document 2 disclose that at least one layer of graphene is obtained by evaporating Si atoms from the surface by heating the SiC substrate to about 1400 ° C. or higher in a vacuum and graphitizing the remaining C atoms. A “SiC surface pyrolysis method” has been proposed.
一般に、「ＳｉＣ表面熱分解法」により、ＳｉＣ上にグラフェンを形成する際には、表面の研磨ダメージを除去するために、事前に可燃性のＨ2ガスを含有する雰囲気（Ｈ2１００％、あるいは、５％Ｈ2／Ａｒ等）中でアニール処理を行うことが多い。これを水素アニール処理といい、処理温度は１５００℃以上である。このような水素アニール後のＳｉＣ表面は、ステップがバンチングして４層〜６層といった高い段差となると共に、ステップ端間のテラスは広くなる。例えば、オフ角０°の基板の場合、テラス幅は３００〜７００ｎｍとなる。このような水素アニール処理の後、多くの場合、真空中で１２００〜１６００℃に加熱し、ＳｉＣ表面近傍のＳｉ原子を脱離させることによって、表面をＣリッチ状態にしてグラフェンを形成する。一般にグラフェンは、ステップ端を乗り越えて形成され、あたかも階段を覆うカーペットのような構造をとる。 In general, when graphene is formed on SiC by the “SiC surface pyrolysis method”, an atmosphere containing flammable H 2 gas in advance (H 2 100%, Alternatively, annealing is often performed in 5% H 2 / Ar or the like). This is called hydrogen annealing treatment, and the treatment temperature is 1500 ° C. or higher. On the SiC surface after such hydrogen annealing, the steps are bunched to form a high step such as 4 to 6 layers, and the terrace between the step ends becomes wide. For example, in the case of a substrate with an off angle of 0 °, the terrace width is 300 to 700 nm. After such a hydrogen annealing treatment, in many cases, the surface is heated to 1200 to 1600 ° C. in a vacuum, and Si atoms in the vicinity of the SiC surface are desorbed to make the surface a C-rich state and form graphene. In general, graphene is formed over a step edge and has a carpet-like structure as if covering a staircase.
また、単結晶ＳｉＣの表面を高精度に平滑化加工できる加工方法として、本出願人は特許文献３に記載の触媒基準エッチング法を提案し、大きな成果が得られている。この触媒基準エッチング法は、本出願人らによってＣＡＲＥ（Catalyst-Referred Etching）と命名されている。ＣＡＲＥは、被加工物に対して常態では溶解性を示さないハロゲンを含む分子が溶けた処理液中に該被加工物を配し、白金、金又はセラミックス系固体触媒からなる触媒を被加工物の加工面に接触若しくは極接近させて配し、前記触媒の表面で生成したハロゲンラジカルと被加工物の表面原子との化学反応で生成したハロゲン化合物を、溶出させることによって被加工物を加工するものである。 Further, as a processing method capable of smoothing the surface of single crystal SiC with high accuracy, the present applicant has proposed the catalyst-based etching method described in Patent Document 3, and has achieved great results. This catalyst-based etching method is named CARE (Catalyst-Referred Etching) by the present applicants. CARE arranges the workpiece in a treatment solution in which molecules containing halogen that are not normally soluble in the workpiece are dissolved, and a catalyst composed of platinum, gold, or a ceramic solid catalyst is disposed on the workpiece. The workpiece is processed by elution of a halogen compound generated by a chemical reaction between a halogen radical generated on the surface of the catalyst and a surface atom of the workpiece. Is.
「ＳｉＣ表面熱分解法」において、前処理として行われる水素アニール処理は、高品質のグラフェン形成を目指す上で幾つかの問題を有する。まず、オフ角０°の基板を水素アニール処理した場合、広いテラスのＳｉＣ表面ができることを述べた。これを真空中で加熱すると、テラス上に形成されたグラフェン内で圧縮応力がかかり、結果として尾根状（筋状）の欠陥が発生する。また同時に、グラフェン中に多くの穴欠陥が形成されることも知られている。さらに、バンチングしたステップ端上のグラフェンには、欠陥が導入される。これらの欠陥の存在は、グラフェンが本来備えた優れた電気的性質を損ねてしまう。また、広いテラス上に形成されるグラフェンの欠陥を防ぐ目的で、微傾斜ＳｉＣ基板を用いる試みもある。 In the “SiC surface pyrolysis method”, the hydrogen annealing treatment performed as a pretreatment has several problems in aiming to form high-quality graphene. First, it has been described that when a substrate having an off angle of 0 ° is subjected to hydrogen annealing treatment, a SiC surface having a wide terrace can be formed. When this is heated in a vacuum, compressive stress is applied in the graphene formed on the terrace, and as a result, ridge-like (striated) defects are generated. At the same time, it is also known that many hole defects are formed in graphene. Further, defects are introduced into the graphene on the bunched step end. The presence of these defects impairs the excellent electrical properties inherent in graphene. There is also an attempt to use a slightly inclined SiC substrate for the purpose of preventing defects in graphene formed on a wide terrace.
また、グラフェン形成時に行う高温（約１２００℃〜１６００℃）の真空アニールそのものにも問題がある。真空アニールによりＳｉＣ表面近傍のＳｉ原子が脱離するが、高温になるほど、Ｓｉ原子の脱離量を制御することが難しくなる。そのため、得られるグラフェンの層数に場所的なばらつきが生じる。グラファイト化のための熱処理を真空ではなく、大気圧近傍でのＡｒ雰囲気下でアニールを行うことにより、Ｓｉ原子の不均一な脱離を抑制し、μｍオーダーの広領域で層数が比較的制御（１〜３層）されたグラフェンを形成することに成功した報告もある。Ｓｉ原子の脱離レートが低い低温でグラフェンを形成できれば、同時に層数のばらつきを抑制できると期待されるが、従来は１２００℃以下の真空アニールでグラフェンをＳｉＣ表面に作製することは成功していない。 There is also a problem with high-temperature (about 1200 ° C. to 1600 ° C.) vacuum annealing performed at the time of graphene formation. Although Si atoms in the vicinity of the SiC surface are desorbed by vacuum annealing, it becomes more difficult to control the amount of desorbed Si atoms as the temperature increases. For this reason, local variations occur in the number of graphene layers obtained. Heat treatment for graphitization is not performed in a vacuum but in an Ar atmosphere near atmospheric pressure, thereby suppressing non-uniform detachment of Si atoms and relatively controlling the number of layers in a wide area on the order of μm. There have also been reports of successful formation of graphene (1-3 layers). If graphene can be formed at a low temperature with a low Si atom desorption rate, it is expected that the variation in the number of layers can be suppressed at the same time, but it has been successful in the past to produce graphene on the SiC surface by vacuum annealing at 1200 ° C. or lower. Absent.
また、グラフェンは、単層では金属の特性を持つが、２層化させるとバンドギャップが開き、半導体的特性を持つことが分かっている。そして、多層グラフェンの電子構造は、層間の結合のために単層と比較して大きく異なり、層数が少ない範囲（おおむね１０層以下）では層数に依存して大きく変化し、やがてグラファイトのバンド構造に漸近することが知られている。従って、表面にグラフェンを形成したＳｉＣ基板を電子デバイスとして利用するには、グラフェンの層数を正確に制御して所望の電気磁気特性を持たせる必要がある。この課題を解決しない限り、工業的に利用することは不可能である。 In addition, graphene has the characteristics of a metal in a single layer, but it has been found that when it is made into two layers, a band gap is opened and it has semiconductor characteristics. The electronic structure of multilayer graphene differs greatly from that of a single layer due to bonding between layers, and changes greatly depending on the number of layers in the range where the number of layers is small (generally 10 layers or less). It is known to be asymptotic to the structure. Therefore, in order to use an SiC substrate having graphene formed on the surface as an electronic device, it is necessary to accurately control the number of graphene layers so as to have a desired electromagnetic property. Unless this problem is solved, industrial use is impossible.
そこで、本発明が前述の状況に鑑み、解決しようとするところは、触媒基準エッチング（ＣＡＲＥ）法による精密加工を経た、広い領域において原子スケールで平坦なＳｉＣ基板を用いることにより、水素アニール処理を必要とせず、なおかつ従来よりも低い温度の真空アニールで高品質のグラフェンを形成することが可能なＳｉＣ基板へのグラフェン成膜方法を提供する点にある。 Therefore, in view of the above-described situation, the present invention intends to solve the problem by performing hydrogen annealing treatment by using a SiC substrate that is flat on an atomic scale in a wide area, which has undergone precision processing by a catalyst-based etching (CARE) method. It is a point to provide a method for forming a graphene film on a SiC substrate, which is not required and can form high-quality graphene by vacuum annealing at a temperature lower than that in the prior art.
本発明は、前述の課題解決のために、単結晶ＳｉＣ表面を、スクラッチを除去してステップテラス構造が出現する程度に平坦化加工する精密加工工程と、洗浄工程と、高温の水素アニール処理する工程を経ることなく、真空中で８００〜１１００℃、１〜１０分間熱処理してＳｉＣ表面にグラフェンを形成するアニール工程とを有し、前記アニール工程の熱処理条件を制御することによりグラフェンの層数を単層又は２層に制御するＳｉＣ基板へのグラフェン成膜方法であって、前記精密加工工程が、単結晶ＳｉＣ表面を粗さ０．１ｎｍＲＭＳ以下に平坦化加工するものであり、前記アニール工程の熱処理条件を９００±２０℃、４〜６分とすることにより、ＳｉＣ表面にドメインサイズが１００ｎｍ以上の単層のグラフェンを形成し、熱処理条件を１０００±２０℃、１〜３分とすることにより、ＳｉＣ表面にドメインサイズが１００ｎｍ以上の２層のグラフェンを形成すること特徴とするＳｉＣ基板へのグラフェン成膜方法を構成した（請求項１）。 In the present invention, in order to solve the above-described problems, the single crystal SiC surface is subjected to a precision processing step for flattening the surface of the single crystal SiC so that a step terrace structure appears by removing scratches, a cleaning step, and a high-temperature hydrogen annealing treatment. An annealing process for forming graphene on the SiC surface by heat treatment at 800 to 1100 ° C. for 1 to 10 minutes in vacuum without passing through the process, and controlling the heat treatment conditions of the annealing process to control the number of graphene layers Is a method of forming graphene on a SiC substrate that is controlled to a single layer or two layers, wherein the precision processing step flattens the single crystal SiC surface to a roughness of 0.1 nm RMS or less, and the annealing step By setting the heat treatment conditions of 900 ± 20 ° C. and 4 to 6 minutes, single layer graphene having a domain size of 100 nm or more is formed on the SiC surface. By setting the conditions to 1000 ± 20 ° C. and 1 to 3 minutes, a graphene film-forming method on a SiC substrate is formed, in which two layers of graphene having a domain size of 100 nm or more are formed on the SiC surface. 1).
具体的には、前記精密加工工程が、処理液中で被加工物と触媒表面からなる加工基準面を近接させるとともに、加工基準面と被加工物を相対的運動させ、触媒表面近傍のみに生成する活性種を被加工物の表面凸部の原子から優先的に化学反応させ、その生成した化合物を溶出させることによって、被加工物の表面を原子的に平坦化加工する触媒基準エッチング（ＣＡＲＥ）法による加工工程であるとより好ましい（請求項２）。 Specifically, the precision machining step makes the workpiece reference surface consisting of the workpiece and the catalyst surface close to each other in the processing liquid, and moves the workpiece reference surface and the workpiece relative to each other to generate only in the vicinity of the catalyst surface. Catalyst-based etching (CARE), in which the active species to be chemically reacted preferentially from the atoms on the surface convex portion of the workpiece and the generated compound is eluted to atomically flatten the surface of the workpiece. It is more preferable that it is a processing step by a method (claim 2).
また、前記単結晶ＳｉＣは、オフ角が０〜８°である４Ｈ−ＳｉＣ（０００１）基板であることが好ましい（請求項３）。 The single crystal SiC is preferably a 4H—SiC (0001) substrate having an off angle of 0 to 8 °.
以上にしてなる請求項１に係る発明のＳｉＣ基板へのグラフェン成膜方法は、単結晶ＳｉＣ表面を、スクラッチを除去してステップテラス構造が出現する程度に平坦化加工する精密加工工程と、洗浄工程と、高温の水素アニール処理する工程を経ることなく、真空中で８００〜１１００℃、１〜１０分間熱処理してＳｉＣ表面にグラフェンを形成するアニール工程とを有し、前記アニール工程の熱処理条件を制御することによりグラフェンの層数を単層又は２層に制御するＳｉＣ基板へのグラフェン成膜方法であって、前記精密加工工程が、単結晶ＳｉＣ表面を粗さ０．１ｎｍＲＭＳ以下に平坦化加工するものであり、前記アニール工程の熱処理条件を９００±２０℃、４〜６分とすることにより、ＳｉＣ表面にドメインサイズが１００ｎｍ以上の単層のグラフェンを形成し、熱処理条件を１０００±２０℃、１〜３分とすることにより、ＳｉＣ表面にドメインサイズが１００ｎｍ以上の２層のグラフェンを形成するので、単結晶ＳｉＣ表面の全面に高品質の単層又は２層グラフェンを作り分けすることができる。そして、単結晶ＳｉＣ表面を粗さ０．１ｎｍＲＭＳ以下に平坦化加工したものを用いることで、広いドメインサイズで高品質のグラフェンを形成することができる。そして、前記精密研磨工程の後、高温の水素アニール処理する工程を経ることなく、真空中での前記アニール工程を行うことにより、バンチングのないステップテラス構造のＳｉＣ表面に高品質のグラフェンを作製することができる。ＳｉＣ表面に形成されたドメイン領域が１００ｎｍ以上の単層のグラフェンは、良導電性層としてチップ内の配線等に使用することができる。ＳｉＣ表面に形成されたドメイン領域が１００ｎｍ以上の２層のグラフェンは、半導体層としてチップ内の能動素子等の作製に使用することができる。ここで、本発明で「高品質」の定義は、数百ｎｍ〜μｍ四方の領域で、層数が制御され、なおかつ膜内に欠陥（穴、尾根状）を含有しないことを意味する。 The graphene film forming method on the SiC substrate of the invention according to claim 1 as described above includes a precision processing step of planarizing the single crystal SiC surface to the extent that a step terrace structure appears by removing scratches, and cleaning. And an annealing step for forming graphene on the SiC surface by heat treatment in vacuum at 800 to 1100 ° C. for 1 to 10 minutes without passing through a high-temperature hydrogen annealing treatment, and heat treatment conditions for the annealing step Is a graphene film-forming method on a SiC substrate in which the number of graphene layers is controlled to be single layer or two layers by controlling the above, wherein the precision processing step flattens the single crystal SiC surface to a roughness of 0.1 nm RMS or less When the annealing process is performed at 900 ± 20 ° C. for 4 to 6 minutes, the domain size is 100 nm on the SiC surface. By forming the upper single-layer graphene and setting the heat treatment condition at 1000 ± 20 ° C. for 1 to 3 minutes, two-layer graphene with a domain size of 100 nm or more is formed on the SiC surface. High-quality single-layer or double-layer graphene can be formed on the entire surface. Then, by using a planarized single crystal SiC surface with a roughness of 0.1 nm RMS or less, high-quality graphene can be formed with a wide domain size. Then, after the precision polishing step, high-quality graphene is produced on the SiC surface of the step terrace structure without bunching by performing the annealing step in a vacuum without passing through a high-temperature hydrogen annealing treatment step. be able to. Single-layer graphene having a domain region of 100 nm or more formed on the SiC surface can be used as a highly conductive layer for wiring in a chip or the like. Two-layer graphene having a domain region of 100 nm or more formed on the SiC surface can be used as a semiconductor layer for manufacturing an active element or the like in a chip. Here, the definition of “high quality” in the present invention means that the number of layers is controlled in a region of several hundred nm to μm square, and no defect (hole, ridge shape) is contained in the film.
請求項２によれば、前記精密加工工程が、処理液中で被加工物と触媒表面からなる加工基準面を近接させるとともに、加工基準面と被加工物を相対的運動させ、触媒表面近傍のみに生成する活性種を被加工物の表面凸部の原子から優先的に化学反応させ、その生成した化合物を溶出させることによって、被加工物の表面を原子的に平坦化加工する触媒基準エッチング（ＣＡＲＥ）法による加工工程であると、単結晶ＳｉＣ表面をＡＦＭ像で観察した場合に、表面にスクラッチや欠陥が観察されなくなり、均一で原子的に平坦なステップテラス構造となった表面が得られるので、その表面に広いドメインサイズで高品質のグラフェンを形成することができる。 According to claim 2, the precision machining step brings the workpiece reference surface composed of the workpiece and the catalyst surface close to each other in the treatment liquid, moves the workpiece reference surface and the workpiece relative to each other, and only near the catalyst surface. Catalyst-based etching that atomically planarizes the surface of the work piece by preferentially reacting the active species generated in the process from atoms on the surface convex part of the work piece and eluting the produced compound. When the single crystal SiC surface is observed with an AFM image, scratches and defects are not observed on the surface, and a surface having a uniform and atomically flat step terrace structure is obtained. Therefore, high quality graphene can be formed on the surface with a wide domain size.
請求項３によれば、前記単結晶ＳｉＣは、オフ角が０〜８°である４Ｈ−ＳｉＣ（０００１）基板であると、電子デバイス用のＳｉＣ基板として用いることができる。 According to a third aspect of the present invention, the single crystal SiC can be used as a SiC substrate for an electronic device when it is a 4H—SiC (0001) substrate having an off angle of 0 to 8 °.
次に、添付図面に示した実施形態に基づき、本発明を更に詳細に説明する。本発明は、単結晶ＳｉＣ表面に層数が制御された高品質のグラフェンを作製するＳｉＣ基板へのグラフェン成膜方法に関するものであり、単結晶ＳｉＣ表面を、スクラッチを除去してステップテラス構造が出現する程度に平坦化加工する精密加工工程と、洗浄工程と、真空中で８００〜１１００℃、１〜１０分間熱処理してＳｉＣ表面にグラフェンを形成するアニール工程とからなっている。そして、前記アニール工程の熱処理条件を制御することによりグラフェンの層数を単層又は２層に制御するのである。 Next, the present invention will be described in more detail based on the embodiments shown in the accompanying drawings. The present invention relates to a graphene film-forming method on a SiC substrate for producing high-quality graphene having a controlled number of layers on a single-crystal SiC surface, and the step-terrace structure is formed by removing scratches on the single-crystal SiC surface. It consists of a precision processing step for flattening to the extent that it appears, a cleaning step, and an annealing step for forming graphene on the SiC surface by heat treatment in vacuum at 800 to 1100 ° C. for 1 to 10 minutes. Then, the number of graphene layers is controlled to be a single layer or two layers by controlling the heat treatment conditions of the annealing step.
本発明において最も重要な点は、アニール工程によって熱処理する前のＳｉＣ表面の状態である。単層グラフェンの厚さは０．３４ｎｍであるため、それよりも深いスクラッチ（数ｎｍ）の存在は均一で広いドメインサイズのグラフェンを作製する上で致命的である。そこで、単結晶ＳｉＣ表面を超精密に平坦化加工して、スクラッチを除去してステップテラス構造を出現させなければならない。また、単結晶ＳｉＣ表面に酸化膜が存在すると高品質なグラフェンを作製することができないことも知られている。 The most important point in the present invention is the state of the SiC surface before heat treatment by the annealing process. Since the thickness of single-layer graphene is 0.34 nm, the presence of scratches (several nm) deeper than that is fatal in producing uniform and wide domain size graphene. Therefore, it is necessary to flatten the surface of the single crystal SiC to remove the scratches and to make a step terrace structure appear. It is also known that high quality graphene cannot be produced if an oxide film is present on the surface of single crystal SiC.
そこで、本発明では、前記精密加工工程として、処理液中で触媒表面近傍のみに生成する活性種と被加工物の表面原子との化学反応で生成した化合物を処理液中に溶出させて、触媒表面を基準面として被加工物を加工する触媒基準エッチング法（ＣＡＲＥ）を採用し、単結晶ＳｉＣ表面を粗さ０．１ｎｍＲＭＳ以下に平坦化加工するのである。尚、本発明で採用したＣＡＲＥについては、特開２００６−１１４６３２号公報に詳しく記載されている。本発明では、オフ角が０〜８°である４Ｈ−ＳｉＣ（０００１）基板を用い、その表面をＣＡＲＥによって超精密に平坦化加工し、表面のスクラッチや欠陥を除去する。 Therefore, in the present invention, as the precision processing step, a compound generated by a chemical reaction between the active species generated only in the vicinity of the catalyst surface in the processing liquid and the surface atoms of the workpiece is eluted in the processing liquid, A catalytic reference etching method (CARE) for processing a workpiece using the surface as a reference surface is employed, and the surface of the single crystal SiC is planarized to a roughness of 0.1 nm RMS or less. The CARE employed in the present invention is described in detail in Japanese Patent Application Laid-Open No. 2006-114632. In the present invention, a 4H—SiC (0001) substrate having an off angle of 0 to 8 ° is used, and the surface thereof is planarized with CARE by ultra-precision to remove scratches and defects on the surface.
ここで、ＣＡＲＥの加工原理を簡単に説明する。処理液としてＨＦを用い、触媒としてＰｔを用い、ＳｉＣを加工する場合、触媒効果によってＰｔ表面上に正孔が生成され、生成された正孔により、ＳｉＣ表面の凸部が優先的に酸化されてＳｉＯ2とＣＯ2が生じ、酸化部（ＳｉＯ2）はＨＦに溶解してＨ2ＳｉＦ6となって溶解し、加工が進行する。尚、加工速度は落ちるが、ＨＦを用いずに、水（超純水）のみでもＳｉＣを加工することができる。ＣＡＲＥとは、ハロゲンを含む分子が溶けた処理液を用いるものに限定されず、もっと拡張された概念の加工方法である。つまり、ＣＡＲＥの加工思想は、触媒表面を加工基準面とし、触媒の作用により被加工物の表面の凸部を優先的に酸化物等に改質し、その改質部を処理液中に溶解し、若しくは改質部を触媒を担持させた研磨パットで軽く擦ることによって除去して溶出し、加工基準面と被加工物との相対的運動によって加工量が加工面全体で平均化され、それにより原子的な平坦化を達成することにある。 Here, the processing principle of CARE will be briefly described. When processing SiC using HF as the treatment liquid and Pt as the catalyst, holes are generated on the Pt surface due to the catalytic effect, and the convex portions on the SiC surface are preferentially oxidized by the generated holes. Thus, SiO 2 and CO 2 are generated, and the oxidized portion (SiO 2 ) is dissolved in HF to form H 2 SiF 6, and processing proceeds. Although the processing speed is reduced, SiC can be processed only with water (ultra pure water) without using HF. CARE is not limited to using a processing solution in which molecules containing halogen are dissolved, but is a more extended concept processing method. In other words, CARE's processing philosophy is that the catalyst surface is the processing reference surface, and the convex portion of the surface of the workpiece is preferentially modified to oxide or the like by the action of the catalyst, and the modified portion is dissolved in the processing liquid. Alternatively, the modified portion is removed by light rubbing with a polishing pad carrying a catalyst and eluted, and the amount of machining is averaged over the entire machining surface by the relative movement between the machining reference surface and the workpiece. Is to achieve atomic flattening.
また、洗浄工程は、半導体製造分野において一般的に使用されている各種の洗浄を組み合わせて使用した。具体的には、ＳＰＭ洗浄、王水洗浄及びＨＦ洗浄である。ＳＰＭ洗浄は、硫酸と過酸化水素とを４：１の割合で混合した溶液で有機物を分解除去する洗浄である。王水洗浄は、濃塩酸と濃硝酸とを体積比３：１の割合で混合した強烈な酸化剤で、通常の酸に溶けない金や白金をも溶かす洗浄である。ＨＦ洗浄は、希フッ酸水での洗浄である。尚、ＣＡＲＥによる精密加工を行う前に、単結晶ＳｉＣ基板をＳＰＭ洗浄とＨＦ洗浄で予め洗浄する。 Moreover, the washing | cleaning process used combining the various washing | cleaning generally used in the semiconductor manufacture field | area. Specifically, SPM cleaning, aqua regia cleaning, and HF cleaning. SPM cleaning is cleaning in which organic substances are decomposed and removed with a solution in which sulfuric acid and hydrogen peroxide are mixed at a ratio of 4: 1. Aqua regia cleaning is a strong oxidizing agent in which concentrated hydrochloric acid and concentrated nitric acid are mixed at a volume ratio of 3: 1, and is a cleaning that dissolves gold and platinum that are not soluble in ordinary acids. The HF cleaning is cleaning with dilute hydrofluoric acid. Note that the single crystal SiC substrate is previously cleaned by SPM cleaning and HF cleaning before performing precision processing by CARE.
そして、アニール工程は、超高真空(ＵＨＶ)中で８００〜１１００℃の温度で、１〜１０分間熱処理し、グラフェンを形成する工程である。超高真空加熱炉の到達最高真空度は約１×１０-8Ｐａである。そして、到達温度までの温度上昇速度とアニール終了後の室温までの温度下降速度は、材料に熱歪が生じない程度に設定する。アニール工程の熱処理条件を９００±２０℃、４〜６分とすれば、ＳｉＣ表面にドメインサイズが１００ｎｍ以上の単層のグラフェンを形成することができる。また、アニール工程の熱処理条件を１０００±２０℃、１〜３分とすれば、ＳｉＣ表面にドメインサイズが１００ｎｍ以上の２層のグラフェンを形成することができる。 And an annealing process is a process of heat-processing for 1 to 10 minutes at the temperature of 800-1100 degreeC in ultra-high vacuum (UHV), and forming a graphene. The ultimate vacuum of the ultra-high vacuum heating furnace is about 1 × 10 −8 Pa. Then, the rate of temperature rise to the ultimate temperature and the rate of temperature fall to room temperature after the end of annealing are set to such an extent that no thermal strain occurs in the material. If the heat treatment conditions in the annealing step are 900 ± 20 ° C. and 4 to 6 minutes, single-layer graphene having a domain size of 100 nm or more can be formed on the SiC surface. Moreover, if the heat treatment conditions in the annealing step are 1000 ± 20 ° C. and 1 to 3 minutes, two layers of graphene having a domain size of 100 nm or more can be formed on the SiC surface.
真空アニールによって、ＳｉＣ表面にグラフェンが形成されるメカニズムはまだ明らかではないが、ＳｉＣ表面を加熱することによって、表面からＳｉ原子が蒸発してＣ原子リッチな状態となり、Ｃ原子がグラファイト化するのである。高温になればなるほど、ＳｉＣ表面からのＳｉ原子の脱離が激しくなり、グラフェンの層数を制御することは難しくなる。従来の真空アニールの熱処理温度が１２００〜１６００℃に対して、本発明では８００〜１１００℃程度に抑制してもグラファイト化が可能であることは、グラフェンの層数の制御において大きな利点である。 The mechanism by which graphene is formed on the SiC surface by vacuum annealing is not yet clear, but by heating the SiC surface, Si atoms evaporate from the surface and become a C atom rich state, and C atoms become graphitized. is there. The higher the temperature, the more severe the desorption of Si atoms from the SiC surface, and the more difficult it is to control the number of graphene layers. It is a great advantage in controlling the number of layers of graphene that graphitization is possible even if the heat treatment temperature of conventional vacuum annealing is suppressed to about 800 to 1100 ° C., compared to 1200 to 1600 ° C. in the present invention.
このように本発明によって製造したグラフェン付きＳｉＣ基板は、基板全面にわたり高品質のグラフェンを有し、ドメインサイズも１００ｎｍ以上であり、また層数も単層又は２層に正確に制御されて形成されているので、電子デバイス用材料として用いることができる。尚、グラフェンのドメインサイズが、３００ｎｍ以上のものを作製することもできる。 Thus, the SiC substrate with graphene manufactured according to the present invention has high-quality graphene over the entire surface of the substrate, the domain size is 100 nm or more, and the number of layers is precisely controlled to be a single layer or two layers. Therefore, it can be used as a material for electronic devices. A graphene having a domain size of 300 nm or more can also be manufactured.
一般的に、グラフェンが電子デバイスの材料として、脚光を浴びている理由は、第１にキャリヤ移動度が２０万ｃｍ2／Ｖ・ｓとカーボンナノチューブと比較しても高いこと、第２にシート状であるために、チャネル材料として利用しやすいことである。また、グラフェンは１原子層からなる物質にも関わらず、反磁性磁化率は通常の物質と比較して非常に異なり、巨視的な力を生ずることが知られ、更に非常に高い電気伝導性を持ち、また磁場中では２次元電子系特有の性質である量子ホール効果を示すことも知られている。 In general, graphene is attracting attention as a material for electronic devices. First, the carrier mobility is 200,000 cm 2 / V · s, which is higher than that of carbon nanotubes, and second, the sheet. Therefore, it is easy to use as a channel material. In addition, graphene is known to produce a macroscopic force with a very different diamagnetic susceptibility compared to ordinary materials, despite the fact that it consists of a single atomic layer. It is also known to exhibit a quantum Hall effect, which is a characteristic characteristic of a two-dimensional electron system, in a magnetic field.
また、グラフェンは、単層では金属の特性を持つが、理論解析によって２層化させるとバンドギャップが開き、半導体的特性を持つことが分かっている。多層グラフェンの電子構造は、層間の結合のために単層と比較して大きく異なっていることが知られている。層数が少ない範囲（おおむね１０層以下）では層数に依存して大きく変化し、やがてグラファイトのバンド構造に漸近する。更に詳しくは、単層グラフェンは、価電子帯、伝導帯が線形分散で接するバンド構造を持ち、２層グラフェンには２組の価電子帯、伝導帯があり、１組は零ギャップで接し、もう１組は層間相互作用の分だけ反発する。バンド分散は線形ではなく有限の有効質量を持っている。一般に、Ｎ＝２Ｍ層グラフェンではＭ個の２層型バンドに分解され、Ｎ=（２Ｍ＋１）層グラフェンではＭ個の２層型バンドと１個の単層型バンドに分解される。２層型バンドの「層間相互作用」に相当する量(＝二つの伝導帯の分離幅)はバンドごとに異なることが知られている。従って、グラフェンの層数を正確に制御することは、グラフェンの電気磁気的特性を引き出す上で重要である。 Graphene has the characteristics of a metal in a single layer, but it has been found by theoretical analysis that the band gap opens and has semiconductor characteristics. It is known that the electronic structure of multilayer graphene is greatly different from that of a single layer due to bonding between layers. In a range where the number of layers is small (generally 10 layers or less), it varies greatly depending on the number of layers, and gradually approaches the band structure of graphite. More specifically, single-layer graphene has a band structure in which the valence band and the conduction band are in contact with each other by linear dispersion, and the two-layer graphene has two sets of valence and conduction bands, and one set is in contact with a zero gap, The other set repels by the amount of interlayer interaction. Band dispersion is not linear and has a finite effective mass. In general, N = 2M layer graphene is decomposed into M two-layer bands, and N = (2M + 1) layer graphene is decomposed into M two-layer bands and one single-layer band. It is known that the amount corresponding to the “interlayer interaction” of the two-layer type band (= separation width of two conduction bands) varies from band to band. Therefore, it is important to accurately control the number of graphene layers in order to extract the electromagnetic characteristics of graphene.
次に、具体的に単結晶ＳｉＣを真空アニール処理して表面にグラフェンを作製する実施例を以下に示す。実際に用いた単結晶ＳｉＣは、新日鉄マテリアルズ株式会社製の２インチ４Ｈ−ＳｉＣ（０００１）基板（以下、単に「ＳｉＣ基板」と称す）のＳｉ面（オフ角０°±０．５°、Ｎドープ、０．０２Ω・ｃｍ）を使用した。通常、市販されているＳｉＣ基板は、スライシングの後、ラッピングと化学機械研磨（ＣＭＰ）が施されている。図１（ａ）に市販のＳｉＣ基板表面の原子間力顕微鏡（ＡＦＭ）像を示す。図１（ｂ）は、ＣＡＲＥ法によって表面を精密加工した後のＳｉＣ基板（以下、「ＣＡＲＥ−ＳｉＣ基板」と称す）表面のＡＦＭ像を示している。また、図１（ｃ）は、市販のＳｉＣ基板を洗浄した後のＳｉＣ基板（以下、「ｗｅｔ−ＳｉＣ基板」と称す）表面のＡＦＭ像を示している。 Next, an example of producing graphene on the surface by vacuum annealing of single crystal SiC will be described below. The single crystal SiC actually used is a Si surface (off-angle 0 ° ± 0.5 °) of a 2-inch 4H-SiC (0001) substrate (hereinafter simply referred to as “SiC substrate”) manufactured by Nippon Steel Materials Co., Ltd. N-doped, 0.02 Ω · cm) was used. Usually, a commercially available SiC substrate is subjected to lapping and chemical mechanical polishing (CMP) after slicing. FIG. 1 (a) shows an atomic force microscope (AFM) image of the surface of a commercially available SiC substrate. FIG. 1B shows an AFM image of the surface of the SiC substrate (hereinafter referred to as “CARE-SiC substrate”) after the surface is precisely processed by the CARE method. FIG. 1C shows an AFM image of the surface of a SiC substrate (hereinafter referred to as “wet-SiC substrate”) after cleaning a commercially available SiC substrate.
一般的に、ＳｉＣは、その物理的な硬さと化学的不活性のために精密加工（研削、研磨等）することは非常に困難である。従って、市販のＳｉＣ基板は、一般的に貧しい表面品質を持っている。市販のＳｉＣ基板表面には、図１（ａ）、（ｃ）に示すように、化学機械研磨後も５ｎｍの平均深さの多くのスクラッチと欠陥が残っている。それに対して、ＣＡＲＥ−ＳｉＣ基板表面は、図１(ｂ)に示すように、スクラッチが全く無く、全体にわたっては、きれいなステップテラス構造となっていることが分かる。 In general, SiC is very difficult to precisely process (grinding, polishing, etc.) due to its physical hardness and chemical inertness. Therefore, commercially available SiC substrates generally have poor surface quality. As shown in FIGS. 1A and 1C, many scratches and defects with an average depth of 5 nm remain on the surface of a commercially available SiC substrate even after chemical mechanical polishing. In contrast, as shown in FIG. 1B, the surface of the CARE-SiC substrate has no scratches and has a clean step terrace structure as a whole.
市販のＳｉＣ基板をＳＰＭ洗浄とＨＦ洗浄を行った後、ＣＡＲＥ法による精密加工を行う。ＣＡＲＥ法による精密加工は、ＨＦ処理液中において回転定盤にＳｉＣ基板を水平に固定し、その上から偏心位置に触媒を担持した研磨パットを接触させて、回転定盤と研磨パットを回転させて５〜１０時間行った。その後、洗浄工程として、ＳＭＰ洗浄を１０分、王水洗浄を２０分、ＨＦ洗浄を１０分行った。全てのプロセスの後、ＳｉＣ基板は超純水の流れで洗浄された。ｗｅｔ−ＳｉＣ基板は、ＣＡＲＥ法による精密加工の代わりに他の平坦化プロセスとしてＨＦ溶液に６時間曝し、その他の洗浄工程はＣＡＲＥ−ＳｉＣ基板と全く同じにした。そして、各ＳｉＣ基板から２×７平方ｍｍエリアのサンプルを切り出し、超高真空チャンバーに入れ、熱処理によりＳｉＣ（０００１）のグラファイト化を行った。ＳｉＣのサンプルは、先ず約３００℃で３〜５時間脱気を行い、その後８００〜１１００℃で１〜１０分、真空度約２×１０-7Ｐａで熱処理した。 A commercially available SiC substrate is subjected to SPM cleaning and HF cleaning, and then precision processing by the CARE method is performed. Precise machining by the CARE method is performed by fixing a SiC substrate horizontally to a rotating surface plate in an HF treatment solution, and contacting a polishing pad carrying a catalyst at an eccentric position from above to rotate the rotating surface plate and the polishing pad. For 5-10 hours. Then, as a washing | cleaning process, SMP washing | cleaning was performed for 10 minutes, aqua regia washing | cleaning for 20 minutes, and HF washing | cleaning for 10 minutes. After all processes, the SiC substrate was cleaned with a stream of ultra pure water. The wet-SiC substrate was exposed to an HF solution for 6 hours as another planarization process instead of precision processing by the CARE method, and the other cleaning steps were the same as those of the CARE-SiC substrate. Then, a 2 × 7 square mm area sample was cut out from each SiC substrate, placed in an ultra-high vacuum chamber, and SiC (0001) was graphitized by heat treatment. The SiC sample was first degassed at about 300 ° C. for 3 to 5 hours, and then heat-treated at 800 to 1100 ° C. for 1 to 10 minutes at a degree of vacuum of about 2 × 10 −7 Pa.
ＳｉＣ基板及び表面に形成されたグラフェンの測定には、低エネルギー電子線回折（ＬＥＥＤ）、高エネルギー電子線回折（ＲＨＥＥＤ）、走査型トンネル顕微鏡（ＳＴＭ）、Ｘ線光電子分光法（ＸＰＳ）、ラマン分光、原子間力顕微鏡（ＡＦＭ）を用いた。アニール工程によりグラフェンの成長とラマン分光以外の全ての実験は、クラス１クリーンルームで行われた。また、ＬＥＥＤ、ＳＴＭ、ＲＨＥＥＤ、ＡＦＭ、ＸＰＳ、及びラマン分光法は、室温で行った。またＡＦＭ（Digital Instruments製、D3110）とラマン分光法（Spectra-physics製、Stabilite 2017）の測定は、大気圧下、室温で行われた。 Low energy electron diffraction (LEED), high energy electron diffraction (RHEED), scanning tunneling microscope (STM), X-ray photoelectron spectroscopy (XPS), Raman, are used to measure the SiC substrate and the graphene formed on the surface. Spectroscopic, atomic force microscope (AFM) was used. All experiments other than graphene growth and Raman spectroscopy by the annealing process were performed in a Class 1 clean room. LEED, STM, RHEED, AFM, XPS, and Raman spectroscopy were performed at room temperature. Further, AFM (manufactured by Digital Instruments, D3110) and Raman spectroscopy (manufactured by Spectra-physics, Stabilite 2017) were measured at room temperature under atmospheric pressure.
図１は、市販の未処理のＳｉＣ基板表面、ＣＡＲＥ−ＳｉＣ基板表面、ｗｅｔ−ＳｉＣ基板表面の典型的なＡＦＭと、ＬＥＥＤと、ＲＨＥＥＤ画像を示している。図１（ａ）−（ｃ）は、典型的なＡＦＭ像の一部にＬＥＥＤ画像を挿入して示し、図１（ｄ）−（ｆ）は（ａ）−（ｃ）に対応するＲＨＥＥＤ画像を示している。図１（ａ）及び（ｄ）は、市販の未処理のＳｉＣ基板表面、図１（ｂ）及び（ｅ）はＣＡＲＥ−ＳｉＣ基板、そして図１（ｃ）及び（ｆ）はｗｅｔ−ＳｉＣ基板にそれぞれ対応する。ここで、ＲＨＥＥＤとＬＥＥＤの入射電子エネルギーはそれぞれ１５ｋｅＶと６５ｅＶである。 FIG. 1 shows typical AFM, LEED, and RHEED images of commercially available untreated SiC substrate surface, CARE-SiC substrate surface, wet-SiC substrate surface. 1 (a)-(c) shows a LEED image inserted into a part of a typical AFM image, and FIGS. 1 (d)-(f) show RHEED images corresponding to (a)-(c). Is shown. 1 (a) and 1 (d) are commercially available untreated SiC substrate surfaces, FIGS. 1 (b) and 1 (e) are CARE-SiC substrates, and FIGS. 1 (c) and 1 (f) are wet-SiC substrates. Correspond to each. Here, the incident electron energies of RHEED and LEED are 15 keV and 65 eV, respectively.
市販の未処理のＳｉＣ基板表面のＡＦＭ像（図１（ａ））には、表面に平均深さが５ｎｍの多数の傷が示された。また、未処理のＳｉＣ基板表面のＬＥＥＤ画像（図１（ａ）に挿入された画像）とＲＨＥＥＤ画像（図１（ｄ））は、高いバックグラウンドで１×１パターンの拡散を示し、厚さ０．２から０．４ｎｍの酸化物層と結晶性に乏しい表面（例えば、機械研磨など）処理に起因して生じている。ＣＡＲＥ−ＳｉＣ基板表面（図１（ｂ）と（ｅ））については、ＡＦＭ画像は３００〜５００ｎｍのテラス幅のステップテラス構造を示し、ＬＥＥＤとＲＨＥＥＤの画像は、鋭く強烈な１×１スポットを示している。図１（ｅ）の鋭く強烈な菊池線を持つＲＨＥＥＤパターンは、ＣＡＲＥ−ＳｉＣ基板表面が理想的に平坦であることを示している。この表面は、終端のため不活性な特性を有し、つまり空気中でも表面の酸化は進展していない。一方、ｗｅｔ−ＳｉＣ基板表面（図１（ｃ）と（ｆ））については、ＬＥＥＤとＲＨＥＥＤの画像は、強い１×１スポットを示し、それは未処理のＳｉＣ基板表面（図１（ａ）と（ｄ）参照）より鋭く、強いが、ＣＡＲＥ−ＳｉＣ基板表面（図１（ｂ）と（ｅ））より劣り、またＡＦＭ像は未処理のＳｉＣ基板表面で得られたものと似ていた。これは、ＨＦ溶液に浸漬することにより、酸化物層（ＳｉＯX）が溶解され、表面が終端されるが、スクラッチを含む表面ダメージが除去されないことを示している。 An AFM image (FIG. 1 (a)) of the surface of a commercially available untreated SiC substrate showed a number of scratches having an average depth of 5 nm on the surface. Also, the LEED image of the untreated SiC substrate surface (image inserted in FIG. 1 (a)) and the RHEED image (FIG. 1 (d)) show a 1 × 1 pattern diffusion with high background and thickness. This is caused by a 0.2 to 0.4 nm oxide layer and a surface treatment with poor crystallinity (for example, mechanical polishing). On the surface of the CARE-SiC substrate (FIGS. 1B and 1E), the AFM image shows a step terrace structure with a terrace width of 300 to 500 nm, and the LEED and RHEED images show a sharp and intense 1 × 1 spot. Show. The RHEED pattern with sharp and intense Kikuchi lines in FIG. 1 (e) shows that the CARE-SiC substrate surface is ideally flat. This surface has an inert property due to the termination, that is, oxidation of the surface does not progress even in air. On the other hand, for the wet-SiC substrate surface (FIGS. 1C and 1F), the LEED and RHEED images show a strong 1 × 1 spot, which is the untreated SiC substrate surface (FIG. 1A). (See (d)) sharper and stronger, but inferior to the CARE-SiC substrate surface (FIGS. 1 (b) and (e)), and the AFM image was similar to that obtained on the untreated SiC substrate surface. This indicates that by immersing in the HF solution, the oxide layer (SiO x ) is dissolved and the surface is terminated, but surface damage including scratches is not removed.
次に、ＣＡＲＥ−ＳｉＣ基板を昇温脱離法（ＴＰＤ：Temperature Programmed Desorption）を用いて、加熱温度を制御して発生するガスを分析した。ＴＰＤは、吸着物質の解析のみならず、物質の表面や表面近傍の状態、薄膜の吸着物質や表面及び内部の状態を解析する方法として広く用いられ、半導体の清浄度や固体材料の表面状態の解析にも多用されている。図２はＴＰＤによって測定したＣＡＲＥ−ＳｉＣ（０００１）基板の温度依存性を示している。約４００℃まではＳｉＣ基板の表面に吸着した水分や二酸化炭素、あるいはＣＡＲＥや洗浄で用いたＦ元素等が脱離する。そして、６００〜８００℃では、表面の酸化物層が脱離する。また、４００℃を超えた辺りから終端水素の脱離が温度の上昇に比例して増加する。そして、９００℃を超えた辺りからＳｉの脱離が始まることが分かる。この離脱したＳｉは、ＳｉＣを構成するものであり、グラファイト化が起こり得る状態になると予測される。Ｓｉの離脱は、ある温度から急激に増加し、その後１０００℃付近まで増加は抑制される傾向がある。 Next, the CARE-SiC substrate was analyzed for gas generated by controlling the heating temperature using temperature programmed desorption (TPD). TPD is widely used not only for the analysis of adsorbed substances, but also as a method for analyzing the surface of the substance and the vicinity of the surface, the adsorbed substance of the thin film, and the surface and the internal state. It is also frequently used for analysis. FIG. 2 shows the temperature dependence of the CARE-SiC (0001) substrate measured by TPD. Up to about 400 ° C., moisture adsorbed on the surface of the SiC substrate, carbon dioxide, CARE, F element used in cleaning, and the like are desorbed. At 600 to 800 ° C., the surface oxide layer is detached. Further, the desorption of the terminal hydrogen increases in proportion to the temperature rise from around 400 ° C. It can be seen that the desorption of Si starts from around 900 ° C. This detached Si constitutes SiC and is predicted to be in a state where graphitization can occur. Si detachment rapidly increases from a certain temperature, and then the increase tends to be suppressed to around 1000 ° C.
次に、前記ＣＡＲＥ−ＳｉＣ基板とｗｅｔ−ＳｉＣ基板を超高真空で、シリコン流動なくアニール処理を行い、グラファイト化を図った。図３は、ＣＡＲＥ−ＳｉＣ基板を９００℃、５分間アニールした場合を示し、図３（ａ）は、典型的なＬＥＥＤ（１３５ｅＶ）のパターンを示し、これは明確に(６√３×６√３)Ｒ３０°再構成を示す。ここで、再構成（reconstruction）とは、清浄化された半導体表面が高温でアニールされると、低指数の表面に内部の原子配列とは異なった特有な超構造が形成される現象である。６√３再構成は、グラフェンの均一形成のための十分条件ではなく、必要条件であることが指摘されている。しかし、後述のＬＥＥＤ、ＸＰＳ、及びラマン分光法の結果の分析から図３の６√３サンプルは、単層グラフェンであることが分かった。 Next, the CARE-SiC substrate and the wet-SiC substrate were annealed in an ultra-high vacuum without silicon flow to achieve graphitization. FIG. 3 shows the case where the CARE-SiC substrate is annealed at 900 ° C. for 5 minutes, and FIG. 3A shows a typical LEED (135 eV) pattern, which is clearly (6√3 × 6√). 3) R30 ° reconstruction is shown. Here, reconstruction is a phenomenon in which when a cleaned semiconductor surface is annealed at a high temperature, a unique superstructure different from the internal atomic arrangement is formed on the low index surface. It has been pointed out that the 6√3 reconstruction is not a sufficient condition for the uniform formation of graphene but a necessary condition. However, from the analysis of the results of LEED, XPS, and Raman spectroscopy described later, it was found that the 6√3 sample in FIG. 3 is single-layer graphene.
ＣＡＲＥ−ＳｉＣ（０００１）基板の表面構造は、アニール温度の上昇につれて、１×１から√３×√３に変化し、そして９００℃前後で６√３構造が出現することを確認した。図３（ａ）のＬＥＥＤパターンは、他のフェーズなしで６√３構造のみを示している。 ＲＨＥＥＤパターンも明確な６√３再構成を示した。図３（ｃ）は、アニール処理したＣＡＲＥ−ＳｉＣ（０００１）基板のＳＴＭ像（サンプルバイアス電圧は＋２．８Ｖとトンネル電流は０．５ｎＡ）であり、約３．２ｎｍの長さの菱形ユニットを示している（注意、ここに観測された歪みは温度ドリフトによる）。原子結晶学的な構造が完全に解明されないが、約３．２ｎｍ周期性はグラフェンの下でバッファ層の６√３再構成に起因している。これまでのところ、少なくとも６√３構造の４つのタイプ、即ちグラフェンの下のバッファ層と、単層、２層、及び３層のグラフェンが、グラファイト化後のＳｉＣ（０００１）基板上表面に確認されてきた。図３（ｂ）に示すように、１２６ｅＶでの６√３パターンにおけるグラファイトスポット（中央の丸で囲んだ部分）と、サテライトスポットとの相対的な強さを比較することによって、グラフェン層の厚さを推定することができ、それによりグラフェンの層数をおおよそ決定することができる。この推定法によって、図３のグラフェンの厚さを単分子層と推定した。また、ＸＰＳとラマン分光法（図示せず）から、単層グラフェンがＣＡＲＥ−ＳｉＣ基板上に成長したことを確認した。 It was confirmed that the surface structure of the CARE-SiC (0001) substrate changed from 1 × 1 to √3 × √3 as the annealing temperature increased, and a 6√3 structure appeared at around 900 ° C. The LEED pattern in FIG. 3 (a) shows only a 6√3 structure without other phases. The RHEED pattern also showed a clear 6√3 reconstruction. FIG. 3 (c) is an STM image of the annealed CARE-SiC (0001) substrate (sample bias voltage is +2.8 V and tunnel current is 0.5 nA), and a diamond unit having a length of about 3.2 nm is shown. (Note, the strain observed here is due to temperature drift). Although the atomic crystallographic structure is not fully elucidated, the approximately 3.2 nm periodicity is due to the 6√3 reconstruction of the buffer layer under graphene. So far, at least four types of 6√3 structures, ie, a buffer layer under graphene, and a single layer, two layers, and three layers of graphene have been confirmed on the surface of the graphitized SiC (0001) substrate. It has been. As shown in FIG. 3B, the thickness of the graphene layer is compared by comparing the relative strength of the graphite spot (portion circled in the center) and the satellite spot in the 6√3 pattern at 126 eV. The number of graphene layers can be roughly determined. By this estimation method, the thickness of graphene in FIG. 3 was estimated as a monolayer. Further, it was confirmed from XPS and Raman spectroscopy (not shown) that single-layer graphene was grown on the CARE-SiC substrate.
図４はアニール処理したＣＡＲＥ−ＳｉＣ（０００１）基板のＸＰＳ測定結果を示し、Ｃ１ｓ軌道スペクトルは、Ｃ原子の３種類の異なるタイプ、つまりグラフェン層（グラフィックピーク）、ＳｉＣ基板（バルクピーク）、その上の６√３バッファ層（バッファピーク）が含まれていることを示している。我々は、シンプルな層の減衰モデルを想定してバルクのコンポーネントの表面の強度比から上層の厚さを０．３８±０．０７ｎｍと推定した。この値は、グラファイト層間距離（０．３３５ｎｍ）の近くにある。ＸＰＳの結果から推定されるグラフェンの厚さは、ＬＥＥＤの強度プロファイルから決定した厚さと一致している。また、ラマンスペクトルにおいて、約１５８０ｃｍ-1（Ｇピーク）のＣ−Ｃ伸縮モードが、そのグラファイト化が発生した時に観測された。図３の６√３サンプルに対するＧピークのシフトから推定されたグラフェンの厚さは、単分子層を示している。 FIG. 4 shows the XPS measurement result of the annealed CARE-SiC (0001) substrate, and the C1s orbital spectrum has three different types of C atoms: graphene layer (graphic peak), SiC substrate (bulk peak), It shows that the upper 6√3 buffer layer (buffer peak) is included. We estimated the thickness of the upper layer as 0.38 ± 0.07 nm from the intensity ratio of the surface of the bulk component assuming a simple layer attenuation model. This value is close to the graphite interlayer distance (0.335 nm). The graphene thickness estimated from the XPS results is consistent with the thickness determined from the LEED intensity profile. In the Raman spectrum, a C—C stretching mode of about 1580 cm −1 (G peak) was observed when the graphitization occurred. The graphene thickness estimated from the shift of the G peak for the 6√3 sample in FIG. 3 indicates a monolayer.
本発明によりＣＡＲＥ−ＳｉＣ基板上に形成された単層グラフェンは、著しく均一で、広いテラスとステップから構成されている。ＬＥＥＤとＲＨＥＥＤスポットプロファイルから、ＣＡＲＥ−ＳｉＣ基板上のグラフェンのドメインサイズは、約３００ｎｍを超えると推定された。図３（ｄ）は、ＣＡＲＥ−ＳｉＣ基板上の６√３相の大きいスケールでのＳＴＭ像を示している。ＳＴＭ像は広い均一な表面に展開し、原子オーダーの６√３テラスは、少なくとも約２５０×２５０ｎｍ2の面積を有し、そこにはＳＴＭのチップからの塵埃を除いて欠陥又は不均一な部分が存在しない。ＳＴＭ像によると、６√３突起配置は、テラス全体（≧２５０ｎｍのサイズ）に維持され、つまりドメイン境界はテラスの中に現れない。これは、ＬＥＥＤとＲＨＥＥＤとにより評価したドメインサイズ（≧３００ｎｍ）と矛盾しない。図３（ｄ）の左上のステップは略直線であるが、下部で部分的に丸められている。図３（ｅ）は、図３（ｄ）の拡大イメージを示し、ストレートエッジは、ジグザグ（ｚｚ）エッジに対応する［０１−１０］SiCに平行である。ここで、ミラー指数における「オーバーライン」は「−」に置き換えている。図５（ａ）は、図３（ｅ）のジグザグステップに直交する方向の厚さプロファイルを示し、図３（ｅ）に現れたステップの高さは、４Ｈ−ＳｉＣ（０００１）の２層の高さに対応する約０．２５ｎｍであることがわかる。また、図５（ｂ）には、ステップテラス構造を有するＳｉＣ基板１の表面にグラフェン６を形成した場合の断面構造を模式的に示し、図中符号２はＣ層、３はＳｉ層であり、これらはＳｉＣの２重層を構成し、表面にはステップ４とテラス５を有している。 The single layer graphene formed on the CARE-SiC substrate according to the present invention is remarkably uniform and is composed of a wide terrace and steps. From the LEED and RHEED spot profiles, the domain size of graphene on the CARE-SiC substrate was estimated to exceed about 300 nm. FIG. 3D shows an STM image at a large scale of 6√3 phase on the CARE-SiC substrate. The STM image develops on a wide and uniform surface, and the atomic order 6√3 terrace has an area of at least about 250 × 250 nm 2 where there are defects or non-uniform portions except for dust from the STM chip. Does not exist. According to the STM image, the 6√3 protrusion arrangement is maintained over the whole terrace (size of ≧ 250 nm), ie the domain boundary does not appear in the terrace. This is consistent with the domain size (≧ 300 nm) evaluated by LEED and RHEED. The upper left step in FIG. 3D is a substantially straight line, but is partially rounded at the bottom. FIG. 3 (e) shows an enlarged image of FIG. 3 (d), where the straight edge is parallel to [01-10] SiC corresponding to the zigzag (zz) edge. Here, “overline” in the Miller index is replaced with “−”. FIG. 5A shows a thickness profile in a direction orthogonal to the zigzag step of FIG. 3E, and the height of the step appearing in FIG. 3E is the two layers of 4H—SiC (0001). It can be seen that it is about 0.25 nm corresponding to the height. FIG. 5B schematically shows a cross-sectional structure when graphene 6 is formed on the surface of the SiC substrate 1 having a step terrace structure, where reference numeral 2 denotes a C layer and 3 denotes an Si layer. These constitute a double layer of SiC and have a step 4 and a terrace 5 on the surface.
図６（ａ）と図６（ｂ）は、同じＣＡＲＥ−ＳｉＣ（０００１）基板のサンプルを超高真空で９００℃、５分間熱処理し、空気に曝した場合の典型的なＡＦＭ像を示している。ＡＦＭ像もＣＡＲＥ−ＳｉＣ基板上に成長した均一な単層のグラフェンを示している。図６（ａ）と（ｂ）のグラフェンの平均テラス幅は、それぞれ約３００ｎｍと約５００ｎｍであり、それぞれ局所的なオフ角が０．０５°と０．０３°に対応する。市販のＳｉＣ基板表面に切削精度内でオフ角度のばらつきがあり、それがＣＡＲＥ−ＳｉＣ表面上の異なるテラス幅を誘導し、そしてそれはアニール表面で異なるテラス幅の単層グラフェンとなる。狭いテラス（図６（ａ））と広いテラス（図６（ｂ））の両方に、均一な単層グラフェンが形成されるが、テラス幅に応じて異なるグラフェンの特徴を観察することができる。ＡＦＭ像は、幅の狭いテラス領域では多数のジグザク（ｚｚ）エッジを有するステップが［−１０１０］SiCの方向に沿って向き、少数のアームチェアー（ａｃ）エッジを有するステップは＜１−２１０＞SiCの方向に沿っていることを示している。図６（ａ）の挿入図は、狭いテラス（約３００ｎｍ）上で１０×１０μｍ2の範囲にいくつかの小さな穴（欠陥）が示されている。マイクロステップは、誤差範囲内でのＳＴＭの結果と一致して平均高さ約０．３ｎｍのステップ端で見られる。ＳＴＭの結果（図３）は、６√３ドメインがドメイン境界なしでテラス全体をカバーすることを示し、図６（ａ）はいくつかの欠陥はあるが約３００ｎｍのドメインサイズにわたって原子的に平坦な単層グラフェンの成長を示している。一方、図６（ｂ）の広いテラス（約５００ｎｍ）上には、多くの特徴的な六角形ピットが作成されている。これらのピットは、｛１１−２０｝SiC面に面して開いている。その結果、ピットの深さが、約０．５ｎｍ、約０．７５ｎｍ、約１．０ｎｍと規則的に増加し、誤差範囲内でそれらがＳｉＣの二重層の高さの２倍、３倍、４倍の高さにそれぞれ対応することを見出した。 FIGS. 6A and 6B show typical AFM images when a sample of the same CARE-SiC (0001) substrate is heat-treated at 900 ° C. for 5 minutes in ultra-high vacuum and exposed to air. Yes. The AFM image also shows uniform single layer graphene grown on the CARE-SiC substrate. The average terrace widths of graphene in FIGS. 6A and 6B are about 300 nm and about 500 nm, respectively, and the local off angles correspond to 0.05 ° and 0.03 °, respectively. Commercially available SiC substrate surfaces have off-angle variations within the cutting accuracy, which induce different terrace widths on the CARE-SiC surface, which results in single layer graphene with different terrace widths on the annealed surface. Uniform single-layer graphene is formed on both the narrow terrace (FIG. 6A) and the wide terrace (FIG. 6B), but different graphene characteristics can be observed depending on the terrace width. The AFM image shows that steps with a large number of zigzag (zz) edges are oriented along the direction of [−1010] SiC in a narrow terrace region, and steps with a small number of armchair (ac) edges are <1-210>. It shows that it is along the direction of SiC . The inset of FIG. 6 (a) shows several small holes (defects) in the range of 10 × 10 μm 2 on a narrow terrace (about 300 nm). The microstep is seen at the step edge with an average height of about 0.3 nm, consistent with the STM results within the error range. STM results (Figure 3) show that 6√3 domains cover the entire terrace without domain boundaries, and Figure 6 (a) is atomically flat over a domain size of about 300 nm with some defects. Shows the growth of simple single layer graphene. On the other hand, many characteristic hexagonal pits are formed on the large terrace (about 500 nm) in FIG. These pits are open facing the {11-20} SiC surface. As a result, the pit depth regularly increases to about 0.5 nm, about 0.75 nm, and about 1.0 nm, and within the error range, they are twice or three times the height of the SiC bilayer, It was found that it corresponds to four times the height.
真空アニールによるＳｉＣ表面へのグラフェンの形成メカニズムはまだ明らかではなく、ＣＡＲＥ−ＳｉＣ（０００１）表面へのグラファイト化機構は、従来のものとは異なることが予想される。非ＣＡＲＥ−ＳｉＣ表面に単層グラフェンを形成するには、少なくとも３つのＳｉ層の脱離が必要であり、カーボンが約３つのＳｉＣ二重層から解放される必要があるとされている。ａｃエッジステップと六角形のピットが形成される前に、Ｃ原子の十分な数が供給されなければならない。我々は、平均テラス幅が約３００ｎｍよりも小さいとき、均一で原子的フラットの単層グラフェンが再現性良く形成することを確認した。ＳｉＣ表面におけるグラファイト化プロセスは、実験条件、即ち、アニール温度、時間、真空度等に依存している。グラファイト化は、超高真空中でＣＡＲＥ−ＳｉＣ基板上に９００℃で開始し、一方、後述するように、ｗｅｔ−ＳｉＣ基板上では１１００℃で開始することが分かった。本発明における９００℃の温度は、ＳｉＣ上のグラファイト化の従来の製法（ＳｉＣ表面熱分解法）よりもはるかに低い。我々は、ＳｉＣ基板表面の平坦性と均一性が、ＳｉＣから効果的なＳｉの脱離に必要な温度を低下させたと考えている。 The formation mechanism of graphene on the SiC surface by vacuum annealing is not yet clear, and the graphitization mechanism on the CARE-SiC (0001) surface is expected to be different from the conventional one. In order to form single-layer graphene on a non-CARE-SiC surface, it is said that at least three Si layers need to be detached and carbon needs to be released from about three SiC bilayers. A sufficient number of C atoms must be supplied before the ac edge step and hexagonal pits are formed. We have confirmed that uniform atomic flat single-layer graphene is formed with good reproducibility when the average terrace width is less than about 300 nm. The graphitization process on the SiC surface depends on the experimental conditions, i.e. annealing temperature, time, degree of vacuum and the like. It has been found that graphitization begins at 900 ° C. on a CARE-SiC substrate in ultra-high vacuum, while starting at 1100 ° C. on a wet-SiC substrate, as described below. The temperature of 900 ° C. in the present invention is much lower than the conventional method of graphitization on SiC (SiC surface pyrolysis method). We believe that the flatness and uniformity of the SiC substrate surface lowered the temperature required for effective Si desorption from SiC.
図７は、超高真空でアニール後のｗｅｔ−ＳｉＣ表面上のグラフェンの典型的なＬＥＥＤとＡＦＭ像を示している。アニール条件は、１１００℃で５分間である。図７（ａ）は，アニール後のｗｅｔ−ＳｉＣ（０００１）基板の（６√３×６√３）Ｒ３０°再構成に対するＬＥＥＤ画像（１３５ｅＶ）、（ｂ）は対応するＡＦＭ像である。グラフェンの基本的なスポット（丸で囲まれた濃いスポット）と６√３サテライトスポット（大きな四角と丸で囲まれたスポット）は、これらのＣＡＲＥ−ＳｉＣ基板上に形成されたものより弱く、拡散している。ｗｅｔ−ＳｉＣ表面上のグラフェン層の品質は、ＣＡＲＥ−ＳｉＣ表面層よりも大幅に低くなった。強い背景を持つ拡散６√３のスポットは、１１００℃で５分間熱処理後のＬＥＥＤ画像に現れた。それに対応するＡＦＭ像は、多くの六角形のピットと不均一層を示している（図７（ｂ））。そして、ｗｅｔ−ＳｉＣ表面上のグラフェンの平均ドメインサイズは約１０ｎｍであった。これらの結果は、ｗｅｔ−ＳｉＣ表面上には特定の層数の秩序だったグラフェン層を、ＣＡＲＥ−ＳｉＣ表面上に成長させたように成長させることは困難であることを意味する。従って、ＳｉＣ表面の均一性と平坦性が、ＳｉＣ基板上に、均一で幅が広く、厚さが制御されたグラフェン層を達成するために重要な要因であることが示された。 FIG. 7 shows a typical LEED and AFM image of graphene on a wet-SiC surface after annealing in ultra high vacuum. The annealing condition is 1100 ° C. for 5 minutes. FIG. 7A shows a LEED image (135 eV) for a (6√3 × 6√3) R30 ° reconstruction of a wet-SiC (0001) substrate after annealing, and FIG. 7B is a corresponding AFM image. The basic spots of graphene (dark spots surrounded by circles) and 6√3 satellite spots (spots surrounded by large squares and circles) are weaker and more diffuse than those formed on these CARE-SiC substrates. doing. The quality of the graphene layer on the wet-SiC surface was significantly lower than that of the CARE-SiC surface layer. A spot of diffusion 6√3 with a strong background appeared in the LEED image after heat treatment at 1100 ° C. for 5 minutes. The corresponding AFM image shows many hexagonal pits and non-uniform layers (FIG. 7 (b)). The average domain size of graphene on the wet-SiC surface was about 10 nm. These results mean that it is difficult to grow an ordered graphene layer having a specific number of layers on the wet-SiC surface as it is grown on the CARE-SiC surface. Thus, it has been shown that the uniformity and flatness of the SiC surface is an important factor for achieving a uniform, wide and controlled thickness graphene layer on a SiC substrate.
また、アニール条件を１０００℃、２分間に変更することにより、ＣＡＲＥ−ＳｉＣ（０００１）基板表面に、原子的に平坦でドメインサイズが約１００ｎｍ以上の大きな２層グラフェンを形成することができた。この熱処理条件で作製したグラフェンが２層であることは、前記同様にして確認した。 Further, by changing the annealing condition to 1000 ° C. for 2 minutes, a large two-layer graphene having an atomically flat and domain size of about 100 nm or more could be formed on the surface of the CARE-SiC (0001) substrate. It was confirmed in the same manner as described above that the graphene produced under this heat treatment condition was two layers.
このように、超高真空のアニールによって、全体を超精密に加工した４Ｈ−ＳｉＣ（０００１）表面上に、広く原子的に平坦なテラスと欠陥の少ない単層又は２層グラフェンを形成することができた。そして、アニーリング温度と時間を変化させることによって、ＣＡＲＥ−ＳｉＣ基板上に形成されるグラフェンの層数を制御することができた。ＣＡＲＥ−ＳｉＣ基板表面上に形成されたグラフェンは、平均ドメインサイズが３００ｎｍ以上であるのに対し、非ＣＡＲＥ−ＳｉＣ（ｗｅｔ−ＳｉＣ）基板表面上に形成されたグラフェンは、平均ドメインサイズは約１０ｎｍであった。 In this way, a single atomic layer or two-layer graphene with a wide atomically flat terrace and few defects can be formed on the surface of 4H-SiC (0001), which is processed with ultra-high vacuum, by ultra-high vacuum annealing. did it. The number of graphene layers formed on the CARE-SiC substrate could be controlled by changing the annealing temperature and time. Graphene formed on the surface of a CARE-SiC substrate has an average domain size of 300 nm or more, whereas graphene formed on the surface of a non-CARE-SiC (wet-SiC) substrate has an average domain size of about 10 nm. Met.
欠陥が少なく、広く平坦なグラフェンドメインは、グラフェン薄膜の基本的な性質と応用に関する研究において、重要かつ有用であると期待される。例えば、電子コヒーレント長（約３０ｎｍ）により広いドメインは、ＬＥＥＤよって詳細な構造解析を実行することが可能になる。このようなドメインは、光電子分光法において運動量の不確実性の値を減らすことができる。また、導電率測定では、外因性散乱因子を減らすことができる。勿論、広くて高品質なグラフェンは、例えば、金属トランジスタへの応用に対して必要である。本発明では、単純な方法、つまりＳｉフラックスを用いないアニールによって、超高真空中でＣＡＲＥ−ＳｉＣの表面に高品質な単層又は２層グラフェンを作製することができる。そして、ＳｉＣ単結晶表面にグラフェンを単層又は数層形成したウエハを用いて耐電圧、耐熱性の高い優れた性能を備えた電子デバイス、例えばＳｉ−ＭＯＳＦＥＴを凌駕する高速ＦＥＴ、超高感度センサー等を作成することができる可能性がある。 Widely flat graphene domains with few defects are expected to be important and useful in research on the basic properties and applications of graphene thin films. For example, a domain wider by electron coherent length (about 30 nm) can be subjected to detailed structural analysis by LEED. Such a domain can reduce the value of momentum uncertainty in photoelectron spectroscopy. In the conductivity measurement, the extrinsic scattering factor can be reduced. Of course, wide and high quality graphene is necessary for application to, for example, metal transistors. In the present invention, high-quality single-layer or double-layer graphene can be formed on the surface of CARE-SiC in an ultrahigh vacuum by a simple method, that is, annealing without using Si flux. And an electronic device having excellent performance with high withstand voltage and heat resistance using a wafer in which a single layer or several layers of graphene is formed on the surface of a SiC single crystal, for example, a high-speed FET surpassing Si-MOSFET, an ultra-sensitive sensor Etc. could be created.
１ ＳｉＣ基板
２ Ｃ層
３ Ｓｉ層
４ ステップ
５ テラス
６ グラフェン
1 SiC substrate 2 C layer 3 Si layer 4 Step 5 Terrace 6 Graphene
Claims (3)
前記精密加工工程が、単結晶ＳｉＣ表面を粗さ０．１ｎｍＲＭＳ以下に平坦化加工するものであり、
前記アニール工程の熱処理条件を９００±２０℃、４〜６分とすることにより、ＳｉＣ表面にドメインサイズが１００ｎｍ以上の単層のグラフェンを形成し、熱処理条件を１０００±２０℃、１〜３分とすることにより、ＳｉＣ表面にドメインサイズが１００ｎｍ以上の２層のグラフェンを形成すること特徴とするＳｉＣ基板へのグラフェン成膜方法。 The single crystal SiC surface is subjected to 800 to 1100 in a vacuum without passing through a precision processing step of removing scratches and flattening to the extent that a step terrace structure appears, a cleaning step, and a high-temperature hydrogen annealing step. An SiC substrate having a graphene formed on the SiC surface by heat treatment at 1 ° C. for 1 to 10 minutes, and controlling the heat treatment conditions of the annealing step to control the number of graphene layers to a single layer or two layers The graphene film forming method of
The precision processing step is to flatten the single crystal SiC surface to a roughness of 0.1 nm RMS or less,
By setting the heat treatment conditions in the annealing step to 900 ± 20 ° C. for 4 to 6 minutes, a single layer graphene having a domain size of 100 nm or more is formed on the SiC surface, and the heat treatment conditions are set to 1000 ± 20 ° C. for 1 to 3 minutes By forming a graphene film on a SiC substrate, a two-layer graphene having a domain size of 100 nm or more is formed on the SiC surface.
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