JP5635279B2 - Charge measurement circuit - Google Patents

Charge measurement circuit Download PDF

Info

Publication number
JP5635279B2
JP5635279B2 JP2010030562A JP2010030562A JP5635279B2 JP 5635279 B2 JP5635279 B2 JP 5635279B2 JP 2010030562 A JP2010030562 A JP 2010030562A JP 2010030562 A JP2010030562 A JP 2010030562A JP 5635279 B2 JP5635279 B2 JP 5635279B2
Authority
JP
Japan
Prior art keywords
circuit
voltage
charge
charge amount
measurement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010030562A
Other languages
Japanese (ja)
Other versions
JP2010276596A (en
Inventor
井上　敦雄
敦雄 井上
則昭 松野
則昭 松野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2010030562A priority Critical patent/JP5635279B2/en
Priority to PCT/JP2010/001247 priority patent/WO2010098090A1/en
Publication of JP2010276596A publication Critical patent/JP2010276596A/en
Priority to US13/218,193 priority patent/US8901891B2/en
Application granted granted Critical
Publication of JP5635279B2 publication Critical patent/JP5635279B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02E60/10—Energy storage using batteries

Landscapes

  • Tests Of Electric Status Of Batteries (AREA)
  • Secondary Cells (AREA)

Description

本発明は、二次電池によって電力が供給される電子機器の消費電流や電荷量、及び、二次電池の充電時の充電電流や積算電荷量を検出し、二次電池の残容量を検出又は推定するシステムに関するものであって、特にその二次電池の充放電電荷量を計測する回路に関するものである。   The present invention detects the current consumption and charge amount of an electronic device to which power is supplied by a secondary battery, and the charge current and accumulated charge amount when charging the secondary battery, and detects the remaining capacity of the secondary battery. More particularly, the present invention relates to a circuit for measuring the charge / discharge charge amount of the secondary battery.

近年、携帯型電子機器は、充電可能な二次電池により駆動され、その多くのものは、二次電池の残容量を表示する機能を備えたＬＳＩを搭載している。このＬＳＩは、電荷量又は電流の検出を行い、充電時には、放電後の電池容量に検出された電荷量を加算し、放電時には、充電後の電池容量から検出された電荷量を減算する。この加算と減算の結果が、残容量（残量電荷量、残留容量等ともいう）であり、これを表示することによって二次電池の状態を知ることができる。このような電荷量又は電流の検出を行う部分は電荷量計測回路（クーロンカウンタともいう）と呼ばれる。   In recent years, portable electronic devices are driven by a rechargeable secondary battery, and many of them are equipped with an LSI having a function of displaying the remaining capacity of the secondary battery. This LSI detects the charge amount or current, adds the detected charge amount to the battery capacity after discharging during charging, and subtracts the detected charge amount from the charged battery capacity during discharging. The result of addition and subtraction is the remaining capacity (also referred to as remaining charge amount, remaining capacity, etc.), and the state of the secondary battery can be known by displaying this. Such a portion for detecting the charge amount or current is called a charge amount measurement circuit (also called a coulomb counter).

電荷量計測回路では、電荷量又は電流を検出するために、二次電池と負荷又は充電器に直列に接続する検知抵抗が使用される。この検知抵抗は、自身による電力消費及び電圧降下による負荷への影響を抑えるため、数十ｍΩ〜数百ｍΩという小さな抵抗値のものが用いられる。また、検知抵抗に流れる電流は、携帯型電子機器の消費電流や充電電流に依存し、一般には、消費電流及び充電電流とも数Ａ程度の大きさである。上記の場合、例えば、検知抵抗を１００ｍΩ、最大充電電流を−２．０Ａ（−符号は、充電時の電流の方向を表す）、最大消費電流を＋２．０Ａ（＋符号は、放電時の電流の方向を表す）とすると、検知抵抗の両端に現れる電圧は、±２００ｍＶの範囲内となる。従来の電荷量計測回路では、この入力電圧を差動増幅回路によって増幅し、又は演算増幅回路を用いた積分回路によって電荷を積算する方法が用いられているが、これらの差動増幅回路や演算増幅回路には、通常、製品ごとに±数ｍＶ程度ばらつく入力オフセット電圧が存在している。   In the charge amount measurement circuit, a detection resistor connected in series to a secondary battery and a load or a charger is used to detect the charge amount or current. This detection resistor has a resistance value as small as several tens of mΩ to several hundreds of mΩ in order to suppress the power consumption by itself and the influence on the load due to voltage drop. In addition, the current flowing through the detection resistor depends on the consumption current and the charging current of the portable electronic device, and generally both the consumption current and the charging current are about several A. In the above case, for example, the detection resistance is 100 mΩ, the maximum charging current is −2.0 A (the − sign indicates the direction of current during charging), the maximum current consumption is +2.0 A (the + sign is the current during discharging) The voltage appearing at both ends of the detection resistor is within a range of ± 200 mV. In the conventional charge amount measurement circuit, a method is used in which the input voltage is amplified by a differential amplifier circuit or the charge is integrated by an integration circuit using an operational amplification circuit. In an amplifier circuit, there is usually an input offset voltage that varies by about ± several mV for each product.

図１８は、従来の電荷量計測回路２の構成を示す図である（特許文献１参照）。従来の電荷量計測回路２は、第１のスイッチ１０１と、入力オフセット電圧Ｖｏｓを小さくしようとして設計された演算増幅回路２００ａを用いた積分回路２００と、積分回路２００の出力電圧Ｖ２０と第１の基準電圧ＶＨとを比較する第１の比較回路１０２と、積分回路２００の出力電圧Ｖ２０と第２の基準電圧ＶＬとを比較する第２の比較回路１０３と、第１の比較回路１０２と第２の比較回路１０３とのそれぞれの出力電圧Ｖ２２，Ｖ２３を入力する論理回路１０４と、論理回路１０４の出力電圧Ｖ２４により導通と非導通とを制御される第２のスイッチ１０５と、第１の比較回路１０２又は第２の比較回路１０３の出力電圧が反転した回数をカウントする非同期カウンタ２０６と、第１のスイッチ１０１をＧＮＤ端子ｂに切り替えたとき、第１の比較回路１０２又は第２の比較回路１０３のいずれかの出力電圧が反転するまでの時間Ｔｏｓを計測し、かつ、第１のスイッチ１０１を入力端子ａに切り替えたとき、時間Ｔｏｓの経過を示すタイマ２０７と、タイマ２０７が計測した計測値を格納し、かつタイマ２０７に計測値を設定するレジスタ１０８とから構成されている。   FIG. 18 is a diagram showing a configuration of a conventional charge amount measurement circuit 2 (see Patent Document 1). The conventional charge amount measurement circuit 2 includes a first switch 101, an integration circuit 200 using an operational amplifier circuit 200a designed to reduce the input offset voltage Vos, an output voltage V20 of the integration circuit 200, and a first voltage. The first comparison circuit 102 that compares the reference voltage VH, the second comparison circuit 103 that compares the output voltage V20 of the integration circuit 200 and the second reference voltage VL, the first comparison circuit 102 and the second comparison circuit A logic circuit 104 that receives the output voltages V22 and V23 of the comparator circuit 103, a second switch 105 that is controlled to be turned on and off by the output voltage V24 of the logic circuit 104, and a first comparator circuit. 102 or the asynchronous counter 206 that counts the number of times the output voltage of the second comparison circuit 103 is inverted, and the first switch 101 is switched to the GND terminal b. When the time Tos until the output voltage of either the first comparison circuit 102 or the second comparison circuit 103 is inverted is measured and the first switch 101 is switched to the input terminal a, the time Tos And a register 108 that stores the measured value measured by the timer 207 and sets the measured value in the timer 207.

積分回路２００は、演算増幅回路２００ａの出力端子ｅと反転入力端子ｃとの間にコンデンサＣと第２のスイッチ１０５とが並列に接続され、また、反転入力端子ｃと入力端子ａとの間に抵抗Ｒが接続され、更に、非反転入力端子ｄにＧＮＤ端子ｂが接続されている。   In the integrating circuit 200, the capacitor C and the second switch 105 are connected in parallel between the output terminal e and the inverting input terminal c of the operational amplifier circuit 200a, and between the inverting input terminal c and the input terminal a. A resistor R is connected to the non-inverting input terminal d, and a GND terminal b is connected to the non-inverting input terminal d.

次に、上記のように構成された従来の電荷量計測回路２の動作について説明する。ここでは、動作の理解を容易にするために、一定電流の場合、すなわち入力電圧Ｖｉｎが一定であり、かつ入力オフセット電圧がＶｏｓ＞０のように発生した場合を例に説明する。   Next, the operation of the conventional charge amount measuring circuit 2 configured as described above will be described. Here, in order to facilitate understanding of the operation, a case where the current is constant, that is, the case where the input voltage Vin is constant and the input offset voltage is generated such that Vos> 0 will be described as an example.

充放電時の電荷量を計測する前に、演算増幅回路２００ａの入力オフセット電圧Ｖｏｓの影響を補正するための情報収集期間として、トリミングステップを設ける。   A trimming step is provided as an information collection period for correcting the influence of the input offset voltage Vos of the operational amplifier circuit 200a before measuring the charge amount during charging / discharging.

図１９（ａ）〜図１９（ｆ）に、トリミングステップの動作を示す。まず、第１のスイッチ１０１をＧＮＤ端子ｂに切り替え、入力電圧をＶｉｎ＝０Ｖとする（図１９（ａ））。このとき、積分回路２００の出力電圧Ｖ２０は、時間Ｔｏｓの間に第２の基準電圧ＶＬから第１の基準電圧ＶＨまで増加するので、

Figure 0005635279
が成り立つ（図１９（ｂ））。ここに、電源電圧をＶｄｄとするとき、Ｖｄｄ＞ＶＨ＞ＶＬ＞０Ｖである。 FIG. 19A to FIG. 19F show the operation of the trimming step. First, the first switch 101 is switched to the GND terminal b, and the input voltage is set to Vin = 0 V (FIG. 19A). At this time, the output voltage V20 of the integrating circuit 200 increases from the second reference voltage VL to the first reference voltage VH during the time Tos.
Figure 0005635279
 Holds (FIG. 19B). Here, when the power supply voltage is Vdd, Vdd>VH>VL> 0V.

［数１］より、時間Ｔｏｓは、

Figure 0005635279
で表され、この時間Ｔｏｓの後に、第１の比較回路１０２の出力電圧Ｖ２２が図１９（ｃ）のように反転する。この出力電圧Ｖ２２の反転により論理回路１０４は、第２のスイッチ１０５を導通する信号を出力する（図１９（ｅ））。第２のスイッチ１０５が導通すると、コンデンサＣの両端が短絡されるため、積分回路２００の出力電圧Ｖ２０が減少する（図１９（ｂ））。積分回路２００の出力電圧Ｖ２０が減少し、第２の基準電圧ＶＬに達すると、第２の比較回路１０３の出力電圧Ｖ２３が反転する（図１９（ｄ））。この出力電圧Ｖ２３の反転により論理回路１０４は、第２のスイッチ１０５を非導通にする信号を出力する（図１９（ｅ））。第２のスイッチ１０５が非導通になると、積分回路２００の出力電圧Ｖ２０が再び増加する（図１９（ｂ））。タイマ２０７は、積分回路２００の出力電圧Ｖ２０が第２の基準電圧ＶＬから第１の基準電圧ＶＨに達するまでの時間Ｔｏｓを周期ＴｃｌｋのクロックＣＬＫで計測する（図１９（ｆ））。この計測した時間情報Ｎｏｓをレジスタ１０８に格納し、更に、この格納された時間情報Ｎｏｓをタイマ２０７に設定する。この時間情報Ｎｏｓは、入力オフセット電圧Ｖｏｓに相当する電荷量を表している。以上のようなトリミングステップの後、計測ステップに移る。 From [Equation 1], the time Tos is
Figure 0005635279
 After this time Tos, the output voltage V22 of the first comparison circuit 102 is inverted as shown in FIG. By inversion of the output voltage V22, the logic circuit 104 outputs a signal for conducting the second switch 105 (FIG. 19E). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V20 of the integrating circuit 200 decreases (FIG. 19B). When the output voltage V20 of the integration circuit 200 decreases and reaches the second reference voltage VL, the output voltage V23 of the second comparison circuit 103 is inverted (FIG. 19 (d)). By inversion of the output voltage V23, the logic circuit 104 outputs a signal for turning off the second switch 105 (FIG. 19E). When the second switch 105 is turned off, the output voltage V20 of the integrating circuit 200 increases again (FIG. 19 (b)). The timer 207 measures a time Tos until the output voltage V20 of the integrating circuit 200 reaches the first reference voltage VH from the second reference voltage VL with the clock CLK having the cycle Tclk (FIG. 19 (f)). The measured time information Nos is stored in the register 108, and the stored time information Nos is set in the timer 207. This time information Nos represents a charge amount corresponding to the input offset voltage Vos. After the trimming step as described above, the process proceeds to the measurement step.

計測ステップには、充電と放電との２状態があり、まず、充電のときの動作を、図２０（ａ）〜図２０（ｇ）で説明する。ここでは、従来の電荷量計測回路２が正しい結果を出力できる条件、すなわち、入力電圧Ｖｉｎが入力オフセット電圧Ｖｏｓの２倍より大きい場合（Ｖｉｎ＞２Ｖｏｓ）の動作を説明する（図２０（ａ））。   The measurement step includes two states of charging and discharging. First, the operation at the time of charging will be described with reference to FIGS. 20 (a) to 20 (g). Here, the condition under which the conventional charge amount measuring circuit 2 can output a correct result, that is, the operation when the input voltage Vin is larger than twice the input offset voltage Vos (Vin> 2Vos) will be described (FIG. 20A). ).

計測ステップでは、第１のスイッチ１０１を入力端子ａに切り替え、入力端子ａとＧＮＤ端子ｂとを検知抵抗Ｒｉｎの両端に接続した状態にする。このとき、積分回路２００の出力電圧Ｖ２０は、時間Ｔｍの間に第１の基準電圧ＶＨから第２の基準電圧ＶＬまで減少するので、

Figure 0005635279
が成り立つ（図２０（ｂ））。 In the measurement step, the first switch 101 is switched to the input terminal a, and the input terminal a and the GND terminal b are connected to both ends of the detection resistor Rin. At this time, the output voltage V20 of the integrating circuit 200 decreases from the first reference voltage VH to the second reference voltage VL during the time Tm.
Figure 0005635279
 Holds (FIG. 20B).

入力電圧Ｖｉｎを一定としているので、時間Ｔｍは、

Figure 0005635279
で表される。また、ここでは、入力電圧Ｖｉｎは、Ｖｉｎ＞２Ｖｏｓであるので、時間Ｔｍは、トリミングステップで計測した時間Ｔｏｓよりも短くなる。すなわち、
Figure 0005635279
 が成り立つ。 Since the input voltage Vin is constant, the time Tm is
Figure 0005635279
 It is represented by Here, since the input voltage Vin is Vin> 2Vos, the time Tm is shorter than the time Tos measured in the trimming step. That is,
Figure 0005635279
 Holds.

この時間Ｔｍの後に、第２の比較回路１０３の出力電圧Ｖ２３が図２０（ｄ）のように反転する。この出力電圧Ｖ２３の反転により論理回路１０４は、第２のスイッチ１０５を導通する信号を出力する（図２０（ｅ））。また、このとき非同期カウンタ２０６は１カウント加算する（図２０（ｇ））。第２のスイッチ１０５が導通すると、コンデンサＣの両端が短絡されるため、積分回路２００の出力電圧Ｖ２０が増加する（図２０（ｂ））。積分回路２００の出力電圧Ｖ２０が増加し、第１の基準電圧ＶＨに達すると、第１の比較回路１０２の出力電圧Ｖ２２が反転する（図２０（ｃ））。この出力電圧Ｖ２２の反転により論理回路１０４は、第２のスイッチ１０５を非導通にする信号を出力する（図２０（ｅ））。第２のスイッチ１０５が非導通になると、積分回路２００の出力電圧Ｖ２０が再び減少し、第２の基準電圧ＶＬに達すると（図２０（ｂ））、非同期カウンタ２０６は１カウント加算する（図２０（ｇ））。これらの加算された値は、検知抵抗Ｒｉｎの両端に発生した入力電圧Ｖｉｎに相当する電荷量から入力オフセット電圧Ｖｏｓに相当する電荷量が不足している。入力電圧Ｖｉｎが、継続してＶｉｎ＞２Ｖｏｓの条件を満たすとき、以上の動作を繰り返す。   After this time Tm, the output voltage V23 of the second comparison circuit 103 is inverted as shown in FIG. By inversion of the output voltage V23, the logic circuit 104 outputs a signal for conducting the second switch 105 (FIG. 20 (e)). At this time, the asynchronous counter 206 adds 1 count (FIG. 20 (g)). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V20 of the integrating circuit 200 increases (FIG. 20B). When the output voltage V20 of the integration circuit 200 increases and reaches the first reference voltage VH, the output voltage V22 of the first comparison circuit 102 is inverted (FIG. 20 (c)). By inversion of the output voltage V22, the logic circuit 104 outputs a signal for turning off the second switch 105 (FIG. 20E). When the second switch 105 is turned off, the output voltage V20 of the integrating circuit 200 decreases again, and when the second reference voltage VL is reached (FIG. 20B), the asynchronous counter 206 adds 1 count (FIG. 20). 20 (g)). In these added values, the charge amount corresponding to the input offset voltage Vos is insufficient from the charge amount corresponding to the input voltage Vin generated at both ends of the detection resistor Rin. When the input voltage Vin continues to satisfy the condition of Vin> 2Vos, the above operation is repeated.

タイマ２０７は、レジスタ１０８に格納された時間Ｔｏｓの経過信号を出力する。時間Ｔｏｓが経過するごとに、非同期カウンタ２０６が１カウント加算される（図２０（ｇ））。この加算する値は、トリミングステップで測定した入力オフセット電圧Ｖｏｓに相当する電荷量であり、この入力オフセット電圧Ｖｏｓに相当する電荷量が補正される。   The timer 207 outputs an elapsed signal of the time Tos stored in the register 108. Each time the time Tos elapses, the asynchronous counter 206 is incremented by one count (FIG. 20 (g)). The value to be added is a charge amount corresponding to the input offset voltage Vos measured in the trimming step, and the charge amount corresponding to the input offset voltage Vos is corrected.

次に、放電のときの動作を、図２１（ａ）〜図２１（ｇ）により説明する。ここでは、入力電圧がＶｉｎ＜０Ｖの場合（図２１（ａ））の動作を説明する。   Next, the operation at the time of discharging will be described with reference to FIGS. 21 (a) to 21 (g). Here, the operation when the input voltage is Vin <0 V (FIG. 21A) will be described.

充電のときと同様に、計測ステップでは、第１のスイッチ１０１を入力端子ａに切り替え、入力端子ａとＧＮＤ端子ｂとを検知抵抗Ｒｉｎの両端に接続した状態にする。このとき、積分回路２００の出力電圧Ｖ２０は、時間Ｔｍの間に第２の基準電圧ＶＬから第１の基準電圧ＶＨまで増加するので、

Figure 0005635279
が成り立つ（図２１（ｂ））。 As in the case of charging, in the measurement step, the first switch 101 is switched to the input terminal a, and the input terminal a and the GND terminal b are connected to both ends of the detection resistor Rin. At this time, the output voltage V20 of the integrating circuit 200 increases from the second reference voltage VL to the first reference voltage VH during the time Tm.
Figure 0005635279
 Holds (FIG. 21B).

入力電圧Ｖｉｎを一定としているので、時間Ｔｍは、

Figure 0005635279
で表される。また、ここでは、入力電圧Ｖｉｎは、Ｖｉｎ＜０Ｖであるので、充電のときと同様に、時間Ｔｍは、トリミングステップで計測した時間Ｔｏｓよりも短くなる。すなわち、
Figure 0005635279
 が成り立つ。 Since the input voltage Vin is constant, the time Tm is
Figure 0005635279
 It is represented by Here, since the input voltage Vin is Vin <0 V, the time Tm is shorter than the time Tos measured in the trimming step as in the case of charging. That is,
Figure 0005635279
 Holds.

この時間Ｔｍの後に、第１の比較回路１０２の出力電圧Ｖ２２が図２１（ｃ）のように反転する。この出力電圧Ｖ２２の反転により論理回路１０４は、第２のスイッチ１０５を導通する信号を出力する（図２１（ｅ））。また、このとき非同期カウンタ２０６は１カウント加算する（図２１（ｇ））。第２のスイッチ１０５が導通すると、コンデンサＣの両端が短絡されるため、積分回路２００の出力電圧Ｖ２０が減少する（図２１（ｂ））。積分回路２００の出力電圧Ｖ２０が減少し、第２の基準電圧ＶＬに達すると、第２の比較回路１０３の出力電圧Ｖ２３が反転する（図２１（ｄ））。この出力電圧Ｖ２３の反転により論理回路１０４は、第２のスイッチ１０５を非導通にする信号を出力する（図２１（ｅ））。第２のスイッチ１０５が非導通になると、積分回路２００の出力電圧Ｖ２０が再び増加し、第１の基準電圧ＶＨに達すると（図２１（ｂ））、非同期カウンタ２０６は１カウント加算される（図２１（ｇ））。これらの加算された値は、検知抵抗Ｒｉｎの両端に発生した入力電圧Ｖｉｎに相当する電荷量と、入力オフセット電圧Ｖｏｓに相当する電荷量とを含んでいる。入力電圧Ｖｉｎが、継続してＶｉｎ＜０Ｖの条件を満たすとき、以上の動作を繰り返す。   After this time Tm, the output voltage V22 of the first comparison circuit 102 is inverted as shown in FIG. By inversion of the output voltage V22, the logic circuit 104 outputs a signal for conducting the second switch 105 (FIG. 21E). At this time, the asynchronous counter 206 adds 1 count (FIG. 21 (g)). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V20 of the integrating circuit 200 decreases (FIG. 21 (b)). When the output voltage V20 of the integration circuit 200 decreases and reaches the second reference voltage VL, the output voltage V23 of the second comparison circuit 103 is inverted (FIG. 21 (d)). By inversion of the output voltage V23, the logic circuit 104 outputs a signal for turning off the second switch 105 (FIG. 21E). When the second switch 105 becomes non-conductive, the output voltage V20 of the integrating circuit 200 increases again, and when the first reference voltage VH is reached (FIG. 21B), the asynchronous counter 206 adds 1 count ( FIG. 21 (g)). These added values include a charge amount corresponding to the input voltage Vin generated at both ends of the detection resistor Rin and a charge amount corresponding to the input offset voltage Vos. When the input voltage Vin continues to satisfy the condition of Vin <0V, the above operation is repeated.

タイマ２０７は、レジスタ１０８に格納された時間Ｔｏｓの経過信号を出力する。時間Ｔｏｓが経過するごとに、非同期カウンタ２０６が１カウント減算される（図２１（ｇ））。この減算する値は、トリミングステップで測定した入力オフセット電圧Ｖｏｓに相当する電荷量であり、この入力オフセット電圧Ｖｏｓに相当する電荷量が補正される。   The timer 207 outputs an elapsed signal of the time Tos stored in the register 108. Each time the time Tos elapses, the asynchronous counter 206 is decremented by one count (FIG. 21 (g)). The value to be subtracted is a charge amount corresponding to the input offset voltage Vos measured in the trimming step, and the charge amount corresponding to the input offset voltage Vos is corrected.

以上より、従来の電荷量計測回路２では、充電、放電の場合ともに、［数５］及び［数８］のように、

Figure 0005635279
であり、この条件の場合に対して、入力オフセット電圧Ｖｏｓの影響を補正している。 From the above, in the conventional charge amount measuring circuit 2, both charging and discharging are performed as in [Equation 5] and [Equation 8]
Figure 0005635279
 In this case, the influence of the input offset voltage Vos is corrected.

特開２０００−２４１５１５号公報JP 2000-241515 A

しかしながら、上記従来の電荷量計測回路２では、入力オフセット電圧Ｖｏｓが０Ｖに近い場合にトリミングステップ時間が長くなるという問題と、入力電圧範囲内に不感帯と呼ばれる入力条件により測定できない範囲が存在するという問題とがあった。   However, the conventional charge amount measurement circuit 2 has a problem that the trimming step time becomes long when the input offset voltage Vos is close to 0 V, and that there is a range in the input voltage range that cannot be measured due to an input condition called a dead zone. There was a problem.

１つ目の問題は、トリミングステップにおいて、入力オフセット電圧Ｖｏｓが０Ｖに近い場合、［数２］より、

Figure 0005635279
となり、第１及び第２の比較回路１０２，１０３のいずれも出力電圧が反転するまでに長時間を要することがあり得ることである。すなわち、トリミングステップ時間が長くなるため、製品の量産には適さない。また、更に、トリミングステップが長くなると、長時間情報を計測するタイマ２０７と、その情報を格納するレジスタ１０８とのそれぞれが多くのビット数を必要とするため、回路規模が大きくなり、それに伴い面積も大きくなる。 The first problem is that in the trimming step, when the input offset voltage Vos is close to 0V,
Figure 0005635279
 Thus, both the first and second comparison circuits 102 and 103 can take a long time until the output voltage is inverted. That is, since the trimming step time is long, it is not suitable for mass production of products. Further, if the trimming step is lengthened, the timer 207 for measuring information for a long time and the register 108 for storing the information each require a large number of bits, so that the circuit scale increases and the area increases accordingly. Also grows.

２つ目の問題は、従来の電荷量計測回路２が、不感帯を有することである。計測ステップにおいて、入力電圧Ｖｉｎが不感帯範囲内にある場合、計測時間がトリミングステップで計測した時間Ｔｏｓよりも長くなり、積分回路２００の出力電圧Ｖ２０が上昇せず、非同期カウンタ２０６が加算されないため、充放電の電荷量を計測できない場合がある。   The second problem is that the conventional charge amount measuring circuit 2 has a dead zone. In the measurement step, when the input voltage Vin is within the dead band range, the measurement time becomes longer than the time Tos measured in the trimming step, the output voltage V20 of the integration circuit 200 does not increase, and the asynchronous counter 206 is not added. The charge / discharge charge amount may not be measured.

図２２（ａ）及び図２２（ｂ）は、従来の電荷量計測回路２が備えている積分回路２００の増幅演算回路２００ａの入力オフセット電圧Ｖｏｓの分布と入力電圧Ｖｉｎの範囲とを示す図である。量産における全ての製品に対して演算増幅回路２００ａの入力オフセット電圧Ｖｏｓを０Ｖとすることはできず、必ず、ばらつきが発生する（図２２（ａ））。例えば、ある製品の入力オフセット電圧が＋Ｖｏｓであった場合、従来の電荷量計測回路２において、積分回路２００の出力電圧Ｖ２０が第２の基準電圧ＶＬから第１の基準電圧ＶＨに達するまでの時間Ｔｍは、前述の［数４］で表される。   22A and 22B are diagrams showing the distribution of the input offset voltage Vos and the range of the input voltage Vin of the amplification operation circuit 200a of the integration circuit 200 provided in the conventional charge amount measurement circuit 2. FIG. is there. For all products in mass production, the input offset voltage Vos of the operational amplifier circuit 200a cannot be set to 0 V, and variations always occur (FIG. 22A). For example, when the input offset voltage of a certain product is + Vos, the time until the output voltage V20 of the integrating circuit 200 reaches the first reference voltage VH from the second reference voltage VL in the conventional charge amount measurement circuit 2 Tm is expressed by the above-mentioned [Equation 4].

Ｖｉｎ＜０Ｖと、Ｖｉｎ＞２Ｖｏｓのとき、Ｔｍ＜Ｔｏｓであるので、従来の電荷量計測回路２は、入力オフセット電圧Ｖｏｓの影響を補正できる。   Since Tm <Tos when Vin <0V and Vin> 2Vos, the conventional charge amount measurement circuit 2 can correct the influence of the input offset voltage Vos.

しかし、入力電圧Ｖｉｎが０Ｖ≦Ｖｉｎ≦２Ｖｏｓの範囲では、

Figure 0005635279
となる。従来の電荷量計測回路２は、この入力条件のときの入力オフセット電圧Ｖｏｓの影響に対する補正機能を備えていないため、正しい電荷量を計測することができない。また、従来の電荷量計測回路２を備えた製品の入力オフセット電圧が−Ｖｏｓであった場合も同様に、−２Ｖｏｓ≦Ｖｉｎ＜０Ｖのとき、従来の電荷量計測回路２は、正しい電荷量を計測することができない。 However, when the input voltage Vin is in the range of 0V ≦ Vin ≦ 2Vos,
Figure 0005635279
 It becomes. Since the conventional charge amount measurement circuit 2 does not have a correction function for the influence of the input offset voltage Vos under this input condition, it cannot measure the correct charge amount. Similarly, when the input offset voltage of the product including the conventional charge amount measurement circuit 2 is −Vos, the conventional charge amount measurement circuit 2 determines the correct charge amount when −2 Vos ≦ Vin <0V. It cannot be measured.

したがって、製品を量産したときの入力オフセット電圧Ｖｏｓのばらつき範囲が−Ｖｏｓ〜＋Ｖｏｓであるとき、−２Ｖｏｓ〜＋２Ｖｏｓのような正しく電荷量を計測できない範囲、すなわち、不感帯が存在する（図２２（ｂ））。例えば、入力オフセット電圧が±１．５ｍＶとすると、これは検知抵抗Ｒｉｎに流れる電流の±１５０ｍＡに相当する。従来の電荷量計測回路２では、−２．０Ａ〜−３００ｍＡ、及び、＋３００ｍＡ〜＋２．０Ａを測定範囲とし、−３００ｍＡ〜＋３００ｍＡの不感帯を有している。   Therefore, when the variation range of the input offset voltage Vos when the product is mass-produced is −Vos to + Vos, there is a range where −2 Vos to +2 Vos cannot measure the charge amount correctly, that is, a dead zone (FIG. 22B). )). For example, if the input offset voltage is ± 1.5 mV, this corresponds to ± 150 mA of the current flowing through the detection resistor Rin. The conventional charge amount measurement circuit 2 has a dead zone of −300 mA to +300 mA with a measurement range of −2.0 A to −300 mA and +300 mA to +2.0 A.

二次電池の容量２４００ｍＡｈを備えた携帯型電子機器の待機電流が１５ｍＡの場合を考えると、約１週間で電荷量（電気量）２４００ｍＡｈを消費してしまい、実際の残容量は０となるが、従来の電荷量計測回路２は不感帯を有するため、残容量２４００ｍＡｈを表示してしまう。   Considering the case where the standby current of a portable electronic device having a secondary battery capacity of 2400 mAh is 15 mA, the charge amount (electric amount) of 2400 mAh is consumed in about one week, and the actual remaining capacity becomes zero. Since the conventional charge amount measuring circuit 2 has a dead zone, the remaining capacity of 2400 mAh is displayed.

以上のように、従来の電荷量計測回路２は、積分回路２００に用いられる演算増幅回路２００ａの入力オフセット電圧Ｖｏｓが０Ｖに近い場合、トリミングステップの時間がかかり、長時間情報を計測するタイマ２０７と、その情報を格納するレジスタ１０８とのそれぞれの回路規模が大きくなり、それに伴い面積も大きくなる。更に、不感帯を有し、正しく測定できない入力電圧範囲が存在するという問題があった。   As described above, when the input offset voltage Vos of the operational amplifier circuit 200a used in the integrating circuit 200 is close to 0V, the conventional charge amount measuring circuit 2 takes a trimming step, and the timer 207 that measures long-time information. In addition, the circuit scale of each of the registers 108 for storing the information increases, and the area increases accordingly. Further, there is a problem that there is an input voltage range that has a dead zone and cannot be measured correctly.

本発明は、上記従来の問題点を解決するもので、入力電圧の全測定範囲において、不感帯を有することなく、電荷量又は電流値の測定を可能にすることを目的とする。   The present invention solves the above-described conventional problems, and an object thereof is to make it possible to measure a charge amount or a current value without having a dead zone in the entire measurement range of an input voltage.

上記の課題を解決するために、本発明が講じた解決手段は、入力電圧を電荷量に相当するパルスに変換する電圧電荷変換回路と、各々前記電圧電荷変換回路の出力パルスをカウントする充電計測回路及び放電計測回路と、前記入力電圧が０Ｖのときの前記充電計測回路の計数値を保持し、かつ当該計数値を前記充電計測回路に設定する記憶回路とを有する電荷量計測回路において、前記充電計測回路のカウントがオーバーフローに至ったときには前記放電計測回路の計数値を減算し、前記放電計測回路のカウントがオーバーフローに至ったときには前記充電計測回路の計数値を減算するように構成され、かつ、前記電圧電荷変換回路は、前記入力電圧の最大値より大きい、又は最小値より小さい入力オフセット電圧を有する演算増幅回路を用いた積分回路を備えることとしたものである。   In order to solve the above problems, the solution provided by the present invention includes a voltage charge conversion circuit that converts an input voltage into a pulse corresponding to a charge amount, and a charge measurement that counts output pulses of the voltage charge conversion circuit. A charge amount measurement circuit comprising: a circuit and a discharge measurement circuit; and a storage circuit that holds a count value of the charge measurement circuit when the input voltage is 0 V and sets the count value in the charge measurement circuit. A count value of the discharge measurement circuit is subtracted when the count of the charge measurement circuit reaches an overflow, and a count value of the charge measurement circuit is subtracted when the count of the discharge measurement circuit reaches an overflow; and The voltage charge conversion circuit uses an operational amplifier circuit having an input offset voltage larger than the maximum value of the input voltage or smaller than the minimum value. And it is obtained by a further comprising an integrating circuit.

また、本発明が講じた解決手段は、入力電圧を電荷量に相当するパルスに変換する電圧電荷変換回路と、前記電圧電荷変換回路の出力パルスをカウントする電荷計測回路と、前記入力電圧が０Ｖのときに前記電荷計測回路がオーバーフローするまでの時間をクロックで計測し、かつ電荷量計測時に計測時間の経過を示す時間計測回路と、前記電荷計測回路と前記時間計測回路との各々のオーバーフローの時間差に相当するクロック数をカウントする電荷積算回路と、前記入力電圧が０Ｖのときの前記時間計測回路の計数値を保持し、かつ当該計数値を前記時間計測回路に設定する記憶回路とを有する電荷量計測回路において、前記電圧電荷変換回路は、前記入力電圧の最大値より大きい、又は最小値より小さい入力オフセット電圧を有する演算増幅回路を用いた積分回路を備えることとしたものである。   The solution provided by the present invention includes a voltage charge conversion circuit that converts an input voltage into a pulse corresponding to a charge amount, a charge measurement circuit that counts output pulses of the voltage charge conversion circuit, and the input voltage of 0 V The time until the charge measurement circuit overflows is measured with a clock at the time, and the time measurement circuit indicating the passage of the measurement time when measuring the charge amount, and the overflow of each of the charge measurement circuit and the time measurement circuit A charge integration circuit that counts the number of clocks corresponding to a time difference; and a storage circuit that holds a count value of the time measurement circuit when the input voltage is 0 V and sets the count value in the time measurement circuit. In the charge amount measurement circuit, the voltage charge conversion circuit has an input offset voltage that is greater than the maximum value of the input voltage or less than the minimum value. It is obtained by a further comprising an integrating circuit using an amplifier circuit.

本発明によると、積分回路に用いられる演算増幅回路の入力オフセット電圧を入力電圧の絶対値より大きくしているので、入力オフセット電圧より小さな連続的な入力電圧範囲で、充放電時の電荷量を計測することができる。   According to the present invention, since the input offset voltage of the operational amplifier circuit used in the integrating circuit is made larger than the absolute value of the input voltage, the charge amount during charging / discharging can be reduced in a continuous input voltage range smaller than the input offset voltage. It can be measured.

本発明によれば、入力電圧の全測定範囲において、不感帯を有することなく、電荷量又は電流値を測定することができる。   According to the present invention, the charge amount or the current value can be measured without having a dead zone in the entire measurement range of the input voltage.

本発明の第１の実施形態に係る電荷量計測回路の構成を示すブロック図である。1 is a block diagram illustrating a configuration of a charge amount measurement circuit according to a first embodiment of the present invention. 図１の電荷量計測回路のトリミングステップのときの動作を示す波形図であり、（ａ）は当該電荷量計測回路への入力電圧を、（ｂ）は積分回路の出力電圧を、（ｃ）は第１の比較回路の出力電圧を、（ｄ）は第２の比較回路の出力電圧を、（ｅ）は論理回路の出力電圧を、（ｆ）は電荷カウンタの状態を、（ｇ）はクロックの電圧を、（ｈ）は計測カウンタの状態をそれぞれ示す図である。FIG. 2 is a waveform diagram showing an operation at the trimming step of the charge amount measurement circuit of FIG. 1, (a) is an input voltage to the charge amount measurement circuit, (b) is an output voltage of the integration circuit, (c). Is the output voltage of the first comparison circuit, (d) is the output voltage of the second comparison circuit, (e) is the output voltage of the logic circuit, (f) is the state of the charge counter, (g) is (H) is a diagram showing the state of the measurement counter. 図１の電荷量計測回路の充電のときの動作を示す波形図であり、（ａ）は当該電荷量計測回路への入力電圧を、（ｂ）は積分回路の出力電圧を、（ｃ）は論理回路の出力電圧を、（ｄ）は電荷カウンタの状態を、（ｅ）はクロックの電圧を、（ｆ）は計測カウンタの状態を、（ｇ）は充電カウンタの状態をそれぞれ示す図である。FIG. 2 is a waveform diagram showing an operation at the time of charging of the charge amount measurement circuit of FIG. 1, wherein (a) shows an input voltage to the charge amount measurement circuit, (b) shows an output voltage of the integration circuit, and (c) shows (D) is a charge counter state, (e) is a clock voltage, (f) is a measurement counter state, and (g) is a charge counter state. . 図１の電荷量計測回路の放電のときの動作を示す波形図であり、（ａ）は当該電荷量計測回路への入力電圧を、（ｂ）は積分回路の出力電圧を、（ｃ）は論理回路の出力電圧を、（ｄ）は電荷カウンタの状態を、（ｅ）は放電カウンタの状態を、（ｆ）は計測カウンタの状態を、（ｇ）はクロックの電圧をそれぞれ示す図である。FIG. 2 is a waveform diagram showing an operation of the charge amount measurement circuit of FIG. 1 during discharging, where (a) shows the input voltage to the charge amount measurement circuit, (b) shows the output voltage of the integration circuit, and (c) shows (D) is the state of the charge counter, (e) is the state of the discharge counter, (f) is the state of the measurement counter, and (g) is the voltage of the clock. . 計測カウンタと電荷カウンタとにおける時間を数直線で表した図であり、（ａ）はトリミングステップでの時間関係を、（ｂ）は充電のときの時間関係を、（ｃ）は放電のときの時間関係をそれぞれ示す図である。It is the figure which represented the time in a measurement counter and an electric charge counter with a number line, (a) is the time relationship in a trimming step, (b) is the time relationship at the time of charge, (c) is the time at the time of discharge. It is a figure which shows each time relationship. 本発明の第２の実施形態に係る電荷量計測回路の構成を示すブロック図である。It is a block diagram which shows the structure of the electric charge amount measurement circuit which concerns on the 2nd Embodiment of this invention. 図６の電荷量計測回路のトリミングステップのときの動作を示す波形図であり、（ａ）は当該電荷量計測回路への入力電圧を、（ｂ）は積分回路の出力電圧を、（ｃ）は第１の比較回路の出力電圧を、（ｄ）は第２の比較回路の出力電圧を、（ｅ）は論理回路の出力電圧を、（ｆ）は電荷カウンタの状態を、（ｇ）はクロックの電圧を、（ｈ）は計測カウンタの状態をそれぞれ示す図である。FIG. 7 is a waveform diagram showing an operation at the trimming step of the charge amount measurement circuit of FIG. 6, (a) is an input voltage to the charge amount measurement circuit, (b) is an output voltage of the integration circuit, (c). Is the output voltage of the first comparison circuit, (d) is the output voltage of the second comparison circuit, (e) is the output voltage of the logic circuit, (f) is the state of the charge counter, (g) is (H) is a diagram showing the state of the measurement counter. 図６の電荷量計測回路の充電のときの動作を示す波形図であり、（ａ）は当該電荷量計測回路への入力電圧を、（ｂ）は積分回路の出力電圧を、（ｃ）は論理回路の出力電圧を、（ｄ）は電荷カウンタの状態を、（ｅ）は電荷カウンタのオーバーフロー信号を、（ｆ）は計測カウンタの状態を、（ｇ）は計測カウンタのオーバーフロー信号を、（ｈ）はスタートストップ制御回路からのイネーブル信号を、（ｉ）はクロックの電圧を、（ｊ）は積算カウンタの状態をそれぞれ示す図である。FIG. 7 is a waveform diagram showing an operation at the time of charging of the charge amount measurement circuit of FIG. 6, where (a) is an input voltage to the charge amount measurement circuit, (b) is an output voltage of the integration circuit, and (c) is an illustration. The output voltage of the logic circuit, (d) the state of the charge counter, (e) the overflow signal of the charge counter, (f) the state of the measurement counter, (g) the overflow signal of the measurement counter, ( h) is an enable signal from the start / stop control circuit, (i) is a clock voltage, and (j) is a diagram showing the state of the integration counter. 図６の電荷量計測回路の放電のときの動作を示す波形図であり、（ａ）は当該電荷量計測回路への入力電圧を、（ｂ）は積分回路の出力電圧を、（ｃ）は論理回路の出力電圧を、（ｄ）は電荷カウンタの状態を、（ｅ）は電荷カウンタのオーバーフロー信号を、（ｆ）は計測カウンタの状態を、（ｇ）は計測カウンタのオーバーフロー信号を、（ｈ）はスタートストップ制御回路からのイネーブル信号を、（ｉ）はクロックの電圧を、（ｊ）は積算カウンタの状態をそれぞれ示す図である。FIG. 7 is a waveform diagram showing an operation of the charge amount measurement circuit of FIG. 6 during discharge, where (a) shows the input voltage to the charge amount measurement circuit, (b) shows the output voltage of the integration circuit, and (c) shows the output voltage. The output voltage of the logic circuit, (d) the state of the charge counter, (e) the overflow signal of the charge counter, (f) the state of the measurement counter, (g) the overflow signal of the measurement counter, ( h) is an enable signal from the start / stop control circuit, (i) is a clock voltage, and (j) is a diagram showing the state of the integration counter. 計測カウンタと電荷カウンタと積算カウンタとにおける時間を数直線で表した図であり、（ａ）はトリミングステップでの時間関係を、（ｂ）は充電のときの時間関係を、（ｃ）は放電のときの時間関係をそれぞれ示す図である。It is the figure which represented the time in a measurement counter, an electric charge counter, and an integration counter with a number line, (a) is a time relation in a trimming step, (b) is a time relation at the time of charge, (c) is a discharge. It is a figure which shows the time relationship at the time, respectively. （ａ）及び（ｂ）は、図１及び図６中の積分回路の入力オフセット電圧の分布と入力電圧範囲とを示す図である。(A) And (b) is a figure which shows distribution of the input offset voltage and input voltage range of the integrating circuit in FIG.1 and FIG.6. 本発明の実施形態に係る差動入力段の１対のトランジスタのサイズに差をつけて入力オフセット電圧を設定した演算増幅回路の回路図である。FIG. 3 is a circuit diagram of an operational amplifier circuit in which an input offset voltage is set by making a difference in the size of a pair of transistors in a differential input stage according to an embodiment of the present invention. 本発明の実施形態に係る電流源の電流量に差をつけて入力オフセット電圧を設定した演算増幅回路の回路図である。FIG. 4 is a circuit diagram of an operational amplifier circuit in which an input offset voltage is set with a difference in the amount of current of a current source according to an embodiment of the present invention. 本発明の実施形態に係る差動入力段の１対のトランジスタに接続されるオフセット抵抗の抵抗値に差をつけて入力オフセット電圧を設定した演算増幅回路の回路図である。FIG. 3 is a circuit diagram of an operational amplifier circuit in which an input offset voltage is set by making a difference between resistance values of offset resistors connected to a pair of transistors in a differential input stage according to an embodiment of the present invention. 本発明の実施形態に係る電流源に接続されるオフセット抵抗の抵抗値に差をつけて入力オフセット電圧を設定した演算増幅回路の回路図である。FIG. 4 is a circuit diagram of an operational amplifier circuit in which an input offset voltage is set by making a difference between resistance values of offset resistors connected to a current source according to an embodiment of the present invention. 本発明の実施形態に係るバイアス電圧による入力オフセット電圧を設定した演算増幅回路の回路図である。It is a circuit diagram of the operational amplifier circuit which set the input offset voltage by the bias voltage which concerns on embodiment of this invention. 本発明の実施形態の応用例を示す図である。It is a figure which shows the example of application of embodiment of this invention. 従来の電荷量計測回路の構成を示すブロック図である。It is a block diagram which shows the structure of the conventional charge amount measurement circuit. 図１８の電荷量計測回路のトリミングステップのときの動作を示す波形図であり、（ａ）は当該電荷量計測回路への入力電圧を、（ｂ）は積分回路の出力電圧を、（ｃ）は第１の比較回路の出力電圧を、（ｄ）は第２の比較回路の出力電圧を、（ｅ）は論理回路の出力電圧を、（ｆ）はクロックの電圧をそれぞれ示す図である。FIG. 19 is a waveform diagram showing an operation at the trimming step of the charge amount measurement circuit of FIG. 18, (a) is an input voltage to the charge amount measurement circuit, (b) is an output voltage of the integration circuit, and (c). FIG. 4 is a diagram showing an output voltage of the first comparison circuit, (d) is an output voltage of the second comparison circuit, (e) is an output voltage of the logic circuit, and (f) is a voltage of the clock. 図１８の電荷量計測回路の充電のときの動作を示す波形図であり、（ａ）は当該電荷量計測回路への入力電圧を、（ｂ）は積分回路の出力電圧を、（ｃ）は第１の比較回路の出力電圧を、（ｄ）は第２の比較回路の出力電圧を、（ｅ）は論理回路の出力電圧を、（ｆ）はクロックの電圧を、（ｇ）は非同期カウンタの状態をそれぞれ示す図である。It is a wave form diagram which shows the operation | movement at the time of charge of the charge amount measurement circuit of FIG. 18, (a) is the input voltage to the said charge amount measurement circuit, (b) is the output voltage of an integration circuit, (c) is The output voltage of the first comparison circuit, (d) the output voltage of the second comparison circuit, (e) the output voltage of the logic circuit, (f) the clock voltage, and (g) the asynchronous counter. It is a figure which shows each of these states. 図１８の電荷量計測回路の放電のときの動作を示す波形図であり、（ａ）は当該電荷量計測回路への入力電圧を、（ｂ）は積分回路の出力電圧を、（ｃ）は第１の比較回路の出力電圧を、（ｄ）は第２の比較回路の出力電圧を、（ｅ）は論理回路の出力電圧を、（ｆ）はクロックの電圧を、（ｇ）は非同期カウンタの状態をそれぞれ示す図である。FIG. 19 is a waveform diagram illustrating an operation of the charge amount measurement circuit of FIG. 18 during discharging, where (a) is an input voltage to the charge amount measurement circuit, (b) is an output voltage of the integration circuit, and (c) is an output voltage. The output voltage of the first comparison circuit, (d) the output voltage of the second comparison circuit, (e) the output voltage of the logic circuit, (f) the clock voltage, and (g) the asynchronous counter. It is a figure which shows each of these states. （ａ）及び（ｂ）は、図１８中の積分回路の入力オフセット電圧の分布と入力電圧範囲とを示す図である。(A) And (b) is a figure which shows distribution of the input offset voltage and input voltage range of the integration circuit in FIG.

以下、本発明の実施の形態について、図面を参照しながら説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

《第１の実施形態》
図１は、本発明の第１の実施形態における電荷量計測回路１の構成図である。電荷量計測回路１は、第１のスイッチ１０１と、入力電圧を電荷量に相当するパルスに変換する電圧電荷変換回路１０と、電圧電荷変換回路１０の出力パルスをカウントし、放電計測回路２０の計数値を減算する充電計測回路３０と、電圧電荷変換回路１０の出力パルスをカウントし、充電計測回路３０の計数値を減算する放電計測回路２０と、入力電圧Ｖｉｎが０Ｖのときの充電計測回路３０の計数値を保持し、充電計測回路３０にその計数値を設定する記憶回路５０とを用いて構成され、電圧電荷変換回路１０は、入力電圧Ｖｉｎの最大値より大きい、又は最小値より小さい入力オフセット電圧Ｖｏｓａを有する演算増幅回路１００ａを用いた積分回路１００を備えている。 << First Embodiment >>
FIG. 1 is a configuration diagram of a charge amount measurement circuit 1 according to the first embodiment of the present invention. The charge amount measurement circuit 1 counts the first switch 101, the voltage charge conversion circuit 10 that converts the input voltage into a pulse corresponding to the charge amount, and the output pulses of the voltage charge conversion circuit 10. Charge measurement circuit 30 that subtracts the count value, discharge measurement circuit 20 that counts the output pulse of the voltage charge conversion circuit 10 and subtracts the count value of the charge measurement circuit 30, and a charge measurement circuit when the input voltage Vin is 0V The storage circuit 50 holds the count value of 30 and sets the count value in the charge measurement circuit 30, and the voltage charge conversion circuit 10 is larger than the maximum value or smaller than the minimum value of the input voltage Vin. An integrating circuit 100 using an operational amplifier circuit 100a having an input offset voltage Vosa is provided.

電圧電荷変換回路１０は、入力オフセット電圧Ｖｏｓａを有する演算増幅回路１００ａを用いて構成されている積分回路１００と、積分回路１００への入力電圧Ｖｉｎを、入力端子ａ又はＧＮＤ端子ｂに切り替える第１のスイッチ１０１と、積分回路１００の出力電圧Ｖ１０と第１の基準電圧ＶＨとを比較しその比較結果を出力する第１の比較回路１０２と、積分回路１００の出力電圧Ｖ１０と第２の基準電圧ＶＬとを比較しその比較結果を出力する第２の比較回路１０３と、第１の比較回路１０２の出力電圧Ｖ１２の反転、又は第２の比較回路１０３の出力電圧Ｖ１３の反転に応答してセット、リセットされる電圧を出力する論理回路１０４と、論理回路１０４の出力電圧Ｖ１４により導通と非導通とを制御される第２のスイッチ１０５とから構成されている。   The voltage-to-charge converter circuit 10 includes an integrating circuit 100 configured using an operational amplifier circuit 100a having an input offset voltage Vosa, and a first that switches an input voltage Vin to the integrating circuit 100 to an input terminal a or a GND terminal b. , The first comparison circuit 102 that compares the output voltage V10 of the integration circuit 100 and the first reference voltage VH and outputs the comparison result, the output voltage V10 of the integration circuit 100 and the second reference voltage Set in response to the second comparison circuit 103 that compares VL and outputs the comparison result, and the inversion of the output voltage V12 of the first comparison circuit 102 or the inversion of the output voltage V13 of the second comparison circuit 103 A logic circuit 104 that outputs a reset voltage, and a second switch 105 that is controlled to be turned on and off by an output voltage V14 of the logic circuit 104; It is al configuration.

充電計測回路３０は、第１のスイッチ１０１がＧＮＤ端子ｂに切り替えられたとき、すなわち、トリミングステップのときに電荷カウンタ１０６がオーバーフロー（Ｏ／Ｆ）に至るまでの時間ＴｏｓａをクロックＣＬＫで計測し、かつ、第１のスイッチ１０１が入力端子ａに接続されたとき、すなわち、計測ステップのときにクロックＣＬＫをもとに計測時間の経過を示す計測カウンタ１０７と、計測カウンタ１０７がオーバーフローしたときに１カウント加算し、電荷カウンタ１０６がオーバーフローしたときに１カウント減算される充電カウンタ１０９とを備えている。   When the first switch 101 is switched to the GND terminal b, that is, in the trimming step, the charge measuring circuit 30 measures the time Tosa until the charge counter 106 reaches an overflow (O / F) with the clock CLK. In addition, when the first switch 101 is connected to the input terminal a, that is, when the measurement counter 107 indicating the passage of the measurement time based on the clock CLK and the measurement counter 107 overflow in the measurement step. A charge counter 109 that adds 1 count and decrements 1 count when the charge counter 106 overflows.

放電計測回路２０は、第１の比較回路１０２又は第２の比較回路１０３の出力電圧が反転した回数をカウントする電荷カウンタ１０６と、電荷カウンタ１０６がオーバーフローしたときに１カウント加算し、計測カウンタ１０７がオーバーフローしたときに１カウント減算する放電カウンタ１１０とを備えている。   The discharge measurement circuit 20 counts the number of times the output voltage of the first comparison circuit 102 or the second comparison circuit 103 is inverted, and adds 1 count when the charge counter 106 overflows. And a discharge counter 110 that subtracts one count when the battery overflows.

積分回路１００は、演算増幅回路１００ａの出力端子ｅと反転入力端子ｃとの間にコンデンサＣと第２のスイッチ１０５とが並列に接続され、また、反転入力端子ｃと入力端子ａとの間に抵抗Ｒが接続され、更に、非反転入力端子ｄにＧＮＤ端子ｂが接続されている。演算増幅回路１００ａは、入力電圧範囲外のレベルの入力オフセット電圧Ｖｏｓａを有する。ここで、入力電圧範囲外とは、積分回路１００の入力電圧Ｖｉｎの最大値より大きい、又は最小値より小さい領域である。入力オフセット電圧Ｖｏｓａは、入力電圧Ｖｉｎの入力電圧範囲外のレベルに設定するのが望ましいが、入力電圧Ｖｉｎの発生頻度が少ない最大値又は最小値に近い領域に設定してもかまわない。   In the integrating circuit 100, a capacitor C and a second switch 105 are connected in parallel between the output terminal e and the inverting input terminal c of the operational amplifier circuit 100a, and between the inverting input terminal c and the input terminal a. A resistor R is connected to the non-inverting input terminal d, and a GND terminal b is connected to the non-inverting input terminal d. The operational amplifier circuit 100a has an input offset voltage Vosa whose level is outside the input voltage range. Here, “outside the input voltage range” is a region that is larger than the maximum value or smaller than the minimum value of the input voltage Vin of the integration circuit 100. The input offset voltage Vosa is preferably set at a level outside the input voltage range of the input voltage Vin, but may be set in a region close to the maximum value or the minimum value where the frequency of occurrence of the input voltage Vin is low.

次に、上記のように構成された本発明の実施形態の電荷量計測回路１の動作について説明する。ここでは、動作の理解を容易にするために、一定電流の場合、すなわち入力電圧Ｖｉｎが一定であり、かつ入力オフセット電圧をＶｏｓａ＞０のように設定した場合を例に説明する。   Next, the operation of the charge amount measuring circuit 1 of the embodiment of the present invention configured as described above will be described. Here, in order to facilitate understanding of the operation, a case where the current is constant, that is, the case where the input voltage Vin is constant and the input offset voltage is set such that Vosa> 0 will be described as an example.

充放電時の電荷量を計測する前に、演算増幅回路１００ａに設定された入力オフセット電圧Ｖｏｓａの影響を補正するための情報収集期間として、トリミングステップを設ける。   A trimming step is provided as an information collection period for correcting the influence of the input offset voltage Vosa set in the operational amplifier circuit 100a before measuring the charge amount during charging / discharging.

図２（ａ）〜図２（ｈ）に、設定された入力オフセット電圧Ｖｏｓａ＞０Ｖの場合のトリミングステップの動作を示す。まず、第１のスイッチ１０１をＧＮＤ端子ｂに切り替え、入力電圧をＶｉｎ＝０Ｖとする（図２（ａ））。このとき、積分回路１００の出力電圧Ｖ１０は、時間Ｔｏｓａの間に第２の基準電圧ＶＬから第１の基準電圧ＶＨまで増加するので、

Figure 0005635279
が成り立つ（図２（ｂ））。 FIGS. 2A to 2H show the operation of the trimming step when the set input offset voltage Vosa> 0V. First, the first switch 101 is switched to the GND terminal b, and the input voltage is set to Vin = 0 V (FIG. 2A). At this time, the output voltage V10 of the integrating circuit 100 increases from the second reference voltage VL to the first reference voltage VH during the time Tosa.
Figure 0005635279
 Holds (FIG. 2B).

［数１２］より、時間Ｔｏｓａは、

Figure 0005635279
で表され、この時間Ｔｏｓａの後に、積分回路１００の出力電圧Ｖ１０は第１の基準電圧ＶＨに到達し、第１の比較回路１０２の出力電圧Ｖ１２が図２（ｃ）のように反転する。この出力電圧Ｖ１２の反転により論理回路１０４は、第２のスイッチ１０５を導通する信号を出力する（図２（ｅ））。第２のスイッチ１０５が導通すると、コンデンサＣの両端が短絡されるため、積分回路１００の出力電圧Ｖ１０が減少する（図２（ｂ））。積分回路１００の出力電圧Ｖ１０が減少し、第２の基準電圧ＶＬに達すると、第２の比較回路１０３の出力電圧Ｖ１３が反転する（図２（ｄ））。この出力電圧Ｖ１３の反転により論理回路１０４は、第２のスイッチ１０５を非導通にする信号を出力する（図２（ｅ））。第２のスイッチ１０５が非導通になると、積分回路１００の出力電圧Ｖ１０が再び増加する（図２（ｂ））。計測カウンタ１０７は、論理回路１０４の出力電圧Ｖ１４の反転した回数が、電荷カウンタ１０６の設定値のＮカウントに達するまでの時間Ｔｏｓａｎ（図２（ｆ））を、周期ＴｃｌｋのクロックＣＬＫ（図２（ｇ））で計測する（図２（ｈ））。この時間情報Ｎｏｓａをレジスタ１０８に格納し、更に、この格納された時間情報Ｎｏｓａを計測カウンタ１０７に設定する。この時間情報Ｎｏｓａは、設定された入力オフセット電圧Ｖｏｓａに相当する電荷量を表している。 From [Equation 12], the time Tosa is
Figure 0005635279
 After this time Tosa, the output voltage V10 of the integration circuit 100 reaches the first reference voltage VH, and the output voltage V12 of the first comparison circuit 102 is inverted as shown in FIG. By inversion of the output voltage V12, the logic circuit 104 outputs a signal for conducting the second switch 105 (FIG. 2E). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V10 of the integrating circuit 100 decreases (FIG. 2B). When the output voltage V10 of the integration circuit 100 decreases and reaches the second reference voltage VL, the output voltage V13 of the second comparison circuit 103 is inverted (FIG. 2 (d)). Due to the inversion of the output voltage V13, the logic circuit 104 outputs a signal for turning off the second switch 105 (FIG. 2E). When the second switch 105 is turned off, the output voltage V10 of the integrating circuit 100 increases again (FIG. 2 (b)). The measurement counter 107 determines the time Tosan (FIG. 2 (f)) until the number of inversions of the output voltage V14 of the logic circuit 104 reaches the N count of the set value of the charge counter 106, and the clock CLK (FIG. 2). (G)) to measure (FIG. 2 (h)). The time information Nosa is stored in the register 108, and the stored time information Nosa is set in the measurement counter 107. This time information Nosa represents a charge amount corresponding to the set input offset voltage Vosa.

なお、第２のスイッチ１０５が導通し、積分回路１００の出力電圧Ｖ１０が第１の基準電圧ＶＨから第２の基準電圧ＶＬに変化したとき、第２のスイッチ１０５には抵抗があるため時間Ｔｒｓｔ（図１２（ｂ）参照）が発生するが、一般にその値は小さいので、ここでは無視している。第２のスイッチ１０５の導通時の抵抗が大きい場合には、時間Ｔｒｓｔを測定し、補正してもよい。   When the second switch 105 is turned on and the output voltage V10 of the integration circuit 100 changes from the first reference voltage VH to the second reference voltage VL, the second switch 105 has a resistance, so that the time Trst (See FIG. 12B) occurs, but since the value is generally small, it is ignored here. If the resistance when the second switch 105 is conductive is large, the time Trst may be measured and corrected.

以上のようなトリミングステップの後、計測ステップに移る。計測ステップには、充電と放電との２状態があり、まず、充電のときの動作を図３（ａ）〜図３（ｇ）で説明する。ここでは、しかも０Ｖ＜Ｖｉｎ＜Ｖｏｓａの場合（図３（ａ））の動作を説明する。   After the trimming step as described above, the process proceeds to the measurement step. The measurement step includes two states of charging and discharging. First, the operation at the time of charging will be described with reference to FIGS. 3 (a) to 3 (g). Here, the operation in the case of 0V <Vin <Vosa (FIG. 3A) will be described.

計測ステップでは、第１のスイッチ１０１を入力端子ａに切り替え、入力端子ａとＧＮＤ端子ｂとを検知抵抗Ｒｉｎの両端に接続した状態にする。このとき、積分回路１００の出力電圧Ｖ１０は、時間Ｔｍの間に第２の基準電圧ＶＬから第１の基準電圧ＶＨまで増加するので、

Figure 0005635279
が成り立つ（図３（ｂ））。 In the measurement step, the first switch 101 is switched to the input terminal a, and the input terminal a and the GND terminal b are connected to both ends of the detection resistor Rin. At this time, the output voltage V10 of the integration circuit 100 increases from the second reference voltage VL to the first reference voltage VH during the time Tm.
Figure 0005635279
 Holds (FIG. 3B).

入力電圧Ｖｉｎを一定としているので、時間Ｔｍは、

Figure 0005635279
で表される。また、ここでは、入力電圧Ｖｉｎは、０Ｖ＜Ｖｉｎ＜Ｖｏｓａであるので、時間Ｔｍは、トリミングステップで計測した時間Ｔｏｓａよりも長くなる。すなわち、
Figure 0005635279
 が成り立つ。 Since the input voltage Vin is constant, the time Tm is
Figure 0005635279
 It is represented by Here, since the input voltage Vin is 0V <Vin <Vosa, the time Tm is longer than the time Tosa measured in the trimming step. That is,
Figure 0005635279
 Holds.

この時間Ｔｍの後に、積分回路１００の出力電圧Ｖ１０は第１の基準電圧ＶＨに到達し、第１の比較回路１０２の出力電圧Ｖ１２が反転する。この出力電圧Ｖ１２の反転により論理回路１０４は、第２のスイッチ１０５を導通する信号を出力する（図３（ｃ））。また、このとき電荷カウンタ１０６は１カウント加算する（図３（ｄ））。第２のスイッチ１０５が導通すると、コンデンサＣの両端が短絡されるため、積分回路１００の出力電圧Ｖ１０が減少する（図３（ｂ））。積分回路１００の出力電圧Ｖ１０が減少し、第２の基準電圧ＶＬに達すると、第２の比較回路１０３の出力電圧Ｖ１３が反転する。この出力電圧Ｖ１３の反転により論理回路１０４は、第２のスイッチ１０５を非導通にする信号を出力する（図３（ｃ））。第２のスイッチ１０５が非導通になると、積分回路１００の出力電圧Ｖ１０が再び増加し、第１の基準電圧ＶＨに達すると（図３（ｂ））、電荷カウンタ１０６は１カウント加算する（図３（ｄ））。入力電圧Ｖｉｎが継続して印加されたとき、以上の動作を繰り返す。   After this time Tm, the output voltage V10 of the integration circuit 100 reaches the first reference voltage VH, and the output voltage V12 of the first comparison circuit 102 is inverted. By inversion of the output voltage V12, the logic circuit 104 outputs a signal for conducting the second switch 105 (FIG. 3C). At this time, the charge counter 106 adds 1 count (FIG. 3D). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V10 of the integrating circuit 100 decreases (FIG. 3B). When the output voltage V10 of the integration circuit 100 decreases and reaches the second reference voltage VL, the output voltage V13 of the second comparison circuit 103 is inverted. By inversion of the output voltage V13, the logic circuit 104 outputs a signal for turning off the second switch 105 (FIG. 3C). When the second switch 105 becomes non-conductive, the output voltage V10 of the integrating circuit 100 increases again. When the second switch 105 reaches the first reference voltage VH (FIG. 3B), the charge counter 106 adds one count (FIG. 3). 3 (d)). When the input voltage Vin is continuously applied, the above operation is repeated.

計測カウンタ１０７は、レジスタ１０８に格納された時間情報Ｎｏｓａをカウントする（図３（ｆ））。充電カウンタ１０９は、計測カウンタ１０７が時間情報Ｎｏｓａをカウントするごとに、すなわち、時間Ｔｏｓａｎが経過するごとに、１カウント加算し、かつ、電荷カウンタ１０６が設定値Ｎをオーバーフローしたときに、充電カウンタ１０９の計数値から１カウント減算される（図３（ｇ））。この加算された値は、検知抵抗Ｒｉｎの両端に発生した入力電圧Ｖｉｎに相当する電荷量と、設定された入力オフセット電圧Ｖｏｓａに相当する電荷量とを含んでいる。また、この減算する値は、トリミングステップで測定した設定された入力オフセット電圧Ｖｏｓａに相当する電荷量であり、この充電カウンタ１０９の計数値から減算することにより、設定した入力オフセット電圧Ｖｏｓａに相当する電荷量を補正している。   The measurement counter 107 counts the time information Nosa stored in the register 108 (FIG. 3 (f)). The charge counter 109 adds 1 count each time the measurement counter 107 counts the time information Nosa, that is, every time the time Tosan passes, and when the charge counter 106 overflows the set value N, the charge counter 109 One count is subtracted from the count value of 109 (FIG. 3 (g)). This added value includes a charge amount corresponding to the input voltage Vin generated at both ends of the detection resistor Rin and a charge amount corresponding to the set input offset voltage Vosa. The value to be subtracted is a charge amount corresponding to the set input offset voltage Vosa measured in the trimming step. By subtracting from the count value of the charge counter 109, the value to be subtracted corresponds to the set input offset voltage Vosa. The charge amount is corrected.

次に、放電のときの動作を、図４（ａ）〜図４（ｇ）により説明する。ここでは、入力電圧Ｖｉｎが−Ｖｏｓａ＜Ｖｉｎ＜０Ｖの場合（図４（ａ））の動作を説明する。   Next, the operation at the time of discharging will be described with reference to FIGS. 4 (a) to 4 (g). Here, the operation when the input voltage Vin is −Vosa <Vin <0 V (FIG. 4A) will be described.

充電のときと同様に、計測ステップでは、第１のスイッチ１０１を入力端子ａに切り替え、入力端子ａとＧＮＤ端子ｂとを検知抵抗Ｒｉｎの両端に接続した状態にする。このとき、積分回路１００の出力電圧Ｖ１０は、時間Ｔｍの間に第２の基準電圧ＶＬから第１の基準電圧ＶＨまで増加するので、

Figure 0005635279
が成り立つ（図４（ｂ））。 As in the case of charging, in the measurement step, the first switch 101 is switched to the input terminal a, and the input terminal a and the GND terminal b are connected to both ends of the detection resistor Rin. At this time, the output voltage V10 of the integration circuit 100 increases from the second reference voltage VL to the first reference voltage VH during the time Tm.
Figure 0005635279
 Holds (FIG. 4B).

入力電圧Ｖｉｎを一定としているので、時間Ｔｍは、

Figure 0005635279
で表される。また、ここでは、入力電圧Ｖｉｎは、Ｖｉｎ＜０Ｖであるので、時間Ｔｍは、トリミングステップで計測した時間Ｔｏｓａよりも短くなる。すなわち、
Figure 0005635279
 が成り立つ。 Since the input voltage Vin is constant, the time Tm is
Figure 0005635279
 It is represented by Here, since the input voltage Vin is Vin <0V, the time Tm is shorter than the time Tosa measured in the trimming step. That is,
Figure 0005635279
 Holds.

この時間Ｔｍの後に、積分回路１００の出力電圧Ｖ１０は第１の基準電圧ＶＨに到達し、第１の比較回路１０２の出力電圧Ｖ１２が反転する。この出力電圧Ｖ１２の反転により論理回路１０４は、第２のスイッチ１０５を導通する信号を出力する（図４（ｃ））。また、このとき電荷カウンタ１０６は１カウント加算する（図４（ｄ））。第２のスイッチ１０５が導通すると、コンデンサＣの両端が短絡されるため、積分回路１００の出力電圧Ｖ１０が減少する（図４（ｂ））。積分回路１００の出力電圧Ｖ１０が減少し、第２の基準電圧ＶＬに達すると、第２の比較回路１０３の出力電圧Ｖ１３が反転する。この出力電圧Ｖ１３の反転により論理回路１０４は、第２のスイッチ１０５を非導通にする信号を出力する（図４（ｃ））。第２のスイッチ１０５が非導通になると、積分回路１００の出力電圧Ｖ１０が再び増加し、第１の基準電圧ＶＨに達すると（図４（ｂ））、電荷カウンタ１０６は１カウント加算する（図４（ｄ））。入力電圧Ｖｉｎが継続して印加されたとき、充電状態と同様に、以上の動作を繰り返す。   After this time Tm, the output voltage V10 of the integration circuit 100 reaches the first reference voltage VH, and the output voltage V12 of the first comparison circuit 102 is inverted. By inversion of the output voltage V12, the logic circuit 104 outputs a signal for conducting the second switch 105 (FIG. 4C). At this time, the charge counter 106 adds 1 count (FIG. 4D). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V10 of the integrating circuit 100 decreases (FIG. 4B). When the output voltage V10 of the integration circuit 100 decreases and reaches the second reference voltage VL, the output voltage V13 of the second comparison circuit 103 is inverted. Due to the inversion of the output voltage V13, the logic circuit 104 outputs a signal for making the second switch 105 non-conductive (FIG. 4C). When the second switch 105 becomes non-conductive, the output voltage V10 of the integrating circuit 100 increases again. When the second switch 105 reaches the first reference voltage VH (FIG. 4B), the charge counter 106 adds 1 count (FIG. 4). 4 (d)). When the input voltage Vin is continuously applied, the above operation is repeated as in the charged state.

計測カウンタ１０７は、レジスタ１０８に格納された時間情報Ｎｏｓａをカウントする（図４（ｆ））。放電カウンタ１１０は、電荷カウンタ１０６が設定値のＮカウントするごとに１カウント加算し、かつ、計測カウンタ１０７が設定値Ｎｏｓａをオーバーフローしたときに、放電カウンタ１１０の計数値から１カウント減算される（図４（ｅ））。この加算された値は、検知抵抗Ｒｉｎの両端に発生した入力電圧Ｖｉｎに相当する電荷量と、設定された入力オフセット電圧Ｖｏｓａに相当する電荷量とを含んでいる。また、この減算する値は、トリミングステップで測定した設定された入力オフセット電圧Ｖｏｓａに相当する電荷量であり、この放電カウンタ１１０の計数値から減算することにより、設定した入力オフセット電圧Ｖｏｓａに相当する電荷量を補正している。   The measurement counter 107 counts the time information Nosa stored in the register 108 (FIG. 4 (f)). The discharge counter 110 adds 1 count every time the charge counter 106 counts the set value N, and when the measurement counter 107 overflows the set value Nosa, 1 count is subtracted from the count value of the discharge counter 110 ( FIG. 4 (e)). This added value includes a charge amount corresponding to the input voltage Vin generated at both ends of the detection resistor Rin and a charge amount corresponding to the set input offset voltage Vosa. The value to be subtracted is the amount of charge corresponding to the set input offset voltage Vosa measured in the trimming step. By subtracting from the count value of the discharge counter 110, the value to be subtracted corresponds to the set input offset voltage Vosa. The charge amount is corrected.

次に、上記のように動作する本発明の実施形態の電荷量計測回路１から、電荷量の求め方を説明する。   Next, how to obtain the charge amount from the charge amount measurement circuit 1 according to the embodiment of the present invention that operates as described above will be described.

トリミングステップでは、電荷カウンタ１０６の１カウント当りの電荷量ｑｏｓａと、計測カウンタ１０７の１クロック当りの電荷量ｑｃｌｋとを検出する。   In the trimming step, the charge amount qosa per count of the charge counter 106 and the charge amount qclk per clock of the measurement counter 107 are detected.

まず、電荷カウンタ１０６の１カウント当りの電荷量ｑｏｓａを求める。   First, the charge amount qosa per count of the charge counter 106 is obtained.

積分回路１００の出力電圧Ｖ１０が第１の基準電圧ＶＨから第２の基準電圧ＶＬのレベルに変化する時間Ｔｏｓａは、前述の［数１３］で表される。ここで、検知抵抗Ｒｉｎに仮想の電流Ｉｏｓａが流れ、両端に電圧Ｖｏｓａが発生したとすると、

Figure 0005635279
が成り立ち、［数１３］は、
Figure 0005635279
 となる。時間Ｔｏｓａと電流Ｉｏｓａとの積は、電荷量を表すので、それをｑｏｓａとおくと、
Figure 0005635279
 となり、電荷量ｑｏｓａは、設定された入力オフセット電圧Ｖｏｓａに相当する電荷量と考えることができる。また、［数２２］中の素子定数（Ｃ，Ｒ，Ｒｉｎ）は、インピーダンスアナライザ等の測定器によって測定することができる値である。また、電圧レベル（ＶＨ，ＶＬ）は、ＬＳＩに集積した場合には、テストモードを設け、これらの端子電圧をオシロスコープ等で観測できるようにしておけばよい。よって、［数２２］で表される電荷量ｑｏｓａは、容易に求めることができる。 The time Tosa when the output voltage V10 of the integration circuit 100 changes from the first reference voltage VH to the level of the second reference voltage VL is expressed by the above-described [Equation 13]. Here, if a virtual current Iosa flows through the detection resistor Rin and a voltage Vosa is generated at both ends,
Figure 0005635279
 And [Equation 13] is
Figure 0005635279
 It becomes. The product of the time Tosa and the current Iosa represents the amount of charge.
Figure 0005635279
 Thus, the charge amount qosa can be considered as a charge amount corresponding to the set input offset voltage Vosa. The element constants (C, R, Rin) in [Equation 22] are values that can be measured by a measuring instrument such as an impedance analyzer. When the voltage levels (VH, VL) are integrated in the LSI, a test mode may be provided so that these terminal voltages can be observed with an oscilloscope or the like. Therefore, the charge amount qosa expressed by [Equation 22] can be easily obtained.

次に、計測カウンタ１０７の１クロック当りの電荷量ｑｃｌｋを求める。   Next, a charge amount qclk per clock of the measurement counter 107 is obtained.

図５（ａ）は、トリミングステップでの計測カウンタ１０７及び電荷カウンタ１０６における時間の関係を示す。電荷量ｑｏｓａは、電荷カウンタ１０６の１カウント分の電荷量であるので、設定値Ｎカウントされたとき、すなわち、電荷カウンタ１０６がオーバーフローしたときの電荷量をＱｏｓａとすると、

Figure 0005635279
となる。 FIG. 5A shows a time relationship in the measurement counter 107 and the charge counter 106 in the trimming step. Since the charge amount qosa is a charge amount for one count of the charge counter 106, if the set amount N is counted, that is, the charge amount when the charge counter 106 overflows is Qosa,
Figure 0005635279
 It becomes.

電荷カウンタ１０６が設定値Ｎカウントに達し、電荷量Ｑｏｓａになったときの時間Ｔｏｓａｎを、クロックＣＬＫを用いて計測カウンタ１０７で計測する。このときのカウント数がＮｏｓａであり、レジスタ１０８に格納されている。   A time Tosan when the charge counter 106 reaches the set value N count and reaches the charge amount Qosa is measured by the measurement counter 107 using the clock CLK. The count number at this time is Nosa and is stored in the register 108.

計測カウンタ１０７の１クロック分の電荷量ｑｃｌｋは、このカウント数Ｎｏｓａを用いて、

Figure 0005635279
と表すことができる。［数２４］中のカウント数Ｎ，Ｎｏｓａと電荷量ｑｏｓａとはいずれも既知であるので、電荷量ｑｃｌｋは容易に求めることができる。 The charge amount qclk for one clock of the measurement counter 107 is calculated using this count number Nosa.
Figure 0005635279
 It can be expressed as. Since the count numbers N and Nosa and the charge quantity qosa in [Equation 24] are both known, the charge quantity qclk can be easily obtained.

計測ステップの充電状態では、トリミングステップで求めた電荷量ｑｏｓａ，ｑｃｌｋを用いて、電荷量を求める。   In the charged state of the measurement step, the charge amount is obtained using the charge amounts qosa and qclk obtained in the trimming step.

図５（ｂ）は、充電のときの計測カウンタ１０７及び電荷カウンタ１０６における時間の関係を示す。電荷カウンタ１０６の時間Ｔｍｃは、入力電圧Ｖｉｎと設定された入力オフセット電圧Ｖｏｓａとの影響を受けて、電荷カウンタ１０６がＮカウント後にオーバーフローした時間である。このとき、電荷量はＱｏｓａに達している。   FIG. 5B shows a time relationship in the measurement counter 107 and the charge counter 106 during charging. The time Tmc of the charge counter 106 is a time when the charge counter 106 overflows after N counts due to the influence of the input voltage Vin and the set input offset voltage Vosa. At this time, the charge amount has reached Qosa.

一方、計測カウンタ１０７では、電荷カウンタ１０６が時間Ｔｍｃに達したとき、

Figure 0005635279
の時間が経過している。 On the other hand, in the measurement counter 107, when the charge counter 106 reaches the time Tmc,
Figure 0005635279
 The time has passed.

計測カウンタ１０７の時間Ｔｏｓａｎは、設定された入力オフセット電圧Ｖｏｓａのみの影響を受けて、電荷カウンタ１０６がＮカウント後にオーバーフローに達した時間である。   The time Tosan of the measurement counter 107 is a time when the charge counter 106 reaches an overflow after N counts due to the influence of only the set input offset voltage Vosa.

よって、入力電圧Ｖｉｎのみに関する時間Ｔｃｈは、時間Ｔｍｃから時間Ｔｏｓａｎを減じた時間であり、

Figure 0005635279
である。この時間Ｔｃｈに対応する電荷量Ｑｃｈは、
Figure 0005635279
 として求めることができる。 Therefore, the time Tch related only to the input voltage Vin is a time obtained by subtracting the time Tosan from the time Tmc.
Figure 0005635279
 It is. The charge amount Qch corresponding to this time Tch is
Figure 0005635279
 Can be obtained as

したがって、図１の電荷計測回路１では、計測カウンタ１０７と充電カウンタ１０９との状態は、電荷量Ｑｏｓａ相当のカウント値Ｎｏｓａを減じたカウント値Ｎｃｈが残っており、このカウント値Ｎｃｈに、トリミングで求めた電荷量ｑｃｌｋを乗じれば、［数２７］で表されるように充電時の電荷量Ｑｃｈが求まる。   Therefore, in the charge measurement circuit 1 of FIG. 1, the count counter 107 and the charge counter 109 remain in the count value Nch obtained by subtracting the count value Nosa corresponding to the charge amount Qosa, and the count value Nch is trimmed. By multiplying the obtained charge amount qclk, the charge amount Qch at the time of charging is obtained as represented by [Equation 27].

計測ステップの放電状態においても同様に、トリミングステップで求めた電荷量ｑｏｓａ，ｑｃｌｋを用いて、電荷量を求める。   Similarly, in the discharge state of the measurement step, the charge amount is obtained using the charge amounts qosa and qclk obtained in the trimming step.

図５（ｃ）は、放電のときの計測カウンタ１０７及び電荷カウンタ１０６における時間の関係を示す。計測カウンタ１０７が時間Ｔｏｓａｎに達したとき、すなわち、Ｎｏｓａをカウント後にオーバーフローしたとき、電荷カウンタ１０６は、

Figure 0005635279
の時間を経過している。 FIG. 5C shows a time relationship in the measurement counter 107 and the charge counter 106 during discharge. When the measurement counter 107 reaches time Tosan, that is, when overflowing after counting Nosa, the charge counter 106
Figure 0005635279
 The time has passed.

電荷カウンタ１０６の時間Ｔｍｄは、入力電圧Ｖｉｎと設定された入力オフセット電圧Ｖｏｓａとの影響を受けて、電荷カウンタ１０６がＮカウント後にオーバーフローした時間である。このとき、電荷量はＱｏｓａに達している。   The time Tmd of the charge counter 106 is a time when the charge counter 106 overflows after N counts due to the influence of the input voltage Vin and the set input offset voltage Vosa. At this time, the charge amount has reached Qosa.

計測カウンタ１０７の時間Ｔｏｓａｎは、設定された入力オフセット電圧Ｖｏｓａのみの影響を受けて、電荷カウンタ１０６がＮカウント後にオーバーフローに達した時間である。   The time Tosan of the measurement counter 107 is a time when the charge counter 106 reaches an overflow after N counts due to the influence of only the set input offset voltage Vosa.

よって、入力電圧Ｖｉｎのみに関する時間Ｔｄｉｓは、計測カウンタ１０７の時間Ｔｏｓａｎから時間Ｔｍｄを減じた時間であり、

Figure 0005635279
である。この時間Ｔｄｉｓに対応する電荷量Ｑｄｉｓは、
Figure 0005635279
 として求めることができる。 Therefore, the time Tdis relating only to the input voltage Vin is a time obtained by subtracting the time Tmd from the time Tosan of the measurement counter 107.
Figure 0005635279
 It is. The charge amount Qdis corresponding to this time Tdis is
Figure 0005635279
 Can be obtained as

したがって、図１の電荷計測回路１では、電荷カウンタ１０６及び放電カウンタ１１０の状態は、電荷量Ｑｏｓａ相当のカウント値Ｎｏｓａを減じたカウント値Ｎｄｉｓが残っており、このカウント値Ｎｄｉｓに、トリミングで求めた電荷量ｑｏｓａを乗じれば、［数３０］で表されるように放電時の電荷量Ｑｄｉｓが求まる。   Therefore, in the charge measuring circuit 1 of FIG. 1, the count value Ndis obtained by subtracting the count value Nosa corresponding to the charge amount Qosa remains in the states of the charge counter 106 and the discharge counter 110, and the count value Ndis is obtained by trimming. By multiplying the charge amount qosa, the charge amount Qdis at the time of discharge can be obtained as represented by [Equation 30].

また、電流は、電荷量の変化量を経過時間で除算したものであるので、充電及び放電で求めた電荷量を用いて容易に求めることができる。   In addition, since the current is obtained by dividing the change amount of the charge amount by the elapsed time, it can be easily obtained using the charge amount obtained by charging and discharging.

例えば、充電電流Ｉｃｈは、

Figure 0005635279
で求まる。また、放電電流Ｉｄｉｓは、
Figure 0005635279
 で求まる。 For example, the charging current Ich is
Figure 0005635279
 It is obtained by Also, the discharge current Idis is
Figure 0005635279
 It is obtained by

《第２の実施形態》
図６は、本発明の第２の実施形態における電荷量計測回路１の構成図である。電荷量計測回路１は、第１のスイッチ１０１と、入力電圧Ｖｉｎを電荷量に相当するパルスに変換する電圧電荷変換回路１０と、電圧電荷変換回路１０の出力パルスをカウントする電荷計測回路２５と、入力電圧Ｖｉｎが０Ｖのときに電荷計測回路２５がオーバーフローするまでの時間をクロックＣＬＫで計測し、かつ電荷量計測時に計測時間の経過を示す時間計測回路３５と、電荷計測回路２５と時間計測回路３５との各々のオーバーフローの時間差に相当するクロックＣＬＫの数をカウントする電荷積算回路４０と、入力電圧Ｖｉｎが０Ｖのときの時間計測回路３５の計数値を保持し、かつ、その計数値を時間計測回路３５に設定する記憶回路５０とを用いて構成され、電圧電荷変換回路１０は、入力電圧Ｖｉｎの最大値より大きい、又は最小値より小さい入力オフセット電圧Ｖｏｓａを有する演算増幅回路１００ａを用いた積分回路１００を備えている。 << Second Embodiment >>
FIG. 6 is a configuration diagram of the charge amount measurement circuit 1 according to the second embodiment of the present invention. The charge amount measurement circuit 1 includes a first switch 101, a voltage charge conversion circuit 10 that converts an input voltage Vin into a pulse corresponding to the charge amount, and a charge measurement circuit 25 that counts output pulses of the voltage charge conversion circuit 10. The time until the charge measurement circuit 25 overflows when the input voltage Vin is 0 V is measured by the clock CLK, and the time measurement circuit 35 indicating the passage of the measurement time at the time of charge amount measurement, the charge measurement circuit 25 and the time measurement. The charge integration circuit 40 that counts the number of clocks CLK corresponding to each overflow time difference from the circuit 35, and the count value of the time measurement circuit 35 when the input voltage Vin is 0V, and the count value The voltage / charge conversion circuit 10 is configured to be larger than the maximum value of the input voltage Vin. And a integrating circuit 100 including an operational amplifier circuit 100a having the minimum value is less than the input offset voltage Vosa.

電圧電荷変換回路１０は、入力オフセット電圧Ｖｏｓａを有する演算増幅回路１００ａを用いて構成されている積分回路１００と、積分回路１００への入力電圧Ｖｉｎを、入力端子ａ又はＧＮＤ端子ｂに切り替える第１のスイッチ１０１と、積分回路１００の出力電圧Ｖ１０と第１の基準電圧ＶＨとを比較しその比較結果を出力する第１の比較回路１０２と、積分回路１００の出力電圧Ｖ１０と第２の基準電圧ＶＬとを比較しその比較結果を出力する第２の比較回路１０３と、第１の比較回路１０２の出力電圧Ｖ１２の反転、又は第２の比較回路１０３の出力電圧Ｖ１３の反転に応答してセット、リセットされる電圧を出力する論理回路１０４と、論理回路１０４の出力電圧Ｖ１４により導通と非導通とを制御される第２のスイッチ１０５とから構成されている。   The voltage-to-charge converter circuit 10 includes an integrating circuit 100 configured using an operational amplifier circuit 100a having an input offset voltage Vosa, and a first that switches an input voltage Vin to the integrating circuit 100 to an input terminal a or a GND terminal b. , The first comparison circuit 102 that compares the output voltage V10 of the integration circuit 100 and the first reference voltage VH and outputs the comparison result, the output voltage V10 of the integration circuit 100 and the second reference voltage Set in response to the second comparison circuit 103 that compares VL and outputs the comparison result, and the inversion of the output voltage V12 of the first comparison circuit 102 or the inversion of the output voltage V13 of the second comparison circuit 103 A logic circuit 104 that outputs a reset voltage, and a second switch 105 that is controlled to be turned on and off by an output voltage V14 of the logic circuit 104; It is al configuration.

電荷計測回路２５は、第１の比較回路１０２又は第２の比較回路１０３の出力電圧が反転した回数をカウントする電荷カウンタ１０６を備えている。   The charge measurement circuit 25 includes a charge counter 106 that counts the number of times the output voltage of the first comparison circuit 102 or the second comparison circuit 103 is inverted.

時間計測回路３５は、第１のスイッチ１０１がＧＮＤ端子ｂに切り替えられたとき、すなわち、トリミングステップのときに電荷カウンタ１０６がオーバーフローに至るまでの時間ＴｏｓａをクロックＣＬＫで計測し、かつ、第１のスイッチ１０１が入力端子ａに接続されたとき、すなわち、計測ステップのときにクロックＣＬＫをもとに計測時間の経過を示す計測カウンタ１０７を備えている。   When the first switch 101 is switched to the GND terminal b, that is, in the trimming step, the time measuring circuit 35 measures a time Tosa until the charge counter 106 overflows with the clock CLK, and first time When the switch 101 is connected to the input terminal a, that is, at the time of the measurement step, a measurement counter 107 that indicates the passage of the measurement time based on the clock CLK is provided.

電荷積算回路４０は、電荷カウンタ１０６のオーバーフロー信号（第１のオーバーフロー信号）ＯＦ１と、計測カウンタ１０７のオーバーフロー信号（第２のオーバーフロー信号）ＯＦ２とにより、先に入力されたいずれかのオーバーフロー信号から、後に入力された他のオーバーフロー信号までの期間を示すイネーブル信号ＥＮを生成するスタートストップ制御回路１１１と、スタートストップ制御回路１１１のイネーブル信号ＥＮによりカウント又は停止を制御される積算カウンタ１１２とから構成されている。   The charge integrating circuit 40 detects an overflow signal (first overflow signal) OF1 of the charge counter 106 and an overflow signal (second overflow signal) OF2 of the measurement counter 107 from any overflow signal previously input. And a start / stop control circuit 111 for generating an enable signal EN indicating a period until another overflow signal inputted later, and an integration counter 112 controlled to be counted or stopped by the enable signal EN of the start / stop control circuit 111. Has been.

記憶回路５０は、入力電圧Ｖｉｎが０Ｖのときに計測カウンタ１０７が計測した計測値を格納し、かつ当該計測値を計測カウンタ１０７に設定するレジスタ１０８から構成されている。   The storage circuit 50 includes a register 108 that stores a measurement value measured by the measurement counter 107 when the input voltage Vin is 0 V and sets the measurement value in the measurement counter 107.

積分回路１００は、演算増幅回路１００ａの出力端子ｅと反転入力端子ｃとの間にコンデンサＣと第２のスイッチ１０５とが並列に接続され、また、反転入力端子ｃと入力端子ａとの間に抵抗Ｒが接続され、更に、非反転入力端子ｄにＧＮＤ端子ｂが接続されている。演算増幅回路１００ａは、入力電圧範囲外のレベルの入力オフセット電圧Ｖｏｓａを有する。ここで、入力電圧範囲外とは、積分回路１００の入力電圧Ｖｉｎの最大値より大きい、又は最小値より小さい領域である。入力オフセット電圧Ｖｏｓａは、入力電圧Ｖｉｎの入力電圧範囲外のレベルに設定するのが望ましいが、入力電圧Ｖｉｎの発生頻度が少ない最大値又は最小値に近い領域に設定してもかまわない。   In the integrating circuit 100, a capacitor C and a second switch 105 are connected in parallel between the output terminal e and the inverting input terminal c of the operational amplifier circuit 100a, and between the inverting input terminal c and the input terminal a. A resistor R is connected to the non-inverting input terminal d, and a GND terminal b is connected to the non-inverting input terminal d. The operational amplifier circuit 100a has an input offset voltage Vosa whose level is outside the input voltage range. Here, “outside the input voltage range” is a region that is larger than the maximum value or smaller than the minimum value of the input voltage Vin of the integration circuit 100. The input offset voltage Vosa is preferably set at a level outside the input voltage range of the input voltage Vin, but may be set in a region close to the maximum value or the minimum value where the frequency of occurrence of the input voltage Vin is low.

次に、上記のように構成された本発明の実施形態の電荷量計測回路１の動作について説明する。ここでは、動作の理解を容易にするために、一定電流の場合、すなわち入力電圧Ｖｉｎが一定であり、かつ入力オフセット電圧をＶｏｓａ＞０のように設定した場合を例に説明する。   Next, the operation of the charge amount measuring circuit 1 of the embodiment of the present invention configured as described above will be described. Here, in order to facilitate understanding of the operation, a case where the current is constant, that is, the case where the input voltage Vin is constant and the input offset voltage is set such that Vosa> 0 will be described as an example.

充放電時の電荷量を計測する前に、演算増幅回路１００ａに設定された入力オフセット電圧Ｖｏｓａの影響を補正するための情報収集期間として、トリミングステップを設ける。   A trimming step is provided as an information collection period for correcting the influence of the input offset voltage Vosa set in the operational amplifier circuit 100a before measuring the charge amount during charging / discharging.

図７（ａ）〜図７（ｈ）に、設定された入力オフセット電圧Ｖｏｓａ＞０Ｖの場合のトリミングステップの動作を示す。まず、第１のスイッチ１０１をＧＮＤ端子ｂに切り替え、入力電圧をＶｉｎ＝０Ｖとする（図７（ａ））。このとき、積分回路１００の出力電圧Ｖ１０は、時間Ｔｏｓａの間に第２の基準電圧ＶＬから第１の基準電圧ＶＨまで増加するので、

Figure 0005635279
が成り立つ（図７（ｂ））。 FIGS. 7A to 7H show the operation of the trimming step when the set input offset voltage Vosa> 0V. First, the first switch 101 is switched to the GND terminal b, and the input voltage is set to Vin = 0 V (FIG. 7A). At this time, the output voltage V10 of the integrating circuit 100 increases from the second reference voltage VL to the first reference voltage VH during the time Tosa.
Figure 0005635279
 Holds (FIG. 7B).

［数３３］より、時間Ｔｏｓａは、

Figure 0005635279
で表され、この時間Ｔｏｓａの後に、積分回路１００の出力電圧Ｖ１０は第１の基準電圧ＶＨに到達し、第１の比較回路１０２の出力電圧Ｖ１２が図７（ｃ）のように反転する。この出力電圧Ｖ１２の反転により論理回路１０４は、第２のスイッチ１０５を導通する信号を出力する（図７（ｅ））。第２のスイッチ１０５が導通すると、コンデンサＣの両端が短絡されるため、積分回路１００の出力電圧Ｖ１０が減少する（図７（ｂ））。積分回路１００の出力電圧Ｖ１０が減少し、第２の基準電圧ＶＬに達すると、第２の比較回路１０３の出力電圧Ｖ１３が反転する（図７（ｄ））。この出力電圧Ｖ１３の反転により論理回路１０４は、第２のスイッチ１０５を非導通にする信号を出力する（図７（ｅ））。第２のスイッチ１０５が非導通になると、積分回路１００の出力電圧Ｖ１０が再び増加する（図７（ｂ））。計測カウンタ１０７は、論理回路１０４の出力電圧Ｖ１４の反転した回数が、電荷カウンタ１０６の設定値のＮカウントに達するまでの時間Ｔｏｓａｎ（図７（ｆ））を、周期ＴｃｌｋのクロックＣＬＫ（図７（ｇ））で計測する（図７（ｈ））。この時間情報Ｎｏｓａをレジスタ１０８に格納し、更に、この格納された時間情報Ｎｏｓａを計測カウンタ１０７に設定する。この時間情報Ｎｏｓａは、設定された入力オフセット電圧Ｖｏｓａに相当する電荷量を表している。 From [Equation 33], the time Tosa is
Figure 0005635279
 After this time Tosa, the output voltage V10 of the integration circuit 100 reaches the first reference voltage VH, and the output voltage V12 of the first comparison circuit 102 is inverted as shown in FIG. By inversion of the output voltage V12, the logic circuit 104 outputs a signal for making the second switch 105 conductive (FIG. 7E). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V10 of the integrating circuit 100 decreases (FIG. 7B). When the output voltage V10 of the integration circuit 100 decreases and reaches the second reference voltage VL, the output voltage V13 of the second comparison circuit 103 is inverted (FIG. 7 (d)). Due to the inversion of the output voltage V13, the logic circuit 104 outputs a signal for turning off the second switch 105 (FIG. 7E). When the second switch 105 becomes non-conductive, the output voltage V10 of the integrating circuit 100 increases again (FIG. 7B). The measurement counter 107 determines the time Tosan (FIG. 7 (f)) until the number of times the output voltage V14 of the logic circuit 104 is inverted reaches the N count of the set value of the charge counter 106, and the clock CLK (FIG. 7). (G)) to measure (FIG. 7 (h)). The time information Nosa is stored in the register 108, and the stored time information Nosa is set in the measurement counter 107. This time information Nosa represents a charge amount corresponding to the set input offset voltage Vosa.

なお、第２のスイッチ１０５が導通し、積分回路１００の出力電圧Ｖ１０が第１の基準電圧ＶＨから第２の基準電圧ＶＬに変化したとき、第２のスイッチ１０５には抵抗があるため時間Ｔｒｓｔ（図１９（ｂ）参照）が発生するが、一般にその値は小さいので、ここでは無視している。第２のスイッチ１０５の導通時の抵抗が大きい場合には、時間Ｔｒｓｔを測定し、補正してもよい。   When the second switch 105 is turned on and the output voltage V10 of the integration circuit 100 changes from the first reference voltage VH to the second reference voltage VL, the second switch 105 has a resistance, so that the time Trst (Refer to FIG. 19 (b)) occurs, but since its value is generally small, it is ignored here. If the resistance when the second switch 105 is conductive is large, the time Trst may be measured and corrected.

以上のようなトリミングステップの後、計測ステップに移る。計測ステップには、充電と放電との２状態があり、まず、充電のときの動作を図８（ａ）〜図８（ｊ）で説明する。ここでは、しかも０Ｖ＜Ｖｉｎ＜Ｖｏｓａの場合（図８（ａ））の動作を説明する。   After the trimming step as described above, the process proceeds to the measurement step. The measurement step has two states of charging and discharging. First, the operation during charging will be described with reference to FIGS. 8A to 8J. Here, the operation in the case of 0V <Vin <Vosa (FIG. 8A) will be described.

計測ステップでは、第１のスイッチ１０１を入力端子ａに切り替え、入力端子ａとＧＮＤ端子ｂとを検知抵抗Ｒｉｎの両端に接続した状態にする。このとき、積分回路１００の出力電圧Ｖ１０は、時間Ｔｍの間に第２の基準電圧ＶＬから第１の基準電圧ＶＨまで増加するので、

Figure 0005635279
が成り立つ（図８（ｂ））。 In the measurement step, the first switch 101 is switched to the input terminal a, and the input terminal a and the GND terminal b are connected to both ends of the detection resistor Rin. At this time, the output voltage V10 of the integration circuit 100 increases from the second reference voltage VL to the first reference voltage VH during the time Tm.
Figure 0005635279
 Holds (FIG. 8B).

入力電圧Ｖｉｎを一定としているので、時間Ｔｍは、

Figure 0005635279
で表される。また、ここでは、入力電圧Ｖｉｎは、０Ｖ＜Ｖｉｎ＜Ｖｏｓａであるので、時間Ｔｍは、トリミングステップで計測した時間Ｔｏｓａよりも長くなる。すなわち、
Figure 0005635279
 が成り立つ。 Since the input voltage Vin is constant, the time Tm is
Figure 0005635279
 It is represented by Here, since the input voltage Vin is 0V <Vin <Vosa, the time Tm is longer than the time Tosa measured in the trimming step. That is,
Figure 0005635279
 Holds.

この時間Ｔｍの後に、積分回路１００の出力電圧Ｖ１０は第１の基準電圧ＶＨに到達し、第１の比較回路１０２の出力電圧Ｖ１２が反転する。この出力電圧Ｖ１２の反転により論理回路１０４は、第２のスイッチ１０５を導通する信号を出力する（図８（ｃ））。また、このとき電荷カウンタ１０６は１カウント加算する（図８（ｄ））。第２のスイッチ１０５が導通すると、コンデンサＣの両端が短絡されるため、積分回路１００の出力電圧Ｖ１０が減少する（図８（ｂ））。積分回路１００の出力電圧Ｖ１０が減少し、第２の基準電圧ＶＬに達すると、第２の比較回路１０３の出力電圧Ｖ１３が反転する。この出力電圧Ｖ１３の反転により論理回路１０４は、第２のスイッチ１０５を非導通にする信号を出力する（図８（ｃ））。第２のスイッチ１０５が非導通になると、積分回路１００の出力電圧Ｖ１０が再び増加し、第１の基準電圧ＶＨに達すると（図８（ｂ））、電荷カウンタ１０６は１カウント加算する（図８（ｄ））。入力電圧Ｖｉｎが継続して印加されたとき、以上の動作を繰り返す。   After this time Tm, the output voltage V10 of the integration circuit 100 reaches the first reference voltage VH, and the output voltage V12 of the first comparison circuit 102 is inverted. By inversion of the output voltage V12, the logic circuit 104 outputs a signal for conducting the second switch 105 (FIG. 8C). At this time, the charge counter 106 adds 1 count (FIG. 8D). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V10 of the integrating circuit 100 decreases (FIG. 8B). When the output voltage V10 of the integration circuit 100 decreases and reaches the second reference voltage VL, the output voltage V13 of the second comparison circuit 103 is inverted. By inversion of the output voltage V13, the logic circuit 104 outputs a signal for making the second switch 105 non-conductive (FIG. 8C). When the second switch 105 becomes non-conductive, the output voltage V10 of the integration circuit 100 increases again, and when the first reference voltage VH is reached (FIG. 8B), the charge counter 106 adds 1 count (FIG. 8). 8 (d)). When the input voltage Vin is continuously applied, the above operation is repeated.

電荷カウンタ１０６は、設定値Ｎまでカウントするごとに（図８（ｄ））第１のオーバーフロー信号ＯＦ１を出力する（図８（ｅ））。一方、計測カウンタ１０７は、レジスタ１０８に格納された時間情報Ｎｏｓａまでカウントする（図８（ｆ））ごとに、すなわち、時間Ｔｏｓａｎが経過するごとに、第２のオーバーフロー信号ＯＦ２を出力する（図８（ｇ））。スタートストップ制御回路１１１は、計測カウンタ１０７の第２のオーバーフロー信号ＯＦ２（図８（ｇ））からスタートし、電荷カウンタ１０６の第１のオーバーフロー信号ＯＦ１(図８（ｅ）)でストップするイネーブル信号ＥＮを出力する（図８（ｈ））。積算カウンタ１１２は、スタートストップ制御回路１１１からイネーブル信号ＥＮが出力されている期間のクロックＣＬＫ（図８（ｉ））の数をカウントする（図８（ｊ））。積算カウンタ１１２がストップしている期間の長さは、設定された入力オフセット電圧Ｖｏｓａに相当する電荷量を表し、スタートからストップまでの期間の長さは、検知抵抗Ｒｉｎの両端に発生した入力電圧Ｖｉｎに相当する電荷量を表す。したがって、積算カウンタ１１２には、入力電圧Ｖｉｎに相当する測定したい電荷量のみが累積加算されることになる。   Each time the charge counter 106 counts up to the set value N (FIG. 8D), it outputs the first overflow signal OF1 (FIG. 8E). On the other hand, the measurement counter 107 outputs the second overflow signal OF2 every time it counts up to the time information Nosa stored in the register 108 (FIG. 8 (f)), that is, every time the time Tosan elapses (FIG. 8). 8 (g)). The start / stop control circuit 111 starts from the second overflow signal OF2 of the measurement counter 107 (FIG. 8 (g)) and stops at the first overflow signal OF1 (FIG. 8 (e)) of the charge counter 106. EN is output (FIG. 8 (h)). The integration counter 112 counts the number of clocks CLK (FIG. 8 (i)) during which the enable signal EN is output from the start / stop control circuit 111 (FIG. 8 (j)). The length of the period in which the integration counter 112 is stopped represents the amount of charge corresponding to the set input offset voltage Vosa, and the length of the period from the start to the stop is the input voltage generated at both ends of the detection resistor Rin. It represents the amount of charge corresponding to Vin. Therefore, only the charge amount to be measured corresponding to the input voltage Vin is cumulatively added to the integration counter 112.

次に、放電のときの動作を、図９（ａ）〜図９（ｊ）により説明する。ここでは、入力電圧Ｖｉｎが−Ｖｏｓａ＜Ｖｉｎ＜０Ｖの場合（図９（ａ））の動作を説明する。   Next, the operation at the time of discharging will be described with reference to FIGS. 9 (a) to 9 (j). Here, the operation when the input voltage Vin is −Vosa <Vin <0 V (FIG. 9A) will be described.

充電のときと同様に、計測ステップでは、第１のスイッチ１０１を入力端子ａに切り替え、入力端子ａとＧＮＤ端子ｂとを検知抵抗Ｒｉｎの両端に接続した状態にする。このとき、積分回路１００の出力電圧Ｖ１０は、時間Ｔｍの間に第２の基準電圧ＶＬから第１の基準電圧ＶＨまで増加するので、

Figure 0005635279
が成り立つ（図９（ｂ））。 As in the case of charging, in the measurement step, the first switch 101 is switched to the input terminal a, and the input terminal a and the GND terminal b are connected to both ends of the detection resistor Rin. At this time, the output voltage V10 of the integration circuit 100 increases from the second reference voltage VL to the first reference voltage VH during the time Tm.
Figure 0005635279
 Holds (FIG. 9B).

入力電圧Ｖｉｎを一定としているので、時間Ｔｍは、

Figure 0005635279
で表される。また、ここでは、入力電圧Ｖｉｎは、Ｖｉｎ＜０Ｖであるので、時間Ｔｍは、トリミングステップで計測した時間Ｔｏｓａよりも短くなる。すなわち、
Figure 0005635279
 が成り立つ。 Since the input voltage Vin is constant, the time Tm is
Figure 0005635279
 It is represented by Here, since the input voltage Vin is Vin <0V, the time Tm is shorter than the time Tosa measured in the trimming step. That is,
Figure 0005635279
 Holds.

この時間Ｔｍの後に、積分回路１００の出力電圧Ｖ１０は第１の基準電圧ＶＨに到達し、第１の比較回路１０２の出力電圧Ｖ１２が反転する。この出力電圧Ｖ１２の反転により論理回路１０４は、第２のスイッチ１０５を導通する信号を出力する（図９（ｃ））。また、このとき電荷カウンタ１０６は１カウント加算する（図９（ｄ））。第２のスイッチ１０５が導通すると、コンデンサＣの両端が短絡されるため、積分回路１００の出力電圧Ｖ１０が減少する（図９（ｂ））。積分回路１００の出力電圧Ｖ１０が減少し、第２の基準電圧ＶＬに達すると、第２の比較回路１０３の出力電圧Ｖ１３が反転する。この出力電圧Ｖ１３の反転により論理回路１０４は、第２のスイッチ１０５を非導通にする信号を出力する（図９（ｃ））。第２のスイッチ１０５が非導通になると、積分回路１００の出力電圧Ｖ１０が再び増加し、第１の基準電圧ＶＨに達すると（図９（ｂ））、電荷カウンタ１０６は１カウント加算する（図９（ｄ））。入力電圧Ｖｉｎが継続して印加されたとき、充電状態と同様に、以上の動作を繰り返す。   After this time Tm, the output voltage V10 of the integration circuit 100 reaches the first reference voltage VH, and the output voltage V12 of the first comparison circuit 102 is inverted. By inversion of the output voltage V12, the logic circuit 104 outputs a signal for conducting the second switch 105 (FIG. 9C). At this time, the charge counter 106 adds 1 count (FIG. 9D). When the second switch 105 is turned on, both ends of the capacitor C are short-circuited, so that the output voltage V10 of the integrating circuit 100 decreases (FIG. 9B). When the output voltage V10 of the integration circuit 100 decreases and reaches the second reference voltage VL, the output voltage V13 of the second comparison circuit 103 is inverted. By inversion of the output voltage V13, the logic circuit 104 outputs a signal for turning off the second switch 105 (FIG. 9C). When the second switch 105 becomes non-conductive, the output voltage V10 of the integrating circuit 100 increases again. When the second switch 105 reaches the first reference voltage VH (FIG. 9B), the charge counter 106 adds 1 count (FIG. 9). 9 (d)). When the input voltage Vin is continuously applied, the above operation is repeated as in the charged state.

電荷カウンタ１０６は、設定値Ｎまでカウントするごとに（図８（ｄ））第１のオーバーフロー信号ＯＦ１を出力する（図８（ｅ））。一方、計測カウンタ１０７は、レジスタ１０８に格納された時間情報Ｎｏｓａまでカウントする（図８（ｆ））ごとに、すなわち、時間Ｔｏｓａｎが経過するごとに、第２のオーバーフロー信号ＯＦ２を出力する（図８（ｇ））。スタートストップ制御回路１１１は、電荷カウンタ１０６の第１のオーバーフロー信号ＯＦ１（図８（ｅ））からスタートし、計測カウンタ１０７の第２のオーバーフロー信号ＯＦ２(図８（ｇ）)でストップするイネーブル信号ＥＮを出力する（図８（ｈ））。積算カウンタ１１２は、スタートストップ制御回路１１１からイネーブル信号ＥＮが出力されている期間のクロックＣＬＫ（図８（ｉ））の数をカウントする（図８（ｊ））。積算カウンタ１１２がストップしている期間の長さは、設定された入力オフセット電圧Ｖｏｓａに相当する電荷量を表し、スタートからストップまでの期間の長さは、検知抵抗Ｒｉｎの両端に発生した入力電圧Ｖｉｎに相当する電荷量を表す。したがって、積算カウンタ１１２には、入力電圧Ｖｉｎに相当する測定したい電荷量のみが累積加算されることになる。   Each time the charge counter 106 counts up to the set value N (FIG. 8D), it outputs the first overflow signal OF1 (FIG. 8E). On the other hand, the measurement counter 107 outputs the second overflow signal OF2 every time it counts up to the time information Nosa stored in the register 108 (FIG. 8 (f)), that is, every time the time Tosan elapses (FIG. 8). 8 (g)). The start / stop control circuit 111 starts from the first overflow signal OF1 of the charge counter 106 (FIG. 8 (e)) and stops at the second overflow signal OF2 (FIG. 8 (g)) of the measurement counter 107. EN is output (FIG. 8 (h)). The integration counter 112 counts the number of clocks CLK (FIG. 8 (i)) during which the enable signal EN is output from the start / stop control circuit 111 (FIG. 8 (j)). The length of the period in which the integration counter 112 is stopped represents the amount of charge corresponding to the set input offset voltage Vosa, and the length of the period from the start to the stop is the input voltage generated at both ends of the detection resistor Rin. It represents the amount of charge corresponding to Vin. Therefore, only the charge amount to be measured corresponding to the input voltage Vin is cumulatively added to the integration counter 112.

充電と放電とでは、電荷カウンタ１０６と計測カウンタ１０７とのそれぞれのオーバーフロー信号ＯＦ１，ＯＦ２によるスタートとストップとが逆になるだけであり、その他の動作は同じでよい。   In charge and discharge, only the start and stop by the overflow signals OF1 and OF2 of the charge counter 106 and the measurement counter 107 are reversed, and the other operations may be the same.

次に、上記のように動作する本発明の実施形態の電荷量計測回路１から、電荷量の求め方を説明する。   Next, how to obtain the charge amount from the charge amount measurement circuit 1 according to the embodiment of the present invention that operates as described above will be described.

トリミングステップでは、電荷カウンタ１０６の１カウント当りの電荷量ｑｏｓａと、計測カウンタ１０７の１クロック当りの電荷量ｑｃｌｋとを検出する。   In the trimming step, the charge amount qosa per count of the charge counter 106 and the charge amount qclk per clock of the measurement counter 107 are detected.

まず、電荷カウンタ１０６の１カウント当りの電荷量ｑｏｓａを求める。   First, the charge amount qosa per count of the charge counter 106 is obtained.

積分回路１００の出力電圧Ｖ１０が第１の基準電圧ＶＨから第２の基準電圧ＶＬのレベルに変化する時間Ｔｏｓａは、前述の［数３４］で表される。ここで、検知抵抗Ｒｉｎに仮想の電流Ｉｏｓａが流れ、両端に電圧Ｖｏｓａが発生したとすると、

Figure 0005635279
が成り立ち、［数３４］は、
Figure 0005635279
 となる。時間Ｔｏｓａと電流Ｉｏｓａとの積は、電荷量を表すので、それをｑｏｓａとおくと、
Figure 0005635279
 となり、電荷量ｑｏｓａは、設定された入力オフセット電圧Ｖｏｓａに相当する電荷量と考えることができる。また、［数４３］中の素子定数（Ｃ，Ｒ，Ｒｉｎ）は、インピーダンスアナライザ等の測定器によって測定することができる値である。また、電圧レベル（ＶＨ，ＶＬ）は、ＬＳＩに集積した場合には、テストモードを設け、これらの端子電圧をオシロスコープ等で観測できるようにしておけばよい。よって、［数４３］で表される電荷量ｑｏｓａは、容易に求めることができる。 The time Tosa when the output voltage V10 of the integration circuit 100 changes from the first reference voltage VH to the level of the second reference voltage VL is expressed by the above-described [Equation 34]. Here, if a virtual current Iosa flows through the detection resistor Rin and a voltage Vosa is generated at both ends,
Figure 0005635279
 And [Equation 34] is
Figure 0005635279
 It becomes. The product of the time Tosa and the current Iosa represents the amount of charge.
Figure 0005635279
 Thus, the charge amount qosa can be considered as a charge amount corresponding to the set input offset voltage Vosa. The element constants (C, R, Rin) in [Equation 43] are values that can be measured by a measuring instrument such as an impedance analyzer. When the voltage levels (VH, VL) are integrated in the LSI, a test mode may be provided so that these terminal voltages can be observed with an oscilloscope or the like. Therefore, the charge amount qosa expressed by [Equation 43] can be easily obtained.

次に、計測カウンタ１０７の１クロック当りの電荷量ｑｃｌｋを求める。   Next, a charge amount qclk per clock of the measurement counter 107 is obtained.

図１０（ａ）は、トリミングステップでの計測カウンタ１０７及び電荷カウンタ１０６における時間の関係を示す。電荷量ｑｏｓａは、電荷カウンタ１０６の１カウント分の電荷量であるので、設定値Ｎカウントされたとき、すなわち、電荷カウンタ１０６がオーバーフローしたときの電荷量をＱｏｓａとすると、

Figure 0005635279
となる。 FIG. 10A shows a time relationship in the measurement counter 107 and the charge counter 106 in the trimming step. Since the charge amount qosa is a charge amount for one count of the charge counter 106, if the set amount N is counted, that is, the charge amount when the charge counter 106 overflows is Qosa,
Figure 0005635279
 It becomes.

電荷カウンタ１０６が設定値Ｎカウントに達し、電荷量Ｑｏｓａになったときの時間Ｔｏｓａｎを、クロックＣＬＫを用いて計測カウンタ１０７で計測する。このときのカウント数がＮｏｓａであり、レジスタ１０８に格納されている。   A time Tosan when the charge counter 106 reaches the set value N count and reaches the charge amount Qosa is measured by the measurement counter 107 using the clock CLK. The count number at this time is Nosa and is stored in the register 108.

計測カウンタ１０７の１クロック分の電荷量ｑｃｌｋは、このカウント数Ｎｏｓａを用いて、

Figure 0005635279
と表すことができる。［数４５］中のカウント数Ｎ，Ｎｏｓａと電荷量ｑｏｓａとはいずれも既知であるので、電荷量ｑｃｌｋは容易に求めることができる。 The charge amount qclk for one clock of the measurement counter 107 is calculated using this count number Nosa.
Figure 0005635279
 It can be expressed as. Since the count number N, Nosa and the charge amount qosa in [Equation 45] are both known, the charge amount qclk can be easily obtained.

計測ステップの充電状態では、トリミングステップで求めた電荷量ｑｃｌｋを用いて、電荷量を求める。   In the charged state of the measurement step, the charge amount is obtained using the charge amount qclk obtained in the trimming step.

図１０（ｂ）は、充電のときの計測カウンタ１０７、電荷カウンタ１０６及び積算カウンタ１１２における時間の関係を示す。電荷カウンタ１０６の時間Ｔｍｃは、入力電圧Ｖｉｎと設定された入力オフセット電圧Ｖｏｓａとの影響を受けて、電荷カウンタ１０６がＮカウント後にオーバーフローした時間である。このとき、電荷量はＱｏｓａに達している。計測カウンタ１０７の時間Ｔｏｓａｎは、トリミングステップで設定された入力オフセット電圧Ｖｏｓａのみの影響を受けて、電荷カウンタ１０６がＮカウント後にオーバーフローに達した時間である。積算カウンタ１１２は、計測カウンタ１０７の第２のオーバーフロー信号ＯＦ２が出力されてからカウントを開始し、電荷カウンタ１０６の第１のオーバーフロー信号ＯＦ１が出力されるとカウントを停止する。積算カウンタ１１２がカウントした時間Ｔｃｈは、入力電圧Ｖｉｎのみに影響を受けた時間に相当する、時間Ｔｍｃと時間Ｔｏｓａｎとの時間差である。この時間差Ｔｃｈの間に積算カウンタ１１２は、クロックＣＬＫの数をカウントしている（Ｎｃｈ）。よって、時間Ｔｃｈは、

Figure 0005635279
で表される。この時間Ｔｃｈに対応する電荷量Ｑｃｈは、
Figure 0005635279
 として求めることができる。 FIG. 10B shows a time relationship in the measurement counter 107, the charge counter 106, and the integration counter 112 during charging. The time Tmc of the charge counter 106 is a time when the charge counter 106 overflows after N counts due to the influence of the input voltage Vin and the set input offset voltage Vosa. At this time, the charge amount has reached Qosa. The time Tosan of the measurement counter 107 is a time when the charge counter 106 reaches an overflow after N counts due to the influence of only the input offset voltage Vosa set in the trimming step. The integration counter 112 starts counting after the second overflow signal OF2 of the measurement counter 107 is output, and stops counting when the first overflow signal OF1 of the charge counter 106 is output. The time Tch counted by the integration counter 112 is a time difference between the time Tmc and the time Tosan corresponding to the time affected only by the input voltage Vin. During this time difference Tch, the integration counter 112 counts the number of clocks CLK (Nch). Therefore, the time Tch is
Figure 0005635279
 It is represented by The charge amount Qch corresponding to this time Tch is
Figure 0005635279
 Can be obtained as

したがって、図６の電荷計測回路１における積算カウンタ１１２の状態は、電荷カウンタ１０６と計測カウンタ１０７との各々のオーバーフローの時間差Ｔｃｈに相当するクロックＣＬＫの数がカウントされている。このカウント値Ｎｃｈに、トリミングステップで求めた電荷量ｑｃｌｋを乗じれば、［数４７］で表されるように充電時の電荷量Ｑｃｈが求まる。   Therefore, the state of the integration counter 112 in the charge measurement circuit 1 in FIG. 6 is counted by the number of clocks CLK corresponding to the overflow time difference Tch between the charge counter 106 and the measurement counter 107. By multiplying the count value Nch by the charge amount qclk obtained in the trimming step, the charge amount Qch at the time of charging is obtained as represented by [Equation 47].

計測ステップの放電状態においても同様に、トリミングステップで求めた電荷量ｑｃｌｋを用いて、電荷量を求める。   Similarly, in the discharge state of the measurement step, the charge amount is obtained using the charge amount qclk obtained in the trimming step.

図１０（ｃ）は、放電のときの計測カウンタ１０７、電荷カウンタ１０６及び積算カウンタ１１２における時間の関係を示す。   FIG. 10C shows a time relationship in the measurement counter 107, the charge counter 106, and the integration counter 112 during discharge.

電荷カウンタ１０６の時間Ｔｍｄは、入力電圧Ｖｉｎと設定された入力オフセット電圧Ｖｏｓａとの影響を受けて、電荷カウンタ１０６がＮカウント後にオーバーフローした時間である。このとき、電荷量はＱｏｓａに達している。計測カウンタ１０７の時間Ｔｏｓａｎは、設定された入力オフセット電圧Ｖｏｓａのみの影響を受けて、計測カウンタ１０７がＮｏｓａカウント後にオーバーフローに達した時間である。積算カウンタ１１２は、電荷カウンタ１０６の第１のオーバーフロー信号ＯＦ１が出力されてからカウントを開始し、計測カウンタ１０７の第２のオーバーフロー信号ＯＦ２が出力されるとカウントを停止する。積算カウンタ１１２がカウントした時間Ｔｄｉｓは、入力電圧Ｖｉｎのみに影響を受けた時間に相当する、時間Ｔｏｓａｎと時間Ｔｍｄとの時間差である。この時間差Ｔｄｉｓの間に積算カウンタ１１２は、クロックＣＬＫの数をカウントしている（Ｎｄｉｓ）。よって、時間Ｔｄｉｓは、

Figure 0005635279
で表される。この時間Ｔｄｉｓに対応する電荷量Ｑｄｉｓは、
Figure 0005635279
 として求めることができる。 The time Tmd of the charge counter 106 is a time when the charge counter 106 overflows after N counts due to the influence of the input voltage Vin and the set input offset voltage Vosa. At this time, the charge amount has reached Qosa. The time Tosan of the measurement counter 107 is a time when the measurement counter 107 reaches an overflow after counting Nosa, under the influence of only the set input offset voltage Vosa. The integration counter 112 starts counting after the first overflow signal OF1 of the charge counter 106 is output, and stops counting when the second overflow signal OF2 of the measurement counter 107 is output. The time Tdis counted by the integration counter 112 is a time difference between the time Tosan and the time Tmd, which corresponds to a time affected only by the input voltage Vin. During this time difference Tdis, the integration counter 112 counts the number of clocks CLK (Ndis). Therefore, the time Tdis is
Figure 0005635279
 It is represented by The charge amount Qdis corresponding to this time Tdis is
Figure 0005635279
 Can be obtained as

したがって、図６の電荷計測回路１における積算カウンタ１１２の状態は、電荷カウンタ１０６と計測カウンタ１０７との各々のオーバーフローの時間差Ｔｄｉｓに相当するクロックＣＬＫの数がカウントされている。このカウント値Ｎｄｉｓに、トリミングステップで求めた電荷量ｑｃｌｋを乗じれば、［数４９］で表されるように放電時の電荷量Ｑｄｉｓが求まる。   Therefore, in the state of the integration counter 112 in the charge measurement circuit 1 of FIG. 6, the number of clocks CLK corresponding to the overflow time difference Tdis between the charge counter 106 and the measurement counter 107 is counted. By multiplying the count value Ndis by the charge amount qclk obtained in the trimming step, the charge amount Qdis at the time of discharge can be obtained as represented by [Equation 49].

また、電流は、電荷量の変化量を経過時間で除算したものであるので、充電及び放電で求めた電荷量を用いて容易に求めることができる。   In addition, since the current is obtained by dividing the change amount of the charge amount by the elapsed time, it can be easily obtained using the charge amount obtained by charging and discharging.

例えば、充電電流Ｉｃｈは、

Figure 0005635279
で求まる。また、放電電流Ｉｄｉｓは、
Figure 0005635279
 で求まる。 For example, the charging current Ich is
Figure 0005635279
 It is obtained by Also, the discharge current Idis is
Figure 0005635279
 It is obtained by

図１１（ａ）及び図１１（ｂ）は、第１及び第２の実施形態の電荷量計測回路１が備えている積分回路１００の増幅演算回路１００ａの入力オフセット電圧Ｖｏｓａの分布と、入力電圧Ｖｉｎの範囲とを示す図である。   11A and 11B show the distribution of the input offset voltage Vosa and the input voltage of the amplification operation circuit 100a of the integration circuit 100 provided in the charge amount measurement circuit 1 of the first and second embodiments. It is a figure which shows the range of Vin.

本発明の実施形態においても従来と同様に、製品の量産時に演算増幅回路１００ａの入力オフセット電圧Ｖｏｓａのばらつきは発生する。本発明の実施形態では、この入力オフセット電圧のばらつきが存在する状態で入力オフセット電圧Ｖｏｓａを入力電圧範囲外に設定する（図１１（ａ））。   Also in the embodiment of the present invention, variation in the input offset voltage Vosa of the operational amplifier circuit 100a occurs at the time of mass production of products as in the prior art. In the embodiment of the present invention, the input offset voltage Vosa is set outside the input voltage range in a state where the variation of the input offset voltage exists (FIG. 11A).

−Ｖｍｉｎ≦Ｖｉｎ＜０Ｖのとき、Ｔｍ＜Ｔｏｓａとなり、従来の電荷量計測回路２と同様に、入力オフセット電圧Ｖｏｓａの影響を補正し、正しい電荷量を計測することができる。   When −Vmin ≦ Vin <0V, Tm <Tosa, and the influence of the input offset voltage Vosa can be corrected and the correct charge amount can be measured as in the conventional charge amount measurement circuit 2.

一方、０Ｖ＜Ｖｉｎ≦＋Ｖｍａｘのとき、Ｔｍ＞Ｔｏｓａとなるが、このような場合でも本発明の電荷量計測回路１は、充電時の動作で説明したように、入力オフセット電圧Ｖｏｓａの影響を補正する機能を備えており、正しい電荷量を計測することができる。   On the other hand, when 0 V <Vin ≦ + Vmax, Tm> Tosa. Even in such a case, the charge amount measuring circuit 1 of the present invention corrects the influence of the input offset voltage Vosa as described in the operation during charging. The correct charge amount can be measured.

以上、第１及び第２の実施形態によると、積分回路１００に用いられる演算増幅回路１００ａに入力オフセット電圧Ｖｏｓａを設定することによって、入力電圧Ｖｉｎの全測定範囲に対して、検知抵抗Ｒｉｎに流れる電荷量を計測することができる。また、入力電圧Ｖｉｎと設定された入力オフセット電圧ＶｏｓａとがＶｉｎ＜Ｖｏｓａの条件を満たし、かつ、適当な差をつけることによって、Ｖｉｎ＝Ｖｏｓａの状態とはならないため、第１の比較回路１０２の出力電圧Ｖ１２は必ず反転し、検知抵抗Ｒｉｎに流れる電荷量を計測することができる。   As described above, according to the first and second embodiments, by setting the input offset voltage Vosa in the operational amplifier circuit 100a used in the integration circuit 100, the entire measurement range of the input voltage Vin flows to the detection resistor Rin. The amount of charge can be measured. Further, since the input voltage Vin and the set input offset voltage Vosa satisfy the condition of Vin <Vosa and an appropriate difference is not established, the state of Vin = Vosa is not obtained. The output voltage V12 is always inverted, and the amount of charge flowing through the detection resistor Rin can be measured.

図１２〜図１６は、第１及び第２の実施形態に係る演算増幅回路１００ａの入力オフセット電圧Ｖｏｓａを実現する例である。   12 to 16 are examples of realizing the input offset voltage Vosa of the operational amplifier circuit 100a according to the first and second embodiments.

図１２は、演算増幅回路によく用いられる差動入力段の１対のトランジスタのサイズに差をつけて入力オフセット電圧Ｖｏｓａを設定した例である。ここでは、差動入力段の一方のトランジスタを並列に複数接続することによりトランジスタのサイズに差をつけている。Ｉ０は電流源、ＭＰ１〜３はＰチャネル型ＭＯＳトランジスタ、ＭＮ１〜２はＮチャネル型ＭＯＳトランジスタである。図１３は、演算増幅回路によく用いられる電流源の電流量に差をつけて入力オフセット電圧Ｖｏｓａを設定した例である。ここでは、電流源としてカレントミラーを構成する１対のトランジスタの一方を並列に複数接続することによりトランジスタのサイズに差をつけ、電流量に差をつけている。Ｉ０は電流源、ＭＰ１〜２はＰチャネル型ＭＯＳトランジスタ、ＭＮ１〜３はＮチャネル型ＭＯＳトランジスタである。   FIG. 12 shows an example in which the input offset voltage Vosa is set with a difference in the size of a pair of transistors in a differential input stage often used in an operational amplifier circuit. Here, the transistor size is differentiated by connecting a plurality of transistors in one of the differential input stages in parallel. I0 is a current source, MP1 to MP3 are P-channel MOS transistors, and MN1 to MN2 are N-channel MOS transistors. FIG. 13 shows an example in which the input offset voltage Vosa is set with a difference in the amount of current of a current source often used in an operational amplifier circuit. Here, by connecting one of a pair of transistors constituting a current mirror as a current source in parallel, a difference is made in the size of the transistor, and the current amount is made different. I0 is a current source, MP1 and MP2 are P-channel MOS transistors, and MN1 to MN3 are N-channel MOS transistors.

図１４は、演算増幅回路によく用いられる差動入力段の１対のトランジスタに接続されるオフセット抵抗の抵抗値に差をつけて入力オフセット電圧Ｖｏｓａを設定した例である。ここでは、差動入力段の一方のトランジスタのみにオフセット抵抗Ｒｏｆを接続することにより抵抗値に差をつけている。図１５は、演算増幅回路によく用いられる電流源に接続されるオフセット抵抗の抵抗値に差をつけて入力オフセット電圧Ｖｏｓａを設定した例である。ここでは、一方の電流源のみにオフセット抵抗Ｒｏｆを接続することにより抵抗値に差をつけている。   FIG. 14 shows an example in which the input offset voltage Vosa is set by making a difference between resistance values of offset resistors connected to a pair of transistors in a differential input stage often used in an operational amplifier circuit. Here, the resistance value is differentiated by connecting the offset resistor Rof to only one transistor of the differential input stage. FIG. 15 shows an example in which the input offset voltage Vosa is set by adding a difference to the resistance value of an offset resistor connected to a current source often used in an operational amplifier circuit. Here, the resistance value is differentiated by connecting the offset resistor Rof to only one current source.

図１２〜図１５では、一般的な演算増幅回路を用いて説明したが、折り返しカスコード差動増幅回路（フォールデッドカスコード型増幅回路やＲａｉｌ−ｔｏ−Ｒａｉｌ型増幅回路）等の、他の差動又は演算増幅回路であっても同様の効果が得られるのは言うまでもない。   12 to 15 are described using a general operational amplifier circuit, but other differentials such as a folded cascode differential amplifier circuit (folded cascode amplifier circuit or Rail-to-Rail amplifier circuit) are also used. It goes without saying that the same effect can be obtained even with an operational amplifier circuit.

図１６は、増幅器ＡＭＰにバイアス電圧を印加することにより入力オフセット電圧Ｖｏｓａを設定した演算増幅回路の回路図である。   FIG. 16 is a circuit diagram of an operational amplifier circuit in which the input offset voltage Vosa is set by applying a bias voltage to the amplifier AMP.

なお、第１及び第２の実施形態では、演算増幅回路１００ａの非反転入力側に入力オフセット電圧Ｖｏｓａを設定したが、反転入力側に入力オフセット電圧Ｖｏｓａを設定し、所望の動作を得るようにしても、第１及び第２の実施形態と同様の効果が得られる。   In the first and second embodiments, the input offset voltage Vosa is set on the non-inverting input side of the operational amplifier circuit 100a. However, the input offset voltage Vosa is set on the inverting input side to obtain a desired operation. However, the same effect as the first and second embodiments can be obtained.

更に、第１及び第２の実施形態では、演算増幅回路１００ａに入力オフセット電圧Ｖｏｓａを設定しているが、演算増幅回路１００ａの外部からバイアス電圧を印加しても同様の効果が得られることは言うまでもない。   Further, in the first and second embodiments, the input offset voltage Vosa is set in the operational amplifier circuit 100a. However, the same effect can be obtained even if a bias voltage is applied from the outside of the operational amplifier circuit 100a. Needless to say.

また、第１の実施形態では放電計測回路２０と充電計測回路３０と記憶回路５０とを用いた例を、第２の実施形態では電荷計測回路２５と時間計測回路３５と電荷積算回路４０と記憶回路５０とを用いた例をそれぞれ示したが、これらの機能をマイクロコンピュータや専用の演算回路で処理しても同様の効果が得られる。また、加算及び減算の処理をアップダウンカウンタで行ってもよい。   In the first embodiment, an example using the discharge measurement circuit 20, the charge measurement circuit 30, and the storage circuit 50 is used. In the second embodiment, the charge measurement circuit 25, the time measurement circuit 35, the charge integration circuit 40, and the storage are stored. Although examples using the circuit 50 are shown, the same effect can be obtained even if these functions are processed by a microcomputer or a dedicated arithmetic circuit. Further, addition and subtraction processing may be performed by an up / down counter.

図１７は、第１及び第２の実施形態を応用した携帯型電子機器３への応用例を示す。携帯型電子機器３は、二次電池の充放電時に流れる電流を入力電圧Ｖｉｎに変換する検知抵抗Ｒｉｎと、入力電圧Ｖｉｎから検知抵抗Ｒｉｎに流れる電荷量又は電流を計測する電荷量計測回路１と、電荷量計測回路１によって計測された電荷量から二次電池の残容量を計算処理する演算回路（マイクロコンピュータ）４と、このマイクロコンピュータ４の計算処理結果を表示する表示回路５とから構成されている。   FIG. 17 shows an application example to the portable electronic device 3 to which the first and second embodiments are applied. The portable electronic device 3 includes a detection resistor Rin that converts a current that flows during charging and discharging of the secondary battery into an input voltage Vin, and a charge amount measurement circuit 1 that measures the amount of charge or current flowing from the input voltage Vin to the detection resistor Rin. And an arithmetic circuit (microcomputer) 4 for calculating the remaining capacity of the secondary battery from the charge amount measured by the charge amount measuring circuit 1, and a display circuit 5 for displaying the calculation processing result of the microcomputer 4. ing.

電荷量計測回路１は、第１及び第２の実施形態のように、入力電圧Ｖｉｎの最大値より大きい、又は最小値より小さい入力オフセット電圧Ｖｏｓａを有する演算増幅回路１００ａを用いた積分回路１００を備えている。したがって、このような携帯型電子機器３は、入力電圧Ｖｉｎの全測定範囲において、不感帯を有することなく、電荷量又は電流量を計測することができる。   As in the first and second embodiments, the charge amount measurement circuit 1 includes an integration circuit 100 using an operational amplifier circuit 100a having an input offset voltage Vosa that is larger than the maximum value of the input voltage Vin or smaller than the minimum value. I have. Therefore, such a portable electronic device 3 can measure the amount of charge or the amount of current without having a dead zone in the entire measurement range of the input voltage Vin.

本発明の電荷量計測回路は、二次電池を搭載した携帯電話、デジタルカメラ、ゲーム機等の携帯型電子機器や電気自動車等に有用である。また、電流計等にも応用可能である。   The charge amount measurement circuit of the present invention is useful for portable electronic devices such as mobile phones, digital cameras, and game machines equipped with secondary batteries, electric vehicles, and the like. It can also be applied to ammeters and the like.

１，２ 電荷量計測回路
３ 携帯型電子機器
４ 演算回路（マイクロコンピュータ）
５ 表示回路
１０ 電圧電荷変換回路
２０ 放電計測回路
２５ 電荷計測回路
３０ 充電計測回路
３５ 時間計測回路
４０ 電荷積算回路
５０ 記憶回路
１００，２００ 積分回路
１００ａ，２００ａ 演算増幅回路
１０１，１０５ スイッチ
１０２，１０３ 比較回路
１０４ 論理回路
１０６ 電荷カウンタ
１０７ 計測カウンタ
１０８ レジスタ
１０９ 充電カウンタ
１１０ 放電カウンタ
１１１ スタートストップ制御回路
１１２ 積算カウンタ
２０６ 非同期カウンタ
２０７ タイマ
ＡＭＰ 増幅器
Ｃ コンデンサ
ＣＬＫ クロック
ＥＮ イネーブル信号
ＯＦ１，ＯＦ２ オーバーフロー信号
Ｒ，Ｒｉｎ，Ｒｏｆ 抵抗
Ｖ１０，Ｖ２０ 積分回路の出力電圧
Ｖ１２，Ｖ１３，Ｖ２２，Ｖ２３ 比較回路の出力電圧
Ｖ１４，Ｖ２４ 論理回路の出力電圧
Ｖｄｄ 電源電圧
Ｖｉｎ 入力電圧
ＶＨ 第１の基準電圧
ＶＬ 第２の基準電圧
Ｖｏｓ，Ｖｏｓａ 入力オフセット電圧
ａ 入力端子
ｂ ＧＮＤ端子
ｃ 演算増幅回路の反転入力端子
ｄ 演算増幅回路の非反転入力端子
ｅ 演算増幅回路の出力端子 1, 2 Charge measurement circuit 3 Portable electronic device 4 Arithmetic circuit (microcomputer)
5 display circuit 10 voltage charge conversion circuit 20 discharge measurement circuit 25 charge measurement circuit 30 charge measurement circuit 35 time measurement circuit 40 charge integration circuit 50 storage circuit 100, 200 integration circuit 100a, 200a operational amplification circuit 101, 105 switch 102, 103 comparison Circuit 104 Logic circuit 106 Charge counter 107 Measurement counter 108 Register 109 Charge counter 110 Discharge counter 111 Start / stop control circuit 112 Integration counter 206 Asynchronous counter 207 Timer AMP Amplifier C Capacitor CLK Clock EN Enable signal OF1, OF2 Overflow signal R, Rin, Rof Resistor V10, V20 Integration circuit output voltage V12, V13, V22, V23 Comparison circuit output voltage V14, V24 Logic circuit output voltage Vdd Power supply voltage Vin input Pressure VH first reference voltage VL second reference voltage Vos, the output terminal of the non-inverting input terminal e operational amplifier inverting input terminal d operational amplifier circuit Vosa input offset voltage a input terminal b GND terminal c operational amplifier circuit

Claims (33)

入力電圧を電荷量に相当するパルスに変換する電圧電荷変換回路と、
各々前記電圧電荷変換回路の出力パルスをカウントする充電計測回路及び放電計測回路と、
前記入力電圧が０Ｖのときの前記充電計測回路の計数値を保持し、かつ当該計数値を前記充電計測回路に設定する記憶回路とを有する電荷量計測回路であって、
前記充電計測回路のカウントがオーバーフローに至ったときには前記放電計測回路の計数値を減算し、前記放電計測回路のカウントがオーバーフローに至ったときには前記充電計測回路の計数値を減算するように構成され、かつ、
前記電圧電荷変換回路は、前記入力電圧の最大値より大きい、又は最小値より小さい入力オフセット電圧を有する演算増幅回路を用いた積分回路を備えたことを特徴とする電荷量計測回路。 A voltage charge conversion circuit that converts an input voltage into a pulse corresponding to the amount of charge; and
A charge measuring circuit and a discharge measuring circuit, each counting an output pulse of the voltage-to-charge converter circuit;
A charge amount measurement circuit having a storage circuit that holds a count value of the charge measurement circuit when the input voltage is 0 V and sets the count value in the charge measurement circuit;
The count value of the discharge measurement circuit is subtracted when the count of the charge measurement circuit reaches an overflow, and the count value of the charge measurement circuit is subtracted when the count of the discharge measurement circuit reaches an overflow, And,
2. The charge amount measuring circuit according to claim 1, wherein the voltage-to-charge converter circuit includes an integrating circuit using an operational amplifier circuit having an input offset voltage that is greater than a maximum value or less than a minimum value of the input voltage. 請求項１記載の電荷量計測回路において、
前記電圧電荷変換回路は、
前記積分回路への入力電圧を、計測対象となる電圧又は基準電圧に切り替える第１のスイッチと、
前記積分回路の出力電圧と第１の基準電圧とを比較しその比較結果を出力する第１の比較回路と、
前記積分回路の出力電圧と第２の基準電圧とを比較しその比較結果を出力する第２の比較回路と、
前記第１の比較回路の出力電圧の反転又は前記第２の比較回路の出力電圧の反転に応答してセット、リセットされる電圧を出力する論理回路と、
前記論理回路の出力電圧により導通と非導通とを制御されて前記積分回路を初期化する第２のスイッチとを更に備えたことを特徴とする電荷量計測回路。 The charge amount measurement circuit according to claim 1,
The voltage to charge conversion circuit is
A first switch for switching an input voltage to the integration circuit to a voltage to be measured or a reference voltage;
A first comparison circuit that compares the output voltage of the integration circuit with a first reference voltage and outputs the comparison result;
A second comparison circuit that compares the output voltage of the integration circuit with a second reference voltage and outputs the comparison result;
A logic circuit that outputs a voltage that is set and reset in response to inversion of the output voltage of the first comparison circuit or inversion of the output voltage of the second comparison circuit;
A charge amount measuring circuit, further comprising: a second switch that controls conduction and non-conduction by an output voltage of the logic circuit to initialize the integration circuit. 請求項２記載の電荷量計測回路において、
前記充電計測回路は計測カウンタ及び充電カウンタを、前記放電計測回路は電荷カウンタ及び放電カウンタをそれぞれ備え、
前記計測カウンタは、前記第１のスイッチが前記基準電圧に切り替えられたときには、前記電荷カウンタがオーバーフローに至るまでの時間を計測し、かつ、前記第１のスイッチが前記計測対象となる電圧に接続されたときには計測時間の経過を示すように構成され、
前記充電カウンタは、前記計測カウンタがオーバーフローしたときに１カウント加算し、前記電荷カウンタがオーバーフローしたときに１カウント減算することを特徴とする電荷量計測回路。 The charge amount measuring circuit according to claim 2 ,
The charge measurement circuit includes a measurement counter and a charge counter, and the discharge measurement circuit includes a charge counter and a discharge counter,
The measurement counter measures the time until the charge counter overflows when the first switch is switched to the reference voltage, and the first switch is connected to the voltage to be measured. Is configured to show the passage of measurement time,
The charge amount measurement circuit according to claim 1, wherein the charge counter adds 1 count when the measurement counter overflows and subtracts 1 count when the charge counter overflows. 請求項３記載の電荷量計測回路において、
前記電荷カウンタは、前記第１の比較回路の出力電圧又は前記第２の比較回路の出力電圧が反転した回数をカウントし、
前記放電カウンタは、前記電荷カウンタがオーバーフローしたときに１カウント加算し、前記計測カウンタがオーバーフローしたときに１カウント減算することを特徴とする電荷量計測回路。 In the charge amount measurement circuit according to claim 3,
The charge counter counts the number of times the output voltage of the first comparison circuit or the output voltage of the second comparison circuit is inverted,
The charge amount measurement circuit according to claim 1, wherein the discharge counter adds 1 count when the charge counter overflows and subtracts 1 count when the measurement counter overflows. 請求項３記載の電荷量計測回路において、
前記記憶回路は、前記入力電圧が０Ｖのときに前記計測カウンタが計測した計測値を格納し、かつ当該計測値を前記計測カウンタに設定するレジスタであることを特徴とする電荷量計測回路。 In the charge amount measurement circuit according to claim 3,
The charge amount measurement circuit, wherein the storage circuit is a register that stores a measurement value measured by the measurement counter when the input voltage is 0 V and sets the measurement value in the measurement counter. 請求項５記載の電荷量計測回路において、
前記レジスタは、アップカウンタ又はダウンカウンタであることを特徴とする電荷量計測回路。 The charge amount measurement circuit according to claim 5,
The charge amount measuring circuit, wherein the register is an up counter or a down counter. 請求項１記載の電荷量計測回路において、
前記演算増幅回路は、差動入力段の１対のトランジスタのサイズに差をつけることによって前記入力オフセット電圧を発生させることを特徴とする電荷量計測回路。 The charge amount measurement circuit according to claim 1,
The charge amount measuring circuit, wherein the operational amplifier circuit generates the input offset voltage by making a difference between the sizes of a pair of transistors in a differential input stage. 請求項１記載の電荷量計測回路において、
前記演算増幅回路は、差動入力段の１対のトランジスタに接続される電流源の電流量に差をつけることによって前記入力オフセット電圧を発生させることを特徴とする電荷量計測回路。 The charge amount measurement circuit according to claim 1,
The charge amount measuring circuit, wherein the operational amplifier circuit generates the input offset voltage by making a difference in a current amount of a current source connected to a pair of transistors in a differential input stage. 請求項１記載の電荷量計測回路において、
前記演算増幅回路は、差動入力段の１対のトランジスタに接続されるオフセット抵抗の抵抗値に差をつけることによって前記入力オフセット電圧を発生させることを特徴とする電荷量計測回路。 The charge amount measurement circuit according to claim 1,
The charge amount measuring circuit, wherein the operational amplifier circuit generates the input offset voltage by making a difference between resistance values of offset resistors connected to a pair of transistors in a differential input stage. 請求項１記載の電荷量計測回路において、
前記演算増幅回路は、差動入力段の１対のトランジスタに接続された電流源に接続されるオフセット抵抗の抵抗値に差をつけることによって前記入力オフセット電圧を発生させることを特徴とする電荷量計測回路。 The charge amount measurement circuit according to claim 1,
The operational amplifier circuit generates the input offset voltage by differentiating a resistance value of an offset resistor connected to a current source connected to a pair of transistors in a differential input stage. Measuring circuit. 請求項１記載の電荷量計測回路において、
前記演算増幅回路は、反転入力端子又は非反転入力端子のいずれかに前記積分回路の入力電圧の最大値より大きい、又は最小値より小さいバイアス電圧が印加されることを特徴とする電荷量計測回路。 The charge amount measurement circuit according to claim 1,
In the operational amplifier circuit, a charge voltage measuring circuit, wherein a bias voltage larger than a maximum value or smaller than a minimum value of the input voltage of the integrating circuit is applied to either an inverting input terminal or a non-inverting input terminal. . 請求項１記載の電荷量計測回路において、
前記記憶回路は、アップカウンタ又はダウンカウンタであることを特徴とする電荷量計測回路。 The charge amount measurement circuit according to claim 1,
The charge amount measuring circuit, wherein the memory circuit is an up counter or a down counter. 請求項１記載の電荷量計測回路において、
前記入力電圧は、所定の電源に直列接続された検知抵抗の両端電圧であることを特徴とする電荷量計測回路。 The charge amount measurement circuit according to claim 1,
The charge amount measuring circuit, wherein the input voltage is a voltage across a sensing resistor connected in series to a predetermined power source. 二次電池に直列に接続された検知抵抗と、
前記検知抵抗に流れる電流により発生する電圧を入力とし、前記検知抵抗に流れる電流に相当する電荷量を出力する請求項１記載の電荷量計測回路と、
前記電荷量計測回路により計測された電荷量から二次電池の残容量を計算する演算回路と、
前記演算回路の計算結果を表示する表示回路とを備えたことを特徴とする携帯型電子機器。 A sensing resistor connected in series to the secondary battery;
The charge amount measuring circuit according to claim 1, wherein a voltage generated by a current flowing through the detection resistor is input, and a charge amount corresponding to the current flowing through the detection resistor is output.
An arithmetic circuit for calculating the remaining capacity of the secondary battery from the charge amount measured by the charge amount measurement circuit;
A portable electronic device comprising a display circuit for displaying a calculation result of the arithmetic circuit. 請求項１４記載の携帯型電子機器において、
前記演算回路は、マイクロコンピュータであることを特徴とする携帯型電子機器。 The portable electronic device according to claim 14, wherein
A portable electronic device, wherein the arithmetic circuit is a microcomputer. 入力電圧を電荷量に相当するパルスに変換する電圧電荷変換回路と、
前記電圧電荷変換回路の出力パルスをカウントする電荷計測回路と、
前記入力電圧が０Ｖのときに前記電荷計測回路がオーバーフローするまでの時間をクロックで計測し、かつ電荷量計測時に計測時間の経過を示す時間計測回路と、
前記電荷計測回路と前記時間計測回路との各々のオーバーフローの時間差に相当するクロック数をカウントする電荷積算回路と、
前記入力電圧が０Ｖのときの前記時間計測回路の計数値を保持し、かつ当該計数値を前記時間計測回路に設定する記憶回路とを有し、
前記電圧電荷変換回路は、前記入力電圧の最大値より大きい、又は最小値より小さい入力オフセット電圧を有する演算増幅回路を用いた積分回路を備えたことを特徴とする電荷量計測回路。 A voltage charge conversion circuit that converts an input voltage into a pulse corresponding to the amount of charge; and
A charge measuring circuit for counting output pulses of the voltage-to-charge converter circuit;
A time measurement circuit that measures the time until the charge measurement circuit overflows when the input voltage is 0 V with a clock and indicates the passage of the measurement time when measuring the charge amount; and
A charge integrating circuit that counts the number of clocks corresponding to the time difference of overflow between the charge measuring circuit and the time measuring circuit;
A storage circuit that holds a count value of the time measurement circuit when the input voltage is 0 V and sets the count value in the time measurement circuit;
2. The charge amount measuring circuit according to claim 1, wherein the voltage-to-charge converter circuit includes an integrating circuit using an operational amplifier circuit having an input offset voltage that is greater than a maximum value or less than a minimum value of the input voltage. 請求項１６記載の電荷量計測回路において、
前記電圧電荷変換回路は、
前記積分回路への入力電圧を、計測対象となる電圧又は基準電圧に切り替える第１のスイッチと、
前記積分回路の出力電圧と第１の基準電圧とを比較しその比較結果を出力する第１の比較回路と、
前記積分回路の出力電圧と第２の基準電圧とを比較しその比較結果を出力する第２の比較回路と、
前記第１の比較回路の出力電圧の反転又は前記第２の比較回路の出力電圧の反転に応答してセット、リセットされる電圧を出力する論理回路と、
前記論理回路の出力電圧により導通と非導通とを制御されて前記積分回路を初期化する第２のスイッチとを更に備えたことを特徴とする電荷量計測回路。 The charge amount measuring circuit according to claim 16,
The voltage to charge conversion circuit is
A first switch for switching an input voltage to the integration circuit to a voltage to be measured or a reference voltage;
A first comparison circuit that compares the output voltage of the integration circuit with a first reference voltage and outputs the comparison result;
A second comparison circuit that compares the output voltage of the integration circuit with a second reference voltage and outputs the comparison result;
A logic circuit that outputs a voltage that is set and reset in response to inversion of the output voltage of the first comparison circuit or inversion of the output voltage of the second comparison circuit;
A charge amount measuring circuit, further comprising: a second switch that controls conduction and non-conduction by an output voltage of the logic circuit to initialize the integration circuit. 請求項１７記載の電荷量計測回路において、
前記電荷計測回路は、前記第１の比較回路の出力電圧又は前記第２の比較回路の出力電圧が反転した回数をカウントする電荷カウンタを備えたことを特徴とする電荷量計測回路。 The charge amount measurement circuit according to claim 17,
The charge measurement circuit includes a charge counter that counts the number of times the output voltage of the first comparison circuit or the output voltage of the second comparison circuit is inverted. 請求項１８記載の電荷量計測回路において、
前記時間計測回路は、前記第１のスイッチが前記基準電圧に切り替えられたときには、前記電荷カウンタがオーバーフローに至るまでの時間を計測し、かつ、前記第１のスイッチが前記計測対象となる電圧に接続されたときには計測時間の経過を示す計測カウンタを備えたことを特徴とする電荷量計測回路。 The charge amount measurement circuit according to claim 18 ,
When the first switch is switched to the reference voltage, the time measurement circuit measures a time until the charge counter reaches an overflow, and the first switch is set to the voltage to be measured. A charge amount measurement circuit comprising a measurement counter indicating the passage of measurement time when connected. 請求項１９記載の電荷量計測回路において、
前記計測カウンタは、アップカウンタ又はダウンカウンタであることを特徴とする電荷量計測回路。 The charge amount measuring circuit according to claim 19,
The charge amount measurement circuit, wherein the measurement counter is an up counter or a down counter. 請求項１６記載の電荷量計測回路において、
前記電荷積算回路は、
前記電荷計測回路のオーバーフロー信号と前記時間計測回路のオーバーフロー信号とにより、先に入力されたいずれかのオーバーフロー信号から、後に入力された他のオーバーフロー信号までの期間を示すイネーブル信号を生成するスタートストップ制御回路と、
前記スタートストップ制御回路の前記イネーブル信号によりカウント又は停止を制御される積算カウンタとを備えたことを特徴とする電荷量計測回路。 The charge amount measuring circuit according to claim 16,
The charge integrating circuit is
Start / stop that generates an enable signal indicating a period from one of the previously input overflow signals to another overflow signal that is input later, based on the overflow signal of the charge measuring circuit and the overflow signal of the time measuring circuit A control circuit;
A charge amount measuring circuit comprising: an integration counter whose counting or stopping is controlled by the enable signal of the start / stop control circuit. 請求項２１記載の電荷量計測回路において、
前記積算カウンタは、アップカウンタ又はダウンカウンタであることを特徴とする電荷量計測回路。 The charge amount measuring circuit according to claim 21,
The charge amount measuring circuit, wherein the integration counter is an up counter or a down counter. 請求項１６記載の電荷量計測回路において、
前記記憶回路は、前記入力電圧が０Ｖのときに前記時間計測回路が計測した計測値を格納し、かつ当該計測値を前記時間計測回路に設定することを特徴とする電荷量計測回路。 The charge amount measuring circuit according to claim 16,
The charge amount measurement circuit, wherein the storage circuit stores a measurement value measured by the time measurement circuit when the input voltage is 0 V, and sets the measurement value in the time measurement circuit. 請求項２３記載の電荷量計測回路において、
前記記憶回路は、レジスタであることを特徴とする電荷量計測回路。 The charge amount measurement circuit according to claim 23,
The charge amount measuring circuit, wherein the memory circuit is a register. 請求項２３記載の電荷量計測回路において、
前記記憶回路は、アップカウンタ又はダウンカウンタであることを特徴とする電荷量計測回路。 The charge amount measurement circuit according to claim 23,
The charge amount measuring circuit, wherein the memory circuit is an up counter or a down counter. 請求項１６記載の電荷量計測回路において、
前記演算増幅回路は、差動入力段の１対のトランジスタのサイズに差をつけることによって前記入力オフセット電圧を発生させることを特徴とする電荷量計測回路。 The charge amount measuring circuit according to claim 16,
The charge amount measuring circuit, wherein the operational amplifier circuit generates the input offset voltage by making a difference between the sizes of a pair of transistors in a differential input stage. 請求項１６記載の電荷量計測回路において、
前記演算増幅回路は、差動入力段の１対のトランジスタに接続される電流源の電流量に差をつけることによって前記入力オフセット電圧を発生させることを特徴とする電荷量計測回路。 The charge amount measuring circuit according to claim 16,
The charge amount measuring circuit, wherein the operational amplifier circuit generates the input offset voltage by making a difference in a current amount of a current source connected to a pair of transistors in a differential input stage. 請求項１６記載の電荷量計測回路において、
前記演算増幅回路は、差動入力段の１対のトランジスタに接続されるオフセット抵抗の抵抗値に差をつけることによって前記入力オフセット電圧を発生させることを特徴とする電荷量計測回路。 The charge amount measuring circuit according to claim 16,
The charge amount measuring circuit, wherein the operational amplifier circuit generates the input offset voltage by making a difference between resistance values of offset resistors connected to a pair of transistors in a differential input stage. 請求項１６記載の電荷量計測回路において、
前記演算増幅回路は、差動入力段の１対のトランジスタに接続された電流源に接続されるオフセット抵抗の抵抗値に差をつけることによって前記入力オフセット電圧を発生させることを特徴とする電荷量計測回路。 The charge amount measuring circuit according to claim 16,
The operational amplifier circuit generates the input offset voltage by differentiating a resistance value of an offset resistor connected to a current source connected to a pair of transistors in a differential input stage. Measuring circuit. 請求項１６記載の電荷量計測回路において、
前記演算増幅回路は、反転入力端子又は非反転入力端子のいずれかに前記積分回路の入力電圧の最大値より大きい、又は最小値より小さいバイアス電圧が印加されることを特徴とする電荷量計測回路。 The charge amount measuring circuit according to claim 16,
In the operational amplifier circuit, a charge voltage measuring circuit, wherein a bias voltage larger than a maximum value or smaller than a minimum value of the input voltage of the integrating circuit is applied to either an inverting input terminal or a non-inverting input terminal. . 請求項１６記載の電荷量計測回路において、
前記入力電圧は、所定の電源に直列接続された検知抵抗の両端電圧であることを特徴とする電荷量計測回路。 The charge amount measuring circuit according to claim 16,
The charge amount measuring circuit, wherein the input voltage is a voltage across a sensing resistor connected in series to a predetermined power source. 二次電池に直列に接続された検知抵抗と、
前記検知抵抗に流れる電流により発生する電圧を入力とし、前記検知抵抗に流れる電流に相当する電荷量を出力する請求項１６記載の電荷量計測回路と、
前記電荷量計測回路により計測された電荷量から二次電池の残容量を計算する演算回路と、
前記演算回路の計算結果を表示する表示回路とを備えたことを特徴とする携帯型電子機器。 A sensing resistor connected in series to the secondary battery;
The charge amount measurement circuit according to claim 16, wherein a voltage generated by a current flowing through the detection resistor is input, and a charge amount corresponding to the current flowing through the detection resistor is output.
An arithmetic circuit for calculating the remaining capacity of the secondary battery from the charge amount measured by the charge amount measurement circuit;
A portable electronic device comprising a display circuit for displaying a calculation result of the arithmetic circuit. 請求項３２記載の携帯型電子機器において、
前記演算回路は、マイクロコンピュータであることを特徴とする携帯型電子機器。 The portable electronic device according to claim 32, wherein
A portable electronic device, wherein the arithmetic circuit is a microcomputer.
JP2010030562A 2009-02-25 2010-02-15 Charge measurement circuit Expired - Fee Related JP5635279B2 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010030562A JP5635279B2 (en) 2009-04-28 2010-02-15 Charge measurement circuit
PCT/JP2010/001247 WO2010098090A1 (en) 2009-02-25 2010-02-24 Voltage polarity discrimination circuit and electrical load measuring circuit
US13/218,193 US8901891B2 (en) 2009-02-25 2011-08-25 Voltage polarity determination circuit and charge amount measurement circuit

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009109716 2009-04-28
JP2009109716 2009-04-28
JP2010030562A JP5635279B2 (en) 2009-04-28 2010-02-15 Charge measurement circuit

Publications (2)

Publication Number Publication Date
JP2010276596A JP2010276596A (en) 2010-12-09
JP5635279B2 true JP5635279B2 (en) 2014-12-03

Family

ID=43423675

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010030562A Expired - Fee Related JP5635279B2 (en) 2009-02-25 2010-02-15 Charge measurement circuit

Country Status (1)

Country Link
JP (1) JP5635279B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013253841A (en) * 2012-06-06 2013-12-19 Fuji Electric Co Ltd Current sensing circuit
CN106872903B (en) * 2017-02-22 2019-09-10 重庆长安新能源汽车科技有限公司 Electric quantity acquisition circuit and method, battery capacity measuring circuit and its measurement method

Also Published As

Publication number Publication date
JP2010276596A (en) 2010-12-09

Similar Documents

Publication Publication Date Title
EP0952456B1 (en) Means for determining the integrated value of current flow, means for determining the value of current flow and a battery pack employing those means
US8901891B2 (en) Voltage polarity determination circuit and charge amount measurement circuit
US7911185B2 (en) Battery voltage detection circuit
US8305035B2 (en) Energy storage device
US20110037475A1 (en) Battery Capacity Estimation by DCIR
KR100763117B1 (en) Voltage-frequency converter and method of changing reference voltage therein
EP2863546A2 (en) Semiconductor device and electronic control device
JP4553567B2 (en) Battery charge / discharge monitoring circuit and battery charge / discharge monitoring method
JP2019168892A (en) Operational amplification circuit and current detector using same
JP5635279B2 (en) Charge measurement circuit
WO2010098090A1 (en) Voltage polarity discrimination circuit and electrical load measuring circuit
JP4451731B2 (en) Method and apparatus for determining ratio between RC time constant and target value of integrated circuit
US20170288439A1 (en) Signal processing circuit, coulomb counter circuit, and electronic device
JP3543579B2 (en) Method and apparatus for detecting charge / discharge current of secondary battery
JP2013253841A (en) Current sensing circuit
JP3204091B2 (en) Charge / discharge current measuring device
CN115360667A (en) Leakage protection circuit, integrated circuit, electronic device, and method
JP2010054229A (en) Capacitance measuring apparatus
JP5355144B2 (en) Voltage polarity discrimination circuit
JPH11344546A (en) Current integrated value detecting device, current detecting device and battery pack using them
JP2009229165A (en) Coulomb counter, and its internal power supply control method
JP2007155654A (en) Discharge and charge control circuit, and rechargeable power supply unit
JP3992999B2 (en) Charge current detection circuit
JP3933533B2 (en) One-shot pulse generator with test circuit and test method for one-shot pulse generator using the test circuit
JPH0949749A (en) Electromagnetic flowmeter

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121024

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20121105

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140314

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140930

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141016

R151 Written notification of patent or utility model registration

Ref document number: 5635279

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees