JP5633232B2 - Integrated circuit device and electronic apparatus - Google Patents

Description

本発明は、ＥＰＤ（electrophoretic display）パネル（電気泳動表示パネル）等の電気光学パネルを駆動する集積回路装置、及び、そのような集積回路装置を搭載した電子機器等に関する。   The present invention relates to an integrated circuit device that drives an electro-optical panel such as an EPD (electrophoretic display) panel (electrophoretic display panel), and an electronic device or the like equipped with such an integrated circuit device.

例えば、ＥＰＤパネルは、トッププレーン電極と複数のセグメント電極との間に設けられた電気泳動層を含んでおり、セグメント電極とトッププレーン電極との間に駆動電圧を印加することによって、そのセグメント電極に対応する画素の色が変化する。そのような電気光学パネルを駆動するために、表示ドライバーと呼ばれる集積回路装置が用いられている。   For example, an EPD panel includes an electrophoretic layer provided between a top plane electrode and a plurality of segment electrodes. By applying a driving voltage between the segment electrode and the top plane electrode, the segment electrode The color of the pixel corresponding to. In order to drive such an electro-optical panel, an integrated circuit device called a display driver is used.

また、大きさの異なる電気光学パネルに対応するために、複数の表示ドライバーを組み合わせて使用することも考えられる。例えば、小さいサイズの電気光学パネル（例えば、６４セグメント）を駆動するためには、１つの表示ドライバーのみを用い、大きいサイズの電気光学パネル（例えば、３２０セグメント）を駆動するためには、複数の表示ドライバーを組み合わせて用いることが考えられる。   In addition, in order to cope with electro-optical panels having different sizes, it is conceivable to use a combination of a plurality of display drivers. For example, to drive a small size electro-optic panel (eg, 64 segments), only one display driver is used, and to drive a large size electro-optic panel (eg, 320 segments), a plurality of A combination of display drivers can be considered.

関連する技術として、特許文献１には、マルチ画面表示装置において、マルチ画面を構成する複数の表示ユニットが同期を取りながら画面切り換えを行うようにして、多彩な画像表示を可能にすることが開示されている。このマルチ画面表示装置においては、システムコントローラから複数の表示ユニットに画面切換タイミングを与えるトリガ信号の送出手段が設けられ、それぞれの表示ユニットに違ったＩＤ情報が設定され、システムコントローラが、各表示ユニットのＩＤ情報によってマルチ画面上の表示位置を識別する。   As a related technique, Patent Document 1 discloses that in a multi-screen display device, a plurality of display units constituting a multi-screen can perform screen switching while synchronizing, thereby enabling various image displays. Has been. In this multi-screen display device, a trigger signal sending means for giving screen switching timing to a plurality of display units is provided from the system controller, different ID information is set for each display unit, and the system controller is connected to each display unit. The display position on the multi-screen is identified by the ID information.

特許文献１によれば、マルチ画面表示装置において、表示ユニットを制御するシステムコントローラから任意の複数の表示ユニットに対して、表示画面の切り換えを行うためのタイミングを与えるトリガ信号を出力することにより、任意の複数の表示ユニットに対して表示画面の切り換え動作を同時に行わせることができる。   According to Patent Document 1, in a multi-screen display device, by outputting a trigger signal that gives timing for switching display screens to a plurality of arbitrary display units from a system controller that controls the display units, Display screen switching operations can be performed simultaneously on any of a plurality of display units.

特開平６−２１４５３４号公報（第１、１３−１４頁、図１）JP-A-6-214534 (first, pages 13-14, FIG. 1)

一方、ＥＰＤパネル等の電気光学パネルにおいては、１つのセグメント電極における表示状態（階調）が、第１の表示データに対応する第１の表示状態から第２の表示データに対応する第２の表示状態に変化する際に、全てのセグメント電極とトッププレーン電極との間に印加される電圧を所定の規則に従って変化させることにより、表示状態を安定化させることが行われている。   On the other hand, in an electro-optical panel such as an EPD panel, the display state (gradation) in one segment electrode is changed from a first display state corresponding to the first display data to a second display data corresponding to the second display data. When changing to the display state, the display state is stabilized by changing the voltage applied between all the segment electrodes and the top plane electrode according to a predetermined rule.

従って、複数の集積回路装置を組み合わせて１つの電気光学パネルを駆動する場合に、それらの集積回路装置において個別に駆動信号を生成すると、複数の集積回路装置からＥＰＤパネルの複数のセグメントに供給される駆動波形の変化タイミングがずれて、表示品質に影響を与えてしまう。そこで、複数の集積回路装置間において駆動波形の変化タイミングをどのようにして揃えるかが問題となる。   Accordingly, when driving a single electro-optic panel by combining a plurality of integrated circuit devices, if a drive signal is individually generated in each of the integrated circuit devices, it is supplied from the plurality of integrated circuit devices to a plurality of segments of the EPD panel. The drive waveform change timing is shifted and the display quality is affected. Therefore, it is a problem how to arrange the drive waveform change timings among a plurality of integrated circuit devices.

本発明の第１の観点に係る集積回路装置は、電気光学パネルを駆動するために、マスター又はスレーブとして設定可能な集積回路装置であって、順次供給される表示データを格納する表示データ格納部と、選択信号に従って、複数の期間に対応する複数組の波形値を順次選択することにより、電気光学パネルの表示状態が第１の表示状態から第２の表示状態となるまでの間における１組の駆動波形を表す１組の駆動波形信号を生成する駆動波形生成部と、上記集積回路装置がマスターとして設定された場合に、表示タイミングクロック信号を生成して第１の端子に供給すると共に、外部から供給される表示開始コマンドに基づいて表示開始トリガ信号を生成して第２の端子に供給し、表示開始トリガ信号が活性化されたときに、表示タイミングクロック信号に同期して選択信号の生成を開始し、上記集積回路装置がスレーブとして設定された場合に、第２の端子に供給される表示開始トリガ信号が活性化されたときに、第１の端子に供給される表示タイミングクロック信号に同期して選択信号の生成を開始するタイミング制御部と、表示データ格納部に格納されている表示データ及び駆動波形生成部によって生成される１組の駆動波形信号に基づいて、電気光学パネルに供給される複数の駆動信号を出力する駆動信号出力部とを具備し、タイミング制御部が、表示タイミングクロック信号を生成するクロック信号生成回路と、上記集積回路装置がマスターとして設定された場合に、クロック信号生成回路によって生成される表示タイミングクロック信号を選択すると共に、表示タイミングクロック信号を反転して第２のクロック信号を生成し、上記集積回路装置がスレーブとして設定された場合に、第１の端子に供給される表示タイミングクロック信号を選択するクロック信号選択回路と、上記集積回路装置がマスターとして設定された場合に、外部から供給される表示開始コマンドをデコードして得られる表示開始制御信号の変化を第２のクロック信号に同期して検出することにより、表示開始トリガ信号を生成するトリガ信号生成回路と、上記集積回路装置がマスターとして設定された場合に、トリガ信号生成回路によって生成される表示開始トリガ信号を選択し、上記集積回路装置がスレーブとして設定された場合に、第２の端子に供給される表示開始トリガ信号を選択し、選択された表示開始トリガ信号が活性化されたときに、クロック信号選択回路によって選択された表示タイミングクロック信号に同期して表示開始フラグを活性化する表示開始フラグ生成回路と、表示開始フラグが活性化されているときに、クロック信号選択回路によって選択された表示タイミングクロック信号に含まれているパルスの数をカウントして得られたカウント値に基づいて選択信号を生成する選択信号生成回路とを含む。 An integrated circuit device according to a first aspect of the present invention is an integrated circuit device that can be set as a master or a slave to drive an electro-optical panel, and stores display data that is sequentially supplied In accordance with the selection signal, a plurality of sets of waveform values corresponding to a plurality of periods are sequentially selected, so that one set until the display state of the electro-optical panel changes from the first display state to the second display state. A drive waveform generation unit for generating a set of drive waveform signals representing the drive waveforms of the above, and when the integrated circuit device is set as a master, a display timing clock signal is generated and supplied to the first terminal; A display start trigger signal is generated based on a display start command supplied from the outside and supplied to the second terminal. When the display start trigger signal is activated, a display timing is generated. When the generation of the selection signal is started in synchronization with the clock signal and the display start trigger signal supplied to the second terminal is activated when the integrated circuit device is set as the slave, the first signal is generated. A timing control unit that starts generation of a selection signal in synchronization with a display timing clock signal supplied to the terminal, and a set of drive waveforms generated by the display data and drive waveform generation unit stored in the display data storage unit A clock signal generation circuit that generates a display timing clock signal, and a driving signal output unit that outputs a plurality of driving signals supplied to the electro-optical panel based on the signal, and the integrated circuit device Is set as the master, the display timing clock signal generated by the clock signal generation circuit is selected and the display timing is selected. A clock signal selection circuit for generating a second clock signal by inverting the clock signal and selecting a display timing clock signal supplied to the first terminal when the integrated circuit device is set as a slave; When the integrated circuit device is set as a master, display is started by detecting a change in a display start control signal obtained by decoding a display start command supplied from the outside in synchronization with the second clock signal. When a trigger signal generation circuit for generating a trigger signal and the integrated circuit device are set as a master, a display start trigger signal generated by the trigger signal generation circuit is selected, and the integrated circuit device is set as a slave The display start trigger signal supplied to the second terminal is selected and the selected display start trigger signal is activated. The display start flag generation circuit that activates the display start flag in synchronization with the display timing clock signal selected by the clock signal selection circuit, and the clock signal selection when the display start flag is activated. And a selection signal generation circuit that generates a selection signal based on a count value obtained by counting the number of pulses included in the display timing clock signal selected by the circuit.

また、本発明の第２の観点に係る集積回路装置は、電気光学パネルを駆動するために、マスター又はスレーブとして設定可能な集積回路装置であって、順次供給される表示データを格納する表示データ格納部と、選択信号に従って、複数の期間に対応してレジスターに格納されている複数組の波形値及び複数の波形終了フラグを順次選択することにより、電気光学パネルの表示状態が第１の表示状態から第２の表示状態となるまでの間における１組の駆動波形を表す１組の駆動波形信号を生成する駆動波形生成部と、上記集積回路装置がマスターとして設定された場合に、表示タイミングクロック信号を生成して第１の端子に供給すると共に、外部から供給される表示開始コマンドに基づいて表示開始トリガ信号を生成して第２の端子に供給し、表示開始トリガ信号が活性化されたときに、表示タイミングクロック信号に同期して選択信号の生成を開始し、駆動波形生成部から供給される波形終了フラグが駆動波形の終了を表すときに、表示タイミングクロック信号に同期して選択信号の生成を終了し、上記集積回路装置がスレーブとして設定された場合に、第２の端子に供給される表示開始トリガ信号が活性化されたときに、第１の端子に供給される表示タイミングクロック信号に同期して選択信号の生成を開始し、駆動波形生成部から供給される波形終了フラグが駆動波形の終了を表すときに、表示タイミングクロック信号に同期して選択信号の生成を終了するタイミング制御部と、表示データ格納部に格納されている表示データ及び駆動波形生成部によって生成される１組の駆動波形信号に基づいて、電気光学パネルに供給される複数の駆動信号を出力する駆動信号出力部とを具備する。 An integrated circuit device according to a second aspect of the present invention is an integrated circuit device that can be set as a master or a slave to drive an electro-optical panel, and stores display data that is sequentially supplied. By sequentially selecting a plurality of sets of waveform values and a plurality of waveform end flags stored in the register corresponding to a plurality of periods in accordance with the storage unit and the selection signal, the display state of the electro-optical panel is the first display. Display timing when a drive waveform generation unit that generates a set of drive waveform signals representing a set of drive waveforms during the period from the state to the second display state and the integrated circuit device is set as a master. A clock signal is generated and supplied to the first terminal, and a display start trigger signal is generated and supplied to the second terminal based on a display start command supplied from the outside. When the display start trigger signal is activated, generation of the selection signal is started in synchronization with the display timing clock signal, and when the waveform end flag supplied from the drive waveform generation unit indicates the end of the drive waveform, When the generation of the selection signal is finished in synchronization with the display timing clock signal and the integrated circuit device is set as a slave, the display start trigger signal supplied to the second terminal is activated, The generation of the selection signal is started in synchronization with the display timing clock signal supplied to the terminal 1, and when the waveform end flag supplied from the drive waveform generation unit indicates the end of the drive waveform, it is synchronized with the display timing clock signal. A set of timing data generated by the timing control unit that ends the generation of the selection signal and the display data and drive waveform generation unit stored in the display data storage unit. Based on the dynamic waveform signal comprises a drive signal output unit for outputting a plurality of driving signals to be supplied to the electro-optical panel.

本発明の第１又は第２の観点によれば、集積回路装置がマスターとして設定された場合に、表示タイミングクロック信号及び表示開始トリガ信号を生成して第１及び第２の端子にそれぞれ供給し、集積回路装置がスレーブとして設定された場合に、第１及び第２の端子にそれぞれ供給される表示タイミングクロック信号及び表示開始トリガ信号に基づいて選択信号の生成を開始するタイミング制御部を設けたことにより、複数の集積回路装置間において駆動波形の変化タイミングを揃えることができる。According to the first or second aspect of the present invention, when the integrated circuit device is set as a master, a display timing clock signal and a display start trigger signal are generated and supplied to the first and second terminals, respectively. When the integrated circuit device is set as a slave, a timing control unit is provided for starting generation of a selection signal based on a display timing clock signal and a display start trigger signal supplied to the first and second terminals, respectively. As a result, the drive waveform change timings can be made uniform among a plurality of integrated circuit devices.

また、本発明の第１の観点に係る集積回路装置において、駆動波形生成部が、選択信号に従って、複数の期間に対応してレジスターに格納されている複数組のレジスター値を順次選択することにより１組の駆動波形信号を生成し、各組のレジスター値が、駆動波形を終了するか否かを表す波形終了フラグを含み、表示開始フラグ生成回路が、駆動波形生成部から供給される波形終了フラグが駆動波形の終了を表すときに、クロック信号選択回路によって選択された表示タイミングクロック信号に同期して表示開始フラグを非活性化するようにしても良い。その場合には、複数の集積回路装置間において、レジスターに格納されているレジスター値に基づいて表示開始フラグの非活性化タイミングを揃えることができる。

Further, the integrated circuit device according to the first aspect of the present invention, the drive waveform generating unit, according to the selection signal, by sequentially selecting a plurality of sets of register values which correspond to a plurality of periods is stored in the register One set of drive waveform signals is generated, each set of register values includes a waveform end flag indicating whether or not to end the drive waveform, and the display start flag generation circuit supplies the waveform end supplied from the drive waveform generation unit When the flag indicates the end of the drive waveform, the display start flag may be deactivated in synchronization with the display timing clock signal selected by the clock signal selection circuit . In that case, the deactivation timing of the display start flag can be made uniform among a plurality of integrated circuit devices based on the register value stored in the register.

以上において、集積回路装置が、該集積回路装置をマスター又はスレーブとして設定する電位が与えられる第３の端子をさらに具備するようにしても良い。その場合には、第３の端子の配線接続を変更することのみによって、マスター／スレーブの設定を行うことができる。   In the above, the integrated circuit device may further include a third terminal to which a potential for setting the integrated circuit device as a master or a slave is applied. In that case, the master / slave setting can be performed only by changing the wiring connection of the third terminal.

さらに、本発明の１つの観点に係る電子機器は、複数のセグメント電極を有する電気光学パネルと、ＣＰＵを内蔵し、電気光学パネルの第１群のセグメント電極に複数の駆動信号をそれぞれ供給する集積回路装置と、電気光学パネルの第２群のセグメント電極に複数の駆動信号をそれぞれ供給する本発明のいずれかの観点に係る集積回路装置とを具備する電子機器であって、上記２つの集積回路装置が、複数の期間に対応する複数組の波形値が同一のフォーマットで格納された複数のレジスターをそれぞれ有する。   Furthermore, an electronic apparatus according to one aspect of the present invention includes an electro-optical panel having a plurality of segment electrodes and a CPU, and an integrated circuit that supplies a plurality of drive signals to the first group of segment electrodes of the electro-optical panel. An electronic apparatus comprising: a circuit device; and an integrated circuit device according to any one of the aspects of the present invention that respectively supplies a plurality of drive signals to the second group of segment electrodes of the electro-optic panel. The apparatus has a plurality of registers each storing a plurality of sets of waveform values corresponding to a plurality of periods in the same format.

本発明の一実施形態に係る電子機器の構成例を示すブロック図。1 is a block diagram illustrating a configuration example of an electronic device according to an embodiment of the present invention. 図１に示すセグメントドライバーの構成の一部を詳細に示す図。The figure which shows a part of structure of the segment driver shown in FIG. 1 in detail. 図２に示すタイミング制御部の構成例を示すブロック図。FIG. 3 is a block diagram illustrating a configuration example of a timing control unit illustrated in FIG. 2. 図３に示すＩ／Ｏ制御回路の回路例を示す図。FIG. 4 is a diagram showing a circuit example of the I / O control circuit shown in FIG. 3. 図３に示すクロック信号選択回路の回路例を示す図。FIG. 4 is a diagram showing a circuit example of a clock signal selection circuit shown in FIG. 3. 図３に示すトリガ信号生成回路の回路例を示す図。The figure which shows the circuit example of the trigger signal generation circuit shown in FIG. 図３に示す表示開始フラグ生成回路の回路例を示す図。The figure which shows the circuit example of the display start flag production | generation circuit shown in FIG. 図３に示すタイミング制御部のマスターモードにおける動作例を示す図。The figure which shows the operation example in the master mode of the timing control part shown in FIG. 図３に示すタイミング制御部のスレーブモードにおける動作例を示す図。The figure which shows the operation example in the slave mode of the timing control part shown in FIG. セグメントドライバーにおいて用いられる駆動波形の例を示す波形図。The wave form diagram which shows the example of the drive waveform used in a segment driver. 駆動波形生成部における駆動波形生成用のレジスター値の設定例を示す図。The figure which shows the example of a setting of the register value for the drive waveform generation in a drive waveform generation part. セグメントドライバーにおいて用いられる駆動波形の他の例を示す波形図。The wave form diagram which shows the other example of the drive waveform used in a segment driver. 図１２に示す駆動波形に対応するレジスター値の設定例を示す図。The figure which shows the example of a setting of the register value corresponding to the drive waveform shown in FIG.

以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図１は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。本発明の一実施形態によれば、電子カード（クレジットカード、ポイントカード等）、電子ペーパー、リモコン、時計、携帯電話機、携帯情報端末、電卓等の様々な電子機器を実現することができる。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same referential mark is attached | subjected to the same component and the overlapping description is abbreviate | omitted.
FIG. 1 is a block diagram illustrating a configuration example of an electronic apparatus according to an embodiment of the present invention. According to an embodiment of the present invention, various electronic devices such as an electronic card (credit card, point card, etc.), electronic paper, a remote control, a clock, a mobile phone, a portable information terminal, and a calculator can be realized.

図１に示すように、この電子機器は、ＥＰＤ（electrophoretic display）パネル（電気泳動表示パネル）等の電気光学パネル１０と、電気光学パネル１０を駆動する複数の集積回路装置（図１においては、ホストドライバー２０及びセグメントドライバー３０を示す）と、ユーザーが各種の情報を入力するために用いる操作部４０と、各種の情報を格納する格納部５０と、外部機器との通信を行う通信部６０と、電子機器の各部に電源電圧を供給する電源部７０とを含んでいる。   As shown in FIG. 1, this electronic apparatus includes an electro-optical panel 10 such as an EPD (electrophoretic display) panel (electrophoretic display panel), and a plurality of integrated circuit devices that drive the electro-optical panel 10 (in FIG. 1, A host driver 20 and a segment driver 30), an operation unit 40 used by a user to input various types of information, a storage unit 50 that stores various types of information, and a communication unit 60 that communicates with external devices. And a power supply unit 70 for supplying a power supply voltage to each unit of the electronic device.

ここで、ホストドライバー２０〜電源部７０は、バスラインによって互いに接続されている。なお、図１においては１つのセグメントドライバーが示されているが、複数のセグメントドライバーを用いるようにしても良い。また、上記の構成要素の一部を省略したり、他の構成要素を追加して、様々な変形が可能である。   Here, the host driver 20 to the power supply unit 70 are connected to each other by a bus line. Although one segment driver is shown in FIG. 1, a plurality of segment drivers may be used. In addition, various modifications can be made by omitting some of the above-described components or adding other components.

ＥＰＤパネルは、例えば、透明なトッププレーン電極が形成された透明シートと、複数のセグメント電極が形成されたモジュール基板と、透明シートとモジュール基板との間に設けられた電気泳動層（電気泳動シート）とを含んでいる。電気泳動層は、電気泳動物質を有する多数のマイクロカプセルを含んでいる。各々のマイクロカプセルは、例えば、正に帯電した黒色の正帯電粒子（電気泳動粒子）と、負に帯電した白色の負帯電粒子（電気泳動粒子）とを分散液中に分散させ、この分散液を微小なカプセルに封入することによって作製される。   The EPD panel includes, for example, a transparent sheet on which a transparent top plane electrode is formed, a module substrate on which a plurality of segment electrodes are formed, and an electrophoretic layer (electrophoretic sheet) provided between the transparent sheet and the module substrate. ). The electrophoretic layer includes a number of microcapsules having an electrophoretic material. Each microcapsule, for example, disperses positively charged black positively charged particles (electrophoretic particles) and negatively charged white negatively charged particles (electrophoretic particles) in a dispersion liquid. Is encapsulated in a microcapsule.

トッププレーン電極は、全ての画素に共通に形成され、複数のセグメント電極は、個々の画素に対応して形成される。セグメント電極とトッププレーン電極との間に電圧を印加すると、マイクロカプセルに封入された黒色の正帯電粒子及び白色の負帯電粒子に、その帯電の正負に応じた方向に静電気力が作用する。例えば、セグメント電極がトッププレーン電極よりも高電位である場合には、トッププレーン電極側に黒色の正帯電粒子が移動するので、その画素は黒表示となる。一方、セグメント電極がトッププレーン電極よりも低電位である場合には、トッププレーン電極側に白色の負帯電粒子が移動するので、その画素は白表示となる。   The top plane electrode is formed in common for all pixels, and the plurality of segment electrodes are formed corresponding to individual pixels. When a voltage is applied between the segment electrode and the top plane electrode, an electrostatic force acts on the black positively charged particles and the white negatively charged particles encapsulated in the microcapsule in a direction corresponding to the positive / negative of the charge. For example, when the segment electrode has a higher potential than the top plane electrode, the black positively charged particles move to the top plane electrode side, so that the pixel displays black. On the other hand, when the segment electrode is at a lower potential than the top plane electrode, white negatively charged particles move to the top plane electrode side, so that the pixel displays white.

ＥＰＤパネルにおいては、トッププレーン電極の電位を固定してセグメント電極の電位を変化させても良いし、セグメント電極の電位とトッププレーン電極の電位との両方を変化させても良いが、以下においては、後者の場合について説明する。なお、モジュール基板において、セグメント電極が形成されていない領域（背景領域）に、バックプレーン電極を形成するようにしても良い。バックプレーン電極をセグメント電極と同様に駆動することにより、背景領域の色を変化させることができる。   In the EPD panel, the potential of the segment electrode may be changed by fixing the potential of the top plane electrode, or both the potential of the segment electrode and the potential of the top plane electrode may be changed. The latter case will be described. In the module substrate, the backplane electrode may be formed in a region (background region) where the segment electrode is not formed. By driving the backplane electrode in the same manner as the segment electrode, the color of the background region can be changed.

電気光学パネル１０としては、ＥＰＤパネルの他に、ＥＣＤ（electrochromic display）パネル（電界により変色する素子を用いた表示パネル）を用いても良い。ＥＣＤパネルは、セグメント電極とトッププレーン電極との間に電圧を印加すると、酸化還元反応によって物質に色がついたり、光透過率が変化したりする現象を利用して表示を行うパネルである。   As the electro-optical panel 10, in addition to the EPD panel, an ECD (electrochromic display) panel (a display panel using an element that changes color by an electric field) may be used. The ECD panel is a panel that performs display using a phenomenon in which, when a voltage is applied between the segment electrode and the top plane electrode, a substance is colored or a light transmittance is changed by an oxidation-reduction reaction.

電気光学パネル１０を駆動するために、ＣＰＵ（中央演算装置）を内蔵すると共に電気光学パネルを駆動する表示ドライバーの機能を有するＭＣＵ（マイクロコントローラーユニット）としての集積回路装置（本願においては、「ホストドライバー」ともいう）を用いても良いし、ＣＰＵを内蔵しない表示ドライバー（本願においては、「セグメントドライバー」ともいう）を用いても良い。   In order to drive the electro-optical panel 10, an integrated circuit device (in the present application, “host” as a MCU (microcontroller unit) that incorporates a CPU (central processing unit) and has a display driver function for driving the electro-optical panel. A display driver (also referred to as a “segment driver” in the present application) that does not incorporate a CPU may be used.

大きさの異なる電気光学パネルに対応するために、ホストドライバーは、単独で、又は、少なくとも１つのセグメントドライバーと組み合わせて使用することが可能である。セグメントドライバーも、単独で、又は、ホストドライバー若しくは他のセグメントドライバーと組み合わせて使用することが可能である。ただし、セグメントドライバーは表示専用の集積回路装置であるので、単独又は複数のセグメントドライバーを使用する場合には、汎用のＭＣＵが別途必要になる。   In order to accommodate electro-optical panels of different sizes, the host driver can be used alone or in combination with at least one segment driver. The segment driver can also be used alone or in combination with a host driver or other segment driver. However, since the segment driver is a display-only integrated circuit device, a general-purpose MCU is separately required when using one or a plurality of segment drivers.

電気光学パネル１０を駆動するために複数の集積回路装置（ＩＣ）を組み合わせて用いる場合には、図１に示すように、ホストドライバー２０と、セグメントドライバー３０とを組み合わせて用いても良い。その場合には、ホストドライバー２０がマスターＩＣとして用いられ、セグメントドライバー３０がスレーブＩＣとして用いられる。あるいは、汎用のＭＣＵと、複数のセグメントドライバーとを組み合わせて用いても良い。その場合には、複数のセグメントドライバーの内の１つがマスターＩＣとして用いられ、他のセグメントドライバーがスレーブＩＣとして用いられる。   When a plurality of integrated circuit devices (ICs) are used in combination to drive the electro-optical panel 10, a host driver 20 and a segment driver 30 may be used in combination as shown in FIG. In that case, the host driver 20 is used as a master IC, and the segment driver 30 is used as a slave IC. Alternatively, a general-purpose MCU and a plurality of segment drivers may be used in combination. In that case, one of the plurality of segment drivers is used as a master IC, and the other segment driver is used as a slave IC.

本実施形態において、図１に示すセグメントドライバー３０は、マスターＩＣとしてもスレーブＩＣとしても用いることが可能である。セグメントドライバー３０をマスターＩＣとして用いるかスレーブＩＣとして用いるかの設定は、マスター／スレーブ設定端子（パッド）Ｐ５の配線接続によって定められる。例えば、マスター／スレーブ設定端子Ｐ５にローレベルの電位（電源電位Ｖ_ＳＳ：本実施形態においては、接地電位とする）を与えることにより、セグメントドライバー３０がマスターＩＣとして設定され、マスター／スレーブ設定端子Ｐ５にハイレベルの電位（電源電位Ｖ_ＤＤ）を与えることにより、セグメントドライバー３０がスレーブＩＣとして設定される。図１においては、セグメントドライバー３０が、スレーブＩＣとして設定されている。 In the present embodiment, the segment driver 30 shown in FIG. 1 can be used as both a master IC and a slave IC. Whether the segment driver 30 is used as a master IC or a slave IC is determined by wiring connection of a master / slave setting terminal (pad) P5. For example, the segment driver 30 is set as a master IC by applying a low level potential (power supply potential V _SS : ground potential in the present embodiment) to the master / slave setting terminal P5, and the master / slave setting terminal By applying a high-level potential (power supply potential V _DD ) to P5, the segment driver 30 is set as a slave IC. In FIG. 1, the segment driver 30 is set as a slave IC.

マスターＩＣとして用いられるホストドライバー２０は、表示コントローラー２１と、クロック信号出力端子Ｐ１と、トリガ信号出力端子Ｐ２と、駆動信号出力部２２と、昇圧回路２３と、ＣＰＵ２４と、格納部２５と、シリアルインターフェース（Ｉ／Ｆ）２６とを含んでいる。   The host driver 20 used as the master IC includes a display controller 21, a clock signal output terminal P1, a trigger signal output terminal P2, a drive signal output unit 22, a booster circuit 23, a CPU 24, a storage unit 25, and a serial. And an interface (I / F) 26.

表示コントローラー２１は、ＣＰＵ２４から順次供給される表示データを表示データ格納部に格納すると共に、ＣＰＵ２４から供給される複数組の波形値をレジスターに格納する。また、表示コントローラー２１は、表示タイミングクロック信号ＣＬＫを生成してクロック信号出力端子Ｐ１に供給すると共に、ＣＰＵ２４から供給される表示開始を指示するコマンド制御信号（表示開始コマンド）に基づいて表示開始トリガ信号ＴＲＧを生成してトリガ信号出力端子Ｐ２に供給する。   The display controller 21 stores display data sequentially supplied from the CPU 24 in a display data storage unit, and stores a plurality of sets of waveform values supplied from the CPU 24 in a register. Further, the display controller 21 generates a display timing clock signal CLK and supplies it to the clock signal output terminal P1, and at the same time, a display start trigger based on a command control signal (display start command) instructing display start supplied from the CPU 24. A signal TRG is generated and supplied to the trigger signal output terminal P2.

表示コントローラー２１は、表示開始トリガ信号ＴＲＧが活性化されたときに、表示タイミングクロック信号ＣＬＫに同期して表示開始フラグを活性化し、表示開始フラグが活性化されているときに、レジスターに格納されている複数組の波形値を順次選択することにより、電気光学パネルの表示状態が第１の表示状態から第２の表示状態となるまでの間における駆動波形をそれぞれ表す１組の駆動波形信号を生成する。   The display controller 21 activates the display start flag in synchronization with the display timing clock signal CLK when the display start trigger signal TRG is activated, and is stored in the register when the display start flag is activated. By sequentially selecting a plurality of waveform values, a set of drive waveform signals each representing a drive waveform until the display state of the electro-optic panel changes from the first display state to the second display state. Generate.

駆動信号出力部２２は、複数チャンネルの回路を有しており、表示コントローラー２１から供給される表示データ及び１組の駆動波形信号に基づいて、電気光学パネル１０の第１群のセグメント電極、トッププレーン電極、及び、バックプレーン電極にそれぞれ供給される複数の駆動信号を生成して出力する。ただし、駆動信号出力部２２の回路のチャンネル数と電気光学パネル１０のサイズとの関係により、駆動信号出力部２２における全てのチャンネルの回路が電気光学パネル１０を駆動するために使用されるとは限らない。また、セグメントドライバー３０がトッププレーン電極及びバックプレーン電極に駆動信号を供給する場合には、ホストドライバー２０がトッププレーン電極及びバックプレーン電極に駆動信号をしなくても良い。   The drive signal output unit 22 has a circuit of a plurality of channels, and based on the display data supplied from the display controller 21 and a set of drive waveform signals, the first group of segment electrodes and the top of the electro-optical panel 10. A plurality of drive signals respectively supplied to the plane electrode and the back plane electrode are generated and output. However, depending on the relationship between the number of channels of the circuit of the drive signal output unit 22 and the size of the electro-optical panel 10, the circuits of all the channels in the drive signal output unit 22 are used to drive the electro-optical panel 10. Not exclusively. Further, when the segment driver 30 supplies a drive signal to the top plane electrode and the back plane electrode, the host driver 20 does not need to send a drive signal to the top plane electrode and the back plane electrode.

昇圧回路２３は、外部から供給される電源電位Ｖ_ＤＤを昇圧して、駆動信号出力部２２において使用される少なくとも１つの昇圧電源電位を生成する。例えば、電気光学パネル１０に対して０Ｖ／１５Ｖの２値駆動を行う場合には、昇圧回路２３が、電源電位Ｖ_ＤＤ（例えば、１．８Ｖ〜５．５Ｖ）及び電源電位Ｖ_ＳＳ（０Ｖ）を供給されて、電源電位Ｖ_ＤＤを電源電位Ｖ_ＳＳに対して昇圧して第１の昇圧電源電位を生成し、さらに、第１の昇圧電源電位を電源電位Ｖ_ＳＳに対して昇圧して第２の昇圧電源電位（１５Ｖ）を生成する。 The booster circuit 23 boosts an externally supplied power supply potential V _DD to generate at least one boosted power supply potential used in the drive signal output unit 22. For example, when binary driving of 0 V / 15 V is performed on the electro-optical panel 10, the booster circuit 23 uses the power supply potential V _DD (for example, 1.8 V to 5.5 V) and the power supply potential V _SS (0 V). is supplied to the first to generate a boosted power supply voltage by boosting the power supply voltage V _DD to the power supply voltage V _SS, further first and the first boosted power supply potential is boosted to the power supply potential V _SS 2 boosted power supply potential (15V) is generated.

ＣＰＵ２４は、電子機器の各部を制御する制御部であり、表示コントローラー２１に表示データを供給すると共に、シリアルインターフェース２６を介して接続された少なくとも１つのセグメントドライバー３０に表示データを供給する。   The CPU 24 is a control unit that controls each unit of the electronic device, and supplies display data to the display controller 21 and also supplies display data to at least one segment driver 30 connected through the serial interface 26.

格納部２５は、例えば、Ｅ^２ＰＲＯＭ等の不揮発性メモリーによって構成され、電気光学パネルの表示状態が第１の表示状態から第２の表示状態となるまでの複数の期間に対応する複数組の波形値を格納している。ＣＰＵ２４は、それらの波形値を、表示コントローラー２１に供給すると共に、シリアルインターフェース２６を介して接続された少なくとも１つのセグメントドライバー３０に供給する。 The storage unit 25 is configured by, for example, a non-volatile memory such as E ² PROM, and a plurality of sets corresponding to a plurality of periods until the display state of the electro-optical panel is changed from the first display state to the second display state. Stores waveform values. The CPU 24 supplies these waveform values to the display controller 21 and also to at least one segment driver 30 connected via the serial interface 26.

シリアルインターフェース２６は、ＣＰＵ２４から出力される表示データや波形値や各種の制御信号等を、シリアル信号としてセグメントドライバー３０に伝送する。ここで、シリアルインターフェース２６として、ＳＰＩ（シリアル・ペリフェラル・インターフェース）を用いる場合には、複数のセグメントドライバーに対して同時に波形値等を送信することが可能である。一方、シリアルインターフェース２６として、Ｉ^２Ｃ（インター・インテグレーテド・サーキット）インターフェースを用いる場合には、複数のセグメントドライバーに対して個別に波形値等を送信することが必要である。 The serial interface 26 transmits display data, waveform values, various control signals, and the like output from the CPU 24 to the segment driver 30 as serial signals. Here, when an SPI (Serial Peripheral Interface) is used as the serial interface 26, it is possible to simultaneously transmit waveform values and the like to a plurality of segment drivers. On the other hand, when an I ² C (inter-integrated circuit) interface is used as the serial interface 26, it is necessary to individually transmit waveform values and the like to a plurality of segment drivers.

一方、セグメントドライバー３０は、表示コントローラー３１と、クロック信号入出力端子Ｐ３と、トリガ信号入出力端子Ｐ４と、マスター／スレーブ設定端子Ｐ５と、駆動信号出力部３２と、昇圧回路３３と、デコーダーインターフェース（Ｉ／Ｆ）３６とを含んでいる。   On the other hand, the segment driver 30 includes a display controller 31, a clock signal input / output terminal P3, a trigger signal input / output terminal P4, a master / slave setting terminal P5, a drive signal output unit 32, a booster circuit 33, and a decoder interface. (I / F) 36.

表示コントローラー３１は、ホストドライバー２０のＣＰＵ２４からシリアルインターフェース２６及びデコーダーインターフェース３６を介して順次供給される表示データを表示データ格納部に格納すると共に、ＣＰＵ２４からシリアルインターフェース２６及びデコーダーインターフェース３６を介して供給される複数組の波形値をレジスターに格納する。これにより、ホストドライバー２０とセグメントドライバー３０とにおいて、共通の波形値をレジスターに格納することができる。   The display controller 31 stores display data sequentially supplied from the CPU 24 of the host driver 20 via the serial interface 26 and the decoder interface 36 in the display data storage unit, and also supplies the display data from the CPU 24 via the serial interface 26 and the decoder interface 36. A plurality of sets of waveform values to be stored are stored in a register. Thereby, a common waveform value can be stored in the register in the host driver 20 and the segment driver 30.

ここで、ホストドライバー２０のレジスターとセグメントドライバー３０のレジスターとは、複数の期間に対応する複数組の波形値を同一のフォーマットで格納する。従って、ホストドライバー２０とセグメントドライバー３０との間で、駆動波形信号を容易に統一することができる。   Here, the register of the host driver 20 and the register of the segment driver 30 store a plurality of sets of waveform values corresponding to a plurality of periods in the same format. Therefore, the drive waveform signals can be easily unified between the host driver 20 and the segment driver 30.

ホストドライバー２０とセグメントドライバー３０との組み合わせではなく、汎用のＭＣＵと複数のセグメントドライバーとの組み合わせが用いられる場合には、汎用のＭＣＵが、複数組の波形値を格納し、表示データ及び複数組の波形値をシリアル信号として複数のセグメントドライバーに伝送する。これにより、複数のセグメントドライバーにおいて、共通の波形値をレジスターに格納することができる。   When a combination of a general-purpose MCU and a plurality of segment drivers is used instead of a combination of the host driver 20 and the segment driver 30, the general-purpose MCU stores a plurality of sets of waveform values and displays display data and a plurality of sets. Are transmitted as serial signals to a plurality of segment drivers. Thereby, a common waveform value can be stored in a register in a plurality of segment drivers.

また、表示コントローラー３１は、ホストドライバー２０からクロック信号入出力端子Ｐ３に供給される表示タイミングクロック信号ＣＬＫを入力し、ホストドライバー２０からトリガ信号入出力端子Ｐ４に供給される表示開始トリガ信号ＴＲＧを入力する。なお、汎用のＭＣＵと複数のセグメントドライバーとの組み合わせが用いられる場合には、マスターとして設定されたセグメントドライバーが、スレーブとして設定されたセグメントドライバーに、表示タイミングクロック信号ＣＬＫ及び表示開始トリガ信号ＴＲＧを供給する。   Further, the display controller 31 receives the display timing clock signal CLK supplied from the host driver 20 to the clock signal input / output terminal P3, and receives the display start trigger signal TRG supplied from the host driver 20 to the trigger signal input / output terminal P4. input. When a combination of a general-purpose MCU and a plurality of segment drivers is used, the segment driver set as the master sends the display timing clock signal CLK and the display start trigger signal TRG to the segment driver set as the slave. Supply.

表示コントローラー３１は、表示開始トリガ信号ＴＲＧが活性化されたときに、表示タイミングクロック信号ＣＬＫに同期して表示開始フラグを活性化し、表示開始フラグが活性化されているときに、レジスターに格納されている複数組の波形値を順次選択することにより、電気光学パネルの表示状態が第１の表示状態から第２の表示状態となるまでの間における駆動波形をそれぞれ表す１組の駆動波形信号を生成する。   The display controller 31 activates the display start flag in synchronization with the display timing clock signal CLK when the display start trigger signal TRG is activated, and is stored in the register when the display start flag is activated. By sequentially selecting a plurality of waveform values, a set of drive waveform signals each representing a drive waveform until the display state of the electro-optic panel changes from the first display state to the second display state. Generate.

駆動信号出力部３２は、複数チャンネルの回路を有しており、表示コントローラー３１から供給される表示データ及び１組の駆動波形信号に基づいて、電気光学パネル１０の第２群のセグメント電極、トッププレーン電極、及び、バックプレーン電極にそれぞれ供給される複数の駆動信号を生成して出力する。ただし、駆動信号出力部３２の回路のチャンネル数と電気光学パネル１０のサイズとの関係により、駆動信号出力部３２における全てのチャンネルの回路が電気光学パネル１０を駆動するために使用されるとは限らない。また、ホストドライバー２０がトッププレーン電極及びバックプレーン電極に駆動信号を供給する場合には、セグメントドライバー３０がトッププレーン電極及びバックプレーン電極に駆動信号を供給しなくても良い。   The drive signal output unit 32 has a circuit of a plurality of channels, and based on the display data supplied from the display controller 31 and a set of drive waveform signals, the second group of segment electrodes and the top of the electro-optical panel 10. A plurality of drive signals respectively supplied to the plane electrode and the back plane electrode are generated and output. However, depending on the relationship between the number of channels of the circuit of the drive signal output unit 32 and the size of the electro-optical panel 10, the circuits of all the channels in the drive signal output unit 32 are used to drive the electro-optical panel 10. Not exclusively. Further, when the host driver 20 supplies a drive signal to the top plane electrode and the back plane electrode, the segment driver 30 may not supply a drive signal to the top plane electrode and the back plane electrode.

昇圧回路３３は、外部から供給される電源電位Ｖ_ＤＤを昇圧して、駆動信号出力部３２において使用される少なくとも１つの昇圧電源電位を生成する。例えば、電気光学パネル１０に対して０Ｖ／１５Ｖの２値駆動を行う場合には、昇圧回路３３が、電源電位Ｖ_ＤＤ（例えば、１．８Ｖ〜５．５Ｖ）及び電源電位Ｖ_ＳＳ（０Ｖ）を供給されて、電源電位Ｖ_ＤＤを電源電位Ｖ_ＳＳに対して昇圧して第１の昇圧電源電位を生成し、さらに、第１の昇圧電源電位を電源電位Ｖ_ＳＳに対して昇圧して第２の昇圧電源電位（１５Ｖ）を生成する。 The booster circuit 33 boosts the power supply potential V _DD supplied from the outside to generate at least one boosted power supply potential used in the drive signal output unit 32. For example, in the case where binary driving of 0V / 15V is performed on the electro-optical panel 10, the booster circuit 33 uses the power supply potential V _DD (for example, 1.8V to 5.5V) and the power supply potential V _SS (0V). is supplied to the first to generate a boosted power supply voltage by boosting the power supply voltage V _DD to the power supply voltage V _SS, further first and the first boosted power supply potential is boosted to the power supply potential V _SS 2 boosted power supply potential (15V) is generated.

デコーダーインターフェース３６は、ホストドライバー２０のシリアルインターフェース２６又は汎用のＭＣＵから伝送されたシリアル信号をデコードして得られた表示データや波形値や各種の制御信号等を、セグメントドライバー３０の各部に供給する。例えば、デコーダーインターフェース３６は、表示開始（電気光学パネルの書き換え開始）を指示するコマンド制御信号（表示開始コマンド）をデコードして得られた２値の表示開始制御信号を、表示コントローラー３１に供給する。   The decoder interface 36 supplies display data, waveform values, various control signals, and the like obtained by decoding the serial signal transmitted from the serial interface 26 of the host driver 20 or the general-purpose MCU to each unit of the segment driver 30. . For example, the decoder interface 36 supplies the display controller 31 with a binary display start control signal obtained by decoding a command control signal (display start command) instructing display start (rewrite start of the electro-optical panel). .

図２は、図１に示すセグメントドライバーの構成の一部を詳細に示す図である。図２に示すように、表示コントローラー３１は、表示データ格納部３１１と、駆動波形生成部３１２と、タイミング制御部３１３とを含んでいる。   FIG. 2 is a diagram showing a part of the configuration of the segment driver shown in FIG. 1 in detail. As shown in FIG. 2, the display controller 31 includes a display data storage unit 311, a drive waveform generation unit 312, and a timing control unit 313.

表示データ格納部３１１は、例えば、複数のフリップフロップ等を含むレジスター、又は、ＳＲＡＭ等のメモリーによって構成される。表示データ格納部３１１は、ＣＰＵ２４から供給される第１の表示データ（前回表示データ）ＤＬを格納する前回表示データ格納部３１１ａと、ＣＰＵ２４から第１の表示データの次に供給される第２の表示データ（今回表示データ）ＤＰを格納する今回表示データ格納部３１１ｂとを含んでおり、ＣＰＵ２４から供給される一連の表示データを順次格納することにより、第１及び第２の表示データＤＬ及びＤＰを更新する。   The display data storage unit 311 includes, for example, a register including a plurality of flip-flops or a memory such as an SRAM. The display data storage unit 311 includes a previous display data storage unit 311a for storing first display data (previous display data) DL supplied from the CPU 24, and a second display data supplied from the CPU 24 next to the first display data. A display data storage unit 311b for storing display data (current display data) DP, and sequentially storing a series of display data supplied from the CPU 24, whereby the first and second display data DL and DP are stored. Update.

例えば、セグメントドライバー３０が２５６個のセグメント電極に２５６個の駆動信号を出力する場合には、２５６個のセグメント表示データを含む表示データが今回表示データ格納部３１１ｂに入力されて保持（ラッチ）される。今回表示データ格納部３１１ｂに格納された２５６個のセグメント表示データは、タイミング制御部３１３から供給されるクロック信号ＣＫ１に同期して、駆動信号出力部３２におけるそれぞれのチャンネルの回路にパラレルに供給される。その表示データに基づく表示が終了すると、今回表示データ格納部３１１ｂに保持されていた２５６個のセグメント表示データを含む表示データは、前回表示データ格納部３１１ａに転送されて保持（ラッチ）される。   For example, when the segment driver 30 outputs 256 drive signals to 256 segment electrodes, display data including 256 segment display data is input to the current display data storage unit 311b and held (latched). The The 256 segment display data stored in the display data storage unit 311b this time are supplied in parallel to the circuits of the respective channels in the drive signal output unit 32 in synchronization with the clock signal CK1 supplied from the timing control unit 313. The When the display based on the display data is completed, the display data including the 256 segment display data held in the display data storage unit 311b this time is transferred to and held (latched) in the previous display data storage unit 311a.

駆動波形生成部３１２は、ＣＰＵ２４から供給される複数組の波形値に基づいて、１組の駆動波形信号として、セグメント信号ＳＷＶ（１、１）〜ＳＷＶ（Ｎ、Ｎ）及びトッププレーン信号ＴＰを出力する。ここで、Ｎは、表示データの階調数を表しており、２以上の整数である。以下においては、例として、Ｎ＝２の場合について説明する。なお、バックプレーン信号は、セグメント信号と同様にして作成することができるので、説明を省略する。   The drive waveform generation unit 312 receives the segment signals SWV (1, 1) to SWV (N, N) and the top plane signal TP as one set of drive waveform signals based on a plurality of sets of waveform values supplied from the CPU 24. Output. Here, N represents the number of gradations of the display data, and is an integer of 2 or more. In the following, a case where N = 2 is described as an example. Note that the backplane signal can be created in the same manner as the segment signal, and thus description thereof is omitted.

電気光学パネルにおいては、１つのセグメント電極における表示状態（階調）が、第１の表示データ（セグメント表示データ）ＤＬに対応する第１の表示状態から第２の表示データ（セグメント表示データ）ＤＰに対応する第２の表示状態に変化する際に、全てのセグメント電極とトッププレーン電極との間に印加される電圧を所定の規則に従って変化させることにより、表示状態を安定化させることが行われている。駆動波形信号は、そのための駆動波形を表している。   In the electro-optical panel, the display state (gradation) in one segment electrode is changed from the first display state corresponding to the first display data (segment display data) DL to the second display data (segment display data) DP. The display state is stabilized by changing the voltage applied between all the segment electrodes and the top plane electrode according to a predetermined rule when the display state changes to the second display state corresponding to. ing. The drive waveform signal represents a drive waveform for that purpose.

例えば、表示データの階調数が２である場合には、第１の表示タイミングにおける第１の表示状態として黒表示と白表示という２つの状態があり、第１の表示タイミングの次の第２の表示タイミングにおける第２の表示状態として黒表示と白表示という２つの状態がある。   For example, when the number of gradations of the display data is 2, there are two states of black display and white display as the first display state at the first display timing, and the second after the first display timing. There are two states of black display and white display as the second display state at the display timing.

そこで、セグメント信号ＳＷＶ（１、１）は、第１及び第２の表示状態が共に黒表示である場合に、セグメント電極に供給される駆動波形を表している。セグメント信号ＳＷＶ（１、２）は、第１の表示状態が黒表示であり、第２の表示状態が白表示である場合に、セグメント電極に供給される駆動波形を表している。セグメント信号ＳＷＶ（２、１）は、第１の表示状態が白表示であり、第２の表示状態が黒表示である場合に、セグメント電極に供給される駆動波形を表している。セグメント信号ＳＷＶ（２、２）は、第１及び第２の表示状態が共に白表示である場合に、セグメント電極に供給される駆動波形を表している。また、トッププレーン信号ＴＰは、第１の表示状態と第２の表示状態との間に、トッププレーン電極に供給される駆動波形を表している。   Therefore, the segment signal SWV (1, 1) represents a drive waveform supplied to the segment electrode when the first and second display states are both black display. The segment signal SWV (1, 2) represents a drive waveform supplied to the segment electrode when the first display state is black display and the second display state is white display. The segment signal SWV (2, 1) represents a drive waveform supplied to the segment electrode when the first display state is white display and the second display state is black display. The segment signal SWV (2, 2) represents a drive waveform supplied to the segment electrode when the first and second display states are both white display. The top plane signal TP represents a drive waveform supplied to the top plane electrode between the first display state and the second display state.

駆動波形生成部３１２は、複数のレジスターＲＴ１〜ＲＴＭと（Ｍは、２以上の整数）、レジスター選択回路ＲＳＥＬとを含んでいる。レジスターＲＴ１〜ＲＴＭは、複数の期間Ｔ１〜ＴＭのそれぞれにおけるセグメント信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）及びトッププレーン信号ＴＰの信号レベルを特定する複数組のレジスター値（波形値）を格納する。例えば、レジスターＲＴ１は、期間Ｔ１におけるセグメント信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）及びトッププレーン信号ＴＰの信号レベルを特定する１組のレジスター値を格納し、レジスターＲＴ２は、期間Ｔ２におけるセグメント信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）及びトッププレーン信号ＴＰの信号レベルを特定する１組のレジスター値を格納する。レジスターＲＴ３〜ＲＴＭも同様である。これらの波形値は、ホストドライバー２０のＣＰＵ２４から供給される。   The drive waveform generator 312 includes a plurality of registers RT1 to RTM (M is an integer of 2 or more) and a register selection circuit RSEL. The registers RT1 to RTM are a plurality of register values (waveform values) that specify the signal levels of the segment signals SWV (1, 1) to SWV (2, 2) and the top plane signal TP in each of the plurality of periods T1 to TM. Is stored. For example, the register RT1 stores a set of register values that specify the signal levels of the segment signals SWV (1, 1) to SWV (2, 2) and the top plane signal TP in the period T1, and the register RT2 stores the period T2. A set of register values that specify the signal levels of the segment signals SWV (1, 1) to SWV (2, 2) and the top plane signal TP are stored. The same applies to the registers RT3 to RTM. These waveform values are supplied from the CPU 24 of the host driver 20.

レジスター選択回路ＲＳＥＬは、タイミング制御部３１３が生成する選択信号ＳＲＳＥＬに従って、レジスターＲＴ１〜ＲＴＭに格納されている複数組のレジスター値の内から１組のレジスター値を選択する。レジスター選択回路ＲＳＥＬは、期間Ｔ１においてレジスターＲＴ１の１組のレジスター値を選択し、期間Ｔ２においてレジスターＲＴ２の１組のレジスター値を選択する。期間Ｔ３〜ＴＭにおいても同様である。   The register selection circuit RSEL selects one set of register values from among a plurality of sets of register values stored in the registers RT1 to RTM in accordance with the selection signal SRSEL generated by the timing control unit 313. The register selection circuit RSEL selects one set of register values of the register RT1 in the period T1, and selects one set of register values of the register RT2 in the period T2. The same applies to the periods T3 to TM.

これにより、駆動波形生成部３１２は、電気光学パネルの表示状態が第１の表示状態から第２の表示状態となるまでの間における１組の駆動波形を表す１組の駆動波形信号を生成する。なお、レジスターＲＴ１〜ＲＴＭには、駆動信号出力部３２の出力端子をハイインピーダンス状態に設定するための波形値を、駆動波形信号の一部として格納しても良い。例えば、第ｋ番目の期間Ｔｋ（１≦ｋ≦Ｍ）において駆動信号出力部３２の出力端子をハイインピーダンス状態に設定する場合には、第ｋ番目のレジスターＲＴｋにおけるハイインピーダンス状態設定ビットを「１」に設定する。これにより、期間Ｔｋにおいて、ハイインピーダンス状態設定信号ＳＨＺがアクティブになる。   Accordingly, the drive waveform generation unit 312 generates a set of drive waveform signals representing a set of drive waveforms until the display state of the electro-optical panel is changed from the first display state to the second display state. . The registers RT1 to RTM may store a waveform value for setting the output terminal of the drive signal output unit 32 in a high impedance state as a part of the drive waveform signal. For example, when the output terminal of the drive signal output unit 32 is set to the high impedance state in the kth period Tk (1 ≦ k ≦ M), the high impedance state setting bit in the kth register RTk is set to “1”. To "". Thereby, in the period Tk, the high impedance state setting signal SHZ becomes active.

また、レジスターＲＴ１〜ＲＴＭには、セグメント信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）及びトッププレーン信号ＴＰの信号レベルを特定する波形値以外にも、駆動波形を終了するか否かを表す波形終了フラグＥＯＷや、期間Ｔ１〜ＴＭの長さを設定するために用いられる期間長レジスター値ＳＴｋを格納しても良い。波形終了フラグＥＯＷ及び期間長レジスター値ＳＴｋは、タイミング制御部３１３に供給される。   In addition to the waveform values specifying the signal levels of the segment signals SWV (1, 1) to SWV (2, 2) and the top plane signal TP, the registers RT1 to RTM indicate whether or not to end the drive waveform. The waveform end flag EOW to be represented and the period length register value STk used for setting the length of the periods T1 to TM may be stored. The waveform end flag EOW and the period length register value STk are supplied to the timing control unit 313.

例えば、レジスターＲＴｋは、期間Ｔｋにおけるセグメント信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）及びトッププレーン信号ＴＰの信号レベルを特定する１組の波形値の他に、期間Ｔｋの長さを設定するために用いられる期間長レジスター値ＳＴｋを格納する。その場合に、タイミング制御部３１３は、レジスターＲＴｋから読み出された期間長レジスター値ＳＴｋに基づいて、期間Ｔｋの長さを設定する。   For example, the register RTk sets the length of the period Tk in addition to a set of waveform values that specify the signal levels of the segment signals SWV (1, 1) to SWV (2, 2) and the top plane signal TP in the period Tk. A period length register value STk used for setting is stored. In that case, the timing control unit 313 sets the length of the period Tk based on the period length register value STk read from the register RTk.

タイミング制御部３１３は、マスター／スレーブ設定端子Ｐ５を用いてセグメントドライバー３０がマスターＩＣとして設定された場合に、表示タイミングクロック信号ＣＬＫ及び表示開始トリガ信号ＴＲＧを生成してクロック信号入出力端子Ｐ３及びトリガ信号入出力端子Ｐ４にそれぞれ供給し、表示開始トリガ信号ＴＲＧが活性化されたときに、表示タイミングクロック信号ＣＬＫに同期して、表示開始フラグを活性化すると共に選択信号ＳＲＳＥＬの生成を開始する。   When the segment driver 30 is set as a master IC using the master / slave setting terminal P5, the timing control unit 313 generates the display timing clock signal CLK and the display start trigger signal TRG to generate the clock signal input / output terminal P3 and When the display start trigger signal TRG is activated and supplied to the trigger signal input / output terminal P4, the display start flag is activated and the generation of the selection signal SRSEL is started in synchronization with the display timing clock signal CLK. .

一方、タイミング制御部３１３は、マスター／スレーブ設定端子Ｐ５を用いてセグメントドライバー３０がスレーブＩＣとして設定された場合に、トリガ信号入出力端子Ｐ４に供給される表示開始トリガ信号ＴＲＧが活性化されたときに、クロック信号入出力端子Ｐ３に供給される表示タイミングクロック信号ＣＬＫに同期して、表示開始フラグを活性化すると共に選択信号ＳＲＳＥＬの生成を開始する。   On the other hand, the timing control unit 313 activates the display start trigger signal TRG supplied to the trigger signal input / output terminal P4 when the segment driver 30 is set as a slave IC using the master / slave setting terminal P5. Sometimes, in synchronization with the display timing clock signal CLK supplied to the clock signal input / output terminal P3, the display start flag is activated and the generation of the selection signal SRSEL is started.

図３は、図２に示すタイミング制御部の構成例を示すブロック図である。タイミング制御部３１３は、クロック信号生成回路８１と、Ｉ／Ｏ制御回路８２と、クロック信号選択回路８３と、トリガ信号生成回路８４と、表示開始フラグ生成回路８５と、選択信号生成回路８６とを含んでいる。   FIG. 3 is a block diagram illustrating a configuration example of the timing control unit illustrated in FIG. The timing control unit 313 includes a clock signal generation circuit 81, an I / O control circuit 82, a clock signal selection circuit 83, a trigger signal generation circuit 84, a display start flag generation circuit 85, and a selection signal generation circuit 86. Contains.

クロック信号生成回路８１は、発振回路及び分周回路を有し、クロック信号ＣＫ１及び表示タイミングクロック信号ＣＬＫ１を含む各種のクロック信号を生成する。クロック信号ＣＫ１は、表示データ格納部３１１に供給される。   The clock signal generation circuit 81 includes an oscillation circuit and a frequency division circuit, and generates various clock signals including the clock signal CK1 and the display timing clock signal CLK1. The clock signal CK1 is supplied to the display data storage unit 311.

Ｉ／Ｏ制御回路８２は、セグメントドライバーがマスターＩＣとして設定された場合（以下、「マスターモード」ともいう）において、クロック信号生成回路８１によって生成された表示タイミングクロック信号ＣＬＫ１をクロック信号入出力端子Ｐ３に供給すると共に、トリガ信号生成回路８４によって生成された表示開始トリガ信号ＴＲＧ１をトリガ信号入出力端子Ｐ４に供給する。   When the segment driver is set as a master IC (hereinafter also referred to as “master mode”), the I / O control circuit 82 uses the display timing clock signal CLK1 generated by the clock signal generation circuit 81 as a clock signal input / output terminal. The display start trigger signal TRG1 generated by the trigger signal generation circuit 84 is supplied to the trigger signal input / output terminal P4.

一方、Ｉ／Ｏ制御回路８２は、セグメントドライバーがスレーブＩＣとして設定された場合（以下、「スレーブモード」ともいう）において、外部からクロック信号入出力端子Ｐ３に入力される表示タイミングクロック信号ＣＬＫ０をクロック信号選択回路８３に供給すると共に、外部からトリガ信号入出力端子Ｐ４に入力される表示開始トリガ信号ＴＲＧ０を表示開始フラグ生成回路８５に供給する。   On the other hand, when the segment driver is set as a slave IC (hereinafter also referred to as “slave mode”), the I / O control circuit 82 receives the display timing clock signal CLK0 input from the outside to the clock signal input / output terminal P3. In addition to being supplied to the clock signal selection circuit 83, the display start trigger signal TRG0 input from the outside to the trigger signal input / output terminal P4 is supplied to the display start flag generation circuit 85.

図４は、図３に示すＩ／Ｏ制御回路の回路例を示す図である。図４に示すＩ／Ｏ制御回路８２は、２つの入出力回路８２１及び８２２を含んでいる。入出力回路８２１及び８２２の各々は、複数のアナログスイッチ等によって構成される。マスターモードにおいては、マスター／スレーブ設定端子Ｐ５にローレベルのマスター／スレーブ設定信号ＳＬＶＳＥＬが与えられて、入出力回路８２１は、クロック信号生成回路８１によって生成された表示タイミングクロック信号ＣＬＫ１をクロック信号入出力端子Ｐ３に供給する。また、入出力回路８２２は、トリガ信号生成回路８４によって生成された表示開始トリガ信号ＴＲＧ１をトリガ信号入出力端子Ｐ４に供給する。   FIG. 4 is a diagram showing a circuit example of the I / O control circuit shown in FIG. The I / O control circuit 82 shown in FIG. 4 includes two input / output circuits 821 and 822. Each of the input / output circuits 821 and 822 includes a plurality of analog switches and the like. In the master mode, a low-level master / slave setting signal SLVSEL is given to the master / slave setting terminal P5, and the input / output circuit 821 receives the display timing clock signal CLK1 generated by the clock signal generation circuit 81 as a clock signal. Supply to the output terminal P3. The input / output circuit 822 supplies the display start trigger signal TRG1 generated by the trigger signal generation circuit 84 to the trigger signal input / output terminal P4.

スレーブモードにおいては、マスター／スレーブ設定端子Ｐ５にハイレベルのマスター／スレーブ設定信号ＳＬＶＳＥＬが与えられて、入出力回路８２１は、外部からクロック信号入出力端子Ｐ３に入力される表示タイミングクロック信号ＣＬＫ０をクロック信号選択回路８３に供給する。また、入出力回路８２２は、外部からトリガ信号入出力端子Ｐ４に入力される表示開始トリガ信号ＴＲＧ０を表示開始フラグ生成回路８５に供給する。   In the slave mode, the master / slave setting terminal P5 is supplied with the high level master / slave setting signal SLVSEL, and the input / output circuit 821 receives the display timing clock signal CLK0 input from the outside to the clock signal input / output terminal P3. This is supplied to the clock signal selection circuit 83. The input / output circuit 822 supplies the display start trigger signal TRG0, which is input from the outside to the trigger signal input / output terminal P4, to the display start flag generation circuit 85.

再び図３を参照すると、クロック信号選択回路８３は、マスターモードにおいて、クロック信号生成回路８１によって生成される表示タイミングクロック信号ＣＬＫ１を選択し、スレーブモードにおいて、外部から供給される表示タイミングクロック信号ＣＬＫ０を選択する。クロック信号選択回路８３は、選択された表示タイミングクロック信号ＣＬＫと共に、反転された表示タイミングクロック信号ＣＬＫバーを出力する。   Referring to FIG. 3 again, the clock signal selection circuit 83 selects the display timing clock signal CLK1 generated by the clock signal generation circuit 81 in the master mode, and the display timing clock signal CLK0 supplied from the outside in the slave mode. Select. The clock signal selection circuit 83 outputs an inverted display timing clock signal CLK bar together with the selected display timing clock signal CLK.

図５は、図３に示すクロック信号選択回路の回路例を示す図である。図５に示すクロック信号選択回路８３は、ＡＮＤ回路８３１及び８３２と、ＯＲ回路８３３と、インバーター８３４とを含んでいる。ＡＮＤ回路８３１は、マスター／スレーブ設定信号ＳＬＶＳＥＬがローレベルとなるマスターモードにおいて、表示タイミングクロック信号ＣＬＫ１を選択する。また、ＡＮＤ回路８３２は、マスター／スレーブ設定信号ＳＬＶＳＥＬがハイレベルとなるスレーブモードにおいて、表示タイミングクロック信号ＣＬＫ０を選択する。ＯＲ回路８３３は、ＡＮＤ回路８３１又は８３２によって選択された表示開始トリガ信号ＣＬＫを出力する。インバーター８３４は、ＯＲ回路８３３から出力される表示タイミングクロック信号ＣＬＫを反転して、反転された表示タイミングクロック信号ＣＬＫバーを出力する。   FIG. 5 is a diagram showing a circuit example of the clock signal selection circuit shown in FIG. The clock signal selection circuit 83 shown in FIG. 5 includes AND circuits 831 and 832, an OR circuit 833, and an inverter 834. The AND circuit 831 selects the display timing clock signal CLK1 in the master mode in which the master / slave setting signal SLVSEL is at a low level. The AND circuit 832 selects the display timing clock signal CLK0 in the slave mode in which the master / slave setting signal SLVSEL is at a high level. The OR circuit 833 outputs the display start trigger signal CLK selected by the AND circuit 831 or 832. The inverter 834 inverts the display timing clock signal CLK output from the OR circuit 833, and outputs the inverted display timing clock signal CLK bar.

再び図３を参照すると、トリガ信号生成回路８４は、マスターモードにおいて、クロック信号生成回路８１によって生成されクロック信号選択回路８３によって選択された表示タイミングクロック信号（ＣＬＫバー）に同期して、デコーダーインターフェース３６が表示開始コマンドをデコードすることによってハイレベルに活性化される表示開始制御信号の立ち上がりエッジを検出することにより、表示開始トリガ信号を生成する。   Referring to FIG. 3 again, the trigger signal generation circuit 84 synchronizes with the display timing clock signal (CLK bar) generated by the clock signal generation circuit 81 and selected by the clock signal selection circuit 83 in the master mode. A display start trigger signal is generated by detecting a rising edge of a display start control signal 36 activated to a high level by decoding a display start command.

図６は、図３に示すトリガ信号生成回路の回路例を示す図である。トリガ信号生成回路８４は、フリップフロップ８４１及び８４２と、ＡＮＤ回路８４３及び８４４と、インバーター８４５と、フリップフロップ８４６とを含んでいる。   FIG. 6 is a diagram showing a circuit example of the trigger signal generation circuit shown in FIG. The trigger signal generation circuit 84 includes flip-flops 841 and 842, AND circuits 843 and 844, an inverter 845, and a flip-flop 846.

フリップフロップ８４１は、クロック信号選択回路８３によって反転された表示タイミングクロック信号ＣＬＫバーの立ち上がりエッジのタイミングにおいて、デコーダーインターフェース３６から出力される表示開始制御信号をラッチする。フリップフロップ８４２は、表示タイミングクロック信号ＣＬＫバーの立ち上がりエッジのタイミングにおいて、フリップフロップ８４１から出力される信号Ｓ１をラッチする。   The flip-flop 841 latches the display start control signal output from the decoder interface 36 at the timing of the rising edge of the display timing clock signal CLK bar inverted by the clock signal selection circuit 83. The flip-flop 842 latches the signal S1 output from the flip-flop 841 at the timing of the rising edge of the display timing clock signal CLK bar.

ＡＮＤ回路８４３は、フリップフロップ８４１から出力される信号Ｓ１と、フリップフロップ８４２から出力される信号Ｓ２を反転した信号との論理積を求めることにより、表示開始制御信号がハイレベルに活性化されると表示タイミングクロック信号ＣＬＫバーの１周期分の期間においてハイレベルに活性化される信号Ｓ３を生成する。ＡＮＤ回路８４４は、マスター／スレーブ設定信号ＳＬＶＳＥＬがローレベルとなるマスターモードにおいて、信号Ｓ３を出力する。フリップフロップ８４６は、表示タイミングクロック信号ＣＬＫバーの立ち上がりエッジのタイミングにおいて、ＡＮＤ回路８４４から出力される信号Ｓ３をラッチすることにより、表示開始トリガ信号ＴＲＧ１を生成する。   The AND circuit 843 obtains a logical product of the signal S1 output from the flip-flop 841 and a signal obtained by inverting the signal S2 output from the flip-flop 842, whereby the display start control signal is activated to a high level. And a signal S3 that is activated to a high level during a period of one cycle of the display timing clock signal CLK bar. The AND circuit 844 outputs the signal S3 in the master mode in which the master / slave setting signal SLVSEL is at a low level. The flip-flop 846 generates the display start trigger signal TRG1 by latching the signal S3 output from the AND circuit 844 at the timing of the rising edge of the display timing clock signal CLK bar.

再び図３を参照すると、表示開始フラグ生成回路８５は、マスターモードにおいて、トリガ信号生成回路８４によって生成される表示開始トリガ信号ＴＲＧ１を選択し、スレーブモードにおいて、外部から供給される表示開始トリガ信号ＴＲＧ０を選択する。また、表示開始フラグ生成回路８５は、選択された表示開始トリガ信号が活性化されたときに、クロック信号選択回路８３によって選択された表示タイミングクロック信号ＣＬＫに同期して表示開始フラグを活性化し、駆動波形生成部３１２から供給される波形終了フラグＥＯＷが駆動波形の終了を表すときに表示開始フラグを非活性化する。   Referring to FIG. 3 again, the display start flag generation circuit 85 selects the display start trigger signal TRG1 generated by the trigger signal generation circuit 84 in the master mode, and the display start trigger signal supplied from the outside in the slave mode. Select TRG0. The display start flag generation circuit 85 activates the display start flag in synchronization with the display timing clock signal CLK selected by the clock signal selection circuit 83 when the selected display start trigger signal is activated. When the waveform end flag EOW supplied from the drive waveform generation unit 312 indicates the end of the drive waveform, the display start flag is deactivated.

図７は、図３に示す表示開始フラグ生成回路の回路例を示す図である。表示開始フラグ生成回路８５は、ＡＮＤ回路８５１及び８５２と、ＯＲ回路８５３及び８５４と、ＡＮＤ回路８５５と、フリップフロップ８５６とを含んでいる。   FIG. 7 is a diagram showing a circuit example of the display start flag generation circuit shown in FIG. The display start flag generation circuit 85 includes AND circuits 851 and 852, OR circuits 853 and 854, an AND circuit 855, and a flip-flop 856.

ＡＮＤ回路８５１は、マスター／スレーブ設定信号ＳＬＶＳＥＬがローレベルとなるマスターモードにおいて、表示開始トリガ信号ＴＲＧ１を選択する。また、ＡＮＤ回路８５２は、マスター／スレーブ設定信号ＳＬＶＳＥＬがハイレベルとなるスレーブモードにおいて、表示開始トリガ信号ＴＲＧ０を選択する。   The AND circuit 851 selects the display start trigger signal TRG1 in the master mode in which the master / slave setting signal SLVSEL is at a low level. The AND circuit 852 selects the display start trigger signal TRG0 in the slave mode in which the master / slave setting signal SLVSEL is at a high level.

ＯＲ回路８５３は、ＡＮＤ回路８５１又は８５２によって選択された表示開始トリガ信号ＴＲＧを、ＯＲ回路８５４の一方の入力端子に供給する。ＯＲ回路８５４の他方の入力端子には、フリップフロップ８５６の出力信号が供給される。ＯＲ回路８５４は、表示開始トリガ信号ＴＲＧとフリップフロップ８５６の出力信号との論理和を求めて、信号Ｓ４を生成する。ＡＮＤ回路８５５は、波形終了フラグＥＯＷがローレベルであるときに、信号Ｓ４を出力する。フリップフロップ８５６は、表示タイミングクロック信号ＣＬＫの立ち上がりエッジのタイミングにおいて、ＡＮＤ回路８５５からデータ入力端子に入力される信号Ｓ４をラッチすることにより、表示開始フラグを生成する。   The OR circuit 853 supplies the display start trigger signal TRG selected by the AND circuit 851 or 852 to one input terminal of the OR circuit 854. The output signal of the flip-flop 856 is supplied to the other input terminal of the OR circuit 854. The OR circuit 854 obtains a logical sum of the display start trigger signal TRG and the output signal of the flip-flop 856, and generates a signal S4. The AND circuit 855 outputs a signal S4 when the waveform end flag EOW is at a low level. The flip-flop 856 generates a display start flag by latching the signal S4 input from the AND circuit 855 to the data input terminal at the timing of the rising edge of the display timing clock signal CLK.

波形終了フラグＥＯＷは、「１」（ハイレベル）であるときに、駆動波形の終了を表している。従って、波形終了フラグＥＯＷが「０」（ローレベル）であるときに、表示開始トリガ信号ＴＲＧがハイレベルに活性化されると、表示タイミングクロック信号ＣＬＫの立ち上がりエッジのタイミングにおいて、表示開始フラグがハイレベルに活性化される。これにより、信号Ｓ４がハイレベルを維持するので、表示開始フラグもハイレベルを維持する。一方、波形終了フラグＥＯＷが「１」（ハイレベル）になると、ＡＮＤ回路８５５の出力がローレベルになるので、表示タイミングクロック信号ＣＬＫの立ち上がりエッジのタイミングにおいて、表示開始フラグがローレベルに非活性化される。   When the waveform end flag EOW is “1” (high level), it indicates the end of the drive waveform. Therefore, if the display start trigger signal TRG is activated to a high level when the waveform end flag EOW is “0” (low level), the display start flag is set at the rising edge timing of the display timing clock signal CLK. Activated to high level. Thereby, since the signal S4 is maintained at a high level, the display start flag is also maintained at a high level. On the other hand, when the waveform end flag EOW becomes “1” (high level), the output of the AND circuit 855 becomes low level, so that the display start flag is deactivated to low level at the timing of the rising edge of the display timing clock signal CLK. It becomes.

再び図３を参照すると、選択信号生成回路８６は、表示開始フラグが活性化されているときに、クロック信号選択回路８３によって選択された表示タイミングクロック信号ＣＬＫに含まれているパルスの数をカウントして得られたカウント値に基づいて、電気光学パネルの表示状態が第１の表示状態から第２の表示状態となるまでの複数の期間に対応する複数組の波形値を順次選択するための選択信号ＳＲＳＥＬを生成する。あるいは、選択信号生成回路８６は、図２に示す駆動波形生成部３１２のレジスターＲＴｋから読み出された期間長レジスター値ＳＴｋに基づいて、期間Ｔｋの長さを設定しても良い。   Referring to FIG. 3 again, the selection signal generation circuit 86 counts the number of pulses included in the display timing clock signal CLK selected by the clock signal selection circuit 83 when the display start flag is activated. For sequentially selecting a plurality of sets of waveform values corresponding to a plurality of periods until the display state of the electro-optic panel changes from the first display state to the second display state based on the count value obtained in this manner. A selection signal SRSEL is generated. Alternatively, the selection signal generation circuit 86 may set the length of the period Tk based on the period length register value STk read from the register RTk of the drive waveform generation unit 312 illustrated in FIG.

図８は、図３に示すタイミング制御部のマスターモードにおける動作例を示すタイミングチャートである。マスターモードにおいては、クロック信号生成回路８１が、例えば、２５０Ｈｚの周波数を有する表示タイミングクロック信号ＣＬＫ１を生成する。ホストドライバー２０又は汎用のＭＰＵから表示開始を指示するコマンド制御信号がデコーダーインターフェース３６（図１）に送信されると、デコーダーインターフェース３６は、コマンド制御信号をデコードして、２値の表示開始制御信号を出力する。コマンド制御信号は、例えば、８ビットのビット長を有している。   FIG. 8 is a timing chart showing an operation example in the master mode of the timing control unit shown in FIG. In the master mode, the clock signal generation circuit 81 generates a display timing clock signal CLK1 having a frequency of 250 Hz, for example. When a command control signal instructing display start is transmitted from the host driver 20 or the general-purpose MPU to the decoder interface 36 (FIG. 1), the decoder interface 36 decodes the command control signal and outputs a binary display start control signal. Is output. The command control signal has a bit length of 8 bits, for example.

クロック信号選択回路８３は、クロック信号生成回路８１によって生成される表示タイミングクロック信号ＣＬＫ１を選択し、表示タイミングクロック信号ＣＬＫ、及び、反転された表示タイミングクロック信号ＣＬＫバーを出力する。トリガ信号生成回路８４は、表示タイミングクロック信号ＣＬＫバーの立ち上がりタイミングにおいて表示開始制御信号をラッチすることにより信号Ｓ１を生成し、さらに、表示タイミングクロック信号ＣＬＫバーの立ち上がりタイミングにおいて信号Ｓ１をラッチすることにより信号Ｓ２を生成する。トリガ信号生成回路８４は、信号Ｓ１と反転された信号Ｓ２との論理積を求めることにより、表示タイミングクロック信号ＣＬＫバーの１周期分の期間においてハイレベルに活性化される信号Ｓ３を生成し、表示タイミングクロック信号ＣＬＫバーの立ち上がりタイミングにおいて信号Ｓ３をラッチすることにより、表示開始トリガ信号ＴＲＧ１を生成する。   The clock signal selection circuit 83 selects the display timing clock signal CLK1 generated by the clock signal generation circuit 81, and outputs the display timing clock signal CLK and the inverted display timing clock signal CLK bar. The trigger signal generation circuit 84 generates the signal S1 by latching the display start control signal at the rising timing of the display timing clock signal CLK bar, and further latches the signal S1 at the rising timing of the display timing clock signal CLK bar. To generate a signal S2. The trigger signal generation circuit 84 obtains a logical product of the signal S1 and the inverted signal S2, thereby generating a signal S3 that is activated to a high level in a period of one cycle of the display timing clock signal CLK bar. The display start trigger signal TRG1 is generated by latching the signal S3 at the rising timing of the display timing clock signal CLK bar.

表示開始フラグ生成回路８５は、トリガ信号生成回路８４によって生成された表示開始トリガ信号ＴＲＧ１が活性化されたときに、クロック信号選択回路８３によって選択された表示タイミングクロック信号ＣＬＫに同期して表示開始フラグをハイレベルに活性化する。   The display start flag generation circuit 85 starts display in synchronization with the display timing clock signal CLK selected by the clock signal selection circuit 83 when the display start trigger signal TRG1 generated by the trigger signal generation circuit 84 is activated. Activate the flag high.

選択信号生成回路８６は、表示開始フラグ生成回路８５によって生成される表示開始フラグがハイレベルに活性化されている間に、表示タイミングクロック信号ＣＬＫに基づいて、複数の期間に対応する複数組の波形値を順次選択するための選択信号ＳＲＳＥＬを生成する。これに基づいて、駆動波形生成部３１２（図２）が、セグメント信号、トッププレーン信号、及び、バックプレーン信号を生成する。   The selection signal generation circuit 86 generates a plurality of sets corresponding to a plurality of periods based on the display timing clock signal CLK while the display start flag generated by the display start flag generation circuit 85 is activated to a high level. A selection signal SRSEL for sequentially selecting waveform values is generated. Based on this, the drive waveform generator 312 (FIG. 2) generates a segment signal, a top plane signal, and a back plane signal.

図９は、図３に示すタイミング制御部のスレーブモードにおける動作例を示すタイミングチャートである。スレーブモードにおいては、外部から、例えば、２５０Ｈｚの周波数を有する表示タイミングクロック信号ＣＬＫ０と、表示開始トリガ信号ＴＲＧ０とが入力される。クロック信号選択回路８３は、外部から供給される表示タイミングクロック信号ＣＬＫ０を選択し、表示タイミングクロック信号ＣＬＫ、及び、反転された表示タイミングクロック信号ＣＬＫバーを出力する。   FIG. 9 is a timing chart showing an operation example in the slave mode of the timing control unit shown in FIG. In the slave mode, for example, a display timing clock signal CLK0 having a frequency of 250 Hz and a display start trigger signal TRG0 are input from the outside. The clock signal selection circuit 83 selects the display timing clock signal CLK0 supplied from the outside, and outputs the display timing clock signal CLK and the inverted display timing clock signal CLK bar.

表示開始フラグ生成回路８５は、外部から供給される表示開始トリガ信号ＴＲＧ０が活性化されたときに、クロック信号選択回路８３によって選択された表示タイミングクロック信号ＣＬＫに同期して表示開始フラグをハイレベルに活性化する。   The display start flag generation circuit 85 sets the display start flag to a high level in synchronization with the display timing clock signal CLK selected by the clock signal selection circuit 83 when the display start trigger signal TRG0 supplied from the outside is activated. Activated.

選択信号生成回路８６は、表示開始フラグ生成回路８５によって生成される表示開始フラグがハイレベルに活性化されている間に、表示タイミングクロック信号ＣＬＫに基づいて、複数の期間に対応する複数組の波形値を順次選択するための選択信号ＳＲＳＥＬを生成する。これに基づいて、駆動波形生成部３１２（図２）が、セグメント信号、トッププレーン信号、及び、バックプレーン信号を生成する。   The selection signal generation circuit 86 generates a plurality of sets corresponding to a plurality of periods based on the display timing clock signal CLK while the display start flag generated by the display start flag generation circuit 85 is activated to a high level. A selection signal SRSEL for sequentially selecting waveform values is generated. Based on this, the drive waveform generator 312 (FIG. 2) generates a segment signal, a top plane signal, and a back plane signal.

再び図２を参照すると、駆動信号出力部３２は、表示データ格納部３１１から供給される第１及び第２の表示データＤＬ及びＤＰ、及び、駆動波形生成部３１２から供給されるセグメント信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）及びトッププレーン信号ＴＰ等に基づいて、電気光学パネルの第２群のセグメント電極に供給される複数の駆動信号ＶＤｍ、及び、トッププレーン電極に供給される駆動信号ＶＤＴを生成して出力する。なお、バックプレーン電極に供給される駆動信号は、セグメント電極に供給される駆動信号と同様にして作成することができるので、説明を省略する。   Referring to FIG. 2 again, the drive signal output unit 32 includes the first and second display data DL and DP supplied from the display data storage unit 311 and the segment signal SWV (from the drive waveform generation unit 312). 1, 1) to SWV (2, 2), a plurality of drive signals VDm supplied to the segment electrodes of the second group of the electro-optic panel, and the top plane electrodes based on the top plane signal TP and the like A drive signal VDT is generated and output. Note that the drive signal supplied to the backplane electrode can be created in the same manner as the drive signal supplied to the segment electrode, and thus description thereof is omitted.

駆動信号出力部３２は、１つのセグメント電極を駆動するための１チャンネル分の回路において、第１のセレクター３２１と、第２のセレクター３２２と、駆動回路３２３とを含んでいる。一方、トッププレーン電極を駆動するための１チャンネル分の回路においては、第１のセレクター３２１が不要となる。以下においては、１つのセグメント電極を駆動するための１チャンネル分の回路について説明する。   The drive signal output unit 32 is a circuit for one channel for driving one segment electrode, and includes a first selector 321, a second selector 322, and a drive circuit 323. On the other hand, in the circuit for one channel for driving the top plane electrode, the first selector 321 becomes unnecessary. A circuit for one channel for driving one segment electrode will be described below.

セレクター３２１は、表示データ格納部３１１から供給される第１及び第２の表示データＤＬ及びＤＰに基づいて、駆動波形生成部３１２から供給されるセグメント信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）の内から１つのセグメント信号ＳＷＱを選択し、選択されたセグメント信号ＳＷＱをセレクター３２２に出力する。   The selector 321 is based on the first and second display data DL and DP supplied from the display data storage unit 311, and the segment signals SWV (1, 1) to SWV (2, 2), one segment signal SWQ is selected, and the selected segment signal SWQ is output to the selector 322.

セレクター３２２は、ＣＰＵ２４から供給されるダイレクトモード選択信号ＳＤＩＲに従って、シーケンシャルモードとダイレクトモードとの切換を行う。セレクター３２２は、シーケンシャルモードにおいて、駆動波形生成部３１２によって生成され、セレクター３２１によって選択されたセグメント信号ＳＷＱを駆動信号として選択し、ダイレクトモードにおいて、今回表示データ格納部３１１ｂに格納されている表示データを駆動信号として選択する。従って、ダイレクトモードにおいては、ＣＰＵ２４が、セグメント信号を生成して今回表示データ格納部３１１ｂに格納する必要がある。   The selector 322 switches between the sequential mode and the direct mode according to the direct mode selection signal SDIR supplied from the CPU 24. The selector 322 selects the segment signal SWQ generated by the drive waveform generation unit 312 in the sequential mode and selected by the selector 321 as a drive signal. In the direct mode, the display data stored in the display data storage unit 311b this time is displayed. Are selected as drive signals. Therefore, in the direct mode, the CPU 24 needs to generate a segment signal and store it in the current display data storage unit 311b.

セレクター３２２から出力される駆動信号は、駆動回路３２３に入力される。駆動回路３２３は、昇圧回路３３（図１）から供給される少なくとも１つの昇圧電源電位を用いて駆動信号のレベルをシフトして出力する。また、駆動回路３２３は、出力端子をハイインピーダンス状態にすることもできる。駆動回路３２３は、ハイインピーダンス状態設定信号ＳＨＺがノンアクティブであるときに、駆動信号ＶＤｍを出力端子から出力し、ハイインピーダンス状態設定信号ＳＨＺがアクティブであるときに、出力端子をハイインピーダンス状態とする。これにより、複数のセグメント電極、トッププレーン電極、及び、バックプレーン電極の駆動のオン／オフ制御が可能となる。このような駆動のオン／オフ制御機能を持たせているのは、電気光学パネルの種類によっては、駆動シーケンスの過程において、特定の信号レベルのみならずハイインピーダンス状態が必要になる場合もあるからである。 The drive signal output from the selector 322 is input to the drive circuit 323. The drive circuit 323 shifts and outputs the level of the drive signal using at least one boosted power supply potential supplied from the booster circuit 33 (FIG. 1). In addition, the drive circuit 323 can set the output terminal to a high impedance state. The drive circuit 323 outputs the drive signal VDm from the output terminal when the high impedance state setting signal SHZ is inactive, and sets the output terminal to the high impedance state when the high impedance state setting signal SHZ is active. . Thus, a plurality of segment electrodes, the top planes electrodes, and it is possible to turn on / off control of the driving of the backplane electrode. The reason for having such a drive on / off control function is that depending on the type of electro-optical panel, not only a specific signal level but also a high impedance state may be required in the process of the drive sequence. It is.

次に、図１０〜図１３を参照しながら、図２に示すセグメントドライバーにおける駆動波形の生成手法の具体例について説明する。電気光学パネルにおいては、セグメント電極とトッププレーン電極との間に印加される駆動バイアスの極性により、黒表示又は白表示が行われる。なお、カラーフィルターを挿入して、白表示に特定の色を持たせることも可能であり、その場合には、白表示の白は、カラーフィルターの色に置き換えることができる。   Next, a specific example of a drive waveform generation method in the segment driver shown in FIG. 2 will be described with reference to FIGS. In the electro-optical panel, black display or white display is performed depending on the polarity of the drive bias applied between the segment electrode and the top plane electrode. It is also possible to insert a color filter so that the white display has a specific color. In that case, the white of the white display can be replaced with the color of the color filter.

電気光学パネルの表示品質を高品位に維持するためには、単に黒表示又は白表示に必要な駆動極性のバイアスを電気光学パネルに印加するだけでは十分でない。例えば、電気光学パネルの表示状態を変化させる際に、表示状態が変化するセグメントに対して、黒表示から白表示、又は、白表示から黒表示となるために必要なバイアスを印加するだけでなく、表示状態が変化しないセグメントを含む全セグメントに対して、正極性バイアスと負極性バイアスとを混在させたシーケンシャルな駆動バイアスパターン（駆動波形）を印加することが望ましい。   In order to maintain the display quality of the electro-optical panel with high quality, it is not sufficient to simply apply a bias having a driving polarity necessary for black display or white display to the electro-optical panel. For example, when changing the display state of the electro-optical panel, not only the bias necessary for changing the display state from black display to white display or from white display to black display is applied. It is desirable to apply a sequential drive bias pattern (drive waveform) in which a positive polarity bias and a negative polarity bias are mixed to all segments including a segment whose display state does not change.

図１０は、図２に示すセグメントドライバーにおいて用いられる駆動波形の例を示す波形図である。図１０において、「ＴＰ」は、全セグメントに共通なトッププレーン電極に印加される駆動波形を表している。また、「ＢＢ」、「ＢＷ」、「ＷＢ」、「ＷＷ」は、セグメント電極に印加される駆動波形を表しており、それぞれ、黒表示から黒表示に移行する場合のセグメント信号ＳＷＶ（１、１）、黒表示から白表示に移行する場合のセグメント信号ＳＷＶ（１、２）、白表示から黒表示に移行する場合のセグメント信号ＳＷＶ（２、１）、白表示から白表示に移行する場合のセグメント信号ＳＷＶ（２、２）に対応している。なお、「０」は０Ｖの信号レベルを表しており、「１」は１５Ｖの信号レベルを表している。   FIG. 10 is a waveform diagram showing an example of drive waveforms used in the segment driver shown in FIG. In FIG. 10, “TP” represents a drive waveform applied to the top plane electrode common to all segments. In addition, “BB”, “BW”, “WB”, and “WW” represent drive waveforms applied to the segment electrodes, and each represents a segment signal SWV (1, 1) when shifting from black display to black display. 1) Segment signal SWV (1, 2) for transition from black display to white display, Segment signal SWV (2, 1) for transition from white display to black display, Transition from white display to white display Corresponds to the segment signal SWV (2, 2). Note that “0” represents a signal level of 0V, and “1” represents a signal level of 15V.

図１０を参照しながら、駆動波形ＢＢについて説明する。第１の表示データに従う表示が行われた後、第１の表示状態に対応するアイドル状態Ａ０においては、トッププレーン電極及びセグメント電極がハイインピーダンス状態に設定されている。次に、電荷抜き期間Ａ１においては、ＴＰ＝０、ＢＢ＝０であるので、トッププレーン電極及びセグメント電極がノンバイアス状態となって電荷抜きが行われ、黒表示が維持される（Hold）。全白表示期間Ａ２においては、ＴＰ＝１、ＢＢ＝０であるので、セグメント電極に対してトッププレーン電極が正極性バイアス状態となり、黒表示から白表示に変化する（Write）。全黒表示期間Ａ３においては、ＴＰ＝０、ＢＢ＝１であるので、セグメント電極に対してトッププレーン電極が負極性バイアス状態となり、白表示から黒表示に変化する（Write）。   The drive waveform BB will be described with reference to FIG. After the display according to the first display data is performed, in the idle state A0 corresponding to the first display state, the top plane electrode and the segment electrode are set to the high impedance state. Next, in the charge removal period A1, since TP = 0 and BB = 0, the top plane electrode and the segment electrode are brought into a non-bias state, the charge is removed, and the black display is maintained (Hold). In the all white display period A2, since TP = 1 and BB = 0, the top plane electrode is in a positive bias state with respect to the segment electrode, and changes from black display to white display (Write). In the all black display period A3, since TP = 0 and BB = 1, the top plane electrode is in a negative polarity bias state with respect to the segment electrode, and changes from white display to black display (Write).

全白表示期間Ａ４においては、ＴＰ＝１、ＢＢ＝０であるので、セグメント電極に対してトッププレーン電極が正極性バイアス状態となり、黒表示から白表示に変化する（Write）。メモリー内容表示期間Ａ５においては、ＴＰ＝０、ＢＢ＝１であるので、セグメント電極に対してトッププレーン電極が負極性バイアス状態となり、白表示から黒表示に変化する（Write）。これにより、第２の表示データに従う表示が行われる。電荷抜き期間Ａ６において、ＴＰ＝０、ＢＢ＝０となって電荷抜きが行われ（Hold）、その後、第２の表示状態に対応するアイドル状態Ａ７に移行する。   In the all white display period A4, since TP = 1 and BB = 0, the top plane electrode is in a positive bias state with respect to the segment electrode, and changes from black display to white display (Write). In the memory content display period A5, since TP = 0 and BB = 1, the top plane electrode is in a negative bias state with respect to the segment electrode, and changes from white display to black display (Write). Thereby, the display according to 2nd display data is performed. In the charge removal period A6, TP = 0 and BB = 0 and the charge removal is performed (Hold). Thereafter, the state shifts to the idle state A7 corresponding to the second display state.

同様に、駆動波形ＢＷについても、アイドル状態Ｂ０、電荷抜き期間Ｂ１、全白表示期間Ｂ２、全黒表示期間Ｂ３、全白表示期間Ｂ４が設定され、メモリー内容表示期間Ｂ５において、ＴＰ＝０、ＢＷ＝０であるので、トッププレーン電極及びセグメント電極がノンバイアス状態となって電荷抜きが行われ、白表示が維持される（Hold）。これにより、第２の表示データに従う表示が行われる。電荷抜き期間Ｂ６において、ＴＰ＝０、ＢＷ＝０が維持され（Hold）、その後、第２の表示状態に対応するアイドル状態Ｂ７に移行する。   Similarly, for the drive waveform BW, the idle state B0, the charge removal period B1, the all white display period B2, the all black display period B3, and the all white display period B4 are set. In the memory content display period B5, TP = 0, Since BW = 0, the top plane electrode and the segment electrode are in a non-bias state, the charge is removed, and white display is maintained (Hold). Thereby, the display according to 2nd display data is performed. In the charge removal period B6, TP = 0 and BW = 0 are maintained (Hold), and then the state shifts to the idle state B7 corresponding to the second display state.

また、図２に示すレジスターＲＴ１〜ＲＴＭから読み出された期間長レジスター値に基づいて各期間の長さを設定する場合には、図１０に示すように、期間長レジスター値ＳＴ１〜ＳＴ６に基づいて期間Ｔ１〜Ｔ６の長さが設定される（タイミングセット）。この場合には、信号レベルを変化させるタイミングが、レジスターから読み出された期間長レジスター値に基づいて設定される。

Further, when the length of each period is set based on the period length register values read from the registers RT1 to RTM shown in FIG. 2, as shown in FIG. 10, the period length register values S T 1 to S length of the period T1~T6 is set based on T 6 (timing sets). In this case, the timing for changing the signal level is set based on the period length register value read from the register.

図１０に示すように、メモリー内容の表示を行う前に、所定の長さに設定された複数の期間において黒表示や白表示を繰り返し行うことによって、電気光学パネルの高品位な表示品質を実現することができる。即ち、液晶表示パネルとは異なり、電気光学パネルにおいては、第１の表示データに対応する第１の表示状態から第２の表示データに対応する第２の表示状態に移行する際に、複数の期間に亘って信号レベルをシーケンシャルに変化させることによって、表示品質を向上させることが可能である。   As shown in Fig. 10, high-quality display quality of the electro-optic panel is realized by repeatedly displaying black and white for a plurality of periods set to a predetermined length before displaying the memory contents. can do. That is, unlike the liquid crystal display panel, in the electro-optical panel, when the first display state corresponding to the first display data is shifted to the second display state corresponding to the second display data, a plurality of Display quality can be improved by changing the signal level sequentially over a period of time.

図１１は、図２に示す駆動波形生成部における駆動波形生成用のレジスター値の設定例を示す図である。図１１の（Ａ）は、駆動波形を設定するためにレジスターＲＴ１〜ＲＴＭに格納されるレジスター値の例を示しており、図１１の（Ｂ）は、駆動期間の長さ（ウエイト時間）を設定するための期間長レジスター値と実際の時間との関係を示している。   FIG. 11 is a diagram illustrating a setting example of register values for generating a drive waveform in the drive waveform generating unit illustrated in FIG. FIG. 11A shows an example of register values stored in the registers RT1 to RTM in order to set the drive waveform, and FIG. 11B shows the length of the drive period (wait time). The relationship between the period length register value for setting and the actual time is shown.

図１１の（Ａ）において、アドレスの欄には、図２に示す駆動波形生成部３１２のレジスターにおけるアドレスが表示されており、期間の欄には、期間Ｔ１〜Ｔ１２及び対応するレジスターＲＴ１〜ＲＴ１２が表示されている。各レジスターには、１６ビット幅のレジスター値が格納される。レジスター値の第１２〜８ビットは、それぞれの期間における駆動波形ＴＰ、ＢＢ、ＢＷ、ＷＢ、ＷＷの信号レベルを表しており、レジスター値の第７〜０ビットは、それぞれの期間の長さを表している。レジスター値の第１５ビットは、ＥＯＷビットであり、駆動波形の終了を表している。図１１の（Ａ）においては、期間Ｔ６に対応するレジスターＲＴ６に格納されているレジスター値のＥＯＷビットが、駆動波形の終了を表す「１」に設定されている。従って、この例によれば、期間Ｔ６で駆動波形が終了する。   In FIG. 11A, addresses in the register of the drive waveform generator 312 shown in FIG. 2 are displayed in the address column, and periods T1 to T12 and corresponding registers RT1 to RT12 are displayed in the period column. Is displayed. Each register stores a 16-bit register value. The 12th to 8th bits of the register value represent the signal levels of the driving waveforms TP, BB, BW, WB, and WW in each period, and the 7th to 0th bits of the register value indicate the length of each period. Represents. The 15th bit of the register value is an EOW bit and represents the end of the drive waveform. In FIG. 11A, the EOW bit of the register value stored in the register RT6 corresponding to the period T6 is set to “1” indicating the end of the drive waveform. Therefore, according to this example, the drive waveform ends in the period T6.

図１１の（Ａ）において、期間Ｔ１に対応するレジスターＲＴ１に格納されているレジスター値の第１２〜８ビットは、全て「０」に設定されている。従って、図１０に示すように、期間Ｔ１において、ＴＰ＝ＢＢ＝ＢＷ＝ＷＢ＝ＷＷ＝０となり、電荷抜きが行われる。また、期間Ｔ１の長さ（ウエイト時間）を表すレジスターＲＴ１の第７〜０ビットは、「０００００１０１」に設定されている。従って、図１１の（Ｂ）に示すように、期間Ｔ１の長さが４．８８ｍｓに設定される。   In FIG. 11A, all the 12th to 8th bits of the register value stored in the register RT1 corresponding to the period T1 are set to “0”. Accordingly, as shown in FIG. 10, in the period T1, TP = BB = BW = WB = WW = 0, and charge removal is performed. In addition, the seventh to 0th bits of the register RT1 indicating the length (wait time) of the period T1 are set to “00000101”. Therefore, as shown in FIG. 11B, the length of the period T1 is set to 4.88 ms.

また、期間Ｔ２に対応するレジスターＲＴ２に格納されているレジスター値の第１２〜８ビットは、「１００１１」に設定されている。従って、図１０に示すように、期間Ｔ２において、ＴＰ＝１、ＢＢ＝０、ＢＷ＝０、ＷＢ＝１、ＷＷ＝１となり、全白表示が行われる。また、期間Ｔ２の長さ（ウエイト時間）を表すレジスターＲＴ２の第７〜０ビットは、「１０００００１１」に設定されている。従って、図１１の（Ｂ）に示すように、期間Ｔ２の長さが１２７．９３ｍｓに設定される。   Further, the 12th to 8th bits of the register value stored in the register RT2 corresponding to the period T2 are set to “10011”. Therefore, as shown in FIG. 10, in the period T2, TP = 1, BB = 0, BW = 0, WB = 1, WW = 1, and all white display is performed. The seventh to 0th bits of the register RT2 indicating the length (wait time) of the period T2 are set to “10000011”. Accordingly, as shown in FIG. 11B, the length of the period T2 is set to 127.93 ms.

以上説明した駆動波形は一例であり、電子光学パネル１０の種類や動作環境に応じ、レジスターに格納されるレジスター値やクロック信号の周波数を選択することによって、駆動波形を任意に変更することができる。図１２に、図２に示すセグメントドライバーにおいて用いられる駆動波形の他の例を示し、図１３に、図１２に示す駆動波形に対応するレジスター値の設定例を示す。   The drive waveform described above is an example, and the drive waveform can be arbitrarily changed by selecting the register value stored in the register and the frequency of the clock signal in accordance with the type and operating environment of the electro-optical panel 10. . FIG. 12 shows another example of the drive waveform used in the segment driver shown in FIG. 2, and FIG. 13 shows an example of setting register values corresponding to the drive waveform shown in FIG.

また、以上説明したセグメントドライバー３０の構成及び動作についての説明は、タイミング制御部を除き、ホストドライバー２０にも適用される。ホストドライバー２０はスレーブＩＣとなることがないので、ホストドライバー２０のタイミング制御部は、表示タイミングクロック信号ＣＬＫ及び表示開始トリガ信号ＴＲＧを入力する機能や、マスター／スレーブを設定する機能を有していない。   The description of the configuration and operation of the segment driver 30 described above is also applicable to the host driver 20 except for the timing control unit. Since the host driver 20 does not become a slave IC, the timing control unit of the host driver 20 has a function of inputting the display timing clock signal CLK and the display start trigger signal TRG and a function of setting a master / slave. Absent.

本実施形態によれば、セグメントドライバー３０をマスターＩＣとして用いるかスレーブＩＣとして用いるかの設定を、マスター／スレーブ設定端子Ｐ５の配線接続によって行うことができるので、マスターＩＣとスレーブＩＣとを別個に設計する必要がなくなる。さらに、セグメントドライバー３０がマスターＩＣとして設定された場合に、表示タイミングクロック信号ＣＬＫ１及び表示開始トリガ信号ＴＲＧ１を生成してクロック信号入出力端子Ｐ３及びトリガ信号入出力端子Ｐ４にそれぞれ供給し、セグメントドライバー３０がスレーブＩＣとして設定された場合に、クロック信号入出力端子Ｐ３及びトリガ信号入出力端子Ｐ４にそれぞれ供給される表示タイミングクロック信号ＣＬＫ０及び表示開始トリガ信号ＴＲＧ０に基づいて選択信号の生成を開始するタイミング制御部３１３（図３）を設けたことにより、マスターＩＣとスレーブＩＣとの間において駆動波形の変化タイミングを揃えることができる。   According to the present embodiment, the setting of whether the segment driver 30 is used as a master IC or a slave IC can be set by wiring connection of the master / slave setting terminal P5. Therefore, the master IC and the slave IC are separately provided. No need to design. Further, when the segment driver 30 is set as the master IC, the display driver generates the display timing clock signal CLK1 and the display start trigger signal TRG1 and supplies them to the clock signal input / output terminal P3 and the trigger signal input / output terminal P4, respectively. When 30 is set as the slave IC, generation of the selection signal is started based on the display timing clock signal CLK0 and the display start trigger signal TRG0 supplied to the clock signal input / output terminal P3 and the trigger signal input / output terminal P4, respectively. By providing the timing control unit 313 (FIG. 3), it is possible to align the drive waveform change timing between the master IC and the slave IC.

また、図２に示すように、第１及び第２の表示データＤＬ及びＤＰに基づいて、複数のセグメント信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）の内からセグメント信号ＳＷＱが選択され、選択されたセグメント信号ＳＷＱに基づいて、電子光学パネル１０のセグメント電極に供給される駆動信号ＶＤｍが生成される。従って、第１の表示データＤＬに対応する第１の表示状態から第２の表示データＤＰに対応する第２の表示状態に移行する際に、シーケンシャルに変化する複数の駆動信号ＶＤｍによって電子光学パネル１０の複数のセグメント電極を駆動することができる。その結果、高品質な表示特性を実現すると共に、ＣＰＵ２４の処理負荷を軽減することが可能である。   Further, as shown in FIG. 2, the segment signal SWQ is selected from among the plurality of segment signals SWV (1, 1) to SWV (2, 2) based on the first and second display data DL and DP. Based on the selected segment signal SWQ, the drive signal VDm supplied to the segment electrode of the electro-optical panel 10 is generated. Accordingly, the electro-optical panel is driven by the plurality of drive signals VDm that sequentially change when the first display state corresponding to the first display data DL is shifted to the second display state corresponding to the second display data DP. Ten segment electrodes can be driven. As a result, it is possible to realize high quality display characteristics and reduce the processing load on the CPU 24.

１０ 電気光学パネル、 ２０ ホストドライバー、 ２１ 表示コントローラー、 ２２ 駆動信号出力部、 ２３ 昇圧回路、 ２４ ＣＰＵ、 ２５ 格納部、 ２６ シリアルインターフェース（Ｉ／Ｆ）、 ３０ セグメントドライバー、 ３１ 表示コントローラー、 ３２ 駆動信号出力部、 ３３ 昇圧回路、 ３６ デコーダーインターフェース（Ｉ／Ｆ）、 ４０ 操作部、 ５０ 格納部、 ６０ 通信部、 ７０ 電源部、 ８１ クロック信号生成回路、 ８２ Ｉ／Ｏ制御回路、 ８３ クロック信号選択回路、 ８４ トリガ信号生成回路、 ８５ 表示開始フラグ生成回路、 ８６ 選択信号生成回路、 ３１１ 表示データ格納部、 ３１１ａ 前回表示データ格納部、 ３１１ｂ 今回表示データ格納部、 ３１２ 駆動波形生成部、 ３１３ タイミング制御部、 ３２１、３２２ セレクター、 ３２３ 駆動回路、 ８２１、８２２ 入出力回路、 ８３１、８３２、８４３、８４４、８５１、８５２、８５５ ＡＮＤ回路、 ８３３、８５３、８５４ ＯＲ回路、 ８３４、８４５ インバーター、 ８４１、８４２、８４６、８５６ フリップフロップ、 Ｐ１ クロック信号出力端子、 Ｐ２ トリガ信号出力端子、 Ｐ３ クロック信号入出力端子、 Ｐ４ トリガ信号入出力端子、 Ｐ５ マスター／スレーブ設定端子、 ＲＴ１〜ＲＴＭ レジスター、 ＲＳＥＬ レジスター選択回路   10 electro-optical panel, 20 host driver, 21 display controller, 22 drive signal output unit, 23 booster circuit, 24 CPU, 25 storage unit, 26 serial interface (I / F), 30 segment driver, 31 display controller, 32 drive signal Output unit, 33 booster circuit, 36 decoder interface (I / F), 40 operation unit, 50 storage unit, 60 communication unit, 70 power supply unit, 81 clock signal generation circuit, 82 I / O control circuit, 83 clock signal selection circuit 84 trigger signal generation circuit, 85 display start flag generation circuit, 86 selection signal generation circuit, 311 display data storage unit, 311a previous display data storage unit, 311b current display data storage unit, 312 drive waveform generation unit, 31 Timing control unit, 321, 322 selector, 323 drive circuit, 821, 822 input / output circuit, 831, 832, 843, 844, 851, 852, 855 AND circuit, 833, 853, 854 OR circuit, 834, 845 inverter, 841 , 842, 846, 856 flip-flop, P1 clock signal output terminal, P2 trigger signal output terminal, P3 clock signal input / output terminal, P4 trigger signal input / output terminal, P5 master / slave setting terminal, RT1-RTM register, RSEL register selection circuit

Claims (5)

電気光学パネルを駆動するために、マスター又はスレーブとして設定可能な集積回路装置であって、
順次供給される表示データを格納する表示データ格納部と、
選択信号に従って、複数の期間に対応する複数組の波形値を順次選択することにより、前記電気光学パネルの表示状態が第１の表示状態から第２の表示状態となるまでの間における１組の駆動波形を表す１組の駆動波形信号を生成する駆動波形生成部と、
前記集積回路装置がマスターとして設定された場合に、表示タイミングクロック信号を生成して第１の端子に供給すると共に、外部から供給される表示開始コマンドに基づいて表示開始トリガ信号を生成して第２の端子に供給し、前記表示開始トリガ信号が活性化されたときに、前記表示タイミングクロック信号に同期して前記選択信号の生成を開始し、前記集積回路装置がスレーブとして設定された場合に、前記第２の端子に供給される表示開始トリガ信号が活性化されたときに、前記第１の端子に供給される表示タイミングクロック信号に同期して前記選択信号の生成を開始するタイミング制御部と、
前記表示データ格納部に格納されている表示データ及び前記駆動波形生成部によって生成される１組の駆動波形信号に基づいて、前記電気光学パネルに供給される複数の駆動信号を出力する駆動信号出力部と、
を具備し、前記タイミング制御部が、
表示タイミングクロック信号を生成するクロック信号生成回路と、
前記集積回路装置がマスターとして設定された場合に、前記クロック信号生成回路によって生成される表示タイミングクロック信号を選択すると共に、前記表示タイミングクロック信号を反転して第２のクロック信号を生成し、前記集積回路装置がスレーブとして設定された場合に、前記第１の端子に供給される表示タイミングクロック信号を選択するクロック信号選択回路と、
前記集積回路装置がマスターとして設定された場合に、外部から供給される表示開始コマンドをデコードして得られる表示開始制御信号の変化を前記第２のクロック信号に同期して検出することにより、表示開始トリガ信号を生成するトリガ信号生成回路と、
前記集積回路装置がマスターとして設定された場合に、前記トリガ信号生成回路によって生成される表示開始トリガ信号を選択し、前記集積回路装置がスレーブとして設定された場合に、前記第２の端子に供給される表示開始トリガ信号を選択し、選択された表示開始トリガ信号が活性化されたときに、前記クロック信号選択回路によって選択された表示タイミングクロック信号に同期して表示開始フラグを活性化する表示開始フラグ生成回路と、
前記表示開始フラグが活性化されているときに、前記クロック信号選択回路によって選択された表示タイミングクロック信号に含まれているパルスの数をカウントして得られたカウント値に基づいて前記選択信号を生成する選択信号生成回路と、
を含む、集積回路装置。 An integrated circuit device that can be set as a master or a slave to drive an electro-optic panel,
A display data storage unit for storing display data to be sequentially supplied;
By sequentially selecting a plurality of sets of waveform values corresponding to a plurality of periods in accordance with the selection signal, a set of waveforms until the display state of the electro-optical panel changes from the first display state to the second display state. A drive waveform generator for generating a set of drive waveform signals representing the drive waveform;
When the integrated circuit device is set as a master, a display timing clock signal is generated and supplied to the first terminal, and a display start trigger signal is generated based on a display start command supplied from the outside. When the display start trigger signal is activated and generation of the selection signal is started in synchronization with the display timing clock signal, and the integrated circuit device is set as a slave. A timing control unit that starts generation of the selection signal in synchronization with a display timing clock signal supplied to the first terminal when a display start trigger signal supplied to the second terminal is activated When,
Drive signal output for outputting a plurality of drive signals supplied to the electro-optical panel based on display data stored in the display data storage unit and a set of drive waveform signals generated by the drive waveform generation unit And
The timing control unit comprises:
A clock signal generation circuit for generating a display timing clock signal;
When the integrated circuit device is set as a master, the display timing clock signal generated by the clock signal generation circuit is selected, and the display timing clock signal is inverted to generate a second clock signal, A clock signal selection circuit for selecting a display timing clock signal supplied to the first terminal when the integrated circuit device is set as a slave;
When the integrated circuit device is set as a master, a change in a display start control signal obtained by decoding a display start command supplied from the outside is detected in synchronization with the second clock signal. A trigger signal generation circuit for generating a start trigger signal;
When the integrated circuit device is set as a master, a display start trigger signal generated by the trigger signal generation circuit is selected, and when the integrated circuit device is set as a slave, supplied to the second terminal A display start trigger signal is selected, and when the selected display start trigger signal is activated, a display start flag is activated in synchronization with the display timing clock signal selected by the clock signal selection circuit. A start flag generation circuit;
When the display start flag is activated, the selection signal is determined based on a count value obtained by counting the number of pulses included in the display timing clock signal selected by the clock signal selection circuit. A selection signal generation circuit to generate,
An integrated circuit device. 電気光学パネルを駆動するために、マスター又はスレーブとして設定可能な集積回路装置であって、
順次供給される表示データを格納する表示データ格納部と、
選択信号に従って、複数の期間に対応してレジスターに格納されている複数組の波形値及び複数の波形終了フラグを順次選択することにより、前記電気光学パネルの表示状態が第１の表示状態から第２の表示状態となるまでの間における１組の駆動波形を表す１組の駆動波形信号を生成する駆動波形生成部と、
前記集積回路装置がマスターとして設定された場合に、表示タイミングクロック信号を生成して第１の端子に供給すると共に、外部から供給される表示開始コマンドに基づいて表示開始トリガ信号を生成して第２の端子に供給し、前記表示開始トリガ信号が活性化されたときに、前記表示タイミングクロック信号に同期して前記選択信号の生成を開始し、前記駆動波形生成部から供給される波形終了フラグが駆動波形の終了を表すときに、前記表示タイミングクロック信号に同期して前記選択信号の生成を終了し、前記集積回路装置がスレーブとして設定された場合に、前記第２の端子に供給される表示開始トリガ信号が活性化されたときに、前記第１の端子に供給される表示タイミングクロック信号に同期して前記選択信号の生成を開始し、前記駆動波形生成部から供給される波形終了フラグが駆動波形の終了を表すときに、前記表示タイミングクロック信号に同期して前記選択信号の生成を終了するタイミング制御部と、
前記表示データ格納部に格納されている表示データ及び前記駆動波形生成部によって生成される１組の駆動波形信号に基づいて、前記電気光学パネルに供給される複数の駆動信号を出力する駆動信号出力部と、
を具備する集積回路装置。 An integrated circuit device that can be set as a master or a slave to drive an electro-optic panel,
A display data storage unit for storing display data to be sequentially supplied;
The display state of the electro-optical panel is changed from the first display state to the first display state by sequentially selecting a plurality of sets of waveform values and a plurality of waveform end flags stored in the register corresponding to a plurality of periods according to the selection signal. A drive waveform generation unit that generates a set of drive waveform signals representing a set of drive waveforms until the display state of 2 is reached;
When the integrated circuit device is set as a master, a display timing clock signal is generated and supplied to the first terminal, and a display start trigger signal is generated based on a display start command supplied from the outside. When the display start trigger signal is activated, the generation of the selection signal is started in synchronization with the display timing clock signal, and the waveform end flag supplied from the drive waveform generation unit Represents the end of the drive waveform, the generation of the selection signal is terminated in synchronization with the display timing clock signal, and is supplied to the second terminal when the integrated circuit device is set as a slave. When the display start trigger signal is activated, generation of the selection signal is started in synchronization with the display timing clock signal supplied to the first terminal. When waveform end flag supplied from the drive waveform generating unit is indicating the end of the drive waveform, a timing control unit to terminate the generation of the selection signal in synchronization with the display timing clock signal,
Drive signal output for outputting a plurality of drive signals supplied to the electro-optical panel based on display data stored in the display data storage unit and a set of drive waveform signals generated by the drive waveform generation unit And
An integrated circuit device comprising: 前記駆動波形生成部が、選択信号に従って、複数の期間に対応してレジスターに格納されている複数組のレジスター値を順次選択することにより１組の駆動波形信号を生成し、各組のレジスター値が、駆動波形を終了するか否かを表す波形終了フラグを含み、前記表示開始フラグ生成回路が、前記駆動波形生成部から供給される波形終了フラグが駆動波形の終了を表すときに、前記クロック信号選択回路によって選択された表示タイミングクロック信号に同期して前記表示開始フラグを非活性化する、請求項１記載の集積回路装置。   The drive waveform generator generates one set of drive waveform signals by sequentially selecting a plurality of register values stored in the register corresponding to a plurality of periods according to the selection signal, and each set of register values Includes a waveform end flag indicating whether or not to end the drive waveform, and the display start flag generation circuit is configured to display the clock when the waveform end flag supplied from the drive waveform generation unit indicates the end of the drive waveform. 2. The integrated circuit device according to claim 1, wherein the display start flag is deactivated in synchronization with a display timing clock signal selected by a signal selection circuit. 前記集積回路装置をマスター又はスレーブとして設定する電位が与えられる第３の端子をさらに具備する、請求項１〜３のいずれか１項記載の集積回路装置。   The integrated circuit device according to claim 1, further comprising a third terminal to which a potential for setting the integrated circuit device as a master or a slave is applied. 複数のセグメント電極を有する電気光学パネルと、
ＣＰＵを内蔵し、前記電気光学パネルの第１群のセグメント電極に複数の駆動信号をそれぞれ供給する集積回路装置と、
前記電気光学パネルの第２群のセグメント電極に複数の駆動信号をそれぞれ供給する請求項１〜４のいずれか１項記載の集積回路装置と、
を具備する電子機器であって、前記２つの集積回路装置が、複数の期間に対応する複数組の波形値が同一のフォーマットで格納された複数のレジスターをそれぞれ有する、前記電子機器。 An electro-optic panel having a plurality of segment electrodes;
An integrated circuit device including a CPU and supplying a plurality of drive signals to the first group of segment electrodes of the electro-optical panel;
5. The integrated circuit device according to claim 1, wherein a plurality of drive signals are respectively supplied to a second group of segment electrodes of the electro-optic panel.
The two integrated circuit devices each have a plurality of registers each storing a plurality of sets of waveform values corresponding to a plurality of periods in the same format.