JP5633224B2 - 光半導体装置及びその駆動方法 - Google Patents

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Description

本発明は、光半導体装置及びその駆動方法に関する。
近時、シリコン材料を用いた光位相シフタやマッハツェンダ型の光変調器が提案されている（非特許文献１〜４）。
マッハツェンダ型の光変調器は、光を２つに分岐させて再び合波させるときの干渉条件によって光のオン・オフ等を行う光変調器である。
提案されている技術においては、Ｉ型の光導波路の一方の側部にＰ型の半導体層が設けられ、Ｉ型の光導波路の他方の側部にＮ型の半導体層が設けられ、ＰＩＮ構造（ＰＩＮダイオード）が用いられている。
かかるＰＩＮ構造に順方向バイアスを印加すると、光導波路にキャリアが注入される。光導波路にキャリアが注入されると、光導波路においてキャリアプラズマ効果が生じ、光導波路における光の屈折率が変化する。光導波路における光の屈折率が変化すると、光導波路を進行する光の波長が変化するため、光導波路を進行する過程で光の位相を変化させることができる。
S.J. Spector et al., "CMOS-compatible dual-output silicon modulator for analog signal processing", Optics Express, Vol. 16, No. 15, pp. 11027-11031 (2008) William M. J. Green et al., "Ultra-compact, low RF power, 10 Gb/s silicon Mach-Zehnder modulator", Optics Express, Vol. 15, No. 25, pp. 17106-17113 (2007) F. Gan et al., "Compact, Low-Power, High-Speed Silicon Electro-Optic Modulator", Conference on Laser and Electro-optics 2007, CTuQ6 (2007) S.J. Spector et al., "Compact Carrier Injection Based Mach-Zehnder Modulator in Silicon", OSA/IPNRA 2007, ITuE5 (2007)
しかしながら、提案されている技術では、ＰＩＮダイオードの容量が比較的大きいため、ＣＲ時定数が大きく、必ずしも良好な高周波特性を得ることができない。
本発明の目的は、高周波特性の良好な光半導体装置及びその製造方法を提供することにある。
実施形態の一観点によれば、基板上に形成された真性半導体の半導体層と、前記半導体層の一部である第１の光導波路と、前記半導体層の他の一部であり、前記第１の光導波路の第１の側に、前記第１の光導波路と並行するように形成された第２の光導波路と、前記第１の光導波路の前記第１の側の反対の第２の側における前記半導体層に形成され、第１導電型の不純物が導入された第１の不純物領域と、前記第１の光導波路の前記第１の側における前記半導体層に形成され、第１導電型と反対の第２導電型の不純物が導入された第２の不純物領域と、前記第２の光導波路の前記第２の側における前記半導体層に形成され、第１導電型の不純物が導入され、前記第２の不純物領域に接続された第３の不純物領域と、前記第２の光導波路の前記第１の側における前記半導体層に形成され、第２導電型の不純物が導入された第４の不純物領域と、前記第２の不純物領域の一部である第１の下部電極と、少なくとも前記第１の下部電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の上部電極とを有する第１のキャパシタと、前記第１の上部電極の下方領域の一部における前記半導体層に形成され、第２導電型の不純物が導入された第５の不純物領域と、前記第４の不純物領域の一部である第２の下部電極と、少なくとも前記第２の下部電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の上部電極とを有する第２のキャパシタと、前記第２の上部電極の下方領域の一部における前記半導体層に形成され、第１導電型の不純物が導入された第６の不純物領域とを有する光半導体装置が提供される。
実施形態の他の観点によれば、基板上に形成された真性半導体の半導体層と、前記半導体層の一部である第１の光導波路と、前記半導体層の他の一部であり、前記第１の光導波路の第１の側に、前記第１の光導波路と並行するように形成された第２の光導波路と、前記第１の光導波路の前記第１の側の反対の第２の側における前記半導体層に形成され、第１導電型の不純物が導入された第１の不純物領域と、前記第１の光導波路の前記第１の側における前記半導体層に形成され、第１導電型と反対の第２導電型の不純物が導入された第２の不純物領域と、前記第２の光導波路の前記第２の側における前記半導体層に形成され、第１導電型の不純物が導入され、前記第２の不純物領域に接続された第３の不純物領域と、前記第２の光導波路の前記第１の側における前記半導体層に形成され、第２導電型の不純物が導入された第４の不純物領域と、前記第１の不純物領域の一部である第１の下部電極と、少なくとも前記第１の下部電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の上部電極とを有する第１のキャパシタと、前記第１の下部電極の前記第２の側における前記半導体層に形成され、前記第１の不純物領域より低い不純物濃度で第１導電型の不純物が導入された第５の不純物領域と、前記第４の不純物領域の一部である第２の下部電極と、少なくとも前記第２の下部電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の上部電極とを有する第２のキャパシタと、前記第２の下部電極の前記第１の側における前記半導体層に形成され、前記第４の不純物領域より低い不純物濃度で第２導電型の不純物が導入された第６の不純物領域とを有する光半導体装置が提供される。
実施形態の更に他の観点によれば、基板上に形成された真性半導体の半導体層と；前記半導体層の一部である第１の光導波路と；前記半導体層の他の一部であり、前記第１の光導波路の第１の側に、前記第１の光導波路と並行するように形成された第２の光導波路と；前記第１の光導波路の前記第１の側の反対の第２の側における前記半導体層に形成され、第１導電型の不純物が導入された第１の不純物領域と；前記第１の光導波路の前記第１の側における前記半導体層に形成され、第１導電型と反対の第２導電型の不純物が導入された第２の不純物領域と；前記第２の光導波路の前記第２の側における前記半導体層に形成され、第１導電型の不純物が導入され、前記第２の不純物領域に接続された第３の不純物領域と；前記第２の光導波路の前記第１の側における前記半導体層に形成され、第２導電型の不純物が導入された第４の不純物領域と；前記第２の不純物領域の一部である第１の下部電極と、少なくとも前記第１の下部電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の上部電極とを有する第１のキャパシタと；前記第１の上部電極の下方領域の一部における前記半導体層に形成され、第２導電型の不純物が導入された第５の不純物領域と；前記第４の不純物領域の一部である第２の下部電極と、少なくとも前記第２の下部電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の上部電極とを有する第２のキャパシタと；前記第２の上部電極の下方領域の一部における前記半導体層に形成され、第１導電型の不純物が導入された第６の不純物領域と、前記第５の不純物領域の前記第２の側における前記第１の不純物領域に接続された第１の電極と、前記第２の不純物領域及び前記第３の不純物領域に接続された第２の電極と、前記第６の不純物領域の前記第１の側における前記第４の不純物領域に接続された第３の電極とを有する光半導体装置の駆動方法であって、前記第１の電極を第１の電位に接続し、前記第３の電極を前記第１の電位より低い第２の電位に接続し、前記第１の上部電極を前記第１の電位より低く、前記第２の電位より高い第３の電位に接続し、前記第２の上部電極を前記第３の電位より低く、前記第２の電位より高い第４の電位に接続し、前記第３の電位以下、前記第４の電位以上の範囲内において変化する入力信号を前記第２の電極に印加することを特徴とする光半導体装置の駆動方法が提供される。
実施形態の更に他の観点によれば、基板上に形成された真性半導体の半導体層と、前記半導体層の一部である第１の光導波路と、前記半導体層の他の一部であり、前記第１の光導波路の第１の側に、前記第１の光導波路と並行するように形成された第２の光導波路と、前記第１の光導波路の前記第１の側の反対の第２の側における前記半導体層に形成され、第１導電型の不純物が導入された第１の不純物領域と、前記第１の光導波路の前記第１の側における前記半導体層に形成され、第１導電型と反対の第２導電型の不純物が導入された第２の不純物領域と、前記第２の光導波路の前記第２の側における前記半導体層に形成され、第１導電型の不純物が導入され、前記第２の不純物領域に接続された第３の不純物領域と、前記第２の光導波路の前記第１の側における前記半導体層に形成され、第２導電型の不純物が導入された第４の不純物領域と、前記第１の不純物領域の一部である第１の下部電極と、少なくとも前記第１の下部電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の上部電極とを有する第１のキャパシタと、前記第１の下部電極の前記第２の側における前記半導体層に形成され、前記第１の不純物領域より低い不純物濃度で第１導電型の不純物が導入された第５の不純物領域と、前記第４の不純物領域の一部である第２の下部電極と、少なくとも前記第２の下部電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の上部電極とを有する第２のキャパシタと、前記第２の下部電極の前記第１の側における前記半導体層に形成され、前記第４の不純物領域より低い不純物濃度で第２導電型の不純物が導入された第６の不純物領域とを有する光半導体装置の駆動方法であって、前記第１の電極を第１の電位に接続し、前記第３の電極を前記第１の電位より低い第２の電位に接続し、前記第１の上部電極を第３の電位に接続し、前記第２の上部電極を第４の電位に接続し、前記第１の電位以下、前記第２の電位以上の範囲内において変化する入力信号を前記第２の電極に印加することを特徴とする光半導体装置の駆動方法が提供される。
開示の光半導体装置及びその製造方法によれば、真性半導体の半導体層の一部である第１の光導波路と、第１の光導波路の第１の側に形成された第２の光導波路とが設けられている。第１の光導波路の第２の側における半導体層には、第１導電型の第１の不純物領域が形成され、第１の光導波路の第１の側における半導体層には、第２導電型の第２の不純物領域が形成されている。第１の不純物領域の一部である第１の下部電極と、第１の下部電極上に形成された第１の絶縁膜と、第１の絶縁膜上に形成された第１の上部電極とにより第１のキャパシタが形成されている。第２の光導波路の第２の側における半導体層には、第１導電型の第３の不純物領域が形成され、第１の光導波路の第１の側における半導体層には、第２導電型の第４の不純物領域が形成されている。第４の不純物領域の一部である第２の下部電極と、第２の下部電極上に形成された第２の絶縁膜と、第２の絶縁膜上に形成された第２の上部電極とにより第２のキャパシタが形成されている。また、第１のキャパシタの第１の上部電極の下方領域における半導体層に第２導電型の第５の不純物領域が形成されており、第１のキャパシタの第１の上部電極に電圧を印加した際に、第５の不純物領域に反転層が形成され、第５の不純物領域が抵抗層となる。また、第２のキャパシタの第２の上部電極の下方領域における半導体層に第１導電型の第６の不純物領域が形成されており、第２のキャパシタの第２の上部電極に電圧を印加した際に、第６の不純物領域に反転層が形成され、第６の不純物領域が抵抗層となる。このため、配線の引き回しを行うことなく、キャパシタや抵抗を各々のＰＩＮ構造に直接接続し得る。従って、高周波特性の良好な光半導体装置を提供することができる。
第１実施形態による光半導体装置を示す断面図である。 第１実施形態による光半導体装置を示す平面図である。 第１実施形態による光半導体装置の一部を拡大して示した平面図である。 第１実施形態による光半導体装置を示す斜視図（その１）である。 第１実施形態による光半導体装置を示す斜視図（その２）である。 第１実施形態による光半導体装置の製造方法を示す工程断面図（その１）である。 第１実施形態による光半導体装置の製造方法を示す工程断面図（その２）である。 第１実施形態による光半導体装置の製造方法を示す工程断面図（その３）である。 第１実施形態による光半導体装置の製造方法を示す工程断面図（その４）である。 第１実施形態による光半導体装置の製造方法を示す工程断面図（その５）である。 第１実施形態による光半導体装置の製造方法を示す工程断面図（その６）である。 第１実施形態による光半導体装置の製造方法を示す工程断面図（その７）である。 第１実施形態による光半導体装置の製造方法を示す工程断面図（その８）である。 第２実施形態による光半導体装置を示す断面図である。 第２実施形態による光半導体装置の製造方法を示す工程断面図（その１）である。 第２実施形態による光半導体装置の製造方法を示す工程断面図（その２）である。 第２実施形態の変形例による光半導体装置を示す断面図である。 等価回路を示す図である。
図１８（ａ）は、２つのＰＩＮ構造を有するマッハツェンダ型の光変調器の等価回路を示す図である。
ＰＩＮダイオードの容量が比較的大きいため、ＣＲ時定数が比較的大きく、必ずしも良好な高周波特性が得られない。
高周波特性を向上するためには、図１８（ｂ）に示すように、キャパシタや抵抗を付加することが考えられる（非特許文献３参照）。
しかしながら、単にキャパシタや抵抗を付加した場合には、キャパシタや抵抗を接続するための配線の引き回しにより寄生容量が大きくなってしまい、良好な高周波特性を得ることは困難である。
［第１実施形態］
第１実施形態による光半導体装置及びその製造方法並びにその駆動方法を図１乃至図１３を用いて説明する。
（光半導体装置）
まず、本実施形態による光半導体装置について図１乃至図３を用いて説明する。図１は、本実施形態による光半導体装置を示す断面図である。図２は、本実施形態による光半導体装置を示す平面図である。図３は、本実施形態による光半導体装置の一部を拡大して示した平面図である。図４は、本実施形態による光半導体装置を示す斜視図である。図１は、図２及び図３のＡ−Ａ′線断面に対応している。
なお、本実施形態では、光半導体装置としてマッハツェンダ型の光変調器を例に説明するが、光変調器に限定されるものではなく、様々な光半導体装置に適用することが可能である。
半導体基板１０上には、絶縁膜１２を介して半導体層１４が形成されている。ここでは、例えば、シリコン基板１０上に埋め込み酸化膜１２を介してシリコン層１４が形成されたＳＯＩ基板が用いられている。絶縁膜１２の膜厚は、例えば２〜３μｍ程度とする。絶縁膜１２の膜厚が十分に厚く設定されているため、半導体基板１０と半導体層１４との間の静電容量は十分に小さく抑制される。
半導体層１４は、図１に示すようにリブ型に加工されており、これにより、図２に示すように、複数の光導波路１８ａ〜１８ｆが形成されている。半導体層１４のうちの厚さが厚くなっている部分（リブ部）が、光導波路１８ａ〜１８ｆとなっている。
光導波路（アーム導波路）１８ａ、１８ｂの高さ、即ち、図１における光導波路１８ａ、１８ｂの紙面上下方向の寸法は、例えば２５０ｎｍ程度とする。光導波路１８ａ、１８ｂの幅、即ち、図１における光導波路１８ａ、１８ｂの紙面左右方向の寸法は、例えば５００ｎｍ程度とする。半導体層１４のうちの厚さが薄くなっている部分の厚さは、例えば５０ｎｍ程度とする。光導波路１８ａ、１８ｂは、図１における紙面左右方向に延在している。光導波路１８ｃ〜１８ｆの高さ及び幅は、光導波路１８ａ、１８ｂと同様に設定されている。
入射用の光導波路１８ｃ、１８ｄは、半導体基板１０上に設けられた光分波器１１に接続されている。入射光（被変調光）は、光分波器１１により２つに分岐され、光分波器１１の２つの出力ポートから出力される。被変調光としては、例えば連続光（ＣＷ：Continuous Wave）が用いられる。
光分波器１１の２つの出力ポートには、それぞれ導波路１８ａ、１８ｂの入力ポートが接続されている。導波路１８ａ、１８ｂの出力ポートは、光合波器１３に接続されている。
光合波器１３は、導波路１８ａ、１８ｂから与えられる光を合波し、出射用の光導波路１８ｅ、１８ｆに出力するものである。光合波器１３としては、例えば分岐比５０：５０の光カプラを用いることができる。光合波器１３は、光導波路１８ｅ、１８ｆに変調信号を相補的に出力し得る。
光導波路１８ａ、１８ｂのアームの長さ、即ち、図２の紙面左右方向における光導波路１８ａ、１８ｂの寸法は、例えば１ｍｍ程度とする。光導波路１８ａ〜１８ｆにはドーパント不純物が導入されていない。光導波路１８ａ〜１８ｆは、真性半導体、即ち、Ｉ（Intrinsic）型の半導体により形成されている。
光導波路１８ａの一方の側、即ち、図１の紙面左側における半導体層１４には、Ｐ型の不純物領域（Ｐ＋不純物領域）１９、２０が形成されている。不純物領域１９、２０は、光導波路１８ａと並行するように形成されている。不純物領域１９、２０は、Ｎ型の不純物領域２５が形成される所定領域を除く領域に形成されている。不純物領域１９と不純物領域２０とは、所定間隔を隔てて形成されている。不純物領域１９と不純物領域２０との間隔は、例えば２００ｎｍ程度とする。
光導波路１８ａの他方の側、即ち、図１の紙面右側における半導体層１４には、Ｎ型の不純物領域（Ｎ＋不純物領域）２１が形成されている。
Ｐ型の不純物領域２０とＮ型の不純物領域２１との間の領域の半導体層１４は、真性半導体の領域１４ａとなっている。
Ｐ型の不純物領域１９、２０と、Ｉ型の光導波路１８ａと、Ｎ型の不純物領域２１とにより、ＰＩＮ構造（ＰＩＮダイオード）１６ａが形成されている。
Ｐ型の不純物領域１９とＰ型の不純物領域２０との間には、Ｎ型の不純物領域２５が形成されている。不純物領域２５は、キャパシタ３２ａの上部電極３０ａに所定電圧を印加した際に反転層が形成されて、抵抗層として機能するものである。図１の紙面左右方向における不純物領域２５の寸法は、例えば２００ｎｍ程度とする。不純物領域２５は、光導波路１８ａと並行するように形成されている。
キャパシタ３２ａの上部電極３０ａに所定電圧を印加した際における抵抗層２５の抵抗値は、例えば１００〜５００Ω程度とする。
ＰＩＮ構造１６ａに流れる電流は、光導波路長１μｍ当たり１０μＡ程度であるため、反転層を形成することにより得られる電気抵抗であっても特段の問題はない。
反転層を流れる電流は電圧に対して飽和特性を有するため、反転層のチャネル長を適宜設定することにより、抵抗層の微分抵抗をＰＩＮダイオード１６ａの微分抵抗の１０〜１００倍程度に設定することが可能である。
なお、抵抗層２５の抵抗値は、１００〜５００Ωに限定されるものではない。所望の高周波特性が得られるように抵抗層２５の抵抗値を適宜設定しうる。抵抗層２５の抵抗値は、不純物領域２５に導入するＮ型のドーパント不純物の濃度や、キャパシタ３２ａの上部電極３０ａに印加する電圧値等を適宜設定することにより調整し得る。
不純物領域１９、２０上及び不純物領域２５上には、絶縁膜（誘電体膜）２８を介して、上部電極３０ａが形成されている。絶縁膜２８は、例えばシリコン酸化膜により形成されている。絶縁膜２８の膜厚は、例えば３〜１０ｎｍ程度とする。ここでは、絶縁膜２８の膜厚を、例えば３ｎｍ程度とする。上部電極３０ａは、例えば、Ｐ型のドーパント不純物が導入されたポリシリコン膜により形成されている。上部電極３０ａは、光導波路１８ａと並行するように形成されている。図１の紙面左右方向における上部電極３０ａの寸法は、例えば６００ｎｍ程度とする。上部電極３０ａと不純物領域２０ａとが重なり合っている領域の紙面左右方向の寸法は、例えば５００ｎｍ程度とする。
不純物領域２０の一部である下部電極と、絶縁膜（誘電体膜）２８と、上部電極３０ａとにより、キャパシタ（ＭＯＳキャパシタ）３２ａが形成されている。キャパシタ３２ａの静電容量は、ＰＩＮダイオード１６ａの容量の１０分の１〜１００分の１程度とすることが好ましい。ここでは、キャパシタ３２ａの静電容量を、例えば０．１〜０．５ｐＦ程度とする。
なお、キャパシタ３２ａの静電容量は０．１〜０．５ｐＦに限定されるものではない。所望の高周波特性が得られるようにキャパシタ３２ａの静電容量を適宜設定すればよい。キャパシタ３２ａの静電容量は、不純物領域２０と上部電極３０ａとの対向面積や、誘電体膜２８の膜厚、材料等を適宜設定することにより調整し得る。
また、ここでは、不純物領域１９の一部と上部電極３０ａとが重なり合っている場合を例に説明したが、不純物領域１９の一部と上部電極３０ａとが重なり合っていなくてもよい。
キャパシタ３２ａは、ＰＩＮ構造１６ａのＣＲ時定数を低減するためのものである。ＰＩＮ構造１６ａのＣＲ時定数を低減するためには、アノードとなる不純物領域２０にキャパシタ３２ａを直接接続することが好ましい。このため、本実施形態では、不純物領域２０の一部がキャパシタ３２ａの下部電極を兼ねるようにしており、不純物領域２０の一部とキャパシタ３２ａの上部電極３０ａの一部とが重なり合っている。
不純物領域２５の導電型は、不純物領域１９，２０の導電型と反対であるため、キャパシタ３２ａの上部電極３０ａにバイアスを印加していない状態においては、不純物領域２５は極めて高抵抗な状態となる。本実施形態では、キャパシタ３２ａの上部電極３０ａに所定のバイアス電圧を印加することにより、不純物領域２５に反転層を形成し、不純物領域２５の抵抗値を所望の抵抗値に設定する。キャパシタ３２ａの上部電極３０ａに所定のバイアス電圧を印加した際に、不純物領域２５に反転層が形成されるよう、不純物領域２５は上部電極３０ａの下方領域に位置させることが好ましい。
微細化を図るためには、図１の紙面左右方向における上部電極３０ａの寸法を比較的小さく設定することが好ましい。微細化を図りつつ、キャパシタ３２ａの静電容量を十分に確保すべく、不純物領域２５の長手方向における中心線の位置は、キャパシタ３２ａの上部電極３０ａの長手方向における中心線の位置に対して、図１における紙面左側に位置している。
光導波路１８ｂの一方の側、即ち、図１の紙面左側における半導体層１４には、Ｐ型の不純物領域（Ｐ＋不純物領域）２２が形成されている。不純物領域２２は、光導波路１８ｂと並行するように形成されている。
光導波路１８ｂの他方の側、即ち、図１の紙面右側における半導体層１４には、Ｎ型の不純物領域（Ｎ＋不純物領域）２３、２４が形成されている。不純物領域２３、２４は、Ｐ型の不純物領域２６が形成される所定領域を除く領域に形成されている。不純物領域２３と不純物領域２４とは、所定間隔を隔てて形成されている。不純物領域２３と不純物領域２４との間隔は、例えば２００ｎｍ程度とする。
Ｐ型の不純物領域２２とＮ型の不純物領域２３との間の領域の半導体層１４は、真性半導体の領域１４ｂとなっている。
Ｐ型の不純物領域２２と、Ｉ型の光導波路１８ｂと、Ｎ型の不純物領域２３、２４とにより、ＰＩＮ構造（ＰＩＮダイオード）１６ｂが形成されている。
Ｎ型の不純物領域２３とＮ型の不純物領域２４との間には、Ｐ型の不純物領域２６が形成されている。不純物領域２６は、キャパシタ３２ｂの上部電極３０ｂに所定電圧を印加した際に反転層が形成されて、抵抗層として機能するものである。図１の紙面左右方向における不純物領域２６の寸法は、例えば２００ｎｍ程度とする。不純物領域２６は、光導波路１８ｂと並行するように形成されている。
キャパシタ３２ｂの上部電極３０ｂに所定電圧を印加した際における抵抗層２６の抵抗値は、例えば１００〜５００Ω程度とする。
ＰＩＮ構造１６ｂに流れる電流は、光導波路長１μｍ当たり１０μＡ程度であるため、反転層を形成することにより得られる電気抵抗であっても特段の問題はない。
反転層を流れる電流は電圧に対して飽和特性を有するため、反転層のチャネル長を適宜設定することにより、抵抗層の微分抵抗をＰＩＮダイオード１６ｂの微分抵抗の１０〜１００倍程度に設定することが可能である。
なお、抵抗層２６の抵抗値は、１００〜５００Ωに限定されるものではない。所望の高周波特性が得られるように抵抗層２６の抵抗値を適宜設定しうる。抵抗層２６の抵抗値は、不純物領域２６に導入するＮ型のドーパント不純物の濃度や、キャパシタ３２ｂの上部電極３０ｂに印加する電圧値等を適宜設定することにより調整し得る。
不純物領域２３、２４上及び不純物領域２６上には、絶縁膜２８を介して、上部電極３０ｂが形成されている。上部電極３０ｂは、例えば、Ｎ型のドーパント不純物が導入されたポリシリコン膜により形成されている。上部電極３０ｂは、光導波路１８ｂと並行するように形成されている。図１の紙面左右方向における上部電極３０ｂの寸法は、例えば６００ｎｍ程度とする。上部電極３０ｂと不純物領域２３とが重なり合っている領域の紙面左右方向の寸法は、例えば５００ｎｍ程度とする。
不純物領域２３の一部である下部電極と、絶縁膜２８と、上部電極３０ｂとにより、キャパシタ３２ｂが形成されている。キャパシタ３２ｂの静電容量は、ＰＩＮダイオード１６ｂの容量の１０分の１〜１００分の１程度とすることが好ましい。ここでは、キャパシタ３２ｂの静電容量を、例えば０．１〜０．５ｐＦ程度とする。
なお、キャパシタ３２ｂの静電容量は０．１〜０．５ｐＦに限定されるものではない。所望の高周波特性が得られるようにキャパシタ３２ｂの静電容量を適宜設定すればよい。キャパシタ３２ｂの静電容量は、不純物領域２３と上部電極３０ｂとの対向面積や、誘電体膜２８の膜厚、材料等を適宜設定することにより調整し得る。
また、ここでは、不純物領域２４の一部と上部電極３０ｂとが重なり合っている場合を例に説明したが、不純物領域２４の一部と上部電極３０ｂとが重なり合っていなくてもよい。
キャパシタ３２ｂは、ＰＩＮ構造１６ｂのＣＲ時定数を低減するためのものである。ＰＩＮ構造１６ｂのＣＲ時定数を低減するためには、カソードとなる不純物領域２３にキャパシタ３２ｂを直接接続することが好ましい。このため、本実施形態では、不純物領域２３の一部がキャパシタ３２ｂの下部電極を兼ねるようにしており、不純物領域２３の一部とキャパシタ３２ｂの上部電極３０ｂの一部とが重なり合っている。
不純物領域２６の導電型は、不純物領域２３，２４の導電型と反対であるため、キャパシタ３２ｂの上部電極３０ｂにバイアスを印加していない状態においては、不純物領域２６は極めて高抵抗な状態となる。本実施形態では、キャパシタ３２ｂの上部電極３０ｂに所定のバイアス電圧を印加することにより、不純物領域２６に反転層を形成し、不純物領域２６の抵抗値を所望の抵抗値に設定する。キャパシタ３２ｂの上部電極３０ｂに所定のバイアス電圧を印加した際に、不純物領域２６に反転層が形成されるよう、不純物領域２６は上部電極３０ｂの下方領域に位置させることが好ましい。
微細化を図るためには、図１の紙面左右方向における上部電極３０ｂの寸法を比較的小さく設定することが好ましい。微細化を図りつつ、キャパシタ３２ｂの静電容量を十分に確保すべく、不純物領域２６の長手方向における中心線の位置は、キャパシタ３２ｂの上部電極３０ｂの長手方向における中心線の位置に対して、図１における紙面右側に位置している。
キャパシタ３２ａ、３２ｂが形成された半導体層１４上には、例えばシリコン酸化膜の層間絶縁膜３４が形成されている。層間絶縁膜３４の膜厚は、例えば１μｍ程度とする。
層間絶縁膜３４には、キャパシタ３２ａ、３２ｂの上部電極３０ａ、３０ｂにそれぞれ達する開口部３６ａ、３６ｂと、不純物領域１９、２４にそれぞれ達する開口部３６ｃ、３６ｄと、不純物領域２１，２２に達する開口部３６ｅとが形成されている。
コンタクトホール３６ａ〜３６ｅの底面には、例えばニッケルシリサイドのシリサイド膜３８が形成されている。
シリサイド膜３８が形成された開口部３６ａ〜３６ｅ内及び層間絶縁膜３４上には、例えば、Ｔｉ膜とＴｉＮ膜との積層膜により形成された密着層４０が形成されている。
密着層４０が形成された開口部３６ａ〜３６ｅ内及び層間絶縁膜３４上には、例えばアルミニウムの配線層（電極）４２ａ〜４２ｅがそれぞれ形成されている。配線層４２ａは、キャパシタ３２ａの上部電極３０ａに接続されている。配線層４２ｂは、キャパシタ３２ｂの上部電極３０ｂに接続されている。配線層４２ｃは、不純物領域１９に接続されている。配線層４２ｄは、不純物領域２４に接続されている。配線層４２ｅは、不純物領域２１，２２に接続されている。
こうして、本実施形態による光半導体装置が形成されている。
（光半導体装置の動作（その１））
次に、本実施形態による光半導体装置の動作（その１）について説明する。
ここでは、配線層４２ａを第１の直流バイアス線とし、配線層４２ｂを第２の直流バイアス線とし、配線層４２ｃを電源線とし、配線層４２ｄを接地線とし、配線層４２ｅを信号線とする場合を例に説明する。
図４に示すように、電源線４２ｃは、例えば電源電圧Ｖｄｄに接続される。電源電圧Ｖｄｄは、例えば２．４Ｖとする。
接地線４２ｄは、例えばグラウンド（ＧＮＤ，０Ｖ）に接続される。
第１の直流バイアス線４２ａは、例えば第１のバイアス電圧Ｖｂｉａｓ１に接続される。第１のバイアス電圧Ｖｂｉａｓ１は、電源電圧Ｖｄｄより低く、第２の直流バイアス線４２ｂに印加される第２のバイアス電圧Ｖｂｉａｓ２より高い。第１のバイアス線４２ａに印加される第１のバイアス電圧Ｖｂｉａｓ１は、キャパシタ３２ａの上部電極３０ａの下方領域に位置する不純物領域２５において反転層が形成され、不純物領域２５が所望の抵抗値を有する抵抗層となるように設定される。第１のバイアス電圧Ｖｂｉａｓ１は、例えば２Ｖとする。このようなバイアス電圧Ｖｂｉａｓ１を印加すると、キャパシタ３２ａの上部電極３０ａの下方領域に位置する不純物領域２５において反転層が形成され、不純物領域２５は所望の抵抗値を有する抵抗層として機能し得る。
第２の直流バイアス線４２ｂは、例えば第２のバイアス電圧Ｖｂｉａｓ２に接続される。第２のバイアス電圧Ｖｂｉａｓ２は、第１のバイアス電圧Ｖｂｉａｓ１より低く、グラウンド（ＧＮＤ）の電位より高い。ここでは、第２のバイアス電圧Ｖｂｉａｓ２を例えば０．４Ｖとする。第２のバイアス線４２ｂに印加される第２のバイアス電圧Ｖｂｉａｓ２は、キャパシタ３２ｂの上部電極３０ｂの下方領域に位置する不純物領域２６において反転層が形成され、不純物領域２６が所望の抵抗値を有する抵抗層となるように設定される。
本実施形態において、ＰＩＮ構造１６ａ、１６ｂにキャパシタ３２ａ、３２ｂのみならず抵抗層２５、２６をも接続するのは、回路のバランスを確保するためである。即ち、ＰＩＮダイオード１６ａのアノードに対して、単にキャパシタ３２ａを直列に接続した場合には、回路のバランスが崩れてしまい、所望の電気的特性が得られない。また、ＰＩＮダイオード１６ｂのカソードに対して、単にキャパシタ３２ｂを直列に接続した場合には、回路のバランスが崩れてしまい、所望の電気的特性が得られない。回路のバランスを確保するためには、キャパシタ３２ａ、３２ｂのみならず電気抵抗をも接続することが好ましい。このような理由により、本実施形態では、キャパシタ３２ａ、３２ｂのみならず抵抗層２５，２６をも形成している。
なお、バイアス電圧Ｖｂｉａｓ１は、２Ｖに限定されるものではない。バイアス電圧Ｖｂｉａｓ１を印加した際に、不純物領域２５において所望の抵抗値が得られるように、バイアス電圧Ｖｂｉａｓ１を適宜設定すればよい。
また、バイアス電圧Ｖｂｉａｓ２は、０．４Ｖに限定されるものではない。バイアス電圧Ｖｂｉａｓ２を印加した際に、不純物領域２６において所望の抵抗値が得られるように、バイアス電圧Ｖｂｉａｓ２を適宜設定すればよい。
信号線４２ｅには、入力信号電圧Ｖｓｉｇｎａｌが印加される。
入力信号電圧Ｖｓｉｇｎａｌとしては、例えば高周波（ＲＦ、Radio Frequency）のロジック信号が用いられる。
入力信号電圧Ｖｓｉｇｎａｌは、例えば１．２Ｖの直流成分に、±０．５Ｖの交流成分が重畳されたものとする。
入力信号のデータが１のとき、即ち、入力信号が“Ｈ（High）”レベルの際における入力信号電圧Ｖｓｉｇｎａｌは、例えば１．７Ｖ程度となる。電源電圧Ｖｄｄが例えば２．４Ｖであり、入力信号電圧Ｖｓｉｇｎａｌが例えば１．７Ｖである場合、不純物領域２４と不純物領域２２との電位差は１．７Ｖとなる。抵抗層２６において生ずる電圧降下が例えば０．８５Ｖ程度である場合、ＰＩＮ構造１６ｂには例えば０．８５Ｖ程度の順方向バイアスが印加される。ＰＩＮ構造１６ｂに十分な大きさの順方向バイアスが印加されるため、光導波路１８ｂに十分なキャリア（電子、正孔）が注入される。光導波路１８ｂ内にキャリアが注入されると、キャリアプラズマ効果により、光導波路１８ｂにおいて光の屈折率が減少し、光導波路１８ｂを進行する光信号の位相が第１の方向にシフトする。従って、入力信号が“Ｈ”レベルの際には、光導波路１８ｂを進行する光信号の位相が第１の方向にシフトする。一方、不純物領域２１と不純物領域１９との電位差は、例えば０．７Ｖとなる。抵抗層２５において生ずる電圧降下が例えば０．２Ｖ程度である場合、ＰＩＮ構造１６ａには例えば０．５Ｖ程度の順方向バイアスが印加される。ＰＩＮ構造１６ａに印加される順方向バイアスが比較的小さいため、光導波路１８ａには十分なキャリアが注入されず、光導波路１８ａにおいて生ずるキャリアプラズマ効果は減少する。従って、入力信号が“Ｈ”レベルの際には、光導波路１８ａにおいては屈折率が増加し、光導波路１８ａを進行する光信号の位相は、光導波路１８ｂにおける位相シフトの方向である第１の方向と反対の第２の方向にシフトする。
入力信号のデータが０のとき、即ち、入力信号が“Ｌ（Low）”レベルの際における入力信号電圧Ｖｓｉｇｎａｌは、例えば０．７Ｖ程度となる。電源電圧Ｖｄｄが例えば２．４Ｖであり、入力信号電圧Ｖｓｉｇｎａｌが例えば０．７Ｖである場合、不純物領域２１と不純物領域１９との電位差は１．７Ｖとなる。抵抗層２５において生ずる電圧降下が例えば０．８５Ｖ程度である場合、ＰＩＮ構造１６ａには例えば０．８５Ｖ程度の順方向バイアスが印加される。ＰＩＮ構造１６ａに十分な大きさの順方向バイアスが印加されるため、光導波路１８ａには十分なキャリアが注入される。光導波路１８ａ内にキャリアが注入されると、キャリアプラズマ効果により、光導波路１８ａにおいて光の屈折率が減少し、光導波路１８ａを進行する光信号の位相が第１の方向にシフトする。従って、入力信号が“Ｌ”レベルの際には、光導波路１８ａを進行する光信号の位相が第１の方向にシフトする。一方、不純物領域２２と不純物領域２４との電位差は例えば０．７Ｖとなる。抵抗層２６において生ずる電圧降下が例えば０．２Ｖ程度である場合、ＰＩＮ構造１６ｂには例えば０．５Ｖ程度の順方向バイアスが印加される。ＰＩＮ構造１６ｂに印加される順方向バイアスが小さいため、光導波路１８ｂには十分なキャリアが注入されず、光導波路１８ｂにおいて生ずるキャリアプラズマ効果は減少する。従って、入力信号が“Ｌ”レベルの際には、光導波路１８ｂにおいては屈折率が増加し、光導波路１８ｂを進行する光信号の位相は、光導波路１８ａにおける位相シフトの方向である第１の方向と反対の第２の方向にシフトする。
このように、光導波路１８ａを進行する光信号の位相のシフト方向と、光導波路１８ｂを進行する光信号の位相のシフト方向とが互いに逆方向となるため、光導波路を１つだけの場合と比較して、アーム長が２分の１となる。
なお、入力信号電圧Ｖｓｉｇｎａｌの交流成分は±０．５Ｖに限定されるものではない。所望の位相シフト量が得られるように、入力信号電圧Ｖｓｉｇｎａｌの交流成分の大きさを適宜設定すればよい。
（光半導体装置の動作（その２））
次に、本実施形態による光半導体装置の動作（その２）について図５を用いて説明する。図５は、本実施形態による光半導体装置を示す斜視図（その２）である。
ここでは、配線層４２ｃを第１の直流バイアス線とし、配線層４２ｄを第２の直流バイアス線とし、配線層４２ａを電源線とし、配線層４２ｄを接地線とし、配線層４２ｅを信号線とする場合を例に説明する。
電源線４２ａは、例えば電源電圧Ｖｄｄに接続される。電源電圧Ｖｄｄは、第１のバイアス電圧Ｖｂｉａｓ１より低く、グラウンド（ＧＮＤ，０Ｖ）の電位より高い。電源電圧Ｖｄｄは、例えば１．６Ｖとする。
接地線４２ｂは、例えばグラウンドに接続される。グラウンドの電位は、電源電圧Ｖｄｄより低く、第２のバイアス電圧Ｖｂｉａｓ２より高い。
第１の直流バイアス線４２ｃは、例えば第１のバイアス電圧Ｖｂｉａｓ１に接続される。第１のバイアス電圧Ｖｂｉａｓ１は、電源電圧Ｖｄｄより高い。第１の直流バイアス線４２ｃに印加される第１のバイアス電圧Ｖｂｉａｓ１は、キャパシタ３２ａの上部電極３０ａの下方領域に位置する不純物領域２５において反転層が形成され、不純物領域２５が所望の抵抗値を有する抵抗層となるように設定される。第１のバイアス電圧Ｖｂｉａｓ１は、例えば２Ｖとする。このような第１のバイアス電圧Ｖｂｉａｓ１を印加すると、キャパシタ３２ａの上部電極３０ａの下方領域に位置する不純物領域２５において反転層が形成され、不純物領域２５は所望の抵抗値を有する抵抗層として機能し得る。
第２の直流バイアス線４２ｄは、例えば第２のバイアス電圧Ｖｂｉａｓ２に接続される。第２のバイアス電圧Ｖｂｉａｓ２は、グラウンドの電位より低い。第２の直流バイアス線４２ｄに印加される第２のバイアス電圧Ｖｂｉａｓ２は、キャパシタ３２ｂの上部電極３０ｂの下方領域に位置する不純物領域２６において反転層が形成され、不純物領域２６が所望の抵抗値を有する抵抗層となるように設定される。第２のバイアス電圧Ｖｂｉａｓ２は、例えば−０．４Ｖとする。このような第２のバイアス電圧Ｖｂｉａｓ２を印加すると、キャパシタ３２ｂの上部電極３０ｂの下方領域に位置する不純物領域２６において反転層が形成され、不純物領域２６は所望の抵抗値を有する抵抗層として機能し得る。
なお、バイアス電圧Ｖｂｉａｓ１は、２Ｖに限定されるものではない。バイアス電圧Ｖｂｉａｓ１を印加した際に、不純物領域２５において所望の抵抗値が得られるように、バイアス電圧Ｖｂｉａｓ１を適宜設定すればよい。
また、バイアス電圧Ｖｂｉａｓ２は、−０．４Ｖに限定されるものではない。バイアス電圧Ｖｂｉａｓ２を印加した際に、不純物領域２６において所望の抵抗値が得られるように、バイアス電圧Ｖｂｉａｓ２を適宜設定すればよい。
信号線４２ｅには、入力信号電圧Ｖｓｉｇｎａｌが印加される。
入力信号電圧Ｖｓｉｇｎａｌを信号線４２ｅに印加するための回路としては、例えば、図４に示すようなＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２とを有するＣＭＯＳインバータ回路６８が用いられる。
ＣＭＯＳインバータ６８に入力されるデータ信号Ｖｉｎとしては、例えば高周波（ＲＦ）のロジック信号が用いられる。
入力データ信号Ｖｉｎのデータが１のとき、即ち、入力データ信号が“Ｈ（High）”レベルの際における入力信号電圧Ｖｓｉｇｎａｌは、例えば０Ｖ程度となる。第１のバイアス電圧Ｖｂｉａｓ１が例えば２Ｖであり、入力信号電圧Ｖｓｉｇｎａｌが例えば０Ｖである場合、不純物領域１９と不純物領域２１との電位差は２Ｖとなる。抵抗層２５において生ずる電圧降下が例えば１．１５Ｖ程度である場合、ＰＩＮ構造１６ａには例えば０．８５Ｖ程度の順方向バイアスが印加される。ＰＩＮ構造１６ａに十分な大きさの順方向バイアスが印加されるため、光導波路１８ａにキャリアが注入される。光導波路１８ａ内にキャリアが注入されると、キャリアプラズマ効果により、光導波路１８ａにおいて光の屈折率が減少し、光導波路１８ａを進行する光信号の位相が第１の方向にシフトする。従って、入力信号が“Ｈ”レベルの際には、光導波路１８ａを進行する光信号の位相が第１の方向にシフトする。一方、第２のバイアス電圧Ｖｂｉａｓ２が例えば−０．４Ｖである場合、不純物領域２２と不純物領域２４との電位差は０．４Ｖとなる。抵抗層２６において生ずる電圧降下が例えば０．１Ｖ程度である場合、ＰＩＮ構造１６ｂには例えば０．３Ｖ程度の順方向バイアスが印加される。ＰＩＮ構造１６ｂに印加される順方向バイアスが小さいため、光導波路１８ｂには十分なキャリアが注入されず、光導波路１８ｂにおいて生ずるキャリアプラズマ効果は減少する。従って、入力データ信号が“Ｈ”レベルの際には、光導波路１８ｂにおいては屈折率が増大し、光導波路１８ｂを進行する光信号の位相は、光導波路１８ａにおける位相シフトの方向である第１の方向と反対の第２の方向にシフトする。
入力データ信号のデータが０のとき、即ち、入力データ信号が“Ｌ（Low）”レベルの際における入力信号電圧Ｖｓｉｇｎａｌは、例えば１．６Ｖ程度となる。第２のバイアス電圧Ｖｂｉａｓが例えば−０．４Ｖであり、入力信号電圧Ｖｓｉｇｎａｌが例えば１．６Ｖである場合、不純物領域２２と不純物領域２４との電位差は２Ｖとなる。抵抗層２６において生ずる電圧降下が例えば１．１５Ｖ程度である場合、ＰＩＮ構造１６ｂには例えば０．８５Ｖ程度の順方向バイアスが印加される。ＰＩＮ構造１６ｂに十分な大きさの順方向バイアスが印加されるため、光導波路１８ｂに注入されるキャリアが増大する。光導波路１８ｂ内にキャリアが注入されると、キャリアプラズマ効果により、光導波路１８ｂにおいて光の屈折率が減少し、光導波路１８ｂを進行する光信号の位相が第１の方向にシフトする。従って、入力信号が“Ｌ”レベルの際には、光導波路１８ｂを進行する光信号の位相が第１の方向にシフトする。一方、不純物領域１９と不純物領域２１との電位差は例えば０．４Ｖとなる。抵抗層２５において生ずる電圧降下が例えば０．１Ｖ程度である場合、ＰＩＮ構造１６ａには例えば０．３Ｖ程度の順方向バイアスが印加される。ＰＩＮ構造１６ａに印加される順方向バイアスが小さいため、光導波路１８ａに注入されるキャリアが減少し、光導波路１８ａにおいて生ずるキャリアプラズマ効果は減少する。従って、入力信号が“Ｌ”レベルの際には、光導波路１８ａにおいては屈折率が増大し、光導波路１８ａを進行する光信号の位相は、光導波路１８ｂにおける位相シフトの方向である第１の方向と反対の第２の方向にシフトする。
このように、光導波路１８ａを進行する光信号の位相のシフト方向と、光導波路１８ｂを進行する光信号の位相のシフト方向とが互いに逆方向となるため、光導波路を１つだけの場合と比較して、アーム長が２分の１となる。
なお、入力信号電圧Ｖｓｉｇｎａｌは上記に限定されるものではない。所望の位相シフト量が得られるように、入力信号電圧Ｖｓｉｇｎａｌを適宜設定すればよい。
本実施形態による光半導体装置では、ＰＩＮ構造１６ａのアノードを形成する不純物領域２０の一部と、絶縁膜２８と、上部電極３０ａとにより、キャパシタ３２ａが形成されている。また、ＰＩＮ構造１６ｂのカソードを形成する不純物領域２３の一部と、絶縁膜２８と、上部電極３０ｂとにより、キャパシタ３２ｂが形成されている。また、本実施形態による光半導体装置では、キャパシタ３２ａ、３２ｂの上部電極３０ａ、３２ｂの下方領域にそれぞれ形成された不純物領域２５，２６により抵抗層が形成される。従って、本実施形態では、配線の引き回しを行うことなくキャパシタ３２ａ、３２ｂや抵抗層２５，２６をＰＩＮ構造１６ａ、１６ｂに接続し得る。従って、本実施形態によれば、高周波特性の良好な光半導体装置を提供することができる。
（光半導体装置の製造方法）
次に、本実施形態による光半導体装置の製造方法について図６乃至図１３を用いて説明する。図６乃至図１３は、本実施形態による光半導体装置の製造方法を示す工程断面図である。
まず、半導体基板１０上に絶縁膜（埋込酸化膜）１２を介して半導体層１４が形成されたＳＯＩ（Silicon On Insulator）１５を用意する（図６（ａ）参照）。半導体基板１０としては、例えばシリコン基板が用いられている。絶縁膜１２としては、例えば膜厚２〜３μｍ程度のシリコン酸化膜が形成されている。半導体層１４としては、Ｉ（Intrinsic）型、即ち、真性半導体のシリコン層１４が形成されている。シリコン層１４の厚さは、例えば膜厚２５０ｎｍ程度とする。
次に、全面に、例えばスピンコート法により、フォトレジスト膜４４を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜４４を光導波路１８ａ〜１８ｆ（図２参照）の平面形状にパターニングする。
次に、フォトレジスト膜４４をマスクとし、半導体層１４を異方性エッチングする。この際、フォトレジスト膜４４により覆われていない部分の半導体層１４の厚さが例えば５０ｎｍ程度となるまで、半導体層１４をエッチングする。
こうして、リブ型の光導波路１８ａ〜１８ｆが形成される（図２，図６（ｂ）参照）。
光導波路１８ａ、１８ｂの幅、即ち、図６（ｂ）における光導波路１８ａ、１８ｂの紙面左右方向の寸法は、例えば５００ｎｍ程度とする。光導波路１８ａ、１８ｂの高さ、即ち、図６（ｂ）における光導波路１８ａ、１８ｂの紙面上下方向の寸法は、例えば２５０ｎｍ程度とする。光導波路１８ａ、１８ｂは、図６（ｂ）における紙面垂直方向に延在するように形成される。光導波路１８ａ、１８ｂを除く部分の半導体層１４の厚さは、例えば５０ｎｍ程度とする。光導波路１８ｃ〜１８ｆの幅及び高さも、光導波路１８ａ、１８ｂと同様とする。
この後、例えばアッシングにより、フォトレジスト膜４４を除去する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜４６を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜４６をパターニングする。これにより、Ｐ型の不純物領域１９，２０，２２を形成するための開口部４８ａ〜４８ｃがフォトレジスト膜４６に形成される。
次に、例えばイオン注入法により、フォトレジスト膜４６をマスクとして、Ｐ型のドーパント不純物を半導体層１４に導入することにより、Ｐ型の不純物領域（Ｐ＋型不純物領域）１９，２０，２２を形成する。（図７（ａ）参照）。イオン注入条件は、以下の通りとする。Ｐ型のドーパント不純物としては、例えばボロンを用いる。Ｐ型の不純物領域１９，２０，２２における不純物濃度は、例えば１×１０１９ｃｍ−３程度とする。不純物領域２０は、光導波路１８ａの一方の側における半導体層１４内に、光導波路１８ａと並行するように形成される。不純物領域１９は、不純物領域２０から所定の間隔を隔てて、光導波路１８ａと並行するように形成される。不純物領域１９と不純物領域２０との間の寸法は、例えば２００ｎｍ程度とする。不純物領域２２は、光導波路１８ｂの一方の側における半導体層１４内に、光導波路１８ｂと並行するように形成される。
この後、例えばアッシングにより、フォトレジスト膜４６を除去する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜５０を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５０をパターニングする。これにより、不純物領域２１，２３，２４を形成するための開口部５２ａ、５２ｂ，５２ｃがフォトレジスト膜５０に形成される。
次に、例えばイオン注入法により、フォトレジスト膜５０をマスクとして、Ｎ型のドーパント不純物を半導体層１４に導入することにより、Ｎ型の不純物領域（Ｎ＋型不純物領域）２１，２３，２４を形成する（図７（ｂ）参照）。イオン注入条件は、以下の通りとする。Ｎ型のドーパント不純物としては、例えばリンを用いる。不純物領域２１，２３，２４における不純物濃度は、１×１０１９ｃｍ−３程度とする。不純物領域２１は、光導波路１８ａの他方の側における半導体層１４内に、光導波路１８ａと並行するように形成される。不純物領域２３は、光導波路１８ｂの他方の側における半導体層１４内に、光導波路１８ｂと並行するように形成される。不純物領域２４は、不純物領域２３から所定の間隔を隔てて、光導波路１８ｂと並行するように形成される。不純物領域２３と不純物領域２４との間の寸法は、例えば２００ｎｍ程度とする。
この後、例えばアッシングにより、フォトレジスト膜５０を除去する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜５４を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５４をパターニングする。これにより、不純物領域２６を形成するための開口部５５がフォトレジスト膜５４に形成される。
次に、例えばイオン注入法により、フォトレジスト膜５４をマスクとして、Ｐ型のドーパント不純物を半導体層１４に導入することにより、Ｐ型の不純物領域（抵抗層）２６を形成する（図８（ａ）参照）。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。不純物領域２６における不純物濃度は、例えば５×１０１７ｃｍ−３程度とする。不純物領域２６は、不純物領域２３と不純物領域２４との間に、光導波路１８ｂと並行するように形成される。図８（ａ）の紙面左右方向における不純物領域２６の寸法は、例えば２００ｎｍ程度とする。
この後、例えばアッシングにより、フォトレジスト膜５４を除去する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜５６を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５６をパターニングする。これにより、不純物領域２５を形成するための開口部５７がフォトレジスト膜５６に形成される。
次に、例えばイオン注入法により、フォトレジスト膜５６をマスクとして、Ｎ型のドーパント不純物を半導体層１４に導入することにより、Ｎ型の不純物領域（抵抗層）２５を形成する（図８（ｂ）参照）。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばリンを用いる。不純物領域２５における不純物濃度は、例えば５×１０１７ｃｍ−３程度とする。不純物領域２５は、不純物領域１９と不純物領域２０との間に、光導波路１８ａと並行するように形成される。図８（ｂ）の紙面左右方向における不純物領域２５の寸法は、例えば２００ｎｍ程度とする。
この後、例えばアッシングにより、フォトレジスト膜５６を除去する。
次に、図９（ａ）に示すように、例えば熱酸化法により、シリコン酸化膜の絶縁膜２８を形成する。成膜温度は、例えば９００℃程度とする。絶縁膜２８の膜厚は、例えば３〜１０ｎｍ程度とする。ここでは、絶縁膜２８の膜厚を、例えば３ｎｍ程度とする。
次に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、ポリシリコン膜３０を形成する（図９（ｂ）参照）。ポリシリコン膜３０の膜厚は、例えば１５０ｎｍ程度とする。
次に、全面に、例えばスピンコート法により、フォトレジスト膜５８を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５８をパターニングする。これにより、ポリシリコン膜３０にＰ型のドーパント不純物を導入するための開口部６０がフォトレジスト膜５８に形成される。
次に、フォトレジスト膜５８をマスクとして、例えばイオン注入法により、ポリシリコン膜３０にＰ型のドーパント不純物を導入する（図１０（ａ）参照）。ドーパント不純物としては、例えばボロンを用いる。こうして、ポリシリコン膜３０の一部がＰ形のポリシリコン膜３０ａとなる。Ｐ型のポリシリコン膜３０ａにおける不純物濃度は、例えば１×１０２０ｃｍ−３程度とする。
次に、全面に、例えばスピンコート法により、フォトレジスト膜６２を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６２をパターニングする。これにより、ポリシリコン膜３０にＮ型のドーパント不純物を導入するための開口部６４がフォトレジスト膜６２に形成される。
次に、フォトレジスト膜６２をマスクとして、例えばイオン注入法により、ポリシリコン膜３０にＮ型のドーパント不純物を導入する（図１０（ｂ）参照）。ドーパント不純物としては、例えばリンを用いる。こうして、ポリシリコン膜３０の一部がＮ形のポリシリコン膜３０ｂとなる。Ｎ型のポリシリコン膜３０ｂにおける不純物濃度は、例えば１×１０２０ｃｍ−３程度とする。
次に、全面に、例えばスピンコート法により、フォトレジスト膜６６を形成する。
次に、フォトリソグラフィ技術を用い、キャパシタ３２ａ、３２ｂの上部電極３０ａ、３２ｂの平面形状にフォトレジスト膜６６をパターニングする。
次に、フォトレジスト膜６６をマスクとして、ポリシリコン膜３０を異方性エッチングする（図１１（ａ）参照）。これにより、Ｐ型のポリシリコンの上部電極３０ａと、Ｎ型のポリシリコンの上部電極３０ｂとが形成される。上部電極３０ａ、３０ｂは、光導波路１８ａ、１８ｂとそれぞれ並行するように形成される。
この後、例えばアッシングにより、フォトレジスト膜６６を除去する。
こうして、不純物領域２０の一部である下部電極と、絶縁膜２８と、上部電極３０ａとを有するキャパシタ３２ａが形成される。キャパシタ３２ａの上部電極３０ａと不純物領域２０とが重なっている領域の、図１０の紙面左右方向における寸法は、例えば５００ｎｍ程度とする。
また、不純物領域２３の一部である下部電極と、絶縁膜２８と、上部電極３０ｂとを有するキャパシタ３２ｂが形成される。キャパシタ３２ｂの上部電極３０ｂと不純物領域２３とが重なっている領域の、図１０の紙面左右方向における寸法は、例えば５００ｎｍ程度とする。
次に、図１１（ｂ）に示すように、全面に、例えばＣＶＤ法により、膜厚１μｍ程度のシリコン酸化膜の層間絶縁膜３４を形成する。
次に、フォトリソグラフィ技術を用い、キャパシタ３２ａ、３２ｂの上部電極３０ａ、３０ｂにそれぞれ達する開口部３６ａ、３６ｂと、不純物領域１９、２４にそれぞれ達する開口部３６ｃ、３６ｄと、不純物領域２１，２２に達する開口部３６ｅとを、層間絶縁膜３４に形成する（図１２（ａ）参照）。開口部３６ａ〜３６ｅは、それぞれ光導波路１８ａ、１８ｂと並行するように形成される。
次に、全面に、例えばスパッタリング法により、ニッケル膜（図示せず）を形成する。
次に、熱処理を行うことにより、ニッケル膜と半導体層１４とを反応させる。これにより、ニッケル膜中のニッケルと半導体層１４中のシリコンとが反応し、ニッケルシリサイドのシリサイド膜３８が形成される。
次に、例えばウエットエッチングにより、未反応のニッケル膜を除去する。こうして、開口部３６ａ〜３６ｅの底面に、シリサイド膜３８がそれぞれ形成される（図１２（ｂ）参照）。
次に、全面に、例えばスパッタリング法により、膜厚２ｎｍのＴｉ膜を形成する。
次に、全面に、例えばスパッタリング法により、膜厚２ｎｍのＴｉＮ膜を形成する。こうして、Ｔｉ膜とＴｉＮ膜との積層膜により形成された密着層４０が、開口部３６ａ〜３６ｅ内及び層間絶縁膜３４上に形成される。
次に、全面に、例えばスパッタリング法により、膜厚２００ｎｍのアルミニウム膜を形成する。
次に、フォトリソグラフィ技術を用い、アルミニウム膜及び密着層４０をパターニングする。こうして、例えばアルミニウムの配線層（電極）４２ａ〜４２ｅが、開口部３６ａ〜３６ｅ内及び層間絶縁膜３４上に形成される（図１３参照）。
こうして、本実施形態による光半導体装置が形成される。
［第２実施形態］
第２実施形態による光半導体装置及びその製造方法について図１４乃至図１６を用いて説明する。図１乃至図１３に示す第１実施形態による光半導体装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
（光半導体装置）
まず、本実施形態による光半導体装置について図１４を用いて説明する。図１４は、本実施形態による光半導体装置を示す断面図である。
本実施形態による光半導体装置は、抵抗層２５ａがＰ型の不純物領域により形成されており、抵抗層２６ａがＮ型の不純物領域により形成されていることに主な特徴がある。
図１４に示すように、Ｐ型の不純物領域（Ｐ＋不純物領域）１９とＰ型の不純物領域（Ｐ＋不純物領域）２０との間には、Ｐ型のドーパント不純物が低濃度に導入された不純物領域（Ｐ−不純物領域）２５ａが形成されている。不純物領域２５ａにおけるＰ型のドーパント不純物の濃度は、不純物領域１９，２０におけるＰ型のドーパント不純物の濃度より低く設定されている。従って、不純物領域２５ａにおけるキャリア濃度は、不純物領域１９，２０におけるキャリア濃度より低くなっている。
Ｎ型の不純物領域（Ｎ＋不純物領域）２３とＮ型の不純物領域（Ｎ＋不純物領域）２４との間には、Ｎ型のドーパント不純物が低濃度に導入された不純物領域（Ｎ−不純物領域）２６ａが形成されている。不純物領域２６ａにおけるＮ型のドーパント不純物の濃度は、不純物領域２３，２４におけるＮ型のドーパント不純物の濃度より低く設定されている。従って、不純物領域２６ａにおけるキャリア濃度は、不純物領域２３，２４におけるキャリア濃度より低くなっている。
不純物領域２５ａにおける抵抗値は、例えば１００〜５００Ω程度とする。
不純物領域２６ａにおける抵抗値は、例えば１００〜５００Ω程度とする。
不純物領域１９，２０に導入するＰ型のドーパント不純物としては、例えばボロンを用いる。不純物領域１９，２０におけるＰ型のドーパント不純物の濃度は、例えば１×１０１９ｃｍ−３程度とする。
不純物領域２５ａに導入するＰ型のドーパント不純物としては、例えばボロンを用いる。不純物領域２５ａにおけるＰ型のドーパント不純物の濃度は、例えば１×１０１７ｃｍ−３程度とする。
不純物領域２３，２４に導入するＮ型のドーパント不純物としては、例えばリンを用いる。不純物領域２３，２４におけるＮ型のドーパント不純物の濃度は、例えば１×１０１９ｃｍ−３程度とする。
不純物領域２６ａに導入するＮ型のドーパント不純物としては、例えばリンを用いる。不純物領域２６ａにおけるＮ型のドーパント不純物の濃度は、例えば１×１０１７ｃｍ−３程度とする。
なお、不純物領域２５ａにおけるドーパント不純物の濃度は、上記に限定されるものではない。不純物領域２５ａにおいて所望の電気抵抗が得られるように、適宜設定することができる。
また、不純物領域２６ａにおけるドーパント不純物の濃度は、上記に限定されるものではない。不純物領域２６ａにおいて所望の電気抵抗が得られるように、適宜設定することができる。
また、不純物領域２５ａの抵抗値は、１００〜５００Ωに限定されるものではない。所望の高周波特性が得られるように、不純物領域２５ａの抵抗値を適宜設定すればよい。
また、不純物領域２６ａの抵抗値は、１００〜５００Ωに限定されるものではない。所望の高周波特性が得られるように、不純物領域２６ａの抵抗値を適宜設定すればよい。
本実施形態では、抵抗層２５ａとしてＰ型の不純物領域が用いられているため、抵抗層２５ａに反転層を形成するためのバイアス電圧をキャパシタ３２ａの上部電極３０ａに印加する必要がない。このため、配線層４２ａと配線層４２ｃとを電気的に短絡してもよい。
また、本実施形態では、抵抗層２６ａとしてＮ型の不純物領域が用いられているため、抵抗層２６ａに反転層を形成するためのバイアス電圧をキャパシタ３２ｂの上部電極３０ｂに印加する必要がない。このため、配線層４２ｂと配線層４２ｄとを電気的に短絡してもよい。
この場合、信号電圧は配線層４２ｅに印加される。配線層４２ｅに印加する信号としては、ロジック信号を用いる。配線層４２ｅに印加する信号電圧の振幅の大きさは、例えば電源電圧の大きさ以下とする。
このように、抵抗層２５ａがＰ型の不純物領域により形成されており、抵抗層２６ａがＮ型の不純物領域により形成されていてもよい。
（光半導体装置の製造方法）
次に、本実施形態による光半導体装置の製造方法について図１５及び図１６を用いて説明する。図１５及び図１６は、本実施形態による光半導体装置の製造方法を示す工程断面図である。
まず、ＳＯＩ基板１６を用意する工程からＮ型の不純物領域２１，２３，２４を形成する工程までは、図６（ａ）乃至図７（ｂ）に示す第１実施形態による光半導体装置の製造方法と同様であるので、説明を省略する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜５４を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５４をパターニングする。これにより、不純物領域２６ａを形成するための開口部５５がフォトレジスト膜５４に形成される。
次に、例えばイオン注入法により、フォトレジスト膜５４をマスクとして、Ｎ型のドーパント不純物を半導体層１４に導入することにより、Ｎ型の不純物領域（Ｎ−不純物領域、抵抗層）２６ａを形成する（図１５（ａ）参照）。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばリンを用いる。Ｎ型の不純物領域２６ａの不純物濃度は、例えば１×１０１７ｃｍ−３程度とする。Ｎ型の不純物領域２６ａに導入するＮ型のドーパント不純物の濃度は、Ｎ型の不純物領域２３，２４に導入するＮ型のドーパント不純物の濃度より低く設定される。Ｎ型の不純物領域２６ａのキャリア濃度は、Ｎ型の不純物領域２３，２４のキャリア濃度より低く設定される。不純物領域２６ａは、不純物領域２３と不純物領域２４との間に、光導波路１８ｂと並行するように形成される。図１５（ａ）の紙面左右方向における不純物領域２６ａの寸法は、例えば２００ｎｍ程度とする。
この後、例えばアッシングにより、フォトレジスト膜５４を除去する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜５６を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５６をパターニングする。これにより、不純物領域２５ａを形成するための開口部５７がフォトレジスト膜５６に形成される。
次に、例えばイオン注入法により、フォトレジスト膜５６をマスクとして、Ｐ型のドーパント不純物を半導体層１４に導入することにより、Ｐ型の不純物領域（Ｐ−不純物領域、抵抗層）２５ａを形成する（図１５（ｂ）参照）。イオン注入条件は、以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。Ｐ型の不純物領域２５ａの不純物濃度は、例えば１×１０１７ｃｍ−３程度とする。Ｐ型の不純物領域２５ａに導入するＰ型のドーパント不純物の濃度は、Ｐ型の不純物領域１９，２０に導入するＰ型のドーパント不純物の濃度より低く設定される。Ｐ型の不純物領域２５ａのキャリア濃度は、Ｐ型の不純物領域１９，２０のキャリア濃度より低く設定される。不純物領域２５ａは、不純物領域１９と不純物領域２０との間に、光導波路１８ａと並行するように形成される。図１５（ｂ）の紙面左右方向における不純物領域２５ａの寸法は、例えば２００ｎｍ程度とする。
この後、例えばアッシングにより、フォトレジスト膜５６を除去する。
この後の光半導体装置の製造方法は、図９（ａ）乃至図１３に示す第１実施形態による光半導体装置の製造方法を同様であるため、説明を省略する。
こうして本実施形態による光半導体装置が製造される（図１６参照）。
（変形例）
次に、本実施形態による光半導体装置の変形例について図１７を用いて説明する。図１７は、本変形例による光半導体装置を示す断面図である。
本変形例による光半導体装置は、抵抗層２５ａ、２６ａが、キャパシタ３２ａ、３２ｂの上部電極３０ａ、３０ｂの下方領域の外側に位置していることに主な特徴がある。
図１７に示すように、抵抗層２５ａは、キャパシタ３２ａの上部電極３０ａの下方領域の外側に位置している。
また、抵抗層２６ａは、キャパシタ３２の上部電極３０の下方領域の外側に位置している。
キャパシタ３２ａと不純物領域２０との間に抵抗層２５ａを配した場合には、良好な高周波特性が得られない。
従って、キャパシタ３２ａの上部電極３０ａの下方領域の外側に不純物領域２５ａを位置させる場合には、キャパシタ３２ａと不純物領域２０との間ではなく、キャパシタ３２ａと不純物領域１９との間に位置させることが好ましい。
従って、本実施形態では、キャパシタ３２ａの上部電極３０ａに対して、図１７の紙面左側、即ち、不純物領域１９側に、抵抗層２５ａが形成されている。
また、キャパシタ３２ｂと不純物領域２３との間に抵抗層２６ａを配した場合には、良好な高周波特性が得られない。
従って、キャパシタ３２ｂの上部電極３０ｂの下方領域の外側に不純物領域２６ａを位置させる場合には、キャパシタ３２ｂと不純物領域２３との間ではなく、キャパシタ３２ｂと不純物領域２４との間に位置させることが好ましい。
従って、本実施形態では、キャパシタ３２ｂの上部電極３０ｂに対して、図１７の紙面右側、即ち、不純物領域２４側に、抵抗層２６ａが形成されている。
このように、キャパシタ３２ａ、３２ｂの上部電極３０ａ、３０ｂの下方領域の外側に不純物領域２５ａ、２６ａを配してもよい。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、半導体層１４の材料としてシリコン層を用いる場合を例に説明したが、半導体層１４はシリコン層に限定されるものではない。例えば、半導体層１４として、ゲルマニウム層等の間接遷移型の半導体層等を用いてもよい。
また、上記実施形態では、絶縁膜２８としてシリコン酸化膜を用いたが、絶縁膜２８はシリコン酸化膜に限定されるものではない。例えば、絶縁膜２８として、Ｈｆ酸化膜等を用いてもよい。また、絶縁膜２８として、シリコン窒化膜等を用いてもよい。
また、上記実施形態では、光導波路１８ａ〜１８ｆをリブ型に加工する場合を例に説明したが、これに限定されるものではなく、光導波路１８ａ〜１８ｆを他の形状に加工してもよい。
また、上記実施形態では、光半導体装置を光変調器として動作させる場合を例に説明したが、光変調器に限定されるものではなく、光スイッチとして動作させてもよい。
上記実施形態に関し、更に以下の付記を開示する。
（付記１）
基板上に形成された真性半導体の半導体層と、
前記半導体層の一部である第１の光導波路と、
前記半導体層の他の一部であり、前記第１の光導波路の第１の側に、前記第１の光導波路と並行するように形成された第２の光導波路と、
前記第１の光導波路の前記第１の側の反対の第２の側における前記半導体層に形成され、第１導電型の不純物が導入された第１の不純物領域と、
前記第１の光導波路の前記第１の側における前記半導体層に形成され、第１導電型と反対の第２導電型の不純物が導入された第２の不純物領域と、
前記第２の光導波路の前記第２の側における前記半導体層に形成され、第１導電型の不純物が導入され、前記第２の不純物領域に接続された第３の不純物領域と、
前記第２の光導波路の前記第１の側における前記半導体層に形成され、第２導電型の不純物が導入された第４の不純物領域と、
前記第２の不純物領域の一部である第１の下部電極と、少なくとも前記第１の下部電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の上部電極とを有する第１のキャパシタと、
前記第１の上部電極の下方領域の一部における前記半導体層に形成され、第２導電型の不純物が導入された第５の不純物領域と、
前記第４の不純物領域の一部である第２の下部電極と、少なくとも前記第２の下部電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の上部電極とを有する第２のキャパシタと、
前記第２の上部電極の下方領域の一部における前記半導体層に形成され、第１導電型の不純物が導入された第６の不純物領域と
を有することを特徴とする光半導体装置。
（付記２）
基板上に形成された真性半導体の半導体層と、
前記半導体層の一部である第１の光導波路と、
前記半導体層の他の一部であり、前記第１の光導波路の第１の側に、前記第１の光導波路と並行するように形成された第２の光導波路と、
前記第１の光導波路の前記第１の側の反対の第２の側における前記半導体層に形成され、第１導電型の不純物が導入された第１の不純物領域と、
前記第１の光導波路の前記第１の側における前記半導体層に形成され、第１導電型と反対の第２導電型の不純物が導入された第２の不純物領域と、
前記第２の光導波路の前記第２の側における前記半導体層に形成され、第１導電型の不純物が導入され、前記第２の不純物領域に接続された第３の不純物領域と、
前記第２の光導波路の前記第１の側における前記半導体層に形成され、第２導電型の不純物が導入された第４の不純物領域と、
前記第１の不純物領域の一部である第１の下部電極と、少なくとも前記第１の下部電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の上部電極とを有する第１のキャパシタと、
前記第１の下部電極の前記第２の側における前記半導体層に形成され、前記第１の不純物領域より低い不純物濃度で第１導電型の不純物が導入された第５の不純物領域と、
前記第４の不純物領域の一部である第２の下部電極と、少なくとも前記第２の下部電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の上部電極とを有する第２のキャパシタと、
前記第２の下部電極の前記第１の側における前記半導体層に形成され、前記第４の不純物領域より低い不純物濃度で第２導電型の不純物が導入された第６の不純物領域と
を有することを特徴とする光半導体装置。
（付記３）
請求項１又は２記載の光半導体装置において、
前記第１の上部電極、前記第２の上部電極、前記第５の不純物領域及び前記第６の不純物領域は、前記第１の光導波路及び前記第２の光導波路と並行するように形成されている
ことを特徴とする光半導体装置。
（付記４）
請求項１乃至３のいずれかに記載の光半導体装置において、
前記半導体層は、シリコン層又はゲルマニウム層である
ことを特徴とする光半導体装置。
（付記５）
基板上に形成された真性半導体の半導体層と；前記半導体層の一部である第１の光導波路と；前記半導体層の他の一部であり、前記第１の光導波路の第１の側に、前記第１の光導波路と並行するように形成された第２の光導波路と；前記第１の光導波路の前記第１の側の反対の第２の側における前記半導体層に形成され、第１導電型の不純物が導入された第１の不純物領域と；前記第１の光導波路の前記第１の側における前記半導体層に形成され、第１導電型と反対の第２導電型の不純物が導入された第２の不純物領域と；前記第２の光導波路の前記第２の側における前記半導体層に形成され、第１導電型の不純物が導入され、前記第２の不純物領域に接続された第３の不純物領域と；前記第２の光導波路の前記第１の側における前記半導体層に形成され、第２導電型の不純物が導入された第４の不純物領域と；前記第２の不純物領域の一部である第１の下部電極と、少なくとも前記第１の下部電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の上部電極とを有する第１のキャパシタと；前記第１の上部電極の下方領域の一部における前記半導体層に形成され、第２導電型の不純物が導入された第５の不純物領域と；前記第４の不純物領域の一部である第２の下部電極と、少なくとも前記第２の下部電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の上部電極とを有する第２のキャパシタと；前記第２の上部電極の下方領域の一部における前記半導体層に形成され、第１導電型の不純物が導入された第６の不純物領域と、前記第５の不純物領域の前記第２の側における前記第１の不純物領域に接続された第１の電極と、前記第２の不純物領域及び前記第３の不純物領域に接続された第２の電極と、前記第６の不純物領域の前記第１の側における前記第４の不純物領域に接続された第３の電極とを有する光半導体装置の駆動方法であって、
前記第１の電極を第１の電位に接続し、前記第３の電極を前記第１の電位より低い第２の電位に接続し、前記第１の上部電極を前記第１の電位より低く、前記第２の電位より高い第３の電位に接続し、前記第２の上部電極を前記第３の電位より低く、前記第２の電位より高い第４の電位に接続し、前記第３の電位以下、前記第４の電位以上の範囲内において変化する入力信号を前記第２の電極に印加する
ことを特徴とする光半導体装置の駆動方法。
（付記６）
基板上に形成された真性半導体の半導体層と、前記半導体層の一部である第１の光導波路と、前記半導体層の他の一部であり、前記第１の光導波路の第１の側に、前記第１の光導波路と並行するように形成された第２の光導波路と、前記第１の光導波路の前記第１の側の反対の第２の側における前記半導体層に形成され、第１導電型の不純物が導入された第１の不純物領域と、前記第１の光導波路の前記第１の側における前記半導体層に形成され、第１導電型と反対の第２導電型の不純物が導入された第２の不純物領域と、前記第２の光導波路の前記第２の側における前記半導体層に形成され、第１導電型の不純物が導入され、前記第２の不純物領域に接続された第３の不純物領域と、前記第２の光導波路の前記第１の側における前記半導体層に形成され、第２導電型の不純物が導入された第４の不純物領域と、前記第１の不純物領域の一部である第１の下部電極と、少なくとも前記第１の下部電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の上部電極とを有する第１のキャパシタと、前記第１の下部電極の前記第２の側における前記半導体層に形成され、前記第１の不純物領域より低い不純物濃度で第１導電型の不純物が導入された第５の不純物領域と、前記第４の不純物領域の一部である第２の下部電極と、少なくとも前記第２の下部電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の上部電極とを有する第２のキャパシタと、前記第２の下部電極の前記第１の側における前記半導体層に形成され、前記第４の不純物領域より低い不純物濃度で第２導電型の不純物が導入された第６の不純物領域とを有する光半導体装置の駆動方法であって、
前記第１の電極を第１の電位に接続し、前記第３の電極を前記第１の電位より低い第２の電位に接続し、前記第１の上部電極を第３の電位に接続し、前記第２の上部電極を第４の電位に接続し、前記第１の電位以下、前記第２の電位以上の範囲内において変化する入力信号を前記第２の電極に印加する
ことを特徴とする光半導体装置の駆動方法。
（付記７）
基板上に形成された真性半導体の半導体層をエッチングすることにより、前記半導体層の一部に第１の光導波路を形成し、前記第１の光導波路の第１の側における前記半導体層の他の一部に、前記第１の光導波路と並行するように第２の光導波路を形成する工程と、
前記第１の光導波路の前記第１の側の反対の第２の側における前記半導体層のうちの、第１の所定領域を除く領域に、第１導電型の不純物を導入することにより、第１の不純物領域を形成し、前記第２の光導波路の前記第２の側における前記半導体層に、第１導電型の不純物を導入することにより、第２の不純物領域を形成する工程と、
前記第１の光導波路の前記第１の側における前記半導体層に、第２導電型の不純物を導入することにより、第３の不純物領域を形成し、前記第２の光導波路の前記第１の側における前記半導体層のうちの、第２の所定領域を除く領域に、第２導電型の不純物を導入することにより、第４の不純物領域を形成する工程と、
前記第１の所定領域における前記半導体層に第２導電型の不純物を導入することにより、第５の不純物領域を形成する工程と、
前記第２の所定領域における前記半導体層に第１導電型の不純物を導入することにより、第６の不純物領域を形成する工程と、
前記第１の不純物領域及び前記第５の不純物領域上に第１の絶縁膜を介して第１の上部電極を形成することにより、前記第１の不純物領域の一部である第１の下部電極と、前記第１の絶縁膜と、前記第１の上部電極とを有する第１のキャパシタを形成し、前記第４の不純物領域及び前記第６の不純物領域上に第２の絶縁膜を介して第２の上部電極を形成することにより、前記第４の不純物領域の一部である第２の下部電極と、前記第２の絶縁膜と、前記第２の上部電極とを有する第２のキャパシタを形成する工程と
を有することを特徴とする光半導体装置の製造方法。
（付記８）
基板上に形成された真性半導体の半導体層をエッチングすることにより、前記半導体層の一部に第１の光導波路を形成し、前記第１の光導波路の第１の側における前記半導体層の他の一部に、前記第１の光導波路と並行するように第２の光導波路を形成する工程と、
前記第１の光導波路の前記第１の側の反対の第２の側における前記半導体層のうちの、第１の所定領域を除く領域に、第１導電型の不純物を導入することにより、第１の不純物領域を形成し、前記第２の光導波路の前記第２の側における前記半導体層に、第１導電型の不純物を導入することにより、第２の不純物領域を形成する工程と、
前記第１の光導波路の前記第１の側における前記半導体層に、第２導電型の不純物を導入することにより、第３の不純物領域を形成し、前記第２の光導波路の前記第１の側における前記半導体層のうちの、第２の所定領域を除く領域に、第２導電型の不純物を導入することにより、第４の不純物領域を形成する工程と、
前記第１の所定領域における前記半導体層に第１導電型の不純物を導入することにより、前記第１の不純物領域より不純物濃度が低い第５の不純物領域を形成する工程と、
前記第２の所定領域における前記半導体層に第２導電型の不純物を導入することにより、前記第４の不純物領域より不純物濃度が低い第６の不純物領域を形成する工程と、
前記第５の不純物領域の前記第１の側の前記第１の不純物領域上に第１の絶縁膜を介して第１の上部電極を形成することにより、前記第１の不純物領域の一部である第１の下部電極と、前記第１の絶縁膜と、前記第１の上部電極とを有する第１のキャパシタを形成し、前記第６の不純物領域の前記第２の側の前記第４の不純物領域上に第２の絶縁膜を介して第２の上部電極を形成することにより、前記第４の不純物領域の一部である第２の下部電極と、前記第２の絶縁膜と、前記第２の上部電極とを有する第２のキャパシタを形成する工程と
を有することを特徴とする光半導体装置の製造方法。
（付記９）
請求項７又は８記載の光半導体装置の製造方法において、
前記第５の不純物領域を形成する工程では、前記第５の不純物領域を前記第１の光導波路と並行するように形成し、
前記第６の不純物領域を形成する工程では、前記第６の不純物領域を前記第２の光導波路と並行するように形成し、
前記第１のキャパシタ及び前記第２のキャパシタを形成する工程では、前記第１の上部電極を前記第１の光導波路と並行するように形成し、前記第２の上部電極を前記第２の光導波路と並行するように形成する
ことを特徴とする光半導体装置の製造方法。
（付記１０）
請求項７乃至９のいずれかに記載の光半導体装置の製造方法において、
前記半導体層は、シリコン層又はゲルマニウム層である
ことを特徴とする光半導体装置の製造方法。
１０…半導体基板、シリコン基板
１２…絶縁膜、埋め込み絶縁膜
１４…半導体層、シリコン層
１４ａ、１４ｂ…Ｉ型半導体
１５…ＳＯＩ基板
１６ａ、１６ｂ…ＰＩＮ構造、ＰＩＮダイオード
１８ａ〜１８ｆ…光導波路
１９…Ｐ型不純物領域
２０…Ｐ型不純物領域
２１…Ｎ型不純物領域
２２…Ｐ型不純物領域
２３…Ｎ型不純物領域
２４…Ｎ型不純物領域
２５…Ｎ型不純物領域
２５ａ…Ｐ型不純物領域
２６…Ｐ型不純物領域
２６ａ…Ｎ型不純物領域
２８…絶縁膜
３０…ポリシリコン膜
３０ａ…Ｐ型のポリシリコン膜、上部電極
３０ｂ…Ｎ型のポリシリコン膜、上部電極
３２ａ、３０ｂ…キャパシタ
３４…層間絶縁膜
３６ａ〜３６ｅ…開口部
３８…シリサイド膜
４０…密着層
４２ａ〜４２ｅ…配線層、電極
４４…フォトレジスト膜
４６…フォトレジスト膜
４８ａ〜４８ｃ…開口部
５０…フォトレジスト膜
５２ａ〜５２ｃ…開口部
５４…フォトレジスト膜
５５…開口部
５６…フォトレジスト膜
５７…開口部
５８…フォトレジスト膜
６０…開口部
６２…フォトレジスト膜
６４…開口部
６６…フォトレジスト膜

Claims (6)

  1. 基板上に形成された真性半導体の半導体層と、
    前記半導体層の一部である第１の光導波路と、
    前記半導体層の他の一部であり、前記第１の光導波路の第１の側に、前記第１の光導波路と並行するように形成された第２の光導波路と、
    前記第１の光導波路の前記第１の側の反対の第２の側における前記半導体層に形成され、第１導電型の不純物が導入された第１の不純物領域と、
    前記第１の光導波路の前記第１の側における前記半導体層に形成され、第１導電型と反対の第２導電型の不純物が導入された第２の不純物領域と、
    前記第２の光導波路の前記第２の側における前記半導体層に形成され、第１導電型の不純物が導入され、前記第２の不純物領域に接続された第３の不純物領域と、
    前記第２の光導波路の前記第１の側における前記半導体層に形成され、第２導電型の不純物が導入された第４の不純物領域と、
    前記第１の不純物領域の一部である第１の下部電極と、少なくとも前記第１の下部電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の上部電極とを有する第１のキャパシタと、
    前記第１の上部電極の下方領域の一部における前記半導体層に形成され、第２導電型の不純物が導入された第５の不純物領域と、
    前記第４の不純物領域の一部である第２の下部電極と、少なくとも前記第２の下部電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の上部電極とを有する第２のキャパシタと、
    前記第２の上部電極の下方領域の一部における前記半導体層に形成され、第１導電型の不純物が導入された第６の不純物領域と、
    前記第５の不純物領域の前記第２の側における前記第１の不純物領域に接続された第１の電極と、
    前記第２の不純物領域及び前記第３の不純物領域に接続された第２の電極と、
    前記第６の不純物領域の前記第１の側における前記第４の不純物領域に接続された第３の電極と
    を有することを特徴とする光半導体装置。
  2. 基板上に形成された真性半導体の半導体層と、
    前記半導体層の一部である第１の光導波路と、
    前記半導体層の他の一部であり、前記第１の光導波路の第１の側に、前記第１の光導波路と並行するように形成された第２の光導波路と、
    前記第１の光導波路の前記第１の側の反対の第２の側における前記半導体層に形成され、第１導電型の不純物が導入された第１の不純物領域と、
    前記第１の光導波路の前記第１の側における前記半導体層に形成され、第１導電型と反対の第２導電型の不純物が導入された第２の不純物領域と、
    前記第２の光導波路の前記第２の側における前記半導体層に形成され、第１導電型の不純物が導入され、前記第２の不純物領域に接続された第３の不純物領域と、
    前記第２の光導波路の前記第１の側における前記半導体層に形成され、第２導電型の不純物が導入された第４の不純物領域と、
    前記第１の不純物領域の一部である第１の下部電極と、少なくとも前記第１の下部電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の上部電極とを有する第１のキャパシタと、
    前記第１の下部電極の前記第２の側における前記半導体層に形成され、前記第１の不純物領域より低い不純物濃度で第１導電型の不純物が導入された第５の不純物領域と、
    前記第４の不純物領域の一部である第２の下部電極と、少なくとも前記第２の下部電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の上部電極とを有する第２のキャパシタと、
    前記第２の下部電極の前記第１の側における前記半導体層に形成され、前記第４の不純物領域より低い不純物濃度で第２導電型の不純物が導入された第６の不純物領域と、
    前記第５の不純物領域の前記第２の側における前記第１の不純物領域に接続された第１の電極と、
    前記第２の不純物領域及び前記第３の不純物領域に接続された第２の電極と、
    前記第６の不純物領域の前記第１の側における前記第４の不純物領域に接続された第３の電極と
    を有することを特徴とする光半導体装置。
  3. 請求項１又は２記載の光半導体装置において、
    前記第１の上部電極、前記第２の上部電極、前記第５の不純物領域及び前記第６の不純物領域は、前記第１の光導波路及び前記第２の光導波路と並行するように形成されている
    ことを特徴とする光半導体装置。
  4. 請求項１乃至３のいずれか１項に記載の光半導体装置において、
    前記半導体層は、シリコン層又はゲルマニウム層である
    ことを特徴とする光半導体装置。
  5. 基板上に形成された真性半導体の半導体層と；前記半導体層の一部である第１の光導波路と；前記半導体層の他の一部であり、前記第１の光導波路の第１の側に、前記第１の光導波路と並行するように形成された第２の光導波路と；前記第１の光導波路の前記第１の側の反対の第２の側における前記半導体層に形成され、第１導電型の不純物が導入された第１の不純物領域と；前記第１の光導波路の前記第１の側における前記半導体層に形成され、第１導電型と反対の第２導電型の不純物が導入された第２の不純物領域と；前記第２の光導波路の前記第２の側における前記半導体層に形成され、第１導電型の不純物が導入され、前記第２の不純物領域に接続された第３の不純物領域と；前記第２の光導波路の前記第１の側における前記半導体層に形成され、第２導電型の不純物が導入された第４の不純物領域と；前記第１の不純物領域の一部である第１の下部電極と、少なくとも前記第１の下部電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の上部電極とを有する第１のキャパシタと；前記第１の上部電極の下方領域の一部における前記半導体層に形成され、第２導電型の不純物が導入された第５の不純物領域と；前記第４の不純物領域の一部である第２の下部電極と、少なくとも前記第２の下部電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の上部電極とを有する第２のキャパシタと；前記第２の上部電極の下方領域の一部における前記半導体層に形成され、第１導電型の不純物が導入された第６の不純物領域と、前記第５の不純物領域の前記第２の側における前記第１の不純物領域に接続された第１の電極と、前記第２の不純物領域及び前記第３の不純物領域に接続された第２の電極と、前記第６の不純物領域の前記第１の側における前記第４の不純物領域に接続された第３の電極とを有する光半導体装置の駆動方法であって、
    前記第１の電極を第１の電位に接続し、前記第３の電極を前記第１の電位より低い第２の電位に接続し、前記第１の上部電極を前記第１の電位より低く、前記第２の電位より高い第３の電位に接続し、前記第２の上部電極を前記第３の電位より低く、前記第２の電位より高い第４の電位に接続し、入力信号を前記第２の電極に印加する
    ことを特徴とする光半導体装置の駆動方法。
  6. 基板上に形成された真性半導体の半導体層と、前記半導体層の一部である第１の光導波路と、前記半導体層の他の一部であり、前記第１の光導波路の第１の側に、前記第１の光導波路と並行するように形成された第２の光導波路と、前記第１の光導波路の前記第１の側の反対の第２の側における前記半導体層に形成され、第１導電型の不純物が導入された第１の不純物領域と、前記第１の光導波路の前記第１の側における前記半導体層に形成され、第１導電型と反対の第２導電型の不純物が導入された第２の不純物領域と、前記第２の光導波路の前記第２の側における前記半導体層に形成され、第１導電型の不純物が導入され、前記第２の不純物領域に接続された第３の不純物領域と、前記第２の光導波路の前記第１の側における前記半導体層に形成され、第２導電型の不純物が導入された第４の不純物領域と、前記第１の不純物領域の一部である第１の下部電極と、少なくとも前記第１の下部電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の上部電極とを有する第１のキャパシタと、前記第１の下部電極の前記第２の側における前記半導体層に形成され、前記第１の不純物領域より低い不純物濃度で第１導電型の不純物が導入された第５の不純物領域と、前記第４の不純物領域の一部である第２の下部電極と、少なくとも前記第２の下部電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の上部電極とを有する第２のキャパシタと、前記第２の下部電極の前記第１の側における前記半導体層に形成され、前記第４の不純物領域より低い不純物濃度で第２導電型の不純物が導入された第６の不純物領域と、前記第５の不純物領域の前記第２の側における前記第１の不純物領域に接続された第１の電極と、前記第２の不純物領域及び前記第３の不純物領域に接続された第２の電極と、前記第６の不純物領域の前記第１の側における前記第４の不純物領域に接続された第３の電極とを有する光半導体装置の駆動方法であって、
    前記第１の電極を第１の電位に接続し、前記第３の電極を前記第１の電位より低い第２の電位に接続し、前記第１の上部電極を第３の電位に接続し、前記第２の上部電極を第４の電位に接続し、入力信号を前記第２の電極に印加する
    ことを特徴とする光半導体装置の駆動方法。
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JP5702757B2 (ja) * 2012-08-22 2015-04-15 株式会社フジクラ 光導波路素子
JP2014174306A (ja) * 2013-03-08 2014-09-22 Nippon Telegr & Teleph Corp <Ntt> 光導波路構造
JP6478907B2 (ja) * 2013-03-25 2019-03-06 技術研究組合光電子融合基盤技術研究所 端面光結合型シリコン光集積回路
JP6295115B2 (ja) * 2014-03-19 2018-03-14 富士通株式会社 光半導体装置及びその製造方法
JP6701830B2 (ja) * 2016-03-11 2020-05-27 富士通株式会社 変調器およびマッハツェンダ型変調器
CN108780236B (zh) * 2016-03-18 2021-07-23 日本电信电话株式会社 光调制器
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2323450A (en) * 1997-03-20 1998-09-23 Secr Defence Optical modulator
FR2868171B1 (fr) * 2004-03-29 2006-09-15 Univ Paris Sud Modulateur optoelectronique haute frequence integre sur silicium
US20110176762A1 (en) * 2008-11-13 2011-07-21 Junichi Fujikata Optical modulator and optical modulator fabrication method

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