JP5632712B2

JP5632712B2 - クロック発振回路及び半導体装置

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Publication number: JP5632712B2
Application number: JP2010248241A
Authority: JP
Inventors: 勇林
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-11-05
Filing date: 2010-11-05
Publication date: 2014-11-26
Anticipated expiration: 2030-11-05
Also published as: US8487708B2; US20120112841A1; JP2012100194A

Description

本発明はＡＤＰＬＬに用いられる時間デジタル変換器、特にそのキャリブレーションに関する。

ＴＤＣ（ＴｉｍｅＴｏＤｉｇｉｔａｌｃｏｎｖｅｒｔｅｒ）は時間成分をデジタル値に変換する回路である。従来のデジタル回路ではクロック周期で時間の取り扱いを行っていた。これに対し、ＴＤＣでは、素子遅延量をクロックタイミングで抽出することで、個々の素子の遅延量を基準として時間の計測を行うことが可能となる。これにより、従前よりも分解能の高い時間成分をデジタル値として取り扱うことが可能となっている。

一般的に、高い時間分解能と広い周波数レンジへの対応を両立したＴＤＣを実現するのは困難である。また、素子固有の遅延に依存する関係からＰＶＴ（製造プロセス、電源電圧、温度）ばらつきによる遅延値の変化の影響を受ける欠点がある。すなわち、この遅延値の変化による遅延値の割合が周波数によって異なってしまう。結果として、ＴＤＣの時間分解能が一定でなくなり状況に応じて補正を行う、または素子自体の数をある程度のマージンを取って用意する必要がある。

ＰｒｅｃｉｓｅＤｅｌａｙＧｅｎｅｒａｔｉｏｎＵｓｉｎｇＣｏｕｐｌｅｄＯｓｃｉｌｌａｔｏｒｓＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ，ＶＯＬ２８，ＮＯ１２，Ｄｅｃｅｍｂｅｒ１９９３

本発明の目的は起動時、あるいは、通常時のバックグラウンドでＴＤＣにキャリブレーション処理を加えることで、時間分解能のばらつきが発生することを防ぎ、合わせて、遅延用の素子の冗長度を減らすことで回路規模の増大を防ぐ手段を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。

本発明の代表的な実施の形態に関わるＡＤＰＬＬは、カップルドオシレータと、このカップルドオシレータに電流を供給するデジタル制御電流源と、を含むＤＣＣＯと、デジタル制御電流源の出力する電流値を制御するデジタル制御部を含む。

このＡＤＰＬＬは、デジタル制御電流源の出力する電流値の制御をカレントミラー回路によって行うことを特徴としても良い。

このＡＤＰＬＬにおいて、カレントミラー回路の出力側増幅器を切り替えることでデジタル制御電流源の出力する電流値の制御を行うことを特徴としても良い。

このＡＤＰＬＬにおいて、前記カレントミラー回路に入力する電流を変化させることで前記デジタル制御電流源の出力する電流値の制御を行うことを特徴としても良い。
本発明の代表的な実施の形態に関わる別のＡＤＰＬＬは、カップルドオシレータと、カップルドオシレータに電流を供給するデジタル制御電流源と、を含むＤＣＣＯと、入力される参照クロックに基づく分解能でＤＣＣＯの出力のカウントを行うカウンタと、参照クロックでＤＣＣＯの多相クロック出力をサンプリングする回路と、参照クロック、あるいはＤＣＣＯの多相クロック出力のうち選択されたクロックでＤＣＣＯの他位相クロック出力間の遅延量をラッチするバーニア型時間デジタル変換器と、デジタル制御電流源の出力する電流値を制御するデジタル制御部と、を含み、ＤＣＣＯの多相クロック出力間の位相差のばらつきをバーニア型時間デジタル変換器にて計測し、補正することでデジタル制御部がキャリブレーションを行う。

このＡＤＰＬＬにおいて、ＤＣＣＯは複数の二入力遅延バッファを有する２以上のリングオシレータを多段に接続し、２以上のリングオシレータに含まれる複数の二入力遅延バッファの出力によって遅延量の異なる略同一の波形を出力することを特徴としても良い。

このＡＤＰＬＬにおいて、遅延量の差の最も少ない前記ＤＣＣＯの出力を用いて隣接クロック間の位相差を導出し、デジタル制御部はＤＣＣＯの各出力間の位相差を累積することでＤＣＣＯの出力するクロック１周期を求めることを特徴としても良い。

このＡＤＰＬＬにおいて、デジタル制御部はクロック１周期をＤＣＣＯの出力本数で割ることで理想的な隣接クロック間の位相差を導出し、デジタル制御部はこれに基づき前記デジタル制御部が前記キャリブレーションを実行することを特徴としても良い。

これらのＡＤＰＬＬを含むことを特徴とする半導体装置も本発明の射程に含まれる。

本発明を用いる事で、クロック周期やＰＶＴ（製造プロセス、電源電圧、温度）がばらついた場合でも、時間分解能の割合が一定の位相デジタル変換器を実現することが可能となる。

本発明に関わるＡＤＰＬＬを用いたクロック発振回路の構成を表すブロック図である。本発明に関わるＤＣＣＯの構成を表す模式図である。リングオシレータで用いられる差動型二入力バッファの構成を表す回路図である。単相型の二入力バッファの構成を表す回路図である。デジタル制御電流源の詳細を表す回路図である。出力側の電流を変化させるように構成した本発明に関わるＤＣＣＯの構成を表す模式図である。ＰＤＣ＿ｃの内部構造を表す回路図である。ＰＤＣ＿ｆの内部構造を表す回路図である。ＤＣＣＯとＰＤＣ＿ｃの動作を表す波形図である。ＰＤＣ＿ｆの通常モード時の動作を表す概念図である。ＰＤＣ＿ｆのキャリブレーションモードの動作を表す概念図である。

以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それは互いに無関係なものではなく、一方は他方の一部又は全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものでなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素は、特に明示した場合及び原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものでないことは言うまでもない。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、ＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態で、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：またはＭＯＳＦＥＴトランジスタと略す）と記載した場合、ゲート絶縁膜として非酸化膜を除外するものではない。

また、ＴＤＣ（ＴｉｍｅｔｏＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ：位相デジタル変換器）という記載がある場合、時間情報を実際の時間（Ｔｉｍｅ）として扱うか、周波数に対する位相（Ｐｈａｓｅ）として扱うかの違いであり、時間成分をデジタル値に変換するという機能において、両者は同一のものである。

以下、図を用いて本発明の実施の形態を説明する。

（第１の実施の形態）
図１は、本発明に関わるＡＤＰＬＬ（Ａｌｌ−ＤｉｇｉｔａｌＰｈａｓｅＬｏｃｋＬｏｏｐ）を用いたクロック発振回路の構成を表すブロック図である。

このＡＤＰＬＬはＤＬＦ１００１、ＤＣＣＯ１００２、ＰＩ＆ＭＵＸ１００３、ＰＤＣ＿ｃ１００４、ＰＤＣ＿ｆ１００５、デジタル制御部１００６を含んで構成される。

ＤＣＣＯ（Ｄｉｇｉｔａｌ―ＣｏｎｔｒｏｌｅｄＣｏｕｐｌｅｄＯｓｃｉｌａｔｏｒ）１００２は、ＤＬＦ（ＤｉｇｉｔａｌＬｏｗｐａｓｓＦｉｌｔｏｒ）１００１経由で送られる制御信号によって、発振周波数の変更が可能なカップルドオシレータ１００２Ａ、及びデジタル制御電流源１００２Ｂから構成される。

ＰＩ＆ＭＵＸ１００３は、ＤＣＣＯ１００２の出力の内、いずれの信号を該ＡＤＰＬＬの出力とするかを選択するマルチプレクサ回路である。

ＰＤＣ＿ｃ（ＰｈａｓｅｔｏＤｉｇｉｔａｌＣｏｎｖｅｒｔｏｒ＿Ｃｏａｒｓｅ）１００４は、参照周波数によってＤＣＣＯ１００２の出力をラッチする、「目の荒い」位相デジタル変換回路である。

ＰＤＣ＿ｆ（ＰｈａｓｅｔｏＤｉｇｉｔａｌＣｏｎｖｅｒｔｏｒ＿ｆｉｎｅ）１００５は、参照周波数よりも細かな値をバッファの遅延によって検出するためのバーニア型時間デジタル変換器である。

デジタル制御部１００６はＤＣＣＯ１００２、ＰＤＣ＿ｃ１００４の出力を参照して、ＤＣＣＯ１００２の制御を行うコントローラである。

図２は、本発明に関わるＤＣＣＯ１００２の構成を表す模式図である。

ＤＣＣＯ１００２は、大別するとカップルドオシレータ１００２Ａ及びデジタル制御電流源１００２Ｂを含んで構成される。

カップルドオシレータ１００２Ａは、複数のリングオシレータを連結することで構成されるアレイオシレータである。これにより、リングオシレータで構成する遅延素子一段分の遅延時間よりも高い時間分解能の複数の位相クロック信号を出力することが可能となる。

このカップルドオシレータ１００２Ａは、リングオシレータを４段有する構成を採る。

これらのリングオシレータ１００２Ａａ、１００２Ａｂ、１００２Ａｃ、１００２Ａｄは、遅延素子として各４個の二入力バッファを含む。各二入力バッファには同一リングバッファの前段よりの信号を受け付ける入力端子と、異なるリングバッファの対応する出力信号を受け付ける入力端子の、二入力端子を有する。図３は、これらのリングオシレータで用いられる差動型二入力バッファの構成を表す回路図である。

この図の二入力バッファは、リングオシレータ１００２Ａａのｘ＝４を想定して記載している。従って、入力信号、出力信号も対象箇所のそれとなっている。

この二入力バッファは差動型で動作することを想定する。これにより、リングオシレータは偶数個のバッファで構成されていても動作する。

図４は、単相型の二入力バッファの構成を表す回路図である。もちろん、単相型二入力バッファを用いても、本発明の実施は可能である。しかし、この場合、各リングオシレータを構成する二入力バッファの数は奇数個でなければならない。以下では差動型二入力バッファによりリングオシレータが構成されるものとして説明する。

これらのリングオシレータ１００２Ａａ、１００２Ａｂ、１００２Ａｃ、１００２Ａｄの二入力バッファは、上位・下位が決定しており、対応する他のリングオシレータの二入力バッファに接続されている。図では以下のような対応関係を有する。

・リングオシレータ１００２Ａａ
上位：リングオシレータ１００２Ａｄ、下位：リングオシレータ１００２Ａｂ
・リングオシレータ１００２Ａｂ
上位：リングオシレータ１００２Ａａ、下位：リングオシレータ１００２Ａｃ
・リングオシレータ１００２Ａｃ
上位：リングオシレータ１００２Ａｂ、下位：リングオシレータ１００２Ａｄ
・リングオシレータ１００２Ａｄ
上位：リングオシレータ１００２Ａｃ、下位：リングオシレータ１００２Ａｄ
そして、上位のリングオシレータのｘ−１個目（ｘ＝１、２、３、４）の二入力バッファの出力が当該リングオシレータのｘ個目の二入力バッファの入力となる。また、当該リングオシレータのｘ個目の二入力バッファの出力が、下位のリングオシレータのｘ＋１個目の二入力バッファの入力となる。例えば、リングオシレータ１００２Ａａのｘ＝１の二入力バッファの出力Ｐｈ［７］は、同一のリングバッファのｘ＝２の二入力バッファに出力されるだけでなく、下位のリングオシレータ１００２Ａｂのｘ＝２の二入力バッファにも出力される。

このような構成を採ることにより、上段のリングオシレータの対応するに入力バッファの出力で制御することで、高周波で動作するリングオシレータ上にノイズが載ることを、防止することが可能となる。

デジタル制御電流源１００２Ｂは、デジタル制御部１００６から送信される制御信号に基づきカップルドオシレータ１００２Ａに供給する電流を制御する可変電流源である。

図５は、デジタル制御電流源１００２Ｂの詳細を表す回路図である。

このデジタル制御電流源１００２Ｂには８ビットのスイッチ切り替え入力と、３ビットの電流値定義用信号が入力される。このデジタル制御電流源１００２Ｂはカレントミラースイッチ部１００２Ｂａ、参照電流生成部１００２Ｂｂ、第１二進温度計デコーダ１００２Ｂｃ、第２二進温度計デコーダ１００２Ｂｄを含んで構成される。

カレントミラースイッチ部１００２Ｂａはカレントミラー回路により構成されるスイッチ部である。このカレントミラースイッチ部１００２Ｂａ中には１個の入力側ＦＥＴと２５５個の出力側ＦＥＴを含んで構成される。これらの出力側ＦＥＴの増幅率はそれぞれ異なっており、これらと入力側ＦＥＴのバランスによってカップルドオシレータ１００２Ａに供給する電流の値が決定される構成となっている。

第１二進温度計デコーダ１００２Ｂｃはこのカレントミラースイッチ部１００２Ｂａの出力側ＦＥＴのゲート端子を制御する制御信号を生成するデコーダである。

なお、カレントミラースイッチ部１００２Ｂａ中の出力側ＦＥＴの数を２５５としたのは、スイッチ切り替え入力が８ビットのためである。スイッチ切り替え入力が８ビット以上の幅を持てるのであれば、より多数のＦＥＴを用いても良い。またこれほどの数を必要としていない場合には、スイッチ切り替え入力の信号線数を減らしても良い。

参照電流生成部１００２Ｂｂは、デジタル制御電流源１００２Ｂの入力側ＦＥＴに流れる電流値を制御する回路である。こちらは、並列に配置されたＦＥＴのうちいくつを有効にするかによってスイッチの切り替えを行い、先の電流値の制御を行う。

この参照電流生成部１００２Ｂｂを制御するのが、第２二進温度計デコーダ１００２Ｂｄからの出力である。この第２二進温度計デコーダ１００２Ｂｄは入力される３ビットの電流値定義用入力により、参照電流生成部１００２Ｂｂ内のどのＦＥＴをＯＮするかが決定される。

スイッチ切り替え入力及び電流値定義用入力はＤＬＦ１００１経由でデジタル制御部１００６より入力される。

なお、スイッチ切り替え入力及び電流値定義用入力の使い方としては、電流値定義用入力はスタートアップ時に設定し、実使用中においては、スイッチ切り替え入力のみを変化させることが考えられる。ただし、これに限られるものではない。

また、図２では入力側の電流を変化させるようにした。これに対し、出力側の電流を変化させることも可能である。図６は出力側の電流を変化させるように構成した本発明に関わるＤＣＣＯ１００２の構成を表す模式図である。

次に、ＰＤＣ＿ｃ１００４の構成について説明する。図７は、ＰＤＣ＿ｃ１００４の内部構造を表す回路図である。

ＰＤＣ＿ｃ１００４には、ＤＣＣＯ１００２中のカップルドオシレータ１００２Ａの出力であるｐｈ［１５：０］がデータとして入力される。このｐｈ［１５：０］をＰＤＣ＿ｃ１００４内のサンプリング回路、図ではＤ−ＦＦが参照クロックＲＥＦ＿ＣＬＫの立ち上がりタイミングでラッチする。サンプリング回路はＤ−ＦＦに限定されるものではなく、ＲＳ−ＦＦや、ハーフラッチでも良い。これにより参照クロックＲＥＦ＿ＣＬＫの１６分の１の時間分解能で動作クロックの調整を行うことが可能となる。

図９は上述したＤＣＣＯ１００２とＰＤＣ＿ｃ１００４の動作を表す波形図である。これで分かるとおり参照クロックＲＥＦ＿ＣＬＫの立ち上がりで、ＤＣＣＯ１００２の出力がラッチされる。これがＰＤＣ＿ｃ１００４の出力としてデジタル制御部１００６に送信される信号ｐｄｃ＿ｑ［０：１５］となる。

次に、ＰＤＣ＿ｆ１００５の構成に付いて説明する。図８は、ＰＤＣ＿ｆ１００５の内部構造を表す回路図である。本発明に関わるＰＤＣ＿ｆ１００５の特徴としては起動時のキャリブレーションモードと通常動作モードの２つのモードを有することである。

既述の通り、ＰＤＣ＿ｆ１００５は、バーニア型時間デジタル変換器（ＶＴＤＣ）１００５ａを含んで構成される。

ＶＴＤＣ（ＶｅｒｎｉｅｒＴＤＣ）１００５ａは、遅延値の異なる二つの遅延セルチェーンから構成される。一つの遅延セルチェーンは、入力されるクロックの遅延を、構成中のバッファの素子遅延によって計測するための物である。各バッファは直列に接続されており、各バッファの出力は対応するＤ−ＦＦのデータ端子にそれぞれ接続されている。図上ではこの遅延セルチェーンを「データ入力系」として表す。

このデータ入力系は、セレクタＳｅｌ＿ｉｎで入力を選択可能なことを除けば、特に一般的な遅延セルチェーンと差は無い。

一方、もう一つの遅延セルチェーン、すなわち図上の「タイミング入力系」は上記の２つのモードに直接関係する。

キャリブレーションモードは、ＴＤＣ内のキャリブレーションを行うモードである。電源投入等の初期化時に、ＤＣＣＯクロックと参照クロックＣＬＫ＿ＲＥＦが同じ周波数になった後、キャリブレーションモードが開始される。あるいは、通常動作時であっても、一定間隔毎にキャリブレーションモードは実行される。一定間隔毎とは、例えば、温度変化による素子遅延が顕著になってくる周期毎で、例えば数秒間隔ごとである。

キャリブレーションモードでは、２π／１６相違する隣接クロック間での位相差情報を取得する。具体的には、ＤＣＣＯ１００２の出力の１であるＰｈ［０］をデータ入力系のデータとして選択する。一方で、タイミング入力系の入力として、Ｐｈ［１］を選択する。これは、「タイミング入力系」のセレクタＳｅｌ＿ｒｅｆで行われる。

この設定の状態で、Ｄ−ＦＦのデータ端子をラッチし、キャリブレーション用の情報（＝位相差情報）として、デジタル制御部１００６に送信する。

ここで隣接クロックとは、ＤＣＣＯ１００２の特定の出力（ここではＰｈ［ｎ］とする）を基準として、最も位相差の少ない出力のことを言う。位相の進む方向と送れる方向の２つの隣接クロックが存在するが、位相が２π／１６遅れたクロックｐｈ［ｎ］をタイミングとして、位相が２π／１６進んだクロックｐｈ［ｎ−１］をデータとする。

本明細書の図上では、これを１６回（＝ＤＣＣＯ１００２の出力本数）だけ繰り返す。

具体的には、上述する位相差情報を全て加算すると、ＤＣＣＯクロックの１周期に相当する。したがって、キャリブレーション後の理想的な隣接クロック間の位相差Δｐｈ＿ｉｄｅａｌは上記位相差情報全てを加算したものを１６（＝ＤＣＣＯ１００２の出力本数）で割った数字となる。

図１１はＰＤＣ＿ｆ１００５のキャリブレーションモードの動作を表す概念図である。この図では＃０でＰｈ［０］とＰｈ[１]の位相差を、＃１でＰｈ［１］とＰｈ［２］の位相差をそれぞれ求めていること、そしてこれらを加算することで、Ｐｈ［０］とＰｈ［２］の位相差が求まることをあらわす。またこれから１６本全ての位相差を加算することで、ＤＣＣＯクロックの１周期が求めることができる点を述べている。

この理想的な隣接クロック間の位相差Δｐｈ＿ｉｄｅａｌから各Ｐｈ［ｎ］（ｎ＝０〜１５）を引いたものが位相情報のキャリブレーション値となる。

デジタル制御部１００６はこれらの位相差情報を元に、タイミング入力系のバックバイアスを制御し、タイミング入力系の設定を行う。または、デジタル的にｐｈ［ｎ］の位相情報を補正する。

通常動作モードは、本ＡＤＰＬＬを用いた通常動作時に採られるモードである。この際は通常の動作どおり参照クロックＣＬＫ＿ＲＥＦがＤ−ＦＦのタイミングとして選択される。

図１０はＰＤＣ＿ｆ１００５の通常モード時の動作を表す概念図である。ＰＤＣ＿ｃ１００４で発振クロックＣＬＫ＿ＯＳＣの１／１６の遅延が測定できる。したがってＡＤＰＬＬでは更にこの値よりも細かな遅延を測定することが可能となる。

このような措置を採ることで、本発明の第１の実施の形態によれば、クロック周期やＰＶＴがばらついた場合でも、時間分解能の割合が一定のＰＤＣを実現することが可能となる。また、遅延素子１段分の遅延時間より高い時間分解能のＰＤＣを実現することが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。

１００１…ＤＬＦ、１００２…ＤＣＣＯ、
１００２Ａ…カップルドオシレータ、
１００２Ａａ、１００２Ａｂ、１００２Ａｃ、１００２Ａｄ…リングオシレータ、
１００２Ｂ…デジタル制御電流源、
１００２Ｂａ…カレントミラースイッチ部、１００２Ｂｂ…参照電流生成部、
１００２Ｂｃ…第１二進温度計デコーダ、１００２Ｂｄ…第２二進温度計デコーダ、
１００３…ＰＩ＆ＭＵＸ、１００４…ＰＤＣ＿ｃ、１００５…ＰＤＣ＿ｆ、
１００６…デジタル制御部。

Claims

制御電流により発振周波数が制御され、連結された複数のリングオシレータを含んで構成され、複数の位相のクロック信号を出力するカップルドオシレータと、
前記カップルドオシレータに前記制御電流を供給するデジタル制御電流源と、
前記複数の位相のクロック信号と参照クロック信号とが入力され、前記参照クロック信号と前記複数の位相のクロック信号との時間差をデジタル信号として出力する第１の時間デジタル変換回路と、
前記複数の位相のクロック信号と第１の選択信号が入力され、前記第１の選択信号に基づいて前記複数の位相のクロック信号のうち選択されたクロック信号を出力する第１の選択回路と、
前記複数の位相のクロック信号と前記参照クロック信号と第２の選択信号が入力され、前記第２の選択信号に基づいて前記複数の位相のクロック信号および前記参照クロック信号のうち選択されたクロック信号を出力する第２の選択回路と、
前記第１の選択回路から出力されるクロック信号と、前記第２の選択回路から出力されるクロック信号との時間差をデジタル信号として出力する第２の時間デジタル変換回路と、
前記第１の時間デジタル変換回路および前記第２の時間デジタル変換回路からのデジタル信号に基づき、前記デジタル制御電流源の出力する前記制御電流の電流値を制御するデジタル制御部を含むクロック発振回路。
請求項１記載のクロック発振回路において、前記デジタル制御電流源の出力する電流値の制御をカレントミラー回路によって行うことを特徴とするクロック発振回路。
請求項２記載のクロック発振回路において、前記カレントミラー回路の出力側増幅器を切り替えることで前記デジタル制御電流源の出力する電流値の制御を行うことを特徴とするクロック発振回路。
請求項２記載のクロック発振回路において、前記カレントミラー回路に入力する電流を変化させることで前記デジタル制御電流源の出力する電流値の制御を行うことを特徴とするクロック発振回路。
制御電流により発振周波数が制御され、連結された複数のリングオシレータを含んで構成され、複数の位相のクロック信号を出力するカップルドオシレータと、
前記カップルドオシレータに前記制御電流を供給するデジタル制御電流源と、
参照クロック信号と前記複数の位相のクロック信号が入力され、前記参照クロック信号と前記複数の位相のクロック信号との時間差をデジタル信号として出力する第１の時間デジタル変換回路と、
前記参照クロック信号と、前記複数の位相のクロック信号と、選択信号が入力され、前記複数の位相のクロック信号から前記選択信号により選択された第１のクロック信号と、前記複数の位相のクロック信号および前記参照クロック信号から前記選択信号により選択された、前記第１のクロック信号とは異なる第２のクロック信号との間の時間差をデジタル信号として出力する第２の時間デジタル変換回路と、
前記第１の時間デジタル変換回路および前記第２の時間デジタル変換回路から出力されるデジタル信号に基づき、前記デジタル制御電流源の出力する前記制御電流の電流値を制御するデジタル制御部と、を含み、
キャリブレーションモードのときには、前記第２のクロック信号として、前記複数の位相のクロック信号からクロック信号が選択され、通常動作モードのときには、前記第２のクロック信号として、前記参照クロック信号が選択され、前記デジタル制御部がキャリブレーションを行うクロック発振回路。
請求項５記載のクロック発振回路において、前記カップルドオシレータは複数の二入力遅延バッファを有する２以上のリングオシレータを多段に接続し、
前記２以上のリングオシレータに含まれる複数の二入力遅延バッファの出力によって遅延量の異なる略同一の波形を出力することを特徴とするクロック発振回路。
請求項６記載のクロック発振回路において、前記キャリブレーションモードのときには、前記第１のクロック信号および前記第２のクロック信号として、遅延量の差の最も少ない前記リングオシレータからの隣接クロック信号が選択され、隣接クロック信号間の位相差が求められ、前記複数の位相のクロック信号において隣接クロック信号間の位相差を累積することにより、前記リングオシレータの出力するクロック１周期を求めることを特徴とするクロック発振回路。
請求項７記載のクロック発振回路において、前記デジタル制御部は前記クロック１周期を前記カップルドオシレータの出力本数で割ることで理想的な隣接クロック信号間の位相差を導出し、前記デジタル制御部はこれに基づき前記キャリブレーションを実行することを特徴とするクロック発振回路。
請求項１ないし８の何れか１項記載のクロック発振回路を含むことを特徴とする半導体装置。