JP5627929B2 - Method for manufacturing amorphous oxide thin film and method for manufacturing field effect transistor - Google Patents

Method for manufacturing amorphous oxide thin film and method for manufacturing field effect transistor Download PDF

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Description

本発明は、非晶質酸化物薄膜の製造方法及び電界効果型トランジスタの製造方法に関する。   The present invention relates to a method for manufacturing an amorphous oxide thin film and a method for manufacturing a field effect transistor.

近年、Ｉｎ、Ｇａ、及びＺｎを含有する酸化物薄膜（以下、ＩＧＺＯという）が、透明であるだけでなく、スパッタリングによって室温で非晶質のＩＧＺＯが成膜可能である等の理由により、当該非晶質ＩＧＺＯを活性層やゲート絶縁膜等に用いた電界効果型トランジスタの開発が進められている。   In recent years, the oxide thin film containing In, Ga, and Zn (hereinafter referred to as IGZO) is not only transparent, but also because amorphous IGZO can be formed at room temperature by sputtering. Development of a field effect transistor using amorphous IGZO as an active layer, a gate insulating film, or the like is underway.

このような非晶質ＩＧＺＯを含む電界効果型トランジスタは、有機ＥＬや液晶ディスプレイなどのＦＰＤ（Ｆｌａｔ−Ｐａｎｅｌ ｄｉｓｐｌａｙ）を駆動する素子としての応用が主に考えられているが、電界効果型トランジスタの特性バラつき、長期信頼性、及びキャリア・抵抗率の制御等の点から、非晶質ＩＧＺＯ形成後に熱処理する工程を経ることが必要と考えられている。   A field effect transistor including such an amorphous IGZO is mainly considered to be applied as an element for driving an FPD (Flat-Panel Display) such as an organic EL or a liquid crystal display. From the viewpoint of characteristic variation, long-term reliability, control of carrier and resistivity, etc., it is considered necessary to undergo a heat treatment step after the formation of amorphous IGZO.

例えば、特許文献１では、ＩｎＭＯ３（ＺｎＯ）ｍ（Ｍ：Ｉｎ、Ｆｅ、ＧａまたはＡｌ原子であり、ｍが１以上５０未満の整数）を含有する活性層を備えた電界効果型トランジスタを酸化性ガス中において２００℃以上６００℃以下で熱処理する電界効果型トランジスタの製造方法が報告されている。
また、特許文献２では、非晶質ＩＧＺＯを含有する活性層の形成後に酸素を含む雰囲気下において２５０℃以上４５０℃以下で熱処理する電界効果型トランジスタの製造方法が報告されている。 For example, in Patent Document 1, a field effect transistor having an active layer containing InMO 3 (ZnO) m (M: an integer of In, Fe, Ga, or Al, where m is an integer of 1 to less than 50) is oxidized. A method for manufacturing a field effect transistor in which heat treatment is performed at 200 ° C. to 600 ° C. in a reactive gas has been reported.
Patent Document 2 reports a method for manufacturing a field-effect transistor in which heat treatment is performed at 250 ° C. or higher and 450 ° C. or lower in an atmosphere containing oxygen after the formation of an active layer containing amorphous IGZO.

特開２００７−３１１４０４号公報JP 2007-311404 A 特開２００８−５３３５６号公報JP 2008-53356 A

しかしながら、特許文献１及び特許文献２では、熱処理による信頼性の向上が記載されているが、熱処理による非晶質ＩＧＺＯの抵抗率の制御に課題が残る。具体的には、本発明者らが大気中にてＩＧＺＯ膜の熱処理を行ったところ、組成比によって異なるが例えば非晶質ＩＧＺＯ中のＧａのモル比（Ｇａ／（Ｉｎ＋Ｇａ））が０．９の場合、１００℃から４００℃までの熱処理温度にかけて大きく抵抗率の増減がみられた。そのため、これらの熱処理温度条件では熱処理工程時の温度ムラにより非晶質ＩＧＺＯの抵抗率やキャリア濃度等の特性にバラつきが起き、例えば面内バラつきなどにより特性不良が起こる恐れがある。   However, Patent Document 1 and Patent Document 2 describe improvement in reliability by heat treatment, but there remains a problem in controlling the resistivity of amorphous IGZO by heat treatment. Specifically, when the present inventors performed heat treatment of the IGZO film in the air, for example, the molar ratio of Ga in the amorphous IGZO (Ga / (In + Ga)) is 0.9. In the case of, the resistivity greatly increased and decreased over the heat treatment temperature from 100 ° C to 400 ° C. Therefore, under these heat treatment temperature conditions, characteristics such as resistivity and carrier concentration of amorphous IGZO vary due to temperature unevenness during the heat treatment process, and there is a risk that characteristic defects may occur due to, for example, in-plane variation.

逆に、熱処理温度を４００℃以上にして特性のバラつきを抑制しようとすると、例えば１０-6Ω・ｃｍ、特に１０-7Ω・ｃｍ以上の高抵抗率の非晶質ＩＧＺＯを得ることができない。また、例え熱処理温度を４００℃以上にしても、十分に特性のバラつきを抑制できない。 On the other hand, if the heat treatment temperature is set to 400 ° C. or higher to suppress variation in characteristics, amorphous IGZO having a high resistivity of, for example, 10 −6 Ω · cm, particularly 10 −7 Ω · cm cannot be obtained. . Further, even if the heat treatment temperature is set to 400 ° C. or higher, variation in characteristics cannot be sufficiently suppressed.

本発明は、熱処理工程時の温度ムラによる抵抗率等の特性のバラつきを抑制し、かつ、高抵抗率に制御可能な非晶質酸化物薄膜の製造方法及び電界効果型トランジスタの製造方法を提供することを目的とする。   The present invention provides a method for manufacturing an amorphous oxide thin film and a method for manufacturing a field effect transistor that can suppress variations in characteristics such as resistivity due to temperature unevenness during a heat treatment process and can be controlled to a high resistivity. The purpose is to do.

本発明の上記課題は下記の手段によって解決された。
＜１＞Ｉｎ、Ｇａ及びＺｎを含有し、前記Ｉｎ及び前記Ｇａの合計に対する前記Ｇａのモル比率が０.５０＜Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす非晶質酸化物薄膜を基板上に成膜する成膜工程と、前記非晶質酸化物薄膜の前記Ｇａのモル比率が０.５０＜Ｇａ／（Ｉｎ＋Ｇａ）＜０．７５の関係を満たす場合には、前記成膜工程後に１００℃以上１５０℃以下又は３５０℃以上６００℃以下の温度で前記非晶質酸化物薄膜を熱処理し、前記非晶質酸化物薄膜の前記Ｇａのモル比率が０．７５≦Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす場合には、前記成膜工程後に１００℃以上２００℃以下又は３５０℃以上６００℃以下の温度で前記非晶質酸化物薄膜を熱処理する熱処理工程と、を有する非晶質酸化物薄膜の製造方法。
＜２＞前記成膜工程では、前記Ｇａのモル比率が０．６５≦Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす非晶質酸化物薄膜を成膜する、＜１＞に記載の非晶質酸化物薄膜の製造方法。
＜３＞前記成膜工程では、前記Ｇａのモル比率が０.７０≦Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす非晶質酸化物薄膜を成膜する、＜２＞に記載の非晶質酸化物薄膜の製造方法。
＜４＞基板上に、少なくともゲート電極、ゲート絶縁膜、活性層、ソース電極、及びドレイン電極を備える電界効果型トランジスタの製造方法であって、＜１＞〜＜３＞の何れか１つに記載の非晶質酸化物薄膜の製造方法により、前記ゲート絶縁膜として前記非晶質酸化物薄膜を形成する工程を有する、電界効果型トランジスタの製造方法。 The above-described problems of the present invention have been solved by the following means.
<1> An amorphous oxide thin film containing In, Ga, and Zn and satisfying a relationship of 0.50 <Ga / (In + Ga) with respect to the sum of In and Ga is formed on the substrate. When the film forming step of forming a film and the molar ratio of Ga in the amorphous oxide thin film satisfy the relationship of 0.50 <Ga / (In + Ga) <0.75, 100 ° C. or higher after the film forming step The amorphous oxide thin film is heat-treated at a temperature of 150 ° C. or lower or 350 ° C. or higher and 600 ° C. or lower, and the Ga molar ratio of the amorphous oxide thin film is 0.75 ≦ Ga / (In + Ga). A heat treatment step of heat-treating the amorphous oxide thin film at a temperature of 100 ° C. or higher and 200 ° C. or lower or 350 ° C. or higher and 600 ° C. or lower after the film forming step. Method.
<2> The amorphous oxide according to <1>, wherein in the film formation step, an amorphous oxide thin film satisfying a relationship of a Ga molar ratio of 0.65 ≦ Ga / (In + Ga) is formed. Thin film manufacturing method.
<3> The amorphous oxide according to <2>, wherein, in the film formation step, an amorphous oxide thin film satisfying a relationship of a Ga molar ratio of 0.70 ≦ Ga / (In + Ga) is formed. Thin film manufacturing method.
<4> A method of manufacturing a field effect transistor comprising at least a gate electrode, a gate insulating film, an active layer, a source electrode, and a drain electrode on a substrate, wherein any one of <1> to <3> A method for producing a field effect transistor, comprising the step of forming the amorphous oxide thin film as the gate insulating film by the method for producing an amorphous oxide thin film described above.

本発明によれば、熱処理工程時の温度ムラによる抵抗率等の特性のバラつきを抑制し、かつ、高抵抗率に制御可能な非晶質酸化物薄膜の製造方法及び電界効果型トランジスタの製造方法を提供することができた。   According to the present invention, a method of manufacturing an amorphous oxide thin film and a method of manufacturing a field effect transistor that can suppress a variation in characteristics such as resistivity due to temperature unevenness during a heat treatment process and can be controlled to a high resistivity. Could be provided.

本発明の第１実施形態に係る非晶質酸化物薄膜の製造方法の製造手順を示す図である。It is a figure which shows the manufacture procedure of the manufacturing method of the amorphous oxide thin film which concerns on 1st Embodiment of this invention. 本発明の第２実施形態に係る電界効果型トランジスタであって、トップゲート構造で且つトップコンタクト型の電界効果型トランジスタの一例を示す模式図である。It is a field effect transistor concerning a 2nd embodiment of the present invention, Comprising: It is a mimetic diagram showing an example of a top gate structure and a top contact type field effect transistor. 本発明の実施形態に係る電界効果型トランジスタであって、ボトムゲート構造で且つトップコンタクト型の電界効果型トランジスタの一例を示す模式図である。1 is a schematic diagram illustrating an example of a field effect transistor having a bottom gate structure and a top contact type, which is a field effect transistor according to an embodiment of the present invention. 組成を変えた比較例１及び実施例１〜３に係るＩＧＺＯ膜の抵抗率の熱処理温度依存性を示す。The heat processing temperature dependence of the resistivity of the IGZO film which concerns on the comparative example 1 and Examples 1-3 which changed the composition is shown. 到達真空度を変えて成膜した実施例４に係るＧａリッチのＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝０.５０：１．５：１）の抵抗率の熱処理温度依存性を示す。10 shows the heat treatment temperature dependence of the resistivity of a Ga-rich IGZO film (In: Ga: Zn = 0.50: 1.5: 1) according to Example 4 formed with varying ultimate vacuum. 到達真空度を変えて成膜した比較例２のＩＧＺＯ膜の抵抗率の熱処理温度依存性を示す図である。It is a figure which shows the heat processing temperature dependence of the resistivity of the IGZO film | membrane of the comparative example 2 formed into a film by changing the ultimate vacuum degree. 酸素流量を変えて成膜した比較例２のＩＧＺＯ膜の抵抗率の熱処理温度依存性を示す図である。It is a figure which shows the heat processing temperature dependence of the resistivity of the IGZO film of the comparative example 2 formed into a film by changing oxygen flow rate.

以下、添付の図面を参照しながら、非晶質酸化物薄膜の製造方法及び電界効果型トランジスタの製造方法について具体的に説明する。なお、図中、同一又は対応する機能を有する部材（構成要素）には同じ符号を付して適宜説明を省略する。   Hereinafter, a method for manufacturing an amorphous oxide thin film and a method for manufacturing a field effect transistor will be described in detail with reference to the accompanying drawings. In the drawings, members (components) having the same or corresponding functions are denoted by the same reference numerals and description thereof is omitted as appropriate.

（第１実施形態）
−非晶質酸化物薄膜の製造方法−
図１は、本発明の第１実施形態に係る非晶質酸化物薄膜の製造方法の製造手順を示す図である。
まず、図１（Ａ）に示すように、基板１０を用意する。基板１０の種類は特に限定されないが、基板１０上に成膜する膜が非晶質であるため、後述する熱処理温度が低い場合には、可撓性のある樹脂基板等の耐熱性の低い基板も使用できる。 (First embodiment)
-Manufacturing method of amorphous oxide thin film-
FIG. 1 is a diagram showing a manufacturing procedure of an amorphous oxide thin film manufacturing method according to the first embodiment of the present invention.
First, as shown in FIG. 1A, a substrate 10 is prepared. The type of the substrate 10 is not particularly limited, but since the film formed on the substrate 10 is amorphous, a substrate with low heat resistance such as a flexible resin substrate is used when the heat treatment temperature described later is low. Can also be used.

次に、図１（Ｂ）に示すように、Ｉｎ、Ｇａ及びＺｎを含有し、前記Ｉｎ及び前記Ｇａの合計に対する前記Ｇａのモル比率（以下、Ｇａ比という）が０.５０＜Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす非晶質酸化物薄膜１２Ａを基板１０上に成膜する成膜工程を行う。前記Ｇａ比は、抵抗率（絶縁性）を高めるという観点から、０．６５≦Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たすことが好ましく、０.７０≦Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たすことが更に好ましい。特に、Ｚｎのモル比が１．００の時に、上記Ｇａ比の関係を満たすことが好ましい。また、Ｉｎ、Ｇａ及びＺｎ以外の不純物を含まないＩｎ、Ｇａ及びＺｎのみ含有する非晶質酸化物薄膜１２Ａを成膜することが好ましい。
なお、Ｇａ比の上限値は１未満であれば特に限定はないが、例えば０．８０以下である。 Next, as shown in FIG. 1B, the molar ratio of Ga to the total of In and Ga (hereinafter referred to as Ga ratio) containing In, Ga, and Zn is 0.50 <Ga / ( A film forming step of forming an amorphous oxide thin film 12A satisfying the relationship of (In + Ga) on the substrate 10 is performed. The Ga ratio preferably satisfies the relationship 0.65 ≦ Ga / (In + Ga) from the viewpoint of increasing the resistivity (insulating property), and further satisfies the relationship 0.70 ≦ Ga / (In + Ga). preferable. In particular, when the molar ratio of Zn is 1.00, it is preferable to satisfy the above Ga ratio relationship. In addition, it is preferable to form the amorphous oxide thin film 12A containing only In, Ga, and Zn that does not contain impurities other than In, Ga, and Zn.
The upper limit of the Ga ratio is not particularly limited as long as it is less than 1, but is, for example, 0.80 or less.

非晶質酸化物薄膜１２Ａの成膜は、例えば、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ又はプラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って行う。
成膜する非晶質酸化物薄膜１２Ａの膜厚は、適用するデバイスを考慮して適宜決定される。例えば電界効果型トランジスタの活性層やゲート絶縁膜として使用する場合、活性層の厚みは、好ましくは、１ｎｍ以上１００ｎｍ以下であり、より好ましくは、２．５ｎｍ以上５０ｎｍ以下である。ゲート絶縁膜として使用する場合は、ゲート絶縁膜の厚みは１０ｎｍ以上１０μｍ以下が好ましく、５０ｎｍ以上１０００ｎｍ以下がより好ましい。
成膜する際の到達真空度は、特に限定はないが、例えば１×１０-6Ｐａ以上１×１０-3Ｐａ以下とすることができる。 The amorphous oxide thin film 12A is formed by, for example, a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method or an ion plating method, or a chemical method such as a CVD or plasma CVD method. The method is selected according to a method selected appropriately in consideration of suitability with the material to be used.
The film thickness of the amorphous oxide thin film 12A to be formed is appropriately determined in consideration of the device to be applied. For example, when used as an active layer or gate insulating film of a field effect transistor, the thickness of the active layer is preferably 1 nm to 100 nm, and more preferably 2.5 nm to 50 nm. When used as a gate insulating film, the thickness of the gate insulating film is preferably 10 nm or more and 10 μm or less, and more preferably 50 nm or more and 1000 nm or less.
Although the ultimate vacuum at the time of film-forming is not specifically limited, For example, it can be set as 1 * 10 < -6 > Pa or more and 1 * 10 < -3 > Pa or less.

なお、成膜した膜が非晶質であるかどうかは、Ｘ線回折測定により確認することが出来る。即ちＸ線回折測定により、結晶構造を示す明確なピークが検出されなかった場合は、成膜した膜は非晶質であると判断することが出来る。
また、この成膜は、基板１０上に直接成膜する場合に限定されず、他の層が成膜された基板１０上、すなわち他の層を介して基板１０上に成膜してもよい。 Note that whether or not the formed film is amorphous can be confirmed by X-ray diffraction measurement. That is, when a clear peak indicating a crystal structure is not detected by X-ray diffraction measurement, it can be determined that the formed film is amorphous.
Further, this film formation is not limited to the case where the film is directly formed on the substrate 10, and the film may be formed on the substrate 10 on which another layer is formed, that is, on the substrate 10 via another layer. .

次に、図１（Ｃ）に示すように、上記成膜工程後、３５０℃以上６００℃以下の温度で非晶質酸化物薄膜１２Ａを熱処理する熱処理工程を行う。または、非晶質酸化物薄膜１２ＡのＧａ比が０.５０＜Ｇａ／（Ｉｎ＋Ｇａ）＜０．７５の関係を満たす場合には、成膜工程後に１００℃以上１５０℃以下の温度で非晶質酸化物薄膜１２Ａを熱処理し、非晶質酸化物薄膜１２ＡのＧａ比が０．７５≦Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす場合には、成膜工程後に１００℃以上２００℃以下の温度で非晶質酸化物薄膜１２Ａを熱処理する熱処理工程を行うこともできる。
以上のような成膜工程及び熱処理工程を経ることにより、本発明の第１実施形態に係る非晶質酸化物薄膜１２Ｂを得ることができる。 Next, as shown in FIG. 1C, after the film formation step, a heat treatment step of heat-treating the amorphous oxide thin film 12A at a temperature of 350 ° C. or higher and 600 ° C. or lower is performed. Alternatively, when the Ga ratio of the amorphous oxide thin film 12A satisfies the relationship of 0.50 <Ga / (In + Ga) <0.75, the amorphous oxide thin film 12A is amorphous at a temperature of 100 ° C. to 150 ° C. after the film formation step. When the oxide thin film 12A is heat-treated, and the Ga ratio of the amorphous oxide thin film 12A satisfies the relationship of 0.75 ≦ Ga / (In + Ga), the film is not heated at a temperature of 100 ° C. or higher and 200 ° C. or lower after the film forming step. A heat treatment step of heat treating the crystalline oxide thin film 12A can also be performed.
The amorphous oxide thin film 12B according to the first embodiment of the present invention can be obtained through the film forming process and the heat treatment process as described above.

なお、このような熱処理工程は、成膜工程後に行えばよく、非晶質酸化物薄膜１２Ａの成膜直後だけでなく、その他の膜を非晶質酸化物薄膜１２Ａ上に成膜した後に行ってもよい。
また、熱処理の雰囲気としては、特に限定されないが、酸素を含有した雰囲気中で熱処理することが好ましい。特に３５０℃以上６００℃以下の温度で非晶質酸化物薄膜を熱処理する場合、酸素欠損を抑制するという点から酸素を十分に供給した状態で熱処理することがより好ましい。
また、熱処理時間としては、特に限定されないが、後述する抵抗率の安定性を高めるという観点から、５分以上であることが好ましい。
また、熱処理方法としては、基板１０を加熱する方法や、基板１０を電気炉やマッフル炉内に入れて加熱する方法、ランプやレーザーにより加熱する方法、ホットプレートにより加熱する方法等が挙げられるが、使用する材料との適正を考慮して適宜選択した方法に従って行う。 Such a heat treatment step may be performed after the film formation step, and is performed not only immediately after the formation of the amorphous oxide thin film 12A but also after another film is formed on the amorphous oxide thin film 12A. May be.
The atmosphere for the heat treatment is not particularly limited, but the heat treatment is preferably performed in an atmosphere containing oxygen. In particular, when the amorphous oxide thin film is heat-treated at a temperature of 350 ° C. or higher and 600 ° C. or lower, it is more preferable to perform the heat treatment in a state where oxygen is sufficiently supplied from the viewpoint of suppressing oxygen deficiency.
The heat treatment time is not particularly limited, but is preferably 5 minutes or more from the viewpoint of enhancing the stability of resistivity described later.
Examples of the heat treatment method include a method of heating the substrate 10, a method of heating the substrate 10 in an electric furnace or a muffle furnace, a method of heating with a lamp or laser, a method of heating with a hot plate, and the like. The method is appropriately selected in consideration of appropriateness with the material to be used.

−効果−
以上、本発明の第１実施形態に係る非晶質酸化物薄膜１２Ｂの製造方法によれば、非晶質酸化物薄膜１２Ａ中のＧａ比が０.５０＜Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす場合において３５０℃以上６００℃以下の温度で非晶質酸化物薄膜１２Ａを熱処理する。または、非晶質酸化物薄膜１２ＡのＧａ比が０.５０＜Ｇａ／（Ｉｎ＋Ｇａ）＜０．７５の関係を満たす場合には、成膜工程後に１００℃以上１５０℃以下の温度で非晶質酸化物薄膜１２Ａを熱処理し、非晶質酸化物薄膜１２ＡのＧａ比が０．７５≦Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす場合には、成膜工程後に１００℃以上２００℃以下の温度で非晶質酸化物薄膜１２Ａを熱処理する。
この結果、得られる非晶質酸化物薄膜１２Ｂの抵抗率やキャリア濃度をほぼ一定に保つことができる。従って、熱処理工程時において温度ムラがあっても抵抗率やキャリア濃度を任意の値に制御可能で、非晶質酸化物薄膜１２Ｂの特性のバラつきを抑制することができる。なお、上記「一定」とは、例えば３５０℃以上６００℃以下の温度範囲内で熱処理温度が変わっても、抵抗率の差が１桁の範囲内に留まることをいう。 -Effect-
As described above, according to the method for manufacturing the amorphous oxide thin film 12B according to the first embodiment of the present invention, the Ga ratio in the amorphous oxide thin film 12A satisfies the relationship of 0.50 <Ga / (In + Ga). In some cases, the amorphous oxide thin film 12A is heat-treated at a temperature of 350 ° C. or higher and 600 ° C. or lower. Alternatively, when the Ga ratio of the amorphous oxide thin film 12A satisfies the relationship of 0.50 <Ga / (In + Ga) <0.75, the amorphous oxide thin film 12A is amorphous at a temperature of 100 ° C. to 150 ° C. after the film formation step. When the oxide thin film 12A is heat-treated, and the Ga ratio of the amorphous oxide thin film 12A satisfies the relationship of 0.75 ≦ Ga / (In + Ga), the film is not heated at a temperature of 100 ° C. or higher and 200 ° C. or lower after the film forming step. The crystalline oxide thin film 12A is heat-treated.
As a result, the resistivity and carrier concentration of the resulting amorphous oxide thin film 12B can be kept substantially constant. Therefore, even if there is temperature unevenness during the heat treatment process, the resistivity and carrier concentration can be controlled to arbitrary values, and variations in the characteristics of the amorphous oxide thin film 12B can be suppressed. The above “constant” means that the difference in resistivity remains within a single digit range even if the heat treatment temperature changes within a temperature range of 350 ° C. to 600 ° C., for example.

ここで、熱処理温度を３５０℃以上とした理由は、非晶質酸化物薄膜１２Ｂの抵抗率やキャリア濃度をほぼ一定にするためであり、６００℃以下とした理由は、非晶質酸化物薄膜１２Ｂが結晶化して特性が変化するのを防止するためである。この場合、非晶質酸化物薄膜１２Ｂの長期信頼性（経年劣化しない）も高めることができる。
また、熱処理温度を１００℃以上１５０℃以下又は１００℃以上２００℃以下とした理由も、得られる非晶質酸化物薄膜１２Ｂの抵抗率やキャリア濃度をほぼ一定にするためである。この場合、低温で熱処理することができるため、基板１０として耐熱性の低い樹脂基板等を使用することができる。
さらに、Ｇａ比（Ｇａ／（Ｉｎ＋Ｇａ））を０.５０超としているのは、非晶質酸化物薄膜１２Ｂの抵抗率を例えば１０-6Ω・ｃｍ以上、特に１０-7Ω・ｃｍ以上と高く制御するためである。このように、Ｇａ比として適切な値を選択することにより、非晶質酸化物薄膜１２Ｂを絶縁膜として使用可能となる。なお、絶縁膜とは抵抗率が１０7Ω・ｃｍ以上の材料で構成される膜をいう。
なお、非晶質酸化物薄膜１２Ｂの抵抗率は、成膜する際の到達真空度とその後の熱処理温度（例えば１００℃〜３５０℃）によっては、Ｇａ比が０.５０以下でも抵抗率を高くすることができる場合もあるが、この場合、熱処理工程時において温度ムラがあると特性のバラつきを抑制できない。また、Ｇａ比が０.５０以下であっても３５０℃以上、特に４００℃以上であれば、特性の抵抗率のバラつきはある程度抑制されるが、十分に抑制されず、かつ、高抵抗率とならない。 Here, the reason why the heat treatment temperature is set to 350 ° C. or higher is to make the resistivity and carrier concentration of the amorphous oxide thin film 12B substantially constant, and the reason why the heat treatment temperature is set to 600 ° C. or lower is the amorphous oxide thin film. This is to prevent 12B from crystallizing and changing its characteristics. In this case, the long-term reliability (not deteriorated over time) of the amorphous oxide thin film 12B can be improved.
The reason why the heat treatment temperature is set to 100 ° C. or higher and 150 ° C. or lower or 100 ° C. or higher and 200 ° C. or lower is to make the resistivity and carrier concentration of the obtained amorphous oxide thin film 12B substantially constant. In this case, since heat treatment can be performed at a low temperature, a resin substrate having low heat resistance can be used as the substrate 10.
Furthermore, the Ga ratio (Ga / (In + Ga)) exceeds 0.50 because the resistivity of the amorphous oxide thin film 12B is, for example, 10 −6 Ω · cm or more, particularly 10 −7 Ω · cm or more. This is because it is highly controlled. Thus, by selecting an appropriate value as the Ga ratio, the amorphous oxide thin film 12B can be used as an insulating film. Note that an insulating film refers to a film made of a material having a resistivity of 10 7 Ω · cm or more.
Note that the resistivity of the amorphous oxide thin film 12B is high even when the Ga ratio is 0.50 or less depending on the ultimate vacuum at the time of film formation and the subsequent heat treatment temperature (eg, 100 ° C. to 350 ° C.). In this case, if there is temperature unevenness in the heat treatment step, variation in characteristics cannot be suppressed. Further, even if the Ga ratio is 0.50 or less, if the temperature is 350 ° C. or more, particularly 400 ° C. or more, the variation in resistivity of the characteristics is suppressed to some extent, but it is not sufficiently suppressed, and the high resistivity Don't be.

（第２実施形態）
−電界効果型トランジスタの製造方法の製造方法−
次に、第２実施形態として、第１実施形態に係る非晶質酸化物薄膜の製造方法を用いた電界効果型トランジスタの製造方法について説明する。 (Second Embodiment)
-Manufacturing method of field effect transistor manufacturing method-
Next, as a second embodiment, a method for manufacturing a field effect transistor using the method for manufacturing an amorphous oxide thin film according to the first embodiment will be described.

本発明の第２実施形態に係る電界効果型トランジスタは、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有し、ゲート電極に電圧を印加して、活性層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有するアクテイブ素子である。   The field effect transistor according to the second embodiment of the present invention includes at least a gate electrode, a gate insulating film, an active layer, a source electrode, and a drain electrode, and applies a voltage to the gate electrode to cause a current to flow through the active layer. And an active element having a function of switching current between the source electrode and the drain electrode.

電界効果型トランジスタの素子構造としては、ゲート電極の位置に基づいた、いわゆる逆スタガ構造（ボトムゲート型とも呼ばれる）及びスタガ構造（トップゲート型とも呼ばれる）のいずれの態様であってもよい。また、活性層とソース電極及びドレイン電極（適宜、「ソース・ドレイン電極」という。）との接触部分に基づき、いわゆるトップコンタクト型、ボトムコンタクト型のいずれの態様であってもよい。
なお、トップゲート型とは、ゲート絶縁膜の上側にゲート電極が配置され、ゲート絶縁膜の下側に活性層が形成された形態であり、ボトムゲート型とは、ゲート絶縁膜の下側にゲート電極が配置され、ゲート絶縁膜の上側に活性層が形成された形態である。また、ボトムコンタクト型とは、ソース・ドレイン電極が活性層よりも先に形成されて活性層の下面がソース・ドレイン電極に接触する形態であり、トップコンタクト型とは、活性層がソース・ドレイン電極よりも先に形成されて活性層の上面がソース・ドレイン電極に接触する形態である。 The element structure of the field effect transistor may be either a so-called inverted stagger structure (also referred to as a bottom gate type) or a stagger structure (also referred to as a top gate type) based on the position of the gate electrode. Further, based on the contact portion between the active layer and the source and drain electrodes (referred to as “source / drain electrodes” as appropriate), either a so-called top contact type or bottom contact type may be used.
The top gate type is a form in which a gate electrode is disposed on the upper side of the gate insulating film and an active layer is formed on the lower side of the gate insulating film. The bottom gate type is a type on the lower side of the gate insulating film. In this embodiment, a gate electrode is disposed and an active layer is formed above the gate insulating film. The bottom contact type is a mode in which the source / drain electrodes are formed before the active layer and the lower surface of the active layer is in contact with the source / drain electrodes. The top contact type is the type in which the active layer is the source / drain. In this embodiment, the upper surface of the active layer is in contact with the source / drain electrodes.

図２は、本発明の第２実施形態に係る電界効果型トランジスタであって、トップゲート構造で且つトップコンタクト型の電界効果型トランジスタの一例を示す模式図である。電界効果型トランジスタ１００は、基板１０の表面上に活性層１０２を積層し、活性層１０２上にソース電極１０４及びドレイン電極１０６が互いに離間して設置され、更にこれらの上にゲート絶縁膜１０８と、ゲート電極１１０とを順に積層した構成である。   FIG. 2 is a schematic diagram showing an example of a field effect transistor having a top gate structure and a top contact type, which is a field effect transistor according to the second embodiment of the present invention. In the field effect transistor 100, an active layer 102 is stacked on the surface of a substrate 10, and a source electrode 104 and a drain electrode 106 are disposed on the active layer 102 so as to be separated from each other. The gate electrode 110 is stacked in order.

また、図３は、本発明の実施形態に係る電界効果型トランジスタであって、ボトムゲート構造で且つトップコンタクト型の電界効果型トランジスタの一例を示す模式図である。電界効果型トランジスタ２００は、基板１０の上にゲート電極２０２と、ゲート絶縁膜２０４と、活性層２０６とを順に積層して有し、活性層２０６の表面上にソース電極２０８及びドレイン電極２１０が互いに離間して設置された構成である。
なお、本発明の第２実施形態に係る電界効果型トランジスタは、上記以外にも、様々な構成をとることが可能であり、適宜、活性層上に保護層や基板上に絶縁層等を備える構成であってもよい。 FIG. 3 is a schematic diagram showing an example of a field effect transistor having a bottom gate structure and a top contact type, which is a field effect transistor according to an embodiment of the present invention. The field effect transistor 200 has a gate electrode 202, a gate insulating film 204, and an active layer 206 sequentially stacked on a substrate 10, and a source electrode 208 and a drain electrode 210 are formed on the surface of the active layer 206. It is the structure installed mutually spaced apart.
The field effect transistor according to the second exemplary embodiment of the present invention can have various configurations other than the above, and appropriately include a protective layer on the active layer and an insulating layer on the substrate. It may be a configuration.

次に、本発明の実施形態に係る電界効果型トランジスタの製造方法について、図３に示すようなボトムゲート構造で且つトップコンタクト型の電界効果型トランジスタ２００を例に挙げて説明する。   Next, a method for manufacturing a field effect transistor according to an embodiment of the present invention will be described by taking a field effect transistor 200 having a bottom gate structure and a top contact type as shown in FIG. 3 as an example.

＜基板＞
第１工程として、電界効果型トランジスタ２００を形成するための基板１０を用意する。
本第２実施形態の支持基板１０は、例えばＹＳＺ（ジルコニア安定化イットリウム）、ガラス等の無機材料の他、飽和ポリエステル系樹脂、ポリエチレンテレフタレート(ＰＥＴ)系樹脂、ポリエチレンナフタレート(ＰＥＮ)系樹脂、ポリブチレンテレフタレート系樹脂、ポリスチレン、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）、架橋フマル酸ジエステル系樹脂、ポリカーボネート(ＰＣ)系樹脂、ポリエーテルスルフォン(ＰＥＳ)樹脂、ポリスルフォン(ＰＳＦ，ＰＳＵ)樹脂、ポリアリレート(ＰＡＲ)樹脂、アリルジグリコールカーボネート、環状ポリオレフィン(ＣＯＰ，ＣＯＣ)樹脂、セルロース系樹脂、ポリイミド(ＰＩ)樹脂、ポリアミドイミド(ＰＡＩ)樹脂、マレイミド−オレフィン樹脂、ポリアミド(Ｐａ)樹脂、アクリル系樹脂、フッ素系樹脂、エポキシ系樹脂、シリコーン系樹脂フィルム、ポリベンズアゾール系樹脂、エピスルフィド化合物、液晶ポリマー(ＬＣＰ)、シアネート系樹脂、芳香族エーテル系樹脂などの有機材料などが挙げられる。その他にも酸化ケイ素粒子との複合プラスチック材料、金属ナノ粒子・無機酸化物ナノ粒子・無機窒化物ナノ粒子などとの複合プラスチック材料、金属系・無機系のナノファイバー及び／又はマイクロファイバーとの複合プラスチック材料、カーボン繊維、カーボンナノチューブとの複合プラスチック材料、ガラスフェレーク・ガラスファイバー・ガラスビーズとの複合プラスチック材料、粘土鉱物や雲母派生結晶構造を有する粒子との複合プラスチック材料、薄いガラスと上記単独有機材料との間に少なくとも１回の接合界面を有する積層プラスチック材料や無機層（例えばＳｉＯ２, Ａｌ２Ｏ３, ＳｉＯｘＮｙ）と上述した材料からなる有機層を交互に積層することで、少なくとも１回以上の接合界面を有するバリア性能を有する複合材料、ステンレス、あるいはステンレスと異種金属を積層した金属積層材料、アルミニウム基板、あるいは表面に酸化処理（例えば、陽極酸化処理）を施すことで表面の絶縁性を向上してある酸化被膜付きのアルミニウム基板を使用することもできる。前記有機材料の場合、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。 <Board>
As a first step, a substrate 10 for forming a field effect transistor 200 is prepared.
The support substrate 10 of the second embodiment includes, for example, YSZ (zirconia stabilized yttrium), an inorganic material such as glass, a saturated polyester resin, a polyethylene terephthalate (PET) resin, a polyethylene naphthalate (PEN) resin, Polybutylene terephthalate resin, polystyrene, polycycloolefin, norbornene resin, poly (chlorotrifluoroethylene), crosslinked fumaric acid diester resin, polycarbonate (PC) resin, polyethersulfone (PES) resin, polysulfone (PSF, PSU) resin, polyarylate (PAR) resin, allyl diglycol carbonate, cyclic polyolefin (COP, COC) resin, cellulosic resin, polyimide (PI) resin, polyamideimide (PAI) resin, maleimide-olefin resin, polyamide ( Pa) Organic materials such as resin, acrylic resin, fluorine resin, epoxy resin, silicone resin film, polybenzazole resin, episulfide compound, liquid crystal polymer (LCP), cyanate resin, aromatic ether resin, etc. Is mentioned. Other composite plastic materials with silicon oxide particles, composite plastic materials with metal nanoparticles / inorganic oxide nanoparticles / inorganic nitride nanoparticles, composites with metal / inorganic nanofibers and / or microfibers Plastic material, carbon fiber, composite plastic material with carbon nanotube, composite plastic material with glass ferret, glass fiber, glass bead, composite plastic material with clay mineral or particles with mica derived crystal structure, thin glass and above alone By alternately laminating a laminated plastic material or inorganic layer (for example, SiO 2 , Al 2 O 3 , SiO x N y ) having at least one bonding interface with an organic material and an organic layer made of the above-described material. , Having a barrier performance having at least one bonding interface Aluminum with an oxide film whose surface insulation is improved by applying an oxidation treatment (for example, anodizing treatment) to a composite material, stainless steel, or a metal laminate material obtained by laminating stainless and different metals, an aluminum substrate, or the surface. A substrate can also be used. In the case of the organic material, it is preferable that the organic material is excellent in dimensional stability, solvent resistance, electrical insulation, workability, low air permeability, low hygroscopicity, and the like.

本第２実施形態においては特に可撓性のある樹脂基板が好ましく用いられる。樹脂基板の材料としては、透過率の高い有機プラスチックフィルムが好ましく、例えば上述した合成樹脂を用いることができる。また、フィルム状プラスチック基板には、絶縁性が不十分の場合は絶縁層、水分や酸素の透過を防止するためのガスバリア層、フィルム状プラスチック基板の平坦性や、電極や活性層との密着性を向上するためのアンダーコート層等を備えることも好ましい。   In the second embodiment, a flexible resin substrate is preferably used. As a material of the resin substrate, an organic plastic film having a high transmittance is preferable. For example, the above-described synthetic resin can be used. In addition, if the insulating property is insufficient for the film-like plastic substrate, the insulating layer, the gas barrier layer for preventing the transmission of moisture and oxygen, the flatness of the film-like plastic substrate, and the adhesion to the electrode and active layer It is also preferable to provide an undercoat layer or the like for improving the viscosity.

ここで、樹脂基板の厚みは、５０μｍ以上５００μｍ以下とすることが好ましい。これは、樹脂基板の厚みを５０μｍ未満とした場合には、基板自体が十分な平坦性を保持することが難しいためである。また、樹脂基板の厚みを５００μｍよりも厚くした場合には、基板自体を自由に曲げることが困難になる、すなわち基板自体の可撓性が乏しくなるためである。   Here, the thickness of the resin substrate is preferably 50 μm or more and 500 μm or less. This is because it is difficult for the substrate itself to maintain sufficient flatness when the thickness of the resin substrate is less than 50 μm. Further, when the thickness of the resin substrate is more than 500 μm, it is difficult to bend the substrate itself freely, that is, the flexibility of the substrate itself is poor.

基板１０の形状、構造、大きさ等については特に制限はなく、目的等に応じて適宜選択することができる。一般的には、基板１０の形状としては、取り扱い性やＴＦＴの形成容易性等の観点から、板状であることが好ましい。基板１０の構造は、単層構造であってもよいし、積層構造であってもよい。また、基板１０は、単一部材で構成されていてもよいし、２つ以上の部材で構成されていてもよい。   There is no restriction | limiting in particular about the shape of the board | substrate 10, a structure, a magnitude | size, It can select suitably according to the objective. In general, the shape of the substrate 10 is preferably a plate shape from the viewpoints of handleability, TFT formation ease, and the like. The structure of the substrate 10 may be a single layer structure or a laminated structure. Moreover, the board | substrate 10 may be comprised by the single member and may be comprised by two or more members.

＜ゲート電極＞
第２工程として、基板１０上にゲート電極２０２を形成する。
ゲート電極は、導電性を有するものを用い、例えば、Ａｌ，Ｍｏ，Ｃｒ，Ｔａ，Ｔｉ，Ａｕ，Ａｇなどの金属、Ａｌ−Ｎｄ、ＡＰＣなどの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いて形成することができる。例えば、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式などの中から使用する材料との適性を考慮して適宜選択した方法に従って基板上に成膜する。ゲート電極の厚みは、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。
成膜後、フォトリソグラフィ法によって所定の形状にパターニングを行う。このとき、ゲート電極及びゲート配線を同時にパターニングすることが好ましい。 <Gate electrode>
As a second step, the gate electrode 202 is formed on the substrate 10.
The gate electrode is made of a conductive material such as a metal such as Al, Mo, Cr, Ta, Ti, Au, or Ag, an alloy such as Al-Nd or APC, tin oxide, zinc oxide, indium oxide, or oxide. It can be formed using a metal oxide conductive film such as indium tin (ITO) or zinc indium oxide (IZO). For example, suitability with materials used from wet methods such as printing methods, coating methods, physical methods such as vacuum deposition methods, sputtering methods, ion plating methods, chemical methods such as CVD and plasma CVD methods, etc. A film is formed on the substrate in accordance with a method appropriately selected in consideration. The thickness of the gate electrode is preferably 10 nm or more and 1000 nm or less.
After film formation, patterning is performed into a predetermined shape by photolithography. At this time, it is preferable to pattern the gate electrode and the gate wiring simultaneously.

＜ゲート絶縁膜＞
第３工程として、基板１０及びゲート電極２０２上に、ゲート絶縁膜２０４を形成する。
ゲート絶縁膜２０４の形成には、上述した第１実施形態の非晶質酸化物薄膜の製造方法を用いる。具体的には、Ｉｎ、Ｇａ及びＺｎを含有し、前記Ｇａ比が０.５０＜Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす非晶質酸化物薄膜を基板上に成膜する成膜工程と、前記成膜工程後に、３５０℃以上６００℃以下の温度で前記非晶質酸化物薄膜を熱処理する熱処理工程とを用いてゲート絶縁膜２０４を形成する。
または、Ｉｎ、Ｇａ及びＺｎを含有し、前記Ｇａ比が０.５０＜Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす非晶質酸化物薄膜を基板上に成膜する成膜工程と、前記非晶質酸化物薄膜の前記Ｇａ比が０.５０＜Ｇａ／（Ｉｎ＋Ｇａ）＜０．７５の関係を満たす場合には、前記成膜工程後に１００℃以上１５０℃以下の温度で前記非晶質酸化物薄膜を熱処理し、前記非晶質酸化物薄膜の前記Ｇａ比が０．７５≦Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす場合には、前記成膜工程後に１００℃以上２００℃以下の温度で前記非晶質酸化物薄膜を熱処理する熱処理工程と、を用いてゲート絶縁膜２０４を形成する。
好ましくは、前記成膜工程では、前記Ｇａ比が０．６５≦Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす非晶質酸化物薄膜を成膜し、より好ましくは、前記Ｇａ比が０.７０≦Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす非晶質酸化物薄膜を成膜する。 <Gate insulation film>
As a third step, a gate insulating film 204 is formed on the substrate 10 and the gate electrode 202.
For forming the gate insulating film 204, the method for manufacturing the amorphous oxide thin film according to the first embodiment described above is used. Specifically, a film forming step of forming an amorphous oxide thin film containing In, Ga, and Zn and satisfying the relationship of Ga ratio 0.50 <Ga / (In + Ga) on a substrate; After the film formation step, the gate insulating film 204 is formed using a heat treatment step in which the amorphous oxide thin film is heat treated at a temperature of 350 ° C. to 600 ° C.
Alternatively, a film forming step of forming an amorphous oxide thin film containing In, Ga, and Zn and satisfying the relationship of Ga ratio of 0.50 <Ga / (In + Ga) on a substrate, and the amorphous When the Ga ratio of the oxide thin film satisfies the relationship of 0.50 <Ga / (In + Ga) <0.75, the amorphous oxide thin film is formed at a temperature of 100 ° C. to 150 ° C. after the film forming step. When the Ga ratio of the amorphous oxide thin film satisfies the relationship of 0.75 ≦ Ga / (In + Ga), the amorphous film is formed at a temperature of 100 ° C. to 200 ° C. after the film formation step. The gate insulating film 204 is formed using a heat treatment process for heat treating the oxide thin film.
Preferably, in the film forming step, an amorphous oxide thin film satisfying a relationship of Ga ratio of 0.65 ≦ Ga / (In + Ga) is formed, and more preferably, the Ga ratio is 0.70 ≦ Ga. An amorphous oxide thin film satisfying the relationship of / (In + Ga) is formed.

上記成膜工程では、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ又はプラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って基板１０上に成膜し、必要に応じてフォトリソグラフィ法によって所定の形状にパターニングを行う。
また、成膜する際の到達真空度は、特に限定はないが、例えば１×１０-6Ｐａ以上１×１０-3Ｐａ以下とすることができる。
また、熱処理の雰囲気としては、特に限定されないが、好ましくは酸素を含有した雰囲気中で熱処理することが好ましい。特に３５０℃以上６００℃以下の温度で非晶質酸化物薄膜を熱処理する場合、酸素欠損を抑制するという点から酸素を十分に供給した状態で熱処理することがより好ましい。
また、熱処理時間としては、特に限定されないが、後述する抵抗率の安定性を高めるという観点から、５分以上であることが好ましい。
また、熱処理方法としては、基板１０を加熱する方法や、基板１０を電気炉やマッフル炉内に入れて加熱する方法、ランプやレーザーにより加熱する方法、ホットプレートにより加熱する方法等が挙げられるが、使用する材料との適正を考慮して適宜選択した方法に従って行う。
さらに、上記熱処理工程は、後述する活性層２０６の形成後や電界効果型トランジスタ１００の完成後に実施してもよい。 In the film forming process, materials used from wet methods such as printing methods and coating methods, physical methods such as vacuum deposition methods, sputtering methods and ion plating methods, chemical methods such as CVD or plasma CVD methods, etc. The film is formed on the substrate 10 in accordance with a method appropriately selected in consideration of the suitability of the above, and patterned into a predetermined shape by a photolithography method as necessary.
Further, the degree of vacuum at the time of film formation is not particularly limited, but can be, for example, 1 × 10 −6 Pa or more and 1 × 10 −3 Pa or less.
The atmosphere for the heat treatment is not particularly limited, but it is preferable to perform the heat treatment in an atmosphere containing oxygen. In particular, when the amorphous oxide thin film is heat-treated at a temperature of 350 ° C. or higher and 600 ° C. or lower, it is more preferable to perform the heat treatment in a state where oxygen is sufficiently supplied from the viewpoint of suppressing oxygen deficiency.
The heat treatment time is not particularly limited, but is preferably 5 minutes or more from the viewpoint of enhancing the stability of resistivity described later.
Examples of the heat treatment method include a method of heating the substrate 10, a method of heating the substrate 10 in an electric furnace or a muffle furnace, a method of heating with a lamp or laser, a method of heating with a hot plate, and the like. The method is appropriately selected in consideration of appropriateness with the material to be used.
Further, the heat treatment step may be performed after forming an active layer 206 described later or after completing the field effect transistor 100.

なお、ゲート絶縁膜２０４は、リーク電流の低下及び電圧耐性の向上のための厚みを有する必要がある一方、厚みが大き過ぎると駆動電圧の上昇を招いてしまう。ゲート絶縁膜２０４の材質にもよるが、ゲート絶縁膜２０４の厚みは１０ｎｍ〜１０μｍが好ましく、５０ｎｍ〜１０００ｎｍがより好ましい。   Note that the gate insulating film 204 needs to have a thickness for reducing the leakage current and improving the voltage resistance. On the other hand, if the thickness is too large, the driving voltage is increased. Although depending on the material of the gate insulating film 204, the thickness of the gate insulating film 204 is preferably 10 nm to 10 μm, and more preferably 50 nm to 1000 nm.

＜活性層＞
第４工程として、ゲート絶縁膜２０４上に活性層２０６を形成する。
活性層２０６の構成材料は、シリコン等の半導体、窒化ガリウム等の化合物半導体、酸化物半導体又は有機物半導体であってもよく、結晶状態もアモルファスであっても結晶質であっても良い。
酸化物半導体としては、従来公知のものが包含され、例えばＩｎ，Ｔｉ，Ｎｂ，Ｓｎ，Ｚｎ，Ｇｄ，Ｃｄ，Ｚｒ，Ｙ，Ｌａ，Ｔａ等の遷移金属の酸化物の他、ＳｒＴｉＯ3，ＣａＴｉＯ3，ＺｎＯ・Ｒｈ２Ｏ３，ＣｕＧａＯ２，ＳｒＣｕ２Ｏ２，ＭｇＯ等の酸化物等が挙げられる。
このように、活性層２０６に用いられる酸化物半導体としては、特に限定されることはないが、Ｉｎ、Ｓｎ、Ｚｎ、Ｇａ及びＭｇのうち少なくとも１種を含む酸化物が好ましく、Ｉｎ、Ｚｎ、Ｇａ及びＭｇのうち少なくとも１種を含む酸化物がより好ましく、Ｉｎ、Ｇａ及びＺｎのうちの少なくとも１種を含む酸化物（例えばＩｎ−Ｏ系）がさらに好ましい。
特に、Ｉｎ、Ｇａ及びＺｎのうちの少なくとも２種を含む酸化物（例えばＩｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｇａ−Ｚｎ−Ｏ系）が好ましく、Ｉｎ、Ｇａ及びＺｎを全て含む酸化物がより好ましい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体としては、結晶状態における組成がＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）で表される酸化物半導体が好ましく、特に、ＩｎＧａＺｎＯ４（以下、「ＩＧＺＯ」とも言う。）がより好ましい。この組成の酸化物半導体の特徴としては、電気伝導度が増加するにつれ、電子移動度が増加する傾向を示す。
ただし、ＩＧＺＯの組成比は、厳密にＩｎ：Ｇａ：Ｚｎ＝１：１：１となる必要はない。また、活性層２０６は、上記のような酸化物半導体を主成分として含有していれば良く、その他に不純物等を含有していても良い。ここで、「主成分」とは、活性層２０６を構成する構成成分のうち、最も多く含有されている成分を表す。 <Active layer>
As a fourth step, an active layer 206 is formed on the gate insulating film 204.
The constituent material of the active layer 206 may be a semiconductor such as silicon, a compound semiconductor such as gallium nitride, an oxide semiconductor, or an organic semiconductor, and the crystalline state may be amorphous or crystalline.
Conventionally known oxide semiconductors are included as oxide semiconductors. For example, oxides of transition metals such as In, Ti, Nb, Sn, Zn, Gd, Cd, Zr, Y, La, Ta, SrTiO 3 , and CaTiO. 3 , oxides such as ZnO.Rh 2 O 3 , CuGaO 2 , SrCu 2 O 2 , and MgO.
As described above, an oxide semiconductor used for the active layer 206 is not particularly limited, but an oxide containing at least one of In, Sn, Zn, Ga, and Mg is preferable, and In, Zn, An oxide containing at least one of Ga and Mg is more preferable, and an oxide containing at least one of In, Ga, and Zn (for example, an In—O system) is more preferable.
In particular, an oxide containing at least two of In, Ga, and Zn (eg, an In—Zn—O system, an In—Ga—O system, and a Ga—Zn—O system) is preferable, and all of In, Ga, and Zn are used. The oxide containing is more preferable. As the In—Ga—Zn—O-based oxide semiconductor, an oxide semiconductor whose composition in a crystalline state is represented by InGaO 3 (ZnO) m (m is a natural number less than 6) is preferable, and in particular, InGaZnO 4 (hereinafter referred to as “InGaZnO 4” ). Also referred to as “IGZO”). As a feature of the oxide semiconductor having this composition, the electron mobility tends to increase as the electrical conductivity increases.
However, the composition ratio of IGZO does not have to be strictly In: Ga: Zn = 1: 1: 1. The active layer 206 only needs to contain the oxide semiconductor as described above as a main component, and may further contain impurities or the like. Here, the “main component” represents the most contained component among the constituent components constituting the active layer 206.

活性層２０６の成膜方法としては、酸化物半導体の多結晶焼結体をターゲットとして、気相成膜法を用いるのが好ましい。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）が適している。さらに、量産性の観点から、スパッタリング法が好ましい。例えば、ＲＦマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。
なお、成膜後には、適宜エッチング等によるパターニングや熱処理が行われる。 As a method for forming the active layer 206, it is preferable to use a vapor phase film forming method with a polycrystalline sintered body of an oxide semiconductor as a target. Among vapor deposition methods, sputtering and pulsed laser deposition (PLD) are suitable. Furthermore, the sputtering method is preferable from the viewpoint of mass productivity. For example, the film is formed by controlling the degree of vacuum and the oxygen flow rate by RF magnetron sputtering deposition.
Note that, after film formation, patterning or heat treatment by etching or the like is performed as appropriate.

活性層２０６の層構造は、２層以上から構成されていても良く、活性層２０６が低抵抗層と高抵抗層より形成され、低抵抗層がゲート絶縁膜２０４と接し、高抵抗層がソース電極２０８及びドレイン電極２１０の少なくとも一方と電気的に接していることが好ましい。
活性層２０６の厚みは、好ましくは、１ｎｍ以上１００ｎｍ以下であり、より好ましくは、２．５ｎｍ以上５０ｎｍ以下である。 The layer structure of the active layer 206 may be composed of two or more layers. The active layer 206 is formed of a low resistance layer and a high resistance layer, the low resistance layer is in contact with the gate insulating film 204, and the high resistance layer is a source. It is preferable to be in electrical contact with at least one of the electrode 208 and the drain electrode 210.
The thickness of the active layer 206 is preferably 1 nm or more and 100 nm or less, and more preferably 2.5 nm or more and 50 nm or less.

＜ソース・ドレイン電極＞
第５工程として、活性層２０６及びゲート絶縁膜２０４の上にソース・ドレイン電極２０８・２１０を形成すための金属膜を形成する。
金属膜は、電極及び配線としての導電性を有し、エッチングによってパターン加工することができる金属により活性層２０６を覆うように形成すればよい。具体的には、Ａｌ，Ｍｏ，Ｃｒ，Ｔａ，Ｔｉ，Ａｕ，Ａｇなどの金属、Ａｌ−Ｎｄ，ＡＰＣなどの合金、酸化錫，酸化亜鉛，酸化インジウム，酸化インジウム錫（ＩＴＯ），酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン，ポリチオフェン，ポリピロールなどの有機導電性化合物、またはこれらの混合物が挙げられる。 <Source / drain electrodes>
As a fifth step, a metal film for forming the source / drain electrodes 208 and 210 is formed on the active layer 206 and the gate insulating film 204.
The metal film may be formed so as to cover the active layer 206 with a metal that has conductivity as an electrode and a wiring and can be patterned by etching. Specifically, metals such as Al, Mo, Cr, Ta, Ti, Au, and Ag, alloys such as Al-Nd and APC, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), and indium zinc oxide Examples thereof include metal oxide conductive films such as (IZO), organic conductive compounds such as polyaniline, polythiophene, and polypyrrole, or mixtures thereof.

特に、成膜性、導電性、パターニング性などの観点から、Ａｌ又はＡｌを主成分としてＮｄ，Ｙ，Ｚｒ，Ｔａ，Ｓｉ，Ｗ，及びＮｉ少なくとも一種を含む金属より成る層（Ａｌ系金属膜）、あるいは、酸化物半導体膜側から、Ａｌ又はＡｌを主成分としてＮｄ，Ｙ，Ｚｒ，Ｔａ，Ｓｉ，Ｗ，及びＮｉの少なくとも一種を含む金属より成る第１の層と、Ｍｏ又はＴｉを主成分とする第２の層をそれぞれスパッタリング、蒸着等の手法により成膜して積層することが好ましい。ここで「主成分」とは、金属膜を構成する成分のうち最も含有量（質量比）が多い成分であり、５０質量％以上であることが好ましく、９０質量％以上であることがより好ましい。   In particular, from the viewpoint of film formability, conductivity, patternability, etc., a layer made of metal containing Al or Al as a main component and containing at least one kind of Nd, Y, Zr, Ta, Si, W, and Ni (Al-based metal film) Or, from the oxide semiconductor film side, a first layer made of metal containing at least one of Nd, Y, Zr, Ta, Si, W, and Ni containing Al or Al as a main component, and Mo or Ti. It is preferable that the second layer having the main component is formed and laminated by a technique such as sputtering or vapor deposition. Here, the “main component” is a component having the largest content (mass ratio) among the components constituting the metal film, preferably 50% by mass or more, and more preferably 90% by mass or more. .

トップコンタクト型の場合は、既に活性層２０６が形成されているため、金属膜の厚みは、ソース・ドレイン電極２０８・２１０の後で活性層２０６を形成する場合のような制限はなく、厚く形成することができる。成膜性、エッチングによるパターン加工性、導電性（低抵抗化）などを考慮すると、ソース・ドレイン電極２０８・２１０及びそれに接続する配線となる金属膜の総厚は、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。
また、Ａｌ系金属膜（第１の層）と、Ｍｏ又はＴｉを主成分とするＭｏ系金属膜又はＴｉ系金属膜（第２の層）を積層させる場合は、第１の層の厚みは１０ｎｍ以上１０００ｎｍ以下とし、第２の層の厚みは１ｎｍ以上３００ｎｍ以下とすることが好ましい。 In the case of the top contact type, since the active layer 206 is already formed, the thickness of the metal film is not limited as in the case where the active layer 206 is formed after the source / drain electrodes 208 and 210, and is formed thick. can do. Considering film formability, pattern processability by etching, conductivity (reducing resistance), etc., the total thickness of the source / drain electrodes 208 and 210 and the metal film to be connected to the source / drain electrodes should be 10 nm or more and 1000 nm or less. Is preferred.
When the Al-based metal film (first layer) and the Mo-based metal film or Ti-based metal film (second layer) mainly composed of Mo or Ti are stacked, the thickness of the first layer is The thickness is preferably 10 nm to 1000 nm, and the thickness of the second layer is preferably 1 nm to 300 nm.

次いで、金属膜をエッチングしてパターン加工することにより活性層２０６と接触するソース電極２０８及びドレイン電極２１０を形成する。ここでは、金属膜を残留させる部分にフォトリソグラフィ法によってレジストマスクを形成し、例えば、燐酸及び硝酸に酢酸又は硫酸を加えた酸溶液を用いてエッチングを行い、ソース電極及びドレイン電極の少なくとも一方を形成する。工程の簡略化などの観点から、ソース・ドレイン電極及びこれらの電極に接続する配線（データ配線など）を同時にパターン加工することが好ましい。 なお、本発明は上記実施形態に限定されるものではない。例えば、金属膜をウエットエッチングしてパターン加工する場合について説明したが、ドライエッチングによりパターン加工してもよいし、シャドーマスクを用いてソース・ドレイン電極２０８・２１０を形成してもよい。   Next, the metal film is etched and patterned to form the source electrode 208 and the drain electrode 210 that are in contact with the active layer 206. Here, a resist mask is formed by a photolithography method in a portion where the metal film remains, and etching is performed using, for example, an acid solution in which acetic acid or sulfuric acid is added to phosphoric acid and nitric acid, and at least one of the source electrode and the drain electrode is formed. Form. From the viewpoint of simplification of the process and the like, it is preferable to pattern the source / drain electrodes and wirings (data wirings etc.) connected to these electrodes simultaneously. The present invention is not limited to the above embodiment. For example, the case where the metal film is patterned by wet etching has been described, but pattern processing may be performed by dry etching, or the source / drain electrodes 208 and 210 may be formed using a shadow mask.

以上の第１工程〜第５工程を経て、図３に示すような電界効果型トランジスタ２００を製造することができる。
このような電界効果型トランジスタ２００は、有機ＥＬ表示装置やＸ線撮像装置、光センサ、アクチュエータ等に適用することも可能である。さらに、電界効果型トランジスタ２００を用いた有機ＥＬ表示装置は、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター、あるいは一般照明を含む広い分野で幅広い分野で応用される。 Through the first to fifth steps, a field effect transistor 200 as shown in FIG. 3 can be manufactured.
Such a field effect transistor 200 can be applied to an organic EL display device, an X-ray imaging device, an optical sensor, an actuator, and the like. Furthermore, the organic EL display device using the field effect transistor 200 is applied in a wide range of fields including a mobile phone display, a personal digital assistant (PDA), a computer display, an automobile information display, a TV monitor, or general lighting. Is done.

−効果−
以上、本発明の第２実施形態に係る電界効果型トランジスタの製造方法によれば、非晶質酸化物薄膜からなるゲート絶縁膜のＧａ比が０.５０＜Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす場合において３５０℃以上６００℃以下の温度でゲート絶縁膜を熱処理する。または、または、ゲート絶縁膜のＧａ比が０.５０＜Ｇａ／（Ｉｎ＋Ｇａ）＜０．７５の関係を満たす場合には、成膜工程後に１００℃以上１５０℃以下の温度でゲート絶縁膜を熱処理し、ゲート絶縁膜のＧａ比が０．７５≦Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす場合には、成膜工程後に１００℃以上２００℃以下の温度でゲート絶縁膜を熱処理する。
この結果、得られるゲート絶縁膜の抵抗率やキャリア濃度をほぼ一定に保つことができる。従って、熱処理工程時において温度ムラがあっても抵抗率やキャリア濃度を任意の値に制御可能で、電界効果型トランジスタの特性のバラつきを抑制することができる。 -Effect-
As described above, according to the method for manufacturing the field effect transistor according to the second embodiment of the present invention, the Ga ratio of the gate insulating film made of the amorphous oxide thin film satisfies the relationship of 0.50 <Ga / (In + Ga). In some cases, the gate insulating film is heat-treated at a temperature of 350 ° C. to 600 ° C. Alternatively, when the Ga ratio of the gate insulating film satisfies the relationship of 0.50 <Ga / (In + Ga) <0.75, the gate insulating film is heat-treated at a temperature of 100 ° C. to 150 ° C. after the film forming step. When the Ga ratio of the gate insulating film satisfies the relationship of 0.75 ≦ Ga / (In + Ga), the gate insulating film is heat-treated at a temperature of 100 ° C. to 200 ° C. after the film forming step.
As a result, the resistivity and carrier concentration of the obtained gate insulating film can be kept substantially constant. Therefore, even if there is temperature unevenness in the heat treatment process, the resistivity and carrier concentration can be controlled to arbitrary values, and variations in characteristics of the field effect transistor can be suppressed.

以下に、本発明に係る非晶質酸化物薄膜の製造方法及び電界効果型トランジスタの製造方法について、実施例により説明するが、本発明はこれら実施例により何ら限定されるものではない。   Hereinafter, the method for producing an amorphous oxide thin film and the method for producing a field effect transistor according to the present invention will be described with reference to examples, but the present invention is not limited to these examples.

＜ＩＧＺＯ膜＞
本発明の実施例１〜４及び比較例１に関するＩＧＺＯ膜はＩｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯの各ターゲットによる共スパッタ法によって２５ｍｍ角石英ガラス上に作製した。比較例２に関するＩＧＺＯ膜はＩｎＧａＺｎＯ４ターゲットによるスパッタ法によって２５ｍｍ角石英ガラス（１ｍｍ厚、Ｔ―４０４０合成石英基板）上に作製した。なお、Ｉｎ２Ｏ３ターゲット及びＧａ２Ｏ３ターゲットはＲＦスパッタにより、ＩｎＧａＺｎＯ４ターゲット、ＺｎＯターゲットはＤＣスパッタにより成膜を行った。 <IGZO film>
The IGZO films related to Examples 1 to 4 and Comparative Example 1 of the present invention were formed on a 25 mm square quartz glass by co-sputtering using In 2 O 3 , Ga 2 O 3 , and ZnO targets. The IGZO film relating to Comparative Example 2 was formed on a 25 mm square quartz glass (1 mm thickness, T-4040 synthetic quartz substrate) by sputtering using an InGaZnO 4 target. The In 2 O 3 target and the Ga 2 O 3 target were formed by RF sputtering, and the InGaZnO 4 target and the ZnO target were formed by DC sputtering.

表１に、本発明の実施例１〜４及び比較例１〜２に係るＩＧＺＯ膜の組成比や成膜条件を示す。なお、比較例２に係るＩＧＺＯ膜と各実施例１〜４と同様の手法で作製した比較例２と同一組成のＩＧＺＯ膜の抵抗率の熱処理依存性は同じ結果を示し、成膜手法によって熱処理温度依存性に差が無いことを確認した後、組成比を変えたＩＧＺＯ膜作製に着手した。   Table 1 shows composition ratios and film formation conditions of the IGZO films according to Examples 1 to 4 and Comparative Examples 1 and 2 of the present invention. In addition, the heat treatment dependence of the resistivity of the IGZO film according to Comparative Example 2 and the IGZO film having the same composition as Comparative Example 2 manufactured by the same method as in Examples 1 to 4 shows the same result, and the heat treatment is performed by the film forming method. After confirming that there was no difference in temperature dependence, we started to manufacture IGZO films with different composition ratios.

Figure 0005627929
Figure 0005627929

＜熱処理＞
各ＩＧＺＯ膜の熱処理は大気中、ホットプレートにて行った。所定の温度に熱したホットプレートにＩＧＺＯ膜を置き５分間熱した後に取り出し、大気中にて冷却した後、抵抗測定を行った。熱処理時間は５分以上に伸ばしても抵抗率に変化は確認できず、５分間の熱処理で十分であった。熱処理温度は、１００℃、１５０℃、２００℃、２５０℃、３００℃、３５０℃、４００℃、５００℃、５５０℃又は、６００℃に設定した。 <Heat treatment>
Each IGZO film was heat-treated in the air on a hot plate. The IGZO film was placed on a hot plate heated to a predetermined temperature, heated for 5 minutes, taken out, cooled in the atmosphere, and then subjected to resistance measurement. Even when the heat treatment time was extended to 5 minutes or longer, no change in resistivity could be confirmed, and the heat treatment for 5 minutes was sufficient. The heat treatment temperature was set to 100 ° C, 150 ° C, 200 ° C, 250 ° C, 300 ° C, 350 ° C, 400 ° C, 500 ° C, 550 ° C, or 600 ° C.

＜薄膜特性＞
各ＩＧＺＯ膜について、電気抵抗値（抵抗率）、組成・膜厚を評価した。抵抗率は、ハイレスタ（三菱化学製，ＭＣＰ−ＨＴ４５０（プローブタイプＵＲＳ））により、組成・膜厚はＸＲＦにより測定を行った。ＸＲＦ測定結果より、各ＩＧＺＯ膜は所望の組成比となっており、膜厚は約５０ｎｍであることが判明した。ＸＲＤによると、各ＩＧＺＯ膜は非晶質であることが判明した。 <Thin film characteristics>
For each IGZO film, the electrical resistance value (resistivity), composition and film thickness were evaluated. The resistivity was measured with Hiresta (Mitsubishi Chemical, MCP-HT450 (probe type URS)), and the composition and film thickness were measured with XRF. From the XRF measurement results, it was found that each IGZO film had a desired composition ratio and the film thickness was about 50 nm. According to XRD, each IGZO film was found to be amorphous.

図６は、到達真空度を変えて成膜した比較例２のＩＧＺＯ膜の抵抗率の熱処理温度依存性を示す図である。表２に、図６に示す各熱処理温度における比較例２のＩＧＺＯ膜の抵抗率の値を示す。ただし、図６及び表２中の２５℃の抵抗率は、熱処理前のＩＧＺＯ膜の抵抗率である。   FIG. 6 is a diagram showing the heat treatment temperature dependence of the resistivity of the IGZO film of Comparative Example 2 formed by changing the ultimate vacuum. Table 2 shows the resistivity values of the IGZO film of Comparative Example 2 at each heat treatment temperature shown in FIG. However, the resistivity at 25 ° C. in FIG. 6 and Table 2 is the resistivity of the IGZO film before the heat treatment.

Figure 0005627929
Figure 0005627929

図６及び表２より、比較例２のＧａ比が約０．４７であるＩＧＺＯ膜の抵抗率は、４００℃未満の熱処理温度領域では、到達真空度によらず大きく変化していることが分かった。また、到達真空度が異なるＩＧＺＯ膜同士の抵抗率を見ると、その差は大きく、例えば３００℃の熱処理温度で到達真空度が６×１０-6ＰａのＩＧＺＯ膜と３００℃の熱処理温度で２×１０-3ＰａのＩＧＺＯ膜とでは、約９桁の抵抗率の違いがあることが分かった。
一方、４００℃以上の熱処理温度領域では、到達真空度によらず、当該ＩＧＺＯ膜の抵抗率が収束することが分かった。しかし、４００℃以上でも、熱処理温度が増加するにつれて抵抗率が減少する傾向を示しているため、到達真空度が同じであるＩＧＺＯ膜であっても、熱処理温度を４００℃以上の範囲内で変化させると、４００℃未満の範囲内で変化させる場合と比べて抵抗率のバラつきを抑制できているものの、十分には抵抗率のバラつきを抑制していない。例えば、到達真空度が同じ５×１０-4Ｐａであっても、熱処理温度が４００℃のＩＧＺＯ膜と処理温度が５５０℃のＩＧＺＯ膜との抵抗率の差は一桁以上あり、十分には抵抗率のバラつきを抑制していないことが分かった。
また、抵抗率のバラつきを抑制するために熱処理温度を４００℃以上とすると、１０6Ω・ｃｍ、特に１０7Ω・ｃｍの高抵抗のＩＧＺＯ膜を得ることができない。 From FIG. 6 and Table 2, it can be seen that the resistivity of the IGZO film in which the Ga ratio of Comparative Example 2 is about 0.47 varies greatly regardless of the ultimate vacuum in the heat treatment temperature region below 400 ° C. It was. Further, when the resistivity of the IGZO films having different ultimate vacuum degrees is viewed, the difference is large. For example, an IGZO film having an ultimate vacuum degree of 6 × 10 −6 Pa at a heat treatment temperature of 300 ° C. and 2 at a heat treatment temperature of 300 ° C. It was found that there was a difference in resistivity of about 9 digits with the IGZO film of × 10 −3 Pa.
On the other hand, it was found that the resistivity of the IGZO film converges in the heat treatment temperature region of 400 ° C. or higher regardless of the ultimate vacuum. However, since the resistivity tends to decrease as the heat treatment temperature increases even at 400 ° C. or higher, the heat treatment temperature changes within the range of 400 ° C. or higher even for IGZO films having the same ultimate vacuum. In this case, although the variation in resistivity can be suppressed as compared with the case of changing within a range of less than 400 ° C., the variation in resistivity is not sufficiently suppressed. For example, even if the ultimate vacuum is the same 5 × 10 −4 Pa, the difference in resistivity between the IGZO film having a heat treatment temperature of 400 ° C. and the IGZO film having a treatment temperature of 550 ° C. is more than an order of magnitude. It was found that the resistivity variation was not suppressed.
Further, if the heat treatment temperature is set to 400 ° C. or higher in order to suppress the variation in resistivity, a high resistance IGZO film of 10 6 Ω · cm, particularly 10 7 Ω · cm cannot be obtained.

図７は、酸素流量を変えて成膜した比較例２のＩＧＺＯ膜の抵抗率の熱処理温度依存性を示す図である。表３に、図７に示す各熱処理温度における比較例２のＩＧＺＯ膜の抵抗率の値を示す。ただし、図７及び表３中の２５℃の抵抗率は、熱処理前のＩＧＺＯ膜の抵抗率である。なお、概算的に、酸素流量が０．２５ｓｃｃｍの酸素分圧は、６．６１×１０-3Ｐａであり、酸素流量が０．３３ｓｃｃｍの酸素分圧は、８．７０×１０-3Ｐａであり、酸素流量が０．４０ｓｃｃｍの酸素分圧は、１．０５×１０-2Ｐａである。 FIG. 7 is a diagram showing the heat treatment temperature dependence of the resistivity of the IGZO film of Comparative Example 2 formed by changing the oxygen flow rate. Table 3 shows the resistivity values of the IGZO film of Comparative Example 2 at each heat treatment temperature shown in FIG. However, the resistivity at 25 ° C. in FIG. 7 and Table 3 is the resistivity of the IGZO film before the heat treatment. Approximately, the oxygen partial pressure when the oxygen flow rate is 0.25 sccm is 6.61 × 10 −3 Pa, and the oxygen partial pressure when the oxygen flow rate is 0.33 sccm is 8.70 × 10 −3 Pa. The oxygen partial pressure at an oxygen flow rate of 0.40 sccm is 1.05 × 10 −2 Pa.

Figure 0005627929
Figure 0005627929

図７及び表３より、比較例２のＩＧＺＯ膜の抵抗率は酸素流量によらず、２５０℃以上の熱処理温度領域にて収束し、４００℃以上の熱処理温度領域にて抵抗率の増減が抑制されることが分かった。しかし、４００℃以上でも、熱処理温度が増加するにつれて抵抗率が減少する傾向を示しているため、酸素流量が同じであるＩＧＺＯ膜であっても、熱処理温度を４００℃以上の範囲内で変化させると、４００℃未満の範囲内で変化させる場合と比べた場合抵抗率のバラつきを抑制できているものの、十分には抵抗率のバラつきを抑制していない。例えば、酸素流量が同じ０.３３ｓｃｃｍであっても、熱処理温度が４００℃のＩＧＺＯ膜と処理温度が５５０℃のＩＧＺＯ膜との抵抗率の差は一桁以上あり、十分には抵抗率のバラつきを抑制していないことが分かった。
また、抵抗率のバラつきを抑制するために熱処理温度を４００℃以上とすると、１０6Ω・ｃｍ、特に１０7Ω・ｃｍの高抵抗のＩＧＺＯ膜を得ることができない。 7 and Table 3, the resistivity of the IGZO film of Comparative Example 2 converges in the heat treatment temperature region of 250 ° C. or higher regardless of the oxygen flow rate, and the increase or decrease in resistivity is suppressed in the heat treatment temperature region of 400 ° C. or higher. I found out that However, since the resistivity tends to decrease as the heat treatment temperature increases even at 400 ° C. or higher, the heat treatment temperature is changed within the range of 400 ° C. or higher even for IGZO films having the same oxygen flow rate. Although the variation in resistivity can be suppressed as compared with the case of changing within a range of less than 400 ° C., the variation in resistivity is not sufficiently suppressed. For example, even if the oxygen flow rate is the same 0.33 sccm, the difference in resistivity between the IGZO film having a heat treatment temperature of 400 ° C. and the IGZO film having a treatment temperature of 550 ° C. is more than an order of magnitude. It turns out that it is not suppressing.
Further, if the heat treatment temperature is set to 400 ° C. or higher in order to suppress the variation in resistivity, a high resistance IGZO film of 10 6 Ω · cm, particularly 10 7 Ω · cm cannot be obtained.

以上、図６、図７、表２及び表３の結果より、ＩＧＺＯの成膜条件（真空度、雰囲気）のみでは３５０℃以上の熱処理後における抵抗率はほぼ収束するため、ＩＧＺＯ膜の熱処理後の抵抗率制御は困難であるといえる。   As described above, from the results of FIGS. 6, 7, 2, and 3, the resistivity after the heat treatment at 350 ° C. or higher is almost converged only under the IGZO film formation conditions (degree of vacuum, atmosphere). It can be said that resistivity control is difficult.

次に、図４に、組成比を変えた比較例１及び実施例１〜３に係るＩＧＺＯ膜の抵抗率の熱処理温度依存性を示す。また、表４に、図４に示す各熱処理温度における比較例１及び実施例１〜３に係るＩＧＺＯ膜の抵抗率の値を示す。ただし、図４及び表４中の２５℃の抵抗率は、熱処理前のＩＧＺＯ膜の抵抗率である。   Next, FIG. 4 shows the heat treatment temperature dependence of the resistivity of the IGZO films according to Comparative Example 1 and Examples 1 to 3 with different composition ratios. Table 4 shows the resistivity values of the IGZO films according to Comparative Example 1 and Examples 1 to 3 at the respective heat treatment temperatures shown in FIG. However, the resistivity at 25 ° C. in FIG. 4 and Table 4 is the resistivity of the IGZO film before the heat treatment.

Figure 0005627929
Figure 0005627929

図４及び表４より、比較例１及び実施例１〜３に係るＩＧＺＯ膜の抵抗率はそのＧａ比によらず、３５０℃以上５５０℃以下の熱処理温度領域にて抵抗率が安定することが分かった。また、３５０℃以上５５０℃以下で熱処理した比較例１及び実施例１〜３に係るＩＧＺＯ膜は、３５０℃以上５５０℃以下の範囲内の抵抗率のバラつきが１桁以内であり、Ｚｎ量に違いがあるものの、図６や図７に示す４００℃以上に熱処理した比較例２のＩＧＺＯ膜に比べて、十分に抵抗率のバラつきを抑制できることが分かった。さらに、Ｇａ比を０.５０よりも高めることによって、十分に抵抗率のバラつきを抑制できる３５０℃以上５５０℃以下の範囲内であっても、抵抗率制御が可能であると判明した。なお、熱処理温度が５５０℃以上６００℃以下の範囲も、図４及び表４には示していないものの、上記同様の結果となった。また、Ｇａ比が０．７５超１未満の場合でも、上記同様の結果となった。
同様に、非晶質酸化物薄膜のＧａ比が０.５０＜Ｇａ／（Ｉｎ＋Ｇａ）＜０．７５である場合には、１００℃以上１５０℃以下の熱処理温度領域においても抵抗率が安定することが分かった。また、非晶質酸化物薄膜のＧａ比が０．７５≦Ｇａ／（Ｉｎ＋Ｇａ）である場合には、１００℃以上２００℃以下の熱処理温度領域においても抵抗率が安定することが分かった。なお、比較例１のＩＧＺＯ膜（Ｇａ比が０.５０）や比較例２のＩＧＺＯ膜（Ｇａ比が約０．４７）に関しては、図４、図６及び図７に示すように１００℃以上２００℃以下の熱処理温度領域では、抵抗率は安定しなかった（温度変化による抵抗率の変化が大きかった）。 4 and Table 4, the resistivity of the IGZO films according to Comparative Example 1 and Examples 1 to 3 can be stabilized in a heat treatment temperature region of 350 ° C. or more and 550 ° C. or less regardless of the Ga ratio. I understood. In addition, the IGZO films according to Comparative Example 1 and Examples 1 to 3 that were heat-treated at 350 ° C. or more and 550 ° C. or less have a resistivity variation within a range of 350 ° C. or more and 550 ° C. or less within one digit. Although there is a difference, it was found that the variation in resistivity can be sufficiently suppressed as compared with the IGZO film of Comparative Example 2 that was heat-treated at 400 ° C. or higher shown in FIGS. Furthermore, it has been found that by controlling the Ga ratio to be higher than 0.50, the resistivity can be controlled even within the range of 350 ° C. or higher and 550 ° C. or lower where the variation in resistivity can be sufficiently suppressed. In addition, although the heat processing temperature range which is 550 degreeC or more and 600 degrees C or less is not shown in FIG. 4 and Table 4, it became the same result as the above. Even when the Ga ratio was more than 0.75 and less than 1, the same result as described above was obtained.
Similarly, when the Ga ratio of the amorphous oxide thin film is 0.50 <Ga / (In + Ga) <0.75, the resistivity is stable even in a heat treatment temperature region of 100 ° C. or more and 150 ° C. or less. I understood. In addition, it was found that when the Ga ratio of the amorphous oxide thin film is 0.75 ≦ Ga / (In + Ga), the resistivity is stable even in a heat treatment temperature region of 100 ° C. or more and 200 ° C. or less. As for the IGZO film of Comparative Example 1 (Ga ratio is 0.50) and the IGZO film of Comparative Example 2 (Ga ratio is about 0.47), as shown in FIG. 4, FIG. 6 and FIG. In the heat treatment temperature range of 200 ° C. or lower, the resistivity was not stable (the change in resistivity due to temperature change was large).

この結果、Ｇａ比を増大させたＩＧＺＯ膜を作製することで、熱処理工程時の温度ムラによる抵抗率等の特性のバラつきを抑制し、かつ、高抵抗率のＩＧＺＯ膜を作製できる。例えば０.５０＜Ｇａ／（Ｉｎ＋Ｇａ）、特に０．６５≦Ｇａ／（Ｉｎ＋Ｇａ）となる実施例１〜３に係るＩＧＺＯ膜は抵抗率が高く絶縁膜として使用可能である。   As a result, by producing an IGZO film with an increased Ga ratio, variations in characteristics such as resistivity due to temperature unevenness during the heat treatment process can be suppressed, and an IGZO film having a high resistivity can be produced. For example, the IGZO films according to Examples 1 to 3 satisfying 0.50 <Ga / (In + Ga), particularly 0.65 ≦ Ga / (In + Ga) have high resistivity and can be used as an insulating film.

図５に、到達真空度を変えて成膜した実施例４に係るＧａリッチのＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝０.５０：１．５：１．０）の抵抗率の熱処理温度依存性を示す。また、表５に、図５に示す各熱処理温度における実施例４に係るＩＧＺＯ膜の抵抗率の値を示す。ただし、図５及び表５中の２５℃の抵抗率は、熱処理前のＩＧＺＯ膜の抵抗率である。   FIG. 5 shows the heat treatment temperature dependence of the resistivity of the Ga-rich IGZO film (In: Ga: Zn = 0.50: 1.5: 1.0) according to Example 4 formed by changing the ultimate vacuum. Indicates. Table 5 shows the resistivity values of the IGZO film according to Example 4 at the respective heat treatment temperatures shown in FIG. However, the resistivity at 25 ° C. in FIG. 5 and Table 5 is the resistivity of the IGZO film before the heat treatment.

Figure 0005627929
Figure 0005627929

図５及び表５より、ＧａリッチでのＩＧＺＯ膜は３５０℃以上の熱処理によって、成膜時の到達真空度によらず抵抗率が安定し、収束することが確認できた。また、図６の比較例２に係るＧａプア（Ｇａ比が約０.４７）のＩＧＺＯ膜に比べて、より抵抗率が安定していることが分かった。   5 and Table 5, it was confirmed that the resistivity of the Ga-rich IGZO film was stabilized and converged by heat treatment at 350 ° C. or higher regardless of the ultimate vacuum at the time of film formation. Further, it was found that the resistivity is more stable than the IGZO film of Ga poor (Ga ratio is about 0.47) according to Comparative Example 2 in FIG.

１０ 基板
１２Ａ 非晶質酸化物薄膜
１２Ｂ 非晶質酸化物薄膜
１００ 電界効果型トランジスタ
１０２ 活性層
１０４ ソース電極
１０６ ドレイン電極
１０８ ゲート絶縁膜
１１０ ゲート電極
２００ 電界効果型トランジスタ
２０２ ゲート電極
２０４ ゲート絶縁膜
２０６ 活性層
２０８ ソース電極
２１０ ドレイン電極 10 Substrate 12A Amorphous oxide thin film 12B Amorphous oxide thin film 100 Field effect transistor 102 Active layer 104 Source electrode 106 Drain electrode 108 Gate insulating film 110 Gate electrode 200 Field effect transistor 202 Gate electrode 204 Gate insulating film 206 Active layer 208 Source electrode 210 Drain electrode

Claims (4)

Ｉｎ、Ｇａ及びＺｎを含有し、前記Ｉｎ及び前記Ｇａの合計に対する前記Ｇａのモル比率が０.５０＜Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす非晶質酸化物薄膜を基板上に成膜する成膜工程と、
前記非晶質酸化物薄膜の前記Ｇａのモル比率が０.５０＜Ｇａ／（Ｉｎ＋Ｇａ）＜０．７５の関係を満たす場合には、前記成膜工程後に１００℃以上１５０℃以下又は３５０℃以上６００℃以下の温度で前記非晶質酸化物薄膜を熱処理し、前記非晶質酸化物薄膜の前記Ｇａのモル比率が０．７５≦Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす場合には、前記成膜工程後に１００℃以上２００℃以下又は３５０℃以上６００℃以下の温度で前記非晶質酸化物薄膜を熱処理する熱処理工程と、
を有する非晶質酸化物薄膜の製造方法。 An amorphous oxide thin film containing In, Ga and Zn and having a molar ratio of Ga to the sum of In and Ga satisfying the relationship of 0.50 <Ga / (In + Ga) is formed on the substrate. A membrane process;
When the Ga molar ratio of the amorphous oxide thin film satisfies the relationship of 0.50 <Ga / (In + Ga) <0.75, the film formation step is performed at 100 ° C. or higher and 150 ° C. or lower or 350 ° C. or higher. When the amorphous oxide thin film is heat-treated at a temperature of 600 ° C. or lower and the Ga molar ratio of the amorphous oxide thin film satisfies the relationship of 0.75 ≦ Ga / (In + Ga), A heat treatment step of heat-treating the amorphous oxide thin film at a temperature of 100 ° C. or higher and 200 ° C. or lower or 350 ° C. or higher and 600 ° C. or lower after the film step;
The manufacturing method of the amorphous oxide thin film which has this. 前記成膜工程では、前記Ｇａのモル比率が０．６５≦Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす非晶質酸化物薄膜を成膜する、
請求項１に記載の非晶質酸化物薄膜の製造方法。 In the film forming step, an amorphous oxide thin film satisfying a relationship of a molar ratio of Ga of 0.65 ≦ Ga / (In + Ga) is formed.
The method for producing an amorphous oxide thin film according to claim 1. 前記成膜工程では、前記Ｇａのモル比率が０.７０≦Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす非晶質酸化物薄膜を成膜する、
請求項２に記載の非晶質酸化物薄膜の製造方法。 In the film formation step, an amorphous oxide thin film satisfying the relationship of the Ga molar ratio of 0.70 ≦ Ga / (In + Ga) is formed.
The method for producing an amorphous oxide thin film according to claim 2. 基板上に、少なくともゲート電極、ゲート絶縁膜、活性層、ソース電極、及びドレイン電極を備える電界効果型トランジスタの製造方法であって、
請求項１〜請求項３の何れか１項に記載の非晶質酸化物薄膜の製造方法により、前記ゲート絶縁膜として前記非晶質酸化物薄膜を形成する工程を有する、
電界効果型トランジスタの製造方法。 A method of manufacturing a field effect transistor comprising at least a gate electrode, a gate insulating film, an active layer, a source electrode, and a drain electrode on a substrate,
The method for producing an amorphous oxide thin film according to any one of claims 1 to 3, comprising a step of forming the amorphous oxide thin film as the gate insulating film.
A method of manufacturing a field effect transistor.
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