JP5615203B2

JP5615203B2 - 自動利得制御装置

Info

Publication number: JP5615203B2
Application number: JP2011039019A
Authority: JP
Inventors: 森田　忠士; 忠士森田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2011-02-24
Filing date: 2011-02-24
Publication date: 2014-10-29
Anticipated expiration: 2031-02-24
Also published as: WO2012114656A1; US8909183B2; US20130127529A1; JP2012175687A

Description

本発明は、受信信号の信号電力を所定の範囲の信号電力に調整する自動利得制御装置に関する。

自動利得制御装置は、入力信号のＩ信号成分及びＱ信号成分から平均電力を算出し、平均電力に応じて、入力信号に乗じる利得を制御する。自動利得制御装置は、利得を制御することにより、入力信号の信号電力を所定の範囲の信号電力に調整する。自動利得制御の処理は、多くの電子機器によって用いられ、一般にＡＧＣ（auto gain control）とも言われる。

従来のＡＧＣを用いる自動利得制御装置として、特許文献１が知られている。特許文献１に示す自動利得制御装置は、ＡＤ変換器出力のディジタルデータの受信レベルを算出し、受信レベルの算出値がしきい値以上であると、ＡＤ変換器がオーバーフローしていると判定する。自動利得制御装置は、オーバーフローを検出すると、受信レベル平均値を基に算出された受信レベル比を用いずに、予め規定された所定の値に基づいて、利得可変アンプを制御する。

特開２００２−２４７１２１号公報

例えば、６０ＧＨｚの周波数帯域におけるミリ波の通信では、上述した特許文献１を含む従来の自動利得制御装置を用いると、次に示す様な課題が存在する。

具体的には、ミリ波の通信は、プリアンブル期間が、例えば１．２μ秒程度と非常に短い。例えば、プリアンブル期間において、自動利得制御、自動周波数調整、及び同期確立を実施するミリ波の通信では、自動利得制御に、最も制御時間が必要であり、プリアンブル期間のうち、約５０％に相当する６００ｎ秒程度を用いて制御する。

しかしながら、ミリ波の通信は、無線ＬＡＮにおいて受信信号強度を示すＲＳＳＩ信号を用いていないことが多い。このため、ミリ波の通信は、自動利得制御において、受信信号のＩ信号及びＱ信号を基に利得を制御する必要がある。従って、利得の制御に時間がかかり、プリアンブル期間の殆どの期間が自動利得制御に費やされる場合があり、自動周波数調整及び同期確立が不十分となる。

本発明は、上述した従来の事情に鑑みてなされたものであり、自動利得制御処理の粗調整において、自動利得制御に要する時間を低減する自動利得制御装置を提供することを目的とする。

本発明は、上述した自動利得制御装置であって、高周波の受信信号と所定周波数帯域の第１ローカル信号とを基に、Ｉ系統ベースバンド信号を生成する第１周波数変換部と、前記高周波の受信信号と、前記第１ローカル信号と９０°位相が異なる第２ローカル信号とを基に、Ｑ系統ベースバンド信号を生成する第２周波数変換部と、前記生成されたＩ系統ベースバンド信号を増幅する第１可変増幅部と、前記生成されたＱ系統ベースバンド信号を増幅する第２可変増幅部と、前記増幅されたＩ系統ベースバンド信号をディジタルデータに変換する第１ＡＤ変換部と、前記増幅されたＱ系統ベースバンド信号をディジタルデータに変換する第２ＡＤ変換部と、前記第１ＡＤ変換部のオーバーレンジを検出する第１オーバーレンジ検出部と、前記第２ＡＤ変換部のオーバーレンジを検出する第２オーバーレンジ検出部と、前記オーバーレンジ、前記Ｉ系統ベースバンド信号、又は前記Ｑ系統ベースバンド信号の検出情報を基に、前記第１可変増幅部及び第２可変増幅部に設定する利得を選択する自動利得制御部と、前記選択された利得に所定のオフセットを与えた利得を、前記第１可変増幅部又は前記第２可変増幅部の一方のみに設定するオフセット設定部と、を備える。

本発明によれば、自動利得制御処理の粗調整において、自動利得制御に要する時間を低減することができる。

実施の形態１の前提となる自動利得制御装置の内部構成を示すブロック図実施の形態１の前提となる自動利得制御装置のＶＧＡゲイン制御値の制御の一例を示す説明図実施の形態１の自動利得制御装置の内部構成を示すブロック図実施の形態１の自動利得制御装置の動作を説明するフローチャート実施の形態１の自動利得制御装置の動作を説明するフローチャート実施の形態１の自動利得制御装置のＶＧＡゲイン制御値の制御の一例を示す説明図Ｉ信号，Ｑ信号の計測期間を説明するための説明図、（ａ）ＢＰＳＫ変調されたＩ信号の半周期未満を計測期間とした波形図、（ｂ）ＢＰＳＫ変調されたＩ信号の半周期以上を計測期間とした波形図

以下、本発明に係る自動利得制御装置の実施の形態を説明する。

本発明に係る自動利得制御装置は、例えば受信機に含まれ、受信用のアンテナを介して入力された受信信号の信号電力を増幅するための利得を「ＶＧＡ（variable gain amplifier）ゲイン制御値」と記載する。但し、本発明に係る自動利得制御装置は、受信機以外にも、送信機にも含まれる。なお、受信機は、例えばＢＰＳＫ変調された信号を受信する。

本発明に係る自動利得制御装置の実施の形態を説明する前に、以下、実施の形態の前提となる自動利得制御装置を、図１及び図２を参照して説明する。

図１は、実施の形態１の前提となる自動利得制御装置１の内部構成を示すブロック図である。図２は、実施の形態１の前提となる自動利得制御装置１のＶＧＡゲイン制御値の制御の一例を示す説明図である。

次に、自動利得制御装置１の構成を説明する。

自動利得制御装置１は、図１に示す様に、ＬＮＡ（low noise amplifier）１００、ミキサ回路２００及び３００、移相器ＰＳＣ、Ｉ系統用ＶＧＡ２１０、Ｑ系統用ＶＧＡ３１０、ＡＤＣ（analog digital convertor）２２０及び３２０、オーバーレンジ検出部２４０及び３４０、並びに自動利得制御部４００を備える。

自動利得制御部４００は、制御部４０１、電力計算部４０２、タイマ４０３及びＯＲ回路４０４を有する。

次に、図１に示す自動利得制御装置１の動作を説明する。

不図示の受信用のアンテナを介して入力された高周波の受信信号ＲＦは、ＬＮＡ１００に入力されて増幅される。増幅された受信信号ＲＦは、Ｉ系統用ミキサ回路２００とＱ系統用ミキサ回路３００とにそれぞれ入力される。

Ｉ系統用ミキサ回路２００には、自動利得制御装置１を含む受信機の発振器（不図示）から、所定周波数帯域のローカル信号Ｌｏが入力されている。所定周波数帯域は、例えばミリ波の通信においては約６００ＭＨｚである。

Ｉ系統用ミキサ回路２００は、入力された受信信号ＲＦのうち同相成分（Ｉ成分）と、ローカル信号Ｌｏとを用いて、受信信号ＲＦのＩ信号成分をベースバンド信号にダウンコンバート（周波数変換）する。

Ｑ系統用ミキサ回路３００には、自動利得制御装置１を含む受信機の発振器（不図示）から、移相器ＰＳＣを介してローカル信号Ｌｏの位相が９０度ずれた信号が入力されている。

Ｑ系統用ミキサ回路３００は、入力された受信信号ＲＦのうち直交成分（Ｑ成分）と、ローカル信号Ｌｏの位相が９０度異なる信号とを用いて、受信信号ＲＦのＱ信号成分をベースバンド信号にダウンコンバート（周波数変換）する。

以下、Ｉ系統用ミキサ回路２００によりダウンコンバートされたベースバンド信号を、「Ｉ系統ベースバンド信号」と記載する。また、Ｑ系統用ミキサ回路３００によりダウンコンバートされたベースバンド信号を、「Ｑ系統ベースバンド信号」と記載する。

ダウンコンバートされたＩ系統ベースバンド信号は、Ｉ系統用ＶＧＡ２１０に入力される。ダウンコンバートされたＱ系統ベースバンド信号は、Ｑ系統用ＶＧＡ３１０に入力される。

第１可変増幅部としてのＩ系統用ＶＧＡ２１０は、入力されたＩ系統ベースバンド信号に、自動利得制御部４００により設定されたＶＧＡゲイン制御値を乗じることにより、Ｉ系統ベースバンド信号を増幅する。Ｉ系統用ＶＧＡ２１０において用いられるＶＧＡゲイン制御値は、ＶＧＡゲイン制御値に応じて自動利得制御部４００から出力されたＶＧＡゲイン制御信号により設定される。

第２可変増幅部としてのＱ系統用ＶＧＡ３１０は、入力されたＱ系統ベースバンド信号に、自動利得制御部４００により設定されたＶＧＡゲイン制御値を乗じることにより、Ｑ系統ベースバンド信号を増幅する。Ｑ系統用ＶＧＡ３１０において用いられるＶＧＡゲイン制御値は、ＶＧＡゲイン制御値に応じて自動利得制御部４００から出力されたＶＧＡゲイン制御信号により設定される。

Ｉ系統ＶＧＡ２１０により増幅されたＩ系統ベースバンド信号は、ＡＤＣ２２０に入力される。Ｑ系統ＶＧＡ３１０により増幅されたＱ系統ベースバンド信号は、ＡＤＣ３２０に入力される。

ＡＤＣ２２０は、入力されたアナログのＩ系統ベースバンド信号を、ディジタル信号に変換する。変換されたＩ系統ベースバンド信号２３０は、自動利得制御装置１の後段ブロックに出力され、更に、オーバーレンジ検出部２４０及び自動利得制御部４００に入力される。なお、ＡＤＣ２２０において、粗調整されたＩ系統ベースバンド信号２３０は、更に、精調整に用いられる。

ＡＤＣ３２０は、入力されたアナログのＱ系統ベースバンド信号を、ディジタル信号に変換する。変換されたＱ系統ベースバンド信号３３０は、自動利得制御装置１の後段ブロックに出力され、更に、オーバーレンジ検出部３４０及び自動利得制御部４００に入力される。なお、ＡＤＣ３２０において、粗調整されたＩ系統ベースバンド信号３３０は、更に、精調整に用いられる。

なお、粗調整とは、入力されるＩＱ信号が、ＡＤＣ２２０，３２０において、オーバーレンジしないレベルでかつ、所定の微小な基準レベル以上になっているＶＧＡゲイン制御値となるように調整することである。

また、粗調整が完了すると、Ｉ信号及びＱ信号が適切に検出できる状態になっている。精調整では、粗調整の完了状態から、更に、ＡＤＣ２２０，３２０に入力されるＩＱ信号の平均電力が、事前に決められた基準レベルと同じ一定のレベルに収束する状態を指す様に制御するフェーズである。

粗調整では、入力されるＩＱ信号の平均電力と、事前に決められた基準レベルとの差を算出し、その差がゼロになるようにＶＧＡゲイン制御値が制御される。

オーバーレンジ検出部２４０は、ＡＤＣ２２０により変換されたＩ系統ベースバンド信号２３０を入力する。オーバーレンジ検出部２４０は、入力されたＩ系統ベースバンド信号２３０がオーバーレンジしているか否かを判定する。

具体的には、オーバーレンジ検出部２４０は、ＡＤＣ２２０からの出力信号であるＩ系統ベースバンド信号２３０が所定の上限値以上又は所定の下限値以下であると、Ｉ系統ベースバンド信号２３０がオーバーレンジしていることを検出する。所定の上限値又は下限値は、例えば図６の点線に示す様に、ＡＤＣからの出力信号がオーバーレンジしているか否かを判別するためのしきい値であり、以下の説明においても同様である。

オーバーレンジ検出部２４０は、ＡＤＣ２２０からの出力信号がオーバーレンジしていると、オーバーレンジを検出したことを示す検出情報を自動利得制御部４００に出力する。

オーバーレンジ検出部３４０は、ＡＤＣ３２０により変換されたＱ系統ベースバンド信号３３０を入力する。オーバーレンジ検出部３４０は、入力されたＱ系統ベースバンド信号３３０がオーバーレンジしているか否かを判定する。

具体的には、オーバーレンジ検出部３４０は、ＡＤＣ３２０からの出力信号であるＱ系統ベースバンド信号３３０が所定の上限値以上又は所定の下限値以下であると、Ｑ系統ベースバンド信号３３０がオーバーレンジしていることを検出する。

オーバーレンジ検出部３４０は、ＡＤＣ３２０からの出力信号がオーバーレンジしていると、オーバーレンジを検出したことを示す検出情報を自動利得制御部４００に出力する。

電力計算部４０２は、ＡＤＣ２２０，３２０により変換されたＩ系統，Ｑ系統ベースバンド信号２３０，３３０を入力する。電力計算部４０２は、制御部４０１の制御の下、タイマ４０３において計測された一定期間の間に入力されたＩ系統，Ｑ系統ベースバンド信号２３０，３３０を基に平均電力を計算する。

平均電力は、例えば、Ｉ系統，Ｑ系統ベースバンド信号２３０，３３０の２乗平均和により計算可能である。一定期間は、ＡＤＣ２２０，３２０における１〜数サンプリング時間に相当する時間を示す。電力計算部４０２は、計算された平均電力を制御部４０１に出力する。

ＯＲ回路４０４は、入力されたＩ系統ベースバンド信号２３０又はＱ系統ベースバンド信号３３０がオーバーレンジしていると、オーバーレンジ検出部２４０又は３４０により出力された検出情報を入力する。Ｉ系統ベースバンド信号２３０又はＱ系統ベースバンド信号３３０がオーバーレンジしていると、自動利得制御部４００は、ＡＤＣ２２０又はＡＤＣ３２０からの出力信号がオーバーレンジしていることを認知可能である。

制御部４０１は、Ｉ系統ベースバンド信号２３０及びＱ系統ベースバンド信号３３０がオーバーレンジしていない場合は、電力計算部４０２により出力された平均電力を基に、平均電力と予め規定されている目標の信号電力との差を計算する。制御部４０１は、計算された平均電力の差を基に、次に設定するべきＶＧＡゲイン制御値を選択する。なお、制御部４０１には、複数のＶＧＡゲイン制御値が予め規定されている（図２参照）。

制御部４０１は、選択された同一のＶＧＡゲイン制御値をＩ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に設定するため、ＶＧＡゲイン制御信号を、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に出力する。自動利得制御部４０１は、この制御を複数回繰り返すことによって、電力計算部４０２により計算された平均電力と目標の信号電力との差がゼロになる様に、ＶＧＡゲイン制御値を調整する。

制御部４０１は、Ｉ系統ベースバンド信号２３０又はＱ系統ベースバンド信号３３０がオーバーレンジしている場合は、電力計算部４０２の計算結果に拘わらず、複数のＶＧＡゲイン制御値のうち他のＶＧＡゲイン制御値を選択する。なお、選択されるＶＧＡゲイン制御値は、ＡＤＣ２２０及び３２０に入力されるＩ系統ベースバンド信号及びＱ系統ベースバンド信号の信号電力が、より小さくなる様に、現在のＶＧＡゲイン制御値より小さいＶＧＡゲイン制御値が選択される。

次に、自動利得制御部４００のＶＧＡゲイン制御値の選択方法を説明する。２種類のＶＧＡゲイン制御値の選択方法について説明する。

ミリ波の通信では、従来の無線ＬＡＮに用いられるＡＤＣよりも高速に動作させるために、受信信号のＩ信号及びＱ信号をそれぞれＡＤ変換するＡＤＣの有効ビット数が、従来の無線ＬＡＮを用いて通信する場合のＡＤＣの有効ビット数と比べて、小さい。このため、自動利得制御装置において検出可能な受信信号のレベルの範囲が１０ｄＢ〜２０ｄＢと狭い。

以下、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に入力されるＩ系統ベースバンド信号及びＱ系統ベースバンド信号の信号電力の範囲は、例えば−２０ｄＢｍ〜−８０ｄＢｍとする。

更に、ＡＤＣ２２０及び３２０において検出可能な信号電力の有効範囲は、１０ｄＢｍとする。この有効範囲は、ＡＤＣ２２０，３２０の分解能に相当する有効ビット数に依存する。

図２に示す様に、パラメータα_１〜α_６はＶＧＡゲイン制御値であり、パラメータα_１が最大の値であり、順番に値が小さくなり、パラメータα_６が最小の値である。

−７０ｄＢｍ〜−８０ｄＢｍの信号電力を有する信号がＡＤＣ２２０，３２０において検出された場合、自動利得制御部４００は、Ｉ系統ベースバンド信号及びＱ系統ベースバンド信号を増幅するためのＶＧＡゲイン制御値として、パラメータα_１を選択する。なお、パラメータα_１は、−７０ｄＢｍ〜−８０ｄＢｍの信号電力を有する信号がＡＤＣ２２０，３２０において飽和しない程度に増幅されるためのＶＧＡゲイン制御値（利得）である。

−６０ｄＢｍ〜−７０ｄＢｍの信号電力を有する信号がＡＤＣ２２０，３２０において検出された場合、自動利得制御部４００は、Ｉ系統ベースバンド信号及びＱ系統ベースバンド信号を増幅するためのＶＧＡゲイン制御値として、パラメータα_２を選択する。なお、パラメータα_２は、−６０ｄＢｍ〜−７０ｄＢｍの信号電力を有する信号がＡＤＣ２２０，３２０において飽和しない程度に増幅されるためのＶＧＡゲイン制御値（利得）である。

−５０ｄＢｍ〜−６０ｄＢｍの信号電力を有する信号がＡＤＣ２２０，３２０において検出された場合、自動利得制御部４００は、Ｉ系統ベースバンド信号及びＱ系統ベースバンド信号を増幅するためのＶＧＡゲイン制御値として、パラメータα_３を選択する。なお、パラメータα_３は、−５０ｄＢｍ〜−６０ｄＢｍの信号電力を有する信号がＡＤＣ２２０，３２０において飽和しない程度に増幅されるためのＶＧＡゲイン制御値（利得）である。

−４０ｄＢｍ〜−５０ｄＢｍの信号電力を有する信号がＡＤＣ２２０，３２０において検出された場合、自動利得制御部４００は、Ｉ系統ベースバンド信号及びＱ系統ベースバンド信号を増幅するためのＶＧＡゲイン制御値として、パラメータα_４を選択する。なお、パラメータα_４は、−４０ｄＢｍ〜−５０ｄＢｍの信号電力を有する信号がＡＤＣ２２０，３２０において飽和しない程度に増幅されるためのＶＧＡゲイン制御値（利得）である。

−３０ｄＢｍ〜−４０ｄＢｍの信号電力を有する信号がＡＤＣ２２０，３２０において検出された場合、自動利得制御部４００は、Ｉ系統ベースバンド信号及びＱ系統ベースバンド信号を増幅するためのＶＧＡゲイン制御値として、パラメータα_５を選択する。なお、パラメータα_５は、−３０ｄＢｍ〜−４０ｄＢｍの信号電力を有する信号がＡＤＣ２２０，３２０において飽和しない程度に増幅されるためのＶＧＡゲイン制御値（利得）である。

−２０ｄＢｍ〜−３０ｄＢｍの信号電力を有する信号がＡＤＣ２２０，３２０において検出された場合、自動利得制御部４００は、Ｉ系統ベースバンド信号及びＱ系統ベースバンド信号を増幅するためのＶＧＡゲイン制御値として、パラメータα_６を選択する。なお、パラメータα_６は、−２０ｄＢｍ〜−３０ｄＢｍの信号電力を有する信号がＡＤＣ２２０，３２０において飽和しない程度に増幅されるためのＶＧＡゲイン制御値（利得）である。

先ず、１つ目のＶＧＡゲイン制御値の選択方法、即ち、最大ＶＧＡゲイン制御値選択方式について説明する。

制御部４０１は、最初のＶＧＡゲイン制御値として、ＶＧＡゲイン制御値の最大値α_１を選択する。制御部４０１は、選択されたＶＧＡゲイン制御値α_１を設定するため、選択値α_１に応じたＶＧＡゲイン制御信号を、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０にそれぞれ出力する。

制御部４０１は、オーバーレンジ検出部２４０及び３４０によりオーバーレンジの検出情報が出力されない限り、電力計算部４０２により出力された平均電力を基に、ＶＧＡゲイン制御値を選択する。

制御部４０１は、オーバーレンジ検出部２４０又は３４０によりオーバーレンジの検出情報が出力された場合、現在選択されているＶＧＡゲイン制御値α_１の次に小さいＶＧＡゲイン制御値α_２を選択する。制御部４０１は、選択されたＶＧＡゲイン制御値α_２を設定するため、選択値α_２に応じたＶＧＡゲイン制御信号を、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０にそれぞれ出力する。

制御部４０１は、ＶＧＡゲイン制御値α_２がＩ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に設定された後でもオーバーレンジ検出部２４０又は３４０によりオーバーレンジの検出情報が出力された場合、次に小さいＶＧＡゲイン制御値α_３を選択する。制御部４０１は、選択されたＶＧＡゲイン制御値α_３を設定するため、選択値α_３に応じたＶＧＡゲイン制御信号を、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０にそれぞれ出力する。

制御部４０１は、ＶＧＡゲイン制御値の設定後に再度オーバーレンジの検出情報が出力された場合、同様にＶＧＡゲイン制御値の選択を繰り返す。

上述した方法を用いた自動利得制御では、ＡＤＣ２２０，３２０の出力信号が−２０ｄＢｍ〜−３０ｄＢｍの信号電力であると、自動利得制御の粗調整においてＶＧＡゲイン制御値の選択回数が最大（６回）となる。自動利得制御の粗調整に要する時間を低減させるためには、ＶＧＡゲイン制御値の選択回数を少なくすることが要求される。

なお、オーバーレンジ検出部２４０又は３４０によりオーバーレンジの検出情報が出力されなくても、ＡＤＣ２２０又は３２０の出力信号の信号電力が小さいことがあり得る。制御部４０１は、電力計算部４０２により出力された平均電力を基に、現在選択されているＶＧＡゲイン制御値より大きいＶＧＡゲイン制御値を選択する。制御部４０１は、選択されたＶＧＡゲイン制御値を設定するため、選択値に応じたＶＧＡゲイン制御信号を、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０にそれぞれ出力する。

次に、２つ目のＶＧＡゲイン制御値の選択方法、即ち、バイナリサーチ方式について説明する。この選択方法は、バイナリサーチの概念を用いている。

制御部４０１は、最初のＶＧＡゲイン制御値として、ＶＧＡゲイン制御値の最大値α_１を選択し、選択されたＶＧＡゲイン制御値α_１を設定するため、選択値α_１に応じたＶＧＡゲイン制御信号を、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０にそれぞれ出力する。

制御部４０１は、オーバーレンジ検出部２４０又は３４０によりオーバーレンジの検出情報が出力された場合、全てのＶＧＡゲイン制御値α_１〜α_６のうち、中央の値として、ＶＧＡゲイン制御値α_３を選択する。なお、図２においては、中央の値として、α_４を選択してもよい。制御部４０１は、選択されたＶＧＡゲイン制御値α_３を設定するため、選択値α_３に応じたＶＧＡゲイン制御信号を、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０にそれぞれ出力する。

ＶＧＡゲイン制御値α_３がＩ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に設定された後でもオーバーレンジ検出部２４０又は３４０によりオーバーレンジの検出情報が出力されたとする。制御部４０１は、残りの全てのＶＧＡゲイン制御値α_４〜α_６のうち、中央の値としてＶＧＡゲイン制御値α_５を選択する。

なお、電力計算部４０２により出力された平均電力が微小な場合、制御部４０１は、ＡＤＣ２２０及び３２０の出力信号の信号電力に対して小さいＶＧＡゲイン制御値α_５を選択したことになる。このため、制御部４０１は、ＡＤＣ２２０及び３２０の出力信号の信号電力を大きくするため、より大きいＶＧＡゲイン制御値α_４を選択する。

また、オーバーレンジ検出部２４０又は３４０によりオーバーレンジの検出情報が出力された場合、又は電力計算部４０２により計算された平均電力がＡＤＣ２２０及び３２０の計測可能範囲（図６点線参照）を超えていた場合、制御部４０１は、現在選択されているＶＧＡゲイン制御値α_５の次に小さいＶＧＡゲイン制御値α_６を選択する。

この様に、ＶＧＡゲイン制御値をバイナリサーチのアルゴリズムを用いて選択することにより、自動利得制御の粗調整においてＶＧＡゲイン制御値の選択回数が４回となる。

次に、本発明に係る自動利得制御装置の実施の形態を、図３〜図６を参照して説明する。

図３は、実施の形態１の自動利得制御装置１０の内部構成を示すブロック図である。図４及び図５は、実施の形態１の自動利得制御装置１０の動作を説明するフローチャートである。

図６は、実施の形態１の自動利得制御装置１０のＶＧＡゲイン制御値の制御の一例を示す説明図である。なお、図６に示す個別オフセット方式は、最初の利得制御において、Ｉ系統用ＶＧＡ２１０、Ｑ系統用ＶＧＡ３１０に異なるＶＧＡゲイン制御値を与えることで、制御回数の低減を図る方式である。

次に、自動利得制御装置１０の構成を説明する。

なお、図３に示す自動利得制御装置１０において、図１に示す自動利得制御装置１の各部と同一の構成及び動作のものには同一の符号が付与されている。以下、自動利得制御装置１の各部と同一の構成及び動作の説明は省略し、異なる構成及び動作を説明する。

自動利得制御装置１０は、図３に示す様に、ＬＮＡ１００、ミキサ回路２００及び３００、移相器ＰＳＣ、Ｉ系統用ＶＧＡ２１０、Ｑ系統用ＶＧＡ３１０、ＡＤＣ２２０及び３２０、オーバーレンジ検出部２４０及び３４０、自動利得制御部４１０並びにオフセット設定部５００を備える。

自動利得制御部４１０は、制御部４０５、電力計算部４０２、タイマ４０３並びに振幅検出部４０６及び４０７を有する。

次に、図３に示す自動利得制御装置１０の動作を、図４〜図６を参照して説明する。なお、Ｉ系統様ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０にＩ信号及びＱ信号が入力されるまでの動作は、上述した図１に示す自動利得制御装置１の動作と同様である。

制御部４０５は、同一のＶＧＡゲイン制御値をＩ系統用ＶＧＡ２１０とＱ系統用ＶＧＡ３１０とに設定するため、同一のＶＧＡゲイン制御値を選択する。

制御部４０５は、選択された同一のＶＧＡゲイン制御値をＩ系統用ＶＧＡ２１０に設定するため、選択値に応じたＶＧＡゲイン制御信号をオフセット設定部５００に出力する。

オフセット設定部５００は、制御部４０５により出力されたＶＧＡゲイン制御信号に応じて、制御部４０５により選択されたＶＧＡゲイン制御値に所定のＶＧＡゲイン制御値のオフセットを与える。即ち、オフセット設定部５００は、制御部４０５により選択されたＶＧＡゲイン制御値とは異なるＶＧＡゲイン制御値（オフセットされたＶＧＡゲイン制御値）を選択する。

例えば、ＶＧＡゲイン制御信号がＶＧＡゲイン制御値α_１を示している場合に、オフセット設定部５００は、オフセットされたＶＧＡゲイン制御値として、ＶＧＡゲイン制御値α_３を選択する。

オフセット設定部５００は、オフセットされたＶＧＡゲイン制御値をＩ系統用ＶＧＡ２１０に設定するため、オフセットされたＶＧＡゲイン制御値に応じたＶＧＡゲイン制御信号をＩ系統用ＶＧＡ２１０に出力する（Ｓ１１）。

また、オフセット設定部５００は、２回目以降のＶＧＡゲイン制御値の設定（利得制御）においては、制御部４０５により出力されたＶＧＡゲイン制御信号に応じたＶＧＡゲイン制御値と同一のＶＧＡゲイン制御値をＩ系統用ＶＧＡ２１０に設定する。

即ち、オフセット設定部５００は、１回目の利得制御においてオフセットされたＶＧＡゲイン制御値をＩ系統用ＶＧＡ２１０に設定した後は、２回目以降の利得制御において制御部４０５により選択されたＶＧＡゲイン制御値のオフセットを与えない。

制御部４０５は、Ｉ系統用ＶＧＡ２１０に設定するために選択されたＶＧＡゲイン制御値と同一のＶＧＡゲイン制御値をＱ系統用ＶＧＡ３１０に設定するため、選択値に応じたＶＧＡゲイン制御信号をＱ系統用ＶＧＡ３１０に出力する。

制御部４０５は、ＶＧＡゲイン制御信号に応じて、選択されたＶＧＡゲイン制御値をＱ系統用ＶＧＡ３１０に設定する（Ｓ１１）。

ステップＳ１１により、例えば、１回目の利得制御として、Ｉ系統用ＶＧＡ２１０にはＶＧＡゲイン制御値α_３が設定され、Ｑ系統用ＶＧＡ３１０にはＶＧＡゲイン制御値α_１が設定されたとする（Ｓ１１、図５参照）。

なお、図３に示す様に、オフセット設定部５００は、自動利得制御部４１０とＩ系統用ＶＧＡ２１０との間に接続される様に構成されているが、自動利得制御部４１０とＱ系統用ＶＧＡ３１０との間に接続される様に構成されていても良い。

ステップＳ１１の後、自動利得制御部４１０は、タイマ４０３のカウンタをリセット（Ｓ１２）してから一定期間が経過するまで、ＡＤＣ２２０及び３２０の出力信号を検出する（Ｓ１３）。なお、一定期間は、図７（ｂ）に示す様に、ＢＰＳＫ変調された受信信号の半周期以上に相当する時間を示す。

図７は、Ｉ信号，Ｑ信号の計測期間を説明するための説明図である。同図（ａ）は、ＢＰＳＫ変調されたＩ信号（Ｉ系統ベースバンド信号）の半周期未満を計測期間とした波形図である。同図（ｂ）は、ＢＰＳＫ変調されたＩ信号の半周期以上を計測期間とした波形図である。

図７（ａ）及び（ｂ）における点線は、例えばオーバーレンジ検出部２４０がＡＤＣ２２０の出力信号がオーバーレンジしているか否かを判定する場合のしきい値を示す。

図７（ａ）に示す様に、自動利得制御部４０５は、ステップＳ１３においてＢＰＳＫ変調されたＩ信号の半周期未満に相当する計測時間しか、ＡＤＣ２２０の出力信号を検出しないとする。自動利得制御部４０５は、図７（ａ）に示した計測期間では、ＡＤＣ２２０，３２０の出力信号がオーバーレンジしていても、オーバーレンジしていることに気付かないことがあり得る。

一方、図７（ｂ）に示す様に、自動利得制御部４０５は、ステップＳ１３においてＢＰＳＫ変調されたＩ信号の半周期以上に相当する計測時間の間、ＡＤＣ２２０の出力信号を検出するとする。自動利得制御部４０５は、計測期間によらずに、ＡＤＣ２２０の出力信号がオーバーレンジしていることを確実に検出可能である。

なお、図７（ａ）及び（ｂ）には、ＢＰＳＫ変調されたＩ信号の波形を示しているが、ＢＰＳＫ変調されたＱ信号の波形（ＡＤＣ３２０の出力信号）がオーバーレンジしているか否かの計測期間として、半周期以上が必要であることは同様である。

ＡＤＣ２２０及び３２０の出力信号のうち、例えばＩ系統ベースバンド信号がオーバーレンジしている場合は（Ｓ１８、ＹＥＳ）、制御部４０５は、２回目の利得制御として、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に設定するための同一のＶＧＡゲイン制御値α_５を選択する（図５参照）。

なお、ステップＳ１４においてＩ系統ベースバンド信号がオーバーレンジしていると、Ｑ系統ベースバンド信号もオーバーレンジしていると考えられる。このため、制御部４０５は、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に、１回目の利得制御ために個別に設定されている各ＶＧＡゲイン制御値よりも、小さい共通のＶＧＡゲイン制御値α_５を２回目の利得制御のために選択する。

なお、２回目以降の利得制御においては、オフセット設定部５００は、ＶＧＡゲイン制御信号に対して、オフセットを設定しない。

制御部４０５は、ＶＧＡゲイン制御信号に応じて、選択された共通のＶＧＡゲイン制御値α_５を、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０にそれぞれ設定する（Ｓ１９）。

ＡＤＣ２２０及び３２０の出力信号がオーバーレンジしていないと（Ｓ１４、ＮＯ）、振幅検出部４０６及び４０７は、ＡＤＣ２２０及び３２０の出力信号の振幅情報を算出する（Ｓ１５）。振幅検出部４０６，４０７は、振幅情報を制御部４０５に出力する。なお、振幅情報は、自動利得制御装置１０における粗調整後の精調整にも用いられ、制御部４０５において一時的に記憶される。

ステップＳ１５の後、タイマ４０３のカウンタをリセットしてから一定期間が経過した場合（Ｓ１６、ＹＥＳ）、ステップＳ１８の処理に進む。ステップＳ１５の後、タイマ４０３のカウンタをリセットしてから一定期間が経過していない場合（Ｓ１６、ＮＯ）、タイマ４０３は、カウンタをインクリメントする（Ｓ１７）。その後、一定期間が経過するまで、ステップＳ１３〜ステップＳ１６の処理が繰り返される。

また、ステップＳ１９の後、自動利得制御部４１０は、タイマ４０３のカウンタをリセット（Ｓ２０）してから一定期間が経過するまで、ＡＤＣ２２０及び３２０の出力信号を検出する（Ｓ２１）。なお、ステップＳ２１における一定期間は、ＡＤＣ２２０及び３２０における１〜数サンプリング時間に相当する時間を示す。

ＡＤＣ２２０及び３２０の出力信号のうちＩ系統ベースバンド信号又はＱ系統ベースバンド信号がオーバーレンジしている場合に（Ｓ２２、ＹＥＳ）、制御部４０５は、３回目の利得制御として、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に設定するためのＶＧＡゲイン制御値α_６を選択する（Ｓ２７、図５参照）。

制御部４０５は、選択されたＶＧＡゲイン制御値α_６をＩ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に設定するため、選択値α_６に応じたＶＧＡゲイン制御信号を、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に出力する。自動利得制御装置１０の動作（粗調整の処理）は終了する。

ＡＤＣ２２０及び３２０の出力信号がオーバーレンジしていない場合に（Ｓ２２、ＮＯ）、電力計算部４０２は、ＡＤＣ２２０及び３２０の出力信号の信号電力を取得する。電力計算部４０２は、信号電力からＩ系統ベースバンド信号及びＱ系統ベースバンド信号の平均電力、または一定間隔毎の瞬時電力を計算して制御部４０５に出力する（Ｓ２３）。なお、平均電力情報は、自動利得制御装置１０における粗調整後の精調整にも用いられ、制御部４０５において一時的に記憶される。

ステップＳ２３の後、タイマ４０３のカウンタをリセットしてから一定期間が経過した場合（Ｓ２４、ＹＥＳ）、ステップＳ２６の処理に進む。ステップＳ２３の後、タイマ４０３のカウンタをリセットしてから一定期間が経過していない場合（Ｓ２４、ＮＯ）、タイマ４０３は、カウンタをインクリメントする（Ｓ２５）。その後、一定期間が経過するまで、ステップＳ２１〜ステップＳ２４の処理が繰り返される。

ステップＳ２６において、制御部４０５は、電力計算部４０２の平均電力が信号検出のために予め規定されているしきい値を超えているか、又は、瞬時電力が信号検出のために予め規定されているしきい値を一定期間以上超えているか否かを判定する（Ｓ２６）。

なお、ステップＳ２３においては、電力計算部４０２が計算した平均電力又は瞬時電力を用いたが、振幅検出部４０６，４０７の少なくともいずれか一方が振幅情報を計算し、ステップＳ２６において、振幅検出部４０６、４０７が信号検出の判断することもできる。これは、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０がステップＳ１９において、同じＶＧＡゲイン制御値α_４に設定されているためである。

具体的には、ＡＤＣ２２０及び３２０の出力信号がしきい値を超えていると（Ｓ２６、ＹＥＳ）、制御部４０５は、ステップＳ１９において設定されたＶＧＡゲイン制御値を維持する（Ｓ２８）。自動利得制御装置１０の動作（粗調整の処理）は終了する。

また、ＡＤＣ２２０又は３２０の出力信号がしきい値を超えていないと（Ｓ２６、ＮＯ）、制御部４０５は、３回目の利得制御として、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に設定するためのＶＧＡゲイン制御値α_４を選択する（Ｓ２９）。

制御部４０５は、選択されたＶＧＡゲイン制御値α_４をＩ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に設定するため、選択値α_４に応じたＶＧＡゲイン制御信号を、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に出力する。自動利得制御装置１０の動作（粗調整の処理）は終了する。

一方、ステップＳ１８においてＡＤＣ２２０の出力信号がオーバーレンジしていない場合に（Ｓ１８、ＮＯ）、振幅検出部４０６は、ＡＤＣ２２０の出力信号が信号検出のために予め規定されているしきい値を超えているか否かを判定する（Ｓ３０）。

具体的には、ステップＳ３０においてＡＤＣ２２０の出力信号がしきい値を超えている場合に（Ｓ３０、ＹＥＳ）、制御部４０５は、２回目の利得制御として、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に設定するためのＶＧＡゲイン制御値α_３を選択する（Ｓ３１）。

制御部４０５は、選択されたＶＧＡゲイン制御値α_３をＩ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に設定するため、選択値α_３に応じたＶＧＡゲイン制御信号を、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に出力する。自動利得制御装置１０の動作（粗調整の処理）は終了する。

また、ステップＳ３０においてＡＤＣ２２０の出力信号がしきい値を超えていない場合に（Ｓ３０、ＮＯ）、自動利得制御部４１０は、ＡＤＣ３２０の出力信号がオーバーレンジしているかどうかを判定する（Ｓ３２）。

具体的には、ステップＳ３２においてＡＤＣ３２０の出力信号がオーバーレンジしている場合に（Ｓ３２、ＹＥＳ）、制御部４０５は、２回目の利得制御として、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に設定するためのＶＧＡゲイン制御値α_２を選択する（Ｓ３３）。

制御部４０５は、選択されたＶＧＡゲイン制御値α_２をＩ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に設定するため、選択値α_２に応じたＶＧＡゲイン制御信号を、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に出力する。自動利得制御装置１０の動作（粗調整の処理）は終了する。

ステップＳ３２においてＡＤＣ３２０の出力信号がオーバーレンジしていない場合に（Ｓ３２、ＮＯ）、振幅検出部４０７は、ＡＤＣ３２０の出力信号が信号検出のために予め規定されているしきい値を超えているか否かを判定する（Ｓ３４）。

具体的には、ステップＳ３４においてＡＤＣ３２０の出力信号がしきい値を超えていると（Ｓ３４、ＹＥＳ）、制御部４０５は、２回目の利得制御として、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に設定するためのＶＧＡゲイン制御値α_１を選択する（Ｓ３０）。

制御部４０５は、選択されたＶＧＡゲイン制御値α_１をＩ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に設定するため、選択値α_１に応じたＶＧＡゲイン制御信号を、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に出力する。自動利得制御装置１０の動作（粗調整の処理）は終了する。

また、ステップＳ３４においてＡＤＣ３２０の出力信号がしきい値を超えていない場合に（Ｓ３４、ＮＯ）、自動利得制御部４１０は、タイマ４０３のカウンタをリセットしてから一定期間が経過するまで、ＡＤＣ２２０，３２０の出力信号を検出する（Ｓ１２）。即ち、ステップＳ３４においてＡＤＣ３２０の出力信号がしきい値を超えていない場合に（Ｓ３４、ＮＯ）、ステップＳ１２以降の処理が繰り返される。

以上により、実施の形態１の自動利得制御装置１０によれば、Ｉ系統用ＶＧＡ２１０及びＱ系統用ＶＧＡ３１０に対するＶＧＡゲイン制御値の設定回数を最大３回によって粗調整することができる。即ち、自動利得制御装置１０によれば、自動利得制御処理の粗調整において、自動利得制御に要する時間を低減することができる。

更に、自動利得制御装置１０は、自動利得制御を高速に粗調整することができ、自動利得制御の処理に割当可能なプリアンブル信号を短くすることができる。

即ち、自動利得制御以外の他の同期確立又はＡＦＣ（auto frequency control）の少なくとも１つ以上を含む処理において、プリアンブル信号をより長く割当可能となり、ミリ波の通信においても通信性能を向上することができる。

以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

なお、実施の形態１では、Ｉ系統用ＶＧＡ２１０，Ｑ系統用ＶＧＡ３１０に設定される異なる各ＶＧＡゲイン制御値の設定タイミングは、図５に示すフローチャートの最初の時点であった。但し、どの時点において各ＶＧＡゲイン制御値が設定されても良い。

ただ、本発明に係る自動利得制御装置１０は、自動利得制御の粗調整においてＩ系統用ＶＧＡ２１０，Ｑ系統用ＶＧＡ３１０に設定するための異なる各ＶＧＡゲイン制御値を用いる。

従って、自動利得制御の粗調整後の精調整においては、Ｉ系統用ＶＧＡ２１０，Ｑ系統用ＶＧＡ３１０には同一のＶＧＡゲイン制御値が設定された状態において平均電力が計算される必要があるため、図４に示すフローチャートの最初の時点において個別に設定されることが好ましい。

また、実施の形態１において説明したＩ系統ベースバンド信号，Ｑ系統信号ベースバンド信号の信号電力の範囲及びＡＤＣ２２０，３２０の分解能（１０ｄＢｍ）は一例であって、特に限定されるものではない。

なお、ＢＰＳＫを用いて説明したが、Ｉ成分、Ｑ成分を含むベースバンド信号であれば、ＱＰＳＫ、８ＰＳＫ、１６ＱＡＭでも同様に用いることが出来る。

本発明は、直交変調された送信信号を受信した場合に自動利得制御処理の粗調整において、自動利得制御に要する時間を低減して通信性能を向上することが可能な自動利得制御装置を含む無線通信装置に適用可能である。

１、１０自動利得制御装置
１００ＬＮＡ
２００Ｉ系統用ミキサ回路
２１０Ｉ系統用ＶＧＡ
２２０Ｉ系統用ＡＤＣ
２３０Ｉ系統ベースバンド信号
２４０Ｉ系統用オーバーレンジ検出部
３００Ｑ系統用ミキサ回路
３１０Ｑ系統用ＶＧＡ
３２０Ｑ系統用ＡＤＣ
３３０Ｑ系統ベースバンド信号
３４０Ｑ系統用オーバーレンジ検出部
４００、４１０自動利得制御部
４０１、４０５制御部
４０２電力計算部
４０３タイマ
４０４ＯＲ回路
４０６、４０７振幅検出部
５００オフセット設定部
Ｌｏローカル信号
ＰＳＣ移相器
ＲＦ受信信号

Claims

高周波の受信信号と所定周波数帯域の第１ローカル信号とを基に、Ｉ系統ベースバンド信号を生成する第１周波数変換部と、
前記高周波の受信信号と、前記第１ローカル信号と９０°位相が異なる第２ローカル信号とを基に、Ｑ系統ベースバンド信号を生成する第２周波数変換部と、
前記生成されたＩ系統ベースバンド信号を増幅する第１可変増幅部と、
前記生成されたＱ系統ベースバンド信号を増幅する第２可変増幅部と、
前記増幅されたＩ系統ベースバンド信号をディジタル信号に変換する第１ＡＤ変換部と、
前記増幅されたＱ系統ベースバンド信号をディジタル信号に変換する第２ＡＤ変換部と、
前記第１ＡＤ変換部のオーバーレンジを検出する第１オーバーレンジ検出部と、
前記第２ＡＤ変換部のオーバーレンジを検出する第２オーバーレンジ検出部と、
前記オーバーレンジ、前記Ｉ系統ベースバンド信号、又は前記Ｑ系統ベースバンド信号の検出情報を基に、前記第１可変増幅部及び第２可変増幅部に設定する利得を選択する自動利得制御部と、
前記選択された利得に所定のオフセットを与えた利得を、前記第１可変増幅部又は前記第２可変増幅部の一方のみに設定するオフセット設定部と、を備える自動利得制御装置。
請求項１に記載の自動利得制御装置であって、
前記自動利得制御部は、前記Ｉ系統ベースバンド信号又は前記Ｑ系統ベースバンド信号がオーバーレンジしている場合、前記第１可変増幅部及び第２可変増幅部に設定する共通の利得を選択し、
前記オフセット設定部は、粗調整における、
最初の利得制御において、前記選択された利得に所定のオフセットを与えた利得を、前記第１可変増幅部又は前記第２可変増幅部の一方のみに設定し、
２回目以降の利得制御において、前記選択された利得に所定のオフセットを与えない
自動利得制御装置。